WO2020027403A1 - 클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치 - Google Patents

클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치 Download PDF

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WO2020027403A1
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voltage
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신병혁
김소영
표동학
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Definitions

  • the present invention relates to a clock and voltage generation circuit for generating a plurality of driving voltages and a display device including the same.
  • the organic light emitting diode display displays an image using an organic light emitting diode (OLED) that generates light by recombination of electrons and holes.
  • OLED organic light emitting diode
  • Such an organic light emitting diode display has advantages in that it has a fast response speed and is driven with low power consumption.
  • the OLED display includes pixels connected to data lines and scan lines.
  • the pixels generally include an organic light emitting diode and a circuit unit for controlling the amount of current flowing through the organic light emitting diode.
  • the circuit unit controls an amount of current flowing from the first driving voltage to the second driving voltage via the organic light emitting diode in response to the data signal. In this case, light having a predetermined brightness is generated in response to the amount of current flowing through the organic light emitting diode.
  • transistors included in a circuit portion have been formed of a transistor having a low-temperature polycrystalline silicon (LTPS) semiconductor layer.
  • LTPS transistors have advantages in terms of high mobility and device stability, but leakage currents occur when the voltage level of the second driving voltage is lowered or the operating frequency is lowered. When a leakage current occurs in the circuit part of the pixel, a change in the amount of current flowing through the organic light emitting diode may occur, thereby degrading display quality.
  • An object of the present invention is to provide a clock and power generation circuit that can improve the quality of the image displayed on the display panel and a display device including the same.
  • the clock and power generation circuit for generating a first gate high voltage, a first gate low voltage, a second gate high voltage and a second gate low voltage
  • the voltage generator for generating a first gate high voltage, a first gate low voltage, a second gate high voltage and a second gate low voltage
  • a first level shifter for generating a first gate clock signal swinging between the first gate high voltage and the first gate low voltage in synchronization with a gate pulse signal and the second gate high voltage in synchronization with the gate pulse signal
  • a second level shifter generating a second gate clock signal swinging between the second gate low voltages.
  • the voltage generator is configured to lower the second gate high voltage to a voltage level of a kickback reference voltage in response to a kickback signal, wherein the first gate low voltage and the second gate high voltage are gate on voltages, and the first gate The high voltage and the second gate low voltage are gate off voltages.
  • the first gate high voltage and the second gate high voltage may be at different voltage levels.
  • the first gate low voltage and the second gate high voltage may be different voltage levels.
  • the voltage generator receives a power supply voltage, and converts the power supply voltage into the first gate high voltage, the first gate low voltage, the second gate high voltage, and the second gate low voltage.
  • a voltage converter configured to output a voltage converter and a pulse modulation circuit for lowering the second gate high voltage to a voltage level of the kickback reference voltage in response to the kickback signal.
  • the pulse modulation circuit may include a controller configured to output a kickback enable signal and the kickback reference voltage in response to the kickback signal, a first node and a first electrode to which the second gate high voltage is output, A first switching transistor including a second electrode connected to a second node and a gate electrode connected to the kickback enable signal, a comparator comparing the kickback reference voltage and a feedback voltage and outputting a discharge signal, and a first connected to the second node A second switching transistor comprising a first electrode, a third node and a second electrode, and a gate electrode connected to the discharge signal, and a resistor connected between the third node and a ground voltage.
  • the voltage of the third node may be provided as the feedback voltage.
  • the controller may include an enable controller for outputting the kickback enable signal corresponding to the kickback signal, a register for storing kickback reference voltage data corresponding to the kickback reference voltage, and the kickback reference voltage data. And a digital-to-analog converter that converts to a kickback reference voltage.
  • a display device includes: a display panel including a plurality of pixels connected to a plurality of scan lines and a plurality of data lines, a first gate clock signal, and a second gate clock signal, and A gate driver driving a plurality of scan lines, a data driver driving the plurality of data lines, a first gate high voltage, a first gate low voltage, a second gate high voltage and a second in response to a kickback signal and a gate pulse signal; A clock and voltage generator circuit for generating a gate low voltage, and a timing controller for controlling the gate driver and the data driver and providing a gate pulse signal and a kickback signal to the clock and voltage generator circuit.
  • the clock and voltage generator circuit lowers the second gate high voltage to a voltage level of a kickback reference voltage in response to the kickback signal and synchronizes the first gate high voltage and the first gate low voltage in synchronization with the gate pulse signal.
  • the voltage and the second gate high voltage are at different voltage levels.
  • At least one of the plurality of pixels includes: a light emitting diode including an anode and a cathode; a first electrode connected to a first driving voltage; a second electrode electrically connected to the anode of the light emitting diode; A first transistor including a gate electrode, a first electrode connected to a corresponding data line among the plurality of data lines, and a gate electrode connected to the first electrode of the first transistor and receiving a first scan signal And a third transistor including a second transistor, a first electrode connected to the second electrode of the first transistor, a second electrode connected to the gate electrode of the second transistor, and a gate electrode connected to a second scan signal. do.
  • the gate driver generates the first scan signal in synchronization with the first gate clock signal, and generates the second scan signal in synchronization with the second gate clock signal.
  • each of the first transistor and the second transistor may be a P-type transistor, and the third transistor may be an N-type transistor.
  • the first transistor and the second transistor may be LTPS semiconductor transistors, and the third transistor may be an oxide semiconductor transistor.
  • the fourth transistor may include a first electrode connected to the gate electrode of the first transistor, a second electrode connected to an initialization voltage line, and a gate electrode configured to receive a third scan signal.
  • a fifth transistor including a first electrode connected to the first electrode, a second electrode connected to the first electrode of the first transistor, and a control electrode configured to receive an emission control signal, and a first electrode connected to the second electrode of the first transistor
  • a sixth transistor including a second electrode connected to the anode of the light emitting diode and a gate electrode configured to receive the emission control signal, and a first electrode connected to the second electrode of the fourth transistor, and the anode of the light emitting diode.
  • a seventh transistor including a second electrode connected to the gate electrode and a gate electrode configured to receive a fourth scan signal.
  • the gate driver may generate the third scan signal in synchronization with the second gate clock signal, and generate the fourth scan signal in synchronization with the first gate clock signal.
  • the fourth transistor may be an N-type transistor, and each of the fifth to seventh transistors may be a P-type transistor.
  • the fourth transistor may be an oxide semiconductor transistor, and each of the fifth to seventh transistors may be an LTPS semiconductor transistor.
  • the first gate low voltage and the second gate high voltage may be different voltage levels.
  • the clock and voltage generation circuit generates the first gate high voltage, the first gate low voltage, the second gate high voltage and the second gate low voltage in response to the kickback signal.
  • a voltage generator for generating the first gate clock signal swinging between the first gate high voltage and the first gate low voltage in synchronization with the gate pulse signal and the first level shifter in synchronization with the gate pulse signal
  • a second level shifter generating the second gate clock signal swinging between a two gate high voltage and the second gate low voltage.
  • the voltage generator receives a power supply voltage, and converts the power supply voltage into the first gate high voltage, the first gate low voltage, the second gate high voltage, and the second gate low voltage.
  • a pulse converter configured to lower the second gate high voltage to a voltage level of the kickback reference voltage in response to the kickback signal and a voltage converter respectively outputting to the first to fourth terminals.
  • the pulse modulation circuit may include a controller configured to output a kickback enable signal and the kickback reference voltage in response to the kickback signal, a first node and a first electrode to which the second gate high voltage is output, A first switching transistor including a second electrode connected to a second node and a gate electrode connected to the kickback enable signal, a comparator comparing the kickback reference voltage and a feedback voltage and outputting a discharge signal, and a first connected to the second node A second switching transistor including a first electrode, a third node and a second electrode, and a gate electrode connected to the discharge signal; And
  • It may include a resistor connected between the third node and the ground voltage.
  • the voltage of the third node may be provided as the feedback voltage.
  • the controller may include an enable controller for outputting the kickback enable signal corresponding to the kickback signal, a register for storing kickback reference voltage data corresponding to the kickback reference voltage, and the kickback reference voltage data. And a digital-to-analog converter that converts to a kickback reference voltage.
  • the first level shifter includes a first electrode connected to the first gate high voltage, a second electrode connected to a first output node, and a first electrode including the gate electrode receiving the gate pulse signal. And a first N-type transistor including a -type transistor and a first electrode connected to the first output node, a second electrode connected to the first gate low voltage, and a gate electrode receiving the gate pulse signal. .
  • the second level shifter includes a first electrode connected to the second gate high voltage, a second electrode connected to a second output node, and a second P including a gate electrode receiving the gate pulse signal. And a second N-type transistor including a -type transistor and a first electrode connected to the second output node, a second electrode connected to the second gate low voltage, and a gate electrode receiving the gate pulse signal. .
  • the display device having such a configuration provides the first scan signal to the gate electrode of the LTPS semiconductor transistor in the pixel in synchronization with the first gate clock signal, and the gate electrode of the oxide semiconductor transistor in the pixel in synchronization with the second gate clock signal.
  • the clock and voltage generation circuit of the display device modulates the second gate clock signal to minimize the influence of the coupling capacitance between the gate and drain electrodes of the oxide semiconductor transistor at the falling edge of the second scan signal. Therefore, display quality deterioration at the falling edge of the second scan signal can be prevented.
  • FIG. 1 is a block diagram of an organic light emitting diode display according to an exemplary embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of a pixel in an organic light emitting diode display according to an exemplary embodiment of the present invention.
  • FIG. 3 is a waveform diagram illustrating driving signals for driving the pixel illustrated in FIG. 2.
  • FIG. 4 is a block diagram of a scan driving circuit according to an embodiment of the present invention.
  • FIG. 5 is a timing diagram of first type scan signals and second type scan signals generated in a scan driving circuit according to an exemplary embodiment of the present invention.
  • FIG. 6 is a block diagram of a clock and voltage generation circuit according to an embodiment of the present invention.
  • FIG. 7 is a block diagram of a voltage generator according to an embodiment of the present invention.
  • FIG. 8 is a timing diagram exemplarily showing kickback enable signal and scan signals.
  • FIG. 9 is a block diagram of a pulse modulation controller according to an embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a first level shifter according to an embodiment of the present invention.
  • FIG. 11 is a circuit diagram of a second level shifter according to an embodiment of the present invention.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • FIG. 1 is a block diagram of an organic light emitting diode display according to an exemplary embodiment of the present invention.
  • the organic light emitting diode display includes a display substrate 100, a timing controller 200, a scan driving circuit 300, a data driving circuit 400, and a clock and voltage generation circuit 500.
  • the timing controller 200 receives the input image signals (not shown) and converts the data format of the input image signals to meet the interface specification with the data driving circuit 400 to generate the image data RGB.
  • the timing controller 200 outputs a scan control signal SCS, image data RGB, a data control signal DCS, a gate pulse signal CPV, and a kickback signal KB.
  • the scan driving circuit 300 receives the scan control signal SCS from the timing controller 200, and receives the first gate clock signal CKVP and the second gate clock signal CKVN from the clock and voltage generation circuit 500. Receive.
  • the scan control signal SCS may include a vertical start signal for starting the operation of the scan driving circuit 300, a clock signal for determining an output timing of the signals, and the like.
  • the scan driving circuit 300 generates a plurality of scan signals and sequentially outputs the plurality of scan signals to a plurality of scan lines SL1 -SLn described later.
  • the scan driving circuit 300 generates a plurality of emission control signals in response to the scan control signal SCS, and outputs the plurality of emission control signals to the plurality of control lines EL1 to ELn described later.
  • FIG. 1 illustrates that a plurality of scan signals and a plurality of emission control signals are output from one scan driving circuit 300
  • the present invention is not limited thereto.
  • the plurality of scan driving circuits may divide and output the plurality of scan signals and may output the plurality of emission control signals.
  • the driving circuit for generating and outputting a plurality of scan signals and the driving circuit for generating and outputting a plurality of light emission control signals may be separated.
  • the data driving circuit 400 receives the data control signal DCS and the image data RGB from the timing controller 200.
  • the data driving circuit 400 converts the image data RGB into data signals and outputs the data signals to the plurality of data lines DL1 -DLm described later.
  • the data signals are analog voltages corresponding to grayscale values of the image data RGB.
  • the clock and voltage generation circuit 500 receives the gate pulse signal CPV and the kickback signal KB and generates voltages necessary for the operation of the organic light emitting diode display.
  • the clock and voltage generation circuit 500 includes a first driving voltage ELVDD, a second driving voltage ELVSS, an initialization voltage Vint, a first gate clock signal CKVP, and a second gate clock signal. (CKVN) is generated.
  • the display substrate 100 includes first type scan lines SPL1 -SPLn, second type scan lines SNL1 -SNLn, control lines EL1 -ELn, data lines DL1 -DLm, and pixels. (PX).
  • the first type scan lines SPL1-SPLn and the second type scan lines SNL1-SNLn extend in the first direction DR1 and are spaced apart from each other in the second direction DR2.
  • Each of the plurality of control lines EL1 to ELn may be arranged in parallel to a corresponding scan line among the second type scan lines SNL1 to SNLn.
  • Each of the plurality of pixels PX has a corresponding first type scan line among the first type scan lines SPL1-SPLn and a corresponding second type scan line among the second type scan lines SNL1-SNLn, and control.
  • the corresponding control line of the lines EL1 -ELn and the corresponding data lines of the data lines DL1 -DLm are connected.
  • each of the plurality of pixels PX is connected to a corresponding third driving voltage line among the third driving voltage lines BML1-BMLn.
  • Each of the pixels PX receives a first driving voltage ELVDD, a second driving voltage ELVSS at a level lower than the first driving voltage ELVDD, and a third driving voltage VGH.
  • Each of the pixels PX is connected to a first driving voltage line 172 to which the first driving voltage ELVDD is applied.
  • Each of the pixels PX is connected to an initialization line RL that receives an initialization voltage Vint.
  • Each of the plurality of pixels PX may be electrically connected to four scan lines. As illustrated in FIG. 1, the pixels of the second pixel row may be connected to the scan lines SNL1, SPL2, SNL2, and SPL3.
  • Each of the plurality of pixels PX includes an organic light emitting diode (not shown) and a circuit unit (not shown) of a pixel that controls light emission of the light emitting diode.
  • the pixel circuit unit may include a plurality of transistors and a capacitor.
  • At least one of the scan driving circuit 300 and the data driving circuit 400 may include transistors formed through the same process as the pixel circuit unit.
  • the first driving voltage line 172, the initialization line RL, the pixels PX, the scan driving circuit 300, and the data driving circuit 400 may be formed.
  • Insulating layers may be formed on a base substrate (not shown) through a plurality of deposition processes or coating processes. Each of the insulating layers may be a thin film covering the entire display substrate 100 or may include at least one insulating pattern overlapping only a specific configuration of the display substrate 100.
  • the insulating layers comprise an organic layer and / or an inorganic layer.
  • an encapsulation layer (not shown) that protects the pixels PX may be further formed on the base substrate.
  • the display substrate 100 receives the first driving voltage ELVDD and the second driving voltage ELVSS.
  • the first driving voltage ELVDD may be provided to the plurality of pixels PX through the first driving voltage line 172.
  • the second driving voltage ELVSS may be provided to the plurality of pixels PX through electrodes (not shown) or power lines (not shown) formed on the display substrate 100.
  • the display substrate 100 receives the initialization voltage Vint.
  • the initialization voltage Vint may be provided to the plurality of pixels PX through the initialization voltage line RL.
  • the display substrate 100 is divided into a display area DPA and a non-display area NDA.
  • the plurality of pixels PX is arranged in the display area DPA.
  • the scan driving circuit 300 is arranged in the non-display area NDA which is one side of the display area DPA.
  • FIG. 2 is an equivalent circuit diagram of a pixel according to an exemplary embodiment of the present invention.
  • 3 is a timing diagram illustrating an operation of a pixel of the organic light emitting diode display of FIG. 2.
  • the circuit portion of the pixel PXij includes first to seventh transistors T1 -T7 and one capacitor Cst. Further, each of the first, second, fifth, sixth, and seventh transistors T1, T2, T5, T6, and T7 is a P-type transistor having a low-temperature polycrystalline silicon (LTPS) semiconductor layer. Each of the third and fourth transistors T3 and T4 is an N-type transistor having an oxide semiconductor as a semiconductor layer.
  • the present invention is not limited thereto, and at least one of the first to seventh transistors T1 to T7 may be an N-type transistor, and the rest may be a P-type transistor.
  • the circuit configuration of the pixel according to the present invention is not limited to FIG.
  • the circuit part shown in FIG. 2 is merely an example and the configuration of the circuit part may be modified.
  • the pixel PXij of the display device may include first to seventh transistors T1, T2, T3, T4, T5, T6, and T7, a capacitor Cst, and at least one pixel.
  • Light emitting diodes ED
  • one pixel PXij includes one light emitting diode ED is described.
  • the line SPLj + 1 is referred to as a first scan line SPLj, a second scan line SNLj, a third scan line SNLj-1, and a fourth scan line SPLj + 1.
  • the first to fourth scan lines SPLj, SNLj, SNLj-1, and SPLj + 1 may transmit scan signals SPj, SNj, SNj-1, and SPj + 1, respectively.
  • the scan signals SPj and SPj + 1 may transfer a first gate low voltage and a first gate high voltage to turn on / off the second and seventh transistors T2 and T7 that are P-type transistors.
  • the scan signals SNj and SNj-1 may transfer a second gate high voltage and a second gate low voltage to turn on / off the third and fourth transistors T3 and T4, which are N-type transistors. Can be.
  • the control line ELj may transmit the light emission control signal EMj, and in particular, may transmit the light emission control signal for controlling the light emission of the light emitting diode ED included in the pixel PXij.
  • the emission control signal transmitted by the control line ELj includes scan signals SPj, SNj, SNj-1, and SPj + transmitted by the first to fourth scan lines SPLj, SNLj, SNLj-1, and SPLj + 1. It can have a different waveform from 1).
  • the data line DLi may transfer the data signal Di, and the first driving voltage line VL1 may transfer the first driving voltage ELVDD.
  • the data signal Di may have a different voltage level according to an image signal input to the display device, and the first driving voltage ELVDD may have a substantially constant level.
  • the first transistor T1 is connected to the first electrode connected to the first driving voltage line 172 via the fifth transistor T5 and the anode of the light emitting diode ED via the sixth transistor T6. And a second electrode electrically connected to the second electrode and a gate electrode connected to one end of the capacitor Cst.
  • the first transistor T1 receives the data signal Di transmitted from the data line DLi according to the switching operation of the second transistor T2, and supplies the driving current Id to the light emitting diode ED.
  • the second transistor T2 includes a first electrode connected to the data line DLi, a second electrode connected to the first electrode of the first transistor T1, and a gate electrode connected to the first scan line SPLj.
  • the second transistor T2 is turned on in response to the scan signal SPj received through the first scan line SPLj and receives the data signal Di transferred from the data line DLi.
  • One source electrode S1 can be transferred.
  • the third transistor T3 includes a first electrode connected to the gate electrode of the first transistor T1, a second electrode connected to the second electrode of the first transistor T1, and a gate electrode connected to the second scan line SNLj. Include.
  • the third transistor T3 is turned on according to the scan signal SNj received through the second scan line SNLj and connects the gate electrode and the second electrode of the first transistor T1 to each other to form the first transistor T1.
  • the fourth transistor T4 includes a first electrode connected to the gate electrode of the first transistor T1, a second electrode connected to the initialization voltage line RL to which the initialization voltage Vint is transmitted, and a third scan line SNLj-1. ) And a gate electrode connected thereto.
  • the fourth transistor T4 is turned on according to the scan signal SNj-1 received through the third scan line SNLj-1 to transfer the initialization voltage Vint to the gate electrode of the first transistor T1.
  • An initialization operation for initializing the voltage of the gate electrode of the first transistor T1 may be performed.
  • the fifth transistor T5 includes a first electrode connected to the first driving voltage line VL1, a second electrode connected to the first electrode of the first transistor T1, and a gate electrode connected to the j th control line ELj. do.
  • the sixth transistor T6 includes a first electrode connected to the first electrode of the first transistor T1, a second electrode connected to the anode of the light emitting diode ED, and a gate electrode connected to the j th control line ELj. .
  • the fifth transistor T5 and the sixth transistor T6 are simultaneously turned on in accordance with the emission control signal EMj received through the j-th control line ELj, and through this, the first driving voltage ELVDD is diode-connected.
  • the first transistor T1 may be compensated for and transferred to the light emitting diode ED.
  • the seventh transistor T7 is connected to the first electrode connected to the second electrode of the fourth transistor T4, the second electrode connected to the second electrode of the sixth transistor T6, and the fourth scan line SPLj + 1. It includes a gate electrode.
  • one end of the capacitor Cst is connected to the gate electrode of the first transistor T1, and the other end thereof is connected to the first driving voltage line VL1.
  • the cathode of the light emitting diode ED may be connected to a terminal that transmits the second driving voltage ELVSS.
  • the structure of the pixel PXij according to an exemplary embodiment is not limited to the structure illustrated in FIG. 2, and the number of transistors, the number of capacitors, and the connection relationship of one pixel PX may be variously modified.
  • the third scan signal SNj-1 of the second gate high voltage VGH2 level is supplied through the third scan line SNLj-1 during an initialization period in one frame.
  • the fourth transistor T4 is turned on in response to the third scan signal SNj-1 having the second gate high voltage VGH2 level, and the initialization voltage Vint is turned on through the fourth transistor T4.
  • the first transistor T1 is initialized by being transferred to the gate electrode of T1.
  • the second transistor T2 is turned on and simultaneously
  • the third transistor T3 is turned on.
  • the first transistor T1 is diode-connected by the turned-on third transistor T3 and biased in the forward direction.
  • the compensation voltage Di-Vth which is reduced by the threshold voltage Vth of the first transistor T1 in the data signal Di supplied from the data line DLi, is applied to the gate electrode of the first transistor T1. . That is, the gate voltage applied to the gate electrode of the first transistor T1 may be a compensation voltage Di-Vth.
  • the first driving voltage ELVDD and the compensation voltage Di-Vth may be applied to both ends of the capacitor Cst, and the charge corresponding to the voltage difference between the two ends may be stored in the capacitor Cst.
  • the seventh transistor T7 is turned on by receiving the low level scan signal SPLj + 1 through the fourth scan line SPLj + 1. A portion of the driving current Id may pass through the seventh transistor T7 as the bypass current Ibp by the seventh transistor T7.
  • the seventh transistor T7 of the organic light emitting diode display uses a part of the minimum current of the first transistor T1 as a bypass current Ibp other than the current path toward the organic light emitting diode. It can be distributed in the current path.
  • the minimum current of the first transistor T1 refers to a current under a condition in which the first transistor T1 is turned off because the gate-source voltage Vgs of the first transistor T1 is smaller than the threshold voltage Vth.
  • a minimum driving current for example, a current of 10 pA or less
  • a minimum driving current for example, a current of 10 pA or less
  • bypass current Ibp
  • bypass current Ibp
  • the light emitting current Ied of the light emitting diode ED reduced by the amount of current of the bypass current Ibp that exits from the driving current Id through the seventh transistor T7.
  • the bypass signal is a scan signal SPLj + 1, but is not necessarily limited thereto.
  • the light emission control signal EMj supplied from the j-th control line ELj is changed from the high level to the low level during the light emission period.
  • the fifth transistor T5 and the sixth transistor T6 are turned on by the low-level emission control signal EMj during the emission period.
  • the driving current Id according to the voltage difference between the gate voltage of the gate electrode of the first transistor T1 and the first driving voltage ELVDD is generated, and the driving current Id is generated through the sixth transistor T6.
  • the current Ied flows through the light emitting diode ED.
  • the gate-source voltage Vgs of the first transistor T1 is maintained as '(Di-Vth) -ELVDD' by the capacitor Cst during the light emission period, and according to the current-voltage relationship of the first transistor T1
  • the driving current Id may be proportional to '(Di-ELVDD) 2 ' of a value obtained by subtracting the threshold voltage from the driving gate-source voltage. Accordingly, the driving current Id may be determined regardless of the threshold voltage Vth of the first transistor T1.
  • FIG. 4 is a block diagram of a scan driving circuit according to an embodiment of the present invention.
  • the scan driving circuit 300 includes a first scan driving circuit 310 and a second scan driving circuit 320.
  • the first scan driving circuit 310 receives the scan control signal SCS from the timing controller 200 shown in FIG. 1 and the first gate clock signal CKVP from the clock and voltage generation circuit 500, and scans the scan control signal SCS.
  • Output signals SP1-SPn are signals to be provided to gate electrodes of the first, second, fifth, sixth, and seventh transistors T1, T2, T5, T6, and T7 illustrated in FIG. 2. .
  • the second scan driving circuit 320 receives the scan control signal SCS from the timing controller 200 shown in FIG. 1 and the second gate clock signal CKVN from the clock and voltage generation circuit 500, and scans the scan control signal SCS. Output signals SN1-SNn.
  • the scan signals SN1-SNn are signals to be provided to the gate electrodes of the third and fourth transistors T3 and T4 illustrated in FIG. 2.
  • FIG. 5 is a timing diagram of first type scan signals and second type scan signals generated in a scan driving circuit according to an exemplary embodiment of the present invention.
  • each of the scan signals SP1 -SPn output from the first scan driving circuit 310 swings between the first gate high voltage VGH1 and the first gate low voltage VGL1. Are pulse signals.
  • the scan signals SP1-SPn are sequentially activated to the first gate low voltage VGL1.
  • the scan signals SN1-SNn output from the second scan driving circuit 320 are pulse signals swinging between the second gate low voltage VGL2 and the second gate high voltage VGH2.
  • the scan signals SN1-SNn are sequentially activated to the second gate high voltage VGH2.
  • the voltage level of the falling edge of each of the scan signals SN1-SNn is gradually lowered from the second gate high voltage VGH2 to the kickback voltage VKB and then discharged to the second gate low voltage VGL2. It is charged.
  • the first gate high voltage VGH1 and the second gate high voltage VGH2 have different voltage levels, and the first gate low voltage VGL1 and the second gate low voltage VGL2 have different voltage levels.
  • the first scan signal SPj and the second gate high voltage VGH2 having the data first gate low voltage VGL1 level during the data third scan signal SNj programming and compensation periods As the second scan signal SNj of the level is supplied, the second and third transistors T2 and T3 are turned on. Therefore, the compensation voltage Di-Vth, which is reduced by the threshold voltage Vth of the first transistor T1 in the data signal Di supplied from the data line DLi, is applied to the gate electrode of the first transistor T1. .
  • the scan signal SNj provided to the gate electrode of the third transistor T3 changes from the second gate high voltage VGH2 to the second gate low voltage VGL2, the gate electrode and the first electrode of the first transistor T1 are changed.
  • the parasitic capacitance between the two scan lines SNLj reduces the voltage level of the gate electrode node GN of the first transistor T1 by ⁇ V.
  • the voltage that decreases by ⁇ V due to parasitic capacitance is referred to as kickback voltage.
  • the scan signals SN1-SNn output from the second scan driving circuit 320 according to the exemplary embodiment of the present invention are gradually lowered to the kickback voltage VKB level at the falling edge and then to the second gate low voltage VGL2.
  • the discharge can reduce the magnitude of the kickback voltage ⁇ V.
  • FIG. 6 is a block diagram of a clock and voltage generation circuit according to an embodiment of the present invention.
  • the clock and voltage generator circuit 500 includes a voltage generator 510, a first level shifter 520, and a second level shifter 530.
  • the voltage generator 510 receives the power supply voltage VDD and receives the kickback signal KB from the timing controller 200 illustrated in FIG. 1.
  • the voltage generator 510 includes the first driving voltage ELVDD, the second driving voltage ELVSS, the initialization voltage Vint, the first gate high voltage VGH1, the first gate low voltage VGL1, and the second gate high.
  • a voltage VGH2 and a second gate low voltage VGL2 are generated.
  • the voltage generator 510 lowers the second gate high voltage VGH2 to a predetermined voltage (eg, the kickback voltage VKB of FIG. 5) in response to the kickback signal KB.
  • a predetermined voltage eg, the kickback voltage VKB of FIG. 5
  • the first gate low voltage VGL1 is a gate on voltage for turning on the first, second, fifth, sixth, and seventh transistors T1, T2, T5, T6, and T7 shown in FIG. 2.
  • the second gate high voltage VGH2 is a gate on voltage for turning on the third and fourth transistors T3 and T4 shown in FIG. 2.
  • the first gate high voltage VGH1 is a gate-off voltage for turning off the first, second, fifth, sixth, and seventh transistors T1, T2, T5, T6, and T7 shown in FIG. 2.
  • the second gate low voltage VGL2 is a gate off voltage for turning off the third and fourth transistors T3 and T4 shown in FIG. 2.
  • the first gate high voltage VGH1 and the second gate high voltage VGH2 have different voltage levels, and the first gate low voltage VGL1 and the second gate low voltage VGL2 are different from each other. Has a voltage level.
  • the first level shifter 520 may include a gate pulse signal CPV from the timing controller 200 and a first gate high voltage VGH1 and a first gate low voltage VGL1 from the voltage generator 510. ).
  • the first level shifter 520 generates a first gate clock signal CKVP that swings between the first gate high voltage VGH1 and the first gate low voltage VGL1 in synchronization with the gate pulse signal CPV.
  • the first level shifter 520 outputs only the first gate clock signal CKVP, but may further output a gate clock signal complementary to the first gate clock signal CKVP.
  • the second level shifter 530 may include a gate pulse signal CPV from the timing controller 200 and a second gate high voltage VGH2 and a second gate low voltage VGL2 from the voltage generator 510. ).
  • the second level shifter 530 generates a second gate clock signal CKVN swinging between the second gate high voltage VGH2 and the second gate low voltage VGL2 in synchronization with the gate pulse signal CPV.
  • the second level shifter 530 outputs only the second gate clock signal CKVN, but may further output a gate clock signal complementary to the second gate clock signal CKVN.
  • FIG. 7 is a block diagram of a voltage generator according to an embodiment of the present invention.
  • the voltage generator 510 includes a DC / DC converter 610, first to fourth terminals P1 to P4, and a pulse modulation control circuit 620.
  • the DC / DC converter 610 receives the power supply voltage VDD and converts the power supply voltage VDD into a first gate high voltage VGH1, a first gate low voltage VGL1, a second gate high voltage VGH2, and the like.
  • the signal is converted to the second gate low voltage VGL2 and output to the first to fourth terminals P1-P4, respectively.
  • the first gate high voltage VGH1, the first gate low voltage VGL1, and the second gate low voltage VGL2 are output to the first to third terminals P1-P3 and the second gate.
  • the high voltage VGH2 is output to the fourth terminal P4 through the pulse modulation control circuit 620.
  • the pulse modulation control circuit 620 includes a pulse modulation controller 621, first and second switching transistors 622 and 624, a comparator 623, a resistor R1 and a capacitor C1.
  • the pulse modulation controller 621 receives the second gate high voltage VGH2 and outputs the kickback enable signal KB_EN and the kickback voltage VKB in response to the kickback signal KB.
  • the kickback voltage VKB may be a voltage of a predetermined level lower than the second gate high voltage VGH2.
  • the first switching transistor 622 includes a first electrode connected to the first node N1 to which the second gate high voltage VHG2 is output, a second electrode connected to the second node N2, and a kickback enable signal KB_EN. It includes a gate electrode connected with.
  • the second node N2 is connected with the fourth terminal P4.
  • the first switching transistor 622 may be configured as a PMOS transistor but may be configured as another type of transistor.
  • the second switching transistor 624 includes a first electrode connected to the second node N2, a second electrode connected to the third node N3, and a gate electrode connected to the output terminal of the comparator 623.
  • the voltage at the third node N3 is provided to the comparator 623 as a feedback voltage VFB.
  • the resistor R1 is connected between the third node N3 and the ground voltage.
  • the second switching transistor 624 is composed of an NPN transistor, but may be composed of other types of transistors.
  • the capacitor C1 is connected between the fourth terminal P4 and the ground voltage.
  • the comparator 623 compares the kickback voltage VKB from the pulse modulation controller 621 with the feedback voltage VFB of the second node N2, and outputs a discharge signal D_S corresponding to the comparison result to the output terminal. do.
  • the comparator 623 is configured to determine the kickback voltage VKB and the feedback voltage VFB of the second node N2 while the kickback enable signal KB_EN is at the first level (for example, the high level).
  • the discharge signal D_S corresponding to the comparison result is output.
  • FIG. 8 is a timing diagram exemplarily showing kickback enable signal and scan signals.
  • the pulse modulation controller 621 receives the kickback signal KB from the timing controller 200 (shown in FIG. 1) and outputs the kickback enable signal KB_EN.
  • the kickback enable signal KB_EN has the same pulse width as the kickback signal KB.
  • the pulse modulation controller 621 may output the kickback enable signal KB_EN having a predetermined pulse width in synchronization with the kickback signal KB.
  • the first switching transistor 622 applies the second gate high voltage VGH2 of the first node N1 to the second node (eg, the low level). Output to the fourth terminal P4 through N2).
  • the comparator 623 While the kickback enable signal KB_EN is at the first level (eg, low level), the comparator 623 outputs a low level signal such that the second switching transistor 624 is turned off. Therefore, the second gate high voltage VGH2 is output to the fourth terminal P4.
  • the kickback enable signal KB_EN is at a second level (eg, a high level)
  • the first switching transistor 622 is turned off.
  • the comparator 623 is the kickback voltage VKB from the pulse modulation controller 621 and the feedback voltage of the second node N2.
  • the VFBs are compared, and the discharge signal D_S corresponding to the comparison result is output.
  • the kickback enable signal KB_EN transitions from the first level (eg, the high level) to the second level (eg, the high level)
  • the feedback voltage VFB becomes the second gate high voltage VGH2. Since it is a level, the discharge signal D_S is at a high level.
  • the second switching transistor 624 In response to the high level discharge signal D_S, the second switching transistor 624 remains turned on, so the second gate high voltage VGH2 of the fourth terminal P4 is discharged through the resistor R1. do.
  • the voltage level V (P4) of the fourth terminal P4 is gradually lowered at the level of the second gate high voltage VGH2.
  • the comparator 623 When the feedback voltage VFB is lower than the kickback voltage VKB, the comparator 623 outputs a low level discharge signal D_S, and the second switching transistor 624 is turned off.
  • the kickback enable signal KB_EN transitions to the first level (for example, the low level)
  • the first switching transistor 622 is turned on so that the voltage level V (P4) of the fourth terminal P4 is turned on. ))
  • the second gate high voltage VGH2 rises to the second gate high voltage VGH2.
  • FIG. 9 is a block diagram of a pulse modulation controller according to an embodiment of the present invention.
  • the pulse modulation controller 621 includes an enable controller 710, a register 720, and a digital-to-analog converter 730.
  • the enable controller 710 converts the kickback signal KB into a kickback enable signal KB_EN and outputs it.
  • the register 720 stores the digital kickback data KB_D corresponding to the voltage level of the kickback voltage VKB.
  • the user may change the voltage level of the kickback voltage VKB by changing the digital kickback data KB_D stored in the register 720.
  • the digital-analog converter 730 converts the digital kickback data KB_D stored in the register 720 into a kickback voltage VKB, which is a voltage signal.
  • FIG. 10 is a circuit diagram of a first level shifter according to an embodiment of the present invention.
  • the first level shifter 520 includes a first P-type transistor 521 and a first N-type transistor 522.
  • the first P-type transistor 521 includes a first electrode connected to the first gate high voltage VGH1, a second electrode connected to the first output node OUT1, and a gate electrode receiving the gate pulse signal CPV. do.
  • the gate pulse signal CPV may be provided from the timing controller 200 shown in FIG. 1.
  • the first N-type transistor 522 includes a first electrode connected to the first output node OUT1, a second electrode connected to the first gate low voltage VGL1, and a gate electrode receiving the gate pulse signal CPV. do.
  • the first P-type transistor 521 is a PMOS transistor
  • the first N-type transistor 522 may be composed of an NMOS transistor or another type of transistor.
  • the first level shifter 520 having such a configuration is disposed between the first gate high voltage VGH1 and the first gate low voltage VGL1 as shown in FIG. 8 in synchronization with the gate pulse signal CPV.
  • the swing first gate clock signal CKVP is generated.
  • FIG. 11 is a circuit diagram of a second level shifter according to an embodiment of the present invention.
  • the second level shifter 530 includes a second P-type transistor 531 and a second N-type transistor 532.
  • the second P-type transistor 531 includes a first electrode connected to the second gate high voltage VGH2, a second electrode connected to the second output node OUT2, and a gate electrode receiving the gate pulse signal CPV. do.
  • the gate pulse signal CPV may be provided from the timing controller 200 shown in FIG. 1.
  • the second N-type transistor 532 includes a first electrode connected to the second output node OUT2, a second electrode connected to the second gate low voltage VGL2, and a gate electrode receiving the gate pulse signal CPV. do.
  • the second P-type transistor 531 is a PMOS transistor
  • the second N-type transistor 532 may be composed of an NMOS transistor or another type of transistor.
  • the second level shifter 530 having such a configuration is disposed between the second gate high voltage VGH2 and the second gate low voltage VGL2 as shown in FIG. 8 in synchronization with the gate pulse signal CPV.
  • the swinging second gate clock signal CKVN is generated.
  • the second gate high voltage VGH2 provided to the second level shifter 530 has the voltage level V (P4) of the fourth terminal P4 shown in FIG. 8.
  • the second gate clock signal CKVN is a pulse signal swinging between the second gate high voltage VGH2 and the second gate low voltage VGL2.
  • the second gate clock signal CKVN includes a kickback slice that is gradually lowered from the second gate high voltage VGH2 to the kickback voltage VKB level at the falling edge.
  • the second scan driving circuit 320 illustrated in FIG. 4 outputs scan signals SN1-SNn in synchronization with the second gate clock signal CKVN including the kickback slice.
  • each of the scan signals SN1-SNn may include a kickback slice at the falling edge.
  • each of the scan signals SN1-SNn includes a kickback slice
  • the influence of the coupling capacitance between the gate and drain electrodes of the third transistor T3 can be minimized.
  • the influence of the coupling capacitance between the gate and drain electrodes of the fourth transistor T4 can be minimized. Accordingly, when the scan signals SN1-SNn transition from the high level to the low level, the voltage of the gate electrode node GN of the first transistor T1 can be minimized due to the kickback voltage ⁇ V. The quality deterioration can be prevented.
  • the display device of the present invention has high industrial applicability.

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Abstract

표시 장치의 전압 발생 회로는 제1 게이트 하이 전압, 제1 게이트 로우 전압, 제2 게이트 하이 전압 및 제2 게이트 로우 전압을 발생하는 전압 발생기, 게이트 펄스 신호에 동기해서 상기 제1 게이트 하이 전압 및 상기 제1 게이트 로우 전압 사이를 스윙하는 제1 게이트 클럭 신호를 생성하는 제1 레벨 쉬프터, 및 상기 게이트 펄스 신호에 동기해서 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압 사이를 스윙하는 제2 게이트 클럭 신호를 생성하는 제2 레벨 쉬프터를 포함한다. 상기 전압 발생기는, 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 킥백 기준 전압의 전압 레벨로 낮추되, 상기 제1 게이트 로우 전압 및 상기 제2 게이트 하이 전압은 게이트 온 전압이고, 상기 제1 게이트 하이 전압 및 상기 제2 게이트 로우 전압은 게이트 오프 전압이다.

Description

클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치
본 발명은 다수의 구동 전압들을 발생하는 클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치에 관한 것이다.
표시장치 중 유기 발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode)를 이용하여 영상을 표시한다. 이러한, 유기 발광 표시 장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
유기 발광 표시 장치는 데이터 라인들 및 스캔 라인에 연결되는 화소들을 구비한다. 화소들은 일반적으로 유기발광 다이오드와, 유기 발광 다이오드로 흐르는 전류량을 제어하기 위한 회로부를 포함한다. 회로부는 데이터 신호에 대응하여 제1 구동 전압으로부터 유기 발광 다이오드를 경유하여 제2구동 전압으로 흐르는 전류량을 제어한다. 이때, 유기 발광 다이오드를 통해 흐르는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
종래에는 회로부에 포함되는 트랜지스터들이 저온 다결정 실리콘(low-temperature polycrystalline silicon;LTPS) 반도체층을 갖는 트랜지스터로 형성되었다. LTPS 트랜지스터는 높은 이동도와 소자 안정성의 면에서 장점이 있으나, 제2 구동 전압의 전압 레벨이 낮아지거나 동작 주파수가 낮아지는 경우 누설 전류가 발생한다. 화소 내 회로부에서 누설 전류가 생기는 경우, 유기 발광 다이오드를 통해 흐르는 전류량에 변화가 생겨서 표시 품질이 저하될 수 있다.
최근, 회로부에 포함되는 트랜지스터의 누설 전류를 감소시키기 위하여 산화물 반도체를 반도체층으로 하는 트랜지스터가 연구되고 있으며, 나아가 LTPS 반도체 트랜지스터 및 산화물 반도체 트랜지스터를 하나의 화소의 회로부에 함께 사용하는 연구가 진행되고 있다.
본 발명의 목적은 표시 패널에 표시되는 영상의 품질을 향상시킬 수 있는 클럭 및 전원 발생 회로 및 그것을 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 클럭 및 전원 발생 회로는, 제1 게이트 하이 전압, 제1 게이트 로우 전압, 제2 게이트 하이 전압 및 제2 게이트 로우 전압을 발생하는 전압 발생기, 게이트 펄스 신호에 동기해서 상기 제1 게이트 하이 전압 및 상기 제1 게이트 로우 전압 사이를 스윙하는 제1 게이트 클럭 신호를 생성하는 제1 레벨 쉬프터 및 상기 게이트 펄스 신호에 동기해서 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압 사이를 스윙하는 제2 게이트 클럭 신호를 생성하는 제2 레벨 쉬프터를 포함한다. 상기 전압 발생기는, 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 킥백 기준 전압의 전압 레벨로 낮추되, 상기 제1 게이트 로우 전압 및 상기 제2 게이트 하이 전압은 게이트 온 전압이고, 상기 제1 게이트 하이 전압 및 상기 제2 게이트 로우 전압은 게이트 오프 전압이다.
이 실시예에 있어서, 상기 제1 게이트 하이 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨일 수 있다.
이 실시예에 있어서, 상기 제1 게이트 로우 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨일 수 있다.
이 실시예에 있어서, 상기 전압 발생기는, 전원 전압을 수신하고, 상기 전원 전압을 상기 제1 게이트 하이 전압, 상기 제1 게이트 로우 전압, 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압으로 변환해서 출력하는 전압 변환기 및 상기 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 상기 킥백 기준 전압의 전압 레벨로 낮추는 펄스 변조 회로를 포함한다.
이 실시예에 있어서, 상기 펄스 변조 회로는, 상기 킥백 신호에 응답해서 킥백 인에이블 신호 및 상기 킥백 기준 전압을 출력하는 제어기, 상기 제2 게이트 하이 전압이 출력되는 제1 노드와 제1 전극, 제2 노드와 연결된 제2 전극 및 상기 킥백 인에이블 신호와 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터, 상기 킥백 기준 전압 및 피드백 전압을 비교하고 디스챠지 신호를 출력하는 비교기 및 상기 제2 노드와 연결된 제1 전극, 제3 노드와 제2 전극 및 상기 디스챠지 신호와 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터 및 상기 제3 노드와 접지 전압 사이에 연결된 저항을 포함할 수 있다. 상기 제3 노드의 전압은 상기 피드백 전압으로 제공될 수 있다.
이 실시예에 있어서, 상기 제어기는 상기 킥백 신호에 대응하는 상기 킥백 인에이블 신호를 출력하는 인에이블 제어기, 상기 킥백 기준 전압에 대응하는 킥백 기준 전압 데이터를 저장하는 레지스터 및 상기 킥백 기준 전압 데이터를 상기 킥백 기준 전압으로 변환하는 디지털-아날로그 변환기를 포함할 수 있다.
본 발명의 다른 특징에 따른 표시 장치는: 복수의 스캔 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 제1 게이트 클럭 신호 및 제2 게이트 클럭 신호를 수신하고, 상기 복수의 스캔 라인들을 구동하는 게이트 드라이버, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 킥백 신호 및 게이트 펄스 신호에 응답해서 제1 게이트 하이 전압, 제1 게이트 로우 전압, 제2 게이트 하이 전압 및 제2 게이트 로우 전압을 발생하는 클럭 및 전압 발생 회로, 그리고 상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하고, 게이트 펄스 신호 및 킥백 신호를 상기 클럭 및 전압 발생 회로로 제공하는 타이밍 컨트롤러를 포함한다.
상기 클럭 및 전압 발생 회로는, 상기 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 킥백 기준 전압의 전압 레벨로 낮추며, 상기 게이트 펄스 신호에 동기해서 상기 제1 게이트 하이 전압 및 상기 제1 게이트 로우 전압 사이를 스윙하는 상기 제1 게이트 클럭 신호 및 상기 게이트 펄스 신호에 동기해서 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압 사이를 스윙하는 상기 제2 게이트 클럭 신호를 생성하며, 상기 제1 게이트 하이 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨이다.
이 실시예에 있어서, 상기 복수의 화소들 중 적어도 하나는, 애노드 및 캐소드를 포함하는 발광 다이오드, 제1 구동 전압과 연결된 제1 전극, 상기 발광 다이오드의 상기 애노드에 전기적으로 연결되는 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결되고, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제1 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제2 트랜지스터의 상기 게이트 전극과 연결된 제2 전극 및 제2 스캔 신호와 연결된 게이트 전극을 포함하는 제3 트랜지스터를 포함한다. 상기 게이트 드라이버는, 상기 제1 게이트 클럭 신호에 동기해서 상기 제1 스캔 신호를 생성하고, 상기 제2 게이트 클럭 신호에 동기해서 상기 제2 스캔 신호를 생성한다.
이 실시예에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 P-타입 트랜지스터이고, 상기 제3 트랜지스터는 N-타입 트랜지스터일 수 있다.
이 실시예에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 LTPS 반도체 트랜지스터이고, 상기 제3 트랜지스터는 산화물 반도체 트랜지스터일 수 있다.
이 실시예에 있어서, 상기 제1 트랜지스터의 상기 게이트 전극과 연결된 제1 전극, 초기화 전압 라인과 연결된 제2 전극 및 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제1 구동 전압과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 발광 제어 신호를 수신하는 제어 전극을 포함하는 제5 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 발광 다이오드의 상기 애노드와 연결된 제2 전극 및 상기 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터 및 상기 제4 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 발광 다이오드의 상기 애노드와 연결된 제2 전극 및 제4 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다. 상기 게이트 드라이버는, 상기 제2 게이트 클럭 신호에 동기해서 상기 제3 스캔 신호를 생성하고, 상기 제1 게이트 클럭 신호에 동기해서 상기 제4 스캔 신호를 생성할 수 있다.
이 실시예에 있어서, 상기 제4 트랜지스터는 N-타입 트랜지스터이고, 상기 제5 내지 제7 트랜지스터들 각각은 P-타입 트랜지스터일 수 있다.
이 실시예에 있어서, 상기 제4 트랜지스터는 산화물 반도체 트랜지스터이고, 상기 제5 내지 제7 트랜지스터들 각각은 LTPS 반도체 트랜지스터일 수 있다.
이 실시예에 있어서, 상기 제1 게이트 로우 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨일 수 있다.
이 실시예에 있어서, 상기 클럭 및 전압 발생 회로는, 상기 킥백 신호에 응답해서 상기 제1 게이트 하이 전압, 상기 제1 게이트 로우 전압, 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압을 발생하는 전압 발생기, 상기 게이트 펄스 신호에 동기해서 상기 제1 게이트 하이 전압 및 상기 제1 게이트 로우 전압 사이를 스윙하는 상기 제1 게이트 클럭 신호를 생성하는 제1 레벨 쉬프터 및 상기 게이트 펄스 신호에 동기해서 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압 사이를 스윙하는 상기 제2 게이트 클럭 신호를 생성하는 제2 레벨 쉬프터를 포함할 수 있다.
이 실시예에 있어서, 상기 전압 발생기는, 전원 전압을 수신하고, 상기 전원 전압을 상기 제1 게이트 하이 전압, 상기 제1 게이트 로우 전압, 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압으로 변환해서 제1 내지 제4 단자들로 각각 출력하는 전압 변환기 및 상기 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 상기 킥백 기준 전압의 전압 레벨로 낮추는 펄스 변조 회로를 포함할 수 있다.
이 실시예에 있어서, 상기 펄스 변조 회로는, 상기 킥백 신호에 응답해서 킥백 인에이블 신호 및 상기 킥백 기준 전압을 출력하는 제어기, 상기 제2 게이트 하이 전압이 출력되는 제1 노드와 제1 전극, 제2 노드와 연결된 제2 전극 및 상기 킥백 인에이블 신호와 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터, 상기 킥백 기준 전압 및 피드백 전압을 비교하고 디스챠지 신호를 출력하는 비교기 및 상기 제2 노드와 연결된 제1 전극, 제3 노드와 제2 전극 및 상기 디스챠지 신호와 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터; 및
상기 제3 노드와 접지 전압 사이에 연결된 저항을 포함할 수 있다. 상기 제3 노드의 전압은 상기 피드백 전압으로 제공될 수 있다.
이 실시예에 있어서, 상기 제어기는 상기 킥백 신호에 대응하는 상기 킥백 인에이블 신호를 출력하는 인에이블 제어기, 상기 킥백 기준 전압에 대응하는 킥백 기준 전압 데이터를 저장하는 레지스터 및 상기 킥백 기준 전압 데이터를 상기 킥백 기준 전압으로 변환하는 디지털-아날로그 변환기를 포함할 수 있다.
이 실시예에 있어서, 상기 제1 레벨 쉬프터는, 상기 제1 게이트 하이 전압과 연결된 제1 전극, 제1 출력 노드와 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제1 P-타입 트랜지스터 및 상기 제1 출력 노드와 연결된 제1 전극, 상기 제1 게이트 로우 전압과 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제1 N-타입 트랜지스터를 포함할 수 있다.
이 실시예에 있어서, 상기 제2 레벨 쉬프터는, 상기 제2 게이트 하이 전압과 연결된 제1 전극, 제2 출력 노드와 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제2 P-타입 트랜지스터 및 상기 제2 출력 노드와 연결된 제1 전극, 상기 제2 게이트 로우 전압과 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제2 N-타입 트랜지스터를 포함할 수 있다.
이와 같은 구성을 갖는 표시 장치는 제1 게이트 클럭 신호에 동기해서 화소 내 LTPS 반도체 트랜지스터의 게이트 전극으로 제1 스캔 신호를 제공하고, 제2 게이트 클럭 신호에 동기해서 화소 내 산화물 반도체 트랜지스터의 게이트 전극으로 제2 스캔 신호를 제공한다. 특히, 표시 장치의 클럭 및 전압 발생 회로는 제2 스캔 신호의 폴링 에지에서 산화물 반도체 트랜지스터의 게이트-드레인 전극 간의 커플링 커패시턴스의 영향을 최소화하도록 제2 게이트 클럭 신호를 변조한다. 따라서 제2 스캔 신호의 폴링 에지에서의 표시 품질 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치 내 화소의 등가 회로도이다.
도 3은 도 2에 도시된 화소를 구동하기 위한 구동신호들을 도시한 파형도이다.
도 4는 본 발명의 일 실시예에 따른 스캔 구동 회로의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 스캔 구동 회로에서 발생되는 제1 타입 스캔 신호들 및 제2 타입 스캔 신호들의 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 클럭 및 전압 발생 회로의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 전압 발생기의 블록도이다.
도 8은 킥백 인에이블 신호 및 스캔 신호들을 예시적으로 보여주는 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 펄스 변조 제어기의 블록도이다.
도 10은 본 발명의 일 실시예에 따른 제1 레벨 쉬프터의 회로도이다.
도 11은 본 발명의 일 실시예에 따른 제2 레벨 쉬프터의 회로도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 블럭도이다.
도 1을 참조하면, 유기 발광 표시 장치는 표시 기판(100), 타이밍 컨트롤러(200), 스캔 구동 회로(300), 데이터 구동 회로(400) 그리고 클럭 및 전압 발생 회로(500)를 포함한다.
타이밍 컨트롤러(200)는 입력 영상 신호들(미도시)을 수신하고, 데이터 구동 회로(400)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(RGB)을 생성한다. 타이밍 컨트롤러(200)는 스캔 제어 신호(SCS), 영상 데이터들(RGB), 데이터 제어 신호(DCS), 게이트 펄스 신호(CPV) 및 킥백 신호(KB)를 출력한다.
스캔 구동 회로(300)는 타이밍 컨트롤러(200)로부터 스캔 제어 신호(SCS)를 수신하고, 클럭 및 전압 발생 회로(500)로부터 제1 게이트 클럭 신호(CKVP) 및 제2 게이트 클럭 신호(CKVN)를 수신한다.　스캔 제어 신호(SCS)는 스캔 구동 회로(300)의 동작을 개시하는 수직 개시 신호, 신호들의 출력 타이밍을 결정하는 클럭 신호 등을 포함할 수 있다. 스캔 구동 회로(300)는 복수 개의 스캔 신호들을 생성하고, 복수 개의 스캔 신호들을 후술하는 복수 개의 스캔 라인들(SL1-SLn)에 순차적으로 출력한다.　또한, 스캔 구동 회로(300)는 스캔 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 후술하는 복수 개의 제어 라인들(EL1-ELn)에 복수 개의 발광 제어신호들을 출력한다.
도 1은 복수 개의 스캔 신호들과 복수 개의 발광 제어 신호들이 하나의 스캔 구동 회로(300)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되지 않는다. 본 발명의 다른 실시예에서, 복수 개의 스캔 구동 회로들이 복수 개의 스캔 신호들을 분할하여 출력하고, 복수 개의 발광 제어신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 다른 실시예에서, 복수 개의 스캔 신호들을 생성하여 출력하는 구동회로와 복수 개의 발광 제어신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동 회로(400)는 타이밍 컨트롤러(200)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(RGB)을 수신한다. 데이터 구동 회로(400)는 영상 데이터들(RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터들(RGB)의 계조값에 대응하는 아날로그 전압들이다.
클럭 및 전압 발생 회로(500)는 게이트 펄스 신호(CPV) 및 킥백 신호(KB)를 수신하고, 유기 발광 표시 장치의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 클럭 및 전압 발생 회로(500)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(Vint), 제1 게이트 클럭 신호(CKVP) 및 제2 게이트 클럭 신호(CKVN)를 발생한다.
표시 기판(100)은 제1 타입 스캔 라인들(SPL1-SPLn), 제2 타입 스캔 라인들(SNL1-SNLn), 제어 라인들(EL1-ELn), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다. 제1 타입 스캔 라인들(SPL1-SPLn) 및 제2 타입 스캔 라인들(SNL1-SNLn)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 서로 이격되어 배열된다.
복수의 제어 라인들(EL1-ELn) 각각은 제2 타입 스캔 라인들(SNL1-SNLn)중 대응하는 스캔 라인에 나란하게 배열될 수 있다.
복수의 화소들(PX) 각각은 제1 타입 스캔 라인들(SPL1-SPLn) 중 대응하는 제1 타입 스캔 라인, 제2 타입 스캔 라인들(SNL1-SNLn) 중 대응하는 제2 타입 스캔 라인, 제어 라인들(EL1-ELn) 중 대응하는 제어 라인, 및 데이터 라인들(DL1-DLm) 중 대응하는 데이터 라인들에 접속된다. 또한 복수의 화소들(PX) 각각은 제3 구동 전압 라인들(BML1-BMLn) 중 대응하는 제3 구동 전압 라인에 연결된다.
복수의 화소들(PX) 각각은 제1 구동 전압(ELVDD), 제1 구동 전압(ELVDD)보다 낮은 레벨의 제2 구동 전압(ELVSS) 그리고 제3 구동 전압(VGH)을 수신한다. 화소들(PX) 각각은 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압 라인(172)에 접속된다. 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다.
복수의 화소들(PX) 각각은 4개의 스캔 라인들에 전기적으로 연결될 수 있다. 도 1에 도시된 바와 같이, 제2 번째 화소 행의 화소들은 스캔 라인들(SNL1, SPL2, SNL2, SPL3)에 연결될 수 있다.
복수의 화소들(PX) 각각은 유기발광 다이오드(미 도시) 및 발광 다이오드의 발광을 제어하는 화소의 회로부(미 도시)를 포함한다. 화소 회로부는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 스캔 구동 회로(300)와 데이터 구동 회로(400) 중 적어도 어느 하나는 화소 회로부와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수 회의 포토리소그래피 공정을 통해 베이스 기판(미 도시) 상에 제1 타입 스캔 라인들(SPL1-SPLn), 제2 타입 스캔 라인들(SNL1-SNLn), 제어 라인들(EL1-ELn), 데이터 라인들(DL1-DLm), 제1 구동 전압 라인(172), 초기화 라인(RL), 화소들(PX), 스캔 구동 회로(300), 및 데이터 구동회로(400)을 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 절연층들을 형성할 수 있다. 절연층들 각각은 표시 기판(100) 전체를 커버하는 박막이거나, 표시 기판(100)의 특정 구성에만 중첩하는 적어도 하나의 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다. 그밖에 화소들(PX)을 보호하는 봉지층(미 도시)을 베이스 기판 상에 더 형성할 수 있다.
표시 기판(100)은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 수신한다. 제1 구동 전압(ELVDD)은 제1 구동 전압 라인(172)을 통해 복수의 화소들(PX)에 제공될 수 있다. 상기 제2 구동 전압(ELVSS)은 표시 기판(100)에 형성된 전극들(미도시) 또는 전원 라인(미도시)을 통해서 복수의 화소들(PX)에 제공될 수 있다.
표시 기판(100)은 초기화 전압(Vint)을 수신한다. 초기화 전압(Vint)은 초기화 전압 라인(RL)을 통해 복수의 화소들(PX)에 제공될 수 있다.
표시 기판(100)은 표시 영역(DPA) 및 비표시 영역(NDA)으로 구분된다. 복수의 화소들(PX)은 표시 영역(DPA)에 배열된다. 이 실시예에서, 스캔 구동 회로(300)는 표시 영역(DPA)의 일측인 비표시 영역(NDA)에 배열된다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 3은 도 2의 유기 발광 표시 장치의 화소의 동작을 설명하기 위한 타이밍도이다.
도 2에는 도 1에 도시된 복수 개의 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 복수 개의 제1 타입 스캔 라인들(SPL1-SPLn) 중 j번째 제1 타입 스캔 라인(SPLj) 및 j+1번째 제1 타입 스캔 라인(SPLj+1), 복수 개의 제2 타입 스캔 라인들(SNL1-SNLn) 중 j번째 제2 타입 스캔 라인(SNLj) 및 j-1번째 제2 타입 스캔 라인(SNLj-1), 그리고 복수 개의 제어 라인들(EL1-ELn) 중 j번째 제어 라인(ELj)에 접속된 화소(PXij)의 등가 회로도를 예시적으로 도시하였다. 도 1에 도시된 복수의 화소들(PX) 각각은 도 2에 도시된 화소(PXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다. 이 실시예에서 화소(PXij)의 회로부는 제1 내지 제7 트랜지스터들(T1-T7) 및 하나의 커패시터(Cst)를 포함한다. 또한, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4) 각각은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이다. 그러나, 이에 한정되는 것은 아니고, 제1 내지 제7 트랜지스터들(T1-T7) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 또한 본 발명에 따른 화소의 회로 구성은 도 2에 제한되지 않는다. 도 2에 도시된 회로부는 하나의 예시에 불과하고 회로부의 구성은 변형되어 실시될 수 있다.
도 2를 참조하면, 일 실시예에 따른 표시 장치의 화소(PXij)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함한다. 이 실시예에서는 하나의 화소(PXij)가 하나의 발광 다이오드(ED)를 포함하는 예를 설명한다.
설명의 편의를 위하여 j번째 제1 타입 스캔 라인(SPLj), j번째 제2 타입 스캔 라인(SNLj), j-1번째 제2 타입 스캔 라인(SNLj-1) 및 j+1번째 제1 타입 스캔 라인(SPLj+1)은 제1 스캔 라인(SPLj), 제2 스캔 라인(SNLj), 제3 스캔 라인(SNLj-1) 및 제4 스캔 라인(SPLj+1)으로 칭한다.
제1 내지 제4 스캔 라인들(SPLj, SNLj, SNLj-1, SPLj+1)은 각각 스캔 신호(SPj, SNj, SNj-1, SPj+1)를 전달할 수 있다. 스캔 신호들(SPj, SPj+1)은 P-타입 트랜지스터인 제2 및 제7 트랜지스터들(T2, T7)을 턴 온/턴 오프 할 수 있는 제1 게이트 로우 전압 및 제1 게이트 하이 전압을 전달할 수 있다. 스캔 신호들(SNj, SNj-1)은 N-타입 트랜지스터인 제3 및 제4 트랜지스터들(T3, T4)을 턴 온/턴 오프 할 수 있는 제2 게이트 하이 전압 및 제2 게이트 로우 전압을 전달할 수 있다.
제어 라인(ELj)은 발광 제어 신호(EMj)를 전달할 수 있으며, 특히 화소(PXij)가 포함하는 발광 다이오드(ED)의 발광을 제어할 수 있는 발광 제어 신호를 전달할 수 있다. 제어 라인(ELj)이 전달하는 발광 제어 신호는 제1 내지 제4 스캔 라인들(SPLj, SNLj, SNLj-1, SPLj+1)이 전달하는 스캔 신호들(SPj, SNj, SNj-1, SPj+1)과 다른 파형을 가질 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 전달하고, 제1 구동 전압 라인(VL1)은 제1 구동 전압(ELVDD)을 전달할 수 있다. 데이터 신호(Di)는 표시 장치에 입력되는 영상 신호에 따라 다른 전압 레벨을 가질 수 있고, 제1 구동 전압(ELVDD)은 실질적으로 일정한 레벨을 가질 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(172)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극, 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 제1 스캔 라인(SPLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 라인(SPLj)을 통해 전달받은 스캔 신호(SPj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 소스 전극(S1)으로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 제2 스캔 라인(SNLj)과 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 제2 스캔 라인(SNLj)을 통해 전달받은 스캔 신호(SNj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 초기화 전압(Vint)이 전달되는 초기화 전압 라인(RL)과 연결된 제2 전극 및 제3 스캔 라인(SNLj-1)과 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 제3 스캔 라인(SNLj-1)을 통해 전달받은 스캔 신호(SNj-1)에 따라 턴 온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 제어 라인(ELj)에 연결된 게이트 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제1 전극과 연결된 제1 전극, 발광 다이오드(ED)의 애노드에 연결된 제2 전극 및 j번째 제어 라인(ELj)에 연결된 게이트 전극을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 j번째 제어 라인(ELj)을 통해 전달받은 발광 제어 신호(EMj)에 따라 동시에 턴 온되고 이를 통해 제1 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제4 트랜지스터(T4)의 제2 전극과 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 제4 스캔 라인(SPLj+1)과 연결된 게이트 전극을 포함한다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 다이오드(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 단자와 연결될 수 있다. 일 실시예에 따른 화소(PXij)의 구조는 도 2에 도시한 구조에 한정되는 것은 아니고 한 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
앞에서 설명한 도 2와 함께 도 3을 참조하여 일 실시예에 따른 표시 장치의 동작에 대하여 설명한다.
도 2 및 도 3을 참조하면, 한 프레임 내 초기화 기간 동안 제3 스캔 라인(SNLj-1)을 통해 제2 게이트 하이 전압(VGH2) 레벨의 제3 스캔 신호(SNj-1)가 공급된다. 제2 게이트 하이 전압(VGH2) 레벨의 제3 스캔 신호(SNj-1)에 응답해서 제4 트랜지스터(T4)가 턴 온되며, 제4 트랜지스터(T4)를 통해 초기화 전압(Vint)이 제1 트랜지스터(T1)의 게이트 전극에 전달되어서 제1 트랜지스터(T1)가 초기화된다.
다음, 데이터 프로그래밍 및 보상 기간 동안 제1 스캔 라인(SPLj)을 통해 제1 게이트 로우 전압(VGL1) 레벨의 제1 스캔 신호(SPj)가 공급되면 제2 트랜지스터(T2)가 턴 온되며, 동시에 제2 스캔 라인(SNLj)을 통해 제2 게이트 하이전압(VGH2) 레벨의 제2 스캔 신호(SNj)가 공급되면 제3 트랜지스터(T3)가 턴 온된다. 이 때, 제1 트랜지스터(T1)는 턴 온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 그러면, 데이터 라인(DLi)으로부터 공급된 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압(Di-Vth)이 제1 트랜지스터(T1)의 게이트 전극에 인가된다. 즉, 제1 트랜지스터(T1)의 게이트 전극에 인가된 게이트 전압은 보상 전압(Di-Vth)이 될 수 있다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압(Di-Vth)이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
바이패스 기간 동안 제7 트랜지스터(T7)는 제4 스캔 라인(SPLj+1)을 통해 로우 레벨의 스캔 신호(SPLj+1)를 공급받아 턴 온된다. 제7 트랜지스터(T7)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다.
블랙 영상을 표시하는 제1 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 발광 다이오드(ED)가 발광하게 된다면 제대로 블랙 영상이 표시되지 않는다. 따라서, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 최소 전류의 일부를 바이패스 전류(Ibp)로서 유기 발광 다이오드 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터(T1)의 최소 전류란 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 제1 트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 이렇게 제1 트랜지스터(T1)를 오프시키는 조건에서의 최소 구동 전류(예를 들어 10pA 이하의 전류)가 발광 다이오드(ED)에 전달되어 블랙 휘도의 영상으로 표현된다. 블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 바이패스 전류(Ibp)의 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우에는 바이패스 전류(Ibp)의 영향이 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동 전류(Id)로부터 제7 트랜지스터(T7)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 발광 다이오드(ED)의 발광 전류(Ied)는 블랙 영상을 확실하게 표현할 수 있는 수준으로 최소의 전류량을 가지게 된다. 따라서, 제7 트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현하여 콘트라스트비를 향상시킬 수 있다. 이 실시예에서, 바이패스 신호는 스캔 신호(SPLj+1)이나, 반드시 이에 한정되는 것은 아니다.
다음, 발광 기간 동안 j번째 제어 라인(ELj)으로부터 공급되는 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 발광 기간 동안 로우 레벨의 발광 제어 신호(EMj)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 게이트 전극의 게이트 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 다이오드(ED)에 공급되어 발광 다이오드(ED)에 전류(Ied)가 흐른다. 발광 기간 동안 커패시터(Cst)에 의해 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 '(Di-Vth)-ELVDD'으로 유지되고, 제1 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 구동 게이트-소스 전압에서 문턱 전압을 차감한 값의 제곱 '(Di-ELVDD) 2'에 비례할 수 있다. 이에 따라, 구동 전류(Id)는 제1 트랜지스터(T1)의 문턱 전압(Vth)에 관계 없이 결정될 수 있다.
도 4는 본 발명의 일 실시예에 따른 스캔 구동 회로의 블록도이다.
도 4를 참조하면, 스캔 구동 회로(300)는 제1 스캔 구동 회로(310) 및 제2 스캔 구동 회로(320)를 포함한다. 제1 스캔 구동 회로(310)는 도 1에 도시된 타이밍 컨트롤러(200)로부터 스캔 제어 신호(SCS) 및 클럭 및 전압 발생 회로(500)로부터의 제1 게이트 클럭 신호(CKVP)를 수신하고, 스캔 신호들(SP1-SPn)을 출력한다. 스캔 신호들(SP1-SPn)은 도 2에 도시된 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)의 게이트 전극들로 제공될 신호들이다.
제2 스캔 구동 회로(320)는 도 1에 도시된 타이밍 컨트롤러(200)로부터 스캔 제어 신호(SCS) 및 클럭 및 전압 발생 회로(500)로부터의 제2 게이트 클럭 신호(CKVN)를 수신하고, 스캔 신호들(SN1-SNn)을 출력한다. 스캔 신호들(SN1-SNn)은 도 2에 도시된 제3 및 제4 트랜지스터들(T3, T4)의 게이트 전극들로 제공될 신호들이다.
도 5는 본 발명의 일 실시예에 따른 스캔 구동 회로에서 발생되는 제1 타입 스캔 신호들 및 제2 타입 스캔 신호들의 타이밍도이다.
도 4 및 도 5를 참조하면, 제1 스캔 구동 회로(310)로부터 출력되는 스캔 신호들(SP1-SPn) 각각은 제1 게이트 하이 전압(VGH1)과 제1 게이트 로우 전압(VGL1) 사이를 스윙하는 펄스 신호들이다. 스캔 신호들(SP1-SPn)은 순차적으로 제1 게이트 로우 전압(VGL1)으로 활성화된다.
제2 스캔 구동 회로(320)로부터 출력되는 스캔 신호들(SN1-SNn)은 제2 게이트 로우 전압(VGL2)과 제2 게이트 하이 전압(VGH2) 사이를 스윙하는 펄스 신호이다. 스캔 신호들(SN1-SNn)은 순차적으로 제2 게이트 하이 전압(VGH2)으로 활성화된다. 이 실시예에서, 스캔 신호들(SN1-SNn) 각각의 폴링 에지의 전압 레벨은 제2 게이트 하이 전압(VGH2)에서 킥백 전압(VKB)으로 점진적으로 낮아졌다가 제2 게이트 로우 전압(VGL2)로 디스챠지된다.
제1 게이트 하이 전압(VGH1)과 제2 게이트 하이 전압(VGH2)은 서로 다른 전압 레벨을 가지며, 제1 게이트 로우 전압(VGL1)과 제2 게이트 로우 전압(VGL2)은 서로 다른 전압 레벨을 갖는다.
다시 도 2 및 도 3을 참조하면, 데이터 제3 스캔 신호(SNj) 프로그래밍 및 보상 기간 동안 데이터 제1 게이트 로우 전압(VGL1) 레벨의 제1 스캔 신호(SPj) 및 제2 게이트 하이 전압(VGH2) 레벨의 제2 스캔 신호(SNj)가 공급됨에 따라 제2 및 제3 트랜지스터들(T2, T3)이 턴 온된다. 따라서, 데이터 라인(DLi)으로부터 공급된 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압(Di-Vth)이 제1 트랜지스터(T1)의 게이트 전극에 인가된다.
제3 트랜지스터(T3)의 게이트 전극으로 제공되는 스캔 신호(SNj)가 제2 게이트 하이 전압(VGH2)에서 제2 게이트 로우 전압(VGL2)으로 변화할 때 제1 트랜지스터(T1)의 게이트 전극과 제2 스캔 라인(SNLj) 사이의 기생 커패시턴스에 의해서 제1 트랜지스터(T1)의 게이트 전극 노드(GN)의 전압 레벨이 ΔV만큼 감소하게 된다. 이와 같이, 기생 커패시턴스에 의해서 ΔV만큼 감소하는 전압을 킥백 전압이라 한다. 제2 게이트 하이 전압(VGH2)과 제2 게이트 로우 전압(VGL2)의 전압 차가 클수록 킥백 전압은 커진다.
본 발명의 실시예에 따른 제2 스캔 구동 회로(320)로부터 출력되는 스캔 신호들(SN1-SNn)은 폴링 에지에서 킥백 전압(VKB) 레벨로 점진적으로 낮아졌다가 제2 게이트 로우 전압(VGL2)로 디스챠지됨으로써 킥백 전압(ΔV)의 크기를 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 클럭 및 전압 발생 회로의 블록도이다.
도 6을 참조하면, 클럭 및 전압 발생 회로(500)는 전압 발생기(510), 제1 레벨 쉬프터(520) 및 제2 레벨 쉬프터(530)를 포함한다.
전압 발생기(510)는 전원 전압(VDD)을 수신하며, 도 1에 도시된 타이밍 컨트롤러(200)로부터 킥백 신호(KB)를 수신한다. 전압 발생기(510)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(Vint), 제1 게이트 하이 전압(VGH1), 제1 게이트 로우 전압(VGL1), 제2 게이트 하이 전압(VGH2) 및 제2 게이트 로우 전압(VGL2)을 발생한다.
전압 발생기(510)는 킥백 신호(KB)에 응답해서 제2 게이트 하이 전압(VGH2)을 소정 전압(예를 들면, 도 5의 킥백 전압(VKB))까지 낮춘다.
제1 게이트 로우 전압(VGL1)은 도 2에 도시된 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)을 턴 온시키기 위한 게이트 온 전압이고, 제2 게이트 하이 전압(VGH2)은 도 2에 도시된 제3 및 제4 트랜지스터들(T3, T4)을 턴 온시키기 위한 게이트 온 전압이다. 또한 제1 게이트 하이 전압(VGH1)은 도 2에 도시된 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)을 턴 오프시키기 위한 게이트 오프 전압이고, 제2 게이트 로우 전압(VGL2)은 도 2에 도시된 제3 및 제4 트랜지스터들(T3, T4)을 턴 오프시키기 위한 게이트 오프 전압이다.
이 실시예에서, 제1 게이트 하이 전압(VGH1) 및 제2 게이트 하이 전압(VGH2)은 서로 다른 전압 레벨을 가지며, 제1 게이트 로우 전압(VGL1) 및 제2 게이트 로우 전압(VGL2)은 서로 다른 전압 레벨을 갖는다.
제1 레벨 쉬프터(520)는 도 1에 도시된 타이밍 컨트롤러(200)로부터의 게이트 펄스 신호(CPV) 그리고 전압 발생기(510)로부터의 제1 게이트 하이 전압(VGH1) 및 제1 게이트 로우 전압(VGL1)을 수신한다. 제1 레벨 쉬프터(520)는 게이트 펄스 신호(CPV)에 동기해서 제1 게이트 하이 전압(VGH1) 및 제1 게이트 로우 전압(VGL1) 사이를 스윙하는 제1 게이트 클럭 신호(CKVP)를 생성한다. 이 실시예에서, 제1 레벨 쉬프터(520)는 제1 게이트 클럭 신호(CKVP)만을 출력하나, 제1 게이트 클럭 신호(CKVP)와 상보적인 게이트 클럭 신호를 더 출력할 수 있다.
제2 레벨 쉬프터(530)는 도 1에 도시된 타이밍 컨트롤러(200)로부터의 게이트 펄스 신호(CPV) 그리고 전압 발생기(510)로부터의 제2 게이트 하이 전압(VGH2) 및 제2 게이트 로우 전압(VGL2)을 수신한다. 제2 레벨 쉬프터(530)는 게이트 펄스 신호(CPV)에 동기해서 제2 게이트 하이 전압(VGH2) 및 제2 게이트 로우 전압(VGL2) 사이를 스윙하는 제2 게이트 클럭 신호(CKVN)를 생성한다. 이 실시예에서, 제2 레벨 쉬프터(530)는 제2 게이트 클럭 신호(CKVN)만을 출력하나, 제2 게이트 클럭 신호(CKVN)와 상보적인 게이트 클럭 신호를 더 출력할 수 있다.
도 7은 본 발명의 일 실시예에 따른 전압 발생기의 블록도이다.
도 7을 참조하면, 전압 발생기(510)는 DC/DC 변환기(610), 제1 내지 제4 단자들(P1-P4) 및 펄스 변조 제어 회로(620)를 포함한다. DC/DC 변환기(610)는 전원 전압(VDD)을 수신하고, 전원 전압(VDD)을 제1 게이트 하이 전압(VGH1), 제1 게이트 로우 전압(VGL1), 제2 게이트 하이 전압(VGH2) 및 제2 게이트 로우 전압(VGL2)으로 변환해서 제1 내지 제4 단자들(P1-P4)로 각각 출력한다. 예를 들면, 제1 게이트 하이 전압(VGH1), 제1 게이트 로우 전압(VGL1) 및 제2 게이트 로우 전압(VGL2)은 제1 내지 제3 단자들(P1-P3)로 출력되고, 제2 게이트 하이 전압(VGH2)은 펄스 변조 제어 회로(620)를 통해 제4 단자(P4)로 출력된다..
펄스 변조 제어 회로(620)는 펄스 변조 제어기(621), 제1 및 제2 스위칭 트랜지스터들(622, 624), 비교기(623), 저항(R1) 및 커패시터(C1)을 포함한다.
펄스 변조 제어기(621)는 제2 게이트 하이 전압(VGH2)을 수신하고, 킥백 신호(KB)에 응답해서 킥백 인에이블 신호(KB_EN) 및 킥백 전압(VKB)을 출력한다. 킥백 전압(VKB)은 제2 게이트 하이 전압(VGH2)보다 낮은 소정 레벨의 전압일 수 있다.
제1 스위칭 트랜지스터(622)는 제2 게이트 하이 전압(VHG2)이 출력되는 제1 노드(N1)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 킥백 인에이블 신호(KB_EN)와 연결된 게이트 전극을 포함한다. 이 실시예에서, 제2 노드(N2)는 제4 단자(P4)와 연결된다. 제1 스위칭 트랜지스터(622)는 PMOS 트랜지스터로 구성되나 다른 타입의 트랜지스터로 구성될 수 있다.
제2 스위칭 트랜지스터(624)는 제2 노드(N2)와 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극 및 비교기(623)의 출력단과 연결된 게이트 전극을 포함한다. 제3 노드(N3)의 전압은 피드백 전압(VFB)으로서 비교기(623)로 제공된다.
저항(R1)은 제3 노드(N3)와 접지 전압 사이에 연결된다. 제2 스위칭 트랜지스터(624)는 NPN 트랜지스터로 구성되나, 다른 타입의 트랜지스터로 구성될 수 있다. 커패시터(C1)는 제4 단자(P4)와 접지 전압 사이에 연결된다.
비교기(623)는 펄스 변조 제어기(621)로부터의 킥백 전압(VKB)과 제2 노드(N2)의 피드백 전압(VFB)을 비교하고, 비교 결과에 대응하는 디스챠지 신호(D_S)를 출력단으로 출력한다. 이 실시예에서, 비교기(623)는 킥백 인에이블 신호(KB_EN)가 제1 레벨(예를 들면, 하이 레벨)인 동안 킥백 전압(VKB)과 제2 노드(N2)의 피드백 전압(VFB)의 비교 결과에 대응하는 디스챠지 신호(D_S)를 출력한다.
도 8은 킥백 인에이블 신호 및 스캔 신호들을 예시적으로 보여주는 타이밍도이다.
도 7 및 도 8을 참조하면, 펄스 변조 제어기(621)는 타이밍 컨트롤러(200, 도 1에 도시됨)로부터 킥백 신호(KB)를 수신하고, 킥백 인에이블 신호(KB_EN)를 출력한다. 이 실시예에서, 킥백 인에이블 신호(KB_EN)는 킥백 신호(KB)와 동일한 펄스 폭을 갖는다. 다른 실시예에서, 펄스 변조 제어기(621)는 킥백 신호(KB)에 동기해서 소정의 펄스 폭을 갖는 킥백 인에이블 신호(KB_EN)를 출력할 수 있다.
킥백 인에이블 신호(KB_EN)가 제1 레벨(예를 들면, 로우 레벨)인 동안, 제1 스위칭 트랜지스터(622)는 제1 노드(N1)의 제2 게이트 하이 전압(VGH2)을 제2 노드(N2)를 통해 제4 단자(P4)로 출력한다.
킥백 인에이블 신호(KB_EN)가 제1 레벨(예를 들면, 로우 레벨)인 동안, 비교기(623)는 로우 레벨의 신호를 출력하여 제2 스위칭 트랜지스터(624)는 턴 오프 상태를 유지한다. 따라서, 제4 단자(P4)에는 제2 게이트 하이 전압(VGH2)이 출력된다.
킥백 인에이블 신호(KB_EN)가 제2 레벨(예를 들면, 하이 레벨)인 동안, 제1 스위칭 트랜지스터(622)는 턴 오프된다.
킥백 인에이블 신호(KB_EN)가 제2 레벨(예를 들면, 하이 레벨)인 동안, 비교기(623)는 펄스 변조 제어기(621)로부터의 킥백 전압(VKB)과 제2 노드(N2)의 피드백 전압(VFB)을 비교하고, 비교 결과에 대응하는 디스챠지 신호(D_S)를 출력한다. 킥백 인에이블 신호(KB_EN)가 제1 레벨(예를 들면, 하이 레벨)에서 제2 레벨(예를 들면, 하이 레벨)로 천이한 시점에는 피드백 전압(VFB)이 제2 게이트 하이 전압(VGH2) 레벨이므로, 디스챠지 신호(D_S)는 하이 레벨이다. 하이 레벨의 디스챠지 신호(D_S)에 응답해서 제2 스위칭 트랜지스터(624)는 턴 온 상태를 유지하므로 제4 단자(P4)의 제2 게이트 하이 전압(VGH2)은 저항(R1)을 통해 디스챠지된다. 제4 단자(P4)의 전압 레벨(V(P4))은 제2 게이트 하이 전압(VGH2)의 레벨에서 점진적으로 낮아진다.
피드백 전압(VFB)이 킥백 전압(VKB)보다 낮아지면, 비교기(623)는 로우 레벨의 디스챠지 신호(D_S)를 출력하며, 제2 스위칭 트랜지스터(624)는 턴 오프된다.
이 후, 킥백 인에이블 신호(KB_EN)가 제1 레벨(예를 들면, 로우 레벨)로 천이하면, 제1 스위칭 트랜지스터(622)가 턴 온되어서 제4 단자(P4)의 전압 레벨(V(P4))은 제2 게이트 하이 전압(VGH2)으로 상승한다.
도 9은 본 발명의 일 실시예에 따른 펄스 변조 제어기의 블록도이다.
도 9를 참조하면, 펄스 변조 제어기(621)는 인에이블 제어기(710), 레지스터(720) 및 디지털-아날로그 변환기(730)를 포함한다. 인에이블 제어기(710)는 킥백 신호(KB)를 킥백 인에이블 신호(KB_EN)로 변환해서 출력한다.
레지스터(720)는 킥백 전압(VKB)의 전압 레벨에 대응하는 디지털 킥백 데이터(KB_D)를 저장한다. 사용자는 레지스터(720)에 저장되는 디지털 킥백 데이터(KB_D)를 변경함으로써 킥백 전압(VKB)의 전압 레벨을 변경할 수 있다.
디지털-아날로그 변환기(730)는 레지스터(720)에 저장된 디지털 킥백 데이터(KB_D)를 전압 신호인 킥백 전압(VKB)으로 변환한다.
도 10는 본 발명의 일 실시예에 따른 제1 레벨 쉬프터의 회로도이다.
도 10을 참조하면, 제1 레벨 쉬프터(520)는 제1 P-타입 트랜지스터(521) 및 제1 N-타입 트랜지스터(522)를 포함한다. 제1 P-타입 트랜지스터(521)는 제1 게이트 하이 전압(VGH1)과 연결된 제1 전극, 제1 출력 노드(OUT1)와 연결된 제2 전극 및 게이트 펄스 신호(CPV)를 수신하는 게이트 전극을 포함한다. 게이트 펄스 신호(CPV)는 도 1에 도시된 타이밍 컨트롤러(200)로부터 제공될 수 있다. 제1 N-타입 트랜지스터(522)는 제1 출력 노드(OUT1)와 연결된 제1 전극, 제1 게이트 로우 전압(VGL1)과 연결된 제2 전극 및 게이트 펄스 신호(CPV)를 수신하는 게이트 전극을 포함한다.
이 실시예에서, 제1 P-타입 트랜지스터(521)는 PMOS 트랜지스터이고, 제1 N-타입 트랜지스터(522)는 NMOS 트랜지스터이나 다른 타입의 트랜지스터로 구성될 수 있다.
이와 같은 구성을 갖는 제1 레벨 쉬프터(520)는 게이트 펄스 신호(CPV)에 동기해서, 도 8에 도시된 바와 같이, 제1 게이트 하이 전압(VGH1) 및 제1 게이트 로우 전압(VGL1) 사이를 스윙하는 제1 게이트 클럭 신호(CKVP)를 생성한다.
도 11은 본 발명의 일 실시예에 따른 제2 레벨 쉬프터의 회로도이다.
도 11을 참조하면, 제2 레벨 쉬프터(530)는 제2 P-타입 트랜지스터(531) 및 제2 N-타입 트랜지스터(532)를 포함한다. 제2 P-타입 트랜지스터(531)는 제2 게이트 하이 전압(VGH2)과 연결된 제1 전극, 제2 출력 노드(OUT2)와 연결된 제2 전극 및 게이트 펄스 신호(CPV)를 수신하는 게이트 전극을 포함한다. 게이트 펄스 신호(CPV)는 도 1에 도시된 타이밍 컨트롤러(200)로부터 제공될 수 있다. 제2 N-타입 트랜지스터(532)는 제2 출력 노드(OUT2)와 연결된 제1 전극, 제2 게이트 로우 전압(VGL2)과 연결된 제2 전극 및 게이트 펄스 신호(CPV)를 수신하는 게이트 전극을 포함한다.
이 실시예에서, 제2 P-타입 트랜지스터(531)는 PMOS 트랜지스터이고, 제2 N-타입 트랜지스터(532)는 NMOS 트랜지스터이나 다른 타입의 트랜지스터로 구성될 수 있다.
이와 같은 구성을 갖는 제2 레벨 쉬프터(530)는 게이트 펄스 신호(CPV)에 동기해서, 도 8에 도시된 바와 같이, 제2 게이트 하이 전압(VGH2) 및 제2 게이트 로우 전압(VGL2) 사이를 스윙하는 제2 게이트 클럭 신호(CKVN)를 생성한다.
이 실시예에서, 제2 레벨 쉬프터(530)로 제공되는 제2 게이트 하이 전압(VGH2)은 도 8에 도시된 제4 단자(P4)의 전압 레벨(V(P4))을 갖는다.
다시 도 8을 참조하면, 제2 게이트 클럭 신호(CKVN)는 제2 게이트 하이 전압(VGH2)과 제2 게이트 로우 전압(VGL2) 사이를 스윙하는 펄스 신호이다. 특히, 제2 게이트 클럭 신호(CKVN)는 폴링 에지에서 제2 게이트 하이 전압(VGH2)으로부터 킥백 전압(VKB) 레벨로 점진적으로 낮아지는 킥백 슬라이스를 포함한다.
도 4에 도시된 제2 스캔 구동 회로(320)는 킥백 슬라이스를 포함하는 제2 게이트 클럭 신호(CKVN)에 동기해서 스캔 신호들(SN1-SNn)을 출력한다. 따라서 도 5에 도시된 바와 같이, 스캔 신호들(SN1-SNn) 각각은 폴링 에지에서 킥백 슬라이스를 포함할 수 있다.
다시 도 2를 참조하면, 스캔 신호들(SN1-SNn) 각각이 킥백 슬라이스를 포함함에 따라 제3 트랜지스터(T3)의 게이트-드레인 전극 간의 커플링 커패시턴스의 영향을 최소화할 수 있다. 마찬가지로, 제4 트랜지스터(T4)의 게이트-드레인 전극 간의 커플링 커패시턴스의 영향을 최소화할 수 있다. 따라서, 스캔 신호들(SN1-SNn)이 하이 레벨에서 로우 레벨로 천이할 때 제1 트랜지스터(T1)의 게이트 전극 노드(GN)의 전압이 킥백 전압(ΔV)에 의한 변동을 최소화할 수 있으므로 표시 품질 저하를 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
LTPS 반도체 트랜지스터 및 산화물 반도체 트랜지스터를 하나의 화소의 회로부에 함께 사용하는 표시 장치에서 표시 품질 저하를 방지를 위해 필요하다. 따라서 본 발명의 표시 장치는 산업상 이용가능성이 높다.

Claims (20)

  1. 제1 게이트 하이 전압, 제1 게이트 로우 전압, 제2 게이트 하이 전압 및 제2 게이트 로우 전압을 발생하는 전압 발생기;
    게이트 펄스 신호에 동기해서 상기 제1 게이트 하이 전압 및 상기 제1 게이트 로우 전압 사이를 스윙하는 제1 게이트 클럭 신호를 생성하는 제1 레벨 쉬프터; 및
    상기 게이트 펄스 신호에 동기해서 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압 사이를 스윙하는 제2 게이트 클럭 신호를 생성하는 제2 레벨 쉬프터를 포함하되;
    상기 전압 발생기는,
    킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 킥백 기준 전압의 전압 레벨로 낮추되,
    상기 제1 게이트 로우 전압 및 상기 제2 게이트 하이 전압은 게이트 온 전압이고, 상기 제1 게이트 하이 전압 및 상기 제2 게이트 로우 전압은 게이트 오프 전압인 것을 특징으로 하는 클럭 및 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제1 게이트 하이 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨인 것을 특징으로 하는 클럭 및 전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 제1 게이트 로우 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨인 것을 특징으로 하는 클럭 및 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 전압 발생기는,
    전원 전압을 수신하고, 상기 전원 전압을 상기 제1 게이트 하이 전압, 상기 제1 게이트 로우 전압, 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압으로 변환해서 출력하는 전압 변환기; 및
    상기 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 상기 킥백 기준 전압의 전압 레벨로 낮추는 펄스 변조 회로를 포함하는 것을 특징으로 하는 클럭 및 전압 발생 회로.
  5. 제 4 항에 있어서,
    상기 펄스 변조 회로는,
    상기 킥백 신호에 응답해서 킥백 인에이블 신호 및 상기 킥백 기준 전압을 출력하는 제어기;
    상기 제2 게이트 하이 전압이 출력되는 제1 노드와 제1 전극, 제2 노드와 연결된 제2 전극 및 상기 킥백 인에이블 신호와 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터;
    상기 킥백 기준 전압 및 피드백 전압을 비교하고 디스챠지 신호를 출력하는 비교기; 및
    상기 제2 노드와 연결된 제1 전극, 제3 노드와 제2 전극 및 상기 디스챠지 신호와 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터; 및
    상기 제3 노드와 접지 전압 사이에 연결된 저항을 포함하되;
    상기 제3 노드의 전압은 상기 피드백 전압으로 제공되는 것을 특징으로 하는 클럭 및 전압 발생 회로.
  6. 제 5 항에 있어서,
    상기 제어기는 상기 킥백 신호에 대응하는 상기 킥백 인에이블 신호를 출력하는 인에이블 제어기;
    상기 킥백 기준 전압에 대응하는 킥백 기준 전압 데이터를 저장하는 레지스터; 및
    상기 킥백 기준 전압 데이터를 상기 킥백 기준 전압으로 변환하는 디지털-아날로그 변환기를 포함하는 것을 특징으로 하는 클럭 및 전압 발생 회로.
  7. 복수의 스캔 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    제1 게이트 클럭 신호 및 제2 게이트 클럭 신호를 수신하고, 상기 복수의 스캔 라인들을 구동하는 게이트 드라이버;
    상기 복수의 데이터 라인들을 구동하는 데이터 드라이버;
    킥백 신호 및 게이트 펄스 신호에 응답해서 제1 게이트 하이 전압, 제1 게이트 로우 전압, 제2 게이트 하이 전압 및 제2 게이트 로우 전압을 발생하는 클럭 및 전압 발생 회로; 그리고
    상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하고, 게이트 펄스 신호 및 킥백 신호를 상기 클럭 및 전압 발생 회로로 제공하는 타이밍 컨트롤러를 포함하되;
    상기 클럭 및 전압 발생 회로는,
    상기 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 킥백 기준 전압의 전압 레벨로 낮추며, 상기 게이트 펄스 신호에 동기해서 상기 제1 게이트 하이 전압 및 상기 제1 게이트 로우 전압 사이를 스윙하는 상기 제1 게이트 클럭 신호 및 상기 게이트 펄스 신호에 동기해서 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압 사이를 스윙하는 상기 제2 게이트 클럭 신호를 생성하며,
    상기 제1 게이트 하이 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨인 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 복수의 화소들 중 적어도 하나는,
    애노드 및 캐소드를 포함하는 발광 다이오드;
    제1 구동 전압과 연결된 제1 전극, 상기 발광 다이오드의 상기 애노드에 전기적으로 연결되는 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터;
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결되고, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제2 트랜지스터의 상기 게이트 전극과 연결된 제2 전극 및 제2 스캔 신호와 연결된 게이트 전극을 포함하는 제3 트랜지스터를 포함하며,
    상기 게이트 드라이버는,
    상기 제1 게이트 클럭 신호에 동기해서 상기 제1 스캔 신호를 생성하고,
    상기 제2 게이트 클럭 신호에 동기해서 상기 제2 스캔 신호를 생성하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 P-타입 트랜지스터이고, 상기 제3 트랜지스터는 N-타입 트랜지스터인 것을 특징으로 하는 표시 장치.
  10. 제 8 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 LTPS 반도체 트랜지스터이고, 상기 제3 트랜지스터는 산화물 반도체 트랜지스터인 것을 특징으로 하는 표시 장치.
  11. 제 8 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극과 연결된 제1 전극, 초기화 전압 라인과 연결된 제2 전극 및 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제1 구동 전압과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 발광 제어 신호를 수신하는 제어 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 발광 다이오드의 상기 애노드와 연결된 제2 전극 및 상기 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 제4 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 발광 다이오드의 상기 애노드와 연결된 제2 전극 및 제4 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하며,
    상기 게이트 드라이버는,
    상기 제2 게이트 클럭 신호에 동기해서 상기 제3 스캔 신호를 생성하고,
    상기 제1 게이트 클럭 신호에 동기해서 상기 제4 스캔 신호를 생성하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제4 트랜지스터는 N-타입 트랜지스터이고, 상기 제5 내지 제7 트랜지스터들 각각은 P-타입 트랜지스터인 것을 특징으로 하는 표시 장치.
  13. 제 11 항에 있어서,
    상기 제4 트랜지스터는 산화물 반도체 트랜지스터이고, 상기 제5 내지 제7 트랜지스터들 각각은 LTPS 반도체 트랜지스터인 것을 특징으로 하는 표시 장치.
  14. 제 7 항에 있어서,
    상기 제1 게이트 로우 전압 및 상기 제2 게이트 하이 전압은 서로 다른 전압 레벨인 것을 특징으로 하는 표시 장치.
  15. 제 7 항에 있어서,
    상기 클럭 및 전압 발생 회로는,
    상기 킥백 신호에 응답해서 상기 제1 게이트 하이 전압, 상기 제1 게이트 로우 전압, 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압을 발생하는 전압 발생기;
    상기 게이트 펄스 신호에 동기해서 상기 제1 게이트 하이 전압 및 상기 제1 게이트 로우 전압 사이를 스윙하는 상기 제1 게이트 클럭 신호를 생성하는 제1 레벨 쉬프터; 및
    상기 게이트 펄스 신호에 동기해서 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압 사이를 스윙하는 상기 제2 게이트 클럭 신호를 생성하는 제2 레벨 쉬프터를 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 전압 발생기는,
    전원 전압을 수신하고, 상기 전원 전압을 상기 제1 게이트 하이 전압, 상기 제1 게이트 로우 전압, 상기 제2 게이트 하이 전압 및 상기 제2 게이트 로우 전압으로 변환해서 제1 내지 제4 단자들로 각각 출력하는 전압 변환기; 및
    상기 킥백 신호에 응답해서 상기 제2 게이트 하이 전압을 상기 킥백 기준 전압의 전압 레벨로 낮추는 펄스 변조 회로를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 펄스 변조 회로는,
    상기 킥백 신호에 응답해서 킥백 인에이블 신호 및 상기 킥백 기준 전압을 출력하는 제어기;
    상기 제2 게이트 하이 전압이 출력되는 제1 노드와 제1 전극, 제2 노드와 연결된 제2 전극 및 상기 킥백 인에이블 신호와 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터;
    상기 킥백 기준 전압 및 피드백 전압을 비교하고 디스챠지 신호를 출력하는 비교기; 및
    상기 제2 노드와 연결된 제1 전극, 제3 노드와 제2 전극 및 상기 디스챠지 신호와 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터; 및
    상기 제3 노드와 접지 전압 사이에 연결된 저항을 포함하되;
    상기 제3 노드의 전압은 상기 피드백 전압으로 제공되는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 제어기는 상기 킥백 신호에 대응하는 상기 킥백 인에이블 신호를 출력하는 인에이블 제어기;
    상기 킥백 기준 전압에 대응하는 킥백 기준 전압 데이터를 저장하는 레지스터; 및
    상기 킥백 기준 전압 데이터를 상기 킥백 기준 전압으로 변환하는 디지털-아날로그 변환기를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제 15 항에 있어서,
    상기 제1 레벨 쉬프터는,
    상기 제1 게이트 하이 전압과 연결된 제1 전극, 제1 출력 노드와 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제1 P-타입 트랜지스터; 및
    상기 제1 출력 노드와 연결된 제1 전극, 상기 제1 게이트 로우 전압과 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제1 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 15 항에 있어서,
    상기 제2 레벨 쉬프터는,
    상기 제2 게이트 하이 전압과 연결된 제1 전극, 제2 출력 노드와 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제2 P-타입 트랜지스터; 및
    상기 제2 출력 노드와 연결된 제1 전극, 상기 제2 게이트 로우 전압과 연결된 제2 전극 및 상기 게이트 펄스 신호를 수신하는 게이트 전극을 포함하는 제2 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
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