WO2016003243A1 - Oled 표시 장치 - Google Patents

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WO2016003243A1
WO2016003243A1 PCT/KR2015/006896 KR2015006896W WO2016003243A1 WO 2016003243 A1 WO2016003243 A1 WO 2016003243A1 KR 2015006896 W KR2015006896 W KR 2015006896W WO 2016003243 A1 WO2016003243 A1 WO 2016003243A1
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pixel
period
row unit
unit pixel
voltage
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PCT/KR2015/006896
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French (fr)
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윤상훈
강창헌
이정민
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엘지디스플레이 주식회사
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Definitions

  • the present invention relates to an organic light emitting diode (OLED) display device.
  • OLED organic light emitting diode
  • Each of the plurality of pixels constituting the OLED display device includes an OLED composed of an organic light emitting layer between an anode and a cathode, and a pixel circuit driving the OLED independently.
  • the pixel circuit mainly includes a switching thin film transistor (hereinafter, referred to as TFT), a capacitor, and a driving TFT.
  • TFT switching thin film transistor
  • the switching TFT charges the data voltage in the capacitor in response to the scan pulse
  • the driving TFT controls the amount of light emitted by the OLED by controlling the amount of current supplied to the OLED according to the data voltage charged in the capacitor.
  • Such an OLED display is composed of an X * Y matrix of pixels in x rows and pixels in y columns based on a screen. That is, each horizontal pixel line is composed of x pixels, and each vertical pixel line is composed of y pixels.
  • the OLED display displays an image of one frame by sequentially writing data from a first row unit pixel to a bottom row x-th pixel based on a screen.
  • a common single layer is formed in all the pixels constituting the OLED display device.
  • the OLED display sequentially writes data from the first row unit pixel to the last row unit pixel, a time point at which a voltage difference occurs between anodes of pixels adjacent to each other occurs.
  • the inter-anode voltage difference which occurs between pixels with high potential anodes and pixels with low potential anodes, causes unintended leakage currents to flow through the common monolayer toward pixels with low potential anodes. This is a factor causing the setting of the data voltage applied to any N-th pixel line to deviate from the intention of the manufacturer.
  • the deviation of the data voltage due to such leakage current becomes a big problem as the resistance of the common single layer is lowered.
  • the OLED display has a problem in that a difference occurs in characteristics such as the threshold voltage Vth and the mobility of each driving TFT for each pixel due to process variation.
  • a voltage drop of the high potential voltage VDD occurs to change the amount of current driving the OLED, thereby causing a problem of luminance deviation between pixels.
  • the difference in characteristics between the initial driving TFTs causes stains or patterns on the screen, and the difference in characteristics between the driving TFTs caused by deterioration with time as the OLED is driven decreases the lifespan of an OLED display panel or causes image retention.
  • attempts have been made to improve the image quality by reducing the luminance variation between pixels by compensating for the characteristic variation between the driving TFTs and compensating for the voltage drop of the high potential voltage VDD.
  • an object of the present invention is to provide an OLED display device which solves the problem of luminance variation due to voltage difference caused by leakage current in a data writing period.
  • the OLED display device when any N-th row unit pixel is in the sampling period or programming period, the previous row unit pixel adjacent to the N-th row unit pixel or later At least one row unit pixel among the row unit pixels is (1) a holding period during which data voltages are written to each pixel until before each pixel emits light, and (2) an OLED included in each pixel. (1) the voltage difference between the gate node and the source node of the driving element for adjusting the OLED driving voltage applied to the OLED included in each pixel, wherein the voltage of the anode is lower than the OLED driving voltage.
  • the second initialization periods which are periods having a value greater than the threshold voltage of the driving element, or in the first initialization period and the second initialization period. That standing features.
  • an OLED display device includes an OLED as a light emitting element and a pixel driving circuit for driving the light emitting element, each of the plurality of pixels, the pixel driving circuit Is a driving element connected in series between the high potential voltage supply line and the low potential voltage supply line together with the light emitting element, and a data node and a first node connected to the gate of the driving element in response to a first scan signal.
  • a first switching device configured to connect the first switching device, an initializing voltage supply line and a second node connected to a source of the driving device in response to a second scan signal, and the high potential voltage supply in response to a light emission signal;
  • a third switching element connecting a line and a drain of the driving element to each other, and a first capacitor connected between the first and second nodes,
  • the pixel driving circuit may include an initialization period of turning on the first and second switching elements to initialize the first and second nodes when the third switching element is in an off state, and the first and third switching elements.
  • the present invention can provide an OLED display device in which the luminance variation between pixels is reduced by compensating for the characteristic variation between the driving TFTs and compensating for the voltage drop of the high potential voltage VDD.
  • the present invention can provide an OLED display device having improved image quality due to the reduced luminance deviation between pixels.
  • the present invention can provide the OLED display device having increased margins of the data driving voltage by achieving the same brightness even when a relatively low data driving voltage is applied.
  • the present invention provides an OLED display device having better response characteristics by stably displaying constant luminance regardless of what the image represented in the previous frame is, when three frames sequentially representing the same image are present. Can be.
  • FIG. 1 is a block diagram of an OLED display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a driving waveform diagram of the pixel P shown in FIG. 1.
  • FIG. 3 is a circuit diagram of the pixel P shown in FIG. 1.
  • 4A and 4B are circuit diagrams of the pixel P according to another exemplary embodiment.
  • FIG. 5 (a) shows an arbitrary Nth row unit pixel corresponding to an arbitrary Nth gate line in a process in which one frame of the display panel of the OLED display implements a black image and the next frame implements a white image.
  • FIG. 5 (b) shows an image of any Nth row unit pixel corresponding to an arbitrary Nth gate line in a process in which one frame of the display panel of the OLED display implements a black image and the next frame implements a white image.
  • This graph shows the simulation results of Vgs values.
  • FIG. 6 (a) shows an arbitrary N-th row unit pixel corresponding to an arbitrary N-th gate line in a process in which one frame of the display panel of the OLED display implements a white image and the next frame also implements a white image.
  • FIG. 6 (b) shows an image of any Nth row unit pixel corresponding to an arbitrary Nth gate line in a process in which one frame of the display panel of the OLED display implements a white image and the next frame also implements a white image.
  • This graph shows the simulation results of Vgs values.
  • FIG. 7, 9, 11, and 13 illustrate an arbitrary Nth row unit pixel corresponding to an arbitrary Nth gate line in a display panel of an OLED display according to an exemplary embodiment of the present invention, in a sampling period t2 or a programming period t3.
  • any Nth row unit pixel corresponding to any Nth gate line and its adjacent pixel lines eg, N-2 and N ⁇
  • N + 1, and N + 2th row unit pixels e.g., N-2 and N ⁇
  • FIG. 15 is a graph comparing I-V curves when the pixels of the OLED display are driven by the driving method of the present invention to follow the driving waveform diagram of FIG.
  • Fig. 16 is a graph comparing the response characteristics when the driving method of the present invention is applied and when the driving method of the prior art is applied.
  • the TFT may be configured as a P type or an N type, and in the following embodiments, the TFT is configured as an N type for convenience of description. Therefore, the gate high voltage VGH is a gate on voltage for turning on the TFT, and the gate low voltage VGL is a gate off voltage for turning off the TFT. In describing the pulse-shaped signal, the gate high voltage VGH state is defined as a "high state”, and the gate low voltage VGL state is defined as a "low state”.
  • FIG. 1 is a block diagram of an OLED display device according to an exemplary embodiment of the present invention.
  • the OLED display illustrated in FIG. 1 includes a display panel 2 defining a plurality of gate lines GL and a plurality of data lines DL and defining each pixel P, and a plurality of gate lines GL.
  • the gate driver 4 for driving, the data driver 6 for driving the plurality of data lines DL, and the image data RGB input from the outside are arranged and supplied to the data driver 6, and the gate control signal.
  • a timing controller 8 for outputting the GCS and the data control signal DCS to control the gate driver 4 and the data driver 6 is provided.
  • Each pixel P includes a pixel driving circuit including an OLED and a driving TFT DT for supplying a driving current to the OLED.
  • Each pixel driving circuit independently drives the OLED of each pixel P for each pixel P.
  • the pixel driving circuit is configured to compensate for the characteristic deviation between the driving TFTs DT and to compensate for the voltage drop of the high potential voltage VDD, thereby reducing the luminance deviation between the pixels P. FIG. Such a pixel P will be described later in detail with reference to FIGS. 2 to 6.
  • the display panel 2 includes a plurality of gate lines GL and a plurality of data lines DL that cross each other, and a plurality of pixels P are provided in the crossing regions of the GL and DL.
  • the gate driver 4 supplies a plurality of gate signals to the plurality of gate lines GL according to the plurality of gate control signals GCS provided from the timing controller 8.
  • the plurality of gate signals include first and second scan signals SCAN1 and SCAN2 and light emission signals EM, which are supplied to each pixel P through a plurality of gate lines GL.
  • the high potential voltage VDD has a voltage that is relatively higher than the low potential voltage VSS.
  • the low potential voltage VSS may be a ground voltage.
  • the initialization voltage Vinit has a voltage lower than the threshold voltage of the OLEDs of all the pixels P.
  • the data driver 6 uses the digital image data RGB input from the timing controller 8 by using the reference gamma voltage according to the plurality of data control signals DCS provided from the timing controller 8. Convert to The data driver 6 supplies the converted data voltage Vdata to the plurality of data lines DL. On the other hand, the data driver 6 outputs the data voltage Vdata only in the programming period t3 (see FIG. 2) of each pixel P, and outputs the reference voltage Vref in the remaining period.
  • the timing controller 8 supplies the image data RGB input from the outside to the data driver 6 in alignment with the size and resolution of the display panel 2.
  • the timing controller 8 uses a plurality of synchronization signals SYNC inputted from the outside, for example, a dot clock DCLK, a data enable signal DE, a horizontal synchronization signal Hsync, and a vertical synchronization signal Vsync. Generates gate and data control signals GCS and DCS.
  • the timing controller 8 supplies the gate driver 4 and the data driver 6 by supplying the generated gate and data control signals GCS and DCS to the gate driver 4 and the data driver 6, respectively. To control.
  • a pixel P may include an initialization period t1, a sampling period t2, and a pulse timing of a plurality of gate signals supplied to the pixel P.
  • the operation is divided into a programming period t3, a holding period t4, and a light emission period t5.
  • the initialization period t1 may include a first initialization period t11.
  • the first initialization period t11 is a voltage difference between the gate node (which becomes the first node N1 of FIG. 3) and the source node (which becomes the second node N2 of FIG. 3) of the driving TFT of the pixel P. Is a period of having a value larger than the threshold voltage of the driving TFT.
  • the first initialization period t11 is output when the first scan signal SCAN1 is in a high state.
  • the second scan signal SCAN2 may be output in a high state and then output in a low state, and at the same time, the emission signal EM may be output in a low state.
  • the initialization period t1 may include not only the first initialization period t11 but also the second initialization period t12.
  • the second initialization period t12 is a period in which the voltage applied between the anode and the cathode of the OLED has a value lower than the OLED threshold driving voltage.
  • the OLED threshold driving voltage means a minimum voltage for driving the OLED.
  • the OLED threshold drive voltage is a unique value of the OLED, which depends on how the OLED is designed (type of constituent material, interfacial properties, thickness, etc.).
  • the second initialization period T12 may be started, for example, in the pixel P driven by the pixel driving circuit according to the circuit diagram of FIG. 3.
  • the second initialization period t12 when the first scan signal SCAN1 is output in the low state, the second scan signal SCAN2 is output in the high state, and at the same time, the emission signal EM is also output in the low state. It can be a period.
  • the sampling period t2 is a period for sensing or sampling the threshold voltage of the driving TFT of the pixel P.
  • the sampling period t2 outputs both the first scan signal SCAN1 and the emission signal EM together in a high state.
  • the second scan signal SCAN2 may be output in a low state.
  • the programming period t3 is a period during which the pixel P writes data to the capacitor.
  • the first scan signal SCAN1 is output with the high state and at the same time, the second scan signal ( It may be a period in which both the SCAN2) and the light emission signal EM are output together in a low state.
  • the holding period t4 is a period between the programming period t3 and the light emission period 5.
  • the holding period t4 is the first scan signal SCAN1 and the second scan signal SCAN2 light emission signal EM. May be a period in which all are output together in a low state.
  • the light emission period t5 is a period in which the pixel P emits light by receiving a current corresponding to the written data.
  • the light emission signal EM is output in a high state and simultaneously the first and second scan signals SCAN1 and SCAN2 may be a period in which all of them are output together in a low state.
  • the data driver 6 supplies the data voltage Vdata to the plurality of data lines DL in synchronization with the programming period t3 of each pixel P, and the data of the plurality of reference voltages Vref in the remaining period. Supply to the line DL.
  • the pixel P includes an OLED, four TFTs, and two capacitors to drive the OLED.
  • the pixel driving circuit includes a driving TFT DT, first to third TFTs T1 to T3, and first and second capacitors C1 and C2.
  • the driving TFT DT is connected in series between the high potential voltage VDD supply line and the low potential voltage VSS supply line together with the OLED, and supplies a driving current to the OLED in the light emission period t5.
  • the first TFT T1 is turned on or turned off according to the first scan signal SCAN1, and when turned on, the first node N1 is connected to the gate of the data line DL and the driving TFT DT. ) To each other.
  • the first TFT T1 supplies the reference node Vref provided from the data line DL to the first node N1 during the initialization period t1 and the sampling period t2.
  • the programming period t3 the data voltage Vdata provided from the data line DL is supplied to the first node N1.
  • the second TFT T2 is turned on or off according to the second scan signal SCAN2, and at turn-on, the second TFT T2 is connected to the initialization voltage Vinit supply line and the source of the driving TFT DT. Connect (N2) to each other.
  • the second TFT T2 supplies the initialization voltage Vinit provided from the initialization voltage Vinit supply line to the second node N2 in the initialization period t1.
  • the third TFT T3 is turned on or turned off according to the light emission signal EM, and connects the high potential voltage VDD supply line and the drain of the driving TFT DT to each other at turn-on.
  • the third TFT T3 supplies the high potential voltage VDD provided from the high potential voltage VDD supply line to the drain of the driving TFT DT during the sampling period t2 and the light emission period t5.
  • the first capacitor C1 is disposed between the first and second nodes N1 and N2 to connect them.
  • the first capacitor C1 stores the threshold voltage Vth of the driving TFT DT in the sampling period t2.
  • the second capacitor C2 is disposed between the initialization voltage Vinit supply line and the second node N2 to connect them.
  • the second capacitor C2 is connected in series with the first capacitor C1 to relatively reduce the capacity ratio of the first capacitor C1, thereby applying a data voltage applied to the first node N1 in the programming period t3. It increases the brightness of OLED compared to (Vdata).
  • the second capacitor C2 may be disposed between the high potential voltage VDD supply line and the second node N2 to connect them.
  • the low potential voltage VSS may be disposed between the supply line and the second node N2 to connect them.
  • the first and second TFTs T1 and T2 are turned on in the first initialization period t11. Then, the reference voltage Vref is supplied to the first node N1 through the first TFT T1, the initialization voltage Vinit is supplied to the second node N2, and the pixel P is initialized.
  • the period t1 is a period before the third TFT T3 is turned on, during which the second TFT T2 is turned off.
  • the first and third TFTs T1 and T3 are turned on in the sampling period t2. Then, the first node N1 maintains the reference voltage Vref.
  • the drain of the driving TFT DT is applied to the high potential voltage VDD in a floating state. At this time, a current flows from the drain of the driving TFT DT to the source direction. Then, when the voltage of the source of the driving TFT DT has a value of "Vref-Vth", the driving TFT DT is turned off.
  • Vth represents the threshold voltage of the driving TFT DT.
  • the third TFT T3 is turned off.
  • the third TFT T3 is turned off and the first TFT T1 is kept in the turned-on state.
  • the data voltage Vdata is supplied to the first node N1 through the first TFT T1 in the turn-on state.
  • the voltage of the second node (N2) is a coupling phenomenon due to the voltage distribution by the series cap of the first capacitor (C1) and the second capacitor (C2) occurs, the voltage of the second node (N2) Change to "Vref-Vth + C '(Vdata-Vref)".
  • C ' represents "C1 / (C1 + C2 + Coled)”.
  • Coupled refers to the capacitance of the OLED.
  • the present invention has a second capacitor C2 connected in series with the first capacitor C1, thereby relatively reducing the capacity ratio of the first capacitor C1 and applying it to the first node N1 in the programming period t3. The luminance of the OLED is increased with respect to the data voltage Vdata.
  • the holding period t4 is a period from after the programming period t3 to before the light emitting period t5.
  • the third TFT T3 is turned on in the light emitting period t5.
  • the high potential voltage VDD is applied to the drain of the driving TFT DT through the third TFT T3, and the driving TFT DT supplies the driving current to the OLED.
  • the expression of the driving current supplied from the driving TFT DT to the OLED becomes "K (Vdata-Vref-C '(Vdata-Vref)) 2 ".
  • the pixel P of the present invention compensates for the characteristic deviation between the driving TFTs of each pixel P and the voltage drop of the high potential voltage VDD, thereby reducing the luminance deviation between the pixels P.
  • the present invention may compensate for the mobility variation of the driving TFT DT by adjusting the rise time at which the light emission signal EM changes from the low state to the high state at the start of the light emission period t5.
  • the inventors of the present invention have found that the problem of the luminance drop generated when the pixel P is driven in a conventional manner is due to the leakage current between the anodes of the pixels P adjacent to each other. It will be described in more detail with reference to Figs. (B), 6 (a) and 6 (b).
  • FIG. 5 (a) shows an arbitrary Nth row unit pixel corresponding to an arbitrary Nth gate line in a process in which one frame of the display panel of the OLED display implements a black image and the next frame implements a white image.
  • FIG. 5 (b) shows an image of any Nth row unit pixel corresponding to an arbitrary Nth gate line in a process in which one frame of the display panel of the OLED display implements a black image and the next frame implements a white image.
  • This graph shows the simulation results of Vgs values.
  • FIG. 6 (a) shows an arbitrary N-th row unit pixel corresponding to an arbitrary N-th gate line in a process in which one frame of the display panel of the OLED display implements a white image and the next frame also implements a white image.
  • FIG. 6 (b) shows an image of any Nth row unit pixel corresponding to an arbitrary Nth gate line in a process in which one frame of the display panel of the OLED display implements a white image and the next frame also implements a white image.
  • This graph shows the simulation results of Vgs values.
  • the N-th row unit pixel includes adjacent pixel lines (for example, the N-1 th row unit pixel and the N + 1 th unit pixel or subsequent neighboring pixel lines) and the hole injection layer or the hole transport layer of the organic light emitting layer. Share as a so-called single common layer.
  • the N-row unit pixel previous row-unit pixels (for example, N-1-th row unit pixels and N-2-row unit pixels) are stored in the frame.
  • An image corresponding to the data to be displayed is displayed, and the row-by-row pixels (for example, N + 1-th row pixels and N + 2-row pixels) after the Nth row unit pixel are displayed in the previous frame.
  • An image corresponding to the data to be displayed is displayed.
  • 5 (a) and 6 (a) show adjacent pixel lines of the N-th row unit pixel when data is to be written to any N-th row unit pixel in the display panel of the OLED display device to emit light.
  • FIG. 5 (a) corresponds to a case where a black image is implemented in one frame of the display panel and a white image is implemented in the next frame
  • FIG. 6 (a) illustrates a white image in a next frame while the white image is implemented in a next frame. This is the case for implementation.
  • the voltage of the anode of the N-th row unit pixel is lowered below the cathode voltage, so that no current flows in the OLED.
  • the voltage applied to the anodes of adjacent pixel lines is relatively high compared to the voltage applied to the anode of any N-th row unit pixel. Accordingly, a voltage difference is generated between the anode of any N-th row unit pixel and the anode of pixel lines adjacent thereto.
  • the N + 1st row-by-pixel pixel is a black state of a certain frame (ie, , Since the voltage of the anode is low because it implements a non-emission state, while the N-1th row unit pixel implements the white state of the next frame (that is, the light emission state, which is typically 300 nit). It is relatively higher than the voltage of the anode of the first row unit pixel.
  • the voltage difference across the anode of any N-th row unit pixel and the anode across the N + 1-th row unit pixel is not so large that the leakage current flow is not large, while The voltage difference between the voltage applied to the anode of the N-th row unit pixel is relatively large and the leakage current flow is also large. In other words, a large amount of leakage current flows through the common layer of the organic light emitting layer from the anode of the high potential N-1 th row unit pixel to the anode of the low potential N th row unit pixel.
  • both the N + 1st pixel and N-1th pixel are both white.
  • the voltage of the anode is high in both the N + 1st pixel and N-1th pixel. Therefore, the voltage difference between the voltage applied to the anode of any N-th row unit pixel and the voltage applied to the anode of the N-th row unit pixel is also large, and the voltage applied to the anode of any N-th row unit pixel and the N + 1st row.
  • the voltage difference across the anode of the unit pixel is also very large.
  • the display panel when the black image is implemented in one frame of the display panel and the white image is implemented in the next frame, the display panel is smaller than the Vgs (for example, 3.31 V).
  • the Vgs (for example, 3.12 V) is lower when implementing a white picture in one frame and then implementing a white picture in the next frame.
  • a white image is displayed in one frame of the display panel rather than implementing a black image (i.e., non-emission state) in one frame of the display panel and then implementing a white image (i.e., light emission state, and typically having a luminance of 300nit) in the next frame. It can be seen that the effect of leakage current is greater when implementing the white image in the next frame.
  • N-1 and N + 1th pixel units adjacent to each other from any Nth row pixel pixels is described for convenience.
  • the present invention is not limited thereto, and the N-2 and N + 2 th row pixels, or the N-3 and N + 3 th row pixels, also affect.
  • a pixel line closer to the N-th row unit pixel has a greater effect on the N-th row unit pixel, and a farther pixel line has a slight effect on the N-th row unit pixel.
  • Any N-th row unit pixel includes adjacent pixel lines (for example, N-1 th row unit pixel and N + 1 th unit pixel or subsequent neighboring pixel lines) and a hole injection layer or a hole of the organic light emitting layer.
  • the transport layer is shared as a so-called common layer.
  • the hole injection layer or the hole transport layer of the organic light emitting layer is connected to the anode of the OLED. Therefore, when a voltage difference occurs between the anode of the N-th row unit pixel and the anode of the adjacent pixel lines, current flows through the so-called common layer.
  • This leakage current flows deeper as the resistance of the common layer is lower.
  • such a flow of leakage current is deepened. This is because, as the doping concentration of the impurity increases, the resistance of the common layer decreases, and more leakage current may occur due to the impurity being conductive. If the doping concentration is lowered due to the leakage current, the device performance of the OLED cannot be improved.
  • the inventors of the present invention invented the OLED display device driving method which solves the problem of leakage current by simply operating the driving method of the pixel driving circuit without changing the structure of the OLED element and changing the structure of the pixel driving circuit. This is discussed in more detail below.
  • the voltage of the anode of each pixel is controlled so that another adjacent row-unit pixel realizes a non-emitting state when the N-th row-unit pixel is the programming period t3.
  • the kind There is no limit to the kind.
  • FIG. 7, 9, 11, and 13 illustrate an arbitrary Nth row unit pixel corresponding to an arbitrary Nth gate line in a display panel of an OLED display according to an exemplary embodiment of the present invention, in a sampling period t2 or a programming period t3.
  • any Nth row unit pixel corresponding to any Nth gate line and its adjacent pixel lines eg, N-2 and N ⁇
  • N + 1, and N + 2th row unit pixels e.g., N-2 and N ⁇
  • any Nth row unit pixel corresponding to an arbitrary Nth gate line in the display panel of the OLED display is passed from one frame to the next frame, driving of any Nth row unit pixel is performed in the sampling period ( In the case of t2) or the programming period t3, a voltage lower than the voltage applied to the cathode of the OLED is applied to the second node. That is, a voltage lower than that of the cathode is applied to the anode of the OLED of the N-th row unit pixel. Therefore, any Nth row unit pixel is in a non-emitting state during the sampling period t2 or the programming period t3.
  • the adjacent pixel lines are also in the non-emission state, thereby minimizing leakage current flowing from the adjacent pixel lines (or adjacent row unit pixels) to the N-th row unit pixel. More specifically, when any N-th row unit pixel is in the sampling period t2 or programming period t3, the voltage of the anode of adjacent pixel lines is not made higher than the voltage of the anode of the N-th row unit pixel. By suppressing the difference, leakage current flowing into the N-th row unit pixel from adjacent pixel lines is minimized.
  • N-1st row unit pixel has a holding period t4
  • the N + 1th row unit pixel has any one of the first initialization period t11 and the second initialization period t12, or the first initialization period t11 and the second initialization period t12. Have over.
  • FIG. 7 shows that when any N-th row unit pixel is in the sampling period t2 or programming period t3, among the adjacent pixel lines thereof, the N-1 and N + 1 th row unit pixels are in the non-emitting state. The case is shown.
  • the dotted arrow shows the inflow path of the leakage current.
  • one row is composed of six pixels and is represented as five rows in total, representing two rows closest to each before and after each N-th row. It is obvious that the configuration of the rows and columns is not limited to this, but only for convenience of explanation.
  • N-th row unit pixel is a sampling period t2 or programming period t3
  • the N-1 st-th row unit pixel has a holding period t4
  • N The + 1th row unit pixel has either one of the first initialization period t11 and the second initialization period t12 or has the first initialization period t11 and the second initialization period t12. .
  • 8 (a) and 8 (b) refer to any Nth row unit pixel and its adjacent pixel lines (for example, N-2, N-1, N + 1, N + 2th row unit pixels) Is a drive waveform diagram showing a method of driving.
  • 8A and 8B are driving waveform diagrams for driving the display panel as shown in FIG. 7 when the 4T2C structure as shown in FIG. 3 is employed as the pixel driving circuit of the pixel P.
  • FIG. This is merely an example, and the display panel is driven as in the description of FIG. 7, and the initialization period t1, the sampling period t2, the programming period t3, the holding period t4 and
  • the driving method according to the embodiment of the present invention as in the description of FIG. 7 can also be applied to the pixel driving circuit of all other structures, which are driven according to the light emission period t5.
  • the N-1st row unit pixel has a holding period t4 and N +
  • the driving timing may be manipulated so that the first row unit pixel has a second initialization period t12.
  • the first scan period t11 is a period in which the voltage difference between the first node N1 and the second node N2 of the driving TFT DT is greater than the threshold voltage of the driving TFT DT.
  • the TFT flowing the second scan signal SCAN2 may be turned off before the TFT flowing the EM signal EM is turned on, and the TFT flowing the EM signal EM is turned on. It may be turned on and off at the same time.
  • the second initialization period t12 in which the voltage between the anode and the cathode of the OLED is lower than the threshold driving voltage of the OLED is the first time from the time when the TFT for flowing the second scan signal SCAN2 is turned on.
  • the second initialization period t12 may exist first in time relative to the first initialization period t11, but may not exist later. That is, although it may be driven in the order of the second initialization period t12 and the first initialization period t11, it may not be driven in the order of the first initialization period t11 and the second initialization period t12. 10, 12, and 14, the same description applies to the first initialization period t11 and the second initialization period t12.
  • the driving timing is manipulated so that each pixel P constituting the display panel of the OLED display starts the second initialization period t12 before the first initialization period t11. Can be.
  • the driving timing may be manipulated so that the first row unit pixel has a first initialization period t11.
  • the driving timing may be manipulated such that each pixel P constituting the display panel of the OLED display device passes through the first initialization period t11 without the second initialization period t12.
  • each pixel P constituting the display panel of the OLED display device has a second initialization period t12 between the light emission period t5 and the first initialization period t11 when driven, the pixel has a first initialization.
  • a voltage lower than the threshold voltage of the driving TFT DT (for example, the initialization voltage Vinit) is already applied to the second node N2 of the driving TFT DT.
  • the first initialization period as the initialization period t1 than when each pixel P constituting the display panel of the OLED display device includes only the first initialization period t11 as the (1) initialization period t1.
  • the first initialization period t11 and the second initialization period t12 cannot overlap completely in time.
  • the initialization period t1 may be the first initialization period t11 or the second initialization period t12. have. That is, the first initialization period t11 may start simultaneously with the second initialization period t12 and end at the same time.
  • the voltage difference between the gate node and the source node of the driving TFT of the pixel P has a value larger than the threshold voltage of the driving TFT while the voltage of the anode of the OLED has a voltage lower than the OLED driving voltage. P) can be driven.
  • any N th row unit pixel is a sampling period t2 or a programming period t3, N ⁇ 1, N + 1, N + 2 th row unit pixels among adjacent pixel lines thereof.
  • the case where these are non-luminous states is shown.
  • the dotted arrow shows the inflow path of the leakage current.
  • one row is composed of six pixels, and is represented as having a total of five rows by expressing two nearest rows before and after each of the arbitrary Nth rows. It is obvious that the configuration of the rows and columns is not limited to this, but only for convenience of explanation.
  • N-th row unit pixel is a sampling period t2 or programming period t3
  • the N-1 st-th row unit pixel has a holding period t4
  • N The +1, N + 2th row unit pixels have either one of the first initialization period t11 and the second initialization period t12, or the first initialization period t11 and the second initialization period t12. Have over).
  • 10 (a) and 10 (b) refer to any Nth row unit pixel and its adjacent pixel lines (eg, N-2, N-1, N + 1, N + 2th row unit pixels) Is a drive waveform diagram showing a method of driving.
  • 10 (a) and 10 (b) are only driving waveform diagrams for driving the display panel as shown in FIG. 9 in the case of the display panel employing the 4T2C structure as shown in FIG. 3 as the pixel driving circuit. That is, this is only an example, and as shown in FIG.
  • the display panel is driven, and the first initialization period t11, the second initialization period t12, the initialization period t1, All other structures of the pixel driving circuit, which are driven in accordance with the sampling period t2, the programming period t3, the holding period t4, and the light emission period t5, also apply to the embodiment of the present invention as in the description of FIG. According to the driving method can be applied.
  • any N th row unit pixel is a sampling period t2 or a programming period t3
  • the N ⁇ 1 th row unit pixel has a holding period t4 and N + 1
  • the driving timing may be manipulated such that all of the N + 2th row unit pixels have a second initialization period t12.
  • each pixel P constituting the display panel of the OLED display device has a second initialization period t12 over two horizontal periods 2H.
  • one horizontal period (1H) means that one display period is divided by the time allotted by the time for representing one frame when the display panel is composed of M gate lines (GL).
  • 2 horizontal periods (2H) means twice the time of 1 horizontal period (1H).
  • the second initialization period t12 of any N-th row unit pixel constituting the display panel of the OLED display device includes the sampling period t2 of the N-1 th row unit pixel.
  • the drive timing can be manipulated to start already before entering.
  • the driving timing may be manipulated such that each pixel P constituting the display panel of the OLED display starts the second initialization period t12 before the first initialization period t11. Can be. However, in all cases, the first initialization period t11 does not end before the second initialization period t12.
  • any N th row unit pixel is a sampling period t2 or a programming period t3
  • the N ⁇ 1 th row unit pixel has a holding period t4 and N + 1
  • the driving timing may be manipulated so that all of the N + 2th row unit pixels have a first initialization period t11.
  • the driving timing may be manipulated such that each pixel P constituting the display panel of the OLED display device has a first initialization period t11 over two horizontal periods 2H. have.
  • the first initialization period t11 of any Nth row unit pixel constituting the display panel of the OLED display device, and the N ⁇ 1th row unit pixel is the sampling period t2.
  • the drive timing can be manipulated to start already before entering.
  • the driving timing may be manipulated such that each pixel P constituting the display panel of the OLED display has only the first initialization period t11.
  • the first initialization period t11 and the second initialization period t12 cannot overlap completely in time.
  • the initialization period t1 may be the first initialization period t11 or the second initialization period t12. have. That is, the first initialization period t11 may start simultaneously with the second initialization period t12 and end at the same time.
  • the voltage difference between the gate node and the source node of the driving TFT of the pixel P has a value larger than the threshold voltage of the driving TFT while the voltage of the anode of the OLED has a voltage lower than the OLED driving voltage. P) can be driven.
  • any N-th row unit pixel is a sampling period t2 or a programming period t3, N-1, N-2, and N + 1 th row unit pixels among adjacent pixel lines thereof.
  • the case where these are non-luminous states is shown.
  • the dotted arrow shows the inflow path of the leakage current.
  • one row is composed of six pixels and is represented as being composed of five rows in total by representing the two nearest rows before and after each N row. It is obvious that the configuration of the rows and columns is not limited to this, but only for convenience of explanation.
  • N-2 and N-1th row unit pixels all have a holding period t4.
  • the N + 1th row unit pixel has one of the first initialization period t11 and the second initialization period t12, or the first initialization period t11 and the second initialization period ( over t12).
  • 12 (a) and 12 (b) refer to any Nth row unit pixel and its adjacent pixel lines (eg, N-2, N-1, N + 1, N + 2th row unit pixels) Is a drive waveform diagram showing a method of driving.
  • 12A and 12B are only driving waveform diagrams for driving the display panel as shown in FIG. 11 in the case of the display panel employing the 4T2C structure as shown in FIG. 3 as the pixel driving circuit. That is, this is only an example, and the display panel is driven as in the description of FIG.
  • any N th row unit pixel is a sampling period t2 or a programming period t3
  • all of the N-2 and N-1 th row unit pixels have a holding period t4.
  • the driving timing may be manipulated so that the N + 1th row unit pixel has a second initialization period t12.
  • the driving timing may be manipulated such that each pixel P constituting the display panel of the OLED display starts the second initialization period t12 before the first initialization period t11. Can be. In any case, however, the first initialization period t11 does not end before the second initialization period t12.
  • any Nth row unit pixel is a sampling period t2 or a programming period t3
  • all of the N-2 and N ⁇ 1th pixel units have a holding period t4.
  • the driving timing may be manipulated so that the N + 1th row unit pixel has the first initialization period t11.
  • the driving timing may be manipulated such that each pixel P constituting the display panel of the OLED display device has only the first initialization period t11.
  • the first initialization period t11 and the second initialization period t12 cannot overlap completely in time.
  • the initialization period t1 may be the first initialization period t11 or the second initialization period t12. have. That is, the first initialization period t11 may start simultaneously with the second initialization period t12 and end at the same time.
  • the voltage difference between the gate node and the source node of the driving TFT of the pixel P has a value larger than the threshold voltage of the driving TFT while the voltage of the anode of the OLED has a voltage lower than the OLED driving voltage. P) can be driven.
  • any N-th row unit pixel is a sampling period t2 or a programming period t3, among the adjacent pixel lines thereof, N-1, N-2, N + 1, N + 2
  • the dotted arrow shows the inflow path of the leakage current.
  • one row is composed of six pixels, and is represented as being composed of five rows in total by representing the two nearest rows before and after each N row. It is obvious that the configuration of the rows and columns is not limited to this, but only for convenience of explanation.
  • Nth row unit pixel is a sampling period t2 or a programming period t3
  • N-2 and N-1th row unit pixels all have a holding period t4.
  • N + 1, N + 2th row unit pixels have any one of a first initialization period t11, a second initialization period t12, and an initialization period t1, or a first initialization It has a period t11 and a second initialization period t12.
  • 14 (a) and 14 (b) refer to any Nth row unit pixel and its adjacent pixel lines (for example, N-2, N-1, N + 1, N + 2th row unit pixels) Is a drive waveform diagram showing a method of driving.
  • 14 (a) and 14 (b) are only driving waveform diagrams for driving the display panel as shown in FIG. 13 in the case of the display panel employing the 4T2C structure as shown in FIG. 3 as the pixel driving circuit. That is, this is only an example, and the display panel is driven as in the description of FIG.
  • any N th row unit pixel is a sampling period t2 or a programming period t3
  • all of the N-2 and N-1 th row unit pixels have a holding period t4.
  • the driving timing may be manipulated such that the N + 1 and N + 2th row unit pixels have a second initialization period t12.
  • the driving timing may be manipulated such that each pixel constituting the display panel of the OLED display device has a holding period t4 over two horizontal periods 2H.
  • the driving timing may be manipulated such that each pixel constituting the display panel of the OLED display starts the second initialization period t12 before the first initialization period t11. In any case, however, the first initialization period t11 does not end before the second initialization period t12.
  • the driving timing may be manipulated such that each pixel constituting the display panel of the OLED display device has a second initialization period t12 over two horizontal periods 2H.
  • any N th row unit pixel is a sampling period t2 or a programming period t3
  • the N-2 and N-1 th row unit pixels have a holding period t4.
  • the driving timing may be manipulated such that all of the N + 1 and N + 2th row unit pixels have a first initialization period t11.
  • the driving timing may be manipulated such that each pixel constituting the display panel of the OLED display device has a holding period t4 over two horizontal periods 2H.
  • the driving timing may be manipulated such that each pixel constituting the display panel of the OLED display has only the first initialization period t11.
  • the driving timing may be manipulated such that each pixel constituting the display panel of the OLED display device has a first initialization period t11 over two horizontal periods 2H.
  • the first initialization period t11 and the second initialization period t12 cannot overlap completely in time.
  • the initialization period t1 may be the first initialization period t11 or the second initialization period t12. have. That is, the first initialization period t11 may start simultaneously with the second initialization period t12 and end at the same time.
  • the voltage difference between the gate node and the source node of the driving TFT of the pixel P has a value larger than the threshold voltage of the driving TFT while the voltage of the anode of the OLED has a voltage lower than the OLED driving voltage. P) can be driven.
  • any Nth row unit pixel constituting the display panel of an OLED display device is a sampling period t2 or a programming period t3
  • the anode of adjacent pixel lines is made by making its adjacent pixel lines non-luminescing.
  • the voltage of does not exceed the voltage of the anode of the N-th row unit pixel, thereby minimizing the leakage current flowing into the N-th row unit pixel from adjacent pixel lines.
  • the N-th row unit pixel is the sampling period t2 or the programming period t3, it refers to an adjacent previous row unit pixel (for example, N-1, N-2, N-3 th row unit pixel, etc.).
  • the driving timing is manipulated so that the row has either the first initialization period t11 or the second initialization period t12, or over the first initialization period t11 and the second initialization period t12.
  • FIG. 8A is a graph comparing IV curves when driving the OLED display device according to the driving waveform of FIG. 8A (hereinafter, referred to as the present invention).
  • FIG. 16 shows a display panel configured with a pixel driving circuit according to the circuit diagram of FIG. 3, starting with a black image and implementing a white image in a first frame, and then displaying a white image in a second frame.
  • the white image in the third frame it is a graph comparing the response characteristics when the driving method of the present invention is applied and when the driving method of the prior art is applied.
  • the luminance of the second and third frames converted from the white image to the white image is lower than the luminance of the first frame converted from the black image to the white image. . That is, there is a problem that the luminance of the three frames representing the same image varies depending on what the image is represented by the previous frame.
  • the luminance of the first frame and the luminance of the remaining second and third frames do not differ and represent the same level of luminance. In other words, it can be seen that three frames representing the same image stably exhibit a constant luminance regardless of what the image represented in the previous frame is.
  • An OLED display device includes at least one of a previous row unit pixel or a next row unit pixel adjacent to an Nth row unit pixel when any Nth row unit pixel is in a sampling period or a programming period.
  • a row-by-row pixel has a holding period, which is a period from when the data voltage is written to each pixel to before each pixel emits light, and the voltage of the anode of the OLED included in each pixel is lower than the OLED driving voltage.
  • a first initialization period which is a period
  • a second initialization period which is a period in which a voltage difference between a gate node and a source node of the driving element for adjusting the OLED driving voltage applied to the OLED included in each pixel has a value greater than a threshold voltage of the driving element. It is characterized in that it is in any one of periods, or it spans a 1st initialization period and a 2nd initialization period.
  • the previous row unit pixel adjacent to the Nth row unit pixel is in the holding period.
  • the next row unit pixel adjacent to the Nth row unit pixel is in the second initialization period.
  • the second initialization period begins before the first initialization period.
  • the N-th row unit pixel starts the first initialization period and the second initialization period at the same time.
  • the N th row unit pixel starts a first initialization period or a second initialization period.
  • the Nth row unit pixel of the Nth row is a sampling period
  • the Nth row unit pixel is the first initialization period or the second period.
  • the initialization period begins.
  • the N-th row unit pixel simultaneously ends the first initialization period and the second initialization period.
  • the first initialization period or the second initialization period of the N-th row unit pixel starts from a point before the sampling period of the N-th row unit pixel.
  • the Nth row unit pixel has a first initialization period t11 over two horizontal periods 2H, or a second row period pixel over a second horizontal period 2H. It has two initialization periods t12, or it has a holding period t4 over 2 horizontal periods 2H.
  • the Nth row unit pixel is a sampling period or a programming period
  • all of the N-1 to N-2th row unit pixels are in a holding period.
  • the OLED is a light emitting element, each of the plurality of pixels having a pixel driving circuit for driving the light emitting element;
  • the pixel driving circuit includes a driving element connected in series between the high potential voltage supply line and the low potential voltage supply line together with the light emitting element; A first switching element connecting the data line and the first node connected to the gate of the driving element in response to the first scan signal; A second switching element coupling the initialization voltage supply line and a second node connected to a source of the driving element in response to the second scan signal; A third switching element connecting the high potential voltage supply line and the drain of the driving element to each other in response to a light emission signal; A first capacitor connected between the first and second nodes;
  • the pixel driving circuit may include an initialization period in which the first and second switching elements are turned on to initialize the first and second nodes when the third switching element is in an off state, and the first and second switching elements are turned on.
  • the initialization period includes a first initialization period or a second initialization period
  • the first initialization period is a first switching element by the first switching element
  • 2 is a period from the time when the second switching element is turned on by the scan signal and before the time when the third switching element is turned on by the light emitting signal
  • the second initialization period is the first switching element is turned by the first scan signal. Before the on, the second switching element is turned on by the second scan signal.
  • the second switching element in the first initialization period, before the third switching element is turned on by the light emission signal, the second switching element is turned on by the second scan signal.
  • the second switching device is turned off by the second scan signal while the third switching device is turned on by the light emission signal.
  • the OLED display device is configured to prevent luminance degradation of the N-th row unit pixel due to leakage current flowing into the N-th row unit pixel.
  • the previous pixel lines of the at least one N-th row unit pixel become non-emitting state in one pixel.
  • the control of the voltage of the anode of the circuit is supported by a timing controller to create a temporal delay secured after completion of writing of the data voltage for the pixel and before light emission of one pixel, the timing controller receiving image data and synchronization signals from an external source.
  • Programming period during driving timing of an OLED display device by receiving input, outputting image data and generated data control signals to a data driver through a plurality of data lines, and outputting the generated gate control signals to a gate driver through a plurality of gate lines. And a holding period is added between the light emitting periods.
  • the Nth row unit pixel when the Nth row unit pixel is in a programming period, subsequent pixel lines of the at least one Nth row unit pixel may become non-emitting states of one pixel.
  • the control of the voltage of the anode of the circuit is supported by the timing controller so that the voltage applied between the anode and the cathode of the OLED of one pixel for one pixel after light emission is ensured to be lower than the threshold driving voltage of the OLED of one pixel.
  • the timing controller receives image data and synchronization signals from an external source, outputs the image data and the generated data control signals to the data driver through the plurality of data lines, and outputs the generated gate control signals through the gate drivers.
  • the initializing period includes a second initializing period, wherein the second initializing period is set by the second switching element connected with the initialization voltage supply line before the first switching element connected with the data line is turned on in response to the first scan signal. 2 Turns on in response to a scan signal.
  • the voltage control of the anode of the circuit is supported by the gate driver, the gate driver receives a gate control signal from the timing controller, the gate control signal is each of a plurality The first scan signal, the second scan signal, and the light emission signal are outputted to each pixel through the gate line.
  • the control of the voltage of the anode of the circuit is supported by the data driver, the data driver receives the image data and the data control signal from the timing controller, The converted data voltage is output to each pixel through a plurality of data lines.
  • the control of the voltage of the anode of the circuit is supported by a display panel including a plurality of pixels, each of which crosses a plurality of gate lines and a plurality of data lines.
  • the plurality of pixels provided in the region each include an OLED, a gate line, a data line, a high potential voltage supply line, a low potential voltage supply line, and a pixel driving circuit connected to the initialization voltage supply line.

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Abstract

본 발명은 OLED 표시 장치에 관한 것으로, N 번째 행 단위 화소로 유입되는 누설 전류에 의한 N 번째 행 단위 화소의 휘도 저하를 저지하고자, N 번째 행 단위 화소와 상기 N 번째 행 단위 화소의 인접 화소 라인들 사이의 전압차를 최소화하도록 N 번째 행 단위 화소의 전압과 인접한 화소 라인들의 애노드의 전압을 제어하는 회로를 포함한다. 회로는 N 번째 행 단위 화소가 OLED 디스플레이 장치의 구동 타이밍 중에 샘플링 기간 또는 프로그래밍 기간에 있을 때, N 번째 행 단위 화소의 인접한 화소 라인들의 애노드의 전압이 N 번째 행 단위 화소의 애노드의 전압과 같거나 그보다 낮도록 구성된다. 이로써, 고전위의 애노드를 가지는 화소에서 저전위의 애노드를 가지는 화소 사이에 발생하는 애노드 간 전압차로 인하여, 공통의 단일층을 통해 저 전위의 애노드를 가지는 화소 쪽으로 의도되지 않은 누설 전류가 흐르는 현상을 최소화할 수 있다.

Description

[규칙 제26조에 의한 보정 09.07.2015]　OLED 표시 장치
본 발명은 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED) 표시 장치에 관한 것이다.
OLED 표시 장치를 구성하는 다수의 화소들 각각은 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, OLED를 독립적으로 구동하는 화소 회로를 구비한다. 화소 회로는 주로 스위칭 박막 트랜지스터(Thin Film Transistor; 이하 TFT)와, 커패시터와, 구동 TFT를 포함한다. 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 커패시터에 충전하고, 구동 TFT는 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.
이러한 OLED 표시 장치는 화면을 기준으로 x 개의 행 단위의 화소와 y 개의 열 단위의 화소의 X*Y 매트릭스로 구성된다. 즉 각각의 가로 화소 라인은 x 개의 화소로 구성되고 각각의 세로 화소 라인은 y 개의 화소로 구성된다. OLED 표시 장치는 화면을 기준으로 첫 번째 행 단위 화소부터 최 하단인 x 번째 행 단위 화소까지 순차적으로 데이터를 기입함으로써 한 프레임의 영상을 표시하게 된다.
한편, OLED를 구성하는 유기 발광층에서 애노드와 인접하여 있는 정공주입층 내지 정공수송층의 경우, OLED 표시 장치를 구성하는 모든 화소에서 공통의 단일층으로 형성된다. 그런데, OLED 표시 장치가 첫 번째 행 단위 화소부터 마지막 행 단위 화소까지 순차로 데이터를 기입하는 과정에서, 서로 인접한 화소의 각 애노드 간에 전압차가 발생하는 시점이 생긴다. 고전위의 애노드를 가지는 화소에서 저전위의 애노드를 가지는 화소 사이에 발생하는, 애노드 간 전압차로 인하여, 공통의 단일층을 통해 저 전위의 애노드를 가지는 화소 쪽으로 의도되지 않은 누설 전류가 흐르게 된다. 이는 임의의 N 번째 화소 라인에 가해지는 데이터 전압의 세팅이 제작자의 의도에서 어긋나도록 하는 요인이 된다. 이러한 누설전류에 의한 데이터 전압의 어긋남은 공통의 단일층의 저항이 낮아질수록 큰 문제가 된다.
한편, OLED 표시 장치는, 공정 편차 등의 이유로, 화소마다 각 구동 TFT의 문턱 전압(Vth) 및 이동도(mobility)와 같은 특성에서 차이가 발생하는 문제가 있다. 또한, 고전위 전압(VDD)의 전압 강하가 발생하여 OLED를 구동하는 전류량이 달라지고, 이에 의해 화소 간에 휘도 편차가 발생하는 문제가 있다. 일반적으로, 초기의 구동 TFT 간의 특성 차이는 화면에 얼룩이나 무늬를 발생시키고, OLED를 구동하면서 시간의 흐름에 따라 열화로 인해 발생하는 구동 TFT 간 특성 차이는 OLED 표시 패널의 수명을 감소시키거나 잔상을 발생시키는 문제점이 있다. 이에, 구동 TFT 간의 특성 편차를 보상하고, 고전위 전압(VDD)의 전압 강하를 보상하는 보상 회로를 도입함으로써, 화소 간의 휘도 편차를 줄여 화질을 향상시키고자 하는 시도가 계속되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 전압 보상 방식의 보상 회로를 이용하여, N 번째 행 단위 화소에 데이터가 기입되어 화상이 표시되는 시점에, N 번째 행 단위 화소가 인접한 화소 라인들에 의해 받는 영향이 최소화 되도록 한다. 이로써, 데이터 기입 기간에 누설 전류로 인해 발생하는 전압차에 의한 휘도 편차 문제를 해소한OLED 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 실시예에 따른 OLED 표시 장치는 임의의 N 번째 행 단위 화소가 샘플링 기간 또는 프로그래밍 기간에 있을 때, N 번째 행 단위 화소와 인접한 이전 행 단위 화소 또는 이후 행 단위 화소 중에서 적어도 1개 이상의 행 단위 화소가 (1) 각 화소에 데이터 전압의 기록이 완료되고 난 후 부터 각 화소가 발광하기 전 까지의 기간인 홀딩 기간, (2) 각 화소에 포함된 OLED의 애노드의 전압이 OLED 구동 전압보다 낮은 값을 가지는 기간인 제1 초기화 기간, (3) 각 화소에 포함된 OLED에 인가되는 OLED 구동 전압을 조절하는 구동 소자의 게이트 노드와 소스 노드의 전압차가 상기 구동 소자의 문턱 전압보다 큰 값을 가지는 기간인 제2 초기화 기간 중 어느 하나의 기간에 있거나, 상기 제1 초기화 기간과 상기 제2 초기화 기간에 걸쳐서 있는 것을 특징으로 한다.
또는, 상기와 같은 목적을 달성하기 위해, 본 발명의 실시예에 따른 OLED 표시 장치는 다수의 화소 각각이 발광 소자로서의 OLED와, 상기 발광 소자를 구동하는 화소 구동 회로를 구비하고, 상기 화소 구동 회로는 상기 발광 소자와 함께 고전위 전압 공급 라인과 저전위 전압 공급 라인 사이에 직렬로 연결된 구동 소자와, 제1 스캔 신호에 응답하여 데이터 라인과 상기 구동 소자의 게이트에 접속된 제1 노드를 서로 연결하는 제1 스위칭 소자와, 제2 스캔 신호에 응답하여 초기화 전압 공급 라인과 상기 구동 소자의 소스에 접속된 제2 노드를 서로 연결하는 제2 스위칭 소자와, 발광 신호에 응답하여 상기 고전위 전압 공급 라인과 상기 구동 소자의 드레인을 서로 연결하는 제3 스위칭 소자와, 상기 제1 및 제2 노드 사이에 접속된 제1 커패시터를 구비하고, 상기 화소 구동 회로는 상기 제3 스위칭 소자가 오프 상태일 때, 상기 제1 및 제2 스위칭 소자를 턴-온시켜 상기 제1 및 제2 노드를 초기화하는 초기화 기간과, 상기 제1 및 제3 스위칭 소자를 턴-온시켜 상기 구동 소자의 문턱 전압을 센싱하는 샘플링 기간과, 상기 제3 스위칭 소자가 오프 상태일 때, 제1 스위칭 소자를 턴-온시켜 상기 화소에 데이터 전압을 기입하는 프로그래밍 기간과, 상기 화소에 데이터 전압의 기록이 완료되고 난 후 부터 상기 화소가 발광하기 전 까지의 홀딩 기간과, 상기 제3 스위칭 소자를 턴-온시켜 상기 구동 소자가 상기 발광 소자에 구동 전류를 공급하는 발광 기간으로 구분하여 동작하는 것을 특징으로 한다.
본 발명은 구동 TFT 간의 특성 편차를 보상하고, 고전위 전압(VDD)의 전압 강하를 보상함으로써, 화소 간의 휘도 편차가 줄어든 OLED 표시 장치를 제공할 수 있다.
본 발명은 화소 간의 휘도 편차가 줄어듬으로 인하여 화질이 보다 향상된 OLED 표시 장치를 제공할 수 있다.
본 발명은 기존 대비 상대적으로 낮은 데이터 구동 전압을 인가하여도 동일한 휘도를 달성할 수 있음으로써 데이터 구동 전압의 마진(Margin)을 증가시킨 OLED 표시 장치를 제공할 수 있다.
또한 본 발명은, 순차로 동일한 화상을 표현하는 세 개의 프레임이, 각기 이전의 프레임에서 표현한 화상이 무엇이었는지에 상관 없이 일정한 휘도를 안정적으로 나타냄으로써, 보다 우수한 응답 특성을 가지는 OLED 표시 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 OLED 표시 장치의 구성도이다.
도 2는 도 1에 도시된 화소(P)의 구동 파형도이다.
도 3은 도 1에 도시된 화소(P)의 회로도이다.
도 4a 및 도 4b는 본 발명의 다른 실시 예에 따른 화소(P)의 회로도이다.
도 5(a)는 OLED 표시 장치의 표시패널의 한 프레임이 블랙 화상을 구현하고 그 다음 프레임이 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소에, N 번째 행 단위 화소의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)로부터 유입되는 누설 전류의 유입 방향을 나타내는 모식도이다.
도 5(b)는 OLED 표시 장치의 표시패널의 한 프레임이 블랙 화상을 구현하고 그 다음 프레임이 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소의 Vgs 값의 시뮬레이션 결과를 나타내는 그래프이다.
도 6(a)는 OLED 표시 장치의 표시패널의 한 프레임이 화이트 화상을 구현하고 그 다음 프레임도 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소에, N 번째 행 단위 화소의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)로부터 유입되는 누설 전류의 유입 방향을 나타내는 모식도이다.
도 6(b)는 OLED 표시 장치의 표시패널의 한 프레임이 화이트 화상을 구현하고 그 다음 프레임도 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소의 Vgs 값의 시뮬레이션 결과를 나타내는 그래프이다.
도 7, 9, 11, 13은 본 발명의 실시예에 따른 OLED 표시 장치의 표시패널에서 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3)일 때, N 번째 행 단위 화소의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 발광 상태를 나타내는 개략적인 모식도이다.
도 8(a) 8(b), 10(a), 10(b), 12(a), 12(b), 14(a), 14(b)는 각각 도 7, 9, 11, 13에 대응하여, 본 발명의 실시예에 따른 OLED 표시 장치의 표시패널에서 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소 및 그의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 구동 방법을 나타내는 구동 파형도들이다.
도 15 는 OLED 표시 장치의 화소를, 본 발명의 구동 방법으로 도 8(a)의 구동 파형도를 따르도록 구동하였을 때와 종래 기술의 구동 방법으로 구동하였을 때의 I-V curve를 비교한 그래프이다.
도 16 은 본 발명의 구동 방법을 적용한 경우와 종래 기술의 구동 방법을 적용한 경우에 있어서의 응답 특성을 비교한 그래프이다.
이하, 본 발명의 실시예에 따른 OLED 표시 장치 및 그의 구동 방법을 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에서 TFT는 P 타입 또는 N 타입으로 구성될 수 있으며, 이하의 실시 예에서는 설명의 편의를 위해 TFT를 N 타입으로 구성하여 설명한다. 따라서, 게이트 하이 전압(VGH)은 TFT를 턴-온시키는 게이트 온 전압이고, 게이트 로우 전압(VGL)은 TFT를 턴-오프시키는 게이트 오프 전압이다. 그리고 펄스 형태의 신호를 설명함에 있어서, 게이트 하이 전압(VGH) 상태를 "하이 상태"로 정의하고, 게이트 로우 전압(VGL) 상태를 "로우 상태"로 정의한다.
도 1은 본 발명의 실시예에 따른 OLED 표시 장치의 구성도이다.
도 1에 도시된 OLED 표시 장치는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 교차되어 각 화소(P)를 정의하는 표시 패널(2)과, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(4)와, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(6)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(6)에 공급하고, 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 출력하여 게이트 드라이버(4) 및 데이터 드라이버(6)를 제어하는 타이밍 컨트롤러(8)를 구비한다.
각 화소(P)는 OLED 및 OLED에 구동 전류를 공급하는 구동 TFT(DT)를 포함하는 화소 구동 회로를 구비한다. 각 화소 구동 회로는 각 화소(P)의 OLED를 각 화소(P)마다 독립적으로 구동한다. 그리고 화소 구동 회로는 구동 TFT(DT) 간의 특성 편차를 보상하고, 고전위 전압(VDD)의 전압 강하를 보상하도록 구성됨으로써, 각 화소(P) 간의 휘도 편차를 줄일 수 있다. 이러한 화소(P)에 관해서는 도 2 내지 도 6을 참조하여 구체적으로 후술한다.
표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P
게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 다수의 게이트 신호를 공급한다. 다수의 게이트 신호는 제1 및 제2 스캔 신호(SCAN1, SCAN2)와, 발광 신호(EM)를 포함하며, 이들 신호는 다수의 게이트 라인(GL)을 통해 각 화소(P)에 공급된다. 고전위 전압(VDD)은 저전위 전압(VSS)보다 상대적으로 높은 전압을 갖는다. 저전위 전압(VSS)은 접지(Ground) 전압일 수 있다. 초기화 전압(Vinit)은 모든 각 화소(P)의 OLED의 문턱 전압보다 낮은 전압을 갖는다.
데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라, 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압(Vdata)으로 변환한다. 그리고 데이터 드라이버(6)는 변환된 데이터 전압(Vdata)을 다수의 데이터 라인(DL)에 공급한다. 한편, 데이터 드라이버(6)는 각 화소(P)의 프로그래밍 기간(t3; 도 2 참조)에만 데이터 전압(Vdata)을 출력하고, 나머지 기간에는 기준 전압(Vref)을 출력한다.
타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호들(SYNC), 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성한다. 그리고 타이밍 컨트롤러(8)는 생성된 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급함으로써, 게이트 드라이버(4) 및 데이터 드라이버(6)를 제어한다.
이하, 도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 화소(P)를 보다 구체적으로 설명한다.
도 2를 참조하면, 본 발명의 실시예에 따른 화소(P)는, 화소(P)에 공급되는 다수의 게이트 신호의 펄스 타이밍에 따라, 초기화 기간(t1)과, 샘플링 기간(t2)과, 프로그래밍 기간(t3)과, 홀딩 기간(t4)과 발광 기간(t5)으로 구분되어 동작한다.
초기화 기간(t1)은, 제1 초기화 기간(t11)을 포함할 수 있다. 제1 초기화 기간(t11)은 화소(P)의 구동 TFT의 게이트 노드(도 3의 제1 노드(N1)가 된다)와 소스 노드(도 3의 제2 노드(N2)가 된다)의 전압차를 구동 TFT의 문턱 전압보다 큰 값을 가지도록 하는 기간이다. 예를 들어, 도 3의 회로도에 따른 화소 구동 회로에 의해 구동되는 화소(P)에 있어서, 제1 초기화 기간(t11)은 제1 스캔 신호(SCAN1)가 하이(High) 상태로 출력될 때, 제2 스캔 신호(SCAN2)는 하이 상태로 출력되다가 로우(Low) 상태로 출력되고, 동시에 발광 신호(EM)는 로우 상태로 출력되는 기간일 수 있다.
한편, 도2 에는 도시되지 않았으나, 초기화 기간(t1)은 제1 초기화 기간(t11)뿐만 아니라 제2 초기화 기간(t12)을 포함할 수 있다. 제2 초기화 기간(t12)은 OLED의 애노드와 캐소드 사이에 걸리는 전압이, OLED 문턱 구동 전압보다 낮은 값을 가지는 기간이다. 여기서 OLED 문턱 구동 전압이란, OLED를 구동하기 위한 최소 전압을 의미한다. OLED 문턱 구동 전압은 OLED가 어떻게 설계되었는지(구성 물질의 종류, 계면 특성, 두께 등)에 따라 달라지는, OLED의 고유한 값이다. 아직 제1 초기화 기간(t11)이 도래하지 않은 시점에서, 제2 초기화 기간(T12)이 시작될 수 있다, 예를 들어, 도 3의 회로도에 따른 화소 구동 회로에 의해 구동되는 화소(P)에 있어서, 제2 초기화 기간(t12)은 제1 스캔 신호(SCAN1)가 로우 상태로 출력될 때, 제2 스캔 신호(SCAN2)가 하이 상태로 출력되고, 동시에 발광 신호(EM)도 로우 상태로 출력되는 기간일 수 있다.
샘플링 기간(t2)은 화소(P)의 구동 TFT의 문턱 전압을 센싱 내지는 샘플링하는 기간이다. 예를 들어, 도 3의 회로도에 따른 화소 구동 회로에 의해 구동되는 화소(P)에 있어서, 샘플링 기간(t2)은 제1 스캔 신호(SCAN1) 및 발광 신호(EM)가 모두 함께 하이 상태로 출력되고, 동시에 제2 스캔 신호(SCAN2)가 로우 상태로 출력되는 기간일 수 있다.
프로그래밍 기간(t3)은 화소(P)가 커패시터에 데이터를 기입하는 기간이다. 예를 들어, 도 3의 회로도에 따른 화소 구동 회로에 의해 구동되는 화소(P)에 있어서, 프로그래밍 기간(t3)은 제1 스캔 신호(SCAN1)가 하이 상태로 출력되고, 동시에 제2 스캔 신호(SCAN2) 및 발광 신호(EM)가 모두 함께 로우 상태로 출력되는 기간일 수 있다.
홀딩 기간(t4)은 프로그래밍 기간(t3)과 발광 기간(5) 사이의 기간이다. 예를 들어, 도 3의 회로도에 따른 화소 구동 회로에 의해 구동되는 화소(P)에 있어서, 홀딩 기간(t4)은 제1 스캔 신호(SCAN1), 제2 스캔 신호(SCAN2) 발광 신호(EM)가 모두 함께 로우 상태로 출력되는 기간일 수 있다.
발광 기간(t5)은 화소(P)가 기입된 데이터에 대응하는 전류를 공급받아 발광하는 기간이다. 예를 들어, 도 3의 회로도에 따른 화소 구동 회로에 의해 구동되는 화소(P)에 있어서, 발광 기간(t5)은 발광 신호(EM)가 하이 상태로 출력되고, 동시에 제1 및 제2 스캔 신호(SCAN1, SCAN2)는 모두 함께 로우 상태로 출력되는 기간일 수 있다.
한편, 데이터 드라이버(6)는 각 화소(P)의 프로그래밍 기간(t3)에 동기하여 데이터 전압(Vdata)을 다수의 데이터 라인(DL)에 공급하고, 나머지 기간에는 기준 전압(Vref) 다수의 데이터 라인(DL)에 공급한다.
도 3을 참조하면, 화소(P)는 OLED와, 4개의 TFT와, 2개의 커패시터를 구비하여 OLED를 구동하는 화소 구동 회로를 포함한다. 구체적으로, 화소 구동 회로는 구동 TFT(DT)와, 제1 내지 제3 TFT(T1~T3)와, 제1 및 제2 커패시터(C1, C2)를 구비한다.
구동 TFT(DT)는 OLED와 함께 고전위 전압(VDD) 공급 라인과 저전위 전압(VSS) 공급 라인 사이에 직렬로 연결되고, 발광 기간(t5)에서, OLED에 구동 전류를 공급한다.
제1 TFT(T1)는 제1 스캔 신호(SCAN1)에 따라 턴-온 또는 턴-오프 되며, 턴-온 시 데이터 라인(DL)과 구동 TFT(DT)의 게이트에 접속된 제1 노드(N1)를 서로 연결한다. 이러한 제1 TFT(T1)는 초기화 기간(t1)과, 샘플링 기간(t2)에 데이터 라인(DL)으로부터 제공된 기준 전압(Vref)을 제1 노드(N1)에 공급한다. 그리고 프로그래밍 기간(t3)에 데이터 라인(DL)으로부터 제공된 데이터 전압(Vdata)을 제1 노드(N1)에 공급한다.
제2 TFT(T2)는 제2 스캔 신호(SCAN2)에 따라 턴-온 또는 턴-오프 되며, 턴-온 시 초기화 전압(Vinit) 공급 라인과 구동 TFT(DT)의 소스에 접속된 제2 노드(N2)를 서로 연결한다. 이러한 제2 TFT(T2)는 초기화 기간(t1)에 초기화 전압(Vinit) 공급 라인으로부터 제공되는 초기화 전압(Vinit)을 제2 노드(N2)에 공급한다.
제3 TFT(T3)는 발광 신호(EM)에 따라 턴-온 또는 턴-오프 되며, 턴-온 시 고전위 전압(VDD) 공급 라인과 구동 TFT(DT)의 드레인을 서로 연결한다. 이러한 제3 TFT(T3)는 샘플링 기간(t2)과 발광 기간(t5)에 고전위 전압(VDD) 공급 라인으로부터 제공되는 고전위 전압(VDD)을 구동 TFT(DT)의 드레인에 공급한다.
제1 커패시터(C1)는 제1 및 제2 노드(N1, N2) 사이에 배치되어 이들을 연결한다. 이러한 제1 커패시터(C1)는 샘플링 기간(t2)에 구동 TFT(DT)의 문턱 전압(Vth)을 저장한다.
제2 커패시터(C2)는 초기화 전압(Vinit) 공급 라인과 제2 노드(N2) 사이에 배치되어 이들을 연결한다. 이러한 제2 커패시터(C2)는 제1 커패시터(C1)와 직렬로 연결되어 제1 커패시터(C1)의 용량비를 상대적으로 줄임으로써, 프로그래밍 기간(t3)에서 제1 노드(N1)에 인가되는 데이터 전압(Vdata) 대비 OLED의 휘도를 증가시키는 역할을 한다. 한편, 제2 커패시터(C2)는 도 4a에 도시한 바와 같이, 고전위 전압(VDD) 공급 라인과 제2 노드(N2) 사이에 배치되어 이들을 연결할 수 있다. 그리고 도 4b에 도시한 바와 같이, 저전위 전압(VSS) 공급 라인과 제2 노드(N2) 사이에 배치되어 이들을 연결할 수도 있다.
이하, 도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 화소(P)의 구동 방법을 설명한다.
먼저, 초기화 기간(t1)(예를 들어, 제2 초기화 기간(t12)은 없는 경우에 있어서, 제1 초기화 기간(t11)에는 제1 및 제2 TFT(T1, T2)가 턴-온된다. 그러면, 기준 전압(Vref)이 제1 TFT(T1)를 통해 제1 노드(N1)에 공급되고, 초기화 전압(Vinit)이 제2 노드(N2)에 공급되어 화소(P)가 초기화 된다. 초기화 기간(t1)은 제3 TFT(T3)가 턴-온되기 전까지의 기간이며, 이 사이에 제2 TFT(T2)가 턴-오프된다.
이어서, 샘플링 기간(t2)에는 제1 및 제3 TFT(T1, T3)가 턴-온된다. 그러면, 제1 노드(N1)는 기준 전압(Vref)을 유지한다. 그리고 구동 TFT(DT)의 드레인은 플로팅 상태(floated)에서 고전위 전압(VDD)이 걸리게 된다. 이 때, 구동 TFT(DT)의 드레인에서 소스 방향으로 전류가 흐른다. 그러다, 구동 TFT(DT)의 소스의 전압이 "Vref-Vth" 값을 가지게 되면 구동 TFT(DT)는 턴-오프된다. 여기서, "Vth"는 구동 TFT(DT)의 문턱 전압을 나타낸다. 이 사이에 제3 TFT(T3)이 턴-오프된다.
이어서, 프로그래밍 기간(t3)에는 제3 TFT(T3)이 턴-오프되고 제1 TFT(T1)이 턴-온 상태를 유지한다. 그리고 데이터 전압(Vdata)이 턴-온 상태인 제1 TFT(T1)를 통해 제1 노드(N1)에 공급된다.
그러면, 제2 노드(N2)의 전압은 제1 커패시터(C1)와 제2 커패시터(C2)의 직렬캡에 의한 전압 분배에 따른 커플링 현상이 발생함에 따라, 제2 노드(N2)의 전압은 "Vref-Vth+C'(Vdata-Vref)"으로 변한다. 여기서, "C'"은 "C1/(C1+C2+Coled)"을 나타낸다. "Coled"는 OLED의 정전 용량을 나타낸다. 본 발명은 제1 커패시터(C1)에 직렬로 연결된 제2 커패시터(C2)를 구비함으로써, 제1 커패시터(C1)의 용량비를 상대적으로 줄여 프로그래밍 기간(t3)에서, 제1 노드(N1)에 인가되는 데이터 전압(Vdata) 대비 OLED의 휘도를 증가시킨다.
이어서, 홀딩 기간(t4)에는 턴-온되는 TFT가 없다. 즉, 제1 TFT(T1)이 턴-오프되고 제2 및 제3 TFT(T2, T3)가 턴-오프 상태를 유지한다. 그러면, 프로그래밍 기간(t3)에 화소(P)에 기입되었던 데이터 전압(Vdata) 및 문턱 전압이 그대로 유지된다. 즉, 홀딩 기간(t4)은 프로그래밍 기간(t3) 후에서부터 발광 기간(t5) 전까지의 기간이다.
이어서, 발광 기간(t5)에는 제3 TFT(T3)가 턴-온된다. 그러면, 고전위 전압(VDD)이 제3 TFT(T3)를 통해 구동 TFT(DT)의 드레인에 인가되고, 구동 TFT(DT)는 OLED에 구동 전류를 공급한다. 이때, 구동 TFT(DT)로부터 OLED에 공급되는 구동 전류의 식은 "K(Vdata-Vref-C'(Vdata-Vref))2"이 된다. 상기 식을 살펴보면, OLED의 구동 전류에는 구동 TFT(DT)의 문턱 전압(Vth)과 고전위 전압(VDD)의 영향이 배제된 것을 알 수 있다. 따라서, 본 발명의 화소(P)는 각 화소(P)의 구동 TFT 간의 특성 편차와, 고전위 전압(VDD)의 전압 강하를 보상함으로써, 각 화소(P) 간의 휘도 편차를 줄일 수 있다. 한편, 본 발명은 발광 기간(t5)의 시작 시점에서, 발광 신호(EM)가 로우 상태에서 하이 상태로 변하는 상승 시간을 조절함으로써, 구동 TFT(DT)의 이동도 편차를 보상할 수도 있다.
본 발명의 발명자들은 화소(P)를 종래의 방식으로 구동할 때 발생하는 휘도 드랍의 문제점이 서로 인접한 화소(P)의 애노드 간의 누설 전류에 기인한 것임을 알아냈는데, 이에 관하여 도 5(a), 도(b), 도 6(a), 도 6(b)을 참조하여 보다 구체적으로 설명한다.
도 5(a)는 OLED 표시 장치의 표시패널의 한 프레임이 블랙 화상을 구현하고 그 다음 프레임이 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소에, N 번째 행 단위 화소의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)로부터 유입되는 누설 전류의 유입 방향을 나타내는 모식도이다.
도 5(b)는 OLED 표시 장치의 표시패널의 한 프레임이 블랙 화상을 구현하고 그 다음 프레임이 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소의 Vgs 값의 시뮬레이션 결과를 나타내는 그래프이다.
도 6(a)는 OLED 표시 장치의 표시패널의 한 프레임이 화이트 화상을 구현하고 그 다음 프레임도 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소에, N 번째 행 단위 화소의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)로부터 유입되는 누설 전류의 유입 방향을 나타내는 모식도이다.
도 6(b)는 OLED 표시 장치의 표시패널의 한 프레임이 화이트 화상을 구현하고 그 다음 프레임도 화이트 화상을 구현하는 과정에서, 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소의 Vgs 값의 시뮬레이션 결과를 나타내는 그래프이다.
N 번째 행 단위 화소는, 인접한 화소 라인들(예를 들어, N-1 번째 행 단위 화소와 N+1 번째 단위 화소 내지는 그 이후의 인접 화소 라인들)과 유기 발광층의 정공주입층 내지 정공수송층을 소위 단일한 공통층으로써 공유한다.
한편, N 번째 행 단위 화소에 데이터를 기입하는 기간 중에, N 번째 행 단위 화소 이전 행 단위 화소들(예를 들어, N-1 번째 행 단위 화소와 N-2 행 단위 화소들)은 당해 프레임에서 표시하고자 하는 데이터에 대응한 화상을 표시하고 있고, N 번째 행 단위 화소 이후 행 단위 화소들(예를 들어, N+1 번째 행 단위 화소와 N+2 행 단위 화소들)은 이전 프레임에서 표시하고자 하는 데이터에 대응한 화상을 표시하고 있다. 도 5(a)와 도 6(a)는 OLED 표시 장치의 표시패널에서, 임의의 N 번째 행 단위 화소에 데이터를 기입하여 발광하게 하고자 하는 경우에, N 번째 행 단위 화소의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)로부터 N 번째 행 단위 화소로 유입되는 누설 전류의 유입 방향을 나타내고 있다. 도 5(a)는 표시패널의 어떤 프레임에서 블랙 화상을 구현하다가 다음 프레임에서 화이트 화상을 구현하는 경우에 해당하고, 도 6(a)는 어떤 프레임에서 화이트 화상을 구현하다가 다음 프레임에서도 화이트 화상을 구현하는 경우에 해당한다.
임의의 N 번째 행 단위 화소에 데이터를 기입하는 기간에는 N 번째 행 단위 화소의 애노드의 전압을 캐소드 전압 이하로 낮춰줌으로써, OLED에 전류가 흐르지 않도록 한다. 이 때, 임의의 N 번째 행 단위 화소의 애노드에 걸리는 전압 대비하여, 인접한 화소 라인들의 애노드에 걸리는 전압이 상대적으로 높다. 이에 따라, 임의의 N 번째 행 단위 화소의 애노드와, 그에 인접한 화소 라인들의 애노드 사이에 전압차가 발생된다.
보다 구체적으로, 도 5(a)를 참조하면, 표시패널의 어떤 프레임에서 블랙 화상을 구현하다가 다음 프레임에서 화이트 화상을 구현하는 경우에는, N+1 번째 행 단위 화소는 어떤 프레임의 블랙 상태(즉, 비발광 상태)를 구현하고 있으므로 애노드의 전압이 낮은 반면, N-1 번째 행 단위 화소는 다음 프레임의 화이트 상태(즉, 발광 상태이며, 통상 휘도 300nit)를 구현하고 있으므로 애노드의 전압이 N+1 번째 행 단위 화소의 애노드의 전압보다 상대적으로 높다. 따라서, 임의의 N 번째 행 단위 화소의 애노드에 걸리는 전압과 N+1 번째 행 단위 화소의 애노드에 걸리는 전압차는 그리 크지 않아서 누설 전류의 흐름이 크지 않은 반면, 임의의 N 번째 행 단위 화소의 애노드에 걸리는 전압과 N-1 번째 행 단위 화소의 애노드에 걸리는 전압차는 상대적으로 매우 커서 누설 전류의 흐름 역시 크다. 다시 말해, 유기발광층의 공통층을 타고 고전위의 N-1 번째 행 단위 화소의 애노드로부터 저전위의 N 번째 행 단위 화소의 애노드로 누설 전류가 많이 유입된다. 도 5(b)를 참조하면, N 번째 행 단위 화소의 프로그래밍 기간(t3)에서 제2 노드의 전압값은 그 값이 일정하지 않고 약간 증가하는 추세를 보임을 알 수 있으며, 이 때의 구동 TFT(DT)의 제1 노드(게이트 노드)와 제2 노드(소스 노드)의 전압차인 Vgs 는 3.31 V 이다.
한편, 도 6(a)를 참조하면, 표시패널의 어떤 프레임에서 화이트 화상을 구현하다가 다음 프레임에서도 화이트 화상을 구현하는 경우에는, N+1 번째 행 단위 화소도, N-1 번째 행 단위 화소도 모두 화이트 상태라서 N+1 번째 행 단위 화소와, N-1 번째 행 단위 화소 모두 애노드의 전압이 높다. 따라서, 임의의 N 번째 행 단위 화소의 애노드에 걸리는 전압과 N-1 번째 행 단위 화소의 애노드에 걸리는 전압의 전압차도 크고, 임의의 N 번째 행 단위 화소의 애노드에 걸리는 전압과 N+1 번째 행 단위 화소의 애노드에 걸리는 전압차도 역시 매우 크다. 이로 인해, 유기발광층의 공통층을 타고 고전위의 N-1, N+1 번째 행 단위 화소로부터 저전위의 N 번째 행 단위 화소로 (즉 양 방향에서) 누설 전류가 많이 유입되게 된다. 도 6(b)를 참조하면, N 번째 행 단위 화소의 프로그래밍 기간(t3)에서 제2 노드의 전압값은 그 값이 일정하지 않고 역시 약간 증가하는 추세를 보임을 알 수 있으며, 이 때의 Vgs 는 3.12 V 이다.
도 5(b)와 도 6(b)를 비교하면, 표시패널의 어떤 프레임에서 블랙 화상을 구현하다가 다음 프레임에서는 화이트 화상을 구현하는 경우의 Vgs (예를 들어, 3.31 V)보다, 표시패널의 어떤 프레임에서 화이트 화상을 구현하다가 다음 프레임에서도 화이트 화상을 구현하는 경우의 Vgs (예를 들어, 3.12 V)가 더 낮다. 즉, 표시패널의 어떤 프레임에서 블랙 화상(즉, 비발광 상태)을 구현하다가 다음 프레임에서는 화이트 화상(즉, 발광 상태이며, 통상 휘도 300nit)을 구현하는 경우보다, 표시패널의 어떤 프레임에서 화이트 화상을 구현하다가 다음 프레임에서도 화이트 화상을 구현하는 경우가 누설 전류의 영향이 더욱 크다는 것을 알 수 있다. 이로부터, 임의의 N 번째 행 단위 화소에 데이터를 기입하는 기간에 N 번째 행 단위 화소의 인접 화소 라인들이 발광 상태에 있을 때, 그 인접 화소 라인들의 애노드 전압값이 높을수록 누설 전류의 영향이 크다는 것을 알 수 있다.
한편, 도 5(a), 도 6(a)를 설명할 때, 편의상 임의의 N 번째 행 단위 화소로부터 가장 인접해 있는 N-1, N+1 번째 행 단위 화소들의 영향만을 설명하였으나, 실제로는 이에 국한되지 않으며, N-2, N+2 번째 행 단위 화소들이나, N-3, N+3 번째 행 단위 화소들도 역시 영향을 끼친다. 다시 말해, N 번째 행 단위 화소와 가까운 화소 라인일수록 N 번째 행 단위 화소에 큰 영향을 주고, 먼 화소 라인일수록 N 번째 행 단위 화소에 미미한 영향을 준다.
인접한 화소 라인들의 애노드 간에 전압차가 있을 때, 누설 전류가 흐르게 되는 이유는 다음과 같다. 임의의 N 번째 행 단위 화소는, 인접한 화소 라인들(예를 들어, N-1 번째 행 단위 화소와 N+1 번째 단위 화소 내지는 그 이후의 인접 화소 라인들)과 유기 발광층의 정공주입층 내지 정공수송층을 소위 공통층으로써 공유한다. 그런데 유기 발광층의 정공주입층 내지 정공수송층은 OLED의 애노드와 접속하여 있다. 따라서, N 번째 행 단위 화소의 애노드와, 그의 인접 화소 라인들의 애노드 사이에 전압차가 발생하면, 소위 공통층을 타고 전류가 흐르게 되는 것이다.
이러한 누설 전류의 흐름은, 공통층의 저항이 낮을수록 더 심화된다. 또한, OLED의 소자 성능을 향상시키기 위하여 공통층에 불순물을 소량 도핑하는 경우 특히 이러한 누설 전류의 흐름이 심화된다. 불순물이 전도성을 띄는 등의 이유로 인하여 불순물의 도핑 농도가 커질수록 공통층의 저항이 낮아지고, 누설 전류가 더 많이 발생할 수 있기 때문이다. 만일 누설 전류를 우려하여 도핑 농도를 낮추게 되면, OLED의 소자 성능을 개선할 수 없다.
다시 말해서, 누설 전류의 유입을 최소화 하기 위하여, 저항을 높여 주는 방법을 생각해 볼 수도 있으나, 이러한 접근은 OLED의 소자 성능 저하라는 문제를 낳는다.
이에, 본 발명의 발명자들은 OLED 소자 구조의 변경도 없고, 화소 구동 회로의 구조 변경도 없이, 단지 화소 구동 회로의 구동 방법을 조작하여 누설 전류의 문제를 해결하는 OLED 표시 장치 구동 방법을 발명했다. 이에 관하여 다음에서 자세히 살펴본다. 이 때, N 번째 행 단위 화소가 프로그래밍 기간(t3) 일 때 인접한 다른 행 단위 화소가 비-발광 상태를 구현하도록 각 픽셀의 애노드의 전압이 제어된다는 본 발명의 사상을 적용함에 있어서는, 화소 구동 회로 종류에 제한이 없다.
도 7, 9, 11, 13은 본 발명의 실시예에 따른 OLED 표시 장치의 표시패널에서 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3)일 때, N 번째 행 단위 화소의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 발광 상태를 나타내는 개략적인 모식도이다.
도 8(a) 8(b), 10(a), 10(b), 12(a), 12(b), 14(a), 14(b)는 각각 도 7, 9, 11, 13에 대응하여, 본 발명의 실시예에 따른 OLED 표시 장치의 표시패널에서 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소 및 그의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 구동 방법을 나타내는 구동 파형도들이다.
OLED 표시 장치의 표시패널에서 임의의 N 번째 게이트 라인에 대응되는 임의의 N 번째 행 단위 화소가 일 프레임에서 다음 프레임으로 넘어가는 시점에 있을 때, 임의의 N 번째 행 단위 화소의 구동이 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 중일 경우에는 제2 노드에 OLED의 캐소드에 걸리는 전압보다 낮은 전압이 걸려 있게 된다. 즉, N 번째 행 단위 화소의 OLED의 애노드에는 캐소드의 전압보다 낮은 전압이 걸려 있게 된다. 그러므로, 임의의 N 번째 행 단위 화소는 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 중에 비발광 상태이다. 이 때, 인접한 화소 라인들도 비발광 상태에 있게 하여, 인접 화소 라인들(또는 인접 행 단위 화소들) 로부터 N 번째 행 단위 화소로 유입되는 누설 전류를 최소화한다. 보다 구체적으로, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3)에 있을 때, 인접한 화소 라인들의 애노드의 전압이 N 번째 행 단위 화소의 애노드의 전압보다 높게 걸리지 않도록 하여 전압차를 억제함으로써, 인접 화소 라인들로부터 N 번째 행 단위 화소로 유입되는 누설 전류를 최소화한다. 그러한 방법을 예를 들면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3)에 있을 때, (1) N-1 번째 행 단위 화소가 홀딩 기간(t4)을 가지고, (2) N+1 번째 행 단위 화소가 제1 초기화 기간(t11), 제2 초기화 기간(t12) 중 어느 하나의 기간을 가지거나 또는, 제1 초기화 기간(t11)과 제2 초기화 기간(t12)을 걸쳐서 가진다.
도 7은, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3)에 있을 때, 그의 인접 화소 라인들 중, N-1 와 N+1 번째 행 단위 화소들이 비발광 상태인 경우를 나타내고 있다. 여기서 점선의 화살표는 누설 전류의 유입 경로를 나타낸 것이다. 도 7 에서는 하나의 행이 6개의 화소로 구성되고, 임의의 N 번째 행을 기준으로, 전, 후 각각 가장 가까운 2개 행을 표현하여 도합 5개의 행으로 구성되는 것과 같이 표현되어 있으나, 이는 어디까지나 설명의 편의를 위한 것일 뿐, 행과 열의 구성이 이에 국한되지 않는다는 것은 자명하다.
보다 구체적으로는, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, (1) N-1 번째 행 단위 화소가 홀딩 기간(t4)을 가지고, (2) N+1 번째 행 단위 화소가 제1 초기화 기간(t11), 제2 초기화 기간(t12) 중 어느 하나의 기간을 가지거나 또는, 제1 초기화 기간(t11)과 제2 초기화 기간(t12)을 걸쳐서 가진다.
도 8(a), 8(b)는 임의의 N 번째 행 단위 화소 및 그의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 구동 방법을 나타내는 구동 파형도이다. 도 8(a), 도 8(b)는 도 3 과 같은 4T2C 구조를 화소(P)의 화소 구동 회로로써 채용하는 경우에, 도 7과 같이 표시 패널을 구동하기 위한 구동 파형도이다. 이는 예시에 불과하며, 도 7의 설명에서와 같이 표시 패널을 구동하고, 도 2의 설명에서 언급한 초기화 기간(t1), 샘플링 기간(t2), 프로그래밍 기간(t3), 홀딩 기간(t4) 및 발광 기간(t5)에 따라 구동하는, 모든 다른 구조의 화소 구동 회로에도 역시 도 7의 설명에서와 같은 본 발명의 실시예에 따른 구동 방법이 적용될 수 있다.
도 8(a)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 에 있을 때, N-1 번째 행 단위 화소는 홀딩 기간(t4)을 가지고, N+1 번째 행 단위 화소는 제2 초기화 기간(t12)을 가지도록 구동 타이밍이 조작될 수 있다.
이 때, 구동 TFT(DT)의 제1 노드(N1)와 제2 노드(N2)의 전압차가 구동 TFT(DT)의 문턱 전압보다 큰 기간인 제1 초기화 기간(t11)은, 제1 스캔 신호(SCAN1)를 흐르게 하는 TFT와 제2 스캔 신호(SCAN2)를 흐르게 하는 TFT가 동시에 턴-온되는 시점부터, EM 신호(EM)를 흐르게 하는 TFT가 턴-온되기 전까지의 시점 사이의 기간에 해당한다. 이 때, 제2 스캔 신호(SCAN2)를 흐르게 하는 TFT는, EM 신호(EM)를 흐르게 하는 TFT가 턴-온되기 전에 턴-오프될 수도 있고, EM 신호(EM)를 흐르게 하는 TFT가 턴-온됨과 동시에 턴-오프될 수도 있다.
또한, OLED의 애노드와 캐소드 사이의 전압이 OLED의 문턱 구동 전압보다 낮은 기간인 제2 초기화 기간(t12)은, 제2 스캔 신호(SCAN2)를 흐르게 하는 TFT가 턴-온되는 시점부터, 제1 스캔 신호(SCAN1)를 흐르게 하는 TFT가 턴-온되기 전까지의 시점 사이의 기간에 해당한다. 제2 초기화 기간(t12)은 제1 초기화 기간(t11)에 대하여 시간적으로 먼저 존재할 수는 있지만, 나중에 존재할 수는 없다. 즉, 제2 초기화 기간(t12), 제1 초기화 기간(t11)의 순서로 구동될 수는 있으나, 제1 초기화 기간(t11), 제2 초기화 기간(t12)의 순서로 구동될 수는 없다. 이하의 도 10, 12, 14 에서도 제1 초기화 기간(t11)과 제2 초기화 기간(t12)에 대하여 동일한 설명이 적용된다.
즉, 도 8(a)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 제2 초기화 기간(t12)을 제1 초기화 기간(t11)보다 먼저 시작하도록 구동 타이밍이 조작될 수 있다.
도 8(b)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, N-1 번째 행 단위 화소는 홀딩 기간(t4)을 가지고, N+1 번째 행 단위 화소는 제1 초기화 기간(t11)을 가지도록 구동 타이밍이 조작될 수 있다. 다시 말해, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 제2 초기화 기간(t12) 없이, 제1 초기화 기간(t11)을 거치도록 구동 타이밍이 조작될 수 있다.
OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가, 구동할 때 발광 기간(t5)과 제1 초기화 기간(t11) 사이에 제2 초기화 기간(t12)을 가지게 되면, 화소에는 제1 초기화 기간(t11) 전부터 이미 구동 TFT(DT)의 제2 노드(N2)에 구동 TFT(DT)의 문턱 전압보다 낮은 전압(예를 들어, 초기화 전압(Vinit))이 걸리게 된다. OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 (1) 초기화 기간(t1)으로서 제1 초기화 기간(t11)만을 포함하는 경우보다, (2) 초기화 기간(t1)으로서 제1 초기화 기간(t11)뿐만 아니라 제2 초기화 기간(t12) 까지도 함께 포함할 때, 애노드에 구동 TFT(DT)에 걸리는 전압보다 낮은 전압이 시간이 제2 초기화 기간(t12)만큼 증가하므로, N 번째 행 단위 화소로의 누설 전류 유입을 보다 효과적으로 막을 수 있다.
도 3 과 같은 4T2C 구조를 화소 구동 회로로써 채용할 경우에는 제1 초기화 기간(t11)과 제2 초기화 기간(t12)이 시간적으로 완전히 중첩할 수 없으나, 다른 구조의 화소 구동 회로를 채용하는 경우에는, 제1 초기화 기간(t11)과 제2 초기화 기간(12)이 시간적으로 완전히 중첩하는 경우 즉, 초기화 기간(t1)이 곧 제1 초기화 기간(t11)이거나 또는 제2 초기화 기간(t12)일 수 있다. 즉, 제1 초기화 기간(t11)이 제2 초기화 기간(t12)과 동시에 시작하고 동시에 종료할 수 있다. 다시 말해, 화소(P)의 구동 TFT의 게이트 노드와 소스 노드의 전압차를 구동 TFT의 문턱 전압보다 큰 값을 가지도록 하면서 동시에 OLED의 애노드의 전압이 OLED 구동 전압보다 낮은 전압을 가지도록 화소(P)를 구동할 수 있다.
다음으로 도 9는, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, 그의 인접 화소 라인들 중, N-1, N+1, N+2 번째 행 단위 화소들이 비발광 상태인 경우를 나타내고 있다. 여기서 점선의 화살표는 누설 전류의 유입 경로를 나타낸 것이다. 도 9 에서는 하나의 행이 6개의 화소로 구성되고, 임의의 N 번째 행을 기준으로, 전, 후 각각 가장 가까운 2개 행을 표현함으로써 도합 5개의 행으로 구성되는 것과 같이 표현되어 있으나, 이는 어디까지나 설명의 편의를 위한 것일 뿐, 행과 열의 구성이 이에 국한되지 않는다는 것은 자명하다.
보다 구체적으로는, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, (1) N-1 번째 행 단위 화소가 홀딩 기간(t4)을 가지고, (2) N+1, N+2 번째 행 단위 화소가 제1 초기화 기간(t11), 제2 초기화 기간(t12) 중 어느 하나의 기간을 가지거나 또는, 제1 초기화 기간(t11)과 제2 초기화 기간(t12)을 걸쳐서 가진다.
도 10(a), 10(b)는 임의의 N 번째 행 단위 화소 및 그의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 구동 방법을 나타내는 구동 파형도이다. 도 10(a), 도 10(b)는 도 3 과 같은 4T2C 구조를 화소 구동 회로로써 채용하는 표시 패널의 경우에, 도 9과 같이 표시 패널을 구동하기 위한 구동 파형도에 불과하다. 즉, 이는 예시에 불과하며, 도 9의 설명에서와 같이 표시 패널을 구동하고, 도 2의 설명에서 언급한 제1 초기화 기간(t11), 제2 초기화 기간(t12), 초기화 기간(t1), 샘플링 기간(t2), 프로그래밍 기간(t3), 홀딩 기간(t4) 및 발광 기간(t5)에 따라 구동하는, 모든 다른 구조의 화소 구동 회로에도 역시 도 9의 설명에서와 같은 본 발명의 실시예에 따른 구동 방법이 적용될 수 있다.
도 10(a)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, N-1 번째 행 단위 화소는 홀딩 기간(t4)을 가지고, N+1, N+2 번째 행 단위 화소는 모두 제2 초기화 기간(t12)을 가지도록 구동 타이밍을 조작할 수 있다.
즉, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 2 수평기간(2H)에 걸쳐서 제2 초기화 기간(t12)을 가지도록 구동 타이밍을 조작할 수 있다. 이 때 1 수평기간(1H)이란, 하나의 프레임을 나타내기 위하여, 표시 패널이 M 개의 게이트 라인(GL)으로 되어 있는 경우, 하나의 프레임을 나타내기 위한 시간으로 할당되어 있는 시간을 M으로 나눈 시간을 말한다. 2 수평기간(2H)이란, 1 수평기간(1H)의 두 배의 시간을 말한다.
또한, 도 10(a)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 임의의 N 번째 행 단위 화소의 제2 초기화 기간(t12)이, N-1 번째 행 단위 화소가 샘플링 기간(t2)으로 들어서기 전에 이미 시작하도록, 구동 타이밍을 조작할 수 있다.
또는, 도 10(a)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 제2 초기화 기간(t12)을 제1 초기화 기간(t11)보다 먼저 시작하도록 구동 타이밍을 조작할 수 있다. 그러나 모든 경우에 있어서, 제1 초기화 기간(t11)이 제2 초기화 기간(t12)보다 먼저 종료되지는 않는다.
도 10(b)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, N-1 번째 행 단위 화소는 홀딩 기간(t4)을 가지고, N+1, N+2 번째 행 단위 화소는 모두 제1 초기화 기간(t11)을 가지도록 구동 타이밍을 조작할 수 있다.
즉, 도 10(b)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 2 수평기간(2H)에 걸쳐서 제1 초기화 기간(t11)을 가지도록 구동 타이밍을 조작할 수 있다.
또한, 도 10(b)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 임의의 N 번째 행 단위 화소의 제1 초기화 기간(t11)이, N-1 번째 행 단위 화소가 샘플링 기간(t2)으로 들어서기 전에 이미 시작하도록, 구동 타이밍을 조작할 수 있다.
또는, 도 10(b)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 제1 초기화 기간(t11)만을 가지도록 구동 타이밍을 조작할 수 있다.
도 3 과 같은 4T2C 구조를 화소 구동 회로로써 채용할 경우에는 제1 초기화 기간(t11)과 제2 초기화 기간(t12)이 시간적으로 완전히 중첩할 수 없으나, 다른 구조의 화소 구동 회로를 채용하는 경우에는, 제1 초기화 기간(t11)과 제2 초기화 기간(12)이 시간적으로 완전히 중첩하는 경우 즉, 초기화 기간(t1)이 곧 제1 초기화 기간(t11)이거나 또는 제2 초기화 기간(t12)일 수 있다. 즉, 제1 초기화 기간(t11)이 제2 초기화 기간(t12)과 동시에 시작하고 동시에 종료할 수 있다. 다시 말해, 화소(P)의 구동 TFT의 게이트 노드와 소스 노드의 전압차를 구동 TFT의 문턱 전압보다 큰 값을 가지도록 하면서 동시에 OLED의 애노드의 전압이 OLED 구동 전압보다 낮은 전압을 가지도록 화소(P)를 구동할 수 있다.
다음으로 도 11은, 임의의 N 번째 행 단위 화소는 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, 그의 인접 화소 라인들 중, N-1, N-2, N+1 번째 행 단위 화소들이 비발광 상태인 경우를 나타내고 있다. 여기서 점선의 화살표는 누설 전류의 유입 경로를 나타낸 것이다. 도 11 에서는 하나의 행이 6개의 화소로 구성되고, 임의의 N 번째 행을 기준으로, 전, 후 각각 가장 가까운 2개 행을 표현하여 도합 5개의 행으로 구성되는 것과 같이 표현되어 있으나, 이는 어디까지나 설명의 편의를 위한 것일 뿐, 행과 열의 구성이 이에 국한되지 않는다는 것은 자명하다.
보다 구체적으로는, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, (1) N-2, N-1 번째 행 단위 화소는 모두 홀딩 기간(t4)을 가지고, (2) N+1 번째 행 단위 화소는 제1 초기화 기간(t11), 제2 초기화 기간(t12) 중 어느 하나의 기간을 가지거나 또는, 제1 초기화 기간(t11)과 제2 초기화 기간(t12)을 걸쳐서 가진다.
도 12(a), 12(b)는 임의의 N 번째 행 단위 화소 및 그의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 구동 방법을 나타내는 구동 파형도이다. 도 12(a), 도 12(b)는 도 3 과 같은 4T2C 구조를 화소 구동 회로로써 채용하는 표시 패널의 경우에, 도 11과 같이 표시 패널을 구동하기 위한 구동 파형도에 불과하다. 즉, 이는 예시에 불과하며, 도 11의 설명에서와 같이 표시 패널을 구동하고, 도 2의 설명에서 언급한 제1 초기화 기간(t11), 제2 초기화 기간(t12), 초기화 기간(t1), 샘플링 기간(t2), 프로그래밍 기간(t3), 홀딩 기간(t4) 및 발광 기간(t5)에 따라 구동하는, 모든 다른 구조의 화소 구동 회로에도 역시 도 11의 설명에서와 같은 본 발명의 실시예에 따른 구동 방법이 적용될 수 있다.
도 12(a)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, N-2, N-1 번째 행 단위 화소는 모두 홀딩 기간(t4)을 가지고, N+1 번째 행 단위 화소는 제2 초기화 기간(t12)을 가지도록 구동 타이밍을 조작할 수 있다.
즉, 도 12(a)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 제2 초기화 기간(t12)을 제1 초기화 기간(t11)보다 먼저 시작하도록 구동 타이밍을 조작할 수 있다. 그러나 어떠한 경우에 있어서도, 제1 초기화 기간(t11)이 제2 초기화 기간(t12)보다 먼저 종료되지는 않는다.
도 12(b)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, N-2, N-1 번째 행 단위 화소는 모두 홀딩 기간(t4)을 가지고, N+1 번째 행 단위 화소는 제1 초기화 기간(t11)을 가지도록 구동 타이밍을 조작할 수 있다.
즉, 도 12(b)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소(P)가 제1 초기화 기간(t11)만을 가지도록 구동 타이밍을 조작할 수 있다.
도 3 과 같은 4T2C 구조를 화소 구동 회로로써 채용할 경우에는 제1 초기화 기간(t11)과 제2 초기화 기간(t12)이 시간적으로 완전히 중첩할 수 없으나, 다른 구조의 화소 구동 회로를 채용하는 경우에는, 제1 초기화 기간(t11)과 제2 초기화 기간(12)이 시간적으로 완전히 중첩하는 경우 즉, 초기화 기간(t1)이 곧 제1 초기화 기간(t11)이거나 또는 제2 초기화 기간(t12)일 수 있다. 즉, 제1 초기화 기간(t11)이 제2 초기화 기간(t12)과 동시에 시작하고 동시에 종료할 수 있다. 다시 말해, 화소(P)의 구동 TFT의 게이트 노드와 소스 노드의 전압차를 구동 TFT의 문턱 전압보다 큰 값을 가지도록 하면서 동시에 OLED의 애노드의 전압이 OLED 구동 전압보다 낮은 전압을 가지도록 화소(P)를 구동할 수 있다.
다음으로 도 13은, 임의의 N 번째 행 단위 화소는 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, 그의 인접 화소 라인들 중, N-1, N-2, N+1, N+2 번째 행 단위 화소들이 비발광 상태인 경우를 나타내고 있다. 여기서 점선의 화살표는 누설 전류의 유입 경로를 나타낸 것이다. 도 13 에서는 하나의 행이 6개의 화소로 구성되고, 임의의 N 번째 행을 기준으로, 전, 후 각각 가장 가까운 2개 행을 표현하여 도합 5개의 행으로 구성되는 것과 같이 표현되어 있으나, 이는 어디까지나 설명의 편의를 위한 것일 뿐, 행과 열의 구성이 이에 국한되지 않는다는 것은 자명하다.
보다 구체적으로는, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, (1) N-2, N-1 번째 행 단위 화소는 모두 홀딩 기간(t4)을 가지고, (2) N+1, N+2 번째 행 단위 화소는 제1 초기화 기간(t11), 제2 초기화 기간(t12), 초기화 기간(t1) 중 어느 하나의 기간을 가지거나 또는, 제1 초기화 기간(t11)과 제2 초기화 기간(t12)을 걸쳐서 가진다.
도 14(a), 14(b)는 임의의 N 번째 행 단위 화소 및 그의 인접 화소 라인들(예를 들어, N-2, N-1, N+1, N+2 번째 행 단위 화소를 말한다)의 구동 방법을 나타내는 구동 파형도이다. 도 14(a), 도 14(b)는 도 3 과 같은 4T2C 구조를 화소 구동 회로로써 채용하는 표시 패널의 경우에, 도 13과 같이 표시 패널을 구동하기 위한 구동 파형도에 불과하다. 즉, 이는 예시에 불과하며, 도 13의 설명에서와 같이 표시 패널을 구동하고, 도 2의 설명에서 언급한 제1 초기화 기간(t13), 제2 초기화 기간(t14), 초기화 기간(t1), 샘플링 기간(t2), 프로그래밍 기간(t3), 홀딩 기간(t4) 및 발광 기간(t5)에 따라 구동하는, 모든 다른 구조의 화소 구동 회로에도 역시 도 13의 설명에서와 같은 본 발명의 실시예에 따른 구동 방법이 적용될 수 있다.
도 14(a)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, N-2, N-1 번째 행 단위 화소는 모두 홀딩 기간(t4)을 가지고, N+1, N+2 번째 행 단위 화소는 모두 제2 초기화 기간(t12)을 가지도록 구동 타이밍을 조작할 수 있다.
즉, 도 14(a)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소가 2 수평기간(2H)에 걸쳐서 홀딩 기간(t4)를 가지도록 구동 타이밍을 조작할 수 있다.
또한, 도 14(a)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소가 제2 초기화 기간(t12)을 제1 초기화 기간(t11)보다 먼저 시작하도록 구동 타이밍을 조작할 수 있다. 그러나 어떠한 경우에 있어서도, 제1 초기화 기간(t11)이 제2 초기화 기간(t12)보다 먼저 종료되지는 않는다.
또한, 도 14(a)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소가 2 수평기간(2H)에 걸쳐서 제2 초기화 기간(t12)를 가지도록 구동 타이밍을 조작할 수 있다.
도 14(b)를 참조하면, 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, N-2, N-1 번째 행 단위 화소는 홀딩 기간(t4)을 가지고, N+1, N+2 번째 행 단위 화소는 모두 제1 초기화 기간(t11)을 가지도록 구동 타이밍을 조작할 수 있다.
즉, 도 14(b)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소가 2 수평기간(2H)에 걸쳐서 홀딩 기간(t4)를 가지도록 구동 타이밍을 조작할 수 있다.
또는, 도 14(b)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소가 제1 초기화 기간(t11)만을 가지도록 구동 타이밍을 조작할 수 있다.
또한, 도 14(b)를 참조하면, OLED 표시 장치의 표시 패널을 구성하는 각 화소가 2 수평기간(2H)에 걸쳐서 제1 초기화 기간(t11)를 가지도록 구동 타이밍을 조작할 수 있다.
도 3 과 같은 4T2C 구조를 화소 구동 회로로써 채용할 경우에는 제1 초기화 기간(t11)과 제2 초기화 기간(t12)이 시간적으로 완전히 중첩할 수 없으나, 다른 구조의 화소 구동 회로를 채용하는 경우에는, 제1 초기화 기간(t11)과 제2 초기화 기간(12)이 시간적으로 완전히 중첩하는 경우 즉, 초기화 기간(t1)이 곧 제1 초기화 기간(t11)이거나 또는 제2 초기화 기간(t12)일 수 있다. 즉, 제1 초기화 기간(t11)이 제2 초기화 기간(t12)과 동시에 시작하고 동시에 종료할 수 있다. 다시 말해, 화소(P)의 구동 TFT의 게이트 노드와 소스 노드의 전압차를 구동 TFT의 문턱 전압보다 큰 값을 가지도록 하면서 동시에 OLED의 애노드의 전압이 OLED 구동 전압보다 낮은 전압을 가지도록 화소(P)를 구동할 수 있다.
요약하면, OLED 표시 장치의 표시 패널을 구성하는 임의의 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, 그의 인접한 화소 라인들을 비발광 상태로 만듦으로써 인접한 화소 라인들의 애노드의 전압이 N 번째 행 단위 화소의 애노드의 전압보다 높게 걸리지 않도록 하여, 인접 화소 라인들로부터 N 번째 행 단위 화소로 유입되는 누설 전류를 최소화한다. 이를 위하여 N 번째 행 단위 화소가 샘플링 기간(t2) 또는 프로그래밍 기간(t3) 일 때, 인접한 이전 행 단위 화소(예를 들어, N-1, N-2, N-3 번째 행 단위 화소 등을 말한다)는 적어도 1개 이상의 행이 홀딩 기간(t4)을 가지고, 인접한 이후 행 단위 화소(예를 들어, N+1, N+2, N+3 번째 행 단위 화소 등을 말한다)는 적어도 1개 이상의 행이 제1 초기화 기간(t11) 또는 제2 초기화 기간(t12)중 하나를 가지거나, 제1 초기화 기간(t11)과 제2 초기화 기간(t12)를 걸쳐서 가지도록 구동 타이밍을 조작한다.
다음의 도 15 는, 도 3의 회로도에 따라 화소 구동 회로가 구성된 경우에 있어서, 종래의 방식으로 구동하였을 때(이하 종래 기술이라 한다)와, 도 7의 설명에서와 같은 본 발명의 실시예에 따른 OLED 표시 장치의 구동 방법으로 도 8(a)의 구동 파형도를 따르게끔 구동하였을 때(이하 본 발명이라 한다)의 I-V curve를 비교한 그래프이다.
도 15 로부터, 동일한 데이터 구동 전압을 인가할 때, 종래 기술에 비하여 본 발명의 경우에 있어서 OLED에 더 높은 전류가 흐르는 것을 알 수 있다. 동일한 데이터 구동 전압 조건에서 OLED에 더 높은 전류가 흐를수록 휘도가 더 높아진다. 이는 곧 종래 기술에 비하여 본 발명의 경우는 상대적으로 낮은 데이터 구동 전압을 인가하여도 동일한 휘도를 달성할 수 있음을 의미한다. 이로써 본 발명은 데이터 구동 전압의 마진(Margin)을 증가시킬 수 있게 된다.
다음의 도 16 은, 도 3의 회로도에 따라 화소 구동 회로가 구성된 표시패널이, 블랙 화상을 구현하고 있는 상태에 시작하여 첫 번째 프레임에서 화이트 화상을 구현하고, 그 다음 두 번째 프레임에서 화이트 화상을 구현하고, 세 번째 프레임에서 화이트 화상을 구현하는 경우에 있어서, 본 발명의 구동 방법을 적용한 경우와 종래 기술의 구동 방법을 적용한 경우에 있어서의 응답 특성을 비교한 그래프이다.
도 16 을 참조하면, 종래 기술의 경우, 블랙 화상에서 화이트 화상으로 변환되는 첫 번째 프레임의 휘도보다, 화이트 화상에서 다시 화이트 화상으로 변환되는 두 번째 및 세 번째 프레임의 휘도가 더 낮은 것을 알 수 있다. 즉 동일한 화상을 표현하는 세 개의 프레임이, 각기 이전의 프레임에서 표현한 화상이 무엇이었는지에 따라 그 휘도가 달라지는 문제가 있다. 반면, 본 발명의 경우, 첫 번째 프레임의 휘도와, 나머지 두 번째, 세 번째 프레임의 휘도가 차이가 나지 않고 동일한 수준의 휘도를 나타냄을 알 수 있다. 즉 동일한 화상을 표현하는 세 개의 프레임이, 각기 이전의 프레임에서 표현한 화상이 무엇이었는지에 상관 없이 일정한 휘도를 안정적으로 나타낸다는 것을 알 수 있다.
본 발명의 실시예에 따른 OLED 표시 장치는, 임의의 N 번째 행 단위 화소가 샘플링 기간 또는 프로그래밍 기간에 있을 때, N 번째 행 단위 화소와 인접한 이전 행 단위 화소 또는 이후 행 단위 화소 중에서 적어도 1개 이상의 행 단위 화소가, 각 화소에 데이터 전압의 기록이 완료되고 난 후 부터 각 화소가 발광하기 전 까지의 기간인 홀딩 기간, 각 화소에 포함된 OLED의 애노드의 전압이 OLED 구동 전압보다 낮은 값을 가지는 기간인 제1 초기화 기간, 각 화소에 포함된 OLED에 인가되는 OLED 구동 전압을 조절하는 구동 소자의, 게이트 노드와 소스 노드의 전압차가 구동 소자의 문턱 전압보다 큰 값을 가지는 기간인 제2 초기화 기간 중 어느 하나의 기간에 있거나, 제1 초기화 기간과 제2 초기화 기간에 걸쳐서 있는 것을 특징으로 한다.
본 발명의 실시예에 따른 OLED 표시 장치의 다른 특징으로, N 번째 행 단위 화소가 샘플링 기간 또는 프로그래밍 기간에 있을 때, N 번째 행 단위 화소와 인접한 이전 행 단위 화소는 홀딩 기간에 있다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소가 샘플링 기간 또는 프로그래밍 기간에 있을 때, N 번째 행 단위 화소와 인접한 이후 행 단위 화소는 제2 초기화 기간에 있다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소는 제2 초기화 기간이, 제1 초기화 기간보다 먼저 시작된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소는 제1 초기화 기간과 제2 초기화 기간이 동시에 시작된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행의 인접한 이전 행 단위 화소가 샘플링 기간일 때, N 번째 행 단위 화소는 제1 초기화 기간 또는 제2 초기화 기간이 시작된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행의 N-1 또는 N-2 번째 행 단위 화소가 샘플링 기간일 때, N 번째 행 단위 화소는 제1 초기화 기간 또는 제2 초기화 기간이 시작된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소는 제1 초기화 기간과 제2 초기화 기간이 동시에 종료된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소의 제1 초기화 기간 또는 제2 초기화 기간은, N-1 번째 행 단위 화소의 샘플링 기간 이전 시점부터 시작된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N번째 행 단위 화소가 2 수평기간(2H)에 걸쳐서 제1 초기화 기간(t11)을 가지거나, 2 수평기간(2H)에 걸쳐서 제2 초기화 기간(t12)을 가지거나 또는, 2 수평기간(2H)에 걸쳐서 홀딩 기간(t4)을 가진다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소가 샘플링 기간 또는 프로그래밍 기간일 때, N-1 내지 N-2 번째 행 단위 화소는 모두 홀딩 기간에 있다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, OLED는 발광 소자이고, 다수의 화소 각각은 발광 소자를 구동하는 화소 구동 회로를 구비하고; 화소 구동 회로는 발광 소자와 함께 고전위 전압 공급 라인과 저전위 전압 공급 라인 사이에 직렬로 연결된 구동 소자와; 제1 스캔 신호에 응답하여 데이터 라인과 구동 소자의 게이트에 접속된 제1 노드를 서로 연결하는 제1 스위칭 소자와; 제2 스캔 신호에 응답하여 초기화 전압 공급 라인과 구동 소자의 소스에 접속된 제2 노드를 서로 연결하는 제2 스위칭 소자와; 발광 신호에 응답하여 고전위 전압 공급 라인과 구동 소자의 드레인을 서로 연결하는 제3 스위칭 소자와; 제1 및 제2 노드 사이에 접속된 제1 커패시터를 구비하고; 화소 구동 회로는 제3 스위칭 소자가 오프(off) 상태일 때, 제1 및 제2 스위칭 소자를 턴-온(turn?on)시켜 제1 및 제2 노드를 초기화하는 초기화 기간과, 제1 및 제3 스위칭 소자를 턴-온시켜 구동 소자의 문턱 전압을 센싱하는 샘플링 기간과, 제3 스위칭 소자가 오프 상태일 때, 제1 스위칭 소자를 턴-온시켜 화소에 데이터 전압을 기입하는 프로그래밍 기간과, 화소에 데이터 전압의 기록이 완료되고 난 후부터 화소가 발광하기 전 까지의, 홀딩 기간과, 제3 스위칭 소자를 턴-온시켜 구동 소자가 발광 소자에 구동 전류를 공급하는 발광 기간으로 구분하여 동작한다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, 초기화 기간은 제1 초기화 기간 또는 제2 초기화 기간을 포함하고, 제1 초기화 기간은 제1 스캔 신호에 의해 제1 스위칭 소자가, 제2 스캔 신호에 의해 제2 스위칭 소자가 턴-온된 시점부터 발광 신호에 의해 제3 스위칭 소자가 턴-온된 시점 전까지의 기간이고, 제2 초기화 기간은 제1 스캔 신호에 의해 제1 스위칭 소자가 턴-온되기 전에, 제2 스캔 신호에 의해 제2 스위칭 소자가 턴-온되어 있는 기간이다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, 제1 초기화 기간에, 발광 신호에 의해 제3 스위칭 소자가 턴-온되기 전에, 제2 스캔 신호에 의해 제2 스위칭 소자가 턴-오프되거나, 발광 신호에 의해 제3 스위칭 소자가 턴-온되면서 제2 스캔 신호에 의해 제2 스위칭 소자가 턴-오프 된다.
본 발명의 실시예에 따른 OLED 표시 장치는, N 번째 행 단위 화소로 유입되는 누설 전류에 의한 N 번째 행 단위 화소의 휘도 저하를 저지하고자, N 번째 행 단위 화소와 N 번째 행 단위 화소의 인접 화소 라인들 사이의 전압차를 최소화하도록 N 번째 행 단위 화소의 전압과 인접한 화소 라인들의 애노드의 전압을 제어하는 회로를 포함하고, 회로는 N 번째 행 단위 화소가 OLED 디스플레이 장치의 구동 타이밍 중에 샘플링 기간 또는 프로그래밍 기간에 있을 때, N 번째 행 단위 화소의 인접한 화소 라인들의 애노드의 전압이 N 번째 행 단위 화소의 애노드의 전압과 같거나 그보다 낮도록 구성된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소가 프로그래밍 기간에 있을 때 적어도 하나의 N 번째 행 단위 화소의 이전 화소 라인들이 비발광 상태가 되기 위하여, 일 화소에 대한 데이터 전압의 기입 완료 이후와 일 화소의 발광 이전 사이에 확보되는 시간적 지연을 만들도록, 회로의 애노드의 전압의 제어는 타이밍 컨트롤러에 의해서 서포트되고, 타이밍 컨트롤러는 외부 소스로부터 영상 데이터와 동기 신호들을 입력받고, 영상 데이터와 생성된 데이터 제어신호를 다수의 데이터 라인을 통해 데이터 드라이버로 출력하고, 생성된 게이트 제어신호를 다수의 게이트 라인을 통해 게이트 드라이버로 출력함으로써 OLED 디스플레이 장치의 구동 타이밍 중 프로그래밍 기간과 발광 기간 사이에 홀딩 기간이 추가된다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, N 번째 행 단위 화소가 프로그래밍 기간에 있을 때 적어도 하나의 N 번째 행 단위 화소의 이후 화소 라인들이 비발광 상태가 되기 위하여, 일 화소의 발광 이후에 일 화소에 대한 일 화소의 OLED의 애노드와 캐소드 사이에 걸리는 전압이 일 화소의 OLED의 문턱 구동 전압보다 낮은 기간이 확보되도록, 회로의 애노드의 전압의 제어는 타이밍 컨트롤러에 의해서 서포트되고, 타이밍 컨트롤러는 외부 소스로부터 영상 데이터와 동기 신호들을 입력받고, 영상 데이터와 생성된 데이터 제어신호를 다수의 데이터 라인을 통해 데이터 드라이버로 출력하고, 생성된 게이트 제어신호를 다수의 게이트 라인을 통해 게이트 드라이버로 출력함으로써 OLED 디스플레이 장치의 구동 타이밍 중 일 화소를 초기화하는 초기화 기간은 제2 초기화 기간을 포함하고, 제2 초기화 기간은, 데이터 라인과 연결된 제1 스위칭 소자가 제1 스캔 신호에 응답하여 턴온 되기 전에, 초기화 전압 공급 라인과 연결된 제2 스위칭 소자가 제2 스캔 신호에 응답하여 턴온되는 기간이다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, 회로의 애노드의 전압의 제어는 게이트 드라이버에 의해서 서포트되고, 게이트 드라이버는 타이밍 컨트롤러로부터 게이트 제어신호를 입력받고, 게이트 제어신호는 각각 다수의 게이트 라인을 통해 각 화소로 출력되는 제1 스캔 신호, 제2 스캔 신호 및 발광 신호를 포함한다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, 회로의 애노드의 전압의 제어는 데이터 드라이버에 의해서 서포트되고, 데이터 드라이버는 타이밍 컨트롤러로부터 영상 데이터와 데이터 제어신호를 입력받고, 데이터 드라이버는 변환된 데이터 전압을 다수의 데이터 라인을 통해 각 화소로 출력한다.
본 발명의 실시예에 따른 OLED 표시 장치의 또 다른 특징으로, 회로의 애노드의 전압의 제어는 다수의 화소를 포함하는 디스플레이 패널에 의해서 서프트되고, 각각 다수의 게이트 라인과 다수의 데이터 라인의 교차 영역에 구비되는 다수의 화소는 각각 OLED와, 게이트 라인과, 데이터 라인과, 고전위 전압 공급 라인과, 저전위 전압 공급 라인과, 초기화 전압 공급 라인에 접속된 화소 구동 회로를 포함한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 임의의 N 번째 행 단위 화소가 샘플링 기간 또는 프로그래밍 기간에 있을 때,
    상기 N 번째 행 단위 화소와 인접한 이전 행 단위 화소 또는 이후 행 단위 화소 중에서 적어도 1개 이상의 행 단위 화소가, 상기 각 화소에 데이터 전압의 기록이 완료되고 난 후 부터 상기 각 화소가 발광하기 전 까지의 기간인 홀딩 기간, 상기 각 화소에 포함된 OLED의 애노드의 전압이 OLED 구동 전압보다 낮은 값을 가지는 기간인 제1 초기화 기간, 상기 각 화소에 포함된 OLED에 인가되는 OLED 구동 전압을 조절하는 구동 소자의, 게이트 노드와 소스 노드의 전압차가 상기 구동 소자의 문턱 전압보다 큰 값을 가지는 기간인 제2 초기화 기간 중 어느 하나의 기간에 있거나, 상기 제1 초기화 기간과 상기 제2 초기화 기간에 걸쳐서 있는 것을 특징으로 하는, OLED 표시 장치.
  2. 제1항에 있어서,
    상기 N 번째 행 단위 화소가 상기 상기 샘플링 기간 또는 상기 프로그래밍 기간에 있을 때, 상기 N 번째 행 단위 화소와 인접한 이전 행 단위 화소는 상기 홀딩 기간에 있는 것을 특징으로 하는, OLED 표시 장치.
  3. 제1항에 있어서,
    상기 N 번째 행 단위 화소가 상기 샘플링 기간 또는 상기 프로그래밍 기간에 있을 때, 상기 N 번째 행 단위 화소와 인접한 이후 행 단위 화소는 상기 제2 초기화 기간에 있는 것을 특징으로 하는, OLED 표시 장치.
  4. 제1항에 있어서,
    상기 N 번째 행 단위 화소는 상기 제2 초기화 기간이, 상기 제1 초기화 기간보다 먼저 시작되는 것을 특징으로 하는, OLED 표시 장치.
  5. 제1항에 있어서,
    상기 N 번째 행 단위 화소는 상기 제1 초기화 기간과 상기 제2 초기화 기간이 동시에 시작되는 것을 특징으로 하는, OLED 표시 장치.
  6. 제1항에 있어서,
    상기 N 번째 행의 인접한 이전 행 단위 화소가 상기 샘플링 기간일 때, 상기 N 번째 행 단위 화소는 상기 제1 초기화 기간 또는 상기 제2 초기화 기간이 시작되는 것을 특징으로 하는, OLED 표시 장치.
  7. 제6항에 있어서,
    상기 N 번째 행의 N-1 또는 N-2 번째 행 단위 화소가 상기 샘플링 기간일 때, 상기 N 번째 행 단위 화소는 상기 제1 초기화 기간 또는 상기 제2 초기화 기간이 시작되는 것을 특징으로 하는, OLED 표시 장치.
  8. 제5항에 있어서,
    상기 N 번째 행 단위 화소는 상기 제1 초기화 기간과 상기 제2 초기화 기간이 동시에 종료되는 것을 특징으로 하는, OLED 표시 장치.
  9. 제1항에 있어서,
    상기 N 번째 행 단위 화소의 상기 제1 초기화 기간 또는 상기 제2 초기화 기간은, N-1 번째 행 단위 화소의 상기 샘플링 기간 이전 시점부터 시작되는 것을 특징으로 하는, OLED 표시 장치.
  10. 제1항에 있어서,
    상기 N 번째 행 단위 화소가 2 수평기간에 걸쳐서 상기 상기 제1 초기화 기간을 가지거나, 2 수평기간에 걸쳐서 상기 제2 초기화 기간을 가지거나 또는, 2 수평기간에 걸쳐서 상기 상기 홀딩 기간을 가지는 것을 특징으로 하는, OLED 표시 장치.
  11. 제1항에 있어서
    상기 N 번째 행 단위 화소가 상기 샘플링 기간 또는 상기 프로그래밍 기간일 때,
    N-1 내지 N-2 번째 행 단위 화소는 모두 상기 홀딩 기간에 있는 것을 특징으로 하는, OLED 표시 장치.
  12. 제1항에 있어서,
    상기 OLED는 발광 소자이고, 다수의 화소 각각은 상기 발광 소자를 구동하는 화소 구동 회로를 구비하고;
    상기 화소 구동 회로는
    상기 발광 소자와 함께 고전위 전압 공급 라인과 저전위 전압 공급 라인 사이에 직렬로 연결된 상기 구동 소자와;
    제1 스캔 신호에 응답하여 데이터 라인과 상기 구동 소자의 게이트에 접속된 제1 노드를 서로 연결하는 제1 스위칭 소자와;
    제2 스캔 신호에 응답하여 초기화 전압 공급 라인과 상기 구동 소자의 소스에 접속된 제2 노드를 서로 연결하는 제2 스위칭 소자와;
    발광 신호에 응답하여 상기 고전위 전압 공급 라인과 상기 구동 소자의 드레인을 서로 연결하는 제3 스위칭 소자와;
    상기 제1 및 제2 노드 사이에 접속된 제1 커패시터를 구비하고;
    상기 화소 구동 회로는 상기 제3 스위칭 소자가 오프(off) 상태일 때, 상기 제1 및 제2 스위칭 소자를 턴-온(turn?on)시켜 상기 제1 및 제2 노드를 초기화하는 초기화 기간과,
    상기 제1 및 제3 스위칭 소자를 턴-온시켜 상기 구동 소자의 문턱 전압을 센싱하는 상기 샘플링 기간과,
    상기 제3 스위칭 소자가 오프 상태일 때, 제1 스위칭 소자를 턴-온시켜 상기 화소에 데이터 전압을 기입하는 상기 프로그래밍 기간과,
    상기 화소에 데이터 전압의 기록이 완료되고 난 후부터 상기 화소가 발광하기 전 까지의, 상기 홀딩 기간과,
    상기 제3 스위칭 소자를 턴-온시켜 상기 구동 소자가 상기 발광 소자에 구동 전류를 공급하는 발광 기간으로 구분하여 동작하는 것을 특징으로 하는, OLED 표시 장치.
  13. 제12항에 있어서,
    상기 초기화 기간은 상기 제1 초기화 기간 또는 상기 제2 초기화 기간을 포함하고,
    상기 제1 초기화 기간은 제1 스캔 신호에 의해 상기 제1 스위칭 소자가, 제2 스캔 신호에 의해 상기 제2 스위칭 소자가 턴-온된 시점부터 발광 신호에 의해 상기 제3 스위칭 소자가 턴-온된 시점 전까지의 기간이고,
    상기 제2 초기화 기간은 상기 제1 스캔 신호에 의해 상기 제1 스위칭 소자가 턴-온되기 전에, 상기 제2 스캔 신호에 의해 상기 제2 스위칭 소자가 턴-온되어 있는 기간인 것을 특징으로 하는, OLED 표시 장치.
  14. 제13항에 있어서,
    상기 상기 제1 초기화 기간에, 상기 발광 신호에 의해 상기 제3 스위칭 소자가 턴-온되기 전에, 상기 제2 스캔 신호에 의해 상기 제2 스위칭 소자가 턴-오프되거나, 상기 발광 신호에 의해 상기 제3 스위칭 소자가 턴-온되면서 상기 제2 스캔 신호에 의해 상기 제2 스위칭 소자가 턴-오프 되는 것을 특징으로 하는, OLED 표시 장치.
  15. N 번째 행 단위 화소로 유입되는 누설 전류에 의한 상기 N 번째 행 단위 화소의 휘도 저하를 저지하고자, 상기 N 번째 행 단위 화소와 상기 N 번째 행 단위 화소의 인접 화소 라인들 사이의 전압차를 최소화하도록 N 번째 행 단위 화소의 전압과 인접한 화소 라인들의 애노드의 전압을 제어하는 회로를 포함하고, 상기 회로는 N 번째 행 단위 화소가 OLED 디스플레이 장치의 구동 타이밍 중에 샘플링 기간 또는 프로그래밍 기간에 있을 때, 상기 N 번째 행 단위 화소의 인접한 화소 라인들의 애노드의 전압이 상기 N 번째 행 단위 화소의 애노드의 전압과 같거나 그보다 낮도록 구성된 것을 특징으로 하는, 장치.
  16. 제15항에 있어서,
    상기 N 번째 행 단위 화소가 상기 프로그래밍 기간에 있을 때 적어도 하나의 상기 N 번째 행 단위 화소의 이전 화소 라인들이 비발광 상태가 되기 위하여, 일 화소에 대한 데이터 전압의 기입 완료 이후와 상기 일 화소의 발광 이전 사이에 확보되는 시간적 지연을 만들도록,
    상기 회로의 상기 애노드의 전압의 제어는 타이밍 컨트롤러에 의해서 서포트되고, 상기 타이밍 컨트롤러는 외부 소스로부터 영상 데이터와 동기 신호들을 입력받고, 영상 데이터와 생성된 데이터 제어신호를 다수의 데이터 라인을 통해 데이터 드라이버로 출력하고, 생성된 게이트 제어신호를 다수의 게이트 라인을 통해 게이트 드라이버로 출력함으로써 상기 OLED 디스플레이 장치의 구동 타이밍 중 상기 프로그래밍 기간과 발광 기간 사이에 홀딩 기간이 추가되는 것을 특징으로 하는, 장치.
  17. 제15항에 있어서,
    상기 N 번째 행 단위 화소가 상기 프로그래밍 기간에 있을 때 적어도 하나의 상기 N 번째 행 단위 화소의 이후 화소 라인들이 비발광 상태가 되기 위하여, 일 화소의 발광 이후에 상기 일 화소에 대한 일 화소의 OLED의 애노드와 캐소드 사이에 걸리는 전압이 상기 일 화소의 OLED의 문턱 구동 전압보다 낮은 기간이 확보되도록,
    상기 회로의 상기 애노드의 전압의 제어는 타이밍 컨트롤러에 의해서 서포트되고, 상기 타이밍 컨트롤러는 외부 소스로부터 영상 데이터와 동기 신호들을 입력받고, 영상 데이터와 생성된 데이터 제어신호를 다수의 데이터 라인을 통해 데이터 드라이버로 출력하고, 생성된 게이트 제어신호를 다수의 게이트 라인을 통해 게이트 드라이버로 출력함으로써 상기 OLED 디스플레이 장치의 구동 타이밍 중 상기 일 화소를 초기화하는 초기화 기간은 제2 초기화 기간을 포함하고,
    상기 제2 초기화 기간은, 데이터 라인과 연결된 제1 스위칭 소자가 제1 스캔 신호에 응답하여 턴온 되기 전에, 초기화 전압 공급 라인과 연결된 제2 스위칭 소자가 제2 스캔 신호에 응답하여 턴온되는 기간인 것을 특징으로 하는, 장치.
  18. 제15항에 있어서,
    상기 회로의 상기 애노드의 전압의 제어는 게이트 드라이버에 의해서 서포트되고, 상기 게이트 드라이버는 타이밍 컨트롤러로부터 게이트 제어신호를 입력받고, 상기 게이트 제어신호는 각각 다수의 게이트 라인을 통해 각 화소로 출력되는 제1 스캔 신호, 제2 스캔 신호 및 발광 신호를 포함하는 것을 특징으로 하는, 장치.
  19. 제15항에 있어서,
    상기 회로의 상기 애노드의 전압의 제어는 데이터 드라이버에 의해서 서포트되고, 상기 데이터 드라이버는 타이밍 컨트롤러로부터 영상 데이터와 데이터 제어신호를 입력받고, 상기 데이터 드라이버는 변환된 데이터 전압을 다수의 데이터 라인을 통해 각 화소로 출력하는 것을 특징으로 하는, 장치.
  20. 제15항에 있어서,
    상기 회로의 상기 애노드의 전압의 제어는 다수의 화소를 포함하는 디스플레이 패널에 의해서 서프트되고, 각각 다수의 게이트 라인과 다수의 데이터 라인의 교차 영역에 구비되는 상기 다수의 화소는 각각 OLED와, 게이트 라인과, 데이터 라인과, 고전위 전압 공급 라인과, 저전위 전압 공급 라인과, 초기화 전압 공급 라인에 접속된 화소 구동 회로를 포함하는 것을 특징으로 하는, 장치.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105489168B (zh) * 2016-01-04 2018-08-07 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法和显示装置
CN107437401A (zh) * 2016-05-26 2017-12-05 鸿富锦精密工业（深圳）有限公司 像素驱动电路以及具有像素驱动电路的显示装置
KR102369284B1 (ko) * 2017-06-01 2022-03-04 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR102439001B1 (ko) * 2017-07-31 2022-08-31 엘지디스플레이 주식회사 유기 발광 표시 장치
CN107492343B (zh) 2017-08-18 2020-06-09 深圳市华星光电半导体显示技术有限公司 用于oled显示设备的像素驱动电路、oled显示设备
CN109523956B (zh) * 2017-09-18 2022-03-04 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
KR102623352B1 (ko) * 2017-09-28 2024-01-09 엘지디스플레이 주식회사 유기발광표시장치 및 그의 구동방법
KR102470230B1 (ko) * 2017-10-27 2022-11-22 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102431625B1 (ko) * 2017-11-20 2022-08-10 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 구동 방법
KR102457500B1 (ko) * 2017-11-20 2022-10-20 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 구동 방법
JP7011449B2 (ja) * 2017-11-21 2022-01-26 ソニーセミコンダクタソリューションズ株式会社 画素回路、表示装置および電子機器
CN108538240B (zh) * 2018-05-29 2020-03-10 京东方科技集团股份有限公司 一种像素驱动电路及其驱动方法、显示装置
KR20190143309A (ko) * 2018-06-20 2019-12-30 삼성전자주식회사 픽셀 및 이를 포함하는 유기전계발광 표시장치
CN108806595A (zh) 2018-06-26 2018-11-13 京东方科技集团股份有限公司 像素驱动电路及方法、显示面板
CN110164363B (zh) * 2018-06-27 2021-06-22 上海视欧光电科技有限公司 一种有机发光显示装置的像素电路及其驱动方法
CN110728946A (zh) * 2018-06-29 2020-01-24 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
KR20200068120A (ko) * 2018-12-04 2020-06-15 삼성디스플레이 주식회사 유기 발광 표시 장치를 위한 표시 패널 구동 방법
KR102564356B1 (ko) * 2018-12-06 2023-08-08 엘지디스플레이 주식회사 화소회로, 유기발광표시장치 및 그의 구동방법
CN109584801A (zh) * 2018-12-14 2019-04-05 云谷（固安）科技有限公司 像素电路、显示面板、显示装置及驱动方法
KR102564366B1 (ko) * 2018-12-31 2023-08-04 엘지디스플레이 주식회사 표시 장치
KR102663403B1 (ko) * 2018-12-31 2024-05-08 엘지디스플레이 주식회사 표시장치 및 그 구동 방법
KR102646909B1 (ko) 2019-01-24 2024-03-14 삼성디스플레이 주식회사 표시 장치
CN109817159B (zh) * 2019-03-29 2021-07-20 昆山国显光电有限公司 一种像素驱动电路以及显示装置
KR102623839B1 (ko) * 2019-05-31 2024-01-10 엘지디스플레이 주식회사 표시장치, 컨트롤러, 구동회로 및 구동방법
JP7374543B2 (ja) * 2019-10-03 2023-11-07 ＪＤＩ Ｄｅｓｉｇｎ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ 合同会社 表示装置
CN111445863B (zh) 2020-05-14 2021-09-14 京东方科技集团股份有限公司 一种像素驱动电路及其驱动方法、显示装置
CN111627388B (zh) * 2020-06-28 2022-01-14 武汉天马微电子有限公司 显示面板及其驱动方法、显示装置
CN111968576B (zh) * 2020-08-21 2022-01-07 上海视涯技术有限公司 一种有机发光显示面板以及驱动方法
CN112037716B (zh) * 2020-09-21 2022-01-21 京东方科技集团股份有限公司 像素电路、显示面板和显示设备
CN112885302B (zh) * 2021-01-20 2022-06-07 合肥京东方卓印科技有限公司 一种像素电路及其驱动方法、显示基板和显示装置
KR20220155522A (ko) 2021-05-14 2022-11-23 삼성디스플레이 주식회사 표시 장치
CN114023253B (zh) * 2021-11-16 2022-09-27 武汉华星光电半导体显示技术有限公司 像素电路及显示装置
CN114694593B (zh) * 2022-03-31 2023-07-28 武汉天马微电子有限公司 像素驱动电路及其驱动方法和显示面板、显示装置
CN115064118B (zh) * 2022-06-23 2023-06-02 合肥维信诺科技有限公司 显示面板的驱动方法、驱动装置及显示装置
CN114999399B (zh) * 2022-06-30 2023-05-26 惠科股份有限公司 像素驱动电路、显示面板及显示装置
KR20240021341A (ko) * 2022-08-09 2024-02-19 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 표시 장치 및 이를 포함하는 전자 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045341A (ko) * 2002-11-21 2004-06-01 캐논 가부시끼가이샤 표시장치 및 그의 구동제어방법
KR20120072816A (ko) * 2010-12-24 2012-07-04 엘지디스플레이 주식회사 유기발광다이오드 표시장치
US20120169794A1 (en) * 2003-05-23 2012-07-05 Sony Corporation Pixel circuit, display device, and method of driving pixel circuit
KR20130029992A (ko) * 2011-09-16 2013-03-26 엘지디스플레이 주식회사 발광표시장치
KR20130055450A (ko) * 2011-11-18 2013-05-28 엘지디스플레이 주식회사 유기발광 표시장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4036209B2 (ja) * 2004-04-22 2008-01-23 セイコーエプソン株式会社 電子回路、その駆動方法、電気光学装置および電子機器
JP4033166B2 (ja) * 2004-04-22 2008-01-16 セイコーエプソン株式会社 電子回路、その駆動方法、電気光学装置および電子機器
JP2007316454A (ja) * 2006-05-29 2007-12-06 Sony Corp 画像表示装置
JP2008233123A (ja) * 2007-03-16 2008-10-02 Sony Corp 表示装置
KR101152504B1 (ko) * 2010-06-21 2012-06-01 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR101528147B1 (ko) * 2011-10-14 2015-06-12 엘지디스플레이 주식회사 발광표시장치
KR101486538B1 (ko) * 2012-08-17 2015-01-26 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치 및 그 구동 방법
KR101970574B1 (ko) * 2012-12-28 2019-08-27 엘지디스플레이 주식회사 Oled 표시 장치
JP6175718B2 (ja) * 2013-08-29 2017-08-09 株式会社Ｊｏｌｅｄ 駆動方法および表示装置
JPWO2015118599A1 (ja) * 2014-02-10 2017-03-23 株式会社Ｊｏｌｅｄ 表示装置および表示装置の駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045341A (ko) * 2002-11-21 2004-06-01 캐논 가부시끼가이샤 표시장치 및 그의 구동제어방법
US20120169794A1 (en) * 2003-05-23 2012-07-05 Sony Corporation Pixel circuit, display device, and method of driving pixel circuit
KR20120072816A (ko) * 2010-12-24 2012-07-04 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20130029992A (ko) * 2011-09-16 2013-03-26 엘지디스플레이 주식회사 발광표시장치
KR20130055450A (ko) * 2011-11-18 2013-05-28 엘지디스플레이 주식회사 유기발광 표시장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3166100A4 *

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US20160005384A1 (en) 2016-01-07
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EP3166100A4 (en) 2018-06-27
CN106663407A (zh) 2017-05-10
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