WO2020226246A1 - 화소, 화소를 포함하는 표시 장치 및 그의 구동 방법 - Google Patents

화소, 화소를 포함하는 표시 장치 및 그의 구동 방법 Download PDF

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    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0435—Change or adaptation of the frame rate of the video stream

Definitions

  • the present invention relates to a pixel, a display device including the pixel, and a driving method thereof.
  • the display device includes pixels connected to data lines and scan lines. Pixels generally include a light-emitting element and a driving transistor for controlling an amount of current flowing through the light-emitting element.
  • the driving transistor controls the amount of current flowing from the first driving power source to the second driving power supply through the light emitting element in response to the data signal. At this time, the light-emitting element generates light of a predetermined luminance in response to the amount of current from the driving transistor.
  • the present invention relates to a pixel capable of displaying an image having a desired luminance by minimizing leakage current to a gate electrode of a driving transistor, a display device including the pixel, and a driving method thereof.
  • the present invention relates to a pixel, a display device including the pixel, and a driving method thereof, which can prevent luminance deviation due to deterioration of a light emitting element and IR drop of a driving power source.
  • a pixel according to an embodiment of the present invention is connected between a first power source and a fourth node, a gate electrode connected to a first node, a first transistor, a third node, and a data line, i(i Is a natural number) a second transistor turned on in response to a scan signal supplied to the first scan line, connected between the first node and the fourth node, and corresponding to a scan signal supplied to the i-th third scan line
  • At least one of the second transistor and the fourth transistor may be the N-type transistor.
  • the fourth transistor may be the N-type transistor, and the i-th second scan line may be the same as the i+1th third scan line.
  • the second transistor may be the N-type transistor, and the i-th first scan line may be the same as the i-th third scan line.
  • the fourth transistor may be the N-type transistor, and the i-th second scan line may be the same as the i+1th third scan line.
  • the i-th second scan line may be the same as the i+1th first scan line.
  • the pixel is connected between the reference voltage and the third node, a fifth transistor turned on in response to a light emission signal supplied to a light emission control line, and is connected between the fourth node and the second node, And a sixth transistor turned on in response to the emission signal supplied to the emission control line.
  • the second transistor and the third transistor may be turned on during a first period, and the fourth transistor may be turned on during a second period after the first period.
  • the second transistor and the third transistor are turned on during a first period
  • the fourth transistor is turned on during a second period after the first period
  • the fifth transistor and the sixth transistor May be turned on during the light emission period after the second period.
  • a display device includes pixels connected to scan lines and data lines, a scan driver supplying scan signals to the scan lines, and a data driver supplying data signals to the data lines.
  • at least one pixel located on the i (i is a natural number)-th horizontal line is a first transistor connected between a first power source and a fourth node, and a gate electrode connected to the first node, A second transistor connected between the 3 node and the data line and turned on in response to a scan signal supplied to an i (i is a natural number)-th first scan line, and connected between the first node and the fourth node, A third transistor turned on in response to a scan signal supplied to the i-th scan line, a third transistor connected between the second node and an initialization voltage, and turned on in response to a scan signal supplied to the i-th scan line.
  • the third transistor may be an N-type transistor.
  • the scan driver may supply one of a first polarity or a second polarity opposite to the first polarity to the first to third scan lines.
  • the display device further includes a light emission driver supplying light emission signals to light emission control lines, wherein the at least one pixel is connected between a reference voltage and the third node, and is supplied to the light emission control line.
  • a fifth transistor turned on in response to a light emission signal
  • a sixth transistor connected between the fourth node and the second node and turned on in response to the light emission signal supplied to the light emission control line. can do.
  • the scan driver sets scan signals supplied to the first and third scan lines during a first period to a turn-on level, and supplies them to the second scan lines during a second period after the first period. It is possible to set the scanned signal to be a turn-on level.
  • the scan driver sets scan signals supplied to the first and third scan lines during a first period to a turn-on level, and supplies them to the second scan lines during a second period after the first period.
  • the scan signal to be turned on may be set as a turn-on level
  • the light emission signal may be set as a turn-on level during the light emission period after the second period.
  • a method of driving a display device is a method of driving a display device including a plurality of pixels.
  • the pixels at least one pixel positioned on an i (i is a natural number)-th horizontal line Is connected between the first power source and the fourth node, the gate electrode is connected to the first node, the first transistor is connected between the third node and the data line, and is supplied to the i (i is a natural number)-th first scanning line.
  • the third transistor may be an N-type transistor.
  • the at least one pixel is connected between the reference voltage and the third node, the fifth transistor is turned on in response to the light emission signal supplied to the light emission control line, the fourth node and the second A sixth transistor connected between nodes and turned on in response to the light emission signal supplied to the light emission control line, the method further comprising: the fifth transistor and the fifth transistor during a light emission period after the second period It may further include the step of turning on the sixth transistor.
  • a pixel, a display device including a pixel, and a driving method thereof according to the present invention minimize leakage current to a gate electrode of a driving transistor, thereby improving driving reliability and power consumption.
  • the pixel, the display device including the pixel, and the driving method thereof according to the present invention improve the luminance deviation due to deterioration of the light emitting element and the IR drop of the driving power, so that an image with a desired luminance can be stably displayed. .
  • FIG. 1 is a block diagram illustrating a configuration of a display device according to an exemplary embodiment.
  • FIG. 2 is a diagram schematically illustrating a scan driver illustrated in FIG. 1.
  • FIG. 3 is a diagram illustrating an example of a scan signal output from a scan driver illustrated in FIG. 1.
  • FIG. 4 is a circuit diagram illustrating a pixel according to a first exemplary embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a high-frequency operation of a display device according to an exemplary embodiment of the present invention.
  • FIG. 6 is a diagram illustrating a low-frequency operation according to an embodiment of the present invention.
  • FIG. 7 is a timing diagram illustrating a method of driving a display device according to a first exemplary embodiment of the present invention.
  • 8 to 12 illustrate equivalent circuits of pixels according to an embodiment of the present invention in each section of the timing diagram shown in FIG. 7.
  • FIG. 13 is a circuit diagram illustrating a pixel according to a second exemplary embodiment of the present invention.
  • FIG. 14 is a timing diagram illustrating a method of driving a display device according to a second exemplary embodiment of the present invention.
  • FIG. 15 is a circuit diagram illustrating a pixel according to a third exemplary embodiment of the present invention.
  • 16 is a timing diagram illustrating a method of driving a display device according to a third exemplary embodiment of the present invention.
  • FIG. 17 is a circuit diagram illustrating a pixel according to a fourth exemplary embodiment of the present invention.
  • FIG. 18 is a timing diagram illustrating a method of driving a display device according to a fourth exemplary embodiment of the present invention.
  • FIG. 19 is a circuit diagram illustrating a pixel according to a fifth exemplary embodiment of the present invention.
  • FIG. 20 is a timing diagram illustrating a method of driving a display device according to a fifth exemplary embodiment of the present invention.
  • 21 is a circuit diagram illustrating a pixel according to a sixth embodiment of the present invention.
  • FIG. 22 is a timing diagram illustrating a method of driving a display device according to a sixth embodiment of the present invention.
  • FIG. 1 is a block diagram illustrating a configuration of a display device according to an exemplary embodiment.
  • a display device 1 includes a timing controller 10, a data driver 20, a scan driver 30, a light emitting driver 40, and a display 50. can do.
  • the timing controller 10 may provide grayscale values and control signals to the data driver 20 to suit the specifications of the data driver 20.
  • the timing controller 10 may provide a clock signal, a scan start signal, and the like to the scan driver 30 so as to conform to the specifications of the scan driver 30.
  • the timing control unit 10 may provide a clock signal, a light emission stop signal, and the like to the light emission driver 40 so as to conform to the specifications of the light emission driver 40.
  • the data driver 20 may generate data voltages to be provided to the data lines D1 to Dm by using gray scale values and control signals received from the timing controller 10. For example, the data driver 20 may sample grayscale values using a clock signal and apply data voltages corresponding to the grayscale values to the data lines D1 to Dm in units of pixel rows.
  • m can be a natural number.
  • the scan driver 30 may receive a clock signal, a scan start signal, and the like from the timing controller 10 and generate scan signals to be provided to the scan lines S11 to S1n, S21 to S2n, and S31 to S3n.
  • n can be a natural number.
  • the scan driver 30 may be configured in the form of a shift register, and generate scan signals in a manner that sequentially transfers the pulse of the turn-on level of the scan start signal to the next stage according to the control of the clock signal. I can.
  • the scan driver 30 may provide scan signals having pulses of opposite polarities.
  • the polarity may mean the logic level of a pulse.
  • the scan driver 30 provides a scan signal of a first polarity to at least some of the first to third scan lines S11 to S1n, S21 to S2n, and S31 to S3n, and A scanning signal having an opposite second polarity may be provided.
  • the scan driver 30 may include first stages providing a first polarity scan signal and second stages providing a second polarity scan signal.
  • scanning signals of the first polarity provided as at least a portion of the first to third scan lines S11 to S1n, S21 to S2n, and S31 to S3n may have the same or different waveforms.
  • the scan signals of the first polarity may have a delayed relationship in time with each other.
  • the scan signal of the second polarity provided as the rest of the first to third scan lines S11 to S1n, S21 to S2n, and S31 to S3n has an opposite phase to any one of the first polarity scan signals.
  • the pulse When the pulse has a first polarity, the pulse may have a low level gate-on voltage.
  • the gate-on voltage of the first polarity pulse When the gate-on voltage of the first polarity pulse is supplied to the gate electrode of the P-type transistor, the P-type transistor may be turned on. It is assumed that a voltage of a sufficiently high level compared to the gate electrode is applied to the source electrode of the P-type transistor.
  • the P-type transistor may be a PMOS.
  • the pulse when the pulse has the second polarity, the pulse may have a high level gate-on voltage.
  • the gate-on voltage of the second polarity pulse is supplied to the gate electrode of the N-type transistor, the N-type transistor may be turned on. It is assumed that a voltage of a sufficiently low level compared to the gate electrode is applied to the source electrode of the N-type transistor.
  • the N-type transistor may be an NMOS.
  • the light emission driver 40 may receive a clock signal, a light emission stop signal, and the like from the timing control unit 10 to generate light emission signals to be provided to the light emission control lines E1 to En.
  • the light emission driver 40 may sequentially provide light emission signals having a turn-off level pulse to the light emission control lines E1 to En.
  • the light-emitting driver 40 may be configured in the form of a shift register, and generates light-emitting signals in a manner that sequentially transfers the turn-off level pulse of the light-emitting stop signal to the next light-emitting stage under control of a clock signal. can do.
  • the display unit 50 includes pixels PX.
  • the pixel PX may be connected to the corresponding data line, the first to third scan lines S11 to S1n, S21 to S2n, and S31 to S3n, and the emission control line En.
  • n first to third scanning lines S11 to S1n, S21 to S2n, S31 to S3n and n emission control lines E1 to En are shown, but the technical idea of the present invention is not limited thereto. . That is, in various embodiments, the pixels currently located on the horizontal line may be additionally connected to the scan lines located on the horizontal line before or after, corresponding to the circuit structure of the pixels PX. To this end, dummy scan lines and/or dummy light emission control lines, not shown, may be additionally formed on the display unit 50.
  • first scan lines S11 to S1n, second scan lines S21 to S2n, and third scan lines S31 to S3n are illustrated, but the technical idea of the present invention is not limited thereto. That is, in various embodiments, any one of the first scan lines S11 to S1n to the second scan lines S21 to S2n and the second scan lines S31 to S3n, corresponding to the circuit structure of the pixels PX, or Only two scan lines may be provided in the display device 1.
  • emission control lines E1 to En are illustrated in FIG. 1, the technical idea of the present invention is not limited thereto. That is, in various embodiments, inverted emission control lines, not illustrated, may be additionally formed corresponding to the circuit structure of the pixel PX. The inverted emission control lines may receive an inverted emission signal obtained by inverting the emission signal.
  • FIG. 2 is a diagram schematically illustrating a scan driver illustrated in FIG. 1
  • FIG. 3 is a diagram illustrating an example of a scan signal output from the scan driver illustrated in FIG. 1.
  • 2 and 3 illustrate an example in which n (n is a natural number of 2 or more) stages ST are included in the scan driver 30.
  • the scan driver 30 supplies the first scan signals SS11 to SS1n having the first polarity to the first scan lines S11 to S1n is illustrated, but the following description will be given by the scan driver 30 ) May be applied to embodiments in which a second scan signal having a first polarity and a third scan signal having a second polarity are respectively supplied to the second scan lines S21 to S2n and the third scan lines S31 to S3n.
  • the scan driver 30 includes a plurality of stages ST1 to STn.
  • Each of the stages ST1 to STn is connected to any one of the first scan lines S11 to S1n, and a first scan signal SS11 is used as the first scan lines S11 to S1n in response to the scan start signal GSP. ⁇ SS1n).
  • the i-th (i is a natural number) stage STi may supply the first scan signal SS1i to the i-th first scan line Sii.
  • the first stage ST1 supplies the first scan signal SS11 to the first scan line S11 connected thereto in response to the scan start signal GSP.
  • the remaining stages ST2 to STn are scanned signals SS12 to SS1n with first scan lines S12 to S1n connected thereto in response to an output signal (ie, a first scan signal) supplied from the previous stage. ).
  • the i-th stage STi corresponds to the first scanning signal SS1i-1 supplied from the i-1th stage STi-1, and the first scanning signal ( SS1i) can be supplied.
  • the scan driver 30 may receive clock signals CLK1 and CLK2.
  • FIG. 2 an example in which the first clock signal CLK1 and the second clock signal CLK2 are supplied is shown, but the technical idea of the present invention is not limited thereto, and according to implementation, more than two clock signals are applied to the scan driver ( 30) can be supplied.
  • the first clock signal CLK1 and the second clock signal CLK2 are supplied to different stages ST.
  • the first clock signal CLK1 may be supplied to odd-numbered stages
  • the second clock signal CLK2 may be supplied to even-numbered stages.
  • the opposite is also possible.
  • the first clock signal CLK1 and the second clock signal CLK2 may be supplied to the first scan lines S11 to S1n as the first scan signal SS1.
  • the first clock signal CLK1 and the second clock signal CLK2 are set as square wave signals that repeat a gate-on voltage (for example, a low level) and a gate-off voltage (for example, a high level).
  • the gate-on voltage period in one period of the first clock signal CLK1 and the second clock signal CLK2 may be set shorter than the gate-off voltage period.
  • the gate-on voltage period corresponds to the width of the first scan signal SS1 and may be variously set according to the circuit structure of the pixel PX.
  • the first clock signal CLK1 and the second clock signal CLK2 may have the same period (eg, 2H) and may be set as signals whose phase is shifted.
  • the first clock signal CLK1 and the second clock signal CLK2 may be set to be shifted by half a period compared to a previously supplied clock signal.
  • the second clock signal CLK2 may be set to shift the phase by half a period from the first clock signal CLK1. have.
  • the gate-on voltage period of the first clock signal CLK1 and the second clock signal CLK2 may be set shorter than the gate-off voltage period. For example, when the period of the first clock signal CLK1 and the second clock signal CLK2 is set to 2H, the gate-on voltage period of the first clock signal CLK1 and the second clock signal CLK2 is 1H. Can be shorter. In this embodiment, the first clock signal CLK1 and the second clock signal CLK2 may be set to be shifted in phase by half a period.
  • First scan signals SS1i and SS1i+1 output to the i-th first scan line S1i and i+1th first scan line S1i+1 based on the clock signals CLK1 and CLK2 set as described above. ) May be the same as that shown in FIG. 3.
  • the technical idea of the present invention is not limited to the above. That is, in various embodiments, when the gate-on voltage period of the first clock signal CLK1 and the second clock signal CLK2 is set equal to the gate-off voltage period, the output to the i-th first scan line Sii The falling edge of the first scan signal SS1i and the rising edge of the first scan signal SS1i+1 output to the i+1th first scan line S1i+1 may be synchronized.
  • FIG. 4 is a circuit diagram illustrating a pixel according to a first exemplary embodiment of the present invention.
  • a pixel PX positioned on the i-th horizontal line and connected to the j-th data line Dj is illustrated as an example.
  • the pixel PX according to the first exemplary embodiment of the present invention includes first to sixth transistors T1 to T6, first and second capacitors C1 and C2, and an organic light emitting diode. OLED).
  • the first transistor T1 is connected between the first driving power ELVDD and one end of the sixth transistor T6, that is, the fourth node N4.
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 is turned on according to the voltage applied to the first node N1, and the amount of current flowing from the first driving power ELVDD to the organic light emitting diode OLED via the sixth transistor T6 is controlled. Can be controlled.
  • the first transistor T1 may be referred to as a driving transistor.
  • the second transistor T2 is connected between the third node N3 and the data line Dj.
  • the gate electrode of the second transistor T2 is connected to the first scanning line Sii.
  • the second transistor T2 may be turned on in response to a first scan signal applied to the first scan line Sii.
  • a data signal applied to the data line Dj may be supplied to the third node N3.
  • the third transistor T3 is connected between the first node N1 and the fourth node N4.
  • the gate electrode of the third transistor T3 is connected to the third scanning line S3i.
  • the third transistor T3 may be turned on in response to a third scan signal applied to the third scan line S3i.
  • the fourth transistor T4 is connected between the second node N2 and the initialization voltage Vint.
  • the gate electrode of the fourth transistor T4 is connected to the second scanning line S2i.
  • the fourth transistor T4 may be turned on in response to a second scan signal applied to the second scan line S2i.
  • the initialization voltage Vint may be supplied to the second node N2, that is, an anode electrode of the organic light emitting diode OLED.
  • the initialization voltage Vint may have a voltage value lower than that of the second driving power ELVSS.
  • the initialization voltage Vint may be -3.5V, but is not limited thereto.
  • the fifth transistor T5 is connected between the reference voltage Vref and the third node N3.
  • the gate electrode of the fifth transistor T5 is connected to the emission control line Ei.
  • the fifth transistor T5 may be turned on in response to an emission signal supplied to the emission control line Ei.
  • the reference voltage Vref may be supplied to the third node N3.
  • the voltage of the third node N3 can be stably maintained even when the first capacitor C1 is floating, and as a result, the second capacitor ( In conjunction with C2), the gate voltage of the first transistor T1 (that is, the voltage of the first node N1) may be stably maintained.
  • the reference voltage Vref may have a positive voltage value or a negative voltage value, and a specific value thereof is not particularly limited.
  • the sixth transistor T6 is connected between the fourth node N4 and the second node N2.
  • the gate electrode of the sixth transistor T6 is connected to the emission control line Ei.
  • the sixth transistor T6 may be turned on in response to an emission signal supplied to the emission control line Ei. When the sixth transistor T6 is turned on, the fourth node N4 and the second node N2 may be electrically connected.
  • the first capacitor C1 is connected between the first node N1 and the third node N3.
  • the first capacitor C1 may store a voltage corresponding to a voltage difference between the first node N1 and the third node N3.
  • the first capacitor C1 may control the voltage of the first node N1 and the third node N3.
  • the first capacitor C1 may be referred to as a storage capacitor.
  • the second capacitor C2 is connected between the first node N1 and the second node N2.
  • the second capacitor C2 may store a voltage corresponding to a voltage difference between the first node N1 and the second node N2.
  • the second capacitor C2 may control the voltage of the first node N1 and the second node N2.
  • the second capacitor C2 may control the voltage of the second node N2 in response to the threshold voltage of the organic light emitting diode OLED, and in connection with the first capacitor C1
  • the voltage of the first node N1 may be controlled according to the controlled voltage of the second node N2.
  • the threshold voltage of the organic light emitting diode OLED may increase as the organic light emitting diode OLED deteriorates, and accordingly, the amount of current required for the organic light emitting diode OLED to emit light with the same luminance may increase.
  • the second capacitor C2 is applied at both ends (the first node N1 and the second node N2) in response to the threshold voltage of the organic light emitting diode OLED during the data writing period described later.
  • the voltage is controlled, and the voltage of the first node N1 is controlled by reflecting the threshold voltage of the light emitting diode OLED during the light emission period.
  • the gate-source voltage Vgs of the first transistor T1 is controlled so that the amount of current flowing through the organic light emitting diode OLED can be controlled. Accordingly, in the present invention, deterioration of the organic light emitting diode (OLED) is compensated and the organic light emitting diode (OLED) emits light with a desired luminance.
  • an anode electrode may be connected to the second node N2, and a cathode electrode may be connected to the second driving power ELVSS.
  • the second driving power ELVSS may be set lower than the first driving power ELVDD.
  • the second driving power ELVDD may be set to -2.6V, but is not limited thereto.
  • the organic light emitting diode OLED may include an internal parasitic capacitor (Coled, hereinafter referred to as an organic capacitor).
  • an organic capacitor When the initialization voltage Vint is supplied to the anode electrode of the organic light emitting diode OLED through the fourth transistor T4, the organic capacitor Coled is discharged, thereby improving the black expression capability of the pixel PX.
  • the organic capacitor (Coled) charges a predetermined voltage in response to the current supplied during the previous frame period.
  • the organic light emitting diode (OLED) can easily emit light even by a low current.
  • a black data signal may be supplied to the pixel PX during the current frame period.
  • a black data signal is supplied, ideally, no current should be supplied to the organic light emitting diode (OLED).
  • OLED organic light emitting diode
  • a predetermined leakage current may be supplied to the organic light emitting diode OLED. In this case, if the organic capacitor Coled is in a charged state, the organic light emitting diode OLED may emit fine light, and accordingly, the black expression capability is deteriorated.
  • the organic capacitor Coled when the organic capacitor Coled is discharged by the initialization voltage Vint as in the present invention, the organic light emitting diode OLED is set to a non-emission state even if a leakage current is supplied. That is, in the present invention, the organic capacitor Coled is discharged using the initialization voltage Vint, and accordingly, the black expression capability may be improved.
  • the pixel PX includes an oxide semiconductor thin film transistor and a Low Temperature Poly-Silicon (LTPS) thin film transistor.
  • LTPS Low Temperature Poly-Silicon
  • the oxide semiconductor thin film transistor includes a gate electrode, a source electrode, and a drain electrode.
  • An oxide semiconductor thin film transistor includes an active layer formed of an oxide semiconductor.
  • the oxide semiconductor may be set as an amorphous or crystalline oxide semiconductor.
  • the oxide semiconductor thin film transistor may be composed of an N-type transistor.
  • the oxide semiconductor thin film transistor can be processed at a low temperature and has a lower charge mobility compared to the LTPS thin film transistor. Such an oxide semiconductor thin film transistor has excellent off-current characteristics.
  • the LTPS thin film transistor includes a gate electrode, a source electrode, and a drain electrode.
  • the LTPS thin film transistor has an active layer made of polysilicon.
  • Such an LTPS thin film transistor may be composed of a P type thin film transistor or an N type thin film transistor. In an embodiment of the present invention, it is assumed that the LTPS thin film transistor is composed of a P-type transistor.
  • the LTPS thin film transistor has high electron mobility, and thus has fast driving characteristics.
  • the third and fourth transistors T3 and T4 are composed of oxide semiconductor thin film transistors, and the first, second, fifth and sixth transistors T1, T2, T5 and T6 are LTPS.
  • An embodiment of a thin film transistor is shown. Accordingly, in the embodiment of FIG. 4, the first and second scan signals supplied to the gate electrodes of the third and fourth transistors T3 and T4 have a first polarity and are supplied to the sixth transistor T6.
  • the third scan signal has a second polarity.
  • the third transistor T3 includes an oxide semiconductor thin film transistor having excellent off-current characteristics, that is, an N-type transistor. Accordingly, when the first transistor T1 is driven and current is supplied from the first driving power ELVDD to the organic light emitting diode OLED via the sixth transistor T6, the third transistor T3 The occurrence of leakage current can be prevented more efficiently.
  • the technical idea of the present invention is not limited thereto, and the transistors of the pixel PX may be configured in various ways, and signals supplied to the pixel PX may be changed accordingly.
  • FIG. 5 is a diagram for describing a high-frequency operation of a display device according to an exemplary embodiment
  • FIG. 6 is a diagram for describing a low-frequency operation according to an exemplary embodiment of the present invention.
  • the display device When the display device is driven by the high frequency driving method, it can be expressed that the display device is in the first driving mode. In addition, when the display device is driven by the low frequency driving method, it may be expressed that the display device is in the second driving mode.
  • the first driving mode may be a general driving mode. That is, when the user uses the display device, frames may be displayed at 20 Hz or more, for example, 60 Hz.
  • the second driving mode may be a low power driving mode.
  • frames may be displayed at less than 20 Hz, for example, 1 Hz.
  • a case in which only the time and date are displayed in the “always on mode” of the commercial mode may correspond to the second driving mode.
  • one period may include a plurality of frames.
  • One period is a period defined arbitrarily and is a period defined for comparison with the second driving mode.
  • One period may mean the same time interval in the first and second driving modes.
  • each of the frames may include a data writing period WP and a light emission period EP.
  • the first frame of the first period includes the data writing period WP and the light emission period EP, and the remaining frames of the first period include the emission period EP.
  • the pixel PX may display the same image for one cycle based on the data voltage supplied during the data writing period WP of the first frame during one cycle.
  • first to third scan signals are supplied to the first to third scan lines S1i, S2i and S3i during the data writing period WP of the first and second driving modes, and the data line ( A data signal is supplied to Dj), and voltages of the first to third nodes N1 to N3, the first capacitor C1, and the second capacitor C2 may be set in response thereto.
  • a light emission signal is supplied to the light emission control line Ei, and the first to third nodes N1 to N3 and the first set during the data writing period WP
  • the organic light emitting diode OLED may emit light based on the voltages of the capacitor C1 and the second capacitor C2.
  • FIGS. 8 to 12 are Represents an equivalent circuit.
  • Figs. 7 to 12 in the high frequency operation shown in Fig. 5 and the low frequency operation shown in Fig. 6, the operation in an arbitrary frame including the data writing period WP and the light emission period EP is shown.
  • Such an arbitrary frame may be any one of a plurality of frames constituting one period in a high-frequency operation, or may be the first frame among a plurality of frames constituting one period in a low-frequency operation.
  • FIGS. 7 to 12 a method of driving a pixel PX positioned on the i-th horizontal line and connected to the j-th data line Dj as shown in FIG. 4 is illustrated as a representative example.
  • the scan signals supplied to the first to third scan lines Sii, S2i, and S3i, the emission signal supplied to the emission control line Ei, and the data signal supplied to the data line Dj are One example is shown.
  • a scan signal of a first polarity may be supplied to the first and second scan lines S1i and S2i, and a scan signal of a second polarity may be supplied to the third scan line S3i. have.
  • the data writing period WP may include a first period P1, a second period P2, a third period P3, and a fourth period P4.
  • a voltage corresponding to the data signal and a voltage for compensating the threshold voltage of the organic light emitting diode OLED may be written to the pixel PX.
  • the anode voltage of the organic light emitting diode OLED may be initialized.
  • the organic light emitting diode OLED may emit light based on a data voltage written during the data writing period WP and a threshold voltage compensation value of the organic light emitting diode OLED.
  • a low-level first scan signal is supplied to the first scan line S1i, and the second and third scan lines S2i and S3i As a result, the second and third scan signals of the high level are respectively supplied. Then, the second transistor T2 and the third transistor T3 are turned on in response to the first scan signal and the third scan signal, respectively, and the fourth transistor T4 is turned on in response to the second scan signal. Is off.
  • a high-level light emission signal is supplied through the light emission control line Ei during the first period P1. Then, the fifth transistor T5 and the sixth transistor T6 are turned off in response to the emission signal.
  • the pixel PX in the first period P1 may be represented by the equivalent circuit shown in FIG. 8.
  • the data signal DATA in the current frame is supplied through the data line Dj, and the data signal DATA is supplied to the third node N3.
  • DATA corresponding to the voltage (Vdata).
  • the first node N1 is set to a voltage lowered by the threshold voltage Vth of the first transistor T1 from the voltage of the first driving power ELVDD.
  • the second node N2 is set to a voltage raised by the threshold voltage Voled,th of the organic light emitting diode OLED from the voltage of the second driving power ELVSS.
  • the voltages VN1, VN2, and VN3 of the first to third nodes N1 to N3 during the first period P1 are as shown in Equations 1 to 3 below, respectively.
  • a high-level scan signal is supplied to the first and second scan lines S1i and S2i during the second period P2, and the third scan line S3i ), a low-level scan signal is supplied. Then, the second transistor T2 is turned off in response to the first scan signal transitioned to the high level, and the third transistor T3 is turned off in response to the third scan signal transitioned to the low level.
  • the pixel PX in the second period P2 may be represented by the equivalent circuit shown in FIG. 9.
  • the voltages of the first to third nodes N1 to N3 are stably maintained at the voltage set in the first period P1 by the first capacitor C1 and the second capacitor C2. I can.
  • a high level first scan signal is supplied to the first scan line S1i, and the second and third scan lines S2i , S3i) are supplied with the second and third scan signals of the low level, respectively.
  • the fourth transistor T4 is turned on in response to the second scan signal transitioned to the low level.
  • the pixel PX in the third period P3 may be represented by the equivalent circuit shown in FIG. 10.
  • the initialization voltage Vint is supplied to the second node N2.
  • the voltage of the second node N2 changes from the voltage of the previous period maintained by the second capacitor C2 to the initialization voltage Vint. Accordingly, the voltage VN2 of the second node N2 and the voltage change ⁇ VN2 of the second node N2 during the third period P3 are as shown in Equations 4 and 5 below, respectively.
  • the voltages of the first node N1 and the third node N3 may also be changed. Specifically, since the first transistor T1, the first capacitor C1, and the second capacitor C2 are in a floating state during the third period P3, when the voltage of the second node N2 is changed, the first The voltages of the node N1 and the third node N3 may also be changed by the voltage change amount of the second node N2 from the voltage of the previous period maintained by the first capacitor C1. Accordingly, the voltages VN1 and VN3 of the first node N1 and the third node N3 during the second period P2 are as shown in Equations 6 and 7 below, respectively.
  • the organic capacitor Coled of the organic light emitting diode OLED may be discharged.
  • the black expression capability of the pixel PX may be improved in the subsequent light emission period EP.
  • high-level first and second scan signals are respectively supplied to the first and second scan lines S1i and S2i during the fourth period P4.
  • a third scan signal of a low level is supplied to the third scan line S3i.
  • the fourth transistor T4 is turned off in response to the second scan signal transitioned to the high level.
  • the pixel PX in the third period P3 may be represented by the equivalent circuit shown in FIG. 11.
  • the fourth period P4 the voltages of the first to third nodes N1 to N3 are stably maintained at the voltage set in the third period P3 by the first capacitor C1 and the second capacitor C2. Can be.
  • high-level first and second scan signals are respectively supplied to the first and second scan lines Sii and S2i during the light emission period EP, A third scan signal of a low level is supplied to the third scan line S3i. Then, the second transistor T2, the third transistor T3, and the fourth transistor T4 are turned off in response to the first to third scan signals.
  • a low-level light emission signal is supplied through the light emission control line Ei during the light emission period EP. Then, the fifth transistor T5 and the sixth transistor T6 are turned on in response to the emission signal.
  • the pixel PX in the light emission period EP may be represented by an equivalent circuit shown in FIG. 12. Since the fifth transistor T5 is turned on during the light emission period EP, the reference voltage Vref is supplied to the third node N3, and the voltage of the third node N3 changes to the reference voltage Vref. do. Accordingly, during the light emission period EP, the voltage VN3 of the third node N3 and the voltage change amount ⁇ VN3 of the third node N3 are as shown in Equations 8 and 9 below, respectively.
  • the voltages of the first node N1 and the second node N2 may also be changed.
  • the voltage change amount of the third node N3 is the first capacitor C1 and the second capacitor C2.
  • the voltage of the first node N1 may be changed in response to a voltage change amount distributed to the first capacitor C1. Accordingly, the voltage of the first node N1 during the light emission period EP is as shown in Equation 10 below.
  • Cst is the capacitance of the first capacitor C1
  • Cself is the capacitance of the second capacitor C2.
  • the difference between the voltages of the first driving power ELVDD and the first node N1, that is, the gate-source voltage Vgs, is applied to the first transistor T1.
  • a corresponding current can flow.
  • the current flowing through the first transistor T1 is supplied to the organic light emitting diode OLED via the sixth transistor T6 in a turned-on state. Then, the organic light emitting diode OLED may emit light with a luminance corresponding to the amount of current supplied.
  • the current Ioled supplied to the organic light emitting diode OLED is as Equation 11 below.
  • ⁇ P is the carrier mobility of the first transistor T1
  • C ox is the capacitance of the gate oxide layer of the first transistor T1
  • W/L is the ratio of the width and length of the first transistor T1.
  • the current Ioled supplied to the organic light emitting diode OLED during the light emitting period EP is removed from the influence of the IP drop caused by the first driving power ELVDD, and the organic light emitting diode ( It can be seen that the threshold voltage (Voled,th) of OLED) increases.
  • the third transistor T3 maintains a turn-off state.
  • the third transistor T3 is formed of an N-type transistor having excellent off-current characteristics. Accordingly, a portion of the driving current flowing through the first transistor T1 from the first driving power ELVDD during the light emitting period EP may be prevented from leaking through the third transistor T3.
  • the data writing period WP is illustrated as including the first to fourth periods P1 to P4, the technical idea of the present invention is not limited thereto. That is, as described with reference to FIGS. 2 and 3, in an embodiment in which the gate-on voltage period of the clock signals for generating scan signals is set equal to the gate-off voltage period, the data writing period WP is the second The period P2 and the fourth period P4 may not be included.
  • FIG. 13 is a circuit diagram illustrating a pixel according to a second exemplary embodiment of the present invention
  • FIG. 14 is a timing diagram illustrating a method of driving a display device according to the second exemplary embodiment of the present invention.
  • a pixel PX_1 positioned on the i-th horizontal line and connected to the j-th data line Dj is illustrated as an example.
  • a pixel PX_1 according to the second exemplary embodiment of the present invention includes first to sixth transistors T1 to T6, first and second capacitors C1 and C2, and an organic light emitting diode ( OLED).
  • the pixel PX_1 according to the second exemplary embodiment of the present invention is substantially the same as the pixel PX illustrated in FIG. 4 except that the fourth transistor T4_1 is formed of an N-type transistor. Accordingly, in FIG. 13, the same components as those shown in FIG. 4 are assigned the same numerals, and detailed descriptions thereof are omitted.
  • the fourth transistor T4_1 is connected between the second node N2 and the initialization voltage Vint.
  • the gate electrode of the fourth transistor T4_1 is connected to the second scanning line S2i_1.
  • the fourth transistor T4_1 may be turned on in response to a second scan signal applied to the second scan line S2i_1.
  • the initialization voltage Vint may be supplied to the second node N2, that is, the anode electrode of the organic light emitting diode OLED.
  • a scan signal of a first polarity may be supplied to the first scan line S1i, and a scan signal of a second polarity may be supplied to the second and third scan lines S2i_1 and S3i.
  • Such an arbitrary frame may be any one of a plurality of frames constituting one period in a high-frequency operation, or may be the first frame among a plurality of frames constituting one period in a low-frequency operation.
  • FIG. 14 a driving method of the pixel PX_1 positioned on the i-th horizontal line and connected to the j-th data line Dj as shown in FIG. 13 is illustrated as a representative example. Accordingly, in FIG. 14, scan signals supplied to the i-th first to third scan lines S1i, S2i_1, and S3i, a light emission signal supplied to the emission control line Ei, and a data signal supplied to the data line Dj An example of is shown.
  • a second scan signal supplied to a second scan line S2i_1 is transformed into a second polarity signal corresponding to the pixel structure of FIG. 13. Except for this, since it is substantially the same as the driving method of the display device illustrated in FIG. 7, a detailed description thereof will be omitted.
  • FIG. 15 is a circuit diagram illustrating a pixel according to a third exemplary embodiment of the present invention
  • FIG. 16 is a timing diagram illustrating a method of driving a display device according to the third exemplary embodiment of the present invention.
  • a pixel PX_2 positioned on the i-th horizontal line and connected to the j-th data line Dj is illustrated as an example.
  • a pixel PX_2 according to the third exemplary embodiment of the present invention includes first to sixth transistors T1 to T6, first and second capacitors C1 and C2, and an organic light emitting diode. OLED).
  • the gate electrode of the fourth transistor T4_2 is connected to the i+1th third scan line S3i+1, the pixel PX_2 shown in FIG. PX_1) is substantially the same. Accordingly, in FIG. 15, the same components as those shown in FIG. 13 are assigned the same numerals, and detailed descriptions thereof are omitted.
  • the fourth transistor T4_2 is connected between the second node N2 and the initialization voltage Vint.
  • the gate electrode of the fourth transistor T4_2 is connected to the i+1th third scan line S3i+1.
  • the fourth transistor T4_2 may be turned on in response to a third scan signal applied to the i+1th third scan line S3i+1.
  • the initialization voltage Vint may be supplied to the second node N2, that is, an anode electrode of the organic light emitting diode OLED.
  • a scan signal of a first polarity may be supplied to the first scan line S1i, and a scan signal of a second polarity may be supplied to the third scan lines S3i and S3i+1.
  • FIG. 16 shows operations in arbitrary frames including a data writing period WP and a light emission period EP in the high frequency operation shown in FIG. 5 and the low frequency operation shown in FIG. 6.
  • Such an arbitrary frame may be any one of a plurality of frames constituting one period in a high-frequency operation, or may be the first frame among a plurality of frames constituting one period in a low-frequency operation.
  • FIG. 16 a driving method of the pixel PX_2 positioned on the i-th horizontal line and connected to the j-th data line Dj as shown in FIG. 15 is illustrated as a representative example. Accordingly, in FIG. 16, the scan signals supplied to the i-th first and third scan lines S1i and S3i, the scan signal supplied to the i+1th third scan line S3i+1, and the emission control line Ei An example of a light emission signal supplied to and a data signal supplied to the data line Dj is shown.
  • an i+1th third scan line S3i+1 is used as a gate electrode of a fourth transistor T4_2 corresponding to the pixel structure of FIG. Except that the third scan signal is applied through ), a detailed description thereof is omitted since it is substantially the same as the driving method of the display device illustrated in FIG. 14.
  • the pixel PX_2 is connected to the first scan line S1i and the third scan line S3i, and the first scan signal and the third scan line S3i It can be driven using signals. Therefore, compared with the first and second embodiments of the present invention, the scan driver 30 does not need to have a stage for generating a second scan signal, and the display unit 50 has a second scan line S2i. It doesn't have to be deployed. As a result, in the third embodiment of the present invention, the sizes of the scan driver 30 and the display unit 50 may be reduced, and the display device 1 may be more easily driven.
  • FIG. 17 is a circuit diagram illustrating a pixel according to a fourth exemplary embodiment of the present invention
  • FIG. 18 is a timing diagram illustrating a method of driving a display device according to the fourth exemplary embodiment of the present invention.
  • a pixel PX_3 positioned on an i-th horizontal line and connected to the j-th data line Dj is illustrated as an example.
  • a pixel PX_3 according to a fourth embodiment of the present invention includes first to sixth transistors T1 to T6, first and second capacitors C1 and C2, and an organic light emitting diode ( OLED).
  • the pixel PX_3 according to the fourth embodiment of the present invention is substantially the same as the pixel PX_1 shown in FIG. 13 except that the second transistor T2_1 is formed of an N-type transistor. Accordingly, in FIG. 17, the same components as those shown in FIG. 13 are assigned the same numerals, and detailed descriptions thereof are omitted.
  • the second transistor T2_1 is connected between the third node N3 and the data line Dj.
  • the gate electrode of the second transistor T2_1 is connected to the third scanning line S3i.
  • the second transistor T2_1 may be turned on in response to a third scan signal applied to the third scan line S3i.
  • a data signal applied to the data line Dj may be supplied to the third node N3.
  • a scan signal of a first polarity may be supplied to the first scan line S1i and a scan signal of a second polarity may be supplied to the third scan line S3i.
  • Fig. 18 shows the operation in an arbitrary frame including the data writing period WP and the light emission period EP in the high frequency operation shown in Fig. 5 and the low frequency operation shown in Fig. 6.
  • Such an arbitrary frame may be any one of a plurality of frames constituting one period in a high-frequency operation, or may be the first frame among a plurality of frames constituting one period in a low-frequency operation.
  • FIG. 18 a driving method of the pixel PX_3 positioned on the i-th horizontal line and connected to the j-th data line Dj as shown in FIG. 17 is illustrated as a representative example. Accordingly, in FIG. 18, examples of scan signals supplied to the i-th third scan line S3i, a light emission signal supplied to the emission control line Ei, and a data signal supplied to the data line Dj are illustrated.
  • the gate electrode of the second transistor T2_1 and the gate electrode of the third transistor T3 correspond to the pixel structure of FIG. 17. Except that the third scan signal is supplied together through the third scan line S3i, since it is substantially the same as the driving method of the display device illustrated in FIG. 14, a detailed description thereof will be omitted.
  • the fourth transistor T4_1 is formed of an N-type transistor, but the technical idea of the present invention is not limited thereto. That is, in the fourth embodiment of the present invention, the fourth transistor T4_1 may be configured as a P-type transistor, and in this case, the second scan signal supplied to the second scan line S2i_1 is as shown in FIG. 7. It can be set to the second polarity.
  • the gate electrode of the fourth transistor T4_1 may be connected to the i+1th third scan line S3i+1 as shown in FIG. 15.
  • the pixel PX_3 is connected to the third scan line S3i, and may be substantially driven using only the third scan signal.
  • the scan driver 30 does not need to have a stage for generating the first and second scan signals, and the display unit 50 includes first and second scan lines Sii and S2i. ) Need not be placed.
  • the sizes of the scan driver 30 and the display unit 50 may be reduced, and the display device 1 may be more easily driven.
  • FIG. 19 is a circuit diagram illustrating a pixel according to a fifth exemplary embodiment of the present invention
  • FIG. 20 is a timing diagram illustrating a method of driving a display device according to the fifth exemplary embodiment of the present invention.
  • a pixel PX_4 positioned on an i-th horizontal line and connected to the j-th data line Dj is illustrated as an example.
  • the pixel PX_4 according to the fifth embodiment of the present invention includes first to sixth transistors T1 to T6, first and second capacitors C1 and C2, and an organic light emitting diode ( OLED).
  • the gate electrode of the fourth transistor T4_3 is connected to the i+1th first scanning line S1i+1, the pixel PX_4 shown in FIG. PX) is substantially the same. Accordingly, in FIG. 19, the same components as those shown in FIG. 4 are assigned the same numerals, and detailed descriptions thereof are omitted.
  • the fourth transistor T4_3 is connected between the second node N2 and the initialization voltage Vint.
  • the gate electrode of the fourth transistor T4_3 is connected to the i+1th first scan line S1i+1.
  • the fourth transistor T4_3 may be turned on in response to a first scan signal applied to the i+1th first scan line S1i+1.
  • the initialization voltage Vint may be supplied to the second node N2, that is, the anode electrode of the organic light emitting diode OLED.
  • a scan signal of a first polarity may be supplied to the first scan lines S1i and S1i+1, and a scan signal of a second polarity may be supplied to the third scan line S3i.
  • FIG. 20 shows operations in arbitrary frames including the data writing period WP and the light emission period EP in the high frequency operation shown in FIG. 5 and the low frequency operation shown in FIG. 6.
  • Such an arbitrary frame may be any one of a plurality of frames constituting one period in a high-frequency operation, or may be the first frame among a plurality of frames constituting one period in a low-frequency operation.
  • FIG. 20 a driving method of the pixel PX_4 positioned on the i-th horizontal line and connected to the j-th data line Dj as shown in FIG. 19 is illustrated as a representative example. Accordingly, in FIG. 20, the scan signals supplied to the i-th first and third scan lines Sii and S3i, the scan signal supplied to the i+1th first scan line Sii+1, and the emission control line Ei An example of a light emission signal supplied to and a data signal supplied to the data line Dj is shown.
  • an i+1th first scan line Sii+1 is used as a gate electrode of a fourth transistor T4_3 corresponding to the pixel structure of FIG. 19. Except that the first scan signal is applied through ), a detailed description thereof will be omitted since it is substantially the same as the driving method of the display device illustrated in FIG. 7.
  • FIG. 21 is a circuit diagram illustrating a pixel according to a sixth exemplary embodiment of the present invention
  • FIG. 22 is a timing diagram illustrating a method of driving a display device according to the sixth exemplary embodiment of the present invention.
  • a pixel PX_5 positioned on an i-th horizontal line and connected to the j-th data line Dj is illustrated as an example.
  • the pixel PX_5 according to the sixth embodiment of the present invention includes first to fourth transistors T1 to T4, first and second capacitors C1 and C2, and an organic light emitting diode ( OLED).
  • the pixel PX_5 according to the sixth embodiment of the present invention is substantially the same as the pixel PX illustrated in FIG. 4 except that the fifth transistor T5 and the sixth transistor T6 are omitted.
  • the light emission signal is always maintained at a turn-off level in the pixel PX shown in FIG. 4, so that the fifth transistor T5 and the sixth transistor are This corresponds to the state in which T6) remains in the turn-off state.
  • the pixel PX_5 shown in Fig. 21 is driven in the same manner as in the data writing period WP within the timing diagram shown in Fig. 7.
  • the pixel PX_5 of FIGS. 21 and 22 is configured to perform an operation for setting voltages of the first to third nodes N1 to N3 during the data writing period WP.

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Abstract

본 발명은 제1 전원과 제4 노드 사이에 접속되고, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터, 제3 노드와 데이터선 사이에 접속되고, i(i는 자연수)번째 제1 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제2 트랜지스터, 상기 제1 노드와 상기 제4 노드 사이에 접속되고, i번째 제3 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제3 트랜지스터, 제2 노드와 초기화 전압 사이에 접속되고, i번째 제2 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제4 트랜지스터, 상기 제3 노드와 상기 제1 노드 사이에 접속되는 제1 커패시터, 상기 제1 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터 및 상기 제2 노드와 제2 전원 사이에 접속되는 유기 발광 다이오드를 포함하되, 상기 제3 트랜지스터는, N타입 트랜지스터인, 화소, 화소를 포함하는 표시 장치 및 그의 구동 방법에 관한 것이다.

Description

화소, 화소를 포함하는 표시 장치 및 그의 구동 방법
본 발명은 화소, 화소를 포함하는 표시 장치 및 그의 구동 방법에 관한 것이다.
표시 장치는 데이터선들 및 주사선들에 접속되는 화소들을 구비한다. 화소들은 일반적으로 발광 소자와 발광 소자로 흐르는 전류량을 제어하기 위한 구동 트랜지스터를 포함한다. 구동 트랜지스터는 데이터 신호에 대응하여 제1 구동 전원으로부터 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어한다. 이때, 발광 소자는 구동 트랜지스터로부터의 전류량에 대응하여 소정 휘도의 빛을 생성한다.
최근에는 제2 구동 전원의 전압을 낮게 설정하여 고휘도를 구현하거나, 표시 장치를 저주파로 구동하여 소비 전력을 최소화하는 방법이 사용되고 있다. 하지만, 제2 구동 전원을 낮게 설정하거나 표시 장치가 저주파로 구동되는 경우, 구동 트랜지스터의 게이트 전극으로부터 소정의 누설 전류가 발생한다. 이 경우, 데이터 신호의 전압이 한 프레임 기간 동안 유지되지 못하고, 이에 따라 원하는 휘도의 영상이 표시되지 못한다.
본 발명은 구동 트랜지스터의 게이트 전극에 대한 누설 전류를 최소화하여 원하는 휘도의 영상을 표시할 수 있도록 하는 화소, 화소를 포함하는 표시 장치 및 그의 구동 방법에 관한 것이다.
또한, 본 발명은 발광 소자의 열화 및 구동 전원의 IR 드롭에 의한 휘도 편차를 방지할 수 있도록 하는 화소, 화소를 포함하는 표시 장치 및 그의 구동 방법에 관한 것이다.
본 발명의 일 실시 예에 따른 화소는, 제1 전원과 제4 노드 사이에 접속되고, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터, 제3 노드와 데이터선 사이에 접속되고, i(i는 자연수)번째 제1 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제2 트랜지스터, 상기 제1 노드와 상기 제4 노드 사이에 접속되고, i번째 제3 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제3 트랜지스터, 제2 노드와 초기화 전압 사이에 접속되고, i번째 제2 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제4 트랜지스터, 상기 제3 노드와 상기 제1 노드 사이에 접속되는 제1 커패시터, 상기 제1 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터 및 상기 제2 노드와 제2 전원 사이에 접속되는 유기 발광 다이오드를 포함하되, 상기 제3 트랜지스터는, N타입 트랜지스터일 수 있다.
또한, 상기 제2 트랜지스터 및 상기 제4 트랜지스터 중 적어도 하나는 상기 N타입 트랜지스터일 수 있다.
또한, 상기 제4 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제2 주사선은 i+1번째 제3 주사선과 동일한 주사선일 수 있다.
또한, 상기 제2 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제1 주사선은 상기 i번째 제3 주사선과 동일한 주사선일 수 있다.
또한, 상기 제4 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제2 주사선은 i+1번째 제3 주사선과 동일한 주사선일 수 있다.
또한, 상기 i번째 제2 주사선은 i+1번째 제1 주사선과 동일한 주사선일 수 있다.
또한, 상기 화소는, 기준 전압과 상기 제3 노드 사이에 접속되고, 발광 제어선으로 공급되는 발광 신호에 대응하여 턴-온되는 제5 트랜지스터 및 상기 제4 노드와 상기 제2 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제6 트랜지스터를 더 포함할 수 있다.
또한, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 제1 기간 동안 턴-온되고, 상기 제4 트랜지스터는 상기 제1 기간 이후의 제2 기간 동안 턴-온될 수 있다.
또한, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 제1 기간 동안 턴-온되고, 상기 제4 트랜지스터는 상기 제1 기간 이후의 제2 기간 동안 턴-온되며, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는, 상기 제2 기간 이후의 발광 기간 동안 턴-온될 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 장치는, 주사선들 및 데이터선들과 접속되는 화소들, 상기 주사선들로 주사 신호를 공급하는 주사 구동부, 상기 데이터선들로 데이터 신호를 공급하는 데이터 구동부를 포함하되, 상기 화소들 중 i(i는 자연수)번째 수평 라인에 위치되는 적어도 하나의 화소는, 제1 전원과 제4 노드 사이에 접속되고, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터, 제3 노드와 데이터선 사이에 접속되고, i(i는 자연수)번째 제1 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제2 트랜지스터, 상기 제1 노드와 상기 제4 노드 사이에 접속되고, i번째 제3 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제3 트랜지스터, 제2 노드와 초기화 전압 사이에 접속되고, i번째 제2 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제4 트랜지스터, 상기 제3 노드와 상기 제1 노드 사이에 접속되는 제1 커패시터, 상기 제1 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터 및 상기 제2 노드와 제2 전원 사이에 접속되는 유기 발광 다이오드를 포함하되, 상기 제3 트랜지스터는, N타입 트랜지스터일 수 있다.
또한, 상기 주사 구동부는, 제1 극성 또는 상기 제1 극성과 반대되는 제2 극성 중 어느 하나의 주사 신호를 상기 제1 내지 제3 주사선들로 공급할 수 있다.
또한, 상기 표시 장치는, 발광 제어선들로 발광 신호를 공급하는 발광 구동부를 더 포함하고, 상기 적어도 하나의 화소는, 기준 전압과 상기 제3 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제5 트랜지스터 및 상기 제4 노드와 상기 제2 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제6 트랜지스터를 더 포함할 수 있다.
또한, 상기 주사 구동부는, 제1 기간 동안 상기 제1 주사선 및 상기 제3 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정하고, 상기 제1 기간 이후의 제2 기간 동안 상기 제2 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정할 수 있다.
또한, 상기 주사 구동부는, 제1 기간 동안 상기 제1 주사선 및 상기 제3 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정하고, 상기 제1 기간 이후의 제2 기간 동안 상기 제2 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정하며, 상기 제2 기간 이후의 발광 기간 동안 상기 발광 신호를 턴-온 레벨로 설정할 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 장치의 구동 방법은, 복수의 화소들을 포함하는 표시 장치의 구동 방법으로, 상기 화소들 중 i(i는 자연수)번째 수평 라인에 위치되는 적어도 하나의 화소는, 제1 전원과 제4 노드 사이에 접속되고, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터, 제3 노드와 데이터선 사이에 접속되고, i(i는 자연수)번째 제1 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제2 트랜지스터, 상기 제1 노드와 상기 제4 노드 사이에 접속되고, i번째 제3 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제3 트랜지스터, 제2 노드와 초기화 전압 사이에 접속되고, i번째 제2 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제4 트랜지스터, 상기 제3 노드와 상기 제1 노드 사이에 접속되는 제1 커패시터, 상기 제1 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터 및 상기 제2 노드와 제2 전원 사이에 접속되는 유기 발광 다이오드를 포함하고, 제1 기간 동안 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 턴-온시키는 단계 및 상기 제1 기간 이후의 제2 기간 동안 상기 제4 트랜지스터를 턴-온 시키는 단계를 포함할 수 있다.
또한, 상기 제3 트랜지스터는, N타입 트랜지스터일 수 있다.
또한, 상기 적어도 하나의 화소는, 기준 전압과 상기 제3 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제5 트랜지스터 및 상기 제4 노드와 상기 제2 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제6 트랜지스터를 더 포함하고, 상기 방법은, 상기 제2 기간 이후의 발광 기간 동안 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 턴-온시키는 단계를 더 포함할 수 있다.
본 발명에 따른 화소, 화소를 포함하는 표시 장치 및 그의 구동 방법은, 구동 트랜지스터의 게이트 전극에 대한 누설 전류를 최소화함으로써, 구동의 신뢰성 및 소비 전력을 개선시킬 수 있게 한다.
또한, 본 발명에 따른 화소, 화소를 포함하는 표시 장치 및 그의 구동 방법은, 발광 소자의 열화 및 구동 전원의 IR 드롭에 의한 휘도 편차를 개선함으로써, 원하는 휘도의 영상이 안정적으로 표시될 수 있게 한다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 구성을 나타내는 블록도이다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 3은 도 1에 도시된 주사 구동부로부터 출력되는 주사 신호의 일 예를 나타내는 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 화소를 나타내는 회로도이다.
도 5는 본 발명의 일 실시 예에 따른 표시 장치의 고주파 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 저주파 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 제1 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 8 내지 도 12는 도 7에 도시된 타이밍도의 각 구간에서 본 발명의 일 실시 예에 따른 화소의 등가 회로를 나타낸다.
도 13은 본 발명의 제2 실시 예에 따른 화소를 나타내는 회로도이다.
도 14는 본 발명의 제2 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 15는 본 발명의 제3 실시 예에 따른 화소를 나타내는 회로도이다.
도 16은 본 발명의 제3 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 17은 본 발명의 제4 실시 예에 따른 화소를 나타내는 회로도이다.
도 18은 본 발명의 제4 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 19는 본 발명의 제5 실시 예에 따른 화소를 나타내는 회로도이다.
도 20은 본 발명의 제5 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 21은 본 발명의 제6 실시 예에 따른 화소를 나타내는 회로도이다.
도 22는 본 발명의 제6 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 보다 상세하게 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 구성을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 표시 장치(1)는 타이밍 제어부(10), 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40) 및 표시부(50)를 포함할 수 있다.
타이밍 제어부(10)는 데이터 구동부(20)의 사양(specification)에 적합하도록 계조 값들 및 제어 신호들을 데이터 구동부(20)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 주사 구동부(30)의 사양에 적합하도록 클럭 신호, 주사 시작 신호 등을 주사 구동부(30)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 발광 구동부(40)의 사양에 적합하도록 클럭 신호, 발광 중지 신호 등을 발광 구동부(40)에 제공할 수 있다.
데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터선들(D1~Dm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클럭 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소행 단위로 데이터선들(D1~Dm)에 인가할 수 있다. 여기서 m은 자연수일 수 있다.
주사 구동부(30)는 타이밍 제어부(10)로부터 클럭 신호, 주사 시작 신호 등을 수신하여 주사선들(S11~S1n, S21~S2n, S31~S3n)에 제공할 주사 신호들을 생성할 수 있다. 여기서 n은 자연수일 수 있다.
예를 들어, 주사 구동부(30)는 쉬프트 레지스터 형태로 구성될 수 있고, 클럭 신호의 제어에 따라 주사 시작 신호의 턴-온 레벨의 펄스를 다음 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
본 발명의 다양한 실시 예에서, 주사 구동부(30)는 반대 극성의 펄스를 갖는 주사 신호들을 제공할 수 있다. 극성이란 펄스의 로직 레벨(logic level)을 의미할 수 있다. 일 예로, 주사 구동부(30)는 제1 내지 제3 주사선들(S11~S1n, S21~S2n, S31~S3n) 중 적어도 일부로는 제1 극성의 주사 신호를 제공하고, 나머지 일부로는 제1 극성과 반대되는 제2 극성의 주사 신호를 제공할 수 있다. 이를 위하여 주사 구동부(30)는 제1 극성 주사 신호를 제공하는 제1 스테이지들 및 제2 극성 주사 신호를 제공하는 제2 스테이지들을 구비할 수 있다.
일 실시 예에서, 제1 내지 제3 주사선들(S11~S1n, S21~S2n, S31~S3n) 중 적어도 일부로 제공되는 제1 극성의 주사 신호들은 동일하거나 상이한 파형을 가질 수 있다. 또는, 제1 극성의 주사 신호들은 서로 시간상으로 지연된 관계를 가질 수 있다.
일 실시 예에서, 제1 내지 제3 주사선들(S11~S1n, S21~S2n, S31~S3n) 중 나머지 일부로 제공되는 제2 극성의 주사 신호는 제1 극성 주사 신호들 중 어느 하나와 반대 위상을 가질 수 있다.
펄스가 제1 극성인 경우, 펄스는 로우 레벨(low level)의 게이트 온 전압을 가질 수 있다. 제1 극성 펄스의 게이트 온 전압이 P형 트랜지스터의 게이트 전극에 공급되는 경우 P형 트랜지스터가 턴-온될 수 있다. P형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 높은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, P형 트랜지스터는 PMOS일 수 있다.
또한, 펄스가 제2 극성인 경우, 펄스는 하이 레벨(high level)의 게이트 온 전압을 가질 수 있다. 제2 극성 펄스의 게이트 온 전압이 N형 트랜지스터의 게이트 전극에 공급되는 경우, N형 트랜지스터가 턴-온될 수 있다. N형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 낮은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, N형 트랜지스터는 NMOS일 수 있다.
발광 구동부(40)는 타이밍 제어부(10)로부터 클럭 신호, 발광 중지 신호 등을 수신하여 발광 제어선들(E1~En)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(40)는 발광 제어선들(E1~En)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(40)는 쉬프트 레지스터 형태로 구성될 수 있고, 클럭 신호의 제어에 따라 발광 중지 신호의 턴-오프 레벨의 펄스를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다.
표시부(50)는 화소(PX)들을 포함한다. 예를 들어, 화소(PX)는 대응하는 데이터선, 제1 내지 제3 주사선들(S11~S1n, S21~S2n, S31~S3n) 및 발광 제어선(En)에 연결될 수 있다.
도 1에서는 n개의 제1 내지 제3 주사선들(S11~S1n, S21~S2n, S31~S3n) 및 n개의 발광 제어선(E1~En)이 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 화소(PX)들의 회로 구조에 대응하여 현재 수평 라인에 위치된 화소들을 이전 또는 이후 수평 라인에 위치된 주사선과 추가로 접속될 수 있다. 이를 위하여, 표시부(50)에는 도시되지 않은 더미 주사선들 및/또는 더미 발광 제어선들이 추가로 형성될 수 있다.
또한, 도 1에서는 제1 주사선들(S11~S1n), 제2 주사선들(S21~S2n) 및 제3 주사선들(S31~S3n)이 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 화소(PX)들의 회로 구조에 대응하여 제1 주사선들(S11~S1n) 내지 제2 주사선들(S21~S2n) 및 제2 주사선들(S31~S3n) 중 어느 하나 또는 두 개의 주사선만이 표시 장치(1)에 마련될 수도 있다.
추가적으로, 도 1에서는 발광 제어선들(E1~En)이 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 화소(PX)의 회로 구조에 대응하여 도시되지 않은 반전 발광 제어선들이 추가로 형성될 수 있다. 반전 발광 제어선들은 발광 신호를 반전한 반전 발광 신호를 공급받을 수 있다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이고, 도 3은 도 1에 도시된 주사 구동부로부터 출력되는 주사 신호의 일 예를 나타내는 도면이다. 도 2 및 도 3에는 주사 구동부(30)에 n(n은 2 이상의 자연수)개의 스테이지(ST)가 포함되는 예가 도시된다. 또한, 이하에서는 주사 구동부(30)가 제1 주사선들(S11~S1n)로 제1 극성을 갖는 제1 주사 신호(SS11~SS1n)를 공급하는 실시 예가 도시되지만, 이하의 설명은 주사 구동부(30)가 제2 주사선들(S21~S2n) 및 제3 주사선들(S31~S3n)로 제1 극성의 제2 주사 신호 및 제2 극성의 제3 주사 신호를 각각 공급하는 실시 예들에도 적용될 수 있다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 주사 구동부(30)는 복수의 스테이지들(ST1~STn)을 구비한다. 스테이지들(ST1~STn) 각각은 제1 주사선들(S11~S1n) 중 어느 하나와 접속되며, 주사 시작 신호(GSP)에 대응하여 제1 주사선들(S11~S1n)로 제1 주사 신호(SS11~SS1n)를 공급한다. 여기서, 제i(i는 자연수) 스테이지(STi)는 i번째 제1 주사선(S1i)으로 제1 주사 신호(SS1i)를 공급할 수 있다.
첫 번째 스테이지(ST1)는 주사 시작 신호(GSP)에 대응하여 자신과 접속된 제1 주사선(S11)으로 제1 주사 신호(SS11)를 공급한다. 나머지 스테이지들(ST2~STn)은 이전단 스테이지로부터 공급되는 출력 신호(즉, 제1 주사 신호)에 대응하여 자신과 접속된 제1 주사선(S12~S1n 중 어느 하나)으로 주사 신호(SS12~SS1n)를 공급한다. 예를 들어, 제i 스테이지(STi)는 제i-1 스테이지(STi-1)로부터 공급되는 제1 주사 신호(SS1i-1)에 대응하여 i번째 제1 주사선(S1i)으로 제1 주사 신호(SS1i)를 공급할 수 있다.
주사 구동부(30)는 클럭 신호들(CLK1, CLK2)을 공급받을 수 있다. 도 2에서는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 공급되는 예가 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않으며, 구현하기에 따라 2개 보다 많은 클럭 신호가 주사 구동부(30)에 공급될 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 다른 스테이지(ST)로 공급된다. 예를 들어, 제1 클럭 신호(CLK1)는 홀수 번째 스테이지들로 공급되고, 제2 클럭 신호(CLK2)는 짝수 번째 스테이지들로 공급될 수 있다. 그 반대도 가능하다. 이와 같은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 제1 주사 신호(SS1)로써 제1 주사선들(S11~S1n)로 공급될 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 게이트 온 전압(예를 들어 로우 레벨) 및 게이트 오프 전압(예를 들어 하이 레벨)을 반복하는 구형파 신호로 설정된다. 여기서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 한 주기에서 게이트 온 전압 기간은 게이트 오프 전압 기간보다 짧게 설정될 수 있다. 여기서, 게이트 온 전압 기간은 제1 주사 신호(SS1)의 폭에 대응하는 것으로, 화소(PX)의 회로 구조에 대응하여 다양하게 설정될 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기(예를 들어, 2H)를 가지며 위상이 쉬프트된 신호로 설정될 수 있다. 예를 들어, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 이전에 공급된 클럭 신호와 비교하여 반주기만큼 위상이 쉬프트되도록 설정될 수 있다. 다시 말해, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 순차적으로 공급되는 경우, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 반주기만큼 위상이 쉬프트되도록 설정될 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 게이트 온 전압 기간이 게이트 오프 전압 기간 보다 짧게 설정될 수 있다. 예를 들어, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 주기가 2H로 설정되는 경우, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 게이트 온 전압 기간은 1H보다 짧을 수 있다. 이러한 실시 예에서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 반주기만큼 위상이 쉬프트되도록 설정될 수 있다. 이와 같이 설정되는 클럭 신호(CLK1, CLK2)들에 기초하여 i번째 제1 주사선(S1i)과 i+1번째 제1 주사선(S1i+1)으로 출력되는 제1 주사 신호들(SS1i, SS1i+1)의 파형은 도 3에 도시된 것과 같을 수 있다.
다만, 본 발명의 기술적 사상은 상술한 것으로 한정되지 않는다. 즉, 다양한 실시 예에서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 게이트 온 전압 기간이 게이트 오프 전압 기간과 동일하게 설정되는 경우, i번째 제1 주사선(S1i)으로 출력되는 제1 주사 신호(SS1i)의 폴링 엣지와 i+1번째 제1 주사선(S1i+1)으로 출력되는 제1 주사 신호(SS1i+1)의 라이징 엣지는 동기될 수 있다.
이하의 실시 예들에서는, 제1 주사선들(S11~S1n)로 출력되는 제1 주사 신호들(SS11~SS1n)이 도 3에 도시된 것과 같은 파형을 갖는 것으로 가정하여 본 발명의 실시 예들을 설명한다. 다만, 본 발명의 기술적 사상이 변경되지 않는 범위 내에서, 후술되는 주사 신호들의 파형은 다양하게 변형될 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 화소를 나타내는 회로도이다. 도 4에서는 설명의 편의를 위해 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX)를 예로써 도시한다.
도 4를 참조하면, 본 발명의 제1 실시 예에 따른 화소(PX)는 제1 내지 제6 트랜지스터들(T1~T6), 제1 및 제2 커패시터들(C1, C2) 및 유기 발광 다이오드(OLED)를 포함한다.
제1 트랜지스터(T1)는 제1 구동 전원(ELVDD)과 제6 트랜지스터(T6)의 일단, 즉 제4 노드(N4) 사이에 접속된다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라 턴-온되어 제1 구동 전원(ELVDD)으로부터 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)로 흐르는 전류량을 제어할 수 있다. 다양한 실시 예에서, 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
제2 트랜지스터(T2)는 제3 노드(N3)와 데이터선(Dj) 사이에 접속된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 주사선(S1i)에 접속된다. 제2 트랜지스터(T2)는 제1 주사선(S1i)에 인가되는 제1 주사 신호에 대응하여 턴-온될 수 있다. 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로 인가되는 데이터 신호가 제3 노드(N3)로 공급될 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1)와 제4 노드(N4) 사이에 접속된다. 제3 트랜지스터(T3)의 게이트 전극은 제3 주사선(S3i)에 접속된다. 제3 트랜지스터(T3)는 제3 주사선(S3i)에 인가되는 제3 주사 신호에 대응하여 턴-온 될 수 있다.
제4 트랜지스터(T4)는 제2 노드(N2)와 초기화 전압(Vint) 사이에 접속된다. 제4 트랜지스터(T4)의 게이트 전극은 제2 주사선(S2i)에 접속된다. 제4 트랜지스터(T4)는 제2 주사선(S2i)에 인가되는 제2 주사 신호에 대응하여 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면 초기화 전압(Vint)이 제2 노드(N2), 즉 유기 발광 다이오드(OLED)의 애노드 전극에 공급될 수 있다.
본 발명의 다양한 실시 예에서, 초기화 전압(Vint)은 제2 구동 전원(ELVSS)보다 더 낮은 전압값을 가질 수 있다. 예를 들어, 초기화 전압(Vint)은 -3.5V일 수 있으나, 이로써 한정되지 않는다.
제5 트랜지스터(T5)는 기준 전압(Vref)과 제3 노드(N3) 사이에 접속된다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(Ei)에 접속된다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 공급되는 발광 신호에 대응하여 턴-온될 수 있다. 제5 트랜지스터(T5)가 턴-온되면, 기준 전압(Vref)이 제3 노드(N3)에 공급될 수 있다. 기준 전압(Vref)이 제3 노드(N3)로 공급됨에 따라 제1 커패시터(C1)가 플로팅되는 경우에도 제3 노드(N3)의 전압이 안정적으로 유지될 수 있고, 결과적으로, 제2 커패시터(C2)와 연동하여 제1 트랜지스터(T1)의 게이트 전압(즉, 제1 노드(N1)의 전압)이 안정적으로 유지될 수 있다.
본 발명의 다양한 실시 예에서, 기준 전압(Vref)은 양의 전압값 또는 음의 전압값을 가질 수 있으며, 그 구체적인 값은 특별히 한정하지 않는다.
제6 트랜지스터(T6)는 제4 노드(N4)와 제2 노드(N2) 사이에 접속된다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 접속된다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 공급되는 발광 신호에 대응하여 턴-온될 수 있다. 제6 트랜지스터(T6)가 턴-온되면 제4 노드(N4)와 제2 노드(N2)가 전기적으로 접속될 수 있다.
제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속된다. 제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3)의 전압 차이에 대응하는 전압을 저장할 수 있다. 다시 말해, 제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3)의 전압을 제어할 수 있다. 본 발명의 다양한 실시 예에서, 제1 커패시터(C1)는 스토리지 커패시터로 명명될 수 있다.
제2 커패시터(C2)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제2 커패시터(C2)는 제1 노드(N1)와 제2 노드(N2)의 전압 차이에 대응하는 전압을 저장할 수 있다. 다시 말해, 제2 커패시터(C2)는 제1 노드(N1)와 제2 노드(N2)의 전압을 제어할 수 있다.
본 발명의 다양한 실시 예에서, 제2 커패시터(C2)는 유기 발광 다이오드(OLED)의 문턱 전압에 대응하여 제2 노드(N2)의 전압을 제어할 수 있고, 제1 커패시터(C1)와 연계하여 제어된 제2 노드(N2) 전압에 따라 제1 노드(N1)의 전압을 제어할 수 있다. 유기 발광 다이오드(OLED)의 문턱 전압은 유기 발광 다이오드(OLED)가 열화됨에 따라 증가할 수 있으며, 그에 따라 유기 발광 다이오드(OLED)가 동일한 휘도로 발광하기 위하여 요구되는 전류량이 증가할 수 있다. 본 발명의 다양한 실시 예에서는, 제2 커패시터(C2)는 후술되는 데이터 기입 기간 동안 유기 발광 다이오드(OLED)의 문턱 전압에 대응하여 양단(제1 노드(N1) 및 제2 노드(N2))의 전압을 제어하고, 발광 기간 동안 발광 다이오드(OLED)의 문턱 전압을 반영하여 제1 노드(N1)의 전압에 제어될 수 있게 한다. 그러면, 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 제어되어 유기 발광 다이오드(OLED)로 흐르는 전류량이 제어될 수 있다. 그에 따라, 본 발명에서는 유기 발광 다이오드(OLED)의 열화를 보상하고, 유기 발광 다이오드(OLED)가 원하는 휘도로 발광할 수 있게 한다.
유기 발광 다이오드(OLED)는 애노드 전극이 제2 노드(N2)에 접속되고, 캐소드 전극이 제2 구동 전원(ELVSS)에 접속될 수 있다. 제2 구동 전원(ELVSS)은 제1 구동 전원(ELVDD)보다 낮게 설정될 수 있다. 본 발명의 다양한 실시 예에서, 제2 구동 전원(ELVDD)은 -2.6V로 설정될 수 있으나, 이로써 한정되지 않는다.
유기 발광 다이오드(OLED)는 내부의 기생 커패시터(Coled, 이하 유기 커패시터라 한다.)를 포함할 수 있다. 제4 트랜지스터(T4)를 통하여 초기화 전압(Vint)이 유기 발광 다이오드(OLED)의 애노드 전극으로 공급되면, 유기 커패시터(Coled)가 방전되면서, 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다.
상세히 설명하면, 유기 커패시터(Coled)는 이전 프레임 기간 동안 공급되는 전류에 대응하여 소정의 전압을 충전한다. 유기 커패시터(Coled)가 충전되면, 유기 발광 다이오드(OLED)는 낮은 전류에 의해서도 쉽게 발광될 수 있다.
한편, 현재 프레임 기간에 화소(PX)에 블랙 데이터 신호가 공급될 수 있다. 블랙 데이터 신호가 공급되는 경우 이상적으로는 유기 발광 다이오드(OLED)로 전류가 공급되지 않아야 한다. 하지만, 트랜지스터들로 형성된 화소(PX)에서, 블랙 데이터 신호가 공급되더라도 소정의 누설 전류가 유기 발광 다이오드(OLED)에 공급될 수 있다. 이때, 유기 커패시터(Coled)가 충전 상태라면 유기 발광 다이오드(OLED)는 미세하게 발광될 수 있고, 이에 따라 블랙 표현 능력이 저하된다.
반면에, 본 발명과 같이 초기화 전압(Vint)에 의하여 유기 커패시터(Coled)가 방전되면 누설 전류가 공급되더라도 유기 발광 다이오드(OLED)는 비발광 상태로 설정된다. 즉, 본 발명에서는 초기화 전압(Vint)을 이용하여 유기 커패시터(Coled)를 방전시키고, 이에 따라 블랙 표현 능력을 향상시킬 수 있다.
도 4에 도시된 실시 예에서, 화소(PX)는 산화물 반도체 박막 트랜지스터 및 LTPS(Low Temperature Poly-Silicon) 박막 트랜지스터를 포함한다.
산화물 반도체 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 산화물 반도체 박막 트랜지스터는 산화물 반도체로 형성된 액티브층을 구비한다. 여기서, 산화물 반도체는 비정질 또는 결정질 산화물 반도체로 설정될 수 있다. 산화물 반도체 박막 트랜지스터는 N타입 트랜지스터로 구성될 수 있다. 산화물 반도체 박막 트랜지스터는 저온 공정이 가능하며, LTPS 박막 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 이와 같은 산화물 반도체 박막 트랜지스터는 오프 전류 특성이 우수하다.
LTPS 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. LTPS 박막 트랜지스터는 폴리 실리콘으로 형성된 액티브층을 구비한다. 이와 같은 LTPS 박막 트랜지스터는 P타입 박막 트랜지스터 또는 N타입 박막 트랜지스터로 구성될 수 있다. 본 발명의 실시 예에서는 LTPS 박막 트랜지스터가 P타입 트랜지스터로 구성되었다고 가정하기로 한다. LTPS 박막 트랜지스터는 높은 전자 이동도를 가지며, 이에 따라 빠른 구동 특성을 갖는다.
도 4의 실시 예에서, 제3 및 제4 트랜지스터(T3, T4)는 산화물 반도체 박막 트랜지스터로 구성되고, 제1, 제2, 제5 및 제6 트랜지스터(T1, T2, T5, T6)는 LTPS 박막 트랜지스터로 구성되는 실시 예가 도시된다. 그에 따라, 도 4의 실시 예에서, 제3 및 제4 트랜지스터(T3, T4)의 게이트 전극에 공급되는 제1 및 제2 주사 신호는 제1 극성을 갖고, 제6 트랜지스터(T6)에 공급되는 제3 주사 신호는 제2 극성을 갖는다.
본 발명의 다양한 실시 예에서, 제3 트랜지스터(T3)는 오프 전류 특성이 우수한 산화물 반도체 박막 트랜지스터, 즉 N타입 트랜지스터로 구성된다. 그에 따라, 제1 트랜지스터(T1)가 구동되어 제1 구동 전원(ELVDD)으로부터 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)로 전류가 공급될 때, 제3 트랜지스터(T3)를 통해 누설 전류가 발생하는 것이 보다 효율적으로 방지될 수 있다.
그러나 본 발명의 기술적 사상은 이로써 한정되지 않고, 화소(PX)의 트랜지스터들은 다양하게 구성될 수 있으며, 화소(PX)로 공급되는 신호들은 그에 대응하여 변경될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 표시 장치의 고주파 동작을 설명하기 위한 도면이고, 도 6은 본 발명의 일 실시 예에 따른 저주파 동작을 설명하기 위한 도면이다.
표시 장치가 고주파 구동 방법으로 구동되는 경우, 표시 장치는 제1 구동 모드에 있다고 표현할 수 있다. 또한, 표시 장치가 저주파 구동 방법으로 구동되는 경우, 표시 장치는 제2 구동 모드에 있다고 표현할 수 있다.
제1 구동 모드는 일반 구동 모드일 수 있다. 즉, 사용자가 표시 장치를 사용하는 경우, 20Hz 이상, 예를 들어 60Hz로 프레임들이 표시될 수 있다.
제2 구동 모드는 저전력 구동 모드일 수 있다. 예를 들어, 사용자가 표시 장치를 사용하지 않는 경우, 20Hz 미만, 예를 들어 1Hz로 프레임들이 표시될 수 있다. 예를 들어, 상용 모드 중 “always on 모드”에서 시간과 날짜만이 표시되는 경우가 제2 구동 모드에 해당할 수 있다.
제1 구동 모드에서, 1 주기는 복수의 프레임들을 포함할 수 있다. 1 주기는 임의로 정의한 기간으로써, 제2 구동 모드와 비교하기 위해 정의된 기간이다. 1 주기는 제1 및 제2 구동 모드에서 동일한 시간 간격을 의미할 수 있다.
제1 구동 모드에서, 각각의 프레임들은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함할 수 있다.
제2 구동 모드에서, 제1 주기 중 첫 번째 프레임은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함하고, 1 주기 중 나머지 프레임들은 발광 기간(EP)을 포함한다. 화소(PX)는 1 주기 동안 첫 번째 프레임의 데이터 기입 기간(WP) 동안 공급받은 데이터 전압에 기초하여, 1 주기 동안 동일한 영상을 표시할 수 있다.
도 4를 함께 참조하면, 제1 및 제2 구동 모드의 데이터 기입 기간(WP) 동안 제1 내지 제3 주사선들(S1i, S2i, S3i)로 제1 내지 제3 주사 신호가 공급되고 데이터선(Dj)으로 데이터 신호가 공급되고, 그에 응답하여 제1 내지 제3 노드(N1~N3), 제1 커패시터(C1) 및 제2 커패시터(C2)의 전압이 설정될 수 있다. 제1 및 제2 구동 모드의 발광 기간(EP) 동안에는, 발광 제어선(Ei)으로 발광 신호가 공급되고, 데이터 기입 기간(WP) 동안 설정된 제1 내지 제3 노드(N1~N3), 제1 커패시터(C1) 및 제2 커패시터(C2)의 전압에 기초하여 유기 발광 다이오드(OLED)가 발광할 수 있다.
도 7은 본 발명의 제1 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이고, 도 8 내지 도 12는 도 7에 도시된 타이밍도의 각 구간에서 본 발명의 일 실시 예에 따른 화소의 등가 회로를 나타낸다.
도 7 내지 도 12에서는, 도 5에 도시된 고주파 동작 및 도 6에 도시된 저주파 동작에 있어서, 데이터 기입 기간(WP)과 발광 기간(EP)을 포함하는 임의의 프레임에서의 동작이 도시된다. 이러한 임의의 프레임은 고주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 어느 하나이거나, 저주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 첫 번째 프레임일 수 있다.
또한, 도 7 내지 도 12에서는, 도 4에 도시된 것과 같이 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX)의 구동 방법을 대표적인 예로써 도시한다. 그에 따라, 도 7에서는 제1 내지 제3 주사선들(S1i, S2i, S3i)로 공급되는 주사 신호들, 발광 제어선(Ei)으로 공급되는 발광 신호 및 데이터선(Dj)으로 공급되는 데이터 신호의 일 예가 도시된다. 본 발명의 제1 실시 예에서, 제1 및 제2 주사선들(S1i, S2i)로는 제1 극성의 주사 신호가 공급되고, 제3 주사선(S3i)으로는 제2 극성의 주사 신호가 공급될 수 있다.
본 발명의 다양한 실시 예에서, 데이터 기입 기간(WP)은 제1 기간(P1), 제2 기간(P2), 제3 기간(P3) 및 제4 기간(P4)을 포함할 수 있다. 다양한 실시 예에서, 제1 기간(P1) 동안에는 데이터 신호에 대응하는 전압 및 유기 발광 다이오드(OLED)의 문턱 전압 보상을 위한 전압이 화소(PX)에 기입될 수 있다. 또한, 제3 기간(P3) 동안에는 유기 발광 다이오드(OLED)의 애노드 전압 초기화될 수 있다. 발광 기간(EP)에는 데이터 기입 기간(WP) 동안 기입된 데이터 전압 및 유기 발광 다이오드(OLED)의 문턱 전압 보상값에 기초하여 유기 발광 다이오드(OLED)가 발광할 수 있다.
이하에서, 데이터 기입 기간(WP) 및 발광 기간(EP)에서의 구체적인 구동 방법을 상세히 설명한다.
도 4, 도 7 및 도 8을 함께 참조하면, 제1 기간(P1) 동안, 제1 주사선(S1i)으로 로우 레벨의 제1 주사 신호가 공급되고, 제2 및 제3 주사선(S2i, S3i)으로 각각 하이 레벨의 제2 및 제3 주사 신호가 공급된다. 그러면, 제1 주사 신호 및 제3 주사 신호에 각각 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온되고, 제2 주사 신호에 응답하여 제4 트랜지스터(T4)는 턴-오프된다.
또한, 제1 기간(P1) 동안 발광 제어선(Ei)을 통해 하이 레벨의 발광 신호가 공급된다. 그러면, 발광 신호에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다.
상기한 바에 따라, 제1 기간(P1)에서의 화소(PX)는 도 8에 도시된 등가 회로로 표현될 수 있다. 제1 기간(P1) 동안, 제2 트랜지스터(T2)가 턴-온되므로, 데이터선(Dj)을 통해 현재 프레임에서의 데이터 신호(DATA)가 공급되고, 제3 노드(N3)는 데이터 신호(DATA)에 대응하는 전압(Vdata)으로 설정된다.
제1 기간(P1) 동안 제1 트랜지스터(T1)는 턴-온 상태를 유지하며 다이오드 결합되므로, 제1 구동 전원(ELVDD)으로부터 제4 노드(N4)로 전류가 인가된다. 그러면, 제1 노드(N1)는 제1 구동 전원(ELVDD)의 전압으로부터 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 하강한 전압으로 설정된다.
한편, 제2 노드(N2)는 제2 구동 전원(ELVSS)의 전압으로부터 유기 발광 다이오드(OLED)의 문턱 전압(Voled,th)만큼 상승된 전압으로 설정된다.
상술한 바에 따라 제1 기간(P1) 동안 제1 내지 제3 노드(N1~N3)의 전압(VN1, VN2, VN3)은 각각 하기의 수학식 1 내지 3과 같다.
Figure PCTKR2019015203-appb-img-000001
Figure PCTKR2019015203-appb-img-000002
Figure PCTKR2019015203-appb-img-000003
다음으로, 도 4, 도 7 및 도 9를 함께 참조하면, 제2 기간(P2) 동안, 제1 및 제2 주사선(S1i, S2i)으로 하이 레벨의 주사 신호가 공급되고, 제3 주사선(S3i)으로 로우 레벨의 주사 신호가 공급된다. 그러면, 하이 레벨로 천이된 제1 주사 신호에 응답하여 제2 트랜지스터(T2)가 턴-오프되고, 로우 레벨로 천이된 제3 주사 신호에 응답하여 제3 트랜지스터(T3)가 턴-오프된다.
상기한 바에 따라, 제2 기간(P2)에서의 화소(PX)는 도 9에 도시된 등가 회로로 표현될 수 있다. 제2 기간(P2) 동안 제1 내지 제3 노드(N1~N3)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)에 의해 제1 기간(P1)에서 설정된 전압으로 안정적으로 유지될 수 있다.
다음으로, 도 4, 도 7 및 도 10을 함께 참조하면, 제3 기간(P3) 동안, 제1 주사선(S1i)으로 하이 레벨의 제1 주사 신호가 공급되고, 제2 및 제3 주사선(S2i, S3i)으로 각각 로우 레벨의 제2 및 제3 주사 신호가 공급된다. 그러면, 로우 레벨로 천이된 제2 주사 신호에 응답하여 제4 트랜지스터(T4)가 턴-온된다.
상기한 바에 따라, 제3 기간(P3)에서의 화소(PX)는 도 10에 도시된 등가 회로로 표현될 수 있다. 제3 기간(P3) 동안, 제4 트랜지스터(T4)가 턴-온되므로, 초기화 전압(Vint)이 제2 노드(N2)에 공급된다. 그러면 제2 노드(N2)의 전압은 제2 커패시터(C2)에 의해 유지된 이전 기간의 전압으로부터 초기화 전압(Vint)으로 변화한다. 따라서, 제3 기간(P3) 동안 제2 노드(N2)의 전압(VN2) 및 제2 노드(N2)의 전압 변화량(ΔVN2)은 각각 하기의 수학식 4 및 5와 같다.
Figure PCTKR2019015203-appb-img-000004
Figure PCTKR2019015203-appb-img-000005
제2 노드(N2)의 전압이 변경됨에 따라, 제1 노드(N1) 및 제3 노드(N3)의 전압 또한 변경될 수 있다. 구체적으로, 제3 기간(P3) 동안 제1 트랜지스터(T1), 제1 커패시터(C1) 및 제2 커패시터(C2)는 플로팅 상태이므로, 제2 노드(N2)의 전압이 변경될 때, 제1 노드(N1) 및 제3 노드(N3)의 전압 또한 제1 커패시터(C1)에 의해 유지된 이전 기간의 전압으로부터 제2 노드(N2)의 전압 변화량만큼 변경될 수 있다. 따라서, 제2 기간(P2) 동안 제1 노드(N1) 및 제3 노드(N3)의 전압(VN1, VN3)은 각각 하기의 수학식 6 및 7과 같다.
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Figure PCTKR2019015203-appb-img-000007
한편, 제2 노드(N2)에 초기화 전압(Vint)이 인가되면, 유기 발광 다이오드(OLED)의 유기 커패시터(Coled)가 방전될 수 있다. 데이터 기입 기간(WP) 동안 유기 커패시터(Coled)를 방전시킴으로써, 이후의 발광 기간(EP)에서 화소(PX)의 블랙 표현 능력이 향상될 수 있다.
다음으로, 도 4, 도 7 및 도 11을 함께 참조하면, 제4 기간(P4) 동안, 제1 및 제2 주사선(S1i, S2i)으로 각각 하이 레벨의 제1 및 제2 주사 신호가 공급되고, 제3 주사선(S3i)으로 로우 레벨의 제3 주사 신호가 공급된다. 그러면, 하이 레벨로 천이된 제2 주사 신호에 응답하여 제4 트랜지스터(T4)가 턴-오프된다.
상기한 바에 따라, 제3 기간(P3)에서의 화소(PX)는 도 11에 도시된 등가 회로로 표현될 수 있다. 제4 기간(P4) 동안, 제1 내지 제3 노드(N1~N3)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)에 의해 제3 기간(P3)에서 설정된 전압으로 안정적으로 유지될 수 있다.
다음으로, 도 4, 도 7 및 도 12를 함께 참조하면, 발광 기간(EP) 동안, 제1 및 제2 주사선(S1i, S2i)으로 각각 하이 레벨의 제1 및 제2 주사 신호가 공급되고, 제3 주사선(S3i)으로 로우 레벨의 제3 주사 신호가 공급된다. 그러면, 제1 내지 제3 주사 신호에 응답하여 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-오프된다.
또한, 발광 기간(EP) 동안 발광 제어선(Ei)을 통해 로우 레벨의 발광 신호가 공급된다. 그러면, 발광 신호에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다.
발광 기간(EP)에서의 화소(PX)는 도 12에 도시된 등가 회로로 표현될 수 있다. 발광 기간(EP) 동안 제5 트랜지스터(T5)가 턴-온되므로, 기준 전압(Vref)이 제3 노드(N3)에 공급되고, 제3 노드(N3)의 전압은 기준 전압(Vref)으로 변화한다. 따라서, 발광 기간(EP) 동안 제3 노드(N3)의 전압(VN3) 및 제3 노드(N3)의 전압 변화량(ΔVN3)은 각각 하기의 수학식 8 및 9와 같다.
Figure PCTKR2019015203-appb-img-000008
Figure PCTKR2019015203-appb-img-000009
제3 노드(N3)의 전압이 변경됨에 따라, 제1 노드(N1) 및 제2 노드(N2)의 전압 또한 변경될 수 있다. 구체적으로, 발광 기간(EP) 동안 제1 커패시터(C1)와 제2 커패시터(C2)는 직렬로 연결되므로, 제3 노드(N3)의 전압 변화량은 제1 커패시터(C1)와 제2 커패시터(C2)에 분배되고, 제1 노드(N1)의 전압은 제1 커패시터(C1)에 분배되는 전압 변화량에 대응하여 변경될 수 있다. 따라서, 발광 기간(EP) 동안 제1 노드(N1)의 전압은 하기의 수학식 10과 같다.
Figure PCTKR2019015203-appb-img-000010
여기서, Cst는 제1 커패시터(C1)의 정전용량이고, Cself는 제2 커패시터(C2)의 정전용량이다.
제1 노드(N1)에 상기와 같은 전압이 인가되면, 제1 트랜지스터(T1)에는 제1 구동 전원(ELVDD) 및 제1 노드(N1)의 전압의 차이, 즉 게이트-소스 전압(Vgs)에 대응하는 전류가 흐를 수 있다. 제1 트랜지스터(T1)를 흐르는 전류는, 턴-온 상태의 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)로 공급된다. 그러면, 유기 발광 다이오드(OLED)는 공급된 전류량에 대응하는 휘도로 발광할 수 있다.
제1 노드(N1)의 전압(VN1)이 상기의 수학식 10과 같이 제어될 때, 유기 발광 다이오드(OLED)로 공급되는 전류(Ioled)는 하기의 수학식 11과 같다.
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여기서, μ P는 제1 트랜지스터(T1)의 캐리어 이동율이고, C ox는 제1 트랜지스터(T1)의 게이트 산화층 용량이며, W/L은 제1 트랜지스터(T1)의 폭과 길이의 비이다.
수학식 11을 참조하면, 발광 기간(EP) 동안 유기 발광 다이오드(OLED)로 공급되는 전류(Ioled)는 제1 구동 전원(ELVDD)에 의한 IP 드롭의 영향이 제거되고, 또한, 유기 발광 다이오드(OLED)의 문턱 전압(Voled,th)만큼 상승되는 것을 알 수 있다.
한편, 발광 기간(EP)동안 제3 트랜지스터(T3)는 턴-오프 상태를 유지한다. 본 발명의 다양한 실시 예에서, 제3 트랜지스터(T3)는 오프 전류 특성이 우수한 N타입 트랜지스터로 구성된다. 따라서, 발광 기간(EP) 동안 제1 구동 전원(ELVDD)으로부터 제1 트랜지스터(T1)를 경유하여 흐르는 구동 전류 중 일부가 제3 트랜지스터(T3)를 통해 누설되는 것이 방지될 수 있다.
이와 같이, 발광 기간(EP) 동안 구동 전류의 누설을 방지하면, 표시 장치(1)의 저주파 구동 모드, 예를 들어 "always on 모드"에서의 구동 특성이 향상될 수 있다. 또한, 구동 전류의 누설이 방지되면, 블랙 계조의 표현력이 향상되고, 색번짐이나 크로스토크가 개선될 수 있다.
한편, 도 7의 실시 예에서는, 데이터 기입 기간(WP)이 제1 내지 제4 기간(P1~P4)을 포함하는 것으로 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 도 2 및 도 3을 참조하여 설명한 바와 같이, 주사 신호들을 생성하기 위한 클럭 신호들의 게이트 온 전압 기간이 게이트 오프 전압 기간과 동일하게 설정되는 실시 예에서, 데이터 기입 기간(WP)은 제2 기간(P2) 및 제4 기간(P4)을 포함하지 않을 수 있다.
도 13은 본 발명의 제2 실시 예에 따른 화소를 나타내는 회로도이고, 도 14는 본 발명의 제2 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 13에서는 설명의 편의를 위해 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_1)를 예로써 도시한다.
도 13을 참조하면, 본 발명의 제2 실시 예에 따른 화소(PX_1)는 제1 내지 제6 트랜지스터들(T1~T6), 제1 및 제2 커패시터들(C1, C2) 및 유기 발광 다이오드(OLED)를 포함한다. 본 발명의 제2 실시 예에 따른 화소(PX_1)는 제4 트랜지스터(T4_1)가 N타입 트랜지스터로 구성된다는 것을 제외하면, 도 4에 도시된 화소(PX)와 실질적으로 동일하다. 따라서, 도 13에서는 도 4에 도시된 것과 동일한 구성 요소에 대하여는 동일한 번호를 부여하고 그 상세한 설명은 생략한다.
본 발명의 제2 실시 예에서, 제4 트랜지스터(T4_1)는 제2 노드(N2)와 초기화 전압(Vint) 사이에 접속된다. 제4 트랜지스터(T4_1)의 게이트 전극은 제2 주사선(S2i_1)에 접속된다. 제4 트랜지스터(T4_1)는 제2 주사선(S2i_1)에 인가되는 제2 주사 신호에 대응하여 턴-온될 수 있다. 제4 트랜지스터(T4_1)가 턴-온되면 초기화 전압(Vint)이 제2 노드(N2), 즉 유기 발광 다이오드(OLED)의 애노드 전극에 공급될 수 있다.
이러한 실시 예에서, 제1 주사선(S1i)으로는 제1 극성의 주사 신호가 공급되고, 제2 및 제3 주사선들(S2i_1, S3i)로는 제2 극성의 주사 신호가 공급될 수 있다.
도 14는 도 5에 도시된 고주파 동작 및 도 6에 도시된 저주파 동작에 있어서, 데이터 기입 기간(WP)과 발광 기간(EP)을 포함하는 임의의 프레임에서의 동작이 도시된다. 이러한 임의의 프레임은 고주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 어느 하나이거나, 저주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 첫 번째 프레임일 수 있다.
또한, 도 14에서는, 도 13에 도시된 것과 같이 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_1)의 구동 방법을 대표적인 예로써 도시한다. 그에 따라, 도 14에서는 i번째 제1 내지 제3 주사선(S1i, S2i_1, S3i)으로 공급되는 주사 신호들, 발광 제어선(Ei)으로 공급되는 발광 신호 및 데이터선(Dj)으로 공급되는 데이터 신호의 일 예가 도시된다.
도 14를 참조하면, 본 발명의 제2 실시 예에 따른 표시 장치의 구동 방법은 도 13의 화소 구조에 대응하여 제2 주사선(S2i_1)으로 공급되는 제2 주사 신호가 제2 극성 신호로 변형된 것을 제외하면, 도 7에 도시된 표시 장치의 구동 방법과 실질적으로 동일하므로, 그 상세한 설명은 생략한다.
도 15는 본 발명의 제3 실시 예에 따른 화소를 나타내는 회로도이고, 도 16은 본 발명의 제3 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 15에서는 설명의 편의를 위해 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_2)를 예로써 도시한다.
도 15를 참조하면, 본 발명의 제3 실시 예에 따른 화소(PX_2)는 제1 내지 제6 트랜지스터들(T1~T6), 제1 및 제2 커패시터들(C1, C2) 및 유기 발광 다이오드(OLED)를 포함한다. 본 발명의 제3 실시 예에 따른 화소(PX_2)는 제4 트랜지스터(T4_2)의 게이트 전극이 i+1번째 제3 주사선(S3i+1)에 접속되는 것을 제외하면, 도 13에 도시된 화소(PX_1)와 실질적으로 동일하다. 따라서, 도 15에서는 도 13에 도시된 것과 동일한 구성 요소에 대하여는 동일한 번호를 부여하고 그 상세한 설명은 생략한다.
본 발명의 제3 실시 예에서, 제4 트랜지스터(T4_2)는 제2 노드(N2)와 초기화 전압(Vint) 사이에 접속된다. 제4 트랜지스터(T4_2)의 게이트 전극은 i+1번째 제3 주사선(S3i+1)에 연결된다. 제4 트랜지스터(T4_2)는 i+1번째 제3 주사선(S3i+1)에 인가되는 제3 주사 신호에 대응하여 턴-온될 수 있다. 제4 트랜지스터(T4_2)가 턴-온되면 초기화 전압(Vint)이 제2 노드(N2), 즉 유기 발광 다이오드(OLED)의 애노드 전극에 공급될 수 있다.
이러한 실시 예에서, 제1 주사선(S1i)으로는 제1 극성의 주사 신호가 공급되고, 제3 주사선(S3i, S3i+1)으로는 제2 극성의 주사 신호가 공급될 수 있다.
도 16은 도 5에 도시된 고주파 동작 및 도 6에 도시된 저주파 동작에 있어서, 데이터 기입 기간(WP)과 발광 기간(EP)을 포함하는 임의의 프레임에서의 동작이 도시된다. 이러한 임의의 프레임은 고주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 어느 하나이거나, 저주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 첫 번째 프레임일 수 있다.
또한, 도 16에서는, 도 15에 도시된 것과 같이 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_2)의 구동 방법을 대표적인 예로써 도시한다. 그에 따라, 도 16에서는 i번째 제1 및 제3 주사선(S1i, S3i)으로 공급되는 주사 신호들, i+1번째 제3 주사선(S3i+1)으로 공급되는 주사 신호, 발광 제어선(Ei)으로 공급되는 발광 신호 및 데이터선(Dj)으로 공급되는 데이터 신호의 일 예가 도시된다.
도 16을 참조하면, 본 발명의 제3 실시 예에 따른 표시 장치의 구동 방법은 도 15의 화소 구조에 대응하여 제4 트랜지스터(T4_2)의 게이트 전극으로 i+1번째 제3 주사선(S3i+1)을 통해 제3 주사 신호가 인가되는 것을 제외하면, 도 14에 도시된 표시 장치의 구동 방법과 실질적으로 동일하므로, 그 상세한 설명은 생략한다.
도 15 및 도 16에 도시된 바와 같이, 본 발명의 제3 실시 예에서, 화소(PX_2)는 제1 주사선(S1i) 및 제3 주사선(S3i)과 연결되며, 제1 주사 신호 및 제3 주사 신호를 이용하여 구동될 수 있다. 따라서, 본 발명의 제1 및 제2 실시 예와 비교하여, 주사 구동부(30)는 제2 주사 신호를 생성하기 위한 스테이지를 구비할 필요가 없으며, 표시부(50)에는 제2 주사선(S2i)이 배치될 필요가 없다. 결과적으로, 본 발명의 제3 실시 예에서, 주사 구동부(30) 및 표시부(50)의 크기가 감소될 수 있고, 표시 장치(1)의 구동이 보다 용이할 수 있다.
도 17은 본 발명의 제4 실시 예에 따른 화소를 나타내는 회로도이고, 도 18은 본 발명의 제4 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 17에서는 설명의 편의를 위해 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_3)를 예로써 도시한다.
도 17을 참조하면, 본 발명의 제4 실시 예에 따른 화소(PX_3)는 제1 내지 제6 트랜지스터들(T1~T6), 제1 및 제2 커패시터들(C1, C2) 및 유기 발광 다이오드(OLED)를 포함한다. 본 발명의 제4 실시 예에 따른 화소(PX_3)는 제2 트랜지스터(T2_1)가 N타입 트랜지스터로 구성된다는 것을 제외하면, 도 13에 도시된 화소(PX_1)와 실질적으로 동일하다. 따라서, 도 17에서는 도 13에 도시된 것과 동일한 구성 요소에 대하여는 동일한 번호를 부여하고 그 상세한 설명은 생략한다.
본 발명의 제4 실시 예에서, 제2 트랜지스터(T2_1)는 제3 노드(N3)와 데이터선(Dj) 사이에 접속된다. 제2 트랜지스터(T2_1)의 게이트 전극은 제3 주사선(S3i)에 접속된다. 제2 트랜지스터(T2_1)는 제3 주사선(S3i)에 인가되는 제3 주사 신호에 대응하여 턴-온될 수 있다. 제2 트랜지스터(T2_1)가 턴-온되면, 데이터선(Dj)으로 인가되는 데이터 신호가 제3 노드(N3)로 공급될 수 있다.
이러한 실시 예에서, 제1 주사선(S1i)으로는 제1 극성의 주사 신호가 공급되고, 제3 주사선(S3i)으로는 제2 극성의 주사 신호가 공급될 수 있다.
도 18은 도 5에 도시된 고주파 동작 및 도 6에 도시된 저주파 동작에 있어서, 데이터 기입 기간(WP)과 발광 기간(EP)을 포함하는 임의의 프레임에서의 동작이 도시된다. 이러한 임의의 프레임은 고주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 어느 하나이거나, 저주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 첫 번째 프레임일 수 있다.
또한, 도 18에서는, 도 17에 도시된 것과 같이 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_3)의 구동 방법을 대표적인 예로써 도시한다. 그에 따라, 도 18에서는 i번째 제3 주사선(S3i)으로 공급되는 주사 신호들, 발광 제어선(Ei)으로 공급되는 발광 신호 및 데이터선(Dj)으로 공급되는 데이터 신호의 일 예가 도시된다.
도 18을 참조하면, 본 발명의 제4 실시 예에 따른 표시 장치의 구동 방법은 도 17의 화소 구조에 대응하여 제2 트랜지스터(T2_1)의 게이트 전극과 제3 트랜지스터(T3)의 게이트 전극으로 i번째 제3 주사선(S3i)을 통해 제3 주사 신호가 함께 공급된다는 점을 제외하면, 도 14에 도시된 표시 장치의 구동 방법과 실질적으로 동일하므로, 그 상세한 설명은 생략한다.
한편, 도 17에서는 제4 트랜지스터(T4_1)가 N타입 트랜지스터로 구성되는 실시 예가 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 본 발명의 제4 실시 예에서, 제4 트랜지스터(T4_1)는 P타입 트랜지스터로 구성될 수 있고, 이 경우, 제2 주사선(S2i_1)으로 공급되는 제2 주사 신호는 도 7에 도시된 것처럼 제2 극성으로 설정될 수 있다.
또한, 도 17에서는 제4 트랜지스터(T4_1)의 게이트 전극에 i번째 제2 주사선(S2i_1)이 접속되는 실시 예가 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 본 발명의 제4 실시 예에서, 제4 트랜지스터(T4_1)의 게이트 전극은 도 15에 도시된 것과 같이 i+1번째 제3 주사선(S3i+1)과 접속될 수 있다. 이러한 실시 예에서, 화소(PX_3)는 제3 주사선(S3i)과 연결되며, 실질적으로 제3 주사 신호만을 이용하여 구동될 수 있다. 따라서, 본 발명의 이러한 실시 예에서, 주사 구동부(30)는 제1 및 제2 주사 신호를 생성하기 위한 스테이지를 구비할 필요가 없으며, 표시부(50)에는 제1 및 제2 주사선(S1i, S2i)이 배치될 필요가 없다. 결과적으로, 본 발명의 제3 실시 예에서, 주사 구동부(30) 및 표시부(50)의 크기가 감소될 수 있고, 표시 장치(1)의 구동이 보다 용이할 수 있다.
도 19는 본 발명의 제5 실시 예에 따른 화소를 나타내는 회로도이고, 도 20은 본 발명의 제5 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 19에서는 설명의 편의를 위해 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_4)를 예로써 도시한다.
도 19를 참조하면, 본 발명의 제5 실시 예에 따른 화소(PX_4)는 제1 내지 제6 트랜지스터들(T1~T6), 제1 및 제2 커패시터들(C1, C2) 및 유기 발광 다이오드(OLED)를 포함한다. 본 발명의 제5 실시 예에 따른 화소(PX_4)는 제4 트랜지스터(T4_3)의 게이트 전극이 i+1번째 제1 주사선(S1i+1)에 접속되는 것을 제외하면, 도 4에 도시된 화소(PX)와 실질적으로 동일하다. 따라서, 도 19에서는 도 4에 도시된 것과 동일한 구성 요소에 대하여는 동일한 번호를 부여하고 그 상세한 설명은 생략한다.
본 발명의 제5 실시 예에서, 제4 트랜지스터(T4_3)는 제2 노드(N2)와 초기화 전압(Vint) 사이에 접속된다. 제4 트랜지스터(T4_3)의 게이트 전극은 i+1번째 제1 주사선(S1i+1)에 연결된다. 제4 트랜지스터(T4_3)는 i+1번째 제1 주사선(S1i+1)에 인가되는 제1 주사 신호에 대응하여 턴-온될 수 있다. 제4 트랜지스터(T4_3)가 턴-온되면 초기화 전압(Vint)이 제2 노드(N2), 즉 유기 발광 다이오드(OLED)의 애노드 전극에 공급될 수 있다.
이러한 실시 예에서, 제1 주사선(S1i, S1i+1)으로는 제1 극성의 주사 신호가 공급되고, 제3 주사선(S3i)으로는 제2 극성의 주사 신호가 공급될 수 있다.
도 20은 도 5에 도시된 고주파 동작 및 도 6에 도시된 저주파 동작에 있어서, 데이터 기입 기간(WP)과 발광 기간(EP)을 포함하는 임의의 프레임에서의 동작이 도시된다. 이러한 임의의 프레임은 고주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 어느 하나이거나, 저주파 동작에서 1 주기를 구성하는 복수의 프레임들 중 첫 번째 프레임일 수 있다.
또한, 도 20에서는, 도 19에 도시된 것과 같이 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_4)의 구동 방법을 대표적인 예로써 도시한다. 그에 따라, 도 20에서는 i번째 제1 및 제3 주사선(S1i, S3i)으로 공급되는 주사 신호들, i+1번째 제1 주사선(S1i+1)으로 공급되는 주사 신호, 발광 제어선(Ei)으로 공급되는 발광 신호 및 데이터선(Dj)으로 공급되는 데이터 신호의 일 예가 도시된다.
도 20을 참조하면, 본 발명의 제5 실시 예에 따른 표시 장치의 구동 방법은 도 19의 화소 구조에 대응하여 제4 트랜지스터(T4_3)의 게이트 전극으로 i+1번째 제1 주사선(S1i+1)을 통해 제1 주사 신호가 인가되는 것을 제외하면, 도 7에 도시된 표시 장치의 구동 방법과 실질적으로 동일하므로, 그 상세한 설명은 생략한다.
도 21은 본 발명의 제6 실시 예에 따른 화소를 나타내는 회로도이고, 도 22는 본 발명의 제6 실시 예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 21에서는 설명의 편의를 위해 i번째 수평 라인에 위치되며, j번째 데이터선(Dj)과 접속된 화소(PX_5)를 예로써 도시한다.
도 21을 참조하면, 본 발명의 제6 실시 예에 따른 화소(PX_5)는 제1 내지 제4 트랜지스터들(T1~T4), 제1 및 제2 커패시터들(C1, C2) 및 유기 발광 다이오드(OLED)를 포함한다. 본 발명의 제6 실시 예에 따른 화소(PX_5)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 생략된 것을 제외하면, 도 4에 도시된 화소(PX)와 실질적으로 동일하다.
다시 말해, 본 발명의 제6 실시 예에 따른 화소(PX_5)는 도 4에 도시된 화소(PX)에서 발광 신호가 항상 턴-오프 레벨을 유지하여, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-오프 상태를 유지하는 상태에 대응된다. 따라서, 도 21에 도시된 화소(PX_5)는, 도 7에 도시된 타이밍도 내에서 데이터 기입 기간(WP)에서와 동일하게 구동된다. 그에 따라, 도 21 및 도 22에 따른 화소(PX_5)는 데이터 기입 기간(WP) 동안 제1 내지 제3 노드들(N1~N3)의 전압을 설정하기 위한 동작을 수행하도록 구성된다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 제1 전원과 제4 노드 사이에 접속되고, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터;
    제3 노드와 데이터선 사이에 접속되고, i(i는 자연수)번째 제1 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제2 트랜지스터;
    상기 제1 노드와 상기 제4 노드 사이에 접속되고, i번째 제3 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제3 트랜지스터;
    제2 노드와 초기화 전압 사이에 접속되고, i번째 제2 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제4 트랜지스터;
    상기 제3 노드와 상기 제1 노드 사이에 접속되는 제1 커패시터;
    상기 제1 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터; 및
    상기 제2 노드와 제2 전원 사이에 접속되는 유기 발광 다이오드를 포함하되,
    상기 제3 트랜지스터는,
    N타입 트랜지스터인, 화소.
  2. 제1항에 있어서,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터 중 적어도 하나는 상기 N타입 트랜지스터인, 화소.
  3. 제2항에 있어서,
    상기 제4 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제2 주사선은 i+1번째 제3 주사선과 동일한 주사선인, 화소.
  4. 제2항에 있어서,
    상기 제2 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제1 주사선은 상기 i번째 제3 주사선과 동일한 주사선인, 화소.
  5. 제4항에 있어서,
    상기 제4 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제2 주사선은 i+1번째 제3 주사선과 동일한 주사선인, 화소.
  6. 제1항에 있어서,
    상기 i번째 제2 주사선은 i+1번째 제1 주사선과 동일한 주사선인, 화소.
  7. 제1항에 있어서,
    기준 전압과 상기 제3 노드 사이에 접속되고, 발광 제어선으로 공급되는 발광 신호에 대응하여 턴-온되는 제5 트랜지스터; 및
    상기 제4 노드와 상기 제2 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제6 트랜지스터를 더 포함하는, 화소.
  8. 제1항에 있어서,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터는 제1 기간 동안 턴-온되고, 상기 제4 트랜지스터는 상기 제1 기간 이후의 제2 기간 동안 턴-온되는, 화소.
  9. 제7항에 있어서,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터는 제1 기간 동안 턴-온되고, 상기 제4 트랜지스터는 상기 제1 기간 이후의 제2 기간 동안 턴-온되며, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는, 상기 제2 기간 이후의 발광 기간 동안 턴-온되는, 화소.
  10. 주사선들 및 데이터선들과 접속되는 화소들;
    상기 주사선들로 주사 신호를 공급하는 주사 구동부;
    상기 데이터선들로 데이터 신호를 공급하는 데이터 구동부를 포함하되,
    상기 화소들 중 i(i는 자연수)번째 수평 라인에 위치되는 적어도 하나의 화소는,
    제1 전원과 제4 노드 사이에 접속되고, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터;
    제3 노드와 데이터선 사이에 접속되고, i(i는 자연수)번째 제1 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제2 트랜지스터;
    상기 제1 노드와 상기 제4 노드 사이에 접속되고, i번째 제3 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제3 트랜지스터;
    제2 노드와 초기화 전압 사이에 접속되고, i번째 제2 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제4 트랜지스터;
    상기 제3 노드와 상기 제1 노드 사이에 접속되는 제1 커패시터;
    상기 제1 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터; 및
    상기 제2 노드와 제2 전원 사이에 접속되는 유기 발광 다이오드를 포함하되,
    상기 제3 트랜지스터는,
    N타입 트랜지스터인, 표시 장치.
  11. 제10항에 있어서, 상기 주사 구동부는,
    제1 극성 또는 상기 제1 극성과 반대되는 제2 극성 중 어느 하나의 주사 신호를 상기 제1 내지 제3 주사선들로 공급하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터 중 적어도 하나는 상기 N타입 트랜지스터인, 표시 장치.
  13. 제11항에 있어서,
    상기 제4 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제2 주사선은 i+1번째 제3 주사선과 동일한 주사선인, 표시 장치.
  14. 제11항에 있어서,
    상기 제2 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제1 주사선은 상기 i번째 제3 주사선과 동일한 주사선인, 표시 장치.
  15. 제14항에 있어서,
    상기 제4 트랜지스터가 상기 N타입 트랜지스터이고, 상기 i번째 제2 주사선은 i+1번째 제3 주사선과 동일한 주사선인, 표시 장치.
  16. 제11항에 있어서,
    상기 i번째 제2 주사선은 i+1번째 제1 주사선과 동일한 주사선인, 표시 장치.
  17. 제11항에 있어서,
    발광 제어선들로 발광 신호를 공급하는 발광 구동부를 더 포함하고,
    상기 적어도 하나의 화소는,
    기준 전압과 상기 제3 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제5 트랜지스터; 및
    상기 제4 노드와 상기 제2 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제6 트랜지스터를 더 포함하는, 표시 장치.
  18. 제11항에 있어서, 상기 주사 구동부는,
    제1 기간 동안 상기 제1 주사선 및 상기 제3 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정하고, 상기 제1 기간 이후의 제2 기간 동안 상기 제2 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정하는, 표시 장치.
  19. 제17항에 있어서, 상기 주사 구동부는,
    제1 기간 동안 상기 제1 주사선 및 상기 제3 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정하고, 상기 제1 기간 이후의 제2 기간 동안 상기 제2 주사선으로 공급되는 주사 신호를 턴-온 레벨로 설정하며, 상기 제2 기간 이후의 발광 기간 동안 상기 발광 신호를 턴-온 레벨로 설정하는, 표시 장치.
  20. 복수의 화소들을 포함하는 표시 장치의 구동 방법으로,
    상기 화소들 중 i(i는 자연수)번째 수평 라인에 위치되는 적어도 하나의 화소는,
    제1 전원과 제4 노드 사이에 접속되고, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터;
    제3 노드와 데이터선 사이에 접속되고, i(i는 자연수)번째 제1 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제2 트랜지스터;
    상기 제1 노드와 상기 제4 노드 사이에 접속되고, i번째 제3 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제3 트랜지스터;
    제2 노드와 초기화 전압 사이에 접속되고, i번째 제2 주사선으로 공급되는 주사 신호에 대응하여 턴-온되는 제4 트랜지스터;
    상기 제3 노드와 상기 제1 노드 사이에 접속되는 제1 커패시터;
    상기 제1 노드와 상기 제2 노드 사이에 접속되는 제2 커패시터; 및
    상기 제2 노드와 제2 전원 사이에 접속되는 유기 발광 다이오드를 포함하고,
    제1 기간 동안 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 턴-온시키는 단계; 및
    상기 제1 기간 이후의 제2 기간 동안 상기 제4 트랜지스터를 턴-온 시키는 단계를 포함하는, 방법.
  21. 제20항에 있어서, 상기 제3 트랜지스터는,
    N타입 트랜지스터인, 방법.
  22. 제20항에 있어서, 상기 적어도 하나의 화소는,
    기준 전압과 상기 제3 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제5 트랜지스터; 및
    상기 제4 노드와 상기 제2 노드 사이에 접속되고, 상기 발광 제어선으로 공급되는 상기 발광 신호에 대응하여 턴-온되는 제6 트랜지스터를 더 포함하고,
    상기 방법은,
    상기 제2 기간 이후의 발광 기간 동안 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 턴-온시키는 단계를 더 포함하는, 방법.
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