WO2015137709A1 - 표시장치 - Google Patents

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WO2015137709A1
WO2015137709A1 PCT/KR2015/002313 KR2015002313W WO2015137709A1 WO 2015137709 A1 WO2015137709 A1 WO 2015137709A1 KR 2015002313 W KR2015002313 W KR 2015002313W WO 2015137709 A1 WO2015137709 A1 WO 2015137709A1
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stage
scan signal
data
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정훈
유상희
조성현
이보선
장성욱
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엘지디스플레이 주식회사
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Definitions

  • the present invention relates to a display device, and more particularly, to a display device capable of reducing defects such as afterimages and stains caused by DC accumulation.
  • FPDs Flat panel displays
  • LCD liquid crystal display
  • PDP plasma display
  • OLED organic light emitting display
  • EPD electrophoretic display
  • Electrophoretic Display is also widely used.
  • liquid crystal displays display images by using optical anisotropy of liquid crystals, and have advantages such as thin, small size, low power consumption, and high quality. It is widely used.
  • an organic light emitting display device is a device that uses self-emission light emitting elements that emit light by itself, and thus has advantages such as fast response speed, high luminous efficiency, high luminance, and large viewing angle. It is attracting attention as the next generation flat panel display device.
  • a display device in general, includes a panel for displaying an image, a gate driver for sequentially supplying scan pulses to gate lines formed in the panel, and a data voltage for supplying data voltages to the data lines formed in the panel. And a timing controller for controlling the data driver, the gate driver, and the data driver.
  • the gate driver may be formed in the form of an integrated circuit and mounted on a non-display area of the panel, and may be formed independently of the panel 110 to form the panel (eg, a chip-on-film (COF)). 110 may be electrically connected.
  • COF chip-on-film
  • the gate driver is a shift register composed of a plurality of stages which outputs a scan signal to a gate line formed in the panel in synchronization with a predetermined clock.
  • the general gate driver repeatedly outputs scan signals sequentially every frame from the first stage to the last stage according to the same period.
  • driving the gate driver at a high frequency at all times or driving the gate driver so that scan signals are sequentially output from all stages may consume power. You can waste it.
  • the present invention has been proposed to solve the above problems, and it is a technical object of the present invention to provide a display device in which a data driver driven at a low frequency can invert the polarity of the data voltage every frame.
  • a scan signal is applied to gate lines at a first period in a first mode according to a driving speed control signal, and is slower than the first period in a second mode.
  • a gate driver applying a scan signal to the gate lines in two periods; And one frame period in the second mode is a scan signal output period in which a scan signal is output to the gate lines and a scan signal control period in which a scan signal is not output to the gate lines according to the driving speed control signal.
  • the data driver includes a data driver which inverts the polarity of the data voltage in the scan signal output period and outputs the data voltage to the data lines in the scan signal control period every frame.
  • a display area including a first driving area driven at a first frequency and a second driving area driven at a second frequency slower than the first frequency. ;
  • a gate driver configured to apply a scan signal to gate lines of the first driving region and the second driving region according to the first frequency and the second frequency;
  • a data driver supplying a data voltage having a polarity opposite to that of the data voltage at which the pixels of the second driving region are charged when recharging the pixels included in the second driving region to a predetermined data voltage.
  • the power supplied to the data driver can be cut off in the data voltage non-output period in which the data voltage is not output, the power consumption of the data driver can be reduced.
  • FIG. 1 is an exemplary view showing a configuration of a display device according to the present invention.
  • FIG. 2 is an exemplary view showing a configuration of a gate driver for implementing the above-described driving method.
  • FIG. 3 is an exemplary diagram illustrating waveforms of signals applied to the gate driver shown in FIG. 2.
  • FIG. 3 is an exemplary diagram illustrating waveforms of signals applied to the gate driver shown in FIG. 2.
  • FIG. 4 is an exemplary diagram illustrating an example of a gate driver for limiting output of a scan signal to a gate line using an enable signal according to an exemplary embodiment of the present invention.
  • FIG. 5 is an exemplary view showing waveforms of signals applied to a display device according to the present invention.
  • FIG. 6 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • FIG. 7 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • FIG 8 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • FIG 9 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • FIG. 10 is a various configuration diagram of a stage constituting a gate driver applied to the display device of the present invention.
  • FIG. 11 is an exemplary view showing a configuration of a timing controller applied to a display device according to the present invention.
  • FIG. 12 is an exemplary view showing a configuration of a data driver applied to a display device according to the present invention.
  • FIG. 13 is an exemplary view showing a configuration of an output buffer of a data driver applied to a display device according to the present invention.
  • 14 and 15 illustrate polarities of data voltages applied to limit the output of a scan signal from a gate driver by a start signal or an enable signal to vary a period during which all pixels in the display area are recharged with data voltages. Dodle.
  • 16A to 16D are exemplary diagrams illustrating polarities of data voltages applied to drive a display area into a plurality of driving regions by limiting output of a scan signal from a gate driver by a start signal or an enable signal.
  • 17 is an exemplary view showing a configuration of a stage applied to a display device according to the present invention.
  • FIG. 18 is an exemplary diagram showing a configuration of a node controller shown in FIG. 17;
  • liquid crystal display device will be described as an example of the present invention, but the present invention is not limited thereto. That is, the present invention can be applied to an organic light emitting display device.
  • the display device 100 includes a display area A / A displaying a plurality of pixels P and displaying an image, and a non-display area N / A outside the display area A / A. And a panel 110 with In addition, the display device 100 is a gate driver 120 for outputting a scan signal to the pixel P through the gate lines GL1 to GLg and a data voltage to the pixel P with the data lines DL1 to DLd. It includes a data driver 130 for supplying. The gate driver 120 and the data driver 130 may be provided on the panel 110. The signal controlling the gate driver 120 and the data driver 130 may be provided from the timing controller 140.
  • the display device 100 may or may not include a touch recognition function.
  • the panel 110 may include a plurality of touch electrodes, and the display device 100 may supply a touch voltage to the touch electrodes to determine whether the touch is performed. Is provided.
  • the touch electrode and the touch driver 150 may be omitted.
  • the panel 110 performs a function of outputting an image.
  • the panel 110 may vary according to the type of the display device.
  • the panel 110 may be a liquid crystal panel in which a liquid crystal layer is formed between two substrates.
  • one of the substrates constituting the liquid crystal panel includes a plurality of data lines DL1 to DLd, a plurality of gate lines GL1 to GLg, and the data lines and the gate lines.
  • a plurality of thin film transistors (TFTs) are connected to drive the pixels.
  • the panel 110 includes a plurality of pixel electrodes (not shown) for charging a data voltage and a common electrode for driving a liquid crystal filled in the liquid crystal layer together with the pixel electrodes.
  • the pixels are arranged in a matrix form, and a black matrix BM and a color filter are arranged according to the structure of the pixels.
  • the panel 110 may be configured of an organic light emitting panel.
  • each pixel included in the panel 110 may be connected to an organic light emitting diode (OLED), the data lines DL, and the gate lines GL.
  • OLED organic light emitting diode
  • a plurality of thin film transistors and a storage capacitor for controlling the diode may be included.
  • some embodiments described herein may be applied to a display device using other types of panels in addition to the liquid crystal panel and the organic light emitting panel.
  • the gate driver 120 supplies a scan signal to the gate lines by using gate control signals GCS transmitted from the timing controller 140.
  • a scan signal refers to a signal capable of turning on a switching thin film transistor connected to the gate line.
  • a signal capable of turning off the switching thin film transistor is referred to as a gate off signal.
  • the scan signal and the gate off signal are collectively referred to as a gate signal.
  • the switching thin film transistor is N type
  • the scan signal is a high level voltage
  • the gate off signal is a low level voltage.
  • the thin film transistor is a P type
  • the scan signal is a low level voltage
  • the gate off signal is a high level voltage.
  • the gate driver 120 is mounted in at least one non-display area N / A of the panel 110, and an output terminal thereof is electrically connected to a plurality of gate lines formed in the display area A / A. It is described as being configured in a gate-in-panel (GIP) manner.
  • the gate driver 120 may be provided at one side of the panel 110, or as shown in FIG. 1, may be provided at both sides of the panel 110.
  • one gate driver 120 may apply a scan signal to pixels of odd lines, and the other gate driver 120 may be configured in an interlaced manner to apply scan signals to pixels of even lines.
  • one gate driver may be configured to apply a scan signal to pixels in some regions of the panel and the other gate driver may apply scan signal to pixels included in the other regions.
  • the gate driver 120 may be supplied with a driving speed control signal for varying the driving speed.
  • the refresh rate of the panel is changed. That is, the time until the pixels are recharged with the new data voltage can be increased or decreased.
  • the pixels may be recharged to the data voltage 60 times per second and then recharged 30 times per second. That is, the panel driven at 60 FPS may be driven at 30 FPS. In this case, after the data voltage is charged to the pixels, the time from charging again is increased from 16.7 ms to 33.3 ms.
  • the gate driver is described in detail below with reference to FIGS. 1 to 10.
  • the gate driver 120 may control the number of external start signals that start driving the shift register and the timing at which the external start signals are applied. Accordingly, the pixels of the display device may be controlled.
  • the period of charging to the data voltage may be changed. That is, the period in which the scan signal is output to the gate line may be varied by varying the period in which the external start signal is supplied to the shift register and stopping driving of the shift register for a predetermined period.
  • the gate driver 120 may be driven to output 240 to 1 scan signals to each gate line for 1 second.
  • the gate driver 120 starts the stage group and the first external start signal which are driven by the first external start signal (Start1 or Initial VST). It may be composed of stage groups in which driving is started by another separate external start signals.
  • each stage group includes a plurality of stages that sequentially output scan signals. That is, the stages belonging to each stage group sequentially output scan signals to form separate driving regions. For example, scan signals are sequentially output from stages belonging to the first stage group to gate lines to which the pixels of the first driving region are connected, and second stage groups to gate lines to which pixels belonging to the second driving region are connected. The scan signals are sequentially output from the stages belonging to.
  • the display area may be divided into individual driving areas and driven. Therefore, during one second, the stage group may be driven such that 240 to 1 scan signals are output to the gate lines of some driving regions, and another 240 to 1 scan signals are output to the gate lines of other driving regions. Preferably, the stage group can be driven.
  • FIG. 2 is an exemplary diagram illustrating a configuration of a gate driver for implementing the above-described driving method
  • FIG. 3 is an exemplary diagram illustrating waveforms of signals applied to the gate driver illustrated in FIG. 2.
  • the first stage group When the first stage group corresponds to the drive area located at the top of the display area, the first stage group starts to be driven by the basic external start signal Start1.
  • the external start signals are supplied to the VST stage of the first stage of the region where the screen is divided among the stages included in each of the first stage group to the fifth stage group, respectively.
  • the other stages receive the scan signal output from the other stages of the stage group in which they are included as the start signal and receive the scan signal of the stage located at the rear stage. It may be driven by being applied as a reset signal.
  • the scan signal output from the K-2 stage is applied as a start signal to the VST terminal of the K-1 stage of the first stage group, and the scan signal output from the K-1 stage is K-2. It is input to the reset terminal RST of the stage to reset the K-2 stage.
  • stages other than the stage driven by receiving an external start signal are driven by being supplied with the output of the stage driven before the stage. Accordingly, the scan signals are sequentially output from the stages of the first stage group.
  • each stage group includes at least one stage driven by an external start signal supplied from an external start signal line and at least one stage reset by an external reset signal supplied from an external reset signal line.
  • the output of the stage driven by receiving the second external start signal is supplied to the VST stage of another stage in the second stage group.
  • the stages are driven sequentially.
  • the other stage groups of the gate driver are also provided in independent structures like the first stage group and the second stage group.
  • each stage group receives a start signal from an independent start signal line.
  • the external reset signal supplied to the stage groups may be applied through the shared external reset signal line.
  • the display device may be driven by waveforms as shown in FIG. 3.
  • 3A illustrates waveforms of the external start signals and the external reset signal when all of the first to fifth driving regions are driven by the external start signals.
  • the scan signal is sequentially applied to the gate lines of all five driving regions. Is output. That is, when the divided driving of the screen is not necessary, as shown in FIG. 3A, the timing of the external start signal applied to each stage group is adjusted so that all stages of the gate driver are one external start signal. It can be driven as driven by. In other words, when the timing at which the external start signal is applied to each stage group is adjusted as if the output of the previous stage is sequentially input as the start signal, the entire display area may be driven. Accordingly, pixels of all driving regions are filled with data applied from the data line.
  • FIG. 3B illustrates only the stage groups corresponding to the driving region including the pixels that need to be charged with the new data voltage, and the stages other than the stage groups other than the external start signals and the external reset signal. Indicates a waveform.
  • the external start signal is not supplied to the first stage group and the fifth stage group, and the external start signal is supplied to the second stage group to the fourth stage group.
  • the second to fourth driving regions are driven. Accordingly, the image is output only through the second to fourth driving regions. That is, as the external start signal is supplied only to some stage groups, the driving region in which the image is output may be variously changed.
  • the gate driver 120 even when the gate driver 120 is driven, the pixels of the display are charged with the data voltage by controlling the output of the scan signal to the gate lines according to the enable signal.
  • the period of time can be changed.
  • the gate driver 120 may include a blocking unit for discharging an output terminal of the stages connected to the gate line to a low potential voltage source according to the enable signal.
  • FIG. 4 is an exemplary diagram illustrating an example of a gate driver for restricting output of a scan signal to a gate line using an enable signal according to some embodiments of the present invention.
  • 5 is an exemplary view showing waveforms of signals applied to the display device according to the present invention
  • FIG. 6 is an exemplary view showing a gate driver having another structure applied to the display device of the present invention
  • FIG. FIG. 8 is a diagram illustrating a gate driver having another structure applied to a display device
  • FIG. 8 is a diagram illustrating a gate driver having another structure applied to the display device of the present invention.
  • FIG. 9 is an exemplary view illustrating a gate driver having another structure applied to the display device of the present invention
  • FIG. 10 is a diagram illustrating various configurations of a stage configuring the gate driver applied to the display device of the present invention.
  • the gate driver 120 shown in FIG. 4 includes a shift register 260 composed of stages that sequentially generate scan signals. Each gate line is connected to stages of the shift register 260 to receive a scan signal.
  • the gate driver 120 includes a blocking unit 250 for discharging an output terminal of stages connected to the gate line to a low potential voltage source (eg, VGL or Ground) according to the enable signal applied from the enable signal line 212. do.
  • the enable signal performs a function of discharging the output terminal of the stage connected to the gate line to the low potential voltage source (VSS, Ground), whereby the output of the scan signal supplied to the gate line can be controlled. have.
  • the blocking unit 250 includes a transistor T3 connected between the output terminal of the stage connected to the gate line and the low potential voltage source VGL, and the gate connected to the enable signal line 212.
  • the transistor T3 of the blocking unit 250 When the transistor T3 of the blocking unit 250 is turned on by the enable signal, the output of the stage is discharged to the low potential voltage source VGL. Therefore, even if the stage outputs the scan signal to the output terminal, the scan signal is not applied to the gate line.
  • the scan signal is generated at the first stage and the scan signal is output to the output terminal of the first stage, when the transistor T3 of the blocking unit 250 is turned off by the enable signal, the scan signal is output to the gate line. .
  • the scan signal is generated at the second stage and the scan signal is output to the output terminal of the second stage, when the transistor T3 of the blocking unit 250 is turned on by the enable signal, the scan signal is transferred to the gate line. Instead of being output, the voltage of the low potential voltage source VGL is output to the gate line.
  • the blocking unit 250 that controls the output of the scan signal using one enable signal is illustrated, but the number of enable signals is not limited thereto. Therefore, in other embodiments, the blocking unit 250 may be driven by the enable signals output from the plurality of enable signal lines.
  • the precharge time may be increased, and thus the characteristics of the output of the stage to be started again may be improved.
  • the enable signal line 212 has a gate-off voltage.
  • the enable signal has been applied. Therefore, the scan signals generated from these two stages are sequentially output to the gate lines through the blocking unit 250.
  • the enable signal having the gate-on voltage is applied to the enable signal line 212. have. Therefore, the gate lines connected to the fourth and fifth stages are discharged to the low potential voltage source VGL by the transistor T3 of the blocking unit 250.
  • the transistor T3 of the blocking unit 250 is turned off, so that the scan signals generated from the stages are sequentially output to the gate lines. do.
  • a driving region in which pixels are charged with the data voltage of the data line is generated.
  • the transistor T3 of the blocking unit 250 is turned on, and thus, the scan signals generated from the stages are not output to the gate lines.
  • a driving region in which pixels are not charged with the data voltage of the data line is generated.
  • the carry signal generated from the stage may be transmitted to the next stage to sequentially operate the next stages.
  • the stages of the shift register 260 each output a carry signal to the next stage. Can be driven. Therefore, even if the scan signal generated in the stage is not output to the gate lines, the stages of the shift register may be sequentially driven.
  • the carry signal may be supplied to the next stage through the carry signal output terminal Carry OUT of each stage.
  • each stage may further include pull up / pull down transistors for outputting a carry signal in addition to pull up / pull down transistors for outputting a scan signal.
  • the gate driver 120 may be provided with a blocking unit for discharging a stage to which a clock for use as a scan signal in each stage is discharged to a low potential voltage source according to the enable signal.
  • the blocking unit 250 includes a 42 th transistor T42 connected to a terminal to which a clock CLK is input and a pull up transistor of the stage, and the clock.
  • the input terminal is connected to the gate of the 42nd transistor T42, and the 41st transistor turned on or off by the clock and the terminal or ground to which the low potential voltage is input (hereinafter, simply referred to as a 'low potential voltage source').
  • a fifth i transistor T5i connected to the gate of the 42 th transistor T42 and turned on or off by the enable signal Enable.
  • the enable signal is off when the pull-up transistor Pull Up of the stage illustrated in FIG. 6 is turned on and the clock CLK is high
  • the fifth i transistor T5i is turned off.
  • the 41 th transistor T41 and the 42 th transistor T42 are turned on, and the clock is input to the pull-up transistor, and the clock is output to the gate line through the pull-up transistor. That is, the clock becomes a scan signal and is output to the gate line.
  • the enable signal is turned on when the pull-up transistor is turned on and the clock is high
  • the forty-first transistor T41 and the fifth-i transistor T5i are turned on. Accordingly, the clock is discharged to the low potential voltage source through the 41 th transistor T41 and the 5 i transistor T5i. Thus, the clock is not output to the gate line through the pull-up transistor. That is, no scan signal is output to the gate line.
  • the blocking unit having the structure shown in FIG. 6 is not a method of discharging the output terminal to a low potential voltage source in the stage, but a clock supplied to the pull-up transistor of the stage to control whether the scan signal is output.
  • the enable signal goes low, so T5i is turned off, and the high-level clock transmitted through T41 turns on T42.
  • T42 is turned on, a clock is sent to the pullup transistor through T42, whereby a normal scan signal is output to the gate line through the output stage.
  • the enable signal turns on T5i to pull down the gate of T42 to a low level. Therefore, the clock CLK is not output to the pull-up transistor through T42, and thus the scan signal is not output to the gate line.
  • the basic structure of the gate driver 120 shown in FIG. 7 is similar to the basic structure of the gate driver described with reference to FIG. 6. That is, as shown in FIG. 7, for each stage of outputting one scan signal, one blocking unit 250 is individually connected. However, the blocking unit 250 having a different structure from the previous embodiment is provided.
  • the blocking unit 250 is connected to a terminal to which a clock CLK is input and a pull-up transistor of the stage, and turned on or off by the clock.
  • a fifth i transistor connected to a low potential voltage source to which a 41 th transistor T41 and a low potential voltage are input, and a pull up transistor of the stage, and turned on or off by the enable signal Enable; T5i).
  • the enable signal is off when the pull-up transistor Pull Up of the stage illustrated in FIG. 7 is turned on and the clock CLK is high
  • the fifth i transistor T5i is turned off.
  • the 41 th transistor T41 is turned on, and the clock is input to the pull-up transistor, and the clock is output to the gate line through the pull-up transistor. That is, the clock becomes a scan signal and is output to the gate line.
  • the enable signal is turned on when the pull-up transistor is turned on and the clock is high
  • the forty-first transistor T41 and the fifth-i transistor T5i are turned on. Accordingly, the clock is discharged through the 41 th transistor T41 and the fifth i transistor T5i. Thus, the clock is not output to the gate line through the pull-up transistor. That is, no scan signal is output to the gate line.
  • the gate driver shown in FIG. 7 has a structure similar to the case where T42 is removed from the structure shown in FIG. 6 and T41 is directly connected to the pull-up transistor.
  • the gate driver shown in FIG. 7 makes the clock input through T41 low level using the enable signal similarly to the gate driver shown in FIG. As a result, the clock is not output to the gate line through the flyup transistor.
  • the basic structure of the gate driver 120 of FIG. 8 includes a blocking unit 250 as in the basic structure of the gate driver of the structure described with reference to FIGS. 6 and 7. As shown in FIG. 8, the blocking unit 250 is connected to a terminal to which the clock CLK is input and a pull-up transistor of the stage, and a 42nd transistor whose gate is connected to the gate of the pull-up transistor. T42 and a low potential voltage source to which a low potential voltage is input, and a fifth i transistor T5i connected to a pull-up transistor of the stage and turned on or off by the enable signal (Enable).
  • the enable signal is turned off when the pull-up transistor Pull Up of the stage shown in FIG. 8 is turned on and the clock CLK is high
  • the fifth i transistor T5i is turned off.
  • the 42 th transistor T42 is turned on, and the clock is input to the pull-up transistor, and the clock is output to the gate line through the pull-up transistor. That is, the clock becomes a scan signal and is output to the gate line.
  • the enable signal is turned on when the pull-up transistor is turned on and the clock CLK is high
  • the 42nd transistor T42 is turned on. Accordingly, the clock is discharged to the low potential voltage source through the 42nd transistor T42 and the 5i transistor T5i. Thus, the clock is not output to the gate line through the pull-up transistor. That is, no scan signal is output to the gate line.
  • the gate of T42 is connected to the Q-node of the stage. Therefore, during normal screen driving, if the Q-node is high voltage, the clock with high level is output to the gate line through the pull up TFT, and when the Q-node is low voltage, T42 is turned off, and the clock is the gate line. Is not output.
  • the Enable signal becomes High and T5i is On, so that the clock passing through T42 is discharged to the low potential voltage source. Therefore, the scan signal is not output to the gate line, so that the scan signal output to the gate line is limited.
  • the gate driver 120 may be composed of carry stages which sequentially drive and output a carry signal, and scan stages which output scan signals to gate lines according to the carry signal and the enable signal.
  • the gate driver 120 sequentially carries the first shift register 270 and the carry signal including first stages that generate carry signals Carry_Out_1 to Carry_Out_7.
  • the second shift register 280 includes scan stages (2nd stages) for sequentially outputting the scan signals Gate_Out_1 to Gate_Out_7 to the gate lines, and the second shift register 280. At least one of the scan stages included in the second block cuts the scan signal output to the gate line according to the enable signal.
  • the first stages formed on the left side of FIG. 9 form the first shift register 270
  • the scan stages formed on the right side of the second shift register 280 form the first shift register 280.
  • the carry stages formed in the first shift register 270 sequentially output the carry signals Carry_Out_1 to Carry_Out_7.
  • the carry signal is input to the scan stage as a start signal.
  • the scan stage is driven by the carry signal, and the scan stage finally outputs the scan signal to the gate line.
  • the carry signal is input to another carry stage provided in the first shift register 270 as a start signal.
  • the scan stage may not output the scan signal to the gate line. That is, the scan stages constituting the second shift register 280 are driven by the carry signal, but may not output the scan signal to the gate line according to the enable signal.
  • the enable signal may be supplied to the source of the T1 transistor used as the pre-charge TFT in each scan stage, and the carry signal may be supplied to the gate.
  • the T1 transistor is turned on by the carry signal and the enable signal is a low signal
  • the Q-node connected to the gate of the pull-up transistor T6 becomes a low voltage. That is, when the enable signal supplies the low voltage, as the pull-up transistor T6 is turned off, the scan stage does not output the scan signal.
  • the display device may control the output of the scan signal to some gate lines in one frame period by using the enable signal. For example, by adjusting the timing at which the enable signal is applied and the period during which the enable signal is applied even within one frame period, the driving region includes gate lines where the scan signal is output and gate regions where the scan signal is not output. It can be divided and driven. By varying a period in which data voltages are charged in pixels of some driving regions to a shorter or longer period than a period in which data voltages are charged in pixels of other driving regions, the present invention always provides all pixels of the display region at the same period. Compared with the general driving method of charging the data voltage to the electric field, power consumption can be reduced.
  • the start signal or the enable signal may be used in various ways to vary and drive the period in which the scan signal is output to the gate lines of the panel.
  • the panel operates at a driving speed that is basically set (for example, 60 FPS to 240 FPS), and in response to a change in driving conditions of the output image or the panel, a lower driving speed (for example, 1 FPS to 30 FPS).
  • a driving speed for example, 60 FPS to 240 FPS
  • a lower driving speed for example, 1 FPS to 30 FPS.
  • a scan signal is not output to the gate line, such as touch sensing, by using a section in which no scan signal is output for one frame period according to the start signal or the enable signal.
  • Operations that are advantageous to carry out in can be carried out.
  • a touch sensing function is performed during a blank time between a frame and a frame in order to detect whether a touch is detected in a period in which there is no noise due to a scan signal.
  • a section in which there is no output of the scan signal may be generated several times during one frame period. In this case, since several touch sensing functions may be performed even during one frame period, the touch sensitivity may be improved.
  • operations that are advantageous to be performed in a state in which a scan signal is not output to the gate line may be performed several times during one frame period.
  • FIG. 11 is an exemplary view showing a configuration of a timing controller applied to a display device according to the present invention
  • FIG. 12 is an exemplary view showing a configuration of a data driver applied to a display device according to the present invention
  • FIG. The figure shows an example of the configuration of the output buffer of the data driver applied to the display device.
  • the timing controller 140 uses the timing signal input from an external system (not shown), that is, the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, and the data enable signal DE.
  • a gate control signal GCS for controlling an operation timing of 120 and a data control signal DCS for controlling an operation timing of the data driver 130 are generated, and an image to be transmitted to the data driver 130. Generate data.
  • the timing controller 140 may include a receiver 410 for receiving input image data and timing signals from the external system, and a control signal generator for generating various control signals. 430, the data aligning unit 420 for rearranging the input image data, and outputting the control signals and the image data to the data driver 130 and the gate driver 120 to generate rearranged image data. It includes an output unit 450 for.
  • the timing controller 140 rearranges input image data input from the external system according to the structure and characteristics of the panel 110 and transmits the rearranged image data to the data driver 130. This function may be executed in the data aligning unit 420.
  • the timing controller 140 uses a timing signal transmitted from the external system, that is, a data control signal for controlling the data driver 130 by using a vertical synchronization signal, a horizontal synchronization signal, and a data enable signal. And a gate control signal GCS for controlling the DCS and the gate driver 120 to transmit the control signals to the data drive 130 and the gate driver 120. Such a function may be executed by the control signal generator 430.
  • the data control signals DCS generated by the control signal generator 430 include a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, a polarity inversion signal POL, and the like. This includes.
  • the gate control signals GCS generated by the control signal generator 430 include a gate start pulse GSP, a gate start signal VST, a gate shift clock GSC, a gate output enable signal GOE, and a gate start. Signal VST, gate clock GCLK, and the like.
  • control signal generation unit 430 may generate a power control signal that can cut off the power supplied to the data driver.
  • the power control signal may be supplied to the data driver, and the data driver may switch power according to the power control signal.
  • the data driver may be configured to block the entire operation according to the power control signal, or may be configured to block only the operation of the output buffer that substantially outputs the data voltage to the data line.
  • the power control signal may be transmitted to a power supply driver for supplying power to the data driver.
  • the power supply driver may cut off the entire power supplied to the data driver according to the power control signal, or may cut off only the power supplied to the output buffer that substantially outputs the data voltage to the data line. have.
  • the data driver 130 converts the digital image data transmitted from the timing controller 140 into an analog data voltage to supply the gate-on signal VGH to the gate line.
  • the data voltage for one horizontal line is supplied to the data lines every one horizontal period.
  • the data driver 130 may be formed as one integrated circuit (IC) together with the timing controller 140.
  • the data driver 130 may be connected to the panel 110 in the form of a chip on film (COF), may be directly mounted on the panel, or may be directly formed on the panel.
  • COF chip on film
  • the number of data drivers 130 may be variously set according to the size of the panel, the resolution of the panel, and the like.
  • the data driver 130 converts the image data into the data voltage using gamma voltages supplied from a gamma voltage generator (not shown), and then supplies the data voltage to the data line.
  • the data driver 130 includes a shift register 310, a latch 320, a digital-to-analog converter 330, and an output buffer 340.
  • the shift register unit 310 outputs a sampling signal using data control signals SSC, SSP, etc. received from the timing controller 140.
  • the latch unit 320 latches the digital image data Data sequentially received from the timing controller 140, and simultaneously outputs the digital image data to the digital analog converter (DAC) 330. .
  • the digital-to-analog converter 330 converts image data transmitted from the latch unit 320 into a data voltage Vdata and outputs the converted data voltage. That is, the digital-to-analog converter 330 converts image data into a data voltage using a gamma voltage supplied from a gamma voltage generator (not shown), and then outputs the data voltage as data lines.
  • the digital-to-analog converter 330 may invert the polarity of the data voltage every frame using the polarity inversion signal POL.
  • the output buffer 340 outputs the data voltage transmitted from the digital analog converter 330 to the data lines DL of the panel according to the source output enable signal SOE transmitted from the timing controller 140. .
  • the data driver 130 may be cut off by the power supply control signal in the non-output period of the data voltage during which the data voltage is not output during one frame period.
  • all of the power supplied to the data driver 300 may be cut off, and among the shift register unit 310, the latch unit 320, the digital analog converter 330, and the output buffer 340. Power supplied to at least one may be cut off.
  • FIG. 13 illustrates a case where power VDD supplied to the output buffer 340 is cut off. That is, FIG. 13 is an exemplary view showing the configuration of the output buffer 340 of the data driver 130, and illustrates the internal configuration of the output buffer 340 in which power is cut off according to the power control signal.
  • the output buffer 340 may output the data voltage to the data line using the driving voltage VDD during the data voltage output period during one frame period, and the data voltage non-output period during one frame period.
  • the supply of the driving voltage VDD can be cut off.
  • the driving voltage VDD is blocked from being supplied to the output buffer 340, the data voltage is not output to the data line during the data voltage non-output period, and power consumption of the data driver 130 may be reduced.
  • the output buffer 340 for performing the function as described above may be formed in various types of circuit structure, in addition to the circuit structure shown in FIG.
  • the present invention may introduce a concept of blocking VDD, which is a bias voltage of the data driver 130, with a switch, thereby minimizing static power.
  • the power control signal may be supplied to the output buffer 340 of the data driver 130 by synchronizing the output of the scan signal from the gate driver 120 by a start signal or an enable signal in a limited period.
  • FIG. 14 and 15 limit the output of the scan signal from the gate driver by a start signal or an enable signal to vary the period during which all pixels in the display area are recharged with data voltages in accordance with some embodiments of the present invention.
  • the data driver 130 inverts the polarity of the data voltage and outputs the data lines to the data lines every frame.
  • the power supply is cut off during the data voltage non-output period during which no data voltage is output during the period.
  • one frame period may be 33.3 ms.
  • the data voltage is output to the data line only during the data voltage output period corresponding to 16.7 ms, and during the remaining period of one frame period, that is, the data voltage non-output period (OFF period) corresponding to the remaining 16.7 ms, No output
  • the timing controller 140 may control power supply to the data driver 130 or control power supply to a part of the data driver 130 using the power control signal.
  • the polarity of the data voltage is reversed for each frame, and the driving of the data driver 130 is stopped or the data driver 130 is stopped in the data voltage non-output period (OFF period) in which the data voltage is not output during one frame period.
  • the power supply to at least part is cut off. Therefore, as illustrated in FIG. 14, the polarity of the data voltage is not displayed in the data voltage non-output period (OFF period).
  • the display device driving method described with reference to FIG. 14 may include outputting a data voltage to a data line during a data voltage output period during one frame period when driving at a first FPS and a second FPS slower than the first FPS.
  • OFF period the data voltage non-output period in which the data voltage is not output
  • turning off the power supply to the data driver generating the data voltage and outputting the data voltage when another frame period begins.
  • the power consumption of the data driver can be reduced by the same principle as that in a display device that is driven at 30 Hz.
  • the occurrence of defects such as afterimages and stains caused by accumulation of voltage can be prevented.
  • a display device may include the panel 110, the gate driver 120, the data driver 130, and the timing controller as described above. 140).
  • the data driver 130 inverts the polarity of the data voltage for each frame and outputs the data lines when the second driver is driven at the first FPS and is driven at a second FPS slower than the first FPS.
  • the polarity of the data voltage is inverted for each frame.
  • the display device changes the polarity of the data voltage at every frame change when the column inversion method is used. As shown in FIG.
  • the data driver 130 drives the digital-to-analog converter 330 of the data driver 130 with only one polarity in both the data voltage output period and the data voltage non-output period during one frame period. Therefore, the inversion of the polarity can be minimized, and thus the power consumption of the data driver 130 can be reduced.
  • the display device driving method described with reference to FIG. 15 may include outputting a data voltage to a data line during a data voltage output period during one frame period when driving at a first FPS and a second FPS slower than the first FPS. Not outputting the data voltage during the data voltage non-output period, and inverting the polarity of the data voltage and outputting the data voltage when another frame period arrives.
  • one frame period is 33.3 ms.
  • the data voltage is output to the data line only during the data voltage output period corresponding to 16.7 ms, and is not output during the remaining period of one frame period, that is, the data voltage non-output period (OFF period).
  • the data driver 130 drives the digital-to-analog converter 330 with only one polarity in both the data voltage output period and the data voltage non-output period. Therefore, the inversion of the polarity can be minimized, and thus the power consumption of the data driver 130 can be reduced.
  • the power consumption of the data driver can be reduced by the same principle as that of a display device that is driven at 30 Hz. Defects such as afterimages and unevenness due to accumulation of voltages can be prevented from occurring.
  • the display device and the driving method described with reference to FIGS. 14 and 15 are not limited to the case where the display device is driven at a frequency of 60 Hz, 30 Hz, 15 Hz, and 1 Hz, and is not limited to a preset frequency and the preset frequency.
  • the display device may be applied to display devices that are driven at a low one or more frequencies. The same applies to all cases where the display device is driven in the column inversion method, the dot inversion method, the frame inversion method, or the like.
  • FIG. 16A through 16D are exemplary diagrams illustrating polarities of data voltages applied to divide and drive a display area into a plurality of drive areas by limiting output of a scan signal from a gate driver by a start signal or an enable signal.
  • FIG. 16A is an exemplary diagram illustrating driving of a gate driver and a data driver when the entire display area is driven at 60 Hz.
  • 16B, 16C, and 16D are exemplary views illustrating driving of the gate driver and the data driver when a part of the display area is driven at 60 Hz and a part is driven at 30 Hz, 20 Hz, and 15 Hz, respectively.
  • the data voltages are sequentially supplied to the data lines over one frame period. That is, the data voltage is continuously supplied except for a blank time between two frame periods. In other words, one frame period is not divided into a data voltage output period and a data voltage non-output period.
  • the external start signals for starting the driving of each stage group are data by a data line.
  • the scan signal is applied to the gate lines in accordance with the timing at which the voltage is applied.
  • 16A shows an example in which the gate driver is composed of two stage groups. Therefore, in every frame period, after the external start signal VST1 for starting the driving of the first stage group is applied, the external start signal VST2 for starting the driving of the second stage group is applied. That is, the second external start signal VST2 is applied to sequentially output the scan signals at regular intervals from the stages included in the two stage groups.
  • the gate driver 120 when the gate driver includes a blocking unit for discharging an output terminal of the stage or an input terminal of a clock used as a scan signal to a full potential voltage source using an enable signal, all display regions are the same.
  • the enable signal is not applied during that period to be driven at the frequency. In other words, a low voltage enable signal is supplied. Therefore, the period in which the scan signal is applied to the gate line from the stages of the gate driver 120 does not change.
  • the gate driver 120 in the case where the gate driver has a dual shift register structure consisting of carry stages and scan stages, the scan signal is output only when the enable signal is applied, and the enable signal is output. During the period of no application, the output of the scan signal is limited. Therefore, in order to drive the entire display area at the same frequency in the dual shift register structure, the enable signal is applied during the period. In other words, a high voltage enable signal is supplied.
  • the data driver is driven to supply the data voltage having the inverted polarity every frame.
  • FIG. 16B is an exemplary view illustrating an example in which a display area is divided into an area driven at 60 Hz and an area driven at 30 Hz.
  • the first driving area of the display area is driven at 60 FPS and the second driving area is driven at 30 FPS.
  • the gate driver 120 is configured with stage groups driven by receiving independent external start signals
  • the external start signal VST2 applied to the second stage group corresponding to the second driving region are supplied to charge the pixels of all display regions with the data voltage.
  • the external start signal VST1 starting the first stage group is applied but the external start signal VST2 starting the second stage group is not applied.
  • the panel may be divided into a first driving region including pixels recharged 60 times per second and a second driving region consisting of pixels recharged 30 times per second.
  • the gate driver 120 includes a blocking unit for discharging the output terminal of the stage or the input terminal of the clock used as the scan signal to the full potential voltage source by using the enable signal.
  • the enable signal is not applied. Therefore, the pixels of all display areas are charged with the data voltage.
  • the enable signal is applied. Accordingly, the scan signal is not output to the gate lines connected to the stages corresponding to the second driving region.
  • the enable signal is not applied as in the first frame period, and pixels of all display areas are charged with the data voltage.
  • the panel may be divided into a first driving region including pixels recharged 60 times per second and a second driving region consisting of pixels recharged 30 times per second.
  • the scan signal is output only when the enable signal is applied and the enable signal is output. During the period of no application, the output of the scan signal is limited. Therefore, an enable signal is applied during the first frame period to charge the pixels of all display areas with the data voltage.
  • the enable signal is applied while the carry stage / scan stage corresponding to the first driving region is driven during the second frame period, but the enable signal is not applied while the carry stage corresponding to the second driving region is driven. Do not.
  • the panel may be divided into a first driving region including pixels recharged 60 times per second and a second driving region consisting of pixels recharged 30 times per second.
  • the frame period during which the scan signal output of the partial region is limited by the start signal or the enable signal may include a data voltage output period during which the data voltage is output and a data voltage non-output period.
  • the power supply to the data driver 130 or a part of the data driver 130 may be controlled during the data voltage non-output period.
  • the power supply is controlled to the data driver 130 during the data voltage non-output period so that the driving of the data driver 130 is stopped, or the power supplied to the output buffer 340 of the data driver 130 is not outputting the data voltage. May be blocked for a period of time.
  • the polarity of the data voltage is prevented so that the driving region alternately driven by the start signal or the enable signal is not charged with the data voltage of the same polarity every time.
  • This alternating period may vary. That is, the data driver 130 may be configured to supply a data voltage having a polarity opposite to that of the data voltage previously supplied to the driving region in which recharging of the pixels is delayed by the start signal or the enable signal.
  • FIG. 16C is an exemplary view illustrating an example in which the display area is divided into an area driven at 60 Hz and an area driven at 20 Hz.
  • the gate driver 120 is driven in a manner similar to that described with reference to Fig. 16B. That is, in the first frame period, the pixels of the entire display area are charged with the data voltage, but in the second frame and the third frame periods, the pixels of the second driving area are not charged with the data voltage. In the fourth frame period, the pixels of all display areas are recharged with the data voltage.
  • Frame periods during which the scan signal output of the partial region is limited by the start signal or the enable signal may include a data voltage output period and a data voltage non-output period during which the data voltage is output, and the data driver 130 during the data voltage non-output period. ) Or part of the data driver 130 may be controlled.
  • the data driver 130 may be configured to supply a data voltage having a polarity opposite to that of the data voltage previously supplied to the driving region in which recharging of the pixels is delayed by the start signal or the enable signal.
  • FIG. 16D is an exemplary view illustrating an example in which a display area is divided into an area driven at 60 Hz and an area driven at 15 Hz.
  • the gate driver 120 and the data driver 130 may be driven in a manner similar to that described with reference to FIGS. 16B and 16C.
  • TFTs constituting the gate driver 120 applied to the embodiments described herein may be implemented with an oxide TFT, for example, Indium Gallium Zinc Oxide (IGZO).
  • IGZO Indium Gallium Zinc Oxide
  • the present invention is not limited thereto. Therefore, the TFT applied to the present invention may be composed of amorphous silicon (a-Si) TFT, or may be composed of poly TFT by LTPS process.
  • the oxide TFT has better current transfer characteristics than the amorphous silicon (a-Si) TFT, when the oxide TFT is applied, the size of the circuit can be reduced.
  • the leakage current of the oxide TFT is lower than that of the a-Si TFT and the LTPS TFT. Therefore, as in the gate driver which causes some driving regions of the display apparatus 100 to be driven at a lower frame rate than other driving regions, or in the display apparatus according to the present invention, the scan signals are not temporarily output.
  • the oxide TFT is applied to the gate driver to be driven, the gate driver can be driven more stably.
  • oxide TFT not only the oxide TFT but also an a-Si TFT or LTPS TFT may be applied to the present invention, and a-Si TFT, LTPS TFT, and Oxide TFT may be used in combination.
  • FIG. 17 is an exemplary view showing a configuration of a stage applied to a display device according to the present invention
  • FIG. 18 is an exemplary view illustrating a configuration of a node controller shown in FIG. 17.
  • the gate driver 120 includes a plurality of stages that sequentially output scan pulses, and each of the stages includes a plurality of TFTs.
  • the stage must maintain a stable voltage on the gate line connected to it.
  • some nodes in the stage may become floating, and these nodes may be affected by external noise, resulting in abnormal voltages such as changes in the voltage of the gate line. Drive may result.
  • the TFTs included in the stage may be shortened in life due to stress caused by residual charge remaining in the floating nodes.
  • the off current is very low, a very long time is required before the residual charge is naturally discharged. Therefore, the time when the TFT using the oxide semiconductor is stressed by the residual charge also becomes long.
  • the node control unit 24 is added to each stage to minimize the remaining charge while controlling the floating node to a specific state.
  • the gate driver can be driven more stably, and the lifetime and reliability of the transistors constituting the gate driver can be increased.
  • the gate driver controls the floating node to a specific state by using the node controller 24, and accordingly, the voltage of the gate line can be stabilized regardless of noise.
  • the present invention can turn off the pull-up transistor and the pull-down transistor for a predetermined time by using the node controller 24, thereby improving the lifetime and reliability of the TFT.
  • the present invention can improve the life of the TFT by removing residual charge by using the node controller 24 when the power supply is stopped.
  • the voltage of the gate line can be stabilized by the node controller 24, in the above-described embodiments, even when the data voltage is not output, the voltage of the gate line can be stabilized. .
  • the node controller 24 described below may be applied to each stage constituting the gate driver 120 to be applied to the present invention, whereby the scan signal is not output to the gate line. Even in a period or a period in which the data voltage is not output to the data line, the voltage of the gate line may be stabilized.
  • a stage applied to the present invention includes a pull-up transistor Tpu, a pull-down transistor Tpd, a driver 22, and a node controller 24.
  • the pull-up transistor Tpu is connected between the first signal line and the output terminal 20.
  • the clock signal CLK or the high potential voltage VDD may be supplied to the first signal line.
  • the gate of the pull-up transistor Tpu is connected to the first node N1, that is, the Q node.
  • the pull-up transistor Tpu supplies a high potential voltage VDD to the output terminal 20 according to the voltage of the first node N1.
  • the pull-down transistor Tpd is connected between the second signal line for supplying the low potential voltage VSS and the output terminal 20.
  • the gate of the pull-down transistor Tpd is connected to the second node N2, that is, the QB node.
  • the pull-down transistor Tpd supplies the low potential voltage VSS to the output terminal 20 according to the voltage of the second node N2.
  • the driver 22 controls the voltages of the first node N1 and the second node N2 according to signals supplied from one or more signal lines (not shown).
  • the driver 22 may alternately turn on and off the pull-up transistor Tpu and the pull-down transistor Tpd while controlling the voltages of the first node N1 and the second node N2.
  • the node controller 24 also controls the voltages of the first node N1, the second node N2, and the output terminal 20.
  • the node controller 24 according to the control signal CS, the first node (N1), the second node (N2) and the output terminal 20, a predetermined voltage, for example, low potential voltage (VSS) ) Can be supplied.
  • a predetermined voltage for example, low potential voltage (VSS)
  • the pull-up transistor Tpu and the pull-down transistor Tpd are set to be turned off.
  • the output terminal 20 maintains the low potential voltage VSS.
  • the node controller 24 includes first to third transistors T1 to T3.
  • the first transistor T1 is connected between the first node N1 and the low potential voltage source, and the second transistor T2 is connected between the second node N2 and the low potential voltage source.
  • the third transistor T3 is connected between the output terminal 20 and the low potential voltage source.
  • the first transistor T1, the second transistor T2, and the third transistor T3 of the node controller 24 are turned on or off according to the control signal CS.
  • the control signal CS is set to a low potential voltage VSS, a high potential voltage VDD, a voltage higher than the high potential voltage VDD or a predetermined voltage between the low potential voltage VSS and the high potential voltage VDD. Can be.
  • the node controller 24 supplies the low potential voltage VSS to the first node or the second node maintained in the floating state according to the control signal CS, thereby providing the first node or the second node.
  • the phenomenon in which an abnormal signal is supplied to the second node can be prevented.
  • the voltage of the gate line can be stably maintained even in a section in which no image is output.
  • the node controller 24 has been described as being connected to the first node N1 connected to the pull-up transistor Tpu or the second node N2 connected to the pull-down transistor Tpd.
  • the node controller 24 may be connected to nodes maintained in a floating state, and may supply a specific voltage to the floated node, and thus, a node constituting the stage. Among them, a phenomenon in which an abnormal signal is supplied to the floating node can be prevented, and accordingly, the voltage of the gate line can be stably maintained.

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Abstract

본 발명은 표시장치 및 그 구동방법에 관한 것으로서, 특히, 저주파수로 구동되는 데이터 드라이버가 매프레임 마다 데이터 전압의 극성을 반전시킬 수 있는, 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.

Description

표시장치
본 발명은 표시장치에 관한 것으로서, 특히, DC누적에 따른 잔상 및 얼룩 등의 불량을 감소시킬 수 있는, 표시장치에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD: Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 디스플레이 장치(PDP: Plasma Display), 유기발광표시장치(OLED: Organic Light Emitting Display) 등이 있으며, 최근에는 전기영동표시장치(EPD: Electrophoretic Display)도 널리 이용되고 있다.
평판표시장치(간단히 '표시장치'라 함)들 중에서, 액정표시장치(LCD)는 액정의 광학적 이방성을 이용하여 화상을 표시하는 장치로서, 박형, 소형, 저소비전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다.
또한, 표시장치들 중, 유기발광표시장치(Organic Light Emitting Display)는, 스스로 발광하는 자발광 소자를 이용하는 장치로서, 빠른 응답속도, 높은 발광효율, 높은 휘도 및 큰 시야각과 같은 장점을 가지고 있기 때문에, 차세대 평판표시장치로 주목 받고 있다.
표시장치는, 일반적으로, 영상을 표시하는 패널, 상기 패널에 형성되어 있는 게이트 라인들에 순차적으로 스캔펄스를 공급하기 위한 게이트 드라이버, 상기 패널에 형성되어 있는 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 드라이버 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하기 위한 타이밍 컨트롤러를 포함하고 있다.
상기 게이트 드라이버는, 집적회로 형태로 형성되어 상기 패널의 비표시영역에 장착될 수도 있으며, 상기 패널(110)과 독립되게 형성되어 다양한 형태, 예를 들어, 칩온필름(COF) 형태로 상기 패널(110)과 전기적으로 연결될 수도 있다.
최근에는, 상기 게이트 드라이버가, 패널 내에 실장되어 있는 게이트 인 패널(Gate In Panel: GIP) 방식도 널리 이용되고 있다. 게이트 드라이버는, 소정의 클록에 동기하여 패널에 형성된 게이트 라인에 스캔신호를 출력하는, 복수의 스테이지들로 이루어진, 쉬프트 레지스터(shift register)이다. 일반적인 게이트 드라이버는, 첫 번째 스테이지로부터 마지막 스테이지까지, 동일한 주기에 따라, 순차적으로 스캔신호를 출력하는 동작을, 매 프레임마다 반복적으로 수행한다.
다양한 종류의 영상을 출력하는 표시장치에서, 일시적인 구동조건을 충족하기 위해, 항상 빠른 주파수로 게이트 드라이버를 구동하거나, 모든 스테이지들로부터 순차적으로 스캔신호가 출력되도록 게이트 드라이버를 구동하는 것은, 소비전력을 낭비시킬 수 있다.
또한, 항상 동일한 주파수로 모든 스테이지들로부터 순차적으로 스캔신호가 출력됨에 따라, 종래의 표시장치에서는, 터치인식 또는 지문인식과 같은 추가기능들의 수행이 제한될 수 있다. 터치인식 또는 지문인식과 같은 추가기능들은, 게이트 드라이버가 스캔신호를 출력하지 않을 때 수행되는 것이 유리할 수 있다. 따라서, 추가기능을 위한 작업들은 두 프레임(Frame) 사이의 휴지기간(Blank Time)에 수행된다. 이런 추가기능들을 수행하기 위한 시간을 더 확보하기 위해서는, 각 프레임기간 중 영상을 출력하는 기간이 단축되어야 한다. 그러나, 이것은 픽셀 충전 타임(Pixel charging time)을 감소시킬 수 있으며, 추가기능을 수행함에 따라 발생되는 노이즈 및 픽셀 커플링에 의해, 플리커(Flicker)와 같은 화질 불량이 발생될 수 있다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 저주파수로 구동되는 데이터 드라이버가 매프레임 마다 데이터 전압의 극성을 반전시킬 수 있는, 표시장치를 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 구동속도 제어 신호에 따라 제1모드에서 제1 주기로 게이트 라인들에 스캔신호를 인가하고, 제2모드에서 상기 제1주기보다 느린 제2주기로 상기 게이트 라인들에 스캔신호를 인가하는 게이트 드라이버; 및 상기 구동속도 제어 신호에 따라, 상기 제2모드에서의 일 프레임 기간은 상기 게이트 라인들에 스캔신호가 출력되는 스캔신호출력기간과 상기 게이트 라인들에 스캔신호가 출력되지 않는 스캔신호제어기간으로 나뉘며, 매 프레임마다 상기 스캔신호출력기간에는 데이터 전압의 극성을 반전하여 출력하고 상기 스캔신호제어기간에는 데이터 라인들로 데이터 전압을 출력하지 않는 데이터 드라이버를 포함한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 또 다른 표시장치는, 제1 주파수로 구동되는 제1구동영역과 상기 제1 주파수보다 느린 제2주파수로 구동되는 제2구동영역을 포함하는 표시영역; 상기 제 1주파수 및 제2주파수에 따라, 상기 제1구동영역 및 제2구동영역의 게이트 라인들로 스캔신호를 인가하는 게이트 드라이버; 및 상기 제2 구동영역에 포함된 픽셀들을 소정의 데이터 전압으로 재충전함에 있어서, 상기 제2구동영역의 픽셀들이 충전되어 있는 데이터 전압의 극성과 반대되는 극성의 데이터 전압을 공급하는 데이터 드라이버를 포함한다.
본 발명에 의하면, 저주파수로 구동되는 표시장치에서, DC누적에 따른 잔상 및 얼룩 등의 불량이 발생되지 않는다.
또한, 본 발명에 의하면, 데이터 전압이 출력되지 않는 데이터 전압 미출력기간에는 데이터 드라이버로 공급되는 전원이 차단될 수 있기 때문에, 데이터 드라이버의 소비전력이 감소될 수 있다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 2는 상술한 구동방법을 구현하기 위한 게이트 드라이버의 구성을 나타낸 예시도.
도 3은 도 2에 도시된 게이트 드라이버에 적용되는 신호들의 파형을 나타낸 예시도.
도 4는 본 발명의 일부실시예에 따라, 인에이블 신호를 이용하여 스캔신호가 게이트 라인으로 출력되는 것을 제한하는 게이트 드라이버의 일 예를 나타낸 예시도.
도 5는 본 발명에 따른 표시장치에 적용되는 신호들의 파형을 나타낸 예시도.
도 6은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 7은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 8은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 9는 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 10은 본 발명의 표시장치에 적용되는 게이트 드라이버를 구성하는 스테이지의 다양한 구성도.
도 11은 본 발명에 따른 표시장치에 적용되는 타이밍 컨트롤러의 구성을 나타낸 예시도.
도 12는 본 발명에 따른 표시장치에 적용되는 데이터 드라이버의 구성을 나타낸 예시도.
도 13은 본 발명에 따른 표시장치에 적용되는 데이터 드라이버의 출력버퍼의 구성을 나타낸 예시도.
도 14 및 도 15는 스타트신호 또는 인에이블 신호에 의해 게이트 드라이버로부터의 스캔신호의 출력을 제한하여 표시영역의 모든 픽셀들이 데이터 전압으로 재충전되는 기간을 가변하기 위해 적용되는 데이터 전압의 극성을 나타낸 예시도들.
도 16a 내지 도16d 는 스타트신호 또는 인에이블 신호에 의해 게이트 드라이버로부터의 스캔신호의 출력을 제한하여 표시영역을 복수의 구동영역으로 분할하여 구동하기 위해 적용되는 데이터 전압의 극성을 나타낸 예시도들.
도 17은 본 발명에 따른 표시장치에 적용되는 스테이지의 구성을 나타낸 예시도.
도 18은 도 17에 도시된 노드 제어부의 구성을 나타낸 예시도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
이하에서는 설명의 편의상, 액정표시장치가 본 발명의 일예로서 설명되겠으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 본 발명은 유기발광표시장치에도 적용될 수 있다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이다. 도 1을 참조하면, 표시장치(100)는 복수의 화소(P)가 형성되어 화상을 표시하는 표시영역(A/A) 및 표시영역(A/A)의 외곽에 비표시영역(N/A)을 가진 패널(110)을 포함한다. 또한, 표시장치(100)는 게이트 라인들(GL1 to GLg)을 통해 화소(P)에 스캔신호를 출력하는 게이트 드라이버(120)와 데이터 라인들(DL1 to DLd)로 화소(P)에 데이터 전압을 공급하는 데이터 드라이버(130)를 포함한다. 게이트 드라이버(120)와 데이터 드라이버(130)는 패널(110)상에 구비될 수 있다. 상기 게이트 드라이버(120)와 데이터 드라이버(130)를 제어하는 시그널은 타이밍 컨트롤러(140)로부터 제공될 수 있다.
본 발명에 따른 표시장치(100)에는 터치인식기능이 포함되거나 포함되지 않을 수 있다. 터치인식기능이 포함된 경우, 상기 패널(110)에는 복수의 터치전극들이 구비될 수 있으며, 표시장치(100)에는 상기 터치전극들로 터치 전압을 공급하여 터치여부를 판단하는 터치드라이버(150)가 구비된다. 터치인식 기능이 포함되지 않은 경우, 상기 터치전극 및 상기 터치드라이버(150)는 생략될 수 있다.
상기 패널(110)은 영상을 출력하는 기능을 수행한다. 상기 패널(110)은 상기 표시장치의 종류에 따라 달라질 수 있으며, 특히, 상기 표시장치가 액정표시장치(LCD)인 경우에는, 두 장의 기판 사이에 액정층이 형성되어 있는 액정패널이 될 수 있다. 이 경우, 상기 액정패널을 구성하는 기판 중 하나의 기판에는, 다수의 데이터 라인들(DL1 to DLd), 다수의 게이트 라인들(GL1 to GLg), 상기 데이터 라인들과 상기 게이트 라인들과 전기적으로 연결되어 픽셀들을 구동하는 다수의 박막트랜지스터(Thin Film Transistor: TFT)들이 구비된다. 상기 패널(110)은 데이터 전압을 충전시키기 위한 다수의 픽셀전극들(미도시) 및 상기 픽셀전극들과 함께 액정층에 충전된 액정을 구동하기 위한 공통전극이 구비된다. 상기 패널(110)에는, 상기 픽셀들이 매트릭스 형태로 배치되고, 픽셀들의 구조에 따라 블랙매트릭스(BM)와 컬러필터가 배치된다.
상술하였듯이 상기 패널(110)은 유기발광패널로 구성될 수도 있다. 이 경우, 상기 패널(110)에 구비된 각각의 픽셀에는, 유기발광다이오드(Organic Light-Emitting Diode: OLED), 상기 데이터 라인(DL)들과 상기 게이트 라인(GL)들에 접속되어 상기 유기발광다이오드를 제어하기 위한 복수의 박막트랜지스터들 및 스토리지 커패시터 등이 포함될 수 있다. 위에서 설명된 바와 같이, 본 명세서에서 설명하는 일부 실시예들은, 액정패널과 유기발광패널 이외에 다른 종류의 패널을 이용하는 표시장치에도 적용될 수 있다.
상기 게이트 드라이버(120)는, 상기 타이밍 컨트롤러(140)로부터 전송되는 게이트 제어신호(GCS)들을 이용하여, 상기 게이트 라인들에 스캔신호를 공급한다. 본 명세서에서, 스캔신호는 상기 게이트 라인에 연결되어 있는 스위칭용 박막트랜지스터를 턴온시킬 수 있는 신호를 의미한다. 또한, 상기 스위칭용 박막트랜지스터를 턴오프시킬 수 있는 신호는 게이트 오프 신호라 한다. 상기 스캔신호와 상기 게이트 오프 신호를 총칭하여 게이트 신호라 한다. 상기 스위칭용 박막트랜지스터가 N타입인 경우, 상기 스캔신호는 하이레벨의 전압이며, 상기 게이트 오프 신호는 로우레벨의 전압이다. 반대로, 상기 박막트랜지스터가 P타입인 경우, 상기 스캔신호는 로우레벨의 전압이며, 상기 게이트 오프 신호는 하이레벨의 전압이다.
본 명세서에서는, 상기 게이트 드라이버(120)가 상기 패널(110)의 적어도 하나의 비표시영역(N/A)에 실장되고, 그 출력단은 표시영역(A/A)에 형성된 복수의 게이트 라인과 전기적으로 연결되는 게이트 인 패널(Gate-In-Panel: GIP) 방식으로 구성된 것으로 설명된다. 게이트 드라이버(120)는 패널(110)의 일 측에 구비되거나, 도 1에 도시된 바와 같이, 상기 패널(110)의 양 측에 구비될 수도 있다. 이러한 경우에, 한쪽의 게이트 드라이버(120)는 홀수 라인들의 픽셀들에 스캔신호를 인가하고 다른 쪽의 게이트 드라이버(120)는 짝수 라인들의 픽셀들에 스캔신호를 인가하는 인터레이스 방식으로 구성될 수 있다. 또한, 일부 실시예에서는, 한쪽의 게이트 드라이버는 패널의 일부 영역의 픽셀들에 스캔신호를 인가하고 다른 쪽의 게이트 드라이버는 다른 영역에 포함된 픽셀들에 스캔신호를 인가하도록 구성될 수도 있다.
게이트 드라이버(120)에는 구동속도를 가변하기 위한 구동속도 제어신호가 공급된 수 있다. 게이트 드라이버(120)에서 스캔신호가 출력되는 주기를 가변할 경우, 패널의 리프레쉬 레이트(Refresh Rate)가 가변된다. 즉, 픽셀들이 새로운 데이터 전압으로 재충전되기까지의 시간이 늘거나 줄어들 수 있다. 예를 들어, 픽셀들은 1초에 60번씩 데이터 전압으로 재충전되다가, 1초에 30번씩 재충전될 수 있다. 즉, 60FPS으로 구동되던 패널이 30FPS으로 구동될 수 있다. 이 경우, 픽셀들에 데이터 전압이 충전된 후, 또 다시 충전되기까지의 시간은 16.7ms에서 33.3ms으로 증가된다.
게이트 드라이버는, 이하에서, 도 1 내지 도 10을 참조하여 상세히 설명된다.
본 발명의 일부 실시예들에 따르면, 게이트 드라이버(120)는 쉬프트 레지스터의 구동을 시작하는 외부스타트신호의 개수 및 외부스타트신호가 인가되는 타이밍을 제어할 수 있으며, 이에 따라, 표시장치의 픽셀들이 데이터 전압으로 충전되는 주기가 변경될 수 있다. 즉, 쉬프트 레지스터에 외부스타트신호를 공급하는 주기를 가변하여, 일정 기간 동안 쉬프트 레지스터의 구동을 멈추는 방식을 통해, 게이트 라인으로 스캔신호가 출력되는 주기가 가변될 수 있다. 예를 들어, 게이트 드라이버(120)는, 1초동안, 각 게이트 라인으로 240번 내지 1번의 스캔신호가 출력되도록 구동될 수 있다.
외부스타트신호를 이용하여 게이트 라인으로의 스캔신호의 출력을 가변하는 경우, 게이트 드라이버(120)는 첫 번째 외부스타트신호 (Start1 혹은 Initial VST)에 의해 구동이 시작되는 스테이지그룹과 첫 번째 외부스타트신호와는 다른 또 다른 별도의 외부스타트신호들에 의해 구동이 시작되는 스테이지그룹들로 구성될 수 있다. 이 경우, 각 스테이지그룹은 순차적으로 스캔신호를 출력하는 복수의 스테이지들을 포함한다. 즉, 각각의 스테이지그룹에 속한 스테이지들은 순차적으로 스캔신호를 출력하여, 각각 별도의 구동영역을 이룬다. 예를 들어, 제1구동영역의 픽셀들이 연결된 게이트 라인들에는 제1스테이지그룹에 속한 스테이지들로부터 스캔신호가 순차적으로 출력되고, 제2구동영역에 속한 픽셀들이 연결된 게이트 라인들에는 제2스테이지그룹에 속한 스테이지들로부터 스캔신호가 순차적으로 출력된다. 각 스테이지그룹으로 개별적인 외부스타트신호가 인가됨에 따라, 표시영역이 개별적인 구동영역으로 분할되어 구동될 수 있다. 따라서, 1초동안, 일부 구동영역의 게이트 라인들로는 240번 내지 1번의 스캔신호가 출력되도록, 스테이지그룹이 구동될 수 있고, 다른 구동영역의 게이트 라인들로는 또 다른 240번 내지 1번의 스캔신호가 출력되도록, 스테이지그룹이 구동될 수 있다.
도 2는 상술한 구동방법을 구현하기 위한 게이트 드라이버의 구성을 나타낸 예시도이고, 도 3은 도 2에 도시된 게이트 드라이버에 적용되는 신호들의 파형을 나타낸 예시도이다.
제1스테이지그룹이 표시영역의 최상단에 위치한 구동영역에 대응된 경우, 제1스테이지그룹은 기본 외부스타트신호(Start1)에 의해 구동이 시작된다. 외부스타트신호들은 각각 제1스테이지그룹 내지 상기 제5스테이지그룹 각각에 포함되어 있는 스테이지들 중 화면이 분할되는 영역의 첫 번째 스테이지의 VST단으로 공급된다. 각 스테이지그룹에서 외부스타트신호라인으로부터 외부스타트신호를 인가 받는 스테이지 이외에 다른 스테이지들은, 자신이 포함된 스테이지그룹의 다른 스테이지에서 출력된 스캔신호를 스타트신호로 인가 받고, 후단에 위치한 스테이지의 스캔신호를 리셋신호로 인가 받아 구동될 수 있다.
도 2를 참조하여 설명하면, K-2 스테이지에서부터 출력된 스캔신호는 제1스테이지그룹의 K-1 스테이지의 VST단에 스타트신호로 인가되고, K-1 스테이지로부터 출력된 스캔신호는 K-2 스테이지의 리셋단자(RST)로 입력되어 K-2스테이지를 리셋한다. 다시 말해서, 제1스테이지그룹의 스테이지들 중, 외부스타트신호를 공급받아 구동되는 스테이지 이외의 스테이지들은 자신보다 먼저 구동된 스테이지의 출력을 VST단으로 공급받아 구동된다. 이에 따라 제1스테이지그룹의 스테이지들로부터 스캔신호가 순차적으로 출력된다.
하지만, 제1스테이지그룹에 속한 K스테이지의 출력은 제2스테이지그룹에 속한 K+1 스테이지의 스타트신호로 인가되지 않는다. 따라서, 제2스테이지그룹은 별도의 외부스타트신호라인으로부터 외부스타트신호가 인가되기 전까지 구동을 시작하지 않는다. 이 경우, K+1 스테이지로부터 스캔신호가 출력되지 않기 때문에, 제1스테이지그룹의 마지막 스테이지인 K스테이지는 외부리셋신호라인에서부터 인가되는 외부리셋신호에 의해 리셋된다. 즉, 각 스테이지그룹에는 외부스타트신호라인으로부터 공급되는 외부스타트신호에 의해 구동되는 스테이지와 외부리셋신호라인으로부터 공급되는 외부리셋신호에 의해 리셋되는 스테이지가 각각 적어도 하나 이상 구비된다.
제2외부스타트신호가 제2스테이지그룹으로 입력되면, 제2외부스타트신호를 공급받아 구동되는 스테이지의 출력은 제2스테이지그룹 내의 다른 스테이지의 VST단으로 공급되며, 이에 따라, 제2스테이지그룹의 스테이지들이 순차적으로 구동된다. 게이트 드라이버의 다른 스테이지그룹들도 제1스테이지그룹 및 제2스테이지그룹과 같이 각각 독립적인 구조로 구비된다.
분할구동을 위해, 각 스테이지그룹은 독립적인 스타트신호라인으로부터 스타트신호를 받는다. 그러나, 스테이지그룹들로 공급되는 외부리셋신호는 공유된 외부리셋신호라인을 통해 인가 받을 수 있다.
게이트 드라이버(120)가 도 2에 도시된 바와 같이 구성된 경우, 표시장치는 도 3에 도시된 것과 같은 파형들에 의해 구동될 수 있다. 도 3의 (a)는, 상기 제1구동영역 내지 제5구동영역이 상기 외부스타트신호들에 의해 모두 구동되는 경우에, 상기 외부스타트신호들 및 상기 외부리셋신호의 파형을 나타낸 것으로서, 도 3의 (a)에 도시된 파형들에 의해, 패널의 모든 구동영역들이 순차적으로 구동될 수 있다.
상세히 설명하면, 한 프레임기간 동안 제1 내지 제5외부스타트신호들(Start1 to Start5)이 순차적으로 제1 내지 제5스테이지그룹으로 공급되면, 스캔신호가 5개의 모든 구동영역들의 게이트 라인들에 순차적으로 출력된다. 즉, 화면의 분할 구동이 필요하지 않은 경우, 도 3의 (a)에 도시되었던 것과 같이, 각 스테이지그룹들로 인가되는 외부스타트신호의 타이밍을 조절하여 게이트 드라이버의 모든 스테이지들이 하나의 외부스타트신호에 의해 구동된 것과 같이 구동할 수 있다. 다시 말하면, 외부스타트신호가 각 스테이지그룹들로 인가되는 시점이, 마치 이전 스테이지의 출력이 순차적으로 스타트신호로 입력되는 것과 같도록 타이밍이 조절되면, 표시영역 전체가 구동될 수 있다. 이에 따라, 모든 구동영역들의 픽셀들이 데이터 라인으로부터 인가되는 데이터로 충전된다.
도 3의 (b)는, 새로운 데이터 전압의 충전이 필요한 픽셀들을 포함하는 구동영역에 대응하는 스테이지그룹들만 구동되고, 그 이외의 스테이지그룹들은 구동되지 않는 경우의 외부스타트신호들 및 외부리셋신호의 파형을 나타낸다. 도 3의 (b)에 도시된 바와 같이, 일 프레임기간 중, 제1스테이지그룹 및 제5스테이지그룹으로는 외부스타트신호가 공급되지 않고, 제2스테이지그룹 내지 제4스테이지그룹으로는 외부스타트신호가 공급되면, 제2구동영역 내지 제4구동영역만이 구동된다. 이에 따라, 제2구동영역 내지 제4구동영역을 통해서만 영상이 출력된다. 즉, 일부 스테이지그룹들로만 외부스타트신호를 공급함에 따라, 영상이 출력되는 구동영역은 다양하게 변경될 수 있다. 본 발명의 일부 실시예들에 따르면, 게이트 드라이버(120)가 구동을 하더라도, 인에이블 신호에 따라, 게이트 라인들로의 스캔신호의 출력을 제어하는 것에 의해, 표시장치의 픽셀들이 데이터 전압으로 충전되는 주기가 변경될 수 있다. 예를 들어, 게이트 드라이버(120)에는, 인에이블 신호에 따라, 게이트 라인과 연결된 스테이지들의 출력단을 저전위 전압원으로 방전시키는 차단부가 구비될 수 있다.
도 4는 본 발명의 일부실시예에 따라, 인에이블 신호를 이용하여 스캔신호가 게이트 라인으로 출력되는 것을 제한하는 게이트 드라이버의 일 예를 나타낸 예시도이다. 도 5는 본 발명에 따른 표시장치에 적용되는 신호들의 파형을 나타낸 예시도이고, 도 6은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이고, 도 7은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이며, 도 8은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이다. 도 9는 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이며, 도 10은 본 발명의 표시장치에 적용되는 게이트 드라이버를 구성하는 스테이지의 다양한 구성도이다.
도 4에 도시된 게이트 드라이버(120)는 순차적으로 스캔신호들을 생성하는 스테이지들로 구성된 쉬프트 레지스터(260)를 포함한다. 각 게이트 라인들은 쉬프트 레지스터(260)의 스테이지들과 연결되어 스캔신호를 공급받는다. 게이트 드라이버(120)는, 인에이블신호라인(212)에서 인가되는 인에이블신호에 따라, 게이트 라인과 연결된 스테이지들의 출력단을 저전위 전압원(VGL 또는 Ground 등)으로 방전시키는 차단부(250)를 포함한다. 제1실시예에서, 인에이블신호는 게이트 라인과 연결된 스테이지의 출력단을 저전위 전압원(VSS, Ground)으로 방전시키는 기능을 수행하며, 이에 따라, 게이트 라인으로 공급되는 스캔신호의 출력이 제어될 수 있다.
부연하여 설명하면, 차단부(250)에는, 게이트 라인과 연결된 스테이지의 출력단과 저전위 전압원(VGL) 사이에 연결되며, 인에이블신호라인(212)에 게이트가 연결된 트랜지스터(T3)가 구비된다. 인에이블신호에 의해 차단부(250)의 트랜지스터(T3)가 턴온 되면, 스테이지의 출력은 저전위 전압원(VGL)로 방전된다. 따라서, 스테이지가 스캔신호를 출력단으로 출력하더라도 스캔신호가 게이트 라인으로 인가되지 않는다. 제1스테이지에서 스캔신호가 생성되어 제1스테이지의 출력단으로 스캔신호가 출력될 때, 인에이블신호에 의해 차단부(250)의 트랜지스터(T3)가 턴오프 되면, 스캔신호는 게이트 라인으로 출력된다. 그 이후, 제2스테이지에서 스캔신호가 생성되어 제2스테이지의 출력단으로 스캔신호가 출력될 때, 인에이블신호에 의해 차단부(250)의 트랜지스터(T3)가 턴온 되면, 스캔신호는 게이트 라인으로 출력되지 못하고 저전위 전압원(VGL)의 전압이 게이트 라인으로 출력된다.
도 4에는, 하나의 인에이블 신호를 사용하여 스캔신호의 출력을 제어하는 차단부(250)가 도시되어 있으나, 인에이블신호의 수는 이에 제한되지 않는다. 따라서, 다른 실시예들에서는, 복수의 인에이블신호라인들로부터 출력된 인에이블 신호들에 의해 차단부(250)가 구동될 수 있다. 복수의 인에이블신호를 이용하여 차단부가 동작되는 경우, 프리 차지 타임(Pre-charge time)이 늘어나, 다시 Start되는 스테이지의 출력의 특성이 더욱 좋아질 수 있다.
도 5의 Timing Diagram에 도시된 바와 같이, 첫 번째 스테이지와 두 번째 스테이지들의 스캔신호들(Gout3, Gout5)이 각 스테이지들의 출력단들로 출력될 때, 인에이블신호라인(212)에는 게이트 오프 전압을 갖는 인에이블신호가 인가되고 있다. 따라서, 이 두 스테이지들로부터 생성된 스캔신호들은 차단부(250)를 통해 게이트 라인들에 순차적으로 출력된다. 반면에, 네 번째 스테이지와 다섯 번째 스테이지들에서 스캔신호들(Gout7, Gout9)이 각 스테이지들의 출력단들로 출력될 때, 인에이블신호라인(212)에는 게이트 온 전압을 갖는 인에이블신호가 인가되고 있다. 따라서, 네 번째 스테이지와 다섯 번째 스테이지들과 연결된 게이트 라인들은 차단부(250)의 트랜지스터(T3)에 의해 저전위 전압원(VGL)으로 방전된다. 즉, 게이트 오프 전압을 갖는 인에이블 신호가 인가되고 있는 구간에서는, 차단부(250)의 트랜지스터(T3)가 턴오프되며, 이에 따라, 스테이지들로부터 생성된 스캔신호들은 순차적으로 게이트 라인들로 출력된다. 따라서, 픽셀들이 데이터 라인의 데이터 전압으로 충전되는 구동영역이 생성된다.
그러나, 게이트 온 전압을 갖는 인에이블 신호가 인가되고 있는 구간에서는, 차단부(250)의 트랜지스터(T3)가 턴온되며, 이에 따라, 스테이지들로부터 생성된 스캔신호는 게이트 라인들로 출력되지 못한다. 따라서, 픽셀들이 데이터 라인의 데이터 전압으로 충전되지 않는 구동영역이 생성된다. 인에이블신호에 의해 스테이지들로부터 생성된 스캔신호가 게이트 라인들로 출력되지 못하더라도, 스테이지로부터 생성된 캐리신호는 다음 스테이지로 전송되어 다음 스테이지들을 순차적으로 동작시킬 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 인에이블 신호에 의해 스테이지들로부터 생성된 스캔신호가 게이트 라인들로 출력되지 못하더라도, 쉬프트 레지스터(260)의 스테이지들은 각각 캐리신호를 출력하여 다음 스테이지를 구동시킬 수 있다. 따라서, 스테이지에서 생성된 스캔신호가 게이트 라인들로 출력이 되지 않더라도, 쉬프트 레지스터의 스테이지들은 순차적으로 구동될 수 있다.
캐리신호는 각 스테이지의 캐리신호 출력단(Carry OUT)을 통해 다음 스테이지로 공급될 수 있다. 또한, 각 스테이지는 스캔신호의 출력을 위한 풀업/풀다운 트랜지스터들 이외에 캐리신호의 출력을 위한 풀업/풀다운 트랜지스터들을 추가로 구비할 수도 있다.
게이트 드라이버(120)는, 인에이블신호에 따라, 각 스테이지들에서 스캔신호로서 사용되기 위한 클럭이 입력되는 단을 저전위 전압원으로 방전시키는 차단부가 구비될 수 있다.
예를 들어, 상기 차단부(250)는, 도 6에 도시된 바와 같이, 클럭(CLK)이 입력되는 단자와 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되는 제42트랜지스터(T42), 상기 클럭이 입력되는 단자와 상기 제42트랜지스터(T42)의 게이트에 연결되며, 상기 클럭에 의해 턴온 또는 턴오프되는 제41트랜지스터 및 저전위 전압이 입력되는 단자 또는 그라운드(이하, 간단히 ‘저전위 전압원’이라 함)와, 상기 제42트랜지스터(T42)의 게이트에 연결되며, 상기 인에이블 신호(Enable)에 의해 턴온 또는 턴오프되는 제5i트랜지스터(T5i)를 포함한다.
이 경우, 도 6에 도시된 상기 스테이지의 풀업 트랜지스터(Pull Up)가 턴온되고, 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 오프이면, 제5i트랜지스터(T5i)는 오프되고, 제41트랜지스터(T41) 및 제42트랜지스터(T42)는 턴온되어, 상기 풀업 트랜지스터로 상기 클럭이 입력되며, 상기 클럭은 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력된다. 즉, 상기 클럭이 스캔신호가 되어 상기 게이트 라인으로 출력된다.
그러나, 상기 풀업 트랜지스터가 턴온되고, 상기 클럭이 하이(High)일 때, 상기 인에이블 신호가 온되면, 제41트랜지스터(T41) 및 제5i트랜지스터(T5i)가 턴온된다. 이에 따라, 상기 클럭은 상기 제41트랜지스터(T41) 및 상기 제5i트랜지스터(T5i)를 통해 저전위 전압원으로 방전된다. 따라서, 상기 클럭이 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력되지 않는다. 즉, 상기 게이트 라인으로 스캔신호가 출력되지 않는다.
부연하여 설명하면, 도 6의 구조를 가진 차단부가 구비된 경우, 스테이지에서 출력단을 저전위 전압원으로 방전 시키는 방법이 아닌, 스테이지의 풀업 트랜지스터로 공급되는 클럭을 제어하여, 스캔신호의 출력여부를 제어하는 방법을 이용하고 있다. 우선, 기본 정상 구동 시에는 Enable 신호가 Low로 되어 T5i가 OFF 되고, T41을 통해 전송된 하이레벨의 클럭이 T42를 턴온시킨다. T42가 턴온되면, 클럭이 T42를 통해 풀업 프렌지스터로 전송되며, 이에 따라, 정상적인 스캔신호가 출력단을 통해 게이트 라인으로 출력된다. Stop 동작 시에는 Enable 신호가 T5i를 턴온시켜, T42의 Gate를 Low레벨로 풀 다운 시킨다. 따라서 클럭(CLK)이 T42를 통해 풀업 트랜지스터로 출력되지 못하고, 결국 게이트 라인으로 스캔신호가 츨력되지 않는다.
도 7에 도시된 게이트 드라이버(120)의 기본적인 구조는, 도 6을 참조하여 설명된 게이트 드라이버의 기본적인 구조와 유사하다. 즉, 도 7에 도시된 바와 같이, 하나의 스캔신호를 출력하는 스테이지마다, 하나의 차단부(250)가 개별적으로 연결된다. 하지만, 이전 실시예와는 다른 구조의 차단부(250)가 구비된다.
예를 들어, 상기 차단부(250)는, 도 7에 도시된 바와 같이, 클럭(CLK)이 입력되는 단자와 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되며, 상기 클럭에 의해 턴온 또는 턴오프되는 제41트랜지스터(T41) 및 저전위 전압이 입력되는 저전위 전압원과, 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되며, 상기 인에이블 신호(Enable)에 의해 턴온 또는 턴오프되는 제5i트랜지스터(T5i)를 포함한다.
이 경우, 도 7에 도시된 상기 스테이지의 풀업 트랜지스터(Pull Up)가 턴온되고, 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 오프이면, 제5i트랜지스터(T5i)는 오프되고, 제41트랜지스터(T41)는 턴온되어, 상기 풀업 트랜지스터로 상기 클럭이 입력되며, 상기 클럭은 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력된다. 즉, 상기 클럭이 스캔신호가 되어 상기 게이트 라인으로 출력된다.
그러나, 상기 풀업 트랜지스터가 턴온되고, 상기 클럭이 하이(High)일 때, 상기 인에이블 신호가 온되면, 제41트랜지스터(T41) 및 제5i트랜지스터(T5i)가 턴온된다. 이에 따라, 상기 클럭은 상기 제41트랜지스터(T41) 및 상기 제5i트랜지스터(T5i)를 통해 방전된다. 따라서, 상기 클럭이 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력되지 않는다. 즉, 상기 게이트 라인으로 스캔신호가 출력되지 않는다.
부연하여 설명하면, 도 7에 도시된 게이트 드라이버는, 도 6에 도시된 구조에서 T42가 제거되고, T41이 직접 풀업 트랜지스터에 연결된 경우와 유사한 구조를 가지고 있다. 도 7에 도시된 게이트 드라이버는, 저속구동을 하거나 분할 구동을 하기 위해, T41을 통해 들어오는 clock을, 도 6에 도시된 게이트 드라이버와 마찬가지로 인에이블 신호를 이용하여 Low level로 만든다. 이에 따라, 클럭이 플업 트랜지스터를 통해 게이트 라인으로 출력되지 못한다.
도 8의 게이트 드라이버(120)의 기본적인 구조는, 도 6 및 도 7을 참조하여 설명된 구조의 게이트 드라이버의 기본적인 구조와 같이 차단부(250)를 포함한다. 차단부(250)는 도 8에 도시된 바와 같이, 클럭(CLK)이 입력되는 단자와 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되며, 게이트가 상기 풀업 트랜지스터의 게이트에 연결되어 있는 제42트랜지스터(T42) 및 저전위 전압이 입력되는 저전위 전압원과, 상기 스테이지의 풀업 트랜지스터에 연결되며, 상기 인에이블 신호(Enable)에 의해 턴온 또는 턴오프되는 제5i트랜지스터(T5i)를 포함한다.
이 경우, 도 8에 도시된 상기 스테이지의 풀업 트랜지스터(Pull Up)가 턴온되고, 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 오프이면, 제5i트랜지스터(T5i)는 오프되고, 제42트랜지스터(T42)는 턴온되어, 상기 풀업 트랜지스터로 상기 클럭이 입력되며, 상기 클럭은 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력된다. 즉, 상기 클럭이 스캔신호가 되어 상기 게이트 라인으로 출력된다.
그러나, 상기 풀업 트랜지스터가 턴온되고, 상기 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 턴온되면, 제42트랜지스터(T42)가 턴온된다. 이에 따라, 상기 클럭은 상기 제42트랜지스터(T42) 및 상기 제5i트랜지스터(T5i)를 통해 저전위 전압원으로 방전된다. 따라서, 상기 클럭이 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력되지 않는다. 즉, 상기 게이트 라인으로 스캔신호가 출력되지 않는다.
부연하여 설명하면, 도 8에 도시된 게이트 드라이버에서는, T42 의 gate가 스테이지의 Q-node에 연결된다. 따라서, 정상 화면 구동 시에, Q-node가 high 전압이면, 하이레벨을 갖는clock이 Pull up TFT를 통해 게이트 라인으로 출력되며, Q-node가 low 전압일 때에는 T42가 OFF되어, 클럭이 게이트 라인으로 출력되지 않는다. 또한, 도 8에 도시된 게이트 드라이버에서는, Stop & Start 동작 시에는, Enable 신호가 High로 되어, T5i가 On되며, 따라서, T42를 통과한 clock은 저전위 전압원으로 방전된다. 따라서, 게이트 라인으로 스캔신호가 출력되지 않아, 게이트 라인으로 스캔신호 출력이 제한된다.
또한, 게이트 드라이버(120)는 순차적으로 구동하여 캐리신호를 출력하는 캐리스테이지들과, 캐리신호 및 인에이블 신호에 따라 게이트 라인들로 스캔신호를 출력하는 스캔스테이지들로 구성될 수 있다.
이 경우, 게이트 드라이버(120)는 도 9에 도시된 바와 같이, 순차적으로 캐리신호들(Carry_Out_1 to Carry_Out_7)을 생성하는 캐리스테이지(1st stage)들을 포함하는 제1쉬프트 레지스터(270) 및 상기 캐리신호들에 따라, 순차적으로 상기 스캔신호들(Gate_Out_1 to Gate_Out_7)을 상기 게이트 라인들로 출력하는 스캔스테이지(2nd stage)들을 포함하는 제2쉬프트 레지스터(280)를 포함하며, 상기 제2쉬프트 레지스터(280)에 포함되어 있는 상기 스캔스테이지(2nd stage)들 중 적어도 하나는, 상기 인에이블신호(Enable)에 따라, 상기 게이트 라인으로 출력되는 스캔신호를 차단한다.
예를 들어, 도 9에서 좌측에 형성되어 있는 캐리스테이지(1st stage)들은 제1쉬프트 레지스터(270)를 형성하며, 우측에 형성되어 있는 스캔스테이지(2nd stage)들은 제2쉬프트 레지스터(280)를 형성한다.
상기 제1쉬프트 레지스터(270)에 형성되어 있는 상기 캐리스테이지들은 순차적으로 상기 캐리신호들(Carry_Out_1 to Carry_Out_7)을 출력한다.
상기 캐리신호는, 상기 스캔스테이지에 스타트 신호로 입력된다. 상기 캐리신호에 의해 상기 스캔스테이지가 구동되며, 상기 스캔스테이지는 최종적으로 상기 스캔신호를 상기 게이트 라인으로 출력한다. 상기 캐리신호는, 상기 제1쉬프트 레지스터(270)에 구비된 또 다른 캐리스테이지에 스타트 신호로 입력된다.
상기 캐리신호와 함께 상기 인에이블 신호(Enable)가 상기 스캔스테이지로 입력될 때, 상기 스캔스테이지는 상기 스캔신호를 상기 게이트 라인으로 출력하지 않을 수 있다. 즉, 상기 제2쉬프트 레지스터(280)를 구성하는 상기 스캔스테이지들은, 상기 캐리신호에 의해 구동되나, 상기 인에이블신호에 따라 상기 스캔신호를 상기 게이트 라인으로 출력하지 않을 수 있다.
도 10을 참조하여 부연 설명하면, 각 스캔스테이지들에서 Pre-charge TFT로 이용되는 T1 트랜지스터의 소스에는 인에이블 신호를 공급하고 게이트에는 캐리신호를 공급할 수 있다. 이 경우, 캐리신호에 의해 상기 T1 트랜지스터가 턴온되고 인에이블 신호가 로우신호이면, 풀업 트랜지스터(T6)의 게이트와 연결된 Q-노드가 로우전압이 된다. 즉, 인에이블 신호가 로우전압을 공급할 때, 풀업 트랜지스터(T6)가 턴오프 됨에 따라, 상기 스캔스테이지는 스캔신호를 출력하지 않는다.
본 발명의 일부 실시예들에 따른 표시장치는, 인에이블 신호를 이용하여, 일 프레임기간 내에서, 일부 게이트 라인들에 스캔신호가 출력되는 것을 제어할 수 있다. 예를 들어, 일 프레임기간 내에서도 인에이블 신호가 인가되는 타이밍 및 인가되는 기간을 조절함으로써, 스캔신호가 출력되는 게이트 라인들로 구성된 구동영역과 스캔신호가 출력되지 않는 게이트 라인들로 구성된 구동영역으로 분할되어 구동될 수 있다. 일부 구동영역의 픽셀들에 데이터 전압이 충전되는 주기를, 다른 구동영역의 픽셀들에 데이터 전압이 충전되는 주기보다 짧거나 또는 길게 가변시키는 것에 의해, 본 발명은, 항상 동일한 주기로 표시영역의 모든 픽셀들에 테이터 전압을 충전시키는 일반적인 구동방식과 비교할 때, 전력소비를 저감시킬 수 있다.
위에서 설명한 구조들 이외에도 다양한 방식으로 스타트신호 또는 인에이블 신호를 이용하여, 패널의 게이트 라인들에 스캔신호가 출력되는 주기를 가변하여 구동할 수 있다. 예를 들어, 패널은, 기본적으로 세팅되어 있는 구동속도(예: 60 FPS 내지 240 FPS)로 동작하다가, 출력영상이나 패널의 구동 조건의 변화에 대응하여, 더 느린 구동속도(예: 1 FPS 내지 30 FPS)로 동작할 수 있다. 픽셀들에 데이터 전압이 충전되는 주기를 출력영상이나 패널의 구동조건의 변화에 따라 가변시키는 것에 의해, 본 발명은, 항상 동일한 주기로 표시영역의 모든 픽셀들에 테이터 전압을 충전시키는 일반적인 구동방식보다 전력소비를 저감할 수 있다.
또한, 본 발명의 일부 실시예들에 따르면, 스타트 신호 또는 인에이블 신호에 따라, 일 프레임기간 동안 스캔신호의 출력이 없는 구간을 이용하여 터치감지 등과 같이, 게이트 라인에 스캔신호가 출력되지 않은 상태에서 수행하기에 유리한 작업들이 수행될 수 있다. 종래에는, 스캔신호에 의한 노이즈가 없는 기간에 터치여부를 감지하기 위해, 프레임과 프레임 사이의 휴지기간(Blank Time) 동안에 터치감지기능이 수행되었다. 그러나, 본 발명에서는, 스타트 신호 또는 인에이블 신호에 따라, 일 프레임기간 중에, 스캔신호의 출력이 없는 구간이 여러 번 생성될 수 있다. 이 경우, 일 프레임기간 동안에도 여러 번의 터치감지기능이 수행될 수 있기 때문에, 터치감도가 향상될 수 있다. 터치를 감지하는 작업 이외에도, 게이트 라인으로 스캔신호가 출력되지 않은 상태에서 수행하기 유리한 작업들이, 일 프레임 기간 중에도, 여러 번 수행될 수 있다.
도 11은 본 발명에 따른 표시장치에 적용되는 타이밍 컨트롤러의 구성을 나타낸 예시도이고, 도 12는 본 발명에 따른 표시장치에 적용되는 데이터 드라이버의 구성을 나타낸 예시도이며, 도 13은 본 발명에 따른 표시장치에 적용되는 데이터 드라이버의 출력버퍼의 구성을 나타낸 예시도이다.
상기 타이밍 컨트롤러(140)는, 미도시된 외부시스템으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 게이트 드라이버(120)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(130)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 드라이버(130)로 전송될 영상데이터를 생성한다.
이를 위해, 상기 타이밍 컨트롤러(140)는, 도 11에 도시된 바와 같이, 상기 외부시스템으로부터 입력영상데이터 및 타이밍 신호들을 수신하기 위한 수신부(410), 각종 제어신호들을 생성하기 위한 제어신호 생성부(430), 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터를 생성하기 위한 데이터 정렬부(420) 및 상기 제어신호들과 상기 영상데이터를 상기 데이터 드라이버(130)와 상기 게이트 드라이버(120)로 출력하기 위한 출력부(450)를 포함한다.
즉, 상기 타이밍 컨트롤러(140)는, 상기 외부시스템으로부터 입력되는 입력영상데이터를 상기 패널(110)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터를 상기 데이터 드라이버(130)로 전송한다. 이러한 기능은, 상기 데이터 정렬부(420)에서 실행될 수 있다.
상기 타이밍 컨트롤러(140)는 상기 외부시스템으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호, 수평동기신호 및 데이터 인에이블 신호 등을 이용하여, 상기 데이터 드라이버(130)를 제어하기 위한 데이터 제어신호(DCS) 및 상기 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 드라이브(130)와 상기 게이트 드라이버(120)로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부(430)에서 실행될 수 있다.
상기 제어신호 생성부(430)에서 생성되는 데이터 제어신호(DCS)들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 인에이블 신호(SOE), 극성반전신호(POL) 등이 포함된다. 상기 제어신호 생성부(430)에서 생성되는 게이트 제어신호(GCS)들로는 게이트 스타트 펄스(GSP), 게이트 스타트 신호(VST), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 게이트 스타트신호(VST), 게이트 클럭(GCLK) 등이 있다.
또한, 상기 제어신호 생성부(430)는 상기 데이터 드라이버로 공급되는 전원을 차단시킬 수 있는 전원제어신호를 생성할 수 있다.
상기 전원제어신호는 상기 데이터 드라이버로 공급될 수 있으며, 상기 데이터 드라이버가 상기 전원제어신호에 따라 전원을 스위칭할 수 있다. 이 경우, 상기 데이터 드라이버는, 상기 전원제어신호에 따라, 전체 동작이 차단되도록 구성될 수도 있으며, 또는 데이터 전압을 실질적으로 데이터 라인으로 출력하는 출력버퍼의 동작만이 차단되도록 구성될 수도 있다.
상기 전원제어신호는 상기 데이터 드라이버로 전원을 공급하는 전원공급 드라이버로 전송될 수도 있다. 이 경우, 상기 전원공급 드라이버는 상기 전원제어신호에 따라, 상기 데이터 드라이버로 공급되는 전원 전체를 차단시킬 수도 있으며, 또는 데이터 전압을 실질적으로 데이터 라인으로 출력하는 출력버퍼로 공급되는 전원만을 차단시킬 수도 있다.
상기 데이터 드라이버(130)는, 도 12에 도시된 바와 같이, 상기 타이밍 컨트롤러(140)로부터 전송되어온 디지털 영상데이터를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 게이트 온 신호(VGH)가 공급되는 1수평기간마다 1수평라인분의 상기 데이터 전압을 상기 데이터 라인들에 공급한다.
상기 데이터 드라이버(130)는, 상기 타이밍 컨트롤러(140)와 함께 하나의 집적회로(IC)로 형성될 수도 있다.
상기 데이터 드라이버(130)는, 칩온필름(COF) 형태로 상기 패널(110)에 연결될 수 있으며, 상기 패널 상에 직접 장착되거나, 또는 상기 패널 상에 직접 형성될 수도 있다. 상기 데이터 드라이버(130)의 갯수는 상기 패널의 크기, 상기 패널의 해상도 등에 따라 다양하게 설정될 수 있다.
상기 데이터 드라이버(130)는, 감마전압 발생부(미도시)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터 전압으로 변환시킨 후, 상기 데이터 전압을, 상기 데이터 라인으로 공급다. 이를 위해, 상기 데이터 드라이버(130)는, 쉬프트 레지스터부(310), 래치부(320), 디지털 아날로그 변환부(330) 및 출력버퍼(340)를 포함하고 있다.
상기 쉬프트 레지스터부(310)는, 상기 타이밍 컨트롤러(140)로부터 수신된 데이터 제어신호들(SSC, SSP 등)을 이용하여 샘플링 신호를 출력한다.
상기 래치부(320)는 상기 타이밍 컨트롤러(140)로부터 순차적으로 수신된 상기 디지털 영상데이터(Data)를 래치하고 있다가, 상기 디지털 아날로그 변환부(DAC)(330)로 동시에 출력하는 기능을 수행한다.
상기 디지털 아날로그 변환부(330)는 상기 래치부(320)로부터 전송되어온 영상데이터들을 데이터 전압(Vdata)으로 변환하여, 출력한다. 즉, 디지털 아날로그 변환부(330)는, 감마전압 발생부(미도시)로부터 공급되는 감마전압을 이용하여, 영상데이터들을 데이터 전압으로 변환한 후, 데이터 전압을 데이터 라인들로 출력한다.
또한, 디지털 아날로그 변환부(330)는, 극성반전신호(POL)를 이용하여 매 프레임마다 데이터 전압의 극성을 반전시킬 수 있다.
출력버퍼(340)는 디지털 아날로그 변환부(330)로부터 전송되어온 데이터 전압을, 타이밍 컨트롤러(140)로부터 전송되어온 소스 출력 인에이블 신호(SOE)에 따라, 패널의 데이터 라인(DL)들로 출력한다.
상기에서 설명된 바와 같이, 데이터 드라이버(130)는, 전원제어신호에 의해, 1프레임기간 중 데이터 전압이 출력되지 않는 데이터 전압 미출력기간에는 전원공급이 차단될 수 있다.
이 경우, 데이터 드라이버(300)로 공급되는 전원 모두가 차단될 수도 있으며, 상기 쉬프트 레지스터부(310), 상기 래치부(320), 상기 디지털 아날로그 변환부(330) 및 상기 출력버퍼(340) 중 적어도 어느 하나로 공급되는 전원이 차단될 수도 있다.
특히, 도 13에는 출력버퍼(340)로 공급되는 전원(VDD)이 차단되는 경우가 도시되어 있다. 즉, 도 13은 데이터 드라이버(130)의 출력버퍼(340)의 구성을 나타낸 예시도로서, 전원제어신호에 따라 전원이 차단되는 출력버퍼(340)의 내부 구성을 도시하고 있다.
부연하여 설명하면, 출력버퍼(340)는, 1프레임기간 중 데이터 전압 출력기간에는 구동전압(VDD)을 이용하여 상기 데이터 전압을 상기 데이터 라인으로 출력할 수 있으며, 1프레임기간 중 데이터 전압 미출력기간에는 상기 구동전압(VDD)의 공급을 차단할 수 있다.
구동전압(VDD)이 출력버퍼(340)로 공급되는 것이 차단됨에 따라, 데이터 전압 미출력기간에는 데이터 전압이 데이터 라인으로 출력되지 않으며, 데이터 드라이버(130)의 소비전력이 감소될 수 있다.
상기한 바와 같은 기능을 수행하기 위한 상기 출력버퍼(340)는, 도 13에 도시된 바와 같은 회로 구조 이외에도, 다양한 형태의 회로 구조로 형성될 수 있다.
부연하여 설명하면, 본 발명은, 데이터 드라이버(130)의 바이어스 전압(Bias Voltage)인 VDD를 스위치로 차단하는 개념을 도입하여, 스태틱 파워(Static Power)를 최소화시킬 수 있다.
상기 전원제어신호는, 스타트신호 또는 인에이블 신호에 의해 게이트 드라이버(120)에서부터 스캔신호의 출력이 제한된 기간에 동기화되어, 데이터 드라이버(130)의 출력버퍼(340)로 공급될 수 있다.
도 14 및 도 15는 본 발명의 일부 실시예들에 따라, 스타트신호 또는 인에이블 신호에 의해 게이트 드라이버로부터의 스캔신호의 출력을 제한하여 표시영역의 모든 픽셀들이 데이터 전압으로 재충전되는 기간을 가변하기 위해 적용되는 데이터 전압의 극성을 나타낸 예시도들이다. 설명의 편의를 위해, 도 14 및 도 15에서는 60Hz로 구동하는 패널이, 60Hz 보다 느린 30Hz, 15Hz 및 1Hz로 구동될 때의 데이터 전압의 극성이 도시되어 있다.
도 14을 참조하면, 본 발명의 일부 실시예들에서, 패널이 복수의 주파수에 따라 구동될 때, 데이터 드라이버(130)는 매 프레임마다 데이터 전압의 극성을 반전시켜 데이터 라인으로 출력하며, 일 프레임기간 중 데이터 전압이 출력되지 않는 데이터 전압 미출력기간에는 전원공급이 차단된다는 특징을 가지고 있다. 상술하였듯이, 표시장치가 30Hz의 저주파수로 구동되는 경우, 일 프레임기간은 33.3ms가 될 수 있다. 이 경우, 데이터 전압은 16.7ms에 대응되는 데이터 전압 출력기간 동안에만 데이터 라인으로 출력되며, 일 프레임기간 중 나머지 기간, 즉, 나머지 16.7ms에 대응되는 데이터 전압 미출력기간(OFF 구간) 동안에는 데이터 전압이 출력되지 않는다.
이 경우, 타이밍 컨트롤러(140)는, 전원제어신호를 이용하여 데이터 드라이버(130)로의 전원공급을 제어하거나, 데이터 드라이버(130)의 일부분으로의 전원공급을 제어할 수 있다.
즉, 프레임마다 데이터 전압의 극성이 반전되고 있으며, 1프레임기간 중 데이터 전압이 출력되지 않는 데이터 전압 미출력기간(OFF 구간)에는 데이터 드라이버(130)의 구동이 멈추거나, 또는 데이터 드라이버(130)의 적어도 일부분으로의 전원공급이 차단된다. 따라서, 도 14에 도시된 바와 같이, 상기 데이터 전압 미출력기간(OFF 구간)에는 데이터 전압의 극성이 표시되지 않는다.
부연하여 설명하면, 주파수를 가변하여 구동하는 경우, 매 프레임마다 동일한 극성을 갖는 데이터 전압들이 데이터라인들로 출력되면, 편향된 극성이 누적되기 때문에 플리커(Flicker)는 발생되지 않는다. 그러나, DC 전압의 누적에 따른 잔상 및 얼룩 등의 불량이 발생될 수 있다. 따라서, 패널의 구동속도가 가변되어, 제1 FPS (예: 60FPS) 보다 더 느린 제2 FPS (예: 30FPS)로 구동될 때, 프레임 변경시마다, 같은 극성의 데이터 전압이 데이터 전압 출력기간에 인가되지 않도록 데이터 전압의 극성이 변경된다. 또한, 각 프레임에서 데이터 전압이 출력되지 않는 데이터 전압 미출력기간(OFF 구간)에서는 적어도 일부 데이터 드라이버의 구동이 오프된다.
도 14를 참조하여 설명한 표시장치 구동방법은, 제1FPS와 제1FPS보다 느린 제2FPS로 구동할 때, 일 프레임기간 중 데이터 전압 출력기간에는, 데이터 전압을 데이터 라인으로 출력하는 단계, 상기 일 프레임기간 중, 데이터 전압이 출력되지 않는 데이터 전압 미출력기간(OFF 구간)에는, 상기 데이터 전압을 생성하는 데이터 드라이버로의 전원공급을 차단하는 단계, 그리고, 또 다른 일 프레임기간이 시작되면, 상기 데이터 전압 출력기간에는 상기 데이터 전압의 극성을 반전시켜 출력하며, 상기 데이터 전압 미출력기간(OFF 구간)에는 상기 데이터 드라이버로의 전원공급을 차단하는 단계를 포함한다.
이 경우, 상기 데이터 드라이버(130)의 구동이 일시간 멈추거나, 데이터 드라이버(130)의 출력버퍼(340)로 공급되는 전원이 차단되기 때문에, 상기 데이터 드라이버의 소비전력이 감소될 수 있다.
또한, 상기 데이터 전압의 극성이 매 프레임마다 반전되고 있기 때문에, 도 14에 도시된 바와 같이, 매 프레임의 데이터 출력기간에는 서로 다른 극성을 갖는 데이터 전압들이 데이터라인들로 출력된다. 따라서, DC 전압의 누적에 따른 잔상 및 얼룩 등의 불량이 발생되지 않는다.
도 14에 도시된 바와 같이, 15Hz 또는 1Hz 등과 같은 주파수로 가변되어 구동되는 표시장치에서도, 30Hz로 가변되어 구동되는 표시장치에서와 동일한 원리에 의해, 데이터 드라이버의 소비전력이 감소될 수 있으며, DC 전압의 누적에 따른 잔상 및 얼룩 등의 불량이 발생되는 것이 방지될 수 있다.
도 15을 참조하면, 본 발명의 일부 실시예들에 따른 표시장치는, 상기에서 설명된 바와 같이, 상기 패널(110), 상기 게이트 드라이버(120), 상기 데이터 드라이버(130) 및 상기 타이밍 컨트롤러(140)를 포함하고 있다.
특히, 본 발명의 일부 실시예에 따른 데이터 드라이버(130)는, 제1FPS으로 구동하다 제1FPS보다 느린 제2FPS로 가변하여 구동할 때, 프레임마다 데이터 전압의 극성을 반전시켜 데이터 라인으로 출력한다.
즉, 본 발명의 제2실시예에서는, 프레임마다 데이터 전압의 극성이 반전되고 있다.
부연하여 설명하면, 본 발명의 제2실시예에 따른 표시장치는, 컬럼 인버젼 방식을 이용하는 경우, 프레임 변경 시 마다 데이터 전압의 극성을 변경시키고 있으며, 특히, 데이터 전압의 극성 변경 구간을 도 8에 도시된 바와 같이, 증가시키고 있다.
즉, 상기 데이터 드라이버(130)는, 하나의 프레임기간 중, 데이터 전압 출력기간 및 데이터 전압 미출력기간 모두에서 하나의 극성만으로 데이터 드라이버(130)의 디지털 아날로그 변환부(330)를 구동시킨다. 따라서, 극성의 반전이 최소화될 수 있으며, 이에 따라 상기 데이터 드라이버(130)의 소비전력이 감소될 수 있다.
도 15를 참조하여 설명한 표시장치 구동방법은, 제1FPS와 제1FPS보다 느린 제2FPS로 구동할 때, 일 프레임기간 중 데이터 전압 출력기간에는 데이터 전압을 데이터 라인으로 출력하는 단계, 상기 일 프레임기간 중 데이터 전압 미출력기간에는 데이터 전압을 출력하지 않는 단계, 그리고, 또 다른 일 프레임기간이 도래하면, 상기 데이터 전압의 극성을 반전시켜 출력하는 단계를 포함한다.
표시장치가 30Hz의 저주파수로 구동되는 경우, 도 14에 도시된 바와 같이, 1프레임기간은 33.3ms이다. 이 경우, 데이터 전압은 16.7ms에 대응되는 데이터 전압 출력기간 동안에만 데이터 라인으로 출력되며, 1프레임기간 중 나머지 기간, 즉, 상기 데이터 전압 미출력기간(OFF 구간) 동안에는 출력되지 않는다.
이 경우, 상기 데이터 드라이버(130)는, 상기 데이터 전압 출력기간 및 상기 데이터 전압 미출력기간 모두에서 하나의 극성만으로 상기 디지털 아날로그 변환부(330)를 구동시키고 있다. 따라서, 극성의 반전이 최소화될 수 있으며, 이에 따라 상기 데이터 드라이버(130)의 소비전력이 감소될 수 있다.
또한, 상기 데이터 전압의 극성이 매 프레임마다 반전되고 있기 때문에, 도 15에 도시된 바와 같이, 매 프레임마다 서로 다른 극성을 갖는 데이터 전압들이 데이터라인들로 출력된다. 따라서, DC 전압의 누적에 따른 잔상 및 얼룩 등의 불량이 발생되지 않는다.
도 15에 도시된 바와 같이, 15Hz 또는 1Hz 등과 같은 주파수로 가변되어 구동되는 표시장치에서도, 30Hz로 가변되어 구동되는 표시장치에서와 동일한 원리에 의해, 데이터 드라이버의 소비전력이 감소될 수 있으며, DC 전압의 누적에 따른 잔상 및 얼룩 등의 불량이 발생이 방지될 수 있다.
한편, 도 14 및 도 15를 참조하여 설명한 표시장치 및 구동방법은, 표시장치가 60Hz, 30Hz, 15Hz 및 1Hz 등의 주파수로 구동되는 경우에 제한되지 않고, 기 설정된 주파주와 상기 기 설정된 주파수보다 낮은 적어도 하나 이상의 주파수로 가변하여 구동되는 표시장치들에 적용될 수 있다. 또한, 표시장치가, 컬럼 인버젼 방식, 도트 인버젼 방식 또는 프레임 인버젼 방식 등으로 구동되는 경우에 모두 동일하게 적용할 수 있다.
도 16a 내지 도16d 는 스타트신호 또는 인에이블 신호에 의해 게이트 드라이버로부터의 스캔신호의 출력을 제한하여 표시영역을 복수의 구동영역으로 분할하여 구동하기 위해 적용되는 데이터 전압의 극성을 나타낸 예시도들이다. 설명의 편의를 위해, 도 16a는 전 표시영역이 60Hz로 구동되는 경우의 게이트 드라이버 및 데이터 드라이버의 구동을 나타낸 예시도이다. 도 16b, 도 16c 및 도 16d는 각각 표시영역의 일부분은 60Hz로 구동되고 일부분은 30Hz, 20Hz 및 15Hz로 구동되는 경우의 게이트 드라이버 및 데이터 드라이버의 구동을 나타낸 예시도이다.
먼저, 도 16a에 도시된 바와 같이, 전 표시영역이 동일한 주파수로 구동될 경우, 데이터 전압은 일 프레임 기간에 걸쳐 데이터 라인들에 순차적으로 공급된다. 즉, 데이터 전압은 두 프레임 기간 사이의 휴지기간(Blank Time)을 제외하고는 지속적으로 공급된다. 다시 말해, 일 프레임 기간은 데이터 전압 출력기간 및 데이터 전압 미출력기간으로 나뉘지 않는다.
상술한 게이트 드라이버(120)의 구조들 중, 게이트 드라이버가 각각 독립적인 외부스타트신호를 인가 받아 구동되는 스테이지그룹들로 구성된 경우, 각 스테이지그룹의 구동을 시작하는 외부스타트신호들은, 데이터 라인으로 데이터 전압이 인가되는 타이밍에 맞춰서 게이트라인들로 스캔신호가 출력될 수 있도록 인가된다. 도 16a에는 게이트 드라이버가 두 개의 스테이지그룹으로 구성된 예가 도시되어 있다. 따라서, 매 프레임 기간마다, 제1스테이지그룹의 구동을 시작하는 외부스타트신호(VST1)가 인가된 후, 제2스테이지그룹의 구동을 시작하는 외부스타트신호(VST2)가 인가된다. 즉, 두 스테이지그룹들에 포함된 스테이지들로부터 일정한 간격으로 스캔신호가 순차적으로 출력되도록 두 번째 외부스타트신호(VST2)가 인가된다.
상술한 게이트 드라이버(120)의 구조들 중, 게이트 드라이버가 인에이블 신호를 이용하여 스테이지의 출력단 또는 스캔신호로 이용되는 클럭의 입력단을 전전위 전압원으로 방전시키는 차단부를 포함한 경우, 전 표시영역이 동일한 주파수로 구동되기 위해서는 그 기간 동안 인에이블 신호가 인가되지 않는다. 다시 말해, 로우전압의 인에이블 신호가 공급된다. 따라서, 게이트 드라이버(120)의 스테이지들로부터 게이트 라인으로 스캔신호가 인가되는 주기가 변하지 않는다.
상술한 게이트 드라이버(120)의 구조들 중, 게이트 드라이버가 캐리스테이지들과 스캔스테이지들로 구성된 듀얼 쉬프트 레지스터 구조로 구성된 경우에서는, 인에이블신호가 인가된 경우에만 스캔신호가 출력되고 인에이블 신호가 인가되지 않는 기간에는 스캔신호의 출력이 제한된다. 따라서, 듀얼 쉬프트 레지스터 구조에서 전 표시영역을 동일한 주파수로 구동하기 위해서는, 그 기간 동안 인에이블 신호가 인가된다. 다시 말해, 하이전압의 인에이블 신호가 공급된다.
상술한 동작들에 의해 전 표시영역에 픽셀들이 동일한 주파수에 따라 데이터 전압으로 재충전 될 경우에, 데이터 드라이버는 매 프레임마다 반전된 극성을 가진 데이터 전압을 공급하도록 구동된다.
도 16b는 표시영역이 60Hz로 구동되는 영역과 30Hz로 구동되는 영역으로 분할되어 구동되는 예를 설명한 예시도이다. 즉, 표시영역의 제1 구동영역은 60FPS으로 구동되고 제2구동영역은 30FPS으로 구동된다. 먼저, 게이트 드라이버(120)가 각각 독립적인 외부스타트신호를 인가받아 구동되는 스테이지그룹들로 구성된 경우, 첫 프레임 기간 동안에는, 제1구동영역에 대응되는 제1스테이지그룹으로 인가되는 외부스타트신호(VST1)와 제2구동영역에 대응되는 제2스테이지그룹으로 인가되는 외부스타트신호(VST2)가 모두 공급되어 전 표시영역의 픽셀들이 데이터 전압으로 충전된다. 하지만 두 번째 프레임 기간동안에는, 제1스테이지그룹을 시작하는 외부스타트신호(VST1)는 인가되지만 제2스테이지그룹을 시작하는 외부스타트신호(VST2)는 인가되지 않는다. 따라서, 두 번째 프레임 기간 동안, 제1구동영역에는 스캔신호가 출력되지만 제2구동영역에는 스캔신호가 출력되지 않는다. 세 번째 프레임 기간동안에는, 첫 번째 프레임 기간과 같이 제1구동영역에 대응되는 제1스테이지그룹으로 인가되는 외부스타트신호(VST1)와 제2구동영역에 대응되는 제2스테이지그룹으로 인가되는 외부스타트신호(VST2)가 모두 공급된다. 이와 같은 구동을 통해, 패널은, 1초에 60번 재충전 되는 픽셀들로 구성된 제1구동영역과, 1초에 30번 재충전되는 픽셀들로 구성된 제2구동영역으로 분할되어 구동될 수 있다.
상술한 게이트 드라이버(120)의 구조들 중, 게이트 드라이버가 인에이블 신호를 이용하여 스테이지의 출력단 또는 스캔신호로 이용되는 클럭의 입력단을 전전위 전압원으로 방전시키는 차단부를 포함한 경우에서, 첫 프레임 기간에서는 인에이블 신호가 인가되지 않는다. 따라서 전 표시영역의 픽셀들이 데이터 전압으로 충전된다. 반면, 두 번째 프레임 기간 중, 제2구동영역에 해당하는 스테이지들이 구동할 때, 인에이블 신호가 인가된다. 이에 따라, 제2구동영역에 해당하는 스테이지들과 연결된 게이트 라인들로는 스캔신호가 출력되지 않는다. 세 번째 프레임 기간에는 첫 번째 프레임 기간과 마찬가지로 인에이블 신호가 인가되지 않고, 전 표시영역의 픽셀들이 데이터 전압으로 충전된다. 이와 같은 구동을 통해, 패널은, 1초에 60번 재충전 되는 픽셀들로 구성된 제1구동영역과 1초에 30번 재충전되는 픽셀들로 구성된 제2구동영역으로 분할되어 구동될 수 있다.
상술한 게이트 드라이버(120)의 구조들 중, 게이트 드라이버가 캐리스테이지들과 스캔스테이지들로 구성된 듀얼 쉬프트 레지스터 구조를 갖는 경우에서는, 인에이블신호가 인가된 경우에만 스캔신호가 출력되고 인에이블 신호가 인가되지 않는 기간에는 스캔신호의 출력이 제한된다. 따라서, 첫 번째 프레임 기간동안에는 인에이블 신호가 인가되어 전 표시영역의 픽셀들이 데이터 전압으로 충전된다. 반면, 두 번째 프레임 기간 중, 제 1구동영역에 해당하는 캐리스테이지/스캔스테이지들이 구동되는 동안에는 인에이블 신호가 인가되지만, 제2구동영역에 해당하는 캐리스테이지들이 구동되는 동안에는 인에이블 신호가 인가되지 않는다. 따라서, 스캔스테이지들의 구동을 시작하는 트랜지스터가 캐리스테이지들로부터 전송된 캐리신호에 의해 턴온 된다고 해도, 로우 전압의 인에이블 신호가 공급되기 때문에 제2구동영역의 픽셀들은 데이터 전압으로 재충전되지 않는다. 세 번째 프레임 기간에서는 첫 번째 프레임 기간과 마찬가지로 전 표시영역에 해당하는 캐리스테이지/스캔스테이지들을 구동하는 동안 인에이블 신호가 공급되지 않는다. 이와 같은 구동을 통해, 패널은, 1초에 60번 재충전 되는 픽셀들로 구성된 제1구동영역과 1초에 30번 재충전되는 픽셀들로 구성된 제2구동영역으로 분할되어 구동될 수 있다.
스타트 신호 또는 인에이블 신호에 의해 일부 영역의 스캔신호 출력이 제한되는 프레임 기간은, 데이터 전압이 출력되는 데이터 전압 출력기간과 데이터 전압 미출력 기간을 포함할 수 있다. 상술하였듯이, 데이터 전압 미출력 기간 동안에는 데이터 드라이버(130) 또는 데이터 드라이버(130)의 일부분으로의 전원공급이 제어될 수 있다. 예를 들어, 데이터 전압 미출력 기간 동안 데이터 드라이버(130)로 전원공급이 제어되어 데이터 드라이버(130)의 구동이 멈추거나, 데이터 드라이버(130)의 출력버퍼(340)로 공급되는 전원이 데이터 전압 미출력 기간 동안 차단될 수 있다.
이와 같은 방식으로 게이트 드라이버(120) 및 데이터 드라이버(130)가 구동될 경우, 스타트신호 또는 인에이블 신호에 의해 교번하여 구동되는 구동영역이 매번 같은 극성의 데이터 전압으로 충전되지 않도록, 데이터 전압의 극성이 교번되는 주기가 가변될 수 있다. 즉, 스타트 신호 또는 인에이블 신호에 의해 픽셀들의 재충전이 지연되는 구동영역에는 이전에 공급되었던 데이터 전압의 극성과는 반대되는 극성의 데이터 전압이 공급되도록 데이터 드라이버(130)가 설정될 수 있다.
도 16c는 표시영역이 60Hz로 구동되는 영역과 20Hz로 구동되는 영역으로 분할되어 구동되는 예를 설명한 예시도이다. 즉, 표시영역의 제1 구동영역은 60FPS으로 구동되고 제2구동영역은 20FPS으로 구동된다. 이 경우에도, 게이트 드라이버(120)는, 도 16b를 참조하여 설명한 것과 유사한 방식으로 구동된다. 즉, 첫 번째 프레임 기간에는 전 표시영역의 픽셀들이 데이터 전압으로 충전되지만, 두 번째 프레임 및 세 번째 프레임 기간들에서 제2구동영역의 픽셀들은 데이터 전압으로 충전되지 않는다. 그리고, 네 번째 프레임 기간에 다시 전 표시영역의 픽셀들이 데이터 전압으로 재충전 된다.
스타트 신호 또는 인에이블 신호에 의해 일부 영역의 스캔신호 출력이 제한되는 프레임 기간들에는, 데이터 전압이 출력되는 데이터 전압 출력기간과 데이터 전압 미출력 기간이 포함될 수 있고, 데이터 전압 미출력 기간 동안에는 데이터 드라이버(130) 또는 데이터 드라이버(130)의 일부분으로의 전원공급이 제어될 수 있다. 또한, 스타트 신호 또는 인에이블 신호에 의해 픽셀들의 재충전이 지연되는 구동영역에는 이전에 공급되었던 데이터 전압의 극성과는 반대되는 극성의 데이터 전압이 공급되도록 데이터 드라이버(130)가 설정될 수 있다.
도 16d는 표시영역이 60Hz로 구동되는 영역과 15Hz로 구동되는 영역으로 분할되어 구동되는 예를 설명한 예시도이다. 즉, 표시영역의 제1 구동영역은 60FPS으로 구동되고 제2구동영역은 15FPS으로 구동된다. 이 경우에도 게이트 드라이버(120) 및 데이터 드라이버(130)는 도 16b 및 도 16c를 참조하여 설명한 것과 유사한 방식으로 구동될 수 있다.
본 명세서에서 설명한 실시예들에 적용되는 게이트 드라이버(120)를 구성하는 TFT들은 산화물 TFT, 예를 들어, Indium Gallium Zinc Oxide(IGZO)로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 TFT는 아몰포스 실리콘(a-Si) TFT로 구성될 수도 있으며, 또는 LTPS 공정에 의한 폴리 TFT로 구성될 수도 있다.
특히, 산화물(Oxide) TFT는 아몰포스 실리콘(a-Si) TFT 보다 전류의 이동 특성이 우수하기 때문에, 산화물 TFT가 적용되는 경우, 회로의 크기가 축소될 수 있다.
또한, 산화물(Oxide) TFT의 누설전류는, a-Si TFT와 LTPS TFT 보다 낮다. 따라서, 표시장치(100)의 일부 구동영역이 다른 구동영역보다 더 낮은 프레임 속도 (Frame Rate)로 구동되도록 하는 게이트 드라이버, 또는 본 발명에 따른 표시장치에서와 같이, 일시적으로 스캔 시그널을 출력하지 않도록 구동되는 게이트 드라이버에, 산화물 TFT가 적용되면, 게이트 드라이버가 보다 더 안정적으로 구동될 수 있다.
그러나, 상기한 바와 같이, 본 발명에는, 산화물 TFT뿐만 아니라, a-Si TFT 또는 LTPS TFT가 적용될 수 있으며, 또한, a-Si TFT, LTPS TFT, Oxide TFT가 혼용될 수도 있다.
도 17은 본 발명에 따른 표시장치에 적용되는 스테이지의 구성을 나타낸 예시도이며, 도 18은 도 17에 도시된 노드 제어부의 구성을 나타낸 예시도이다.
상기 게이트 드라이버(120)는, 스캔펄스를 순차적으로 출력하는 복수의 스테이지를 구비하며, 스테이지들 각각은 복수의 TFT들로 구성된다. 스테이지는 자신과 접속된 게이트 라인의 전압을 안정적으로 유지해야 한다. 그러나, 게이트 드라이버가 구동되는 중에, 스테이지 내의 일부 노드(node)들은 플로팅 상태가 될 수 있고, 이러한 노드들은 외부 노이즈에 의해 영향을 받을 수 있으며, 이에 따라, 게이트 라인의 전압이 변화되는 등의 비정상적인 구동이 초래될 수 있다.
또한, 스테이지에 포함된 TFT들은 플로팅 상태의 노드들에 남아있는 잔류 전하에 의한 스트레스로 인해 수명이 단축될 수 있다. 특히, 산화물 반도체를 사용하는 TFT의 경우 오프 전류(off current)가 매우 낮기 때문에, 잔류 전하가 자연적으로 방전되기 까지 매우 긴 시간이 필요하다. 따라서, 산화물 반도체를 사용하는 TFT가 잔류 전하에 의한 스트레스를 받는 시간 또한 길어진다.
따라서, 본 발명은, 도 17 및 도 18에 도시된 바와 같이, 각 스테이지에 노드 제어부(24)를 추가하여, 플로팅 노드를 특정 상태로 제어함과 동시에 잔류 전하를 최소화한다. 이로 인해, 게이트 드라이버가 더욱 안정적으로 구동될 수 있으며, 게이트 드라이버를 구성하는 트랜지스터들의 수명과 신뢰성이 증가될 수 있다.
본 발명에 의하면, 게이트 드라이버는, 노드 제어부(24)를 이용하여 플로팅 노드를 특정 상태로 제어하고, 이에 따라 노이즈와 무관하게 게이트 라인의 전압이 안정화될 수 있다. 또한, 본 발명은 노드 제어부(24)를 이용하여 풀업 트랜지스터 및 풀다운 트랜지스터를 일정시간 동안 턴-오프시킬 수 있고, 이에 따라 TFT의 수명과 신뢰성을 향상시킬 수 있다. 또한, 본 발명은 파워 공급이 중단될 때 노드 제어부(24)를 이용하여 잔류 전하를 제거함으로써 TFT의 수명을 향상시킬 수 있다.
특히, 상기 노드 제어부(24)에 의해, 게이트 라인의 전압이 안정화될 수 있기 때문에, 상기한 바와 같은 실시예들에서, 상기 데이터 전압이 출력되지 않는 기간에도, 게이트 라인의 전압이 안정화될 수 있다.
부연하여 설명하면, 이하에서 설명되는 노드 제어부(24)는, 본 발명에 적용되는 상기 게이트 드라이버(120)를 구성하는 각각의 스테이지에 적용될 수 있으며, 이에 따라, 스캔 시그널이 게이트 라인으로 출력되지 않는 기간 또는 상기 데이터 전압이 상기 데이터 라인으로 출력되지 않는 기간에도, 게이트 라인의 전압이 안정화될 수 있다.
우선, 도 17을 참조하면, 본 발명에 적용되는 스테이지는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 구동부(22) 및 노드제어부(24)를 포함한다. 풀업 트랜지스터(Tpu)는 제1신호라인과 출력단자(20) 사이에 접속된다. 여기서, 제1신호라인으로는 클럭신호(CLK) 또는 고전위 전압(VDD)이 공급될 수도 있다. 풀업 트랜지스터(Tpu)의 게이트는 제1노드(N1), 즉, Q노드에 접속된다. 풀업 트랜지스터(Tpu)는 제1노드(N1)의 전압에 따라, 고전위 전압(VDD)을 출력단자(20)로 공급한다.
풀다운 트랜지스터(Tpd)는 저전위 전압(VSS)을 공급하는 제2신호라인과 출력단자(20) 사이에 접속된다. 그리고, 풀다운 트랜지스터(Tpd)의 게이트는 제2노드(N2), 즉, QB노드에 접속된다. 풀다운 트랜지스터(Tpd)는 제2노드(N2)의 전압에 따라, 저전위 전압(VSS)을 출력단자(20)로 공급한다.
구동부(22)는 하나 이상의 신호라인들(미도시)로부터 공급되는 신호들에 따라, 제1노드(N1) 및 제2노드(N2)의 전압을 제어한다. 구동부(22)는 제1노드(N1) 및 제2노드(N2)의 전압을 제어하면서 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)를 교번적으로 턴-온 및 턴-오프할 수 있다.
구동부(22)와는 별개로, 노드 제어부(24)도 제1노드(N1), 제2노드(N2) 및 출력단자(20)의 전압을 제어한다. 예를 들어, 노드제어부(24)는 제어신호(CS)에 따라, 제1노드(N1), 제2노드(N2) 및 출력단자(20)로 소정의 전압, 예를 들어 저전위 전압(VSS)을 공급할 수 있다.
제1노드(N1), 제2노드(N2)로 저전위 전압(VSS)이 공급되면, 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)가 턴-오프 상태로 설정된다. 그리고, 출력단자(20)로 저전위 전압원의 전압이 공급되면 출력단자(20)는 저전위 전압(VSS)을 유지하게 된다.
도 18을 참조하면, 노드 제어부(24)는 제1트랜지스터(T1) 내지 제3트랜지스터(T3)를 구비한다.
제1트랜지스터(T1)는 제1노드(N1)와 저전위 전압원 사이에 접속되고, 제2트랜지스터(T2)는 제2노드(N2)와 저전위 전압원 사이에 접속된다. 제3트랜지스터(T3)는 출력단자(20)와 저전위 전압원 사이에 접속된다. 노드제어부(24)의 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제3트랜지스터(T3)는 제어신호(CS)에 따라 턴-온 또는 턴-오프된다.
제어신호(CS)는, 저전위 전압(VSS), 고전위 전압(VDD), 고전위 전압(VDD) 이상의 전압 또는 저전위 전압(VSS)과 고전위 전압(VDD) 사이의 소정의 전압으로 설정될 수 있다.
부연하여 설명하면, 상기 노드 제어부(24)가 제어신호(CS)에 따라, 플로팅 상태로 유지되는 상기 제1노드 또는 상기 제2노드로 저전위 전압(VSS)을 공급함으로써, 상기 제1노드 또는 상기 제2노드로 비정상적인 신호가 공급되는 현상이 방지될 수 있다.
이에 따라, 상기에서 설명된 본 발명에서, 영상이 출력되지 않는 구간에서도, 상기 게이트 라인의 전압이 안정적으로 유지될 수 있다.
또한, 상기 설명에서는, 상기 노드 제어부(24)가 상기 풀업 트랜지스터(Tpu)와 연결된 제1노드(N1) 또는 상기 풀다운 트랜지스터(Tpd)와 연결된 제2노드(N2)에 연결된 것으로 설명되었다. 그러나, 상기 노드 제어부(24)는 상기 제1노드 및 상기 제2노드 이외에도, 플로팅 상태로 유지되는 노드들에 연결되어, 플로팅된 노드에 특정 전압을 공급할 수 있으며, 이에 따라, 스테이지를 구성하는 노드들 중, 플로팅된 노드로 비정상적인 신호가 공급되는 현상이 방지될 수 있으며, 이에 따라, 게이트 라인의 전압이 안정적으로 유지될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 구동속도 제어 신호에 따라 제1모드에서 제1 주기로 게이트 라인들에 스캔신호를 인가하고, 제2모드에서 상기 제1주기보다 느린 제2주기로 상기 게이트 라인들에 스캔신호를 인가하는 게이트 드라이버; 및
    상기 구동속도 제어 신호에 따라, 상기 제2모드에서의 일 프레임 기간은 상기 게이트 라인들에 스캔신호가 출력되는 스캔신호출력기간과 상기 게이트 라인들에 스캔신호가 출력되지 않는 스캔신호제어기간으로 나뉘며, 매 프레임마다 상기 스캔신호출력기간에는 데이터 전압의 극성을 반전하여 출력하고 상기 스캔신호제어기간에는 데이터 라인들로 데이터 전압을 출력하지 않는 데이터 드라이버를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 스캔신호제어기간에는, 데이터 드라이버의 전원을 차단하는 타이밍 콘트롤러를 더 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 데이터 드라이버는 전원을 공급받아 데이터 전압을 출력하는 출력버퍼를 포함하며, 상기 타이밍 콘트롤러는 상기 스캔신호제어기간에 상기 출력버퍼에 공급되는 전원을 차단하는 표시장치.
  4. 제1항에 있어서,
    상기 데이터 드라이버는 상기 스캔신호출력기간 및 상기 스캔신호제어기간에서, 다음 스캔신호출력기간까지 하나의 극성으로 구동되는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서,
    상기 데이터 드라이버는 디지털 영상신호를 아날로그 영상신호로 변환하는 디지털 아날로그 변환부를 포함하고, 상기 데이터 드라이버는 상기 스캔신호출력기간 및 상기 스캔신호제어기간에서, 다음 스캔신호출력기간까지 디지털 아날로그 변환부의 극성을 반전시키지 않는 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서,
    상기 디지털 아날로그 변환부의 극성은 타이밍 콘트롤러에서부터 공급되는 극성반전 신호에 의해 제어되는 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서,
    상기 게이트 드라이버는 독립적인 외부 스타트신호들에 의해 구동되어 스캔신호들을 출력 하는 복수의 스테이지그룹들로 구성된 표시장치.
  8. 제7항에 있어서,
    상기 스테이지그룹들은 각각 적어도 하나의 상기 외부 스타트신호를 공급받아 구동되어 스캔신호를 출력하는 스테이지 및 상기 스테이지그룹에 포함된 다른 스테이지의 스캔신호를 스타트신호로 공급받아 구동되는 스테이지를 포함하는 표시장치.
  9. 제7항에 있어서,
    상기 스테이지그룹들 각각에 포함된 스테이지들 중 마지막 스테이지는 스캔신호를 출력한 후 외부리셋신호에 의해 리셋되는 표시장치.
  10. 제7항에 있어서,
    상기 스테이지그룹들 각각은 적어도 하나의 더미스테이지를 포함하고,
    상기 더미스테이지는 상기 더미스테이지가 구비된 스테이지그룹에 구비된 다른 스테이지를 리셋시키며, 외부리셋신호에 의해 리셋되는 표시장치.
  11. 제1항에 있어서,
    상기 게이트 드라이버는 인에이블신호에 따라 상기스테이지들 중 적어도 하나의 스테이지로부터 출력되는 스캔신호의 출력을 제어하는 표시장치.
  12. 제11항에 있어서,
    상기 인에이블신호는, 상기 스테이지들 중 적어도 하나의 스테이지의 출력단을 저전위전압원으로 방전시키는 표시장치.
  13. 제 11 항에 있어서,
    상기 인에이블신호는, 상기 스테이지들 중 어느 하나의 스테이지에 공급되어 상기 스캔신호로 이용되는 클럭을, 저전위 전압원으로 방전시키는 표시장치.
  14. 제 11 항에 있어서,
    상기 게이트 드라이버는 차단부를 포함하고,
    상기 차단부는,
    상기 스테이지들 중 어느 하나의 스테이지에 공급되어 상기 스캔신호로 이용되는 클럭이 입력되는 단자와 풀업트랜지스터에 연결되며, 상기 클럭에 따라 턴온 또는 턴오프되는 제1트랜지스터; 및
    저전위 전압원과 상기 풀업트랜지스터에 연결되며, 상기 인에이블신호에 따라 턴온 또는 턴오프되는 제2트랜지스터를 포함하는 표시장치.
  15. 제 11 항에 있어서,
    상기 스테이지들은 순차적으로 캐리신호들을 생성하는 캐리스테이지들 및 상기 캐리신호들에 따라 순차적으로 구동되는 스캔스테이지들을 포함하고,
    상기 스캔스테이지들 중 적어도 하나는, 상기 인에이블신호에 따라, 상기 스캔신호의 출력을 제어하는 표시장치.
  16. 제 1 항에 있어서,
    상기 게이트 드라이버를 구성하는 스테이지들 중 적어도 하나의 스테이지는 노드제어부를 포함하고,
    상기 노드제어부는 상기 스테이지에서 플로팅되는 노드와 상기 저전위 전압원 사이에 연결되고, 노드제어신호에 따라 턴온 또는 턴오프되는 노드제어 트랜지스터를 포함하는 표시장치.
  17. 제1 주파수로 구동되는 제1구동영역과 상기 제1 주파수보다 느린 제2주파수로 구동되는 제2구동영역을 포함하는 표시영역;
    상기 제 1주파수 및 제2주파수에 따라, 상기 제1구동영역 및 제2구동영역의 게이트 라인들로 스캔신호를 인가하는 게이트 드라이버; 및
    상기 제2 구동영역에 포함된 픽셀들을 소정의 데이터 전압으로 재충전함에 있어서, 상기 제2구동영역의 픽셀들이 충전되어 있는 데이터 전압의 극성과 반대되는 극성의 데이터 전압을 공급하는 데이터 드라이버를 포함하는 표시장치.
  18. 제17항에 있어서,
    일 프레임 기간 중, 상기 제2구동영역의 게이트 라인들로 스캔신호가 출력되지 않는 기간에는 상기 데이터 드라이버에서부터 데이터 전압이 출력되지 않는 표시장치.
  19. 제17항에 있어서,
    일 프레임 기간 중, 상기 제2구동영역의 게이트 라인들로 스캔신호가 출력되지 않는 기간에는 상기 데이터 드라이버의 전원을 차단하는 타이밍 콘트롤러를 더 포함하는 표시장치.
  20. 제17항에 있어서,
    상기 제1주파수 및 제2주파수는, 복수의 독립적인 외부 스타트신호라인들에서부터 공급되어 상기 게이트 드라이버의 구동을 시작하는 외부스타트신호들이 인가되는 타이밍 또는 상기 게이트 드라이버에서 생성된 상기 스캔신호가 상기 게이트 라인들에 인가되는 것을 차단하는 인에이블 신호가 인가되는 타이밍과 기간에 의해 결정되는 표시장치.
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