CN108091304B - 栅极驱动器和使用该栅极驱动器的显示面板 - Google Patents

Abstract

本文公开了一种栅极驱动器及使用该栅极驱动器的显示面板。该显示面板包括：对应于第一多条栅极线的第一多个像素行中的第一多个像素；对应于第二多条栅极线的第二多个像素行中的第二多个像素；以及耦接至第一多条栅极线和第二多条栅极线的栅极驱动器，该栅极驱动器在第一显示模式下接通第一多个像素和第二多个像素，并且在第二显示模式下关断第一多个像素并且接通第二多个像素。通过关断设置在暗区中的多个行中的像素，可以减少要驱动的像素的数量同时获得足够的像素补偿时间，从而以高速驱动显示面板。

Description

栅极驱动器和使用该栅极驱动器的显示面板

相关申请的交叉引用

本申请要求于2016年11月21日在韩国知识产权局提交的韩国专利申请第10-2016-0155311号的优先权，其全部公开内容通过引用并入本文。

技术领域

本公开涉及栅极驱动器和使用该栅极驱动器的显示面板，更具体地，涉及其中设置有用于关断不需要的像素以高速驱动的晶体管的栅极驱动器以及使用该栅极驱动器的显示面板。

背景技术

随着信息技术的发展，可以以视觉图像的形式呈现包含在电信号中的信息的显示装置已经快速发展。显示装置不仅用于观看、欣赏和共享图像，而且用于观看、欣赏和共享诸如文档、照片和视频的各种内容。用于向用户提供虚拟现实(VR)或增强现实(AR)体验的显示装置正在被开发，在该显示装置中图像或视频被以数字方式再现，使得用户可以感觉仿佛是真实的。虚拟现实在没有真实世界的视觉输入的情况下呈现数字或虚拟图像信息，而增强现实是一种基于真实世界合成虚拟图像信息，使得它看起来像存在于真实环境中的物体的虚拟现实。

可以使用各种显示装置(例如液晶显示装置(LCD)、等离子体显示面板装置(PDP)、场致发射显示装置(FED)、电泳显示装置(EPD)、电润湿显示装置(EWD)以及有机发光显示装置(OLED))来实现虚拟现实。

上述显示装置根据显示面板的类型被分类。各种显示面板中的每个显示面板包括：用于显示图像的像素阵列；数据驱动器，其用于向连接至像素阵列的数据线提供数据信号；栅极驱动器，其用于与栅极信号同步地向像素阵列的栅极线顺序提供栅极信号等。

每个像素可以包括响应于经由栅极线提供的栅极信号将数据线的电压提供至像素电极的薄膜晶体管(TFT)。栅极信号在栅极高电压VGH与栅极低电压VGL之间摆动。p型薄膜晶体管响应于栅极低电压被接通，而n型薄膜晶体管响应于栅极高电压被接通。

栅极驱动器可以与像素阵列一起嵌入在显示面板中。嵌入在显示面板中的栅极驱动器被称为GIP(Gate In Panel，板内栅极)电路。GIP电路包括移位寄存器。移位寄存器可以包括可以响应于起始脉冲而产生输出并且根据时钟使输出移位的级。

移位寄存器的级包括对栅电极充电的Q节点、使栅电极放电的QB(Q Bar)节点以及连接至Q节点和QB节点的开关电路。开关电路可以响应于起始脉冲或前一级的输出而对Q节点充电以升高栅电极处的电压，以及响应于下一级的输出或复位脉冲对QB节点放电。开关电路可以包括p型或n型晶体管。

如上所述，为了使用各种显示装置实现虚拟现实，需要以高速驱动布置在屏幕上的多个像素。为此，正在研究GIP电路的设计。

发明内容

用于实现虚拟现实的显示装置的屏幕可以从以高于60Hz的正常驱动速度的高速驱动中获益。例如，对于高速驱动可以使用75Hz或更高的驱动速度。对于有机发光二极管显示装置，由于用于根据灰度级精确地向像素施加驱动电流的驱动晶体管的特性或者由于有机发光二极管的劣化，补偿像素的处理被执行。由于在光发射之前的采样周期期间像素被实时补偿，所以随着驱动速度的增加，采样周期不可避免地变短。因此，为了获得足够的补偿时间，已经提出了关断显示装置的设置在用户视野外的部分中的像素的方案。即，当显示装置用于正常使用时可以接通显示装置的所有像素，而当显示装置用于虚拟现实时可以关断不必要的像素。

鉴于上述情况，本公开的实施方式涉及用于关断位于用户视野外的像素的驱动电路，以及采用这种驱动电路的显示面板。

本公开的实施方式的一个目的是提供一种包括用于关断设置在显示面板的上部的像素的驱动电路的显示面板。

本公开的实施方式的另一目的是提供一种包括用于关断设置在显示面板的下部的像素的驱动电路的显示面板。

本公开的实施方式的另一目的是提供一种用于关断设置在显示面板的特定行处的像素的驱动电路。

应当注意，本公开的目的不限于上述目的，并且从以下描述中本公开的其他目的对于本领域技术人员将是明显的。

根据本公开的一个示例性实施方式，提供了一种显示面板。该显示面板包括：包括第一区和第二区的基板；在基板上布置成多个行的像素；用于向多个行中的像素提供栅极信号的多条栅极线。该显示面板还包括用于驱动多条栅极线的栅极驱动器。栅极驱动器包括用于关断连接至设置在第二区中的多个行中的部分行的像素的晶体管。通过关断设置在第二区中的多个行中的像素，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

根据本公开的另一个示例性实施方式，提供了一种显示面板。该显示面板包括：基板，其包括用于向多个行中的像素提供栅极信号的多条栅极线；以及用于驱动多条栅极线的栅极驱动器。栅极驱动器包括：第k级，其提供输入至第k行中的栅极线之一的信号，其中k是等于或大于2的自然数。该显示面板还包括截止晶体管，其用于阻止来自第(k-1)级的输出信号被输入至第k级。通过关断第k行之后的像素，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

根据本公开的另一个示例性实施方式，提供了一种栅极驱动器，该栅极驱动器包括扫描驱动器和发射驱动器。扫描驱动器包括n个扫描级，并且发射驱动器包括n个发射级，其中，n是自然数。在扫描驱动器和发射驱动器的每一个中，栅极驱动器包括：第一截止晶体管，其阻止来自第(j-1)扫描级或第(j-1)发射级的输出信号，其中，j是满足1≤j<n的自然数；第二截止晶体管，其阻止来自第k扫描级或第k发射级的输出信号，其中，k是满足1≤j<k≤n的自然数；以及控制晶体管，其将起始脉冲电压控制到第k+1扫描级或第k+1发射级。通过关断从第j行中的像素到第k行中的像素的像素，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

根据本公开的另一个示例性实施方式，一种显示面板包括：对应于第一多条栅极线的第一多个像素行中的第一多个像素；对应于第二多条栅极线的第二多个像素行中的第二多个像素；以及耦接至第一多条栅极线和第二多条栅极线的栅极驱动器，该栅极驱动器被配置成在第一显示模式下接通第一多个像素和第二多个像素，并且在第二显示模式下，关断第一多个像素并且接通第二多个像素。

将参考附图在详细描述中描述本公开的示例性实施方式的细节。

根据本公开的一个或更多个示例性实施方式，通过设置用于调整输入至第k级的起始脉冲电压的控制晶体管和/或用于阻止从第(k-1)级输出的信号输入至第k级的截止晶体管，可以减少在第k行之后要接通或关断的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。在执行高速驱动的同时，可以保持与正常驱动速度时的像素补偿时间可比较的像素补偿时间。

此外，根据本公开的一个或更多个示例性实施方式，通过在级中设置用于接通连接至栅极高电压的输出晶体管的辅助晶体管，当施加使能信号时，可以关断连接至设置辅助晶体管的级的行中的像素。因此，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

此外，根据本公开的一个或更多个示例性实施方式，通过在设置在要关断像素的行中的级中设置第一辅助晶体管和第二辅助晶体管，使得第一辅助晶体管的栅电极和第二辅助晶体管的栅电极连接至使能线以接收同一信号，当施加使能信号时，可以关断连接至设置辅助晶体管的级的行中的像素。因此，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

此外，根据本公开的一个或更多个示例性实施方式，通过在级的起始脉冲电压的输入端设置第一辅助晶体管和第二辅助晶体管，以控制输入至设置在要关断像素的行中的级的信号，当施加使能信号时，可以关断连接至发射级的行中的像素。因此，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

发明内容不旨在指定所附权利要求的基本特征，因此权利要求的范围不限于此。

附图说明

结合附图，从下面的详细描述中将更清楚地理解本公开的上述和其他方面、特征和其它优点，其中：

图1是图示出用户所佩戴的用于实现虚拟现实的显示装置的视图；

图2是图示出根据本公开的示例性实施方式的显示装置的视图；

图3是图示出根据本公开的示例性实施方式的显示面板的视图；

图4A是图3的区域A的放大框图；

图4B是图3的区域B的放大框图；

图5A是根据本公开的第一示例性实施方式的包括在图4A和图4B的暗区DA中的级的电路图；

图5B是根据本公开的第二示例性实施方式的包括在图4A和图4B的暗区DA中的级的电路图；

图5C是根据本公开的第三示例性实施方式的包括在图4A和图4B的暗区DA中的级的电路图；

图6A是根据本公开的示例性实施方式的包括在图4A和图4B的外围区PA中的扫描级的电路图；

图6B是根据本公开的示例性实施方式的包括在图4A和图4B的外围区PA中的发射级的电路图；

图7A是根据本公开的第一示例性实施方式的用于在暗区DA中设置图6A的电路的扫描级的电路图；

图7B是根据本公开的第二示例性实施方式的用于在暗区DA中设置图6A的电路的扫描级的电路图；

图8A是根据本公开的第一示例性实施方式的用于在暗区DA中设置图6B的电路的发射级的电路图；以及

图8B是根据本公开的第二示例性实施方式的用于在暗区DA中设置图6B的电路的发射级的电路图。

具体实施方式

本公开的优点和特征以及实现它们的方法将从下面参照附图的示例性实施方式的描述中变得明显。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式实现。提供示例性实施方式是为了使本公开的公开内容全面并且将本公开的范围完全传达给本领域技术人员。应当注意，本公开的范围仅由权利要求限定。

在附图中给出的元件的编号、尺寸、比率、角度、数量仅仅是说明性的而不是限制性的。在整个说明书中，相似的附图标记表示相似的元件。在描述本公开时，可以省略对公知技术的描述，以免不必要地模糊本公开的要点。应当注意，在说明书和权利要求书中使用的术语“包括”，“具有”、“包含”等不应当被解释为限于其后列出的装置，除非另有明确说明。当提及单数名词时使用不定冠词或定冠词，例如“一”、“一个”、“该”，这包括该名词的复数，除非另有明确说明。

在描述元件时，它们被解释为包括误差容限，即使没有明确的说明亦如此。

在描述位置关系例如“元件B上的元件A”，“元件B上方的元件A”，“元件B下方的元件A”和“元件B旁边的元件A”时，可以在元件A与B之间设置另一元件C，除非明确使用术语“直接”或“紧”。

在描述时间关系时，诸如“之后”、“随后”、“接下来”和“之前”的术语不限于“直接在...之后”、“直接在...后”、“紧接下来”、“紧接之前”等，除非另有指定。

说明书和权利要求书中的术语“第一”、“第二”、“第三”等用于区分相似元件，而不一定用于描述顺序或时间顺序。这些术语仅用于将一个元件与另一个元件区分开。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。

本公开的各种示例性实施方式的特征可以部分地或完全地组合。如本领域技术人员将清楚地认识到的，在技术上，各种交互和操作是可以的。各种示例性实施方式可以单独地或组合地实现。

在下文中，将参考附图详细描述根据本公开的示例性实施方式的显示装置。

图1是图示出由用户佩戴的用于实现虚拟现实的显示装置100的视图。

如上所述，也可以使用各种显示装置100来实现虚拟现实。在实现虚拟现实时，有利的是使用可以与用户的头部或眼睛的移动一起移动的轻且小的显示装置100，这是因为装置基于用户观看的方向和位置显示空间图像。因此，在显示装置100中，例如，可以使用移动的或小型的平板PC。

为了利用用于观看例如文档或视频的显示装置100作为用于实现虚拟现实的装置，它必须固定在用户眼睛的前面。因此，需要用于固定显示装置100的结构200。该结构可以利用各种材料和各种形状来制造，并且可以调整显示装置100与用户的眼睛之间的距离，使得可以适当地实现虚拟现实。

例如，通过利用用户已经在使用的显示装置100，用户可以容易地享受虚拟现实内容，而无需另外产生购买虚拟现实设备的成本。

图2是图示出根据本公开的示例性实施方式的显示装置100的视图。

人类视角为约200°，但是实际观看范围为从120°至140°。因此，当显示装置100固定在用户眼睛前面时，用户可以仅看到眼睛基本所处的中心区CA以及外围区PA的一部分，但是不能识别显示装置100的左部和右部的暗区DA。此外，由于显示装置100与用户的眼睛之间的距离比当显示装置100用于正常使用时的距离更近，因此用户可以更清楚地识别显示装置100的分辨率。

即，当在显示装置100上显示用于实现虚拟现实的屏幕时，需要单独地管理显示装置100的显示区，使得中心区CA中的像素不应该具有暗点或亮点，并且外围区PA中的像素应当具有与当显示装置100用于正常使用时显示的图像相同的图像质量。另外，可以通过关断位于用户不能识别的暗区DA中的像素来实现黑屏，使得在暗区DA中不显示图像。通过这样做，可以通过不驱动显示装置100的一部分来节省功耗，并且更有利地，可以高速驱动屏幕。

用于正常使用的显示装置100的驱动速度为大约60Hz，但是需要例如大约75Hz或更高的驱动速度来实现虚拟现实。随着驱动速度的增加，运动图像由于图像残留效应(image sticking effect)而重叠，并且运动图像的模糊变得更严重。因此，通过减少图像保留在屏幕上的时长以最小化图像的重叠，用户可以感觉到响应速度更快。通常，当显示装置以60Hz驱动时，持续时间为16ms。当显示装置以75Hz或更高驱动时，例如，可以通过将持续时间减少到2ms来防止运动模糊。这可以被称为低持续性(LP)。在下面的描述中，使用这样的方法将被称为LP模式或虚拟现实模式。

如果在显示装置100中采用有机发光面板来实现LP模式，则必须获得足够时间用于实时补偿用于驱动像素和有机发光二极管的驱动电路。随着驱动速度的增加，用于在屏幕上显示一帧的时间减少，并且用于驱动各个像素的时间也减少，可能不会有足够的像素补偿时间。因此，通过仅驱动屏幕的必要部分而不驱动屏幕的不必要部分，可以获得足够的像素补偿时间。在执行高速驱动的同时，可以保持与60Hz的正常驱动速度的像素补偿时间可比较的像素补偿时间。因此，为了获得补偿时间，提出了关断布置在用户的视角外的显示装置的部分中的像素的方案。

当显示装置100用于正常使用例如观看图像或视频时，其以正常模式操作，并且当显示装置100用作实现虚拟现实的装置时，其以LP模式操作。在LP模式下，驱动速度增加，持续时间减少，并且布置在暗区DA中的像素被关断，从而有助于对屏幕的高速驱动。

图3是图示出根据本公开的示例性实施方式的显示面板的视图。

图3中示出的显示面板可以用于实现上面关于图2提到的显示装置100。显示面板包括基板110，基板110被分为布置有多个像素以显示图像的显示区D和不显示图像的非显示区ND。围绕显示区D的非显示区ND可以被设置不发光的虚拟像素。

布置在显示区D中的多个像素中的每一个分别通过经由数据线和栅极线接收数据信号和栅极信号而操作。数据线可以连接至设置在基板110的上部的数据驱动器120以接收信号。数据驱动器120可以以驱动器IC的形式安装在基板110上。应当理解，数据驱动器120可以以不同的形式设置在其他位置。

栅极线可以包括用于对控制像素的发光的晶体管的栅电极进行控制的发射线。发射线可以连接至发射驱动器140以接收发射信号。除了控制像素的发光的发射晶体管之外，栅极线还可以包括用于控制对信号进行开关的开关扫描晶体管的栅电极的扫描线。扫描线通常可以称为栅极线。扫描线连接至扫描驱动器130以接收扫描信号。

扫描驱动器130和发射驱动器140可以统称为栅极驱动器。栅极驱动器可以是通过直接沉积在基板110上而形成的GIP电路。栅极驱动器可以但不限于对称地设计在左侧和右侧。

在用于实现虚拟现实的LP模式下，显示面板需要能够关断设置在显示区D的一部分中的像素。在实现虚拟现实时，通过将如图3所示的显示面板顺时针或逆时针旋转90度来显示屏幕。因此，需要图3中所示的显示面板关断设置在显示面板的上部和下部的一部分中的像素。即，暗区DA可以被限定在包括中心区CA的外围区PA的上方和下方。包括显示区D的一部分的暗区DA可以被称为第二区，并且包括中心区CA的外围区PA可以被称为第一区。

暗区DA中的像素以LP模式操作，而外围区PA中的像素以正常模式操作。将参考图示出位于外围区PA与暗区DA之间的边界处的区域A(即，在显示面板的左上部处)的框图以及图示出位于显示面板的左下部处的区域B的框图来描述用于以LP模式和正常模式操作像素的栅极驱动器。

图4A是图3的区域A的放大框图。

在其上像素被布置成n个像素行的显示面板中，设置有由用于向各行顺序传输栅极信号的至少n个级联栅极驱动器级组成的栅极驱动器，其中n是等于或大于2的自然数。具体地，栅极驱动器包括扫描驱动器130和发射驱动器140。扫描驱动器130包括n个扫描级S级(n)，并且发射驱动器140包括n个发射级EM级(n)。可以在第一级之前和第n级之后设置虚拟级。由扫描驱动器130提供的扫描信号和由发射驱动器140提供的发射信号是栅极信号的示例。

扫描级的结构和功能与发射级的结构和功能类似。区别仅在于扫描级中的每一个接收两个时钟信号以产生输出信号，而发射级中的每一个接收单个时钟信号以产生输出信号。尽管扫描级被示为能够通过使用两个时钟信号产生脉冲的两相电路，但是本公开的范围不限于此。

用于操作扫描驱动器的一些信号包括：两个栅极时钟信号(即栅极时钟信号1GCLK1和栅极时钟信号2GCLK2)、栅极起始脉冲电压GVST、栅极高电压VGH以及栅极低电压VGL。

与输入至扫描驱动器的信号类似，用于操作发射驱动器的一些信号包括：两个发射时钟信号(即发射时钟信号1ECLK1和发射时钟信号2ECLK2)、发射起始脉冲电压EVST、发射高电压VEH和发射低电压VEL。

当这些信号作为输入信号被施加至级中的每一个时，每一级可以产生输出信号以控制对布置在每一行中的像素的顺序驱动。

级以级联方式操作，使得每一级接收来自其前一级的输出信号。因此，通过控制至特定行的级的输入信号，可以关断布置在该行之中的像素。同样地，通过控制至特定行的级的输入信号，可以接通布置在该行之中的像素。因此，在栅极驱动器中布置有用于施加使能信号“使能”和禁用信号“禁用”以便控制布置在特定行之后的像素的接通/关断的线，其可以分别被称为使能线和禁用线。

在下面的描述中，作为示例，在电路中使用的晶体管被假定为p型晶体管。因此，使能线在LP模式下被激活并且被施加低电压，而禁用线在LP模式下被去激活并且被施加高电压。

显示面板包括n个像素行、n个扫描线以及n个发射线。每个像素行连接至对应的扫描线和发射线。像素行1至j连接至扫描线1至j和发射线1至j。扫描线1至j由扫描驱动器级1至j驱动。发射线1至j由发射驱动器级1至j驱动。像素行j+1至k连接至扫描线j+1至k和发射线j+1至k。扫描线j+1至k由扫描驱动器级j+1至k驱动。发射线j+1至k由发射驱动器级j+1至k驱动。像素行k+1至n连接至扫描线k+1至n和发射线k+1至n。扫描线k+1至n由扫描驱动器级k+1至n驱动。发射线k+1至n由发射驱动器级k+1至n驱动。

以下是栅极驱动器的高电平操作。在正常模式期间，扫描级1至n在帧周期期间向全部扫描线1至n顺序驱动扫描信号(例如，扫描脉冲)。另外，发射级1至n在帧周期期间向全部发射线1至n顺序驱动发射信号(例如，发射脉冲)。对发射线和扫描线的驱动使暗区DA和外围区PA二者中的像素被接通。在一个实施方式中，帧周期是相邻垂直同步(VSYNC)脉冲之间的时间段。

然而，在LP模式下，在帧周期期间仅扫描级j+1至k向扫描线j+1至k顺序驱动扫描信号。遍及每个帧周期，扫描级1至j以及k+1至n向扫描线1至j以及k+1至n提供直流(DC)电压。另外，在帧周期期间仅发射级j+1至k向发射线j+1至k顺序驱动发射信号。遍及每个帧周期，发射级1至k以及k+1至n向发射线1至j以及k+1至n提供DC电压。由此，在LP模式期间，DC电压被提供至在暗区DA中的像素行的栅极线。DC电压被设置成遍及每个帧周期保持暗区DA中的像素行关断的电压电平。驱动操作还使外围区PA中的像素行接通。

具体地，如果第1行中的像素“第1像素”至第j行中的像素“第j像素”要被关断，其中j是满足1<j<n的自然数，则栅极驱动器包括用于控制输入至第一级的起始脉冲电压的第一控制晶体管T11和T12。

对于扫描级，第一控制晶体管T11选择性地控制是否使起始脉冲电压GVST到达虚拟扫描级S虚拟的输入端。第一控制晶体管T11的一个电极连接至被施加栅极起始脉冲电压GVST的起始脉冲电压线，并且其另一电极连接至第一扫描级S级(1)或虚拟扫描级S虚拟的输入端以向其施加输入信号。第一控制晶体管T11的栅电极被连接至被施加禁用信号的线。由于在LP模式期间高电压被施加至禁用线，所以第一控制晶体管T11关断，使得栅极起始脉冲电压GVST不被施加至第一扫描级S级(1)。因此，在第一扫描级S级(1)和后续扫描级中不产生正常输出信号。因此，正常驱动信号没有被输入至第1行中的像素“第1像素”和后续行中的像素中，从而阻止要施加至像素的信号。

类似地，对于发射级，第一控制晶体管T12选择性地控制是否使起始脉冲电压EVST到达虚拟发射级EM虚拟的输入端。第一控制晶体管T12的一个电极连接至施加发射起始脉冲电压EVST的线，并且其另一电极连接至第一发射级EM级(1)或虚拟发射级EM虚拟的输入端以施加输入信号。第一控制晶体管T12的栅电极连接至被施加禁用信号的线。通过这样做，可以阻止要施加至连接至第1行中的像素“第1像素”和后续行中的像素的发射线的正常驱动信号。

因此，通过设置第一控制晶体管用于控制施加至第一扫描级S级(1)和第一发射级EM级(1)的输入端的起始脉冲电压，可以阻止施加至第1行中的像素“第1像素”和后续行中的像素的正常驱动信号以关断像素。

这适用于第j行中的像素“第j像素”。接着，为了接通第j+1行中的像素“第j+1像素”，需要将起始脉冲电压再次施加至第j+1级。这可以通过在第j+1级的输入端分别设置第二控制晶体管T13和T14来完成。

对于扫描级，第二控制晶体管T13选择性地控制是否将栅极起始脉冲电压GVST提供至第j+1扫描级S级(j+1)的输入端。第二控制晶体管T13的一个电极连接至被施加栅极起始脉冲电压GVST的线，并且其另一电极连接至第j+1扫描级S级(j+1)的输入端以向其施加输入信号。第二控制晶体管T13的栅电极连接至使能线。由于在LP模式期间低电压被施加至使能线，所以第二控制晶体管T13被接通，使得栅极起始脉冲电压GVST被施加至第j+1扫描级S级(j+1)。因此，可以从第j+1扫描级输出正常驱动信号。

类似地，对于发射级，第二控制晶体管T14选择性地控制是否将发射起始脉冲电压EVST提供至第j+1发射级EM级(j+1)的输入端。第二控制晶体管T14的一个电极连接至施加有发射起始脉冲电压EVST的线，并且其另一电极连接至第一发射级EM级(1)的输入端以施加输入信号。第二控制晶体管T14的栅电极连接至使能线。第二控制晶体管T14通过使能信号接通，使得发射起始脉冲电压EVST被施加至第j+1发射级EM级(j+1)。因此，可以从第j+1发射级输出正常驱动信号。

因此，通过设置第二控制晶体管用于控制施加至第j+1扫描级S级(j+1)和第j+1发射级EM级(j+1)的输入端的起始脉冲电压，可以向第j+1行中的像素“第j+1像素”和后续行中的像素施加正常驱动信号以接通像素。

此外，为了正常地操作来自第j+1行的像素“第j+1像素”，需要选择性地阻止来自第j级的输入至第j+1级的输入信号。因此，可以在第j+1级的输入端处设置截止晶体管T21和T22。在LP模式下，因为从第j级输出的输出信号不是正常信号，所以从第j级输出的输出信号被阻止到达第j+1级的输入端。在正常模式下，来自第j级的输出信号被传送至第j+1级的输入端。

对于扫描级，第一截止晶体管T21的一个电极连接至第j扫描级S级(j)的输出端，并且其另一电极连接至第j+1扫描级S级(j+1)的输入端。第一截止晶体管T21的栅电极连接至禁用线。由于在LP模式期间高电压被施加至禁用线，所以第一截止晶体管T21被关断，使得可以阻止来自第j扫描级S级(j)的输出信号。

类似地，对于发射级，第一截止晶体管T22的一个电极连接至第j发射级EM级(j)的输出端，其另一电极连接至第j+1发射级EM级(j+1)的输入端。第一截止晶体管T22的栅电极连接至禁用线。第一截止晶体管T22由禁用信号关断，使得可以阻止来自第j发射级EM级(j)的输出信号。

因此，通过在第j+1扫描级S级(j+1)和第j+1发射级EM级(j+1)的输入端处设置用于控制来自第j扫描级S级(j)和第j发射级EM级(j)的输出信号的截止晶体管，可以将正常驱动信号施加至第j+1行中的像素“第j+1像素”和后续行中的像素，以接通像素。

图4B是图3的区域B的放大框图。

设置在外围区PA中的从第j+1行中的像素“第j+1像素”到第k行中的像素“第k像素”通常操作成接通状态，其中k是满足j<k<n的自然数。为了关断第k+1行中的像素“第k+1像素”的像素，可以设置截止晶体管T23和T24，用于在LP模式期间选择性地阻止来自第k级的输出信号到达并且输入至第k+1级。

对于扫描级，可以在扫描驱动器中设置第二截止晶体管T23，其一个电极连接至第k扫描级S级(k)的输出端，其另一电极连接至第k+1扫描级S级(k+1)的输入端，并且其栅电极连接至禁用线。由于在LP模式期间高电压被施加至禁用线，所以第二截止晶体管T23被关断，使得可以阻止来自第k扫描级S级(k)的输出信号。

类似地，对于发射级，可以在发射驱动器中设置第二截止晶体管T24，第二截止晶体管T24中的一个电极连接至第k发射级EM级(k)的输出端，其另一电极连接至第k+1发射级EM级(k+1)的输入端，并且其栅电极连接至禁用线。第二截止晶体管T24由禁用信号关断，使得可以阻止来自第k发射级EM级(k)的输出信号。

因此，通过在第k+1扫描级S级(k+1)和第k+1发射级EM级(k+1)的输入端处设置用于控制来自第k扫描级S级(k)和第k发射级EM级(k)的输出信号的截止晶体管，可以关断第k+1行中的像素“第k+1像素”和后续行中的像素。

在如图4A和4B所示其中在栅极驱动器中设置和操作晶体管的示例性实施方式中，通过设置控制晶体管用于调整输入至第k+1级的起始脉冲电压和/或截止晶体管用于阻止从第k级输出的信号输入至第k+1级，可以减少待在第k行之后接通或关断的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。在执行高速驱动的同时，可以保持与60Hz的正常驱动速度的像素补偿时间可比较的像素补偿时间。

如上所述，尽管可以通过在连接至其中设置要被关断的像素的行的级之前或之后设置控制晶体管和截止晶体管来关断像素，但是输入至像素的信号可能没有被完全阻止，使得失真信号可能被输入至像素。鉴于上述情况，将描述用于通过另外设置晶体管以从每个扫描级或发射级输出高电压来可靠地关断像素的方法。

图5A是根据本公开的第一示例性实施方式的包括在图4A和4B的暗区DA中的扫描级的电路图。

如上所述，每一级用于根据时钟信号输出低电压或高电压。因此，每一级基本上包括：第一输出晶体管Tq，其具有对栅电极充电的Q节点；和第二输出晶体管Tqb，其具有对栅电极放电的QB(Q Bar)节点。当高电压被输入至Q节点时，低电压被输入至QB节点，反之亦然。即，电路被配置为使得不同的电压被输入至节点。

具体地，第一输出晶体管Tq和第二输出晶体管Tqb彼此串联连接。第一输出晶体管Tq的另一电极连接至栅极低电压VGL，第二输出晶体管Tqb的另一电极连接至栅极高电压VGH。因此，可以根据时钟信号选择第一输出晶体管Tq或第二输出晶体管Tqb，使得可以从其输出低电压或高电压。串联连接的第一输出晶体管Tq和第二输出晶体管Tqb、Q节点和QB节点公共地设置在该级的所有电路中，因此将省略其冗余描述。

为了在LP模式下实现黑屏，必须从该级输出要被传输至像素的高电压。因此，需要配置电路，使得连接至栅极高电压VGH的第二输出晶体管Tqb接通，以便在LP模式下输出高电压。即，可以在该级中设置辅助晶体管Tb，其栅电极连接至使能线，其另一电极连接至QB节点，并且其另一电极连接至栅极低电压VGL或栅极时钟信号GCLK。辅助晶体管Tb在本文中也可以被称为输出控制晶体管。

因此，当其进入LP模式时，低电压被施加至使能信号以接通辅助晶体管Tb。然后，低电压被施加至QB节点以接通第二输出晶体管Tqb，使得可以从该级输出高电压。

即，通过在该级中设置辅助晶体管用于接通连接至栅极高电压的输出晶体管，当施加使能信号时可以关断连接至设置辅助晶体管的级的行中的像素。

图5B是根据本公开的第二示例性实施方式的包括在图4A和4B的暗区DA中的扫描级的电路图。图5B所示的作为图5A所示电路的修改实施方式的电路可以在LP模式下施加使能信号“使能”时通过输出高电压来关断像素，如同图5A所示电路一样。

该级的电路可以包括具有连接至使能线的短路栅电极的第一辅助晶体管Tb1和第二辅助晶体管Tb2。第一辅助晶体管Tb1的一个电极可以连接至QB节点，并且其另一电极可以连接至栅极低电压VGL或栅极时钟信号GCLK。另外，第二辅助晶体管Tb2的一个电极可以连接至Q节点，并且其另一电极可以连接至栅极高电压VGH。

当在LP模式下施加使能信号“使能”时，第一辅助晶体管Tb1接通，使得低电压被施加至QB节点。因此，第二输出晶体管Tqb接通，第二辅助晶体管Tb2接通，并且栅极高电压VGH被施加至Q节点，使得第一输出晶体管Tq关断。因此，栅极高电压VGH由于第二输出晶体管Tqb接通而从该级输出，从而关断像素。

图5C是根据本公开的第三示例性实施方式的包括在图4A和4B的暗区DA中的扫描级的电路图。

该级的电路包括第一输出晶体管Tq、第二输出晶体管Tqb以及用于向Q节点和QB节点传输信号的电路块CIRCUIT BLOCK。电路块可以配置有能够使扫描输出信号与在节点A处输入至电路块的信号相同的电路。

为了从该级输出高电压，可以在向电路块施加输入信号的节点A处设置包括第一辅助晶体管Tb1和第二辅助晶体管Tb2的电路。第二辅助晶体管Tb2的一个电极连接至栅极高电压VGH，并且其栅电极连接至使能线。第一辅助晶体管Tb1的一个电极连接至栅极起始脉冲电压GVST，并且其栅电极连接至禁用线。第一辅助晶体管Tb1的另一电极和第二辅助晶体管Tb2的另一电极彼此连接并且连接至电路块的输入端。

当在LP模式下施加使能信号时，第二辅助晶体管Tb2接通，使得栅极高电压VGH被输入至电路块的节点A。节点Q被驱动至高电压以关断输出晶体管Tq，并且节点QB被驱动至低电压以接通输出晶体管Tqb。因此，从该级输出的扫描输出信号变为高电压VGH，使得可以关断像素。

在图5A、5B和5C所示的电路中，为了对从设置在包括要被关断的像素的行中的级输出的信号进行控制，在该级的电路中设置辅助晶体管，使得可以减少要被驱动的像素的数量同时获得足够的像素补偿时间，从而以高速驱动显示面板。

关于图5A、5B和5C提到的栅极低电压VGL、栅极高电压VGH和栅极时钟信号GCLK可以分别用发射低电压VEL、发射高电压VEH和发射时钟信号ECLK代替。即，图5A、5B和5C的电路图也可以应用于发射级。

图6A是根据本公开的示例性实施方式的包括在图4A和4B的外围区PA中的扫描级的电路图。

用于向第n行中的像素施加信号的第n扫描级可以包括第一输出晶体管Tq、第二输出晶体管Tqb、六个晶体管和两个电容器。扫描级由两个栅极时钟信号GCLK1和GCLK2以及栅极起始脉冲电压GVST驱动。第一晶体管T1至第六晶体管T6可以通过向作为第一输出晶体管Tq的栅电极的QA节点和作为第二输出晶体管Tqb的栅电极的QB节点以不同方式施加高电压或低电压，控制来自扫描级的输出信号扫描输出(n)。当扫描级没有设置在第一行中时，栅极起始脉冲电压GVST的输入端可以是接收来自前一扫描级的输出信号的输入端。此外，在扫描级提供输出信号的时刻，Q节点处的电压通过自举降低到低于栅极低电压VGL。当这发生时，连接至Q节点的第一晶体管T1、第二晶体管T2和第五晶体管T5可能受到影响，因此阈值特性可能被极大地偏置。鉴于上述情况，通过设置第六晶体管T6，从而提高由于偏置应力而可能降低的第一晶体管T1、第二晶体管T2和第五晶体管T5的可靠性。第六晶体管T6用作抵抗偏置应力的缓冲器，并且当其栅电极连接至栅极低电压VGL时始终接通，使得QA节点处的电压可以保持等于Q节点处的电压。

因此，连接至扫描级的行中的像素可以接收正常的扫描信号(栅极信号)以显示图像。

图6B是根据本公开的示例性实施方式的包括在图4A和4B的外围区PA中的发射级的电路图。

用于向第n行中的像素施加信号的第n发射级可以包括第一输出晶体管Tq、第二输出晶体管Tqb、六个晶体管和三个电容器。发射级由发射时钟信号ECLK(n)和发射起始脉冲电压EVST驱动。第一晶体管T1至第六晶体管T6可以通过向作为第一输出晶体管Tq的栅电极的QA节点和作为第二输出晶体管Tqb的栅电极的QB节点以不同方式施加高电压或低电压，控制来自发射级的输出信号EM输出(n)。第二输出晶体管Tqb可以包括串联连接的两个第二输出晶体管Tqb_a和Tqb_b。第二输出晶体管Tqb在一帧期间的漏极-源极电压Vds被施加为发射高电压VEH与发射低电压VEL之差，由此高的结应力被施加。因此，为了提高第二输出晶体管Tqb的可靠性，将其分为两个第二输出晶体管Tqb_a和Tqb_b，并且通过使用第五晶体管T5将发射低电压VEL施加至两个第二输出晶体管Tqb_a与Tqb_b之间的中间节点。通过这样做，可以减小第二输出晶体管Tqb的漏极-源极电压Vds。

因此，连接至发射级的行中的像素可以接收正常的发射信号以显示图像。

图7A是根据本公开的第一示例性实施方式的在暗区DA中设置图6A的电路的扫描级的电路图。

通过在图6A所示的电路中进一步设置辅助晶体管Tb，当在LP模式下施加使能信号“使能”时，可以提供可以关断来自扫描级的像素的输出信号扫描输出(n)。

辅助晶体管Tb的栅电极被连接至使能线，其另一电极连接至栅极低电压VGL，其另一电极连接至QB节点。当低电压被施加至使能线时，辅助晶体管Tb接通以将栅极低电压VGL施加至QB节点。第三晶体管T3和第二输出晶体管Tqb通过施加至QB节点的栅极低电压VGL接通，使得栅极高电压VGH作为输出信号扫描输出(n)从扫描级输出。由于第六晶体管T6始终由栅极低电压VGL接通，所以Q节点处的电压保持等于QA节点处的电压。此外，栅极高电压VGH在第三晶体管T3和第二晶体管T2被接通时被输入至Q节点和QA节点，使得第五晶体管T5和第一输出晶体管Tq被关断。

图7B是根据本公开的第二示例性实施方式的用于在暗区DA中设置图6A的电路的扫描级的电路图。

图7B是图7A的电路图的修改实施方式。辅助晶体管Tb的一个电极连接至栅极时钟信号2GCLK2而不是栅极低电压VGL。由于栅极时钟信号2GCLK2也包括像栅极低电压VGL一样的低电压，因此可以通过使用低电压来执行相同的功能。

除了辅助晶体管Tb以外的其他部件的连接关系与图7A中的相同，因此将省略其描述。

因此，在图7A和7B所示的电路中，在扫描级中设置用于接通连接至栅极高电压的输出晶体管的辅助晶体管，使得当施加使能信号时，连接至扫描级的行中的像素被关断。因此，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

图8A是根据本公开的第一示例性实施方式的用于在暗区DA中设置图6B的电路的发射级的电路图。

通过在图6B所示的电路中进一步设置第一辅助晶体管Tb1和第二辅助晶体管Tb2，当在LP模式下施加使能信号“使能”时，可以提供可以关断来自发射级的像素的输出信号EM输出(n)。

第一辅助晶体管Tb1的栅电极连接至第二辅助晶体管Tb2的栅电极，并且连接至使能线。第一辅助晶体管Tb1的一个电极连接至发射低电压VEL，并且其另一电极连接至QB节点。此外，第二辅助晶体管Tb2的一个电极连接至Q节点，并且其另一电极连接至发射高电压VEH。

当低电压被施加至使能线时，第一辅助晶体管Tb1和第二辅助晶体管Tb2接通，使得发射低电压VEL经由第一辅助晶体管Tb1被施加至QB节点，并且发射高电压VEH经由第二辅助晶体管Tb2被施加至Q节点。在这种情况下，第六晶体管T6始终由发射低电压VEL接通，使得Q节点处的电压等于QA节点处的电压。因此，发射高电压VEH被施加至QA节点，使得第一输出晶体管Tq关断。接着，第二输出晶体管Tqb_a和Tqb_b由QB节点处的电压接通，使得发射高电压VEH作为来自发射级的输出信号EM输出(n)输出。此外，第四晶体管T4由Q节点关断，并且第一晶体管T1和第三晶体管T3没有被接通，这是因为它们没有通过图4A所示的第一控制晶体管T12接收发射起始脉冲电压EVST。由于第二晶体管T2的栅电极在第三晶体管T3关断时浮置，所以第二晶体管T2根据发射时钟信号ECLK(n)而接通/关断，但是发射高电压VEH处的QB节点不受影响。

因此，通过在设置在要关断像素的行中的发射级中设置第一辅助晶体管Tb1和第二辅助晶体管Tb2，使得第一辅助晶体管Tb1的栅电极连接至第二辅助晶体管Tb2的栅电极以接收使能信号“使能”，可以在施加使能信号时关断连接至发射级的行中的像素。因此，可以减少要驱动的像素的数量同时获得足够的像素补偿时间，从而以高速驱动显示面板。

图8B是根据本公开的第二示例性实施方式的用于在暗区DA中设置图6B的电路的发射级的电路图。

通过在图8B所示电路的发射起始脉冲电压EVST的输入端中进一步设置第一辅助晶体管Tb1和第二辅助晶体管Tb2，当在LP模式下施加使能信号“使能”时，可以提供可以关断来自发射级的像素的输出信号EM输出(n)。

在图8B中，根据输入信号确定输出信号EM输出(n)，因此通过施加高电压作为输入信号以输出高电压作为输出信号EM输出(n)，可以关断像素。具体地，第一辅助晶体管Tb1的一个电极和第二辅助晶体管Tb2的一个电极连接至被施加输入信号的输入端，并且第一辅助晶体管Tb1的栅电极连接至禁用线，并且其另一电极连接至发射起始脉冲电压EVST。此外，第二辅助晶体管Tb2的栅电极连接至使能线，同时其另一电极连接至发射高电压VEH。因此，在LP模式下，低电压被施加至使能线，而高电压被施加至禁用线，使得第一辅助晶体管Tb1关断，同时第二辅助晶体管Tb2接通。因此，发射高电压VEH被施加至节点B，使得从发射级输出的电压处于高电平。

因此，通过在图6的设置在要关断像素的行中的发射级的发射起始脉冲电压EVST的输入端处设置第一辅助晶体管Tb1和第二辅助晶体管Tb2，当施加使能信号时，可以关断连接至发射级的行中的像素。因此，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

虽然在上述电路图中示出的晶体管是p型晶体管，但是在其他实现中它们可以是n型晶体管。

另外，当图6A、6B、7A、7B、8A和8B中所示的扫描级或发射级没有位于第一行中时，栅极起始脉冲电压GVST或发射起始脉冲EVST的输入端可以是接收来自前一扫描级或前一发射级的输出信号的输入端。

本公开的示例性实施方式还可以描述如下：

根据本公开的一个示例性实施方式，显示面板包括：包括第一区和第二区的基板；在基板上的多个行中的像素；用于向多个行中的像素提供栅极信号的多条栅极线；以及用于驱动多条栅极线的栅极驱动器。栅极驱动器包括用于关断连接至设置在第二区中的行的像素的晶体管。通过关断设置在暗区中的多个行中的像素，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

显示面板还可以包括用于控制晶体管的使能线和禁用线。

栅极驱动器可以包括用于向第k行中的多条栅极线之一提供信号输入的第k级，其中k是自然数，并且其中，晶体管包括用于控制输入至第一级的起始脉冲电压的第一控制晶体管，以及用于阻止来自第k级的输出信号被输入至第k+1级的截止晶体管。

晶体管还可以包括用于控制在第k+1级的输入端处输入至第k+1级的起始脉冲电压的第二控制晶体管。

第k级可以包括扫描级和/或发射级。

第k级可以包括交替接通的第一输出晶体管和第二输出晶体管；以及用于提供用于关断连接至第k级的像素的输出信号的辅助晶体管，并且其中，第一输出晶体管和第二输出晶体管分别提供栅极高电压和栅极低电压。

辅助晶体管的一个电极可以连接至第一输出晶体管或第二输出晶体管的栅电极，辅助晶体管的另一电极可以连接至提供与由连接至辅助晶体管的电极的第一输出晶体管或第二输出晶体管提供的电压不同的电压的线。

辅助晶体管可以包括第一辅助晶体管和第二辅助晶体管，并且其中第一辅助晶体管的栅电极和第二辅助晶体管的栅电极可以彼此连接并且接收来自使能线的相同的信号。

第k级可以配置有用于输出与至第k级的输入信号相同的信号的电路，其中辅助晶体管可以控制至第k级的输入信号，并且向电路施加由使能线或禁用线的信号选择的信号。

根据本公开的另一方面，一种显示面板包括：基板，其包括用于向多个行中的像素提供栅极信号的多条栅极线；用于驱动多条栅极线的栅极驱动器，其中，栅极驱动器包括用于提供输入至第k行中的栅极线之一的信号的第k级，其中k是等于或大于2的自然数；以及用于阻止来自第(k-1)级的输出信号输入至第k级的截止晶体管。通过关断第k行之后的像素，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

显示面板还可以包括用于提供要输入至截止晶体管的禁用信号的禁用线。

级可以包括扫描级和/或发射级。

第k级可以包括交替接通的第一输出晶体管和第二输出晶体管，以及用于提供用于关断连接至第k级的像素的输出信号的辅助晶体管，并且其中，第一输出晶体管和第二输出晶体管分别提供栅极高电压和栅极低电压。

辅助晶体管的一个电极可以连接至第一输出晶体管或第二输出晶体管的栅电极，并且辅助晶体管的另一电极可以连接至提供与由连接至辅助晶体管的电极的第一输出晶体管或第二输出晶体管提供的电压不同的电压的线。

辅助晶体管可以包括第一辅助晶体管和第二辅助晶体管，并且其中第一辅助晶体管的栅电极和第二辅助晶体管的栅电极可以彼此连接并且接收来自使能线的相同的信号。

第k级可以配置有用于输出与至第k级的输入信号相同的信号的电路，其中辅助晶体管可以控制至第k级的输入信号，并且向电路施加由使能线或禁用线的信号选择的信号。

根据本公开的又一个示例性实施方式，栅极驱动器包括扫描驱动器和发射驱动器，其中扫描驱动器包括n个扫描级，并且发射驱动器包括n个发射级，其中n是自然数，其中在扫描驱动器和发射驱动器中的每一个中，栅极驱动器包括：第一截止晶体管，其阻止来自第(j-1)扫描级或第(j-1)发射级的输出信号，其中j是满足1≤j<n的自然数；第二截止晶体管，其阻止来自第k扫描级或第k发射级的输出信号，其中k是满足1≤j<k≤n的自然数；以及控制晶体管，其控制至第k+1扫描级或第k+1发射级的起始脉冲电压。通过关断从第j行中的像素至第k行中的像素的像素，可以减少要驱动的像素的数量同时获得像素补偿时间，从而以高速驱动显示面板。

第j扫描级至第k扫描级中的每一个可以包括：交替接通的第一输出晶体管和第二输出晶体管，其中第一输出晶体管连接至用于提供栅极时钟信号的线，其中第二输出晶体管连接至用于提供栅极高电压的线；以及辅助晶体管，其具有连接至第二输出晶体管的栅电极的一个电极、连接至用于提供栅极低电压的线或用于提供栅极时钟信号的线的另一电极。

第j发射级至第k发射级中的每一个可以包括交替接通的第一输出晶体管和第二输出晶体管，其中栅极驱动器包括：第一辅助晶体管，其连接至第一输出晶体管的一个电极和第二输出晶体管的栅电极；以及第二辅助晶体管，其连接至第一输出晶体管的栅电极和第二输出晶体管的电极，并且其中第一辅助晶体管的栅电极连接至第二辅助晶体管的栅电极以接收使能信号。

第j发射级至第k发射级中的每一个可以被配置有用于输出与至第j级至第k级的输入信号相同的信号的电路，其中发射级中的每一个包括辅助晶体管，其中，该辅助晶体管向第j发射级至第k发射级施加由使能线或禁用线的信号选择的信号。

在一个实施方式中，显示面板包括：对应于第一多条栅极线的第一多个像素行中的第一多个像素；对应于第二多条栅极线的第二多个像素行中的第二多个像素；以及栅极驱动器，其耦接至第一多条栅极线和第二多条栅极线。栅极驱动器被配置成在第一显示模式下接通第一多个像素和第二多个像素，并且在第二显示模式下，关断第一多个像素并且接通第二多个像素。

在一个或更多个实施方式中，在第一显示模式下，栅极驱动器向第一多条栅极线和第二多条栅极线顺序驱动栅极信号，并且在第二显示模式下，栅极驱动器向第二多条栅极线顺序驱动栅极信号并且向第一多条栅极线施加DC电压。

在一个或更多个实施方式中，显示面板还可以包括对应于第三多条栅极线的第三多个像素行中的第三多个像素。在第一显示模式下，栅极驱动器接通第一多个像素、第二多个像素以及第三多个像素。在第二显示模式下，栅极驱动器关断第一多个像素和第三多个像素，并且接通第二多个像素。

在一个或更多个实施方式中，栅极驱动器可以包括多个级联驱动器级，该多个级联驱动器级包括：至少驱动第一多条栅极线的第一多个级联驱动器级和至少驱动第二多条栅极线的第二多个级联驱动器级；以及第一截止晶体管，其在第二显示模式下选择性地阻止第一多个级联驱动器级中的最后驱动器级的输出信号到达第二多个级联驱动器级中的初始驱动器级的输入端。

在一个或更多个实施方式中，在第一显示模式下，第一截止晶体管将第一多个级联驱动器级中的最后驱动器级的输出信号传送至第二多个级联驱动器级中的初始驱动器级的输入端。

在一个或更多个实施方式中，显示面板还可以包括对应于第三多条栅极线的第三多个像素行中的第三多个像素。多个级联驱动器级还可以包括至少驱动第三多条栅极线的第三多个级联驱动器级。栅极驱动器还可以包括第二截止晶体管，该第二截止晶体管在第二显示模式下选择性地阻止第二多个级联驱动器级中的最后驱动器级的输出信号到达第三多个级联驱动器级中的初始驱动器级的输入端。

在一个或更多个实施方式中，显示面板还可以包括第一控制晶体管和承载起始脉冲电压的起始脉冲电压线，该第一控制晶体管选择性地控制是否将起始脉冲电压从起始脉冲电压线提供至第一多个级联驱动器级中的初始驱动器级。

在一个或更多个实施方式中，显示面板还可以包括第二控制晶体管，该第二控制晶体管选择性地控制是否将起始脉冲电压从起始脉冲电压线提供至第二多个级联驱动器级中的初始驱动器级。

在一个或更多个实施方式中，第一多个级联驱动器级中的至少一个驱动器级可以包括交替接通的第一输出晶体管和第二输出晶体管，第一输出晶体管连接至栅极高电压线并且第二输出晶体管连接至栅极低电压线。第一辅助晶体管具有连接至使能线的栅极、连接至栅极低电压线的电极以及连接至第一输出晶体管的栅极的另外的电极。

在一个或更多个实施方式中，第一多个级联驱动器级中的至少一个驱动器级可以包括第二辅助晶体管，该第二辅助晶体管具有连接至使能线的栅极、连接至第二输出晶体管的栅极的电极以及连接至栅极高电压线的另外的电极。

在一个或更多个实施方式中，第一多个级联驱动器级中的至少一个驱动器级可以包括：电路块，其使驱动器级的输出与电路块的输入相同；以及辅助晶体管，其具有连接至使能线的栅极、连接至栅极高电压线的电极以及连接至电路块的输入端的另外的电极。

在一个或更多个实施方式中，第二多个级联驱动器级中的至少一个驱动器级可以包括交替接通的第一输出晶体管和第二输出晶体管，第一输出晶体管连接至栅极高电压线并且第二输出晶体管连接至时钟线。驱动器级可以包括：具有连接至栅极低电压线的栅极和连接至第二输出晶体管的栅极的电极的晶体管。

在一个或更多个实施方式中，第二多个级联驱动器级中的至少一个驱动器级可以包括交替接通的第一输出晶体管和第二输出晶体管，第一输出晶体管连接至发射高电压线并且第二输出晶体管连接至发射低电压线。第一输出晶体管可以包括具有经连接的栅电极的多个串联连接的晶体管。

在一个或更多个实施方式中，第一多个级联驱动器级中的至少一个驱动器级可以包括交替接通的第一输出晶体管和第二输出晶体管，第一输出晶体管连接至栅极高电压线并且第二输出晶体管连接至栅极时钟线。辅助晶体管可以包括连接至使能线的栅极、连接至第一输出晶体管的栅极的电极以及连接至栅极低电压线的另外的电极。

在一个或更多个实施方式中，第一多个级联驱动器级中的至少一个驱动器级可以包括交替接通的第一输出晶体管和第二输出晶体管，第一输出晶体管连接至栅极高电压线并且第二输出晶体管连接至栅极时钟线。辅助晶体管可以包括连接至使能线的栅极、连接至第一输出晶体管的栅极的电极以及连接至栅极时钟线的另外的电极。

在一个或更多个实施方式中，第一多个级联驱动器级中的至少一个驱动器级可以包括交替接通的第一输出晶体管和第二输出晶体管，第一输出晶体管连接至发射高电压线并且第二输出晶体管连接至发射低电压线。驱动器级可以包括第一辅助晶体管，所述第一辅助晶体管具有连接至使能线的栅极、连接至第一输出晶体管的栅极的电极以及连接至发射低电压线的另外的电极。驱动器级可以包括第二辅助晶体管，所述第二辅助晶体管具有连接至使能线的栅极和连接至发射高电压线的电极。

在一个或更多个实施方式中，第一显示模式是正常显示模式并且第二显示模式可以是虚拟现实显示模式。

在一个或更多个实施方式中，栅极线可以是扫描线或者发射线。

在一个或更多个实施方式中，在第二显示模式下，栅极驱动器接通第二多个像素并且经由第一栅极线向第一多个像素驱动电压，第一栅极线在每个对应的帧周期的整个周期上保持第一多个像素关断。

在一个或更多个实施方式中，在第二显示模式下，第一多个像素行处于显示面板的暗区中，并且第二多个像素行处于显示面板的外围区中。

到目前为止，已经参照附图详细描述了本公开的示例性实施方式。然而，本公开不限于示例性实施方式，并且在不脱离本公开的技术思想的情况下可以对其进行修改和变化。因此，本文描述的示例性实施方式仅仅是说明性的，并且不旨在限制本公开的范围。本公开的技术思想不受示例性实施方式的限制。因此，应当理解，上述实施方式在所有方面都不是限制性的而是说明性的。本公开所寻求的保护范围仅由所附权利要求限定，并且其所有等同内容被解释为在本公开的真实范围内。

Claims (20)

1.一种显示面板，包括：

对应于第一多条栅极线的第一多个像素行中的第一多个像素；

对应于第二多条栅极线的第二多个像素行中的第二多个像素；以及

耦接至所述第一多条栅极线和所述第二多条栅极线的栅极驱动器，所述栅极驱动器被配置成：

在第一显示模式下，在一个帧周期期间接通所述第一多个像素和所述第二多个像素；并且

在第二显示模式下，在一个帧周期期间关断所述第一多个像素并且接通所述第二多个像素以在所述第一显示模式和所述第二显示模式下保持相同的像素补偿时间，

其中，所述第二显示模式下的帧周期短于所述第一显示模式下的帧周期，所述帧周期是相邻垂直同步脉冲之间的时间段。

2.根据权利要求1所述的显示面板，其中：

在所述第一显示模式下，所述栅极驱动器向所述第一多条栅极线和所述第二多条栅极线顺序驱动栅极信号；并且

在所述第二显示模式下，所述栅极驱动器向所述第二多条栅极线顺序驱动栅极信号，并且向所述第一多条栅极线施加直流电压。

3.根据权利要求1所述的显示面板，还包括：

对应于第三多条栅极线的第三多个像素行中的第三多个像素；

其中，在所述第一显示模式下，所述栅极驱动器接通所述第一多个像素、所述第二多个像素以及所述第三多个像素；并且

其中，在所述第二显示模式下，所述栅极驱动器关断所述第一多个像素和所述第三多个像素，并且接通所述第二多个像素。

4.根据权利要求1所述的显示面板，其中，所述栅极驱动器包括：

多个级联驱动器级，其包括至少驱动所述第一多条栅极线的第一多个级联驱动器级和至少驱动所述第二多条栅极线的第二多个级联驱动器级；以及

第一截止晶体管，其在所述第二显示模式下选择性地阻止所述第一多个级联驱动器级中的最后驱动器级的输出信号到达所述第二多个级联驱动器级中的初始驱动器级的输入端。

5.根据权利要求4所述的显示面板，其中

在所述第一显示模式下，所述第一截止晶体管将所述第一多个级联驱动器级中的所述最后驱动器级的输出信号传送至所述第二多个级联驱动器级中的初始驱动器级的输入端。

6.根据权利要求4所述的显示面板，还包括：

对应于第三多条栅极线的第三多个像素行中的第三多个像素，

其中，所述多个级联驱动器级还包括至少驱动所述第三多条栅极线的第三多个级联驱动器级，

其中，所述栅极驱动器还包括第二截止晶体管，所述第二截止晶体管在所述第二显示模式期间，选择性地阻止所述第二多个级联驱动器级中的最后驱动器级的输出信号到达所述第三多个级联驱动器级中的初始驱动器级的输入端。

7.根据权利要求4所述的显示面板，还包括：

承载起始脉冲电压的起始脉冲电压线；以及

第一控制晶体管，其选择性地控制是否将所述起始脉冲电压从所述起始脉冲电压线提供至所述第一多个级联驱动器级中的初始驱动器级。

8.根据权利要求7所述的显示面板，还包括：

第二控制晶体管，其选择性地控制是否将所述起始脉冲电压从所述起始脉冲电压线提供至所述第二多个级联驱动器级中的初始驱动器级。

9.根据权利要求4所述的显示面板，其中，所述第一多个级联驱动器级中的至少一个驱动器级包括：

交替接通的第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接至栅极高电压线并且所述第二输出晶体管连接至栅极低电压线；以及

第一辅助晶体管，其具有连接至使能线的栅极、连接至所述栅极低电压线的电极以及连接至所述第一输出晶体管的栅极的另外的电极。

10.根据权利要求9所述的显示面板，其中，所述第一多个级联驱动器级中的所述至少一个驱动器级包括：

第二辅助晶体管，其具有连接至所述使能线的栅极、连接至所述第二输出晶体管的栅极的电极以及连接至所述栅极高电压线的另外的电极。

11.根据权利要求4所述的显示面板，其中，所述第一多个级联驱动器级中的至少一个驱动器级包括：

电路块，其使所述驱动器级的输出与所述电路块的输入相同；以及

辅助晶体管，其具有连接至使能线的栅极、连接至栅极高电压线的电极以及连接至所述电路块的输入端的另外的电极。

12.根据权利要求4所述的显示面板，其中，所述第二多个级联驱动器级中的至少一个驱动器级包括：

交替接通的第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接至栅极高电压线并且所述第二输出晶体管连接至时钟线；以及

晶体管，其具有连接至栅极低电压线的栅极和连接至所述第二输出晶体管的栅极的电极。

13.根据权利要求4所述的显示面板，其中，所述第二多个级联驱动器级的至少一个驱动器级包括：

交替接通的第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接至发射高电压线并且所述第二输出晶体管连接至发射低电压线；并且

其中，所述第一输出晶体管包括具有经连接的栅电极的多个串联连接的晶体管。

14.根据权利要求4所述的显示面板，其中，所述第一多个级联驱动器级中的至少一个驱动器级包括：

交替接通的第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接至栅极高电压线并且所述第二输出晶体管连接至栅极时钟线；以及

辅助晶体管，其具有连接至使能线的栅极、连接至所述第一输出晶体管的栅极的电极以及连接至栅极低电压线的另外的电极。

15.根据权利要求4所述的显示面板，其中，所述第一多个级联驱动器级中的至少一个驱动器级包括：

交替接通的第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接至栅极高电压线并且所述第二输出晶体管连接至栅极时钟线；以及

辅助晶体管，其具有连接至使能线的栅极、连接至所述第一输出晶体管的栅极的电极以及连接至所述栅极时钟线的另外的电极。

16.根据权利要求4所述的显示面板，其中，所述第一多个级联驱动器级中的至少一个驱动器级包括：

交替接通的第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接至发射高电压线，并且所述第二输出晶体管连接至发射低电压线；以及

第一辅助晶体管，其具有连接至使能线的栅极、连接至所述第一输出晶体管的栅极的电极以及连接至所述发射低电压线的另外的电极；以及

第二辅助晶体管，其具有连接至所述使能线的栅极以及连接至所述发射高电压线的电极。

17.根据权利要求1所述的显示面板，其中，所述第一显示模式是正常显示模式并且所述第二显示模式是虚拟现实显示模式。

18.根据权利要求1所述的显示面板，其中，所述栅极线是扫描线或者发射线。

19.根据权利要求1所述的显示面板，其中，在所述第二显示模式下，所述栅极驱动器接通所述第二多个像素，并且经由所述第一栅极线向所述第一多个像素驱动电压，所述第一栅极线在每个对应的帧周期的整个周期上保持所述第一多个像素关断。

20.根据权利要求1所述的显示面板，其中，在所述第二显示模式下，所述第一多个像素行位于所述显示面板的暗区中，并且所述第二多个像素行位于所述显示面板的外围区中。

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