WO2015182998A1 - 시프트 회로, 시프트 레지스터 및 표시장치 - Google Patents

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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a shift circuit, a shift register including the shift circuit, and a display device including the shift register.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a display device including a pixel circuit and a gate driver for driving a gate line (scan line) are formed on the same substrate, and a gate driver of an active driving display device is usually shifted.
  • the register is used.
  • Non-Patent Document 1 a gate driver using an amorphous silicon thin film transistor called a Thomson Type is known.
  • FIG. 1 is a circuit diagram showing a configuration of a conventional shift register described in Non-Patent Document 1.
  • FIG. 1 is a circuit diagram showing a configuration of a conventional shift register described in Non-Patent Document 1.
  • the shift register of FIG. 1 includes transistors T1 to T4 made of amorphous silicon, and when a start signal is input to the input terminal IN, the transistor T1 is turned on so that the charge is charged at the point P.
  • a voltage reduced by the threshold voltage of the transistor T1 is applied to the gate of the gate, and when the clock signal CLK applied to the clock terminal is changed from a low level to a high level,
  • the voltage at point P which is in the floating state, is coupled to the interference by the parasitic capacitances Cgd and Cgs of transistor T3. As a result, point P is bootstrapd to a high threshold voltage.
  • CLK is output through the output terminal OUT.
  • the transistors T2 and T4 are turned on so that the charge charged at the point P and the charge at the output terminal OUT discharge only during the pulse width period of the reset signal. The floating state is maintained until the next cycle.
  • oxide thin film transistors have higher mobility and higher on-current current than TFTs using amorphous silicon as a semiconductor material. Due to its large size and transparency, it is particularly employed as a TFT material for a display device (TOLED) using a transparent organic EL element in a pixel circuit.
  • the oxide TFT has a demerit that the threshold voltage is lower than 0V, which makes it difficult to apply to a circuit.
  • the threshold voltages of the transistors T1 to T4 made of oxide semiconductor material are lower than 0V, so that the transistors are output even if the output of the next stage is inputted to the reset terminal RST.
  • T3 is not completely turned off and the clock CLK is turned on and off, a part of the T3 is output to the output terminal OUT, causing an abnormal increase in the output voltage.
  • Non-Patent Document 1 Improvement of Reliability of Gate Driver Using Amorphous Silicon Thin Film Transistor, Min Sung Kwon, 2009. 2. Kyung Hee University
  • the present invention provides a shift circuit for preventing a problem in which an output of an output terminal rises abnormally as the clock is turned on and off even in a reset state, which is a problem of the prior art, a shift register including the shift circuit, and the shift register. It is an object to provide a display device provided.
  • the shift circuit of the present invention for solving the above problems is a shift circuit of a shift register composed of a plurality of cascaded shift circuits, wherein the shift circuit is an input terminal to which the output signal of the previous shift circuit is supplied as an input signal. And an input circuit having a reset terminal and a first node to which the output signal of the next shift circuit is supplied as a reset signal, and setting the potential of the first node to the potential of the input signal in accordance with the input of the input signal; An inverting circuit having a second node and a reference voltage terminal, the inverting circuit having a potential of the second node inverted by inverting the potential of the first node by a potential of the first node, and a first clock signal supplied thereto; A first clock terminal and an output terminal for outputting the output signal, the output signal being output according to the potential of the first node and the potential of the second node; An output circuit for outputting a potential to the output terminal as a potential according to the first clock signal, and a hold circuit
  • Another type of shift circuit of the present invention for solving the above problems is a shift register of a shift register including a plurality of shift circuits cascaded with a first state and a second state, wherein the first state or the second state.
  • Charging means connected between one node, a set transistor configured to charge the charging means while simultaneously activating a first node on the basis of a state signal output from a shift circuit of the preceding stage of the plurality of shift circuits, and the plurality of Reset transistor for deactivating the first node based on the state signal output from the shift circuit of the next stage of the shift circuit
  • the stub includes the stub.
  • the shift register of the present invention is a shift register composed of a plurality of cascaded shift circuits, and each of the plurality of shift circuits comprises the shift circuit.
  • the display device of the present invention includes a plurality of pixel circuits including light emitting elements, arranged in a matrix form, and the shift registers, wherein rows are selected for output signals of the shift circuits included in the shift registers.
  • a row selection driver is provided as a selection signal in units of rows to select a plurality of pixel circuits in units of rows.
  • the shift circuit of the present invention having the above structure, when the shift circuit is configured with a transistor whose threshold voltage is lower than 0 V, a problem in which the output terminal of the output terminal rises abnormally as the clock signal is turned on and off in the reset state can be prevented. At the same time, the reference voltage terminal and the output terminal can be reliably separated at the output of the shift circuit, so that the clock signal can be output accurately to the output terminal, thereby ensuring the stability of the operation of the shift register. When the shift circuit is formed of a low oxide thin film transistor, the stability of operation can be ensured.
  • 1 is a circuit diagram showing the configuration of a shift circuit of a conventional shift register
  • FIG. 2 is a diagram showing the configuration of a display device according to a preferred embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a configuration of a shift register of the gate driver of FIG. 2;
  • FIG. 4 is a diagram showing a configuration of a shift circuit of preferred embodiment 1 of the present invention.
  • FIG. 5 is a timing chart illustrating an operation of the shift circuit of FIG. 4;
  • FIG. 6 is a diagram showing the configuration of a shift circuit according to a preferred embodiment 2 of the present invention.
  • FIG. 7 is a timing chart illustrating an operation of the shift circuit of FIG. 6;
  • FIG. 8 is a diagram showing the configuration of a shift circuit according to a third preferred embodiment of the present invention.
  • FIG. 9 is a timing chart illustrating an operation of the shift circuit of FIG. 8.
  • FIG. 10 is a diagram showing the configuration of a shift circuit according to a preferred embodiment 4 of the present invention.
  • FIG. 11 is a timing chart illustrating an operation of the shift circuit of FIG. 10.
  • the display device of the first embodiment has a plurality of pixels, and each pixel is described as an example of a display device having an organic electroluminescent element (hereinafter referred to as an "organic EL element”) as a light emitting element.
  • organic EL element organic electroluminescent element
  • FIG. 1 The structure of the display device of preferred embodiment 1 of the present invention is shown in FIG.
  • the pixel circuit Px (i, j) corresponds to each pixel of the image and is arranged in a matrix form, as shown in Fig. 2B, and the organic EL element 101 and the two transistors T1 and T2. And a capacitor (C).
  • the capacitor C is a capacitor disposed between the gate and the source of the transistor T2.
  • the organic EL element 101 is a display element having a structure in which an organic EL layer composed of a pixel electrode (anode electrode), a single or a plurality of carrier transport layers, and a counter electrode are sequentially stacked, and a negative potential is applied to the counter electrode (cathode electrode). (Vcath) is applied.
  • the transistors T1 and T2 are TFTs composed of n-channel type field effect transistors (FETs), each having a drain, a source, and a gate, and a semiconductor layer is provided between the drain and the source, and a predetermined bias voltage is applied between the drain and the source. At the same time, when a voltage greater than the threshold voltage is applied to the gate, a channel is formed in the semiconductor layer, which becomes a current path between the drain and the source.
  • FETs n-channel type field effect transistors
  • the transistor T1 is a transistor for applying an image signal Vdata indicating the gray level of the image data Data to one end of the capacitor C.
  • the source of the transistor T1 of each pixel circuit Px (i, j) is connected to the gate of the transistor T2 and one end of the capacitor C.
  • the drains of the transistors T1 of the pixel circuits Px (i, 1), ..., Px (i, n) are connected to the i-th data line Ldi, respectively, and the pixel circuits Px (1, j), ..., the gate of each transistor T1 of Px (m, j) is connected to the gate line Lgj of the jth line, respectively.
  • the transistors T1 of the pixel circuits Px (1, j), ..., Px (m, j) are turned on.
  • the image signals Vdata input to the data lines Ld1, ..., Ldm are respectively output to the gate of the transistor T2 and one end of the capacitor C.
  • the transistor T2 is a transistor for supplying the organic EL element 101 while controlling the current of the amount of current based on the image signal Vdata, the gate of which is connected to the source of the transistor T1 and one end of the capacitor C.
  • the drain is connected to the anode line Laj and the source is connected to the other end of the capacitor C and the anode of the organic EL element 101.
  • the gate driver 12 is a driver for selecting the pixel circuit Px (i, j) on a row basis. As shown in FIG. 3, the gate driver 12 includes a reference voltage Vss from the controller 15. The start signal St, the end signal End, and the clock signals CLK1 and CLK2 are supplied.
  • the gate driver 12 is supplied with the start signal St to start its operation, and outputs the output signals OUT (1) to (n) to the gate lines Lg1 to Lgn sequentially in accordance with the clock signals CLK1 and CLK2. The operation is terminated by applying the end signal End.
  • the gate driver 12 selects the pixel circuits Px (1,1) to Px (m, 1), ..., Px (1, n) to Px (m, n) on a row basis.
  • This gate driver 12 has a shift register as shown in Fig. 3, which is composed of shift circuits BC1 to BCn composed of a plurality of stages (the same as the number of gate lines), and each shift circuit ( Each of BC1 to BCn is composed of a bistable circuit which becomes one of two states (first state and second state) at each time point and outputs a signal representing the state as a scan signal.
  • Each of the shift circuits BC1 to BCn has a set signal input terminal SET for inputting a set signal (including a start signal St) and a clock input terminal CLK for inputting a clock signal CLK1 or CLK2. And a reset input terminal (RST) for inputting a reset signal, a reference voltage input terminal (Vss) for inputting a low level reference voltage, and an output terminal (OUT) for outputting a scan signal as an output signal of a shift circuit.
  • the scan signal OUT output from each stage of the shift register (shift circuits BC1 to BCn) is applied to the next stage as the set signal SET and to the preceding stage as the reset signal RST.
  • the shift register is started by the start signal St from the controller 15 and ends by the end signal End.
  • FIG. 4 is a diagram showing the configuration of the shift circuit according to the first preferred embodiment of the present invention.
  • FIG. 4 and the following description take a specific shift circuit BCk among the plurality of shift circuits BC1-BCn as an example.
  • the shift circuits other than (BCk) are also the same as the shift circuit BCk.
  • the shift circuit BCk has five transistors T11-T15, one capacitor C Q , four input terminals and one output terminal.
  • Each transistor T11-T15 constituting the shift circuit BCk is composed of an n-channel FET composed of an oxide thin film transistor.
  • the transistors T11-T15 have a gate electrode (first electrode), a drain electrode (second electrode), and a drain electrode (third electrode), and a semiconductor layer is provided between the drain and the source, and a predetermined time between the drain and the source.
  • a bias voltage is applied and a voltage greater than the threshold voltage is applied to the gate, a channel is formed in the semiconductor layer, which becomes a current path between the drain and the source.
  • the set signal input terminal SET is a terminal to which the set signal SET [k] is input.
  • the output terminal OUT is a terminal for outputting the output signal OUT [k] of the shift circuit BCk.
  • the output terminal OUT is connected to the corresponding gate line Lgk and output terminal of each shift circuit BCk.
  • OUT is connected to the output terminal OUT of the next shift circuit BCk + 1, respectively, and the output signal OUT [k] of the shift circuit BCk of the previous stage is the shift circuit BCk of the next stage. +1) set signal SET [k].
  • the reset terminal RST is a terminal to which the reset signal RST [k] is applied, and the reset terminal RST of each shift circuit is connected to the output terminal OUT of the next shift circuit BCk + 1, respectively.
  • the output signal OUT [k + 1] of the next shift circuit BCk + 1 is applied as the reset signal RST [k] of the shift circuit BCk of the stage.
  • the output signal OUT [k] of the shift circuit BCk at the specific stage is supplied as a scan signal for activating the gate line Lgk corresponding to the shift circuit BCk, and at the same time, the shift circuit at the preceding stage, respectively.
  • the reset signal RST [k-1] of (BCk-1) and the set signal SET [k] of the next shift circuit BCk + 1 are supplied.
  • the clock input terminal CLK is a terminal to which the clock signal CLK1 or CLK2 is input, and the clock signal CLK1 is supplied from the controller 15 to the clock input terminal CLK of the odd shift circuit.
  • the clock signal CLK2 is supplied from the controller 15 to the clock terminal CLK of the shift circuit of the stage.
  • the reference voltage terminal Vss is a terminal to which a low level voltage as a reference voltage is applied, and the low level voltage as a reference voltage is an oxide transistor in which each of the transistors T11 to T15 constituting each shift circuit of the first embodiment is an oxide transistor.
  • the threshold voltage of the oxide transistor is considered, and the voltage is preferably lower than the threshold voltage of the oxide transistor.
  • the source terminal of the set transistor T11 and the drain jar of the reset transistor T14 and the gate terminal of the first switching transistor T12 and the output control transistor T13 are connected to each other. It is called (Q).
  • One end of the capacitor CQ is connected to the node Q.
  • a gate terminal and a drain terminal are connected to the set signal input terminal SET, that is, a diode is connected, and the source terminal is connected to the node Q.
  • the first switching transistor T12 has a gate terminal connected to the node Q, a source terminal connected to a reference voltage terminal Vss, a drain terminal connected to a clock input terminal CLK, and a pull-down transistor T15. It is also connected to the gate terminal of.
  • the output control transistor T13 has a gate terminal connected to the node Q, a drain terminal connected to the clock input terminal CLK, and a drain terminal of the first switching transistor T12 and a gate terminal of the pull-down transistor T15.
  • the source terminal is also connected to the output terminal OUT, and the other end of the capacitor CQ and the drain terminal of the pull-down transistor T15.
  • the reset transistor T14 has a gate terminal connected to the reset input terminal RST, a drain terminal connected to the node Q, a source terminal connected to the reference voltage terminal Vss, and a first switching transistor T12. And a source terminal of the pull-down transistor T15.
  • FIG. 5 is a timing chart illustrating an operation of the shift circuit of FIG. 4.
  • the potentials of the output signal OUT [k] of the node Q and the output terminal OUT are at a low level.
  • the pull-down transistor T15 is turned on by the high-level clock signal CLK1 applied to the clock input terminal CLK, and the low-level potential is output from the reference voltage terminal Vss through the pull-down transistor T15. Since it is applied to (OUT), the output signal OUT [k] is surely kept at a low level.
  • an oxide thin film transistor having a threshold voltage Vth of 0 V or less is used as the output control transistor T13, the pull-down transistor T15 is turned on and the output terminal OUT is turned off even when the output control transistor T13 is not completely turned off. ) Can prevent the clock signal CLK from being output.
  • the set signal SET [k] is applied to the set signal input terminal SET, and the diode-connected set transistor T11 is turned on to charge the capacitor CQ.
  • the potential of (Q) changes from a low level to a high level so that the first switching transistor T12 and the output control transistor T13 are turned on, and the pull-down transistor T15 is turned off.
  • the output signal OUT [k] is not output to the output terminal OUT.
  • the set signal SET [k] applied to the set signal input terminal SET changes to a low level, and the clock signal CLK1 applied to the clock input terminal CLK rises to a high level.
  • the output control transistor T13 since the output control transistor T13 is in the ON state, the potential of the output terminal OUT also increases, and at the same time, the potential of the node Q also increases by the capacitor CQ (node Q is called a bootstrap). (bootstrap)). Therefore, the potential of the clock signal CLK1 is added to the gate terminal of the output control transistor T13 with the potential of the set signal SET [k] charged to the capacitor CQ in the period t1.
  • the control transistor T13 is connected to the output terminal OUT of the shift circuit BCk by outputting the clock signal CLK1 as an output signal OUT [k] (scanning signal) without loss through the output terminal OUT.
  • the gate line Lgk becomes a selection state.
  • the first switching transistor T12 continues to be in an on state, and thus the pull-down transistor T15 also continues to be in an off state.
  • the reset transistor T14 is turned on, whereby the node Q is at a low level, thereby providing a first level. Since the switching transistor T12 and the output control transistor T13 are turned off, and the clock signal CLK1 is not applied to the clock input terminal CLK, the output signal OUT [k] is output to the output terminal OUT. It doesn't work.
  • the shift circuit BCk outputs the output signal OUT [k-1] output from the previous shift circuit BCk-1 in synchronization with the clock signals CLK1 and CLK2, respectively. SET [k])) to shift this input signal.
  • the shift circuit BCk then outputs the shifted signal as an output signal OUT [k].
  • the gate driver 12 outputs the high level output signal OUT [1] of the shift circuit BC1 to the gate line Lg1, and the pixel circuits Px (1,1) to Px (m, 1). Each of the transistors T1 is turned on by this high level output signal OUT [1].
  • the data driver 14 supplies the image signal Vdata to the pixel circuits Px (1,1) to Px (m, 1) selected by the gate driver 12 through the data lines Ld1 to Ldm. And an image signal Vdata is written into each capacitor C1 of the pixel circuits Px (1,1) to Px (m, 1) through each transistor T1.
  • the gate driver 12 sequentially outputs the output signals OUT [2], OUT [3],..., OUT [n] of the high level of the shift circuits BC2, BC3, ..., BCn to the gate line Lg2. , Lg3, ..., Lgn).
  • the controller 15 controls the light emission operation.
  • the anode driver 13 outputs high level signals Vsource (1) to Vsource (n) to the anode lines La (1) to La (n), whereby the pixel circuits Px (i, j) Transistor T2 supplies the current corresponding to the gate voltage Vgs to the organic EL element 101, using the voltage held by each capacitor C1 as the gate voltage. Light is emitted at a luminance corresponding to the current value of the current.
  • the set signal SET [k] generates the high level output signal OUT [k] so that the gate line Lgk corresponding to the shift circuit BCk is placed in the selected state.
  • Function as a signal for raising the potential from the low level to the high level and the reset signal RST [k] functions as a signal for inverting the high level potential to the low level, and the potential of the node Q is
  • the clock signal CLK1 becomes high during the high level period so that the shift circuit BCk outputs the active output signal OUT [k] so that the corresponding gate line Lgk is in the select state.
  • the output terminal OUT is applied to the reference voltage terminal Vss by the pull-down transistor T15.
  • the relationship between [reference voltage> threshold voltage (Vth) of the thin film transistor] so that the thin film transistor is completely turned off even when the threshold voltage (Vth) of each thin film transistor constituting the shift register is less than 0V.
  • Fig. 6 is a diagram showing the configuration of a shift circuit of preferred embodiment 2 of the present invention.
  • the shift circuit BCk of Embodiment 2 has six transistors T21-T26, one capacitor C Q , four input terminals, and one output terminal.
  • five transistors T21-T25 are substantially the same as each of the five transistors T11-T15 of Embodiment 1
  • the capacitor CQ is the same as the capacitor CQ of Embodiment 1
  • four The input terminal and one output terminal are also the same as the four input terminals and one output terminal of the first embodiment.
  • the second embodiment differs from the first embodiment in the second embodiment, in the second embodiment, the gate terminal and the drain terminal between the clock input terminal CLK and the gate terminal of the pull-down transistor T15 in the shift circuit BCk of the first embodiment. Is added to the clock input terminal CLK and the source terminal is connected to the gate terminal of the pull-down transistor T25.
  • the inverting transistor T26 of the diode connection structure is added, whereby the gate terminal of the pull-down transistor T25 is added.
  • the potential of the phosphorus node QB has an inverse relationship with the potential of the node Q. Since the other configurations are the same as those in the first embodiment, detailed description thereof will be omitted.
  • FIG. 6 is a timing chart illustrating an operation of the shift circuit of FIG. 6.
  • the set signal SET [k] applied to the set signal input terminal SET and the reset signal RST [k] applied to the reset input terminal RST maintain the low level. Since the high level clock signal CLK1 is applied to the clock input terminal CLK, the node QB becomes high level by the clock signal CLK1 through the inverting transistor T26 having the diode connection structure. As a result, the pull-down transistor T25 is turned on, and since the node Q is in the low level state, the output terminal OUT is in the low level state, that is, by the voltage of the reference potential applied to the reference voltage terminal Vss. In this case, no signal is output.
  • the set signal SET [k] is applied to the set signal input terminal SET, and the diode-connected set transistor T21 is turned on to charge the capacitor CQ.
  • the potential of the node Q changes from the low level to the high level, thereby turning on the first switching transistor T22 and the output control transistor T23.
  • the clock signal CLK1 applied to the clock input terminal CLK is in the low level state, so the output signal OUT [k] is maintained at the low level.
  • the clock signal CLK1 applied to the clock input terminal CLK rises to a high level.
  • the output control transistor T23 since the output control transistor T23 is on, the potential of the output terminal OUT also rises.
  • the potential of the node Q is increased by the capacitor CQ (node Q is so-called bootstrap). Therefore, the potential of the clock signal CLK1 added to the potential of the set signal SET [k] charged to the capacitor CQ in the period t1 is applied to the gate terminal of the output control transistor T23.
  • the control transistor T23 outputs the clock signal CLK1 as an output signal OUT [k] without loss through the output terminal OUT, thereby connecting the gate line connected to the output terminal OUT of the shift circuit BCk. Lgk) is selected.
  • the first switching transistor T22 continues to be in an on state, and thus the pull-down transistor T25 continues to be in an off state.
  • the reset transistor T24 is turned on, whereby the node Q is switched to the low level, thereby providing a low level. 1
  • the switching transistor T22 and the output control transistor T23 are turned off so that the potential of the output terminal OUT drops to a low level, so that the output of the output signal OUT [k] is stopped.
  • the set signal SET [k] generates the high level output signal OUT [k] so that the gate line Lgk corresponding to the shift circuit BCk is selected.
  • the reset signal RST [k] functions as a signal for inverting the high level potential to a low level
  • the node Q The clock signal CLK1 becomes a high level during the period where the potential of N is high, so that the shift circuit BCk outputs the active output signal OUT [k] so that the corresponding gate line Lgk is in a selected state. do.
  • the node QB maintains a low level during the period in which the node Q is at a high level, and particularly has a diode connection structure when the clock signal CLK1 is applied to the clock input terminal CLK.
  • the output terminal OUT is pulled by the pull-down transistor T25 except for a period in which the clock signal CLK is output as the output signal OUT [k] by holding the node QB at the high level by the inversion transistor T26.
  • FIG. 8 is a diagram illustrating a configuration of a shift circuit according to a third preferred embodiment of the present invention.
  • the shift circuit BCk of Embodiment 3 has seven transistors T31-T37, one capacitor C Q , four input terminals, and one output terminal.
  • five transistors T31-T35 are substantially the same as each of the five transistors T21-T25 of the second embodiment, and the capacitor CQ is the same as the capacitor CQ of the first embodiment, and four The input terminal and one output terminal are also the same as the four input terminals and one output terminal of the first embodiment.
  • the third embodiment differs from the second embodiment in that the third switching transistor T36 of the third embodiment has the same connection structure as the inverting transistor T26 of the second embodiment, but has a second function. It differs in that it does not invert the potential of the node QB like in the embodiment, but functions to change the potential of the node R to the low level as shown in FIG. 9.
  • a third switching transistor T37 is added between the node R which is the gate terminal of the pull-down transistor T25 and the reference voltage terminal Vss, and the gate terminal of the third switching transistor T37 is next. It is assumed that the clock signal CLK2 of the shift circuit BCk + 1 of the stage is applied, thereby reducing the stress applied to the pull-down transistor T35, and the rest of the configuration is the same as that of the second embodiment. Description omitted .
  • FIG. 8 is a timing chart illustrating an operation of the shift circuit of FIG. 8.
  • the set signal SET [k] applied to the set signal input terminal SET and the reset signal RST [k] applied to the reset input terminal RST maintain a low level. Since the high level clock signal CLK1 is applied to the clock input terminal CLK, the node R is applied by the clock signal CLK1 applied through the second switching transistor T36 having a diode connection structure. The output terminal OUT is at the low level due to the voltage of the reference potential applied to the reference voltage terminal Vss because the pull-down transistor T35 is turned on and the node Q is at the low level. In other words, the output signal OUT [k] is not output.
  • the set signal SET [k] is applied to the set signal input terminal SET, and the diode-connected set transistor T31 is turned on to charge the capacitor CQ. Accordingly, the potential of the node Q changes from a low level to a high level so that the first switching transistor T32 is turned on and a high level clock signal applied to the gate terminal of the third switching transistor T37 ( The third switching transistor T37 is turned on by the CLK2 so that the node R is switched to the low level state, and thus the pull-down transistor T35 is turned off.
  • the clock signal CLK1 applied to the clock input terminal CLK rises to a high level, and at the same time, the potential of the node Q also increases by the capacitor CQ (node ( Q) becomes the so-called bootstrap). Therefore, the potential of the clock signal CLK1 added to the potential of the set signal SET [k] charged to the capacitor CQ in the period t1 is applied to the gate terminal of the output control transistor T33.
  • the control transistor T33 outputs the clock signal CLK1 as an output signal OUT [k] without loss through the output terminal OUT, thereby connecting the gate line connected to the output terminal OUT of the shift circuit BCk. Lgk) is selected.
  • the first switching transistor T32 continues to be in an on state, and the potential of the node R continues to be at a low level, so the pull-down transistor T25 also remains in an off state.
  • the reset transistor T34 is turned on, whereby the node Q is switched to the low level and output.
  • the control transistor T33 is turned off so that the potential of the output terminal OUT drops to a low level so that the output of the output signal OUT [k] is stopped.
  • the first switching transistor T32 is also turned off, but the clock signal of the next shift circuit BCk + 1 is applied to the gate terminal of the third switching transistor T37.
  • the pull-down transistor T35 is kept off by the voltage of the reference potential applied through the third switching transistor T37.
  • the set signal SET [k] generates the high level output signal OUT [k] so that the gate line Lgk corresponding to the shift circuit BCk is selected.
  • the reset signal RST [k] functions as a signal for inverting the high level potential to a low level
  • the node Q The clock signal CLK1 becomes a high level during the period where the potential of N is high, so that the shift circuit BCk outputs the active output signal OUT [k] so that the corresponding gate line Lgk is in a selected state. do.
  • the third switching transistor T37 turns off the pull-down transistor T35 so that the output signal OUT [k] is output to the output terminal OUT.
  • the pull-down transistors T15 and T25 are kept in an active state (on state), thereby solving the problem of excessive stress being applied to the pull-down transistors T15 and T25, thereby improving stability of the shift register. Can improve.
  • the operation of the display device 1 including the shift circuit BCk of the third embodiment is the same as that of the first embodiment.
  • FIG. Fig. 10 is a diagram showing the configuration of the shift circuit according to the fourth preferred embodiment of the present invention.
  • each shift circuit BCk includes an input terminal SET, an output terminal OUT, a reset terminal RST, a reference voltage terminal Vss, a first clock terminal CLK1, and a second clock. Two clock terminals CLK1 and CLK2 of the terminal CLK2 are provided.
  • the input terminal SET is a terminal to which the input signal SET [k] is supplied.
  • the input terminal SET of the shift circuit BC 1, which is the first shift circuit of FIG. 3, is input from the controller 15 to the start signal St. Is supplied as the input signal SET [1].
  • the output terminal OUT is a terminal for outputting the output signal OUT [k] and is connected to each gate line Lgk of the display device 1 to switch the output of the shift circuit BCk to a switching transistor of the pixel circuit. Output to (T41).
  • the input terminals of the second and subsequent shift circuits BC 2 to BC n are respectively connected to the output terminals OUT of the shift circuit of the preceding stage.
  • the reset terminal RST is a terminal to which the reset signal RST [k] is supplied, and the reset terminal RST of each of the second and subsequent shift circuits is connected to the output terminal OUT of the next shift circuit, respectively.
  • the output signal of the shift circuit of the next stage is supplied as the reset signal of the shift circuit of the previous stage.
  • the operation of the shift register that is, the operation of the gate driver 12 is terminated by the end signal end or the start signal St applied from the controller 15.
  • the first clock terminal CLK1 is a terminal to which the first clock signal CLK1 is applied from the controller 15 and the second clock terminal CLK2 is applied.
  • the reference voltage terminal Vss is a terminal to which a low level voltage as a reference voltage is applied, and the low level voltage as a reference voltage includes transistors TR41 to TR48 constituting each shift circuit of the present embodiment composed of oxide transistors. In this case, considering the threshold voltage of the oxide transistor, it is preferable that the voltage is lower than the threshold voltage of the oxide transistor.
  • the shift circuit BCk includes eight transistors TR41-TR48 and one capacitor C.
  • Each transistor TR41-TR48 is composed of an n-channel FET made of an oxide thin film transistor.
  • Each of the eight transistors TR41-TR48 has a drain electrode, a source electrode, and a gate electrode, and a semiconductor layer is provided between the drain electrode and the source electrode, and a predetermined bias voltage is applied between the drain and source, and a threshold voltage is applied to the gate. When a large voltage is applied, a channel is formed in the semiconductor layer, which becomes a current path between the drain and the source.
  • the first input transistor TR41 determines the potential of the node Q according to the signal level of the input signal SET [k] applied to the input terminal SET, and determines the gate electrode of the first input transistor TR41.
  • the source electrode is connected to the input terminal SET, and the source electrode is connected to the node Q and also to the drain electrode of the second input transistor TR43.
  • the second input transistor TR43 is a transistor for resetting the shift circuit BCk by a high level signal supplied to the reset terminal RST.
  • the gate electrode of the second input transistor TR43 is a reset terminal RST. Is connected to the source electrode of the node Q and the first input transistor TR41, and the source electrode is coupled with the source electrode of the inverting transistor TR45 and the third hold transistor TR46. It is connected to the terminal Vss.
  • the input circuit of the present invention is constituted by the input terminal SET, the reset terminal RST, the node Q, the first input transistor TR41 and the second input transistor TR43.
  • the output transistor TR42 is turned on or off depending on the potential of the node Q.
  • the first clock signal CLK1 applied to the first clock terminal CLK1 is applied to the drain electrode, so that the output transistor TR42 is turned on.
  • the output signal OUT [k] as the shift signal is output to the output terminal OUT in synchronization with the clock signal.
  • the output transistor TR42 is turned on or off depending on the potential of the node Q, and in the on state, the output transistor TR42 is an output signal OUT as a shift signal in synchronization with the first clock signal CLK1 applied to the first clock terminal CLK1. [k]) is output to the output terminal OUT.
  • the output transistor TR42 has a gate electrode connected to the node Q, a drain electrode connected to the first clock terminal CLK1, a source electrode connected to the output terminal OUT, and a fourth hold transistor TR44. Is connected to the source electrode and the drain electrode of the third hold transistor TR46. A capacitor C for generating a bootstrap effect is connected between the gate electrode and the source electrode of the output transistor TR42.
  • the output circuit of this invention is comprised by the 1st clock terminal CLK1, the output terminal OUT, and the output transistor TR42.
  • the inverting transistor TR45 is turned on by the first input transistor TR41 together with the output transistor TR42 to maintain the potential of the inversion node QB at a low level, and the gate electrode is connected to the node Q.
  • the drain electrode is connected to the inversion node QB and the source electrode is connected to the reference voltage terminal Vss, respectively.
  • the inversion node QB is a terminal having a potential in which the potential of the node Q is inverted, that is, if the potential of the node Q is a high level potential, the potential of the inversion node QB becomes a low level. If the potential of the node Q is a low level potential, the potential of the inversion node QB becomes a high level, and details of the operation will be described later.
  • the inversion circuit of the present invention is constituted by the inversion node QB, the reference voltage terminal Vss, and the inversion transistor TR45.
  • first hold transistor TR47 a gate electrode and a drain electrode are connected with the first clock terminal CLK1
  • a source electrode is connected with the gate electrode and the inversion node QB of the third hold transistor TR46, and the first It operates by the first clock signal CLK1 applied to the clock terminal CLK1 to invert the potential of the inversion node QB to a high level.
  • a gate electrode and a drain electrode are connected with the second clock terminal CLK2
  • a source electrode is connected with the gate electrode and the inversion node QB of the third hold transistor TR46, and the second It operates by the second clock signal CLK2 applied to the clock terminal CLK2 to maintain the potential of the inversion node QB at a high level.
  • the third hold transistor TR46 has a gate electrode connected to the inversion node QB and a first clock terminal CLK1 and a second clock terminal through the first hold transistor TR47 and the second hold transistor TR48, respectively.
  • the drain electrode is connected to the output terminal OUT, and the source electrode is connected to the reference voltage terminal Vss together with the source electrode of the inverting transistor TR45.
  • the third hold transistor TR46 is turned on when the potential of the inversion node QB is at a high level by the first clock signal CLK1 applied to the first clock terminal CLK1 to turn on the potential of the output terminal OUT. Drops to the potential of the reference voltage terminal Vss, thereby preventing the voltage from being output to the output terminal OUT even when the threshold voltage of the output transistor TR42 is 0V or less.
  • the fourth hold transistor TR44 has the output transistor TR42 as a diode when the gate electrode is connected to the inversion node QB and the potential of the inversion node QB is at a high level, and the drain electrode is connected to the node Q.
  • the source electrode is connected to the output terminal OUT.
  • the output terminal OUT is also connected to the other end of the capacitor C, the source electrode of the output transistor TR42, and the drain electrode of the third hold transistor TR46.
  • FIG. 11 is a timing chart illustrating an operation of the shift circuit of FIG. 10.
  • the controller 15 shown in FIG. 2 supplies the gate driver 12 with the first clock signal CLK1 and the second clock signal CLK2 and the high level start signal St 180 degrees different from each other.
  • the first clock signal a start signal (St) of (CLK1) is at a high level in the the low level time is being provided as an input signal (SET [1]) to an input terminal (SET) of the shift circuit (BC 1) of the first stage
  • the first input transistor TR41 of the shift circuit BC1 having the diode structure is turned on.
  • the period during which this high level start signal St is supplied is the input period tin.
  • the potential of the node Q is at a high level, whereby the output transistor TR42 and the inverting transistor TR45 each having a gate electrode connected to the node Q are turned on.
  • the inversion transistor TR45 is turned on, the potential of the inversion node QB becomes a potential applied to the reference voltage terminal Vss, that is, an off potential, so that the third hold transistor TR46 is also turned off. do.
  • the first clock signal CLK1 rises to the high level and the second clock signal CLK2 falls to the low level
  • the first clock signal is turned on through the output transistor TR42 which is in an on state.
  • CLK1 is output as an output signal OUT [1] through the output terminal OUT.
  • the first clock signal CLK1 is booted to the node Q by a capacitor C connected between the gate electrode and the source electrode of the output transistor TR42.
  • a strap occurs and the gate voltage of the output transistor TR42 rises by the voltage of the first clock signal CLK1, so that the first clock signal CLK1 is as the output signal OUT [1] through the output transistor TR42. It is output through the output terminal (OUT) without loss.
  • This high level output signal OUT [1] is output to the gate line Lg1 and supplied to the next shift circuit BC 2 as the input signal SET [2], and shift circuit BC 2 . Shifts the input signal SET [2] in synchronization with the second clock signal CLK2 to output the high level output signal OUT [2].
  • the first clock signal CLK1 is also supplied to the gate and drain electrodes of the first hold transistor TR47 having the diode structure, but the gate voltage of the inverted transistor TR45 is driven by the bootstrap. Since the potential of the signal CLK1 is higher than that of the signal CLK1, the inverting transistor TR45 continues to be in an on state, and the potential of the inversion node QB also maintains a low level.
  • the gate voltage of the inverting transistor TR45 further increases, so that the potential of the inverting node QB is also kept in the off state.
  • the output signal (OUT [2]) of the high level is supplied to the reset terminal (RST) of the shift circuit (BC 1) as a reset signal (RST [1]) of the shift circuit (BC 1) of the preceding stage.
  • a shift circuit (BC 1) when the reset terminal (RST) a reset signal (RST [1]) to the application of and the second input transistor (TR43) on, whereby the node ( The potential of Q) drops to the low level by the low level voltage supplied from the reference voltage terminal Vss, and the output transistor TR42 and the inverting transistor TR45 are turned off.
  • the first clock signal CLK1 is switched to the low level and at the same time the second clock signal CLK2 is switched to the high level, whereby the potential of the inversion node QB is set to the high level zero.
  • the second clock signal CLK2 is applied, the third hold transistor TR46 is turned on and the fourth hold transistor TR44 is turned on, and the output transistor TR42 is turned on by the fourth hold transistor TR44. It becomes a diode connection structure.
  • the high level input signal SET [k] is applied to the input terminal SET except when the node Q is at the high level potential.
  • the output terminal OUT continuously maintains a low level potential while no voltage is applied, and thus the threshold voltage of the output transistor TR42, for example, when an oxide transistor is used as the output transistor TR42. Even when the voltage is 0 V or less, the problem that the voltage is output to the output terminal OUT can be reliably prevented.
  • the inversion node QB is always at a high level except when the node Q is at a high level potential, that is, when a high level input signal SET [k] is applied to the input terminal SET. Since the potential of is maintained, the output of the ripple can be prevented from being output.
  • the input signal SET [k] is shifted by setting OUT [k-1] to the input signal SET [k].
  • the shift circuit BCk then outputs the shifted signal as an output signal OUT [k].
  • the operation of the display device 1 including the shift circuit BCk of the fourth embodiment is the same as that of the first embodiment.
  • the display device of the present invention has been described as a display device having an organic EL element.
  • the display device is not limited thereto, and any display device may be used as long as it is a display device having light emitting elements.
  • a liquid crystal display device having a liquid crystal element may be used.
  • the transistors constituting the shift circuit have been described as being composed of n-channel FETs, but may be configured as p-channel FETs.
  • the control signal supplied to the control electrode (gate) of each transistor may be supplied with a signal opposite to that in the case of an n-channel FET.
  • the transistor constituting the shift circuit is an oxide thin film transistor
  • the present invention is not limited thereto, and other types of transistors may be implemented.

Abstract

본 발명은 제 1 상태와 제 2 상태를 가지며 종속 접속된 복수의 시프트 회로를 포함하는 시프트 레지스터의 시프트 회로(BCk), 제 1 상태 또는 제 2 상태 중 어느 하나의 상태를 나타내는 상태신호를 출력하는 출력단자(OUT)와, 제 2 전극에 클록 신호가 인가되고, 출력단자에 제 3 전극이 접속되는 출력제어 트랜지스터(T13)와, 출력제어 트랜지스터의 제 1 전극과 제 1 노드(Q) 사이에 접속되는 충전수단(CQ)과, 복수의 시프트 회로의 앞 단의 시프트 회로(BCk-1)에서 출력되는 상태신호에 의거하여 제 1 노드를 활성화상태로 하는 동시에 충전수단을 충전하는 세트 트랜지스터(T11)와, 복수의 시프트 회로의 다음 단의 시프트 회로(BCk+1)에서 출력되는 상태신호에 의거하여 제 1 노드를 비 활성화상태로 하는 리셋 트랜지스터(T15)를 포함한다.

Description

시프트 회로, 시프트 레지스터 및 표시장치
본 발명은 시프트 회로, 이 시프트 회로를 구비하는 시프트 레지스터 및 이 시프트 레지스터를 구비하는 표시장치에 관한 것이다.
최근, 유기박막 표시장치(Organic Light Emitting Display : OLED)나 액정표시장치(Liquid Cristal Display : LCD) 등의 액티브 구동형 평판형 표시장치의 개발 및 보급이 일반화되고 있고, 표시장치의 소형화 및 제조비용의 절감을 위해 화소 회로를 포함하는 표시부와 게이트 라인(주사 라인)을 구동하기 위한 게이트 드라이버를 동일한 기판상에 형성하는 표시장치의 개발이 이루어지고 있으며, 액티브 구동형 표시장치의 게이트 드라이버에는 통상 시프트 레지스터가 이용되고 있다.
이와 같은 시프트 레지스터로는 이른바 톰슨 타입(Thomson Type)이라고 불리는 비정질 실리콘 박막 트랜지스터를 사용한 게이트 드라이버가 알려져 있다(비 특허문헌 1).
도 1은 비 특허문헌 1에 기재된 종래의 시프트 레지스터의 구성을 나타내는 회로도이다.
도 1의 시프트 레지스터는 비정질 실리콘으로 이루어지는 트랜지스터(T1 내지 T4)를 구비하며, 입력단자(IN)에 스타트신호가 입력되면 트랜지스터(T1)가 온이 되어서 전하가 P점에 충전되면서 트랜지스터(T3)의 게이트에는 트랜지스터(T1)의 문턱 전압(threshold voltage) 만큼 감소한 전압이 인가되고, 이때 클록 단자에 인가되는 클록 신호(CLK)가 로 레벨(low level)에서 하이 레벨(high level)로 바뀌면 플로팅(floating) 상태에 있던 P점의 전압이 트랜지스터(T3)의 기생용량(Cgd, Cgs)에 의해 커플링 간섭을 받으며, 이에 따라 P점은 높은 문턱 전압으로 부트스트랩(bootstrap) 되며, 이에 따라 클록 신호(CLK)가 출력 단자(OUT)를 통해서 출력되게 된다.
그리고 다음 단의 출력이 리셋 단자(RST)에 입력되면 트랜지스터(T2) 및 트랜지스터(T4)가 온이 되어서 P점에 충전된 전하와 출력 단(OUT)의 전하는 리셋 신호의 펄스 폭 기간 동안만 방전되고, 그 다음 주기까지 플로팅 상태를 유지한다.
한편, 최근 들어 표시장치의 구동회로에는 산화물 박막 트랜지스터(Organic Thin Film Transistor : TFT)의 도입이 시도되고 있고, 산화물 TFT는 비정질 실리콘을 반도체재료로 사용하는 TFT에 비해 이동도가 높고, 온 전류가 크며, 투명하다는 이점 때문에 특히 투명 유기EL소자를 화소 회로에 이용하는 표시장치(TOLED)의 TFT용 재료로 채용되고 있다.
그러나 산화물 TFT는 문턱 전압이 0V보다 낮다는 결정적인 단점이 있어서 회로에 적용하기가 용이하지 않다는 문제가 있다.
예를 들어 도 1의 종래의 시프트 회로를 산화물 TFT로 구성하면, 산화물 반도체재료로 이루어지는 트랜지스터(T1 내지 T4)의 문턱 전압이 0V보다 낮으므로 다음 단의 출력이 리셋 단자(RST)에 입력되어도 트랜지스터(T3)가 완전히 오프가 되지 않고 클록(CLK)이 온, 오프 될 때마다 출력 단(OUT)으로 일부 출력되게 되어서 비정상적인 출력전압의 상승이 발생하게 된다는 문제가 있다.
{선행기술문헌}
{비특허문헌}
비 특허문헌 1 : 비정질 실리콘 박막 트랜지스터를 사용한 게이트 드라이버의 신뢰성 향상, 권민성, 2009. 2. 경희대학교
본 발명은 종래기술의 문제점인 시프트 회로가 리셋 상태에서도 클록의 온 오프에 따라서 출력 단자의 출력이 비정상적으로 상승하는 문제를 방지하기 위한 시프트 회로 및 이 시프트 회로를 구비하는 시프트 레지스터, 이 시프트 레지스터를 구비하는 표시장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 시프트 회로는, 종속 접속된 복수의 시프트 회로로 이루어지는 시프트 레지스터의 시프트 회로로, 상기 시프트 회로는, 앞 단의 시프트 회로의 출력신호가 입력신호로서 공급되는 입력단자와 다음 단의 시프트 회로의 출력신호가 리셋 신호로서 공급되는 리셋 단자와 제 1 노드를 가지며, 상기 입력신호의 입력에 따라서 상기 제 1 노드의 전위를 상기 입력신호의 전위로 설정하는 입력회로와, 제 2 노드와 기준전압단자를 가지며, 상기 제 1 노드의 전위에 의해 상기 제 2 노드의 전위를 상기 제 1 노드의 전위를 반전시킨 반전전위로 하는 반전회로와, 제 1 클록 신호가 공급되는 제 1 클록 단자와 상기 출력신호를 출력하는 출력단자를 가지며, 상기 제 1 노드의 전위와 상기 제 2 노드의 전위에 따라서 상기 출력신호의 전위를 상기 제 1 클록 신호에 따른 전위로서 상기 출력단자로 출력하는 출력회로와, 상기 제 1 노드가 상기 입력신호의 전위가 아닐 때는 상기 제 2 노드를 하이 레벨의 전위로 유지하는 홀드회로를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 형태의 시프트 회로는, 제 1 상태와 제 2 상태를 가지며 종속 접속된 복수의 시프트 회로를 포함하는 시프트 레지스터의 시프트 회로로, 상기 제 1 상태 또는 제 2 상태 중 어느 하나의 상태를 나타내는 상태신호를 출력하는 출력단자와, 제 2 전극에 클록 신호가 인가되고, 출력단자에 제 3 전극이 접속되는 출력제어 트랜지스터와, 상기 출력제어 트랜지스터의 제 1 전극과 제 1 노드 사이에 접속되는 충전수단과, 상기 복수의 시프트 회로의 앞 단의 시프트 회로에서 출력되는 상태신호에 의거하여 제 1 노드를 활성화상태로 하는 동시에 충전수단을 충전하는 세트 트랜지스터와, 상기 복수의 시프트 회로의 다음 단의 시프트 회로에서 출력되는 상태신호에 의거하여 제 1 노드를 비 활성화상태로 하는 리셋 트랜지스터를 포함한다.
또, 본 발명의 시프트 레지스터는, 종속 접속된 복수의 시프트 회로로 이루어지는 시프트 레지스터로, 상기 복수의 시프트 회로 각각은 상기 시프트 회로로 이루어진다.
또, 본 발명의 표시장치는, 발광소자를 구비하며, 행렬 형태로 배치된 복수의 화소 회로와, 상기 시프트 레지스터를 포함하며, 상기 시프트 레지스터에 포함되는 시프트 회로의 출력신호를 행을 선택하는 행 선택신호로서 각 행 단위로 공급하여 복수의 화소 회로를 행 단위로 선택하는 행 선택 드라이버를 구비한다.
상기 구성을 갖는 본 발명의 시프트 회로에 의하면 문턱 전압이 0V보다 낮은 트랜지스터로 시프트 회로를 구성하는 경우, 리셋 상태에서 클록 신호의 온 오프에 따라서 출력단자의 출력이 비정상적으로 상승하는 문제를 방지할 수 있고, 동시에 시프트 회로의 출력 시에 기준전압 단과 출력단을 확실하게 분리할 수 있어서 클록 신호가 정확하게 출력단자로 출력할 수 있으므로, 시프트 레지스터의 동작의 안정성을 확보할 수 있고, 특히 문턱 전압이 0V보다 낮은 산화물 박막 트랜지스터로 시프트 회로를 구성하는 경우에 동작의 안정성을 확보할 수 있다.
도 1은 종래의 시프트 레지스터의 시프트 회로의 구성을 나타내는 회로도,
도 2는 본 발명의 바람직한 실시형태의 표시장치의 구성을 나타내는 도면,
도 3은 도 2의 게이트 드라이버의 시프트 레지스터의 구성을 나타내는 도면,
도 4는 본 발명의 바람직한 실시형태 1의 시프트 회로의 구성을 나타내는 도면,
도 5는 도 4의 시프트 회로의 동작을 나타내는 타이밍차트,
도 6은 본 발명의 바람직한 실시형태 2의 시프트 회로의 구성을 나타내는 도면,
도 7은 도 6의 시프트 회로의 동작을 나타내는 타이밍차트,
도 8은 본 발명의 바람직한 실시형태 3의 시프트 회로의 구성을 나타내는 도면,
도 9는 도 8의 시프트 회로의 동작을 나타내는 타이밍차트,
도 10은 본 발명의 바람직한 실시형태 4의 시프트 회로의 구성을 나타내는 도면,
도 11은 도 10의 시프트 회로의 동작을 나타내는 타이밍차트이다.
이하 본 발명의 바람직한 실시형태에 대해서 도면을 참조하면서 상세하게 설명한다.
1. 실시형태 1
이하의 설명에서는 본 실시형태 1의 표시장치는 복수의 화소를 가지며, 각 화소는 발광소자로 유기 전계 발광소자(이하, 「유기EL소자」라고 한다)를 구비한 표시장치를 예로 하여 설명한다.
본 발명의 바람직한 실시형태 1의 표시장치의 구성을 도 2에 나타낸다.
본 실시형태 1의 표시장치(1)는 도 2 (a)에 나타내는 것과 같이 n행, m열의 복수의 화소 회로(Px(i,j))(i=1~m, j=1~n, m, n은 각각 자연수)와 게이트 드라이버(행 선택 드라이버)(12)와 애노드 드라이버(13)와 데이터 드라이버(14) 및 컨트롤러(15)를 구비한다.
화소 회로(Px(i,j))는 화상의 각 화소에 대응하는 것으로, 행렬형태로 배치되며, 도 2 (b)에 나타내는 것과 같이 유기EL소자(101)와 2개의 트랜지스터(T1, T2) 및 커패시터(C)를 구비한다.
커패시터(C)는 트랜지스터(T2)의 게이트와 소스 사이에 배치된 커패시터이다.
유기EL소자(101)는 화소 전극(애노드 전극)과 단수 혹은 복수의 캐리어 수송 층으로 이루어지는 유기 EL 층 및 대향 전극이 순차 적층된 구조를 갖는 표시소자이며, 대향 전극(캐소드 전극)에는 음의 전위(Vcath)가 인가된다.
트랜지스터(T1, T2)는 n채널형 FET(Field Effect Transistor)로 구성된 TFT이고, 드레인, 소스 및 게이트를 가지며, 드레인과 소스 간에는 반도체 층이 설치되어, 드레인-소스 간에 소정의 바이어스 전압이 인가되는 동시에 게이트에 문턱 전압보다 큰 전압이 인가된 때 반도체 층 내에 채널이 형성되어서, 이 채널이 드레인-소스 간의 전류통로가 된다.
트랜지스터(T1)는 커패시터(C)의 일단에 화상 데이터(Data)의 계조를 나타내는 화상 신호(Vdata)를 인가하기 위한 트랜지스터이다. 각 화소 회로(Px(i,j))의 트랜지스터(T1)의 소스는 트랜지스터(T2)의 게이트 및 커패시터(C)의 일단과 접속된다.
화소 회로(Px(i,1), …, Px(i,n))의 트랜지스터(T1)의 드레인은 각각 i번째의 데이터라인(Ldi)에 접속되고, 화소 회로(Px(1,j), …, Px(m,j))의 각 트랜지스터(T1)의 게이트는 각각 제 j행째의 게이트 라인(Lgj)에 접속된다.
그리고, 각각의 게이트 라인(Lg1, …, Lgn)에 하이 레벨의 신호가 순차 출력되면 화소 회로(Px(1,j), …, Px(m,j))의 각 트랜지스터(T1)는 온 하여 데이터 라인(Ld1, …, Ldm)에 각각 입력된 화상 신호(Vdata)를 트랜지스터(T2)의 게이트 및 커패시터(C)의 일단에 출력한다.
트랜지스터(T2)는 화상 신호(Vdata)에 의거한 전류량의 전류를 제어하면서 유기EL소자(101)에 공급하는 트랜지스터이며, 그 게이트가 트랜지스터(T1)의 소스 및 커패시터(C)의 일단에 접속되고, 드레인은 애노드 라인(Laj)에 접속되며, 소스가 커패시터(C)의 타단 및 유기EL소자(101)의 애노드에 접속되어 있다.
게이트 드라이버(12)는 행 단위로 화소 회로(Px(i,j))를 선택하기 위한 드라이버이며, 도 3에 도시하는 것과 같이, 게이트 드라이버(12)에는 컨트롤러(15)로부터 기준전압(Vss)이 인가되고, 또, 스타트신호(St)와 엔드 신호(End) 및 클록 신호(CLK1, CLK2)가 공급된다.
게이트 드라이버(12)는 스타트신호(St)가 공급되어서 동작을 개시하고, 클록 신호 CLK1, CLK2에 따라서 출력 신호(OUT(1)~(n))를 게이트 라인(Lg1~Lgn)에 순차 출력하며, 엔드 신호(End)의 인가에 의해 동작을 종료한다.
이와 같이 하여 게이트 드라이버(12)는 화소 회로(Px(1,1)~Px(m,1), …, Px(1,n)~Px(m,n))를 행 단위로 선택한다.
이 게이트 드라이버(12)는 도 3에 도시하는 것과 같은 시프트 레지스터를 가지며, 이 시프트 레지스터는 복수 단(게이트 라인의 개수와 동일)으로 이루어지는 시프트 회로(BC1~BCn)로 구성되고, 각 시프트 회로(BC1~BCn) 각각은 각 시점에서 2개의 상태(제 1 상태 및 제 2 상태) 중 어느 하나의 상태가 되어서 당해 상태를 나타내는 신호를 주사신호로서 출력하는 쌍안정 회로(bistable circuit)로 이루어져 있다.
또, 각 시프트 회로(BC1~BCn) 각각은 세트신호(스타트신호(St)를 포함한다)를 입력하는 세트신호 입력단자(SET)와 클록 신호(CLK1 또는 CLK2)를 입력하는 클록 입력단자(CLK)와 리셋 신호를 입력하는 리셋 입력단자(RST)와 로 레벨의 기준전압을 입력하는 기준전압 입력단자(Vss) 및 시프트 회로의 출력신호로서의 주사신호를 출력하는 출력단자(OUT)를 구비한다.
시프트 레지스터의 각 단(시프트 회로(BC1~BCn))으로부터 출력되는 주사신호(OUT)는 세트신호(SET)로서 다음 단에 인가되는 동시에 리셋 신호(RST)로서 앞 단에 인가된다. 또, 시프트 레지스터의 동작은 컨트롤러(15)로부터의 스타트신호(St)에 의해 시작되고, 엔드 신호(End)에 의해 종료한다.
다음에, 실시형태 1의 시프트 회로(BCk)의 구성에 대해서 도 4를 이용하여 상세하게 설명한다.
도 4는 본 발명의 바람직한 실시형태 1의 시프트 회로의 구성을 나타내는 도면이며, 도 4 및 이하의 설명은 복수의 시프트 회로(BC1-BCn) 중 특정 시프트 회로(BCk)를 예로 들고 있으나, 시프트 회로(BCk) 이외의 다른 시프트 회로도 시프트 회로(BCk)와 동일하다.
도 4에 나타내는 것과 같이, 시프트 회로(BCk)는 5개의 트랜지스터(T11-T15)와 1개의 커패시터(CQ) 및 4개의 입력단자와 1개의 출력단자를 갖는다.
시프트 회로(BCk)를 구성하는 각 트랜지스터(T11-T15)는 산화물 박막 트랜지스터로 이루어지는 n채널형의 FET로 구성된다.
트랜지스터(T11-T15)는 게이트 전극(제 1 전극), 드레인 전극(제 2 전극) 및 드레인 전극(제 3 전극)을 가지며, 드레인과 소스 간에는 반도체 층이 설치되어 있고, 드레인-소스 간에 소정의 바이어스 전압이 인가되고, 게이트에 임계치 전압보다 큰 전압이 인가되면 반도체 층 중에 채널이 형성되어서, 이 채널이 드레인- 소스 간의 전류통로가 된다.
세트신호 입력단자(SET)는 세트신호(SET[k])가 입력되는 단자이다. 또, 출력단자(OUT)는 시프트 회로(BCk)의 출력신호(OUT[k])를 출력하는 단자로서, 대응하는 게이트 라인(Lgk)에 접속되어 있는 동시에, 각 시프트 회로(BCk)의 출력단자(OUT)는 각각 다음 단의 시프트 회로(BCk+1)의 출력단자(OUT)에 접속되며, 앞 단의 시프트 회로(BCk)의 출력신호(OUT[k])가 다음 단의 시프트 회로(BCk+1)의 세트신호(SET[k])가 된다.
리셋 단자(RST)는 리셋 신호(RST[k])가 인가되는 단자이며, 각 시프트 회로의 리셋 단자(RST)는 각각 다음 단의 시프트 회로(BCk+1)의 출력단자(OUT)에 접속되어서, 다음 단의 시프트 회로(BCk+1)의 출력신호(OUT[k+1])가 당해 단의 시프트 회로(BCk)의 리셋 신호(RST[k])로서 인가된다.
이와 같이 특정 단의 시프트 회로(BCk)의 출력신호(OUT[k])는 당해 시프트 회로(BCk)에 대응하는 게이트 라인(Lgk)을 활성화하는 주사신호로서 공급되는 동시에, 각각 앞 단의 시프트 회로(BCk-1)의 리셋 신호(RST[k-1])와 다음 단의 시프트 회로(BCk+1)의 세트신호(SET[k])로서 공급된다.
클록 입력단자(CLK)는 클록 신호(CLK1 또는 CLK2)가 입력되는 단자이며, 홀수 단의 시프트 회로의 클록 입력단자(CLK)에는 컨트롤러(15)로부터 클록 신호(CLK1)가 공급되고, 또, 짝수 단의 시프트 회로의 클록 단자(CLK)에는 컨트롤러(15)로부터 클록 신호(CLK2)가 공급된다.
기준전압단자(Vss)는 기준전압으로서의 로 레벨의 전압이 인가되는 단자이며, 기준전압으로서의 로 레벨의 전압은 본 실시형태 1의 각 시프트 회로를 구성하는 각 트랜지스터(T11~T15)가 산화물 트랜지스터로 구성되는 경우에는 산화물 트랜지스터의 문턱 전압을 고려하여, 산화물 트랜지스터의 문턱 전압보다 낮은 전압인 것이 바람직하다.
세트 트랜지스터(T11)의 소스 단자와 리셋 트랜지스터(T14)의 드레인 단지와 제 1 스위칭트랜지스터(T12) 및 출력제어 트랜지스터(T13)의 게이트 단자는 상호 접속되어 있고, 이하에서는 이들이 상호 접속된 접속점을 노드(Q)라 한다. 또, 노드(Q)에는 커패시터(CQ)의 일단이 접속된다.
세트 트랜지스터(T11)는 게이트 단자와 드레인 단자가 세트신호 입력단자(SET)에 접속되며, 즉, 다이오드 접속되며, 소스 단자는 노드(Q)에 접속되어 있다.
제 1 스위칭트랜지스터(T12)는 게이트 단자가 노드(Q)에 접속되고, 소스 단자는 기준전압단자(Vss)에 접속되며, 드레인 단자는 클록 입력단자(CLK)와 접속되는 동시에 풀다운 트랜지스터(T15)의 게이트 단자와도 접속된다.
출력제어 트랜지스터(T13)는 게이트 단자가 노드(Q)에 접속되고, 드레인 단자는 클록 입력단자(CLK)에 접속되는 동시에 제 1 스위칭트랜지스터(T12)의 드레인 단자 및 풀다운 트랜지스터(T15)의 게이트 단자와도 접속되며, 소스 단자는 출력단자(OUT)와 접속되는 동시에 커패시터(CQ)의 타단 및 풀다운 트랜지스터(T15)의 드레인 단자와도 접속된다.
리셋 트랜지스터(T14)는 게이트 단자가 리셋 입력단자(RST)와 접속되고, 드레인 단자는 노드(Q)와 접속되며, 소스 단자는 기준전압단자(Vss)와 접속되는 동시에 제 1 스위칭트랜지스터(T12) 및 풀다운 트랜지스터(T15)의 소스 단자와 접속된다.
다음에, 도 4 및 도 5를 참조하면서 시프트 회로(BCk)의 동작에 대해 설명한다. 도 5는 도 4의 시프트 회로의 동작을 나타내는 타이밍차트이다.
먼저, 도 5의 구간 t0에서는 노드(Q) 및 출력단자(OUT)의 출력신호(OUT[k])의 전위는 로 레벨로 되어 있다. 또, 클록 입력단자(CLK)에 인가되는 하이 레벨의 클록 신호(CLK1)에 의해 풀다운 트랜지스터(T15)가 온 되어서 풀다운 트랜지스터(T15)를 통해서 기준전압단자(Vss)로부터 로 레벨의 전위가 출력단자(OUT)에 인가되므로 출력신호(OUT[k])는 확실하게 로 레벨을 유지한다. 다시 말해, 출력제어 트랜지스터(T13)로 문턱 전압(Vth)이 0V 이하인 산화물 박막 트랜지스터를 사용하는 경우에, 출력제어 트랜지스터(T13)가 완전히 오프 되지 않더라도 풀다운 트랜지스터(T15)가 온 되어서 출력단자(OUT)로 클록 신호(CLK)가 출력되는 것을 방지할 수 있다.
이어서, 구간 t1이 되면 세트신호 입력단자(SET)에 세트신호(SET[k])가 인가되고, 다이오드 접속된 세트 트랜지스터(T11)가 온 상태가 되어서 커패시터(CQ)가 충전되며, 이에 따라 노드(Q)의 전위가 로 레벨에서 하이 레벨로 변화하여 제 1 스위칭트랜지스터(T12) 및 출력제어 트랜지스터(T13)가 온 상태가 되며, 풀다운 트랜지스터(T15)는 오프 상태가 된다. 그러나 구간 t1에서는 클록 입력단자(CLK)에 인가되는 클록 신호(CLK1)는 로 레벨 상태이므로 출력단자(OUT)에는 출력신호(OUT[k])가 출력되지 않는다.
이어서, 구간 t2가 되면 세트신호 입력단자(SET)에 인가되는 세트신호(SET[k])가 로 레벨로 변화되는 동시에 클록 입력단자(CLK)에 인가되는 클록 신호(CLK1)가 하이 레벨로 상승하며, 이때 출력제어 트랜지스터(T13)는 온 상태이므로 출력단자(OUT)의 전위도 상승하며, 이와 동시에 커패시터(CQ)에 의해 노드(Q)의 전위도 상승한다(노드(Q)가 이른바 부트 스트랩(bootstrap) 된다). 따라서 출력제어 트랜지스터(T13)의 게이트 단자에는 구간 t1에서 커패시터(CQ)에 충전된 세트신호(SET[k])의 전위에 클록 신호(CLK1)의 전위가 가산된 전위가 인가되며, 결과적으로 출력제어 트랜지스터(T13)는 출력단자(OUT)를 통해 클록 신호(CLK1)를 손실 없이 출력신호(OUT[k])(주사신호)로서 출력됨으로써 이 시프트 회로(BCk)의 출력단자(OUT)에 접속된 게이트 라인(Lgk)이 선택상태가 된다.
이때, 제 1 스위칭트랜지스터(T12)는 계속해서 온 상태를 유지하며, 따라서 풀다운 트랜지스터(T15)도 계속해서 오프 상태를 유지한다.
이어서, 구간 t3에서 리셋 입력단자(RST)에 하이 레벨의 리셋 신호(RST[k])가 입력되면 리셋 트랜지스터(T14)가 온 상태가 되며, 이에 의해 노드(Q)가 로 레벨이 됨으로써 제 1 스위칭트랜지스터(T12)와 출력제어 트랜지스터(T13)가 오프 상태가 되며, 클록 입력단자(CLK)에는 클록 신호(CLK1)가 인가되지 않으므로 출력단자(OUT)로는 출력신호(OUT[k])가 출력되지 않는다.
이상의 동작과 동일하게 시프트 회로(BCk)는 각각 클록 신호 CLK1 및 CLK2에 동기시켜서 앞 단의 시프트 회로(BCk-1)로부터 출력되는 출력신호(OUT[k-1])를 입력신호(세트신호(SET[k]))로 하여 이 입력신호를 시프트한다. 그리고 시프트 회로(BCk)는 시프트 한 신호를 출력신호(OUT[k])로서 출력한다.
본 실시형태 1의 구성의 시프트 회로(BCk)를 구비하는 게이트 드라이버(12)를 갖는 표시장치(1)의 동작에 대해서 도 2, 3도 참조하면서 간단하게 설명한다.
게이트 드라이버(12)는 시프트 회로(BC1)의 High 레벨의 출력신호(OUT[1])를 게이트 라인(Lg1)에 출력하고, 화소 회로(Px(1,1)~Px(m,1))의 각 트랜지스터(T1)는 이 High 레벨의 출력신호(OUT[1])에 의해 온 상태가 된다.
또, 데이터 드라이버(14)는 이 기간에 데이터 라인(Ld1~Ldm)을 통해서 게이트 드라이버(12)가 선택한 화소 회로(Px(1,1)~Px(m,1))에 화상 신호(Vdata)를 공급하며, 화소 회로(Px(1,1)~Px(m,1))의 각 커패시터(C1)에는 각 트랜지스터(T1)를 통해서 화상 신호(Vdata)가 기입된다.
동일한 방법으로 게이트 드라이버(12)는 시프트 회로(BC2, BC3, …, BCn)의 High 레벨의 출력신호(OUT[2], OUT[3], …, OUT[n])를 순차 게이트 라인(Lg2, Lg3, …, Lgn)에 출력한다.
게이트 라인(Lg2, Lg3, …, Lgn)에 순차로 출력신호(OUT[2], OUT[3], …, OUT[n])가 출력되면 화소 회로(Px(1,2)~Px(m,2), Px(1,3)~Px(m,3), …, Px(1,n)~Px(m,n))이 선택되고, 데이터 드라이버(14)는 공급된 화소 데이터에 의한 ghktkd 신호(Vdata)를 각각 데이터 라인(Ld1-Ldm)에 인가하여, 선택된 화소 회로(Px(1,2)~Px(m,2), Px(1,3)~Px(m,3), …, Px(1,n)~Px(m,n))의 각각의 커패시터(C1)에 화상 신호(Vdata)를 기입한다.
이상과 같은 방법으로 기입이 완료하면 컨트롤러(15)는 발광동작을 제어한다.
애노드 드라이버(13)는 High 레벨의 신호(Vsource(1)~Vsource(n))를 애노드 라인(La(1)~La(n))에 출력하고, 이에 의해 화소 회로(Px(i,j))의 트랜지스터(T2)는 각 커패시터(C1)가 보유한 전압을 게이트 전압으로 하여, 이 게이트 전압(Vgs)에 대응하는 전류를 유기EL소자(101)에 공급하며, 유기EL소자(101)는 이 전류의 전류 값에 대응하는 휘도로 발광한다.
이상과 같이, 세트신호(SET[k])가 하이 레벨의 출력신호(OUT[k])를 생성하여 시프트 회로(BCk)에 대응하는 게이트 라인(Lgk)이 선택상태가 되도록 노드(Q)의 전위를 로 레벨에서 하이 레벨로 상승시키기 위한 신호로서의 기능을 하고, 리셋 신호(RST[k])가 하이 레벨의 전위를 로 레벨로 반전시키기 위한 신호로서의 기능을 하며, 노드(Q)의 전위가 하이 레벨인 기간 중에 클록 신호(CLK1)가 하이 레벨이 됨으로써 시프트 회로(BCk)가 액티브한 출력신호(OUT[k])를 출력하여 대응하는 게이트 라인(Lgk)이 선택상태가 되도록 한다.
또, 본 실시형태에서는 클록 신호(CLK)가 출력신호(OUT[k])로서 출력되는 기간 이외에는 풀다운 트랜지스터(T15)에 의해 출력단자(OUT)를 기준전압단자(Vss)에 인가되는 기준전압으로 유지하며, [기준전압 > 박막 트랜지스터의 문턱 전압(Vth)]의 관계를 가지므로 시프트 레지스터를 구성하는 각 박막 트랜지스터의 문턱 전압(Vth)이 0V보다 작은 경우에도 박막 트랜지스터의 오프 동작이 완전하게 이루어지지 않아서 출력단자(OUT)로 정상적인 출력신호(OUT[k]) 이외의 전압이 출력되는 것을 방지할 수 있다.
2. 실시형태 2
본 발명의 바람직한 실시형태 2에 대해 설명한다. 도 6은 본 발명의 바람직한 실시형태 2의 시프트 회로의 구성을 나타내는 도면이다.
도 6에 나타내는 것과 같이, 실시형태 2의 시프트 회로(BCk)는 6개의 트랜지스터(T21-T26)와 1개의 커패시터(CQ) 및 4개의 입력단자와 1개의 출력단자를 갖는다.
본 실시형태에서 5개의 트랜지스터(T21-T25)는 실시형태 1의 5개의 트랜지스터(T11-T15)와 각각 사실상 동일하고, 커패시터(CQ)는 실시형태 1의 커패시터(CQ)와 동일하며, 4개의 입력단자와 1개의 출력단자도 실시형태 1의 4개의 입력단자와 1개의 출력단자와 각각 동일하다.
다만, 실시형태 2가 실시형태 1과 다른 점은, 실시형태 2에서는 실시형태 1의 시프트 회로(BCk)에서 클록 입력단자(CLK)와 풀다운 트랜지스터(T15)의 게이트 단자 사이에 게이트 단자와 드레인 단자가 클록 입력단자(CLK)와 접속되고 소스 단자가 풀다운 트랜지스터(T25)의 게이트 단자와 접속되는 다이오드 접속구조의 반전 트랜지스터(T26)를 추가한 점에 있으며, 이에 의해 풀다운 트랜지스터(T25)의 게이트 단자인 노드(QB)의 전위는 노드(Q)의 전위와는 역의 관계를 가지게 되며, 그외의 구성은 실시형태 1과 동일하므로 상세한 설명은 생략한다.
다음에, 실시형태 2의 시프트 회로(BCk)의 동작에 대해 도 6 및 도 7을 이용하여 상세하게 설명한다. 도 7은 도 6의 시프트 회로의 동작을 나타내는 타이밍차트이다.
먼저, 도 7의 구간 t0에서, 세트신호 입력단자(SET)에 인가되는 세트신호(SET[k])와 리셋 입력단자(RST)에 인가되는 리셋 신호(RST[k])는 로 레벨을 유지하고 있고, 클록 입력단자(CLK)에는 하이 레벨의 클록 신호(CLK1)가 인가되므로, 다이오드 접속구조를 갖는 반전 트랜지스터(T26)를 통해서 노드(QB)는 클록 신호(CLK1)에 의해 하이 레벨이 되고, 이에 의해 풀다운 트랜지스터(T25)가 온 상태가 되며, 노드(Q)가 로 레벨 상태이므로 기준전압단자(Vss)에 인가되는 기준전위의 전압에 의해 출력단자(OUT)는 로 레벨의 상태, 즉, 어떤 신호도 출력되지 않는 상태가 된다.
다음에, 도 7의 구간 t1에서, 세트신호 입력단자(SET)에 세트신호(SET[k])가 인가되고, 다이오드 접속된 세트 트랜지스터(T21)가 온 상태가 되어서 커패시터(CQ)가 충전되며, 이에 따라 노드(Q)의 전위가 로 레벨에서 하이 레벨로 변화하여 제 1 스위칭트랜지스터(T22)와 출력제어 트랜지스터(T23)가 온 상태가 된다. 그러나 구간 t1에서는 클록 입력단자(CLK)에 인가되는 클록 신호(CLK1)는 로 레벨 상태이므로 출력신호(OUT[k])는 로 레벨로 유지된다.
또, 구간 t1에서는 클록 입력단자(CLK)에 인가되는 클록 신호(CLK1)는 로 레벨이므로 노드(QB)의 전위는 로 레벨로 변한다.
이어서, 도 7의 구간 t2가 되면 클록 입력단자(CLK)에 인가되는 클록 신호(CLK1)가 하이 레벨로 상승하며, 이때 출력제어 트랜지스터(T23)는 온 상태이므로 출력단자(OUT)의 전위도 상승하며, 이와 동시에 커패시터(CQ)에 의해 노드(Q)의 전위도 상승한다(노드(Q)가 이른바 부트 스트랩(bootstrap) 된다). 따라서 출력제어 트랜지스터(T23)의 게이트 단자에는 구간 t1에서 커패시터(CQ)에 충전된 세트신호(SET[k])의 전위에 클록 신호(CLK1)의 전위가 가산된 전위가 인가되며, 결과적으로 출력제어 트랜지스터(T23)는 출력단자(OUT)를 통해 클록 신호(CLK1)를 손실 없이 출력신호(OUT[k])로서 출력됨으로써 이 시프트 회로(BCk)의 출력단자(OUT)에 접속된 게이트 라인(Lgk)이 선택상태가 된다.
이때, 제 1 스위칭트랜지스터(T22)는 계속해서 온 상태를 유지하며, 따라서 풀다운 트랜지스터(T25)는 계속해서 오프 상태를 유지한다.
이어서, 구간 t3에서 리셋 입력단자(RST)에 하이 레벨의 리셋 신호(RST[k])가 입력되면 리셋 트랜지스터(T24)가 온 상태가 되며, 이에 의해 노드(Q)가 로 레벨로 전환됨으로써 제 1 스위칭트랜지스터(T22)와 출력제어 트랜지스터(T23)가 오프 상태가 되어서 출력단자(OUT)의 전위는 로 레벨로 떨어져서 출력신호(OUT[k])의 출력이 정지된다.
이상과 같이, 본 실시형태에서도 세트신호(SET[k])가 하이 레벨의 출력신호(OUT[k])를 생성하여 시프트 회로(BCk)에 대응하는 게이트 라인(Lgk)이 선택상태가 되도록 노드(Q)의 전위를 로 레벨에서 하이 레벨로 상승시키기 위한 신호로서의 기능을 하고, 리셋 신호(RST[k])가 하이 레벨의 전위를 로 레벨로 반전시키기 위한 신호로서의 기능을 하며, 노드(Q)의 전위가 하이 레벨인 기간 중에 클록 신호(CLK1)가 하이 레벨이 됨으로써 시프트 회로(BCk)가 액티브한 출력신호(OUT[k])를 출력하여 대응하는 게이트 라인(Lgk)이 선택상태가 되도록 한다.
또, 본 실시형태에서는 노드(Q)가 하이 레벨인 기간 동안은 노드(QB)는 로 레벨을 유지하며, 특히 클록 입력단자(CLK)에 클록 신호(CLK1)가 인가될 때 다이오드 접속구조를 갖는 반전 트랜지스터(T26)에 의해 노드(QB)를 확실하게 하이 레벨로 유지함으로써 클록 신호(CLK)가 출력신호(OUT[k])로서 출력되는 기간 이외에는 풀다운 트랜지스터(T25)에 의해 출력단자(OUT)를 기준전압단자(Vss)에 인가되는 기준전압으로 유지하며, (기준전압 > 박막 트랜지스터의 문턱 전압(Vth))의 관계를 가지므로 시프트 레지스터를 구성하는 각 박막 트랜지스터의 문턱 전압(Vth)이 0V보다 작은 경우에도 박막 트랜지스터의 오프 동작이 완전하게 이루어지지 않아서 출력단자(OUT)로 정상적인 출력신호(OUT[k]) 이외의 전압이 출력되는 것을 방지할 수 있다.
본 실시형태 2의 시프트 회로(BCk)를 구비하는 표시장치(1)의 동작은 실시형태 1과 동일하므로 상세한 설명은 생략한다.
3. 실시형태 3
본 발명의 바람직한 실시형태 3에 대해 설명한다. 도 8은 본 발명의 바람직한 실시형태 3의 시프트 회로의 구성을 나타내는 도면이다.
도 8에 나타내는 것과 같이, 실시형태 3의 시프트 회로(BCk)는 7개의 트랜지스터(T31-T37)와 1개의 커패시터(CQ) 및 4개의 입력단자와 1개의 출력단자를 갖는다.
본 실시형태에서 5개의 트랜지스터(T31-T35)는 실시형태 2의 5개의 트랜지스터(T21-T25)와 각각 사실상 동일하고, 커패시터(CQ)는 실시형태 1의 커패시터(CQ)와 동일하며, 4개의 입력단자와 1개의 출력단자도 실시형태 1의 4개의 입력단자와 1개의 출력단자와 각각 동일하다.
다만, 실시형태 3이 실시형태 2와 다른 점은, 제 3 실시형태의 제 3 스위칭 트랜지스터(T36)는 제 2 실시형태 2의 반전 트랜지스터(T26)와 접속구조는 동일하나, 그 기능이 제 2 실시형태와 같이 노드(QB)의 전위를 반전시키는 것이 아니라, 도 9와 같이 노드(R)의 전위를 로 레벨로 변화시키는 기능을 한다는 점에서 다르고, 또, 실시형태 3에서는 실시형태 2의 시프트 회로(BCk)에서 풀다운 트랜지스터(T25)의 게이트 단자인 노드(R)와 기준전압단자(Vss) 사이에 제 3 스위칭 트랜지스터(T37)를 추가하며, 제 3 스위칭 트랜지스터(T37)의 게이트 단자는 다음 단의 시프트 회로(BCk+1)의 클록 신호(CLK2)가 인가되는 것으로 하고 있고, 이에 의해 풀다운 트랜지스터(T35)에 가해지는 스트레스를 감소시킬 수 있으며, 그 외의 구성은 실시형태 2와 동일하므로 상세한 설명은 생략한다.
다음에, 실시형태 3의 시프트 회로(BCk)의 동작에 대해 도 8 및 도 9를 이용하여 상세하게 설명한다. 도 9는 도 8의 시프트 회로의 동작을 나타내는 타이밍차트이다.
먼저, 도 9의 구간 t0에서, 세트신호 입력단자(SET)에 인가되는 세트신호(SET[k])와 리셋 입력단자(RST)에 인가되는 리셋 신호(RST[k])는 로 레벨을 유지하고 있고, 클록 입력단자(CLK)에는 하이 레벨의 클록 신호(CLK1)가 인가되므로, 노드(R)는 다이오드 접속구조를 갖는 제 2 스위칭트랜지스터(T36)를 통해서 인가되는 클록 신호(CLK1)에 의해 하이 레벨이 되고, 이에 의해 풀다운 트랜지스터(T35)가 온 상태가 되며, 노드(Q)가 로 레벨 상태이므로 기준전압단자(Vss)에 인가되는 기준전위의 전압에 의해 출력단자(OUT)는 로 레벨의 상태, 즉, 출력신호(OUT[k])가 출력되지 않는 상태가 된다.
다음에, 도 9의 구간 t1에서, 세트신호 입력단자(SET)에 세트신호(SET[k])가 인가되고, 다이오드 접속된 세트 트랜지스터(T31)가 온 상태가 되어서 커패시터(CQ)가 충전되며, 이에 따라 노드(Q)의 전위가 로 레벨에서 하이 레벨로 변화하여 제 1 스위칭트랜지스터(T32)가 온 상태가 되는 동시에 제 3 스위칭 트랜지스터(T37)의 게이트 단자에 인가되는 하이 레벨의 클록 신호(CLK2)에 의해 제 3 스위칭 트랜지스터(T37)가 온 되어서 노드(R)가 로 레벨 상태로 전환되며, 이에 따라 풀다운 트랜지스터(T35)는 오프 된다.
이어서, 도 9의 구간 t2가 되면 클록 입력단자(CLK)에 인가되는 클록 신호(CLK1)가 하이 레벨로 상승하며, 이와 동시에 커패시터(CQ)에 의해 노드(Q)의 전위도 상승한다(노드(Q)가 이른바 부트 스트랩(bootstrap) 된다). 따라서 출력제어 트랜지스터(T33)의 게이트 단자에는 구간 t1에서 커패시터(CQ)에 충전된 세트신호(SET[k])의 전위에 클록 신호(CLK1)의 전위가 가산된 전위가 인가되며, 결과적으로 출력제어 트랜지스터(T33)는 출력단자(OUT)를 통해 클록 신호(CLK1)를 손실 없이 출력신호(OUT[k])로서 출력함으로써 이 시프트 회로(BCk)의 출력단자(OUT)에 접속된 게이트 라인(Lgk)이 선택상태가 된다.
*이때, 제 1 스위칭트랜지스터(T32)는 계속해서 온 상태를 유지하고 있고, 노드(R)의 전위도 계속해서 로 레벨을 유지하므로 풀다운 트랜지스터(T25)도 계속해서 오프 상태를 유지한다.
이어서, 구간 t3에서 리셋 입력단자(RST)에 하이 레벨의 리셋 신호(RST[k])가 입력되면 리셋 트랜지스터(T34)가 온 상태가 되며, 이에 의해 노드(Q)가 로 레벨로 전환됨으로써 출력제어 트랜지스터(T33)가 오프 상태가 되어서 출력단자(OUT)의 전위는 로 레벨로 떨어져서 출력신호(OUT[k])의 출력이 정지된다.
이때, 노드(Q)의 전위가 로 레벨로 전환되므로 제 1 스위칭트랜지스터(T32)도 오프 되나, 제 3 스위칭 트랜지스터(T37)의 게이트 단자에 다음 단의 시프트 회로(BCk+1)의 클록 신호(CLK2)가 인가됨으로써 제 3 스위칭 트랜지스터(T37)를 통해서 인가되는 기준전위의 전압에 의해 풀다운 트랜지스터(T35)는 오프 상태를 유지한다.
이상과 같이, 본 실시형태에서도 세트신호(SET[k])가 하이 레벨의 출력신호(OUT[k])를 생성하여 시프트 회로(BCk)에 대응하는 게이트 라인(Lgk)이 선택상태가 되도록 노드(Q)의 전위를 로 레벨에서 하이 레벨로 상승시키기 위한 신호로서의 기능을 하고, 리셋 신호(RST[k])가 하이 레벨의 전위를 로 레벨로 반전시키기 위한 신호로서의 기능을 하며, 노드(Q)의 전위가 하이 레벨인 기간 중에 클록 신호(CLK1)가 하이 레벨이 됨으로써 시프트 회로(BCk)가 액티브한 출력신호(OUT[k])를 출력하여 대응하는 게이트 라인(Lgk)이 선택상태가 되도록 한다.
또, 본 실시형태에서는 구간 t0 이외의 구간에서는 제 3 스위칭 트랜지스터(T37)에 의해 풀다운 트랜지스터(T35)를 오프 상태로 함으로써 출력단자(OUT)로 출력신호(OUT[k])가 출력되는 기간인 구간 t2 이외의 기간에서는 풀다운 트랜지스터(T15, T25)가 모두 활성화상태(온 상태)를 유지함으로써 풀다운 트랜지스터(T15, T25)에 과도한 스트레스가 가해지는 문제를 해소할 수 있고, 이에 의해 시프트 레지스터의 안정성을 향상시킬 수 있다.
본 실시형태 3의 시프트 회로(BCk)를 구비하는 표시장치(1)의 동작은 실시형태 1과 동일하다.
4. 실시형태 4
다음에, 실시형태 4의 시프트 회로(BCk)의 구성에 대해서 도 10을 이용하여 설명한다. 도 10은 본 발명의 바람직한 실시형태 4의 시프트 회로의 구성을 나타내는 도면이다.
도 10에 나타내는 것과 같이, 각 시프트 회로(BCk)는 입력단자(SET)와 출력단자(OUT)와 리셋 단자(RST)와 기준전압단자(Vss) 및 제 1 클록 단자(CLK1)와 제 2 클록 단자(CLK2)의 2개의 클록 단자(CLK1, CLK2)를 구비하고 있다.
입력단자(SET)는 입력신호(SET[k])가 공급되는 단자이며, 도 3의 1번째 시프트 회로인 시프트 회로(BC1)의 입력단자(SET)에는 컨트롤러(15)로부터 스타트신호(St)가 입력 신호(SET[1])로서 공급된다.
출력단자(OUT)는 출력신호(OUT[k])를 출력하는 단자이며, 표시장치(1)의 각 게이트 라인(Lgk)과 접속되어서 시프트 회로(BCk)의 출력을 대응하는 화소 회로의 스위칭 트랜지스터(T41)에 출력한다. 또, 2번째 이후의 각 시프트 회로(BC2~BCn) 각각의 입력단자는 각각 앞의 단의 시프트 회로의 출력단자(OUT)와 접속된다.
리셋 단자(RST)는 리셋 신호(RST[k])가 공급되는 단자이며, 2번째 이후의 각 시프트 회로의 리셋 단자(RST)는 각각 다음 단의 시프트 회로의 출력단자(OUT)와 접속되며, 다음 단의 시프트 회로의 출력신호가 앞 단의 시프트 회로의 리셋 신호로서 공급된다. 또, 마지막 단의 시프트 회로(BCn)는 컨트롤러(15)로부터 인가되는 종료신호(end) 또는 스타트 신호(St)에 의해 시프트 레지스터의 동작, 즉, 게이트 드라이버(12)의 동작이 종료한다.
2개의 클록 신호가 각각 입력되는 2개의 클록 단자(CLK1, CLK2) 중 제 1 클록 단자(CLK1)는 컨트롤러(15)로부터 제 1 클록 신호(CLK1)가 인가되는 단자이고, 제 2 클록 단자(CLK2)는 제 2 클록 신호(CLK2)가 인가되는 단자이다.
기준전압단자(Vss)는 기준전압으로서의 로 레벨의 전압이 인가되는 단자이며, 기준전압으로서의 로 레벨의 전압은 본 실시형태의 각 시프트 회로를 구성하는 트랜지스터(TR41-TR48)가 산화물 트랜지스터로 구성되는 경우에는 산화물 트랜지스터의 문턱 전압을 고려하여, 산화물 트랜지스터의 문턱 전압보다 낮은 전압인 것이 바람직하다.
시프트 회로(BCk)는 8개의 트랜지스터(TR41-TR48) 및 1개의 커패시터(C)를 구비하고 있고, 각 트랜지스터(TR41-TR48)는 산화물 박막 트랜지스터로 이루어지는 n채널형의 FET로 구성된다.
8개의 트랜지스터(TR41-TR48)는 각각 드레인 전극, 소스 전극 및 게이트 전극을 가지며, 드레인 전극과 소스 전극 간에는 반도체 층이 설치되어 있고, 드레인-소스 간에 소정의 바이어스 전압이 인가되고 게이트에 임계치 전압보다 큰 전압이 인가되면 반도체 층 중에 채널이 형성되어서, 이 채널이 드레인 - 소스 간의 전류통로가 된다.
제 1 입력트랜지스터(TR41)는 입력 단자(SET)에 인가되는 입력신호(SET[k])의 신호 레벨에 따라서 노드(Q)의 전위를 결정하며, 제 1 입력트랜지스터(TR41)의 게이트 전극과 소스 전극은 입력 단자(SET)에 접속되고, 소스 전극은 노드(Q)에 접속되는 동시에 제 2 입력트랜지스터(TR43)의 드레인 전극과 접속되어 있다.
제 2 입력트랜지스터(TR43)는 리셋 단자(RST)에 공급되는 하이 레벨의 신호에 의해 시프트 회로(BCk)를 리셋하기 위한 트랜지스터이며, 이 제 2 입력트랜지스터(TR43)의 게이트 전극은 리셋 단자(RST)에 접속되고, 드레인 전극은 노드(Q) 및 제 1 입력트랜지스터(TR41)의 소스 전극과 접속되고, 소스 전극은 반전트랜지스터(TR45) 및 제 3 홀드 트랜지스터(TR46)의 소스 전극과 함께 기준전압단자(Vss)에 접속되어 있다.
입력 단자(SET)와 리셋 단자(RST)와 노드(Q)와 제 1 입력트랜지스터(TR41) 및 제 2 입력트랜지스터(TR43)에 의해 본 발명의 입력회로가 구성된다.
출력트랜지스터(TR42)는 노드(Q)의 전위에 따라서 온 또는 오프하며, 제 1 클록 단자(CLK1)에 인가되는 제 1 클록 신호(CLK1)가 드레인 전극에 인가되어서, 출력트랜지스터(TR42)가 온 상태일 때는 클록 신호에 동기하여 시프트 신호로서의 출력신호(OUT[k])를 출력단자(OUT)에 출력한다.
출력트랜지스터(TR42)는 노드(Q)의 전위에 따라서 온 또는 오프하며, 온 상태일 때는 제 1 클록 단자(CLK1)에 인가되는 제 1 클록 신호(CLK1)에 동기하여 시프트 신호로서의 출력신호(OUT[k])를 출력단자(OUT)에 출력한다.
출력트랜지스터(TR42)는 게이트 전극이 노드(Q)에 접속되고, 드레인 전극은 제 1 클록 단자(CLK1)에 접속되며, 소스 전극은 출력단자(OUT)와 접속되는 동시에 제 4 홀드 트랜지스터(TR44)의 소스 전극 및 제 3 홀드 트랜지스터(TR46)의 드레인 전극과 접속된다. 또, 출력트랜지스터(TR42)의 게이트 전극과 소스 전극 사이에는 부트스트랩 효과를 발생시키는 커패시터(C)가 접속되어 있다.
제 1 클록 단자(CLK1)와 출력단자(OUT) 및 출력트랜지스터(TR42)에 의해 본 발명의 출력회로를 구성한다.
반전트랜지스터(TR45)는 출력트랜지스터(TR42)와 함께 제 1 입력트랜지스터(TR41)의 온에 의해 온 하여 반전 노드(QB)의 전위를 로 레벨로 유지하며, 게이트 전극은 노드(Q)와 접속되고, 드레인 전극은 반전 노드(QB)와, 소스 전극은 기준전압단자(Vss)와 각각 접속된다.
여기서, 반전 노드(QB)는 노드(Q)의 전위가 반전된 전위를 갖는 단자이며, 즉, 노드(Q)의 전위가 하이 레벨의 전위이면 반전 노드(QB)의 전위는 로 레벨이 되고, 노드(Q)의 전위가 로 레벨의 전위이면 반전 노드(QB)의 전위는 하이 레벨이 되며, 동작의 상세는 후술한다.
반전 노드(QB)와 기준전압단자(Vss) 및 반전트랜지스터(TR45)에 의해 본 발명의 반전회로가 구성된다.
제 1 홀드 트랜지스터(TR47)는 게이트 전극 및 드레인 전극이 제 1 클록 단자(CLK1)와 접속되고, 소스 전극이 제 3 홀드 트랜지스터(TR46)의 게이트 전극 및 반전 노드(QB)와 접속되며, 제 1 클록 단자(CLK1)에 인가되는 제 1 클록 신호(CLK1)에 의해 동작하여 반전 노드(QB)의 전위를 하이 레벨로 반전시킨다.
제 2 홀드 트랜지스터(TR48)는 게이트 전극 및 드레인 전극이 제 2 클록 단자(CLK2)와 접속되고, 소스 전극이 제 3 홀드 트랜지스터(TR46)의 게이트 전극 및 반전 노드(QB)와 접속되며, 제 2 클록 단자(CLK2)에 인가되는 제 2 클록 신호(CLK2)에 의해 동작하여 반전 노드(QB)의 전위를 하이 레벨로 유지한다.
제 3 홀드 트랜지스터(TR46)는 게이트 전극이 반전 노드(QB)와 접속되는 동시에 제 1 홀드 트랜지스터(TR47) 및 제 2 홀드 트랜지스터(TR48)를 통해서 각각 제 1 클록 단자(CLK1) 및 제 2 클록 단자(CLK2)와 접속되고, 드레인 전극은 출력단자(OUT)와 접속되며, 소스 전극은 반전트랜지스터(TR45)의 소스 전극과 함께 기준전압단자(Vss)와 접속된다.
또, 제 3 홀드 트랜지스터(TR46)는 제 1 클록 단자(CLK1)에 인가되는 제 1 클록 신호(CLK1)에 의해 반전 노드(QB)의 전위가 하이 레벨일 때 온 하여 출력단자(OUT)의 전위를 기준전압단자(Vss)의 전위로 떨어뜨리며, 따라서 출력트랜지스터(TR42)의 문턱 전압이 0V 이하인 경우에도 출력단자(OUT)로 전압이 출력되는 것을 방지한다.
제 4 홀드 트랜지스터(TR44)는 게이트 전극이 반전 노드(QB)와 접속되어서 반전 노드(QB)의 전위가 하이 레벨일 때 출력트랜지스터(TR42)를 다이오드 상태로 하며, 드레인 전극은 노드(Q)와 접속되고, 소스 전극은 출력단자(OUT)와 접속되어 있다. 또, 출력단자(OUT)는 커패시터(C)의 타단, 출력트랜지스터(TR42)의 소스 전극 및 제 3 홀드 트랜지스터(TR46)의 드레인 전극과도 접속되어 있다.
다음에 본 실시형태 4의 시프트 회로(BCk)의 동작을 설명한다. 도 11은 도 10의 시프트 회로의 동작을 나타내는 타이밍차트이다.
도 2에 도시하는 컨트롤러(15)가 위상이 서로 180도 다른 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)와 하이 레벨의 스타트신호(St)를 게이트 드라이버(12)에 공급하고, 제 1 클록 신호(CLK1)가 로 레벨인 시각에 하이 레벨의 스타트신호(St)가 제 1 단의 시프트 회로(BC1)의 입력단자(SET)에 입력신호(SET[1])로서 공급되며, 이에 의해 다이오드 구조를 갖는 시프트 회로(BC1)의 제 1 입력트랜지스터(TR41)가 온이 된다. 이 하이 레벨의 스타트신호(St)가 공급되는 기간이 입력기간(tin)이다.
제 1 입력트랜지스터(TR41)가 온이 되면 노드(Q)의 전위는 하이 레벨이 되며, 이에 의해 노드(Q)에 각각 게이트 전극이 접속된 출력트랜지스터(TR42) 및 반전트랜지스터(TR45)가 온이 되고, 반전트랜지스터(TR45)의 온에 의해 반전 노드(QB)의 전위는 기준전압단자(Vss)에 인가되는 전위, 즉, 오프 전위가 되며, 이에 따라 제 3 홀드 트랜지스터(TR46)도 오프 상태가 된다.
다음에, 출력기간(tout)에서 제 1 클록 신호(CLK1)가 하이 레벨로 상승하고, 제 2 클록 신호(CLK2)가 로 레벨로 하강하면 온 상태인 출력트랜지스터(TR42)를 통해서 제 1 클록 신호(CLK1)가 출력단자(OUT)를 통해서 출력신호(OUT[1])로서 출력된다. 이때 제 1 클록 신호(CLK1)가 하이 레벨의 전위이므로 출력트랜지스터(TR42)의 게이트 전극과 소스 전극 사이에 접속된 커패시터(C)에 의해 노드(Q)에는 제 1 클록 신호(CLK1) 만큼의 부트 스트랩이 일어나며, 출력트랜지스터(TR42)의 게이트 전압은 제 1 클록 신호(CLK1)의 전압만큼 상승하므로 출력트랜지스터(TR42)를 통해서 제 1 클록 신호(CLK1)가 출력신호(OUT[1])로서 확실하게 손실 없이 출력단자(OUT)를 통해서 출력되게 된다.
이 하이 레벨의 출력신호(OUT[1])는 게이트 라인(Lg1)에 출력되는 동시에 다음 단의 시프트 회로(BC2)에 입력신호(SET[2])로서 공급되며, 시프트 회로(BC2)는 이 입력신호(SET[2])를 제 2 클록 신호(CLK2)에 동기하여 시프트해서 하이 레벨의 출력신호(OUT[2])를 출력한다.
출력기간(tout)에서는 다이오드 구조를 갖는 제 1 홀드 트랜지스터(TR47)의 게이트 및 드레인 전극에도 제 1 클록 신호(CLK1)가 공급되나, 부트 스트랩에 의해 반전트랜지스터(TR45)의 게이트 전압이 제 1 클록 신호(CLK1)의 전위보다 높으므로 반전트랜지스터(TR45)는 계속해서 온 상태를 유지하며, 반전 노드(QB)의 전위도 로 레벨을 계속해서 유지한다.
또, 노드(Q)에 부트 스트랩이 발생하면 반전트랜지스터(TR45)의 게이트전압도 더 상승함으로써 반전 노드(QB)의 전위도 계속해서 오프 상태를 유지한다.
또, 하이 레벨의 출력신호(OUT[2])는 앞 단의 시프트 회로(BC1)의 리셋 신호(RST[1])로서 시프트 회로(BC1)의 리셋 단자(RST)에 공급된다.
다음에, 리셋 기간(tRST)에서, 시프트 회로(BC1)의 리셋 단자(RST)에 리셋 신호(RST[1])가 인가되면 제 2 입력트랜지스터(TR43)가 온이 되고, 이에 의해 노드(Q)의 전위는 기준전압단자(Vss)로부터 공급되는 로 레벨의 전압에 의해 로 레벨로 떨어지는 동시에 출력트랜지스터(TR42)와 반전트랜지스터(TR45)는 오프 상태로 전환된다.
동시에, 리셋 기간(tRST)에서 제 1 클록 신호(CLK1)는 로 레벨로 전환되는 동시에 제 2 클록 신호(CLK2)가 하이 레벨로 전환되며, 이에 의해 반전 노드(QB)의 전위는 하이 레벨의 제 2 클록 신호(CLK2)가 인가되어서 제 3 홀드 트랜지스터(TR46)가 온이 되는 동시에 제 4 홀드 트랜지스터(TR44)도 온이 되며, 제 4 홀드 트랜지스터(TR44)의 온에 의해 출력트랜지스터(TR42)는 다이오드 접속구조가 된다.
따라서 다음 타이밍에 제 1 클록 신호(CLK1)가 하이 레벨로 전환되어도, 노드(Q)가 하이 레벨의 전위일 때 이외에는, 즉, 입력 단자(SET)에 하이 레벨의 입력신호(SET[k])가 인가되지 않는 동안은 출력단자(OUT)는 계속해서 로 레벨의 전위를 유지하며, 이에 의해, 예를 들어 출력트랜지스터(TR42)로 산화물 트랜지스터를 사용하는 경우 등, 출력트랜지스터(TR42)의 문턱 전압이 0V 이하인 경우에서도 출력단자(OUT)로 전압이 출력되는 문제를 확실하게 방지할 수 있다.
또, 반전 노드(QB)는 노드(Q)가 하이 레벨의 전위일 때, 즉, 입력 단자(SET)에 하이 레벨의 입력신호(SET[k])가 인가될 때를 제외하고는 항상 하이 레벨의 전위를 유지하므로 출력단자(OUT)로 리플이 출력하는 것을 방지할 수 있다.
이상의 동작과 동일하게 시프트 회로(BCk)(k=2~n)는 각각 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)에 동기시켜서 시프트 회로(BCk-1)로부터 출력되는 출력신호(OUT[k-1])를 입력신호(SET[k])로 하여 이 입력신호(SET[k])를 시프트한다. 그리고 시프트 회로(BCk)는 시프트 한 신호를 출력신호(OUT[k])로서 출력한다.
본 실시형태 4의 시프트 회로(BCk)를 구비하는 표시장치(1)의 동작은 실시형태 1과 동일하다.
이상 본 발명의 바람직한 실시형태에 대해서 설명하였으나, 본 발명은 실시형태로 한정되는 것은 아니다.
상기 실시형태에서는 본 발명의 표시장치를 유기EL소자를 구비하는 표시장치로 하여 설명하였으나, 표시장치는 이에 한정되는 것은 아니며, 발광소자를 구비하는 표시장치이면 어떤 표시장치라도 좋다. 예를 들어 액정소자를 구비하는 액정표시장치라도 좋다.
또, 실시형태에서는 시프트 회로를 구성하는 각 트랜지스터는 n채널형의 FET로 구성하는 것으로 설명하였으나, p채널형 FET로 구성해도 좋다. 이 경우에는 각 트랜지스터의 제어 전극(게이트)에 공급되는 제어신호는 n채널형의 FET로 구성하는 경우와는 역의 신호를 공급하면 된다.
또, 실시형태에서는 시프트 회로를 구성하는 트랜지스터가 산화물 박막 트랜지스터인 경우를 예로 하여 설명하였으나, 이에 한정되는 것은 아니며, 다른 종류의 트랜지스터라도 실시가 가능하다.
{부호의 설명}
1 표시장치
11 화소 회로
12 게이트 드라이버
13 애노드 드라이버
14 데이터 드라이버
15 컨트롤러
21 시프트 회로
T11~T15, T21-T26, T31-37, T41-T48 트랜지스터
SET 세트 단자
OUT 출력단자
RST 리셋 단자
Vss 기준전압단자
SET[k] 입력신호
OUT[k] 출력신호
RST[k] 리셋 신호

Claims (12)

  1. 종속 접속된 복수의 시프트 회로로 이루어지는 시프트 레지스터의 시프트 회로로,
    앞 단의 시프트 회로의 출력신호가 입력신호로서 공급되는 입력단자와 다음 단의 시프트 회로의 출력신호가 리셋 신호로서 공급되는 리셋 단자와 제 1 노드를 가지며, 상기 입력신호의 입력에 따라서 상기 제 1 노드의 전위를 상기 입력신호의 전위로 설정하는 입력회로와,
    제 2 노드와 기준전압단자를 가지며, 상기 제 1 노드의 전위에 의해 상기 제 2 노드의 전위를 상기 제 1 노드의 전위를 반전시킨 반전전위로 하는 반전회로와,
    제 1 클록 신호가 공급되는 제 1 클록 단자와 상기 출력신호를 출력하는 출력단자를 가지며, 상기 제 1 노드의 전위와 상기 제 2 노드의 전위에 따라서 상기 출력신호의 전위를 상기 제 1 클록 신호에 따른 전위로서 상기 출력단자로 출력하는 출력회로와,
    상기 제 1 노드가 상기 입력신호의 전위가 아닐 때는 상기 제 2 노드를 하이 레벨의 전위로 유지하는 홀드회로를 포함하는 시프트 회로.
  2. 청구항 1에 있어서,
    상기 입력회로는,
    상기 입력단자에 상기 입력신호가 입력된 때에 온 하여 상기 제 1 노드의 전위를 상기 입력신호의 전위로 설정하는 제 1 입력트랜지스터와,
    상기 리셋 단자에 상기 리셋 신호가 입력된 때에 온 하여 상기 제 1 노드의 전위를 반전시키는 제 2 입력트랜지스터를 포함하는 시프트 회로.
  3. 청구항 1에 있어서,
    상기 출력회로는,
    게이트 전극이 상기 제 1 노드에 접속되고 상기 제 1 클록 단자와 상기 출력단자 사이에서 전류 통로를 형성하는 출력트랜지스터와,
    상기 출력트랜지스터의 상기 게이트 전극 및 소스 전극 사이에 접속되는 커패시터를 포함하는 시프트 회로.
  4. 청구항 1에 있어서,
    상기 반전회로는 게이트 전극이 상기 제 1 노드와 접속되고 상기 제 2 노드와 상기 기준전압단자 사이에서 전류통로를 형성하는 반전트랜지스터를 포함하는 시프트 회로.
  5. 청구항 1에 있어서,
    상기 홀드회로는,
    제 1 클록 단자와 상기 제 2 노드 사이에서 전류통로를 형성하는 제 1 홀드 트랜지스터와,
    상기 제 1 클록 신호와는 역의 레벨의 신호인 제 2 클록 신호를 입력하는 제 2 클록 단자와 상기 제 2 노드 사이에서 전류통로를 형성하는 제 2 홀드 트랜지스터와,
    게이트 전극이 상기 제 2 노드와 접속되며, 상기 출력단자와 상기 기준전압단자 사이에 전류통로를 형성하는 제 3 홀드 트랜지스터와,
    게이트 전극이 상기 제 2 노드에 접속되며 상기 출력트랜지스터와 상기 제 1 노드와 상기 출력단자 사이에 전류통로를 형성하는 제 4 홀드 트랜지스터를 포함하는 시프트 회로.
  6. 제 1 상태와 제 2 상태를 가지며 종속 접속된 복수의 시프트 회로를 포함하는 시프트 레지스터의 시프트 회로로,
    상기 제 1 상태 또는 제 2 상태 중 어느 하나의 상태를 나타내는 상태신호를 출력하는 출력단자와,
    제 2 전극에 클록 신호가 인가되고, 상기 출력단자에 제 3 전극이 접속되는 출력제어 트랜지스터와,
    상기 출력제어 트랜지스터의 제 1 전극과 제 1 노드 사이에 접속되는 충전수단과,
    상기 복수의 시프트 회로의 앞 단의 시프트 회로에서 출력되는 상태신호에 의거하여 상기 제 1 노드를 활성화상태로 하는 동시에 상기 충전수단을 충전하는 세트 트랜지스터와,
    상기 복수의 시프트 회로의 다음 단의 시프트 회로에서 출력되는 상태신호에 의거하여 상기 제 1 노드를 비 활성화상태로 하는 리셋 트랜지스터를 포함하는 시프트 회로.
  7. 청구항 6에 있어서,
    상기 제 1 노드가 활성화상태일 때 온 되는 제 1 스위칭트랜지스터와,
    상기 제 1 스위칭트랜지스터가 온 상태일 때 상기 출력단자에 기준 전위의 전압을 인가하는 풀다운 트랜지스터를 더 포함하는 시프트 회로.
  8. 청구항 7에 있어서,
    상기 출력제어 트랜지스터의 상기 제 2 전극과 상기 풀다운 트랜지스터의 제 1 전극 사이에 접속되며, 상기 클록 신호에 의해 풀다운 트랜지스터를 온 하는 반전 트랜지스터를 더 포함하는 시프트 회로.
  9. 청구항 7에 있어서,
    상기 출력제어 트랜지스터의 상기 제 2 전극과 상기 풀다운 트랜지스터의 제 1 전극 사이에 접속되며, 상기 클록 신호에 의해 풀다운 트랜지스터를 온 하는 제 2 스위칭 트랜지스터와,
    상기 복수의 시프트 회로의 다음 단의 클록 신호에 의해 온 하여 상기 풀다운 트랜지스터의 제 1 전극에 기준 전위의 전압을 인가하는 제 3 스위칭 트랜지스터를 더 포함하는 시프트 회로.
  10. 청구항 2 내지 9에 있어서,
    상기 시프트 회로를 구성하는 각 트랜지스터는 산화물 박막 트랜지스터로 구성되는 시프트 회로.
  11. 종속 접속된 복수의 시프트 회로로 이루어지는 복수 단의 시프트 레지스터로,
    상기 복수의 시프트 회로 각각은 청구항 1 내지 10 중 어느 한 항의 시프트 회로로 이루어지는 시프트 레지스터.
  12. 발광소자를 구비하며, 행렬 형태로 배치된 복수의 화소 회로와,
    청구항 11의 시프트 레지스터를 포함하며,
    상기 시프트 레지스터에 포함되는 복수의 시프트 회로 각각의 출력신호를 표시장치의 행을 선택하는 행 선택신호로 하여 상기 복수의 화소 회로를 행 단위로 선택하는 표시장치.
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