KR20160065620A - 시프트 회로, 시프트 레지스터 및 표시장치 - Google Patents

시프트 회로, 시프트 레지스터 및 표시장치 Download PDF

Info

Publication number
KR20160065620A
KR20160065620A KR1020140169835A KR20140169835A KR20160065620A KR 20160065620 A KR20160065620 A KR 20160065620A KR 1020140169835 A KR1020140169835 A KR 1020140169835A KR 20140169835 A KR20140169835 A KR 20140169835A KR 20160065620 A KR20160065620 A KR 20160065620A
Authority
KR
South Korea
Prior art keywords
node
potential
output
signal
terminal
Prior art date
Application number
KR1020140169835A
Other languages
English (en)
Inventor
문혜지
Original Assignee
네오뷰코오롱 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 네오뷰코오롱 주식회사 filed Critical 네오뷰코오롱 주식회사
Priority to KR1020140169835A priority Critical patent/KR20160065620A/ko
Priority to CN201580028297.5A priority patent/CN106688029A/zh
Priority to EP15799606.7A priority patent/EP3151225A4/en
Priority to PCT/KR2015/005332 priority patent/WO2015182998A1/ko
Priority to US15/313,994 priority patent/US20170193888A1/en
Publication of KR20160065620A publication Critical patent/KR20160065620A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 종속 접속된 복수의 시프트 회로로 이루어지는 시프트 레지스터의 시프트 회로로, 각 시프트 회로는, 앞 단의 시프트 회로의 출력신호가 입력신호로서 공급되는 입력단자와 다음 단의 시프트 회로의 출력신호가 리셋 신호로서 공급되는 리셋 단자와 제 1 노드를 가지며, 입력신호가 입력에 따라서 제 1 노드의 전위를 입력신호의 전위로 설정하는 입력회로와, 제 2 노드와 기준전압단자를 가지며, 제 1 노드의 전위에 의해 제 2 노드의 전위를 제 1 노드의 전위를 반전시킨 반전전위로 하는 반전회로와, 제 1 클록 신호가 공급되는 제 1 클록 단자와 출력신호를 출력하는 출력단자를 가지며, 제 1 노드의 전위와 제 2 노드의 전위에 따라서 출력신호의 전위를 제 1 클록 신호에 따른 전위로서 출력단자로 출력하는 출력회로와, 제 1 노드가 입력신호의 전위가 아닐 때는 제 2 노드를 하이 레벨의 전위로 유지하는 홀드회로를 포함하여 구성된다.

Description

시프트 회로, 시프트 레지스터 및 표시장치{SHIFT CIRCUIT, SHIFT RESISTOR AND DISPLAY}
본 발명은 시프트 회로, 이 시프트 회로를 구비하는 시프트 레지스터 및 이 시프트 레지스터를 구비하는 표시장치에 관한 것이다.
박막트랜지스터(Thin Film Transistor : TFT)를 이용한 게이트 드라이버에 의해 유기발광 표시장치(Organic Light Emitting Displayt : OLED)나 액정표시장치(Liquid Cristal Display : LCD)를 구동하여 화상을 표시하는 표시장치의 개발 및 사용이 일반화되고 있다.
이와 같은 액티브 구동형 표시장치는 행 단위로 배열된 각 화소(pixel)를 스위칭하여 화소 회로를 선택하는 게이트 드라이버를 구비하며, 이 게이트 드라이버에는 통상 시프트 레지스터가 이용되고 있다.
이와 같은 시프트 레지스터로는 이른바 톰슨 타입(Thomson Type)이라고 불리는 비정질 실리콘 박막 트랜지스터를 사용한 게이트 드라이버가 알려져 있다(비 특허문헌 1).
도 1은 비 특허문헌 1에 기재된 종래의 시프트 레지스터의 구성을 나타내는 회로도이다.
도 1의 시프트 레지스터는 비정질 실리콘으로 이루어지는 트랜지스터(T1 내지 T4)를 구비하며, 입력단자(IN)에 스타트신호가 입력되면 트랜지스터(T1)가 온이 되어서 전하가 P점에 충전되면서 트랜지스터(T3)의 게이트에는 트랜지스터(T1)의 문턱 전압(threshold voltage) 만큼 감소한 전압이 인가되고, 이때 클록 단자에 인가되는 클록 신호(CLK)가 로 레벨에서 하이 레벨로 바뀌면 플로팅(floating) 상태를 유지하고 있던 P점의 전압이 트랜지스터(T3)의 기생용량(Cgd, Cgs)에 의해 커플링 간섭을 받으며, 이에 따라 P점은 높은 문턱 전압으로 부트스트랩(bootstrap) 된다. 따라서 클록 신호(CLK)가 출력 단자(OUT)를 통해서 출력되게 된다.
이어서, 다음 단의 출력이 리셋 단자(RST)에 입력되면 트랜지스터(T2) 및 트랜지스터(T4)가 온이 되어서 P점에 충전된 전하와 출력 단(OUT)의 전하는 리셋 신호의 펄스 폭 기간 동안만 방전되고, 그 다음 주기까지 플로팅 상태를 유지한다.
한편, 최근 들어 표시장치의 소형화, 경량화, 고해상도화 및 저 전력구동이 강하게 요구되고 있고, 나아가서는 표시장치의 구동회로에는 산화물 박막 트랜지스터(Organic Thin Film Transister)를 이용한 표시장치가 부각되고 있으며, 산화물 TFT는 비정질 실리콘을 반도체재료로 사용하는 TFT에 비해 이동도가 높고, 온 전류가 크며, 투명하다는 이점이 있으므로 특히 투명 유기EL소자를 화소 회로에 이용하는 표시장치(TOLED)의 TFT용 재료로 채용되고 있다.
그러나 산화물 TFT는 문턱 전압이 0V보다 낮다는 결정적인 단점이 있어서 표시장치 구동용 회로에 적용하기가 용이하지 않다는 문제가 있다.
예를 들어 도 1의 종래의 시프트 회로를 산화물 트랜지스터로 구성하면, 산화물 반도체재료로 이루어지는 트랜지스터(T1 내지 T4)의 문턱 전압이 0V보다 낮으므로 다음 단의 출력이 리셋 단자(RST)에 입력되어도 트랜지스터(T3)가 완전히 오프가 되지 않고 클록(CLK)이 온, 오프 될 때마다 출력 단(OUT)으로 일부 출력되게 되어서 비정상적인 출력전압의 상승이 발생하게 된다는 문제가 있다.
비 특허문헌 1 : 비정질 실리콘 박막 트랜지스터를 사용한 게이트 드라이버의 신뢰성 향상, 권민성, 2009. 2. 경희대학교
본 발명은 상기 종래기술의 문제점인 시프트 회로가 리셋 상태에서도 클록의 온 오프에 따라서 출력 단자의 출력이 비정상적으로 상승하는 문제를 방지하기 위한 시프트 회로 및 이 시프트 회로를 구비하는 시프트 레지스터, 이 시프트 레지스터를 구비하는 표시장치를 제공하는 것을 목적으로 한다.
또, 본 발명은 문턱 전압이 0V 이하에서도 확실하게 동작할 수 있는 시프트 회로 및 이 시프트 회로를 구비하는 시프트 레지스터, 이 시프트 레지스터를 구비하는 표시장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 시프트 회로는, 종속 접속된 복수의 시프트 회로로 이루어지는 시프트 레지스터의 시프트 회로로, 상기 시프트 회로는, 앞 단의 시프트 회로의 출력신호가 입력신호로서 공급되는 입력단자와 다음 단의 시프트 회로의 출력신호가 리셋 신호로서 공급되는 리셋 단자와 제 1 노드를 가지며, 상기 입력신호의 입력에 따라서 상기 제 1 노드의 전위를 상기 입력신호의 전위로 설정하는 입력회로와, 제 2 노드와 기준전압단자를 가지며, 상기 제 1 노드의 전위에 의해 상기 제 2 노드의 전위를 상기 제 1 노드의 전위를 반전시킨 반전전위로 하는 반전회로와, 제 1 클록 신호가 공급되는 제 1 클록 단자와 상기 출력신호를 출력하는 출력단자를 가지며, 상기 제 1 노드의 전위와 상기 제 2 노드의 전위에 따라서 상기 출력신호의 전위를 상기 제 1 클록 신호에 따른 전위로서 상기 출력단자로 출력하는 출력회로와, 상기 제 1 노드가 상기 입력신호의 전위가 아닐 때는 상기 제 2 노드를 하이 레벨의 전위로 유지하는 홀드회로를 포함한다.
본 발명의 시프트 레지스터는, 종속 접속된 복수의 시프트 회로로 이루어지는 복수 단의 시프트 레지스터로,
또, 상기 복수의 시프트 회로 각각은 상기 시프트 회로로 이루어진다.
또, 본 발명의 표시장치는, 발광소자를 구비하며, 행렬 형태로 배치된 복수의 화소 회로와, 상기 시프트 레지스터를 포함하며, 상기 시프트 레지스터에 포함되는 복수의 시프트 회로 각각의 출력신호를 표시장치의 행을 선택하는 행 선택신호로 하여 상기 복수의 화소 회로를 행 단위로 선택한다.
상기 구성을 갖는 본 발명의 시프트 회로에 의하면 문턱 전압이 0V보다 낮은 트랜지스터로 시프트 회로를 구성하는 경우, 리셋 상태에서 클록 신호의 온 오프에 따라서 출력단자의 출력이 비정상적으로 상승하는 문제를 방지할 수 있고, 동시에 시프트 회로의 출력 시에 기준전압 단과 출력단을 확실하게 분리할 수 있어서 클록 신호가 정확하게 출력단자로 출력할 수 있으므로 시프트 레지스터의 동작의 안정성을 확보할 수 있으며, 특히 문턱 전압이 0V보다 낮은 산화물 박막 트랜지스터로 시프트 회로를 구성하는 경우의 동작의 안정성을 확보할 수 있다.
도 1은 종래의 시프트 레지스터의 시프트 회로의 구성을 나타내는 회로도,
도 2는 본 발명의 바람직한 실시형태의 표시장치의 구성을 나타내는 도면,
도 3은 도 2의 게이트 드라이버의 시프트 레지스터의 구성을 나타내는 도면,
도 4는 도 3의 각 시프트 회로의 구성을 나타내는 회로도,
도 5는 도 4의 시프트 회로의 동작을 나타내는 타이밍차트이다.
이하 본 발명의 바람직한 실시형태에 대해서 도면을 참조하면서 상세하게 설명한다.
이하의 설명에서는 본 실시형태의 표시장치는 복수의 화소를 가지며, 각 화소는 발광소자로 유기 전계 발광소자(이하, 「유기EL소자」라고 하는 경우도 있다)를 구비한 표시장치를 예로 들어서 설명한다.
본 발명의 바람직한 실시형태의 표시장치의 구성을 도 2에 나타낸다.
본 실시형태와 표시장치(1)는 도 2 (a)에 나타내는 것과 같이 n행, m열의 복수의 화소 회로(11(i, j))(i=1~m, j=1~n, m, n은 각각 자연수)와 게이트 드라이버(행 선택 드라이버)(12)와 애노드 드라이버(13)와 데이터 드라이버(14) 및 컨트롤러(15)를 구비한다.
화소 회로(11(i, j))는 화상의 각 화소에 대응하는 것으로, n행 m열의 행렬형태로 배치되며, 도 2 (b)에 나타내는 것과 같이 유기EL소자(101)와 2개의 트랜지스터(T11, T12) 및 1개의 커패시터(C1)를 구비한다.
커패시터(C1)는 트랜지스터(T12)의 게이트와 소스 사이에 배치된 커패시터이다.
유기EL소자(101)는 화소 전극(애노드 전극)과 단수 혹은 복수의 캐리어 수송 층을 포함하는 유기발광 층 및 대향 전극이 순차 적층된 구조를 갖는 표시소자이며, 대향 전극(캐소드 전극)에는 음극의 전위(Vcath)가 인가되고 있다.
트랜지스터(T11, T12)는 n채널형 FET(Field Effect Transistor)로 구성된 TFT이고, 드레인, 소스 및 게이트를 가지는 동시에, 드레인과 소스 간에는 반도체 층이 설치되며, 드레인-소스 간에 소정의 바이어스 전압이 인가되는 동시에 게이트에 문턱 전압보다 큰 전압이 인가된 때에 반도체 층 내에 채널이 형성되어서, 이 채널이 드레인-소스 간의 전류통로가 된다.
스위칭트랜지스터(T11)는 커패시터(C1)의 일단에 화상 데이터(Data)의 계조를 나타내는 계조 신호(Vdata)를 인가하기 위한 트랜지스터이다. 각 화소 회로(11(i, j))의 스위칭 트랜지스터(T11)의 소스는 구동트랜지스터(T12)의 게이트 및 커패시터(C1)의 일단과 접속된다.
화소 회로(11(i, 1), …, 11(i, n))의 스위칭트랜지스터(T11)의 드레인은 각각, i번째의 데이터라인(Ldi)에 접속되고, 화소 회로(11(1, j), …, 11(m, j))의 각 스위칭트랜지스터(T11)의 게이트는 각각 제 j행째의 게이트 라인(Lgj)에 접속된다.
그리고, 각각의 게이트 라인(Lg1, …, Lgn)에 하이 레벨의 신호가 순차 출력되면 화소 회로(11(1, j), …, 11(m, j))의 각 스위칭트랜지스터(T11)는 온 하여 데이터 라인(Ld1, …, Ldm)에 각각 입력된 계조 신호(Vdata)를 구동트랜지스터(T12)의 게이트 및 커패시터(C1)의 일단에 출력한다.
구동트랜지스터(T12)는 계조 신호(Vdata)에 의거한 전류량의 전류를 제어하면서 유기EL소자(101)에 공급하는 트랜지스터이며, 그 게이트가 구동트랜지스터(T11)의 소스 및 커패시터(C1)의 일단에 접속되고, 드레인은 애노드 라인(Laj)에 접속되며, 소스가 커패시터(C1)의 타단 및 유기EL소자(101)의 애노드에 접속되어 있다.
게이트 드라이버(12)는 행 단위로 화소 회로(11(i, j))를 선택하기 위한 드라이버이며, 도 3에 도시하는 것과 같은 시프트 레지스터를 포함하여 구성된다. 도 3은 도 2의 게이트 드라이버의 시프트 레지스터의 구성의 일례를 나타내는 도면이다.
도 3에 도시하는 것과 같이, 게이트 드라이버(12)에는 컨트롤러(15)로부터 전압 Vss와 스타트신호(St) 및 클록 신호(CLK1, CLK2)가 공급된다.
게이트 드라이버(12)는 스타트신호(St)가 공급되어서 동작을 개시하고, 클록 신호(CLK1, CLK2)에 따라서 출력 신호(OUT(1)~(n))를 게이트 라인(Lg1~Lgn)에 순차 출력하며, 이와 같이 해서 게이트 드라이버(12)는 복수의 화소 회로(11(1,1)~11(m, 1), …, 11(1, n)~11(m, n))를 순차적으로 선택한다(도 2 (a)도 참조).
이와 같은 기능 및 동작을 하는 게이트 드라이버(12)는 도 3에 도시하는 것과 같은 시프트 레지스터를 가지며, 이 시프트 레지스터는 컨트롤러(15)로부터 공급되는 스타트신호(St)에 의해 동작을 개시하고, 클록 신호(CLK1, CLK2)에 동기시켜서 스타트신호(St)를 전송함으로써 출력신호(OUT(1)~OUT(n))를 순차 출력하게 된다.
또, 시프트 레지스터는 제 1단 내지 제 n단의 시프트 회로(21-1~21-n)를 구비하며, 이 시프트 회로(21-1~21-n)는 서로 직렬로 접속되어 있다.
각 시프트 회로(21-1~21-n)에는 입력신호(IN[k])(스타트신호(St)를 포함한다)와 클록 신호(CLK1 또는 CLK2)가 공급되며, 공급된 입력신호(IN[k])를 클록 신호(CLK1 또는 CLK2)에 따라서 시프트하여, 시프트 한 신호를 출력신호(OUT[k])(k=1~n)로서 출력한다.
다음에, 시프트 레지스터를 구성하는 시프트 회로(21-k(k=1~n))의 바람직한 실시형태에 대해 설명한다. 도 4는 도 3의 각 시프트 회로의 구성을 나타내는 회로도이다.
도 4에 나타내는 것과 같이, 각 시프트 회로(21-k)는 입력 단자(IN)와 출력단자(OUT)와 리셋 단자(RST)와 기준전압단자(Vss) 및 제 1 클록 단자(CK1)와 제 2 클록 단자(CK2)의 2개의 클록 단자(CK1, CK2)를 구비하고 있다.
입력단자(IN)는 입력신호(IN[k])가 공급되는 단자이며, 도 3의 1번째 시프트 회로인 시프트 회로(21-1)의 입력단자(IN)에는 컨트롤러(15)로부터 스타트신호(St)가 입력 신호(IN(1))로서 공급된다.
출력단자(OUT)는 출력신호(OUT[k])를 출력하는 단자이며, 표시장치(1)의 각 게이트 라인(Lgk)과 접속되어서 시프트 회로(21-k)의 출력을 대응하는 화소 회로의 스위칭 트랜지스터(T11)에 출력한다. 또, 2번째 이후의 각 시프트 회로(21-2~21-n) 각각의 입력단자는 각각 앞의 단의 시프트 회로(21-1~21-(n－1))의 출력단자(OUT)와 접속된다.
리셋 단자(RST)는 리셋 신호(RST[k])가 공급되는 단자이며, 2번째 이후의 각 시프트 회로(21-1~21-(n-1))의 리셋 단자(RST)는 각각 다음 단의 시프트 회로(21-2~21-n)의 출력단자(OUT)와 접속되며, 다음 단의 시프트 회로(21-2~21-n)의 출력신호(OUT(2)~OUT(n))가 앞 단의 시프트 회로(21-1~21-(n-1))의 리셋 신호(RST(1)~RST(n-1))로서 공급된다. 또, 마지막 단의 시프트 회로(21-n)는 컨트롤러(15)로부터 인가되는 종료신호(end) 또는 스타트 신호(St)에 의해 시프트 레지스터의 동작, 즉, 게이트 드라이버(12)의 동작이 종료한다.
2개의 클록 신호가 각각 입력되는 2개의 클록 단자(CK1, CK2) 중 제 1 클록 단자(CK1)는 컨트롤러(15)로부터 제 1 클록 신호(CLK1)가 인가되는 단자이고, 제 2 클록 단자(CK2)는 제 2 클록 신호(CLK2)가 인가되는 단자이다.
기준전압단자(Vss)는 기준전압으로서의 로 레벨의 전압이 인가되는 단자이며, 기준전압으로서의 로 레벨의 전압은 본 실시형태의 각 시프트 회로를 구성하는 트랜지스터(TR1~TR8)가 산화물 트랜지스터로 구성되는 경우에는 산화물 트랜지스터의 문턱 전압을 고려하여, 산화물 트랜지스터의 문턱 전압보다 낮은 전압인 것이 바람직하다.
시프트 회로(21-k)는 8개의 트랜지스터(TR1-TR8) 및 1개의 커패시터(C)를 구비하고 있고, 각 트랜지스터(TR1-TR8)는 산화물 박막 트랜지스터로 이루어지는 n채널형의 FET로 구성된다.
8개의 트랜지스터(TR1-TR8)는 각각 드레인 전극, 소스 전극 및 게이트 전극을 가지며, 드레인 전극과 소스 전극 간에는 반도체 층이 설치되어 있고, 드레인-소스 간에 소정의 바이어스 전압이 인가되고 게이트에 임계치 전압보다 큰 전압이 인가되면 반도체 층 중에 채널이 형성되어서, 이 채널이 드레인 - 소스 간의 전류통로가 된다.
제 1 입력트랜지스터(TR1)는 입력 단자(IN)에 인가되는 입력신호(IN[k])의 신호 레벨에 따라서 노드(Q)의 전위를 결정하며, 제 1 입력트랜지스터(TR1)의 게이트 전극과 소스 전극은 입력 단자(IN)에 접속되고, 소스 전극은 노드(Q)에 접속되는 동시에 제 2 입력트랜지스터(TR3)의 드레인 전극과 접속되어 있다.
제 2 입력트랜지스터(TR3)는 리셋 단자(RST)에 공급되는 하이 레벨의 신호에 의해 시프트 회로(21-k)를 리셋하기 위한 트랜지스터이며, 이 제 2 입력트랜지스터(TR3)의 게이트 전극은 리셋 단자(RST)에 접속되고, 드레인 전극은 노드(Q) 및 제 1 입력트랜지스터(TR1)의 소스 전극과 접속되고, 소스 전극은 반전트랜지스터(TR5) 및 제 3 홀드 트랜지스터(TR6)의 소스 전극과 함께 기준전압단자(Vss)에 접속되어 있다.
입력 단자(IN)와 리셋 단자(RST)와 노드(Q)와 제 1 입력트랜지스터(TR1) 및 제 2 입력트랜지스터(TR3)에 의해 본 발명의 입력회로가 구성된다.
출력트랜지스터(TR2)는 노드(Q)의 전위에 따라서 온 또는 오프하며, 제 1 클록 단자(CK1)에 인가되는 제 1 클록 신호(CLK1)가 드레인 전극에 인가되어서, 출력트랜지스터(TR2)가 온 상태일 때는 클록 신호에 동기하여 시프트 신호로서의 출력신호(OUT[k])를 출력단자(OUT)에 출력한다.
출력트랜지스터(TR2)는 노드(Q)의 전위에 따라서 온 또는 오프하며, 온 상태일 때는 제 1 클록 단자(CK1)에 인가되는 제 1 클록 신호(CLK1)에 동기하여 시프트 신호로서의 출력신호(OUT[k])를 출력단자(OUT)에 출력한다.
출력트랜지스터(TR2)는 게이트 전극이 노드(Q)에 접속되고, 드레인 전극은 제 1 클록 단자(CK1)에 접속되며, 소스 전극은 출력단자(OUT)와 접속되는 동시에 제 4 홀드 트랜지스터(TR4)의 소스 전극 및 제 3 홀드 트랜지스터(TR6)의 드레인 전극과 접속된다. 또, 출력트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에는 부트스트랩 효과를 발생시키는 커패시터(C1)가 접속되어 있다.
제 1 클록 단자(CK1)와 출력단자(OUT) 및 출력트랜지스터(TR2)에 의해 본 발명의 출력회로를 구성한다.
반전트랜지스터(TR5)는 출력트랜지스터(TR2)와 함께 제 1 입력트랜지스터(TR1)의 온에 의해 온 하여 반전 노드(QB)의 전위를 로 레벨로 유지하며, 게이트 전극은 노드(Q)와 접속되고, 드레인 전극은 반전 노드(QB)와, 소스 전극은 기준전압단자(Vss)와 각각 접속된다.
여기서, 반전 노드(QB)는 노드(Q)의 전위가 반전된 전위를 갖는 단자이며, 즉, 노드(Q)의 전위가 하이 레벨의 전위이면 반전 노드(QB)의 전위는 로 레벨이 되고, 노드(Q)의 전위가 로 레벨의 전위이면 반전 노드(QB)의 전위는 하이 레벨이 되며, 동작의 상세는 후술한다.
반전 노드(QB)와 기준전압단자(Vss) 및 반전트랜지스터(TR5)에 의해 본 발명의 반전회로가 구성된다.
제 1 홀드 트랜지스터(TR7)는 게이트 전극 및 드레인 전극이 제 1 클록 단자(CK1)와 접속되고, 소스 전극이 제 3 홀드 트랜지스터(TR6)의 게이트 전극 및 반전 노드(QB)와 접속되며, 제 1 클록 단자(CK1)에 인가되는 제 1 클록 신호(CLK1)에 의해 동작하여 반전 노드(QB)의 전위를 하이 레벨로 반전시킨다.
제 2 홀드 트랜지스터(TR8)는 게이트 전극 및 드레인 전극이 제 2 클록 단자(CK2)와 접속되고, 소스 전극이 제 3 홀드 트랜지스터(TR6)의 게이트 전극 및 반전 노드(QB)와 접속되며, 제 2 클록 단자(CK2)에 인가되는 제 2 클록 신호(CLK2)에 의해 동작하여 반전 노드(QB)의 전위를 하이 레벨로 유지한다.
제 3 홀드 트랜지스터(TR6)는 게이트 전극이 반전 노드(QB)와 접속되는 동시에 제 1 홀드 트랜지스터(TR7) 및 제 2 홀드 트랜지스터(TR8)를 통해서 각각 제 1 클록 단자(CK1) 및 제 2 클록 단자(CK2)와 접속되고, 드레인 전극은 출력단자(OUT)와 접속되며, 소스 전극은 반전트랜지스터(TR5)의 소스 전극과 함께 기준전압단자(Vss)와 접속된다.
또, 제 3 홀드 트랜지스터(TR6)는 제 1 클록 단자(CK1)에 인가되는 제 1 클록 신호(CLK1)에 의해 반전 노드(QB)의 전위가 하이 레벨일 때 온 하여 출력단자(OUT)의 전위를 기준전압단자(Vss)의 전위로 떨어뜨리며, 따라서 출력트랜지스터(TR2)의 문턱 전압이 0V 이하인 경우에도 출력단자(OUT)로 전압이 출력되는 것을 방지한다.
제 4 홀드 트랜지스터(TR4)는 게이트 전극이 반전 노드(QB)와 접속되어서 반전 노드(QB)의 전위가 하이 레벨일 때 출력트랜지스터(TR2)를 다이오드 상태로 하며, 드레인 전극은 노드(Q)와 접속되고, 소스 전극은 출력단자(OUT)와 접속되어 있다. 또, 출력단자(OUT)는 커패시터(C)의 타단, 출력트랜지스터(TR2)의 소스 전극 및 제 3 홀드 트랜지스터(TR6)의 드레인 전극과도 접속되어 있다.
도 2의 (a), (b)로 되돌아가서, 애노드 드라이버(13)는 애노드 라인(La(1)-La(n))에 각각 전압 로 레벨 또는 하이 레벨의 신호(Vsource(1)-Vsource(n))를 출력하는 드라이버이며, 애노드 드라이버(13)는 각각 애노드 라인(Laj(j=1-n))을 통해서 각 화소 회로(11(i, j))의 트랜지스터(T12)의 드레인에 접속된다.
애노드 드라이버(13)는 컨트롤러(15)로부터 공급되는 스타트신호(St)에 의해 동작을 개시하며, 컨트롤러(15)로부터 공급되는 클록 신호(CLK1)에 따라서 동작하여, 전압 VHigh 또는 VLow의 전압신호(Vsource(1)-Vsource(n))를 출력한다. 전압 VLow는 기입 처리시에 각 화소 회로(11(i, j))의 유기EL소자(101)를 비 발광상태로 하기 위한 전압이고, 또, 전압 VHigh는 각 화소 회로(11(i, j))의 유기EL소자(101)를 발광상태로 하기 위한 전압이다.
그러나 필요에 따라서는 애노드 드라이버(13)를 별도로 설치하지 않고, 복수의 화소 회로의 애노드 라인에 대해 동시에 애노드 전압을 인가하는 이른바 공통 애노드로 함으로써 하나의 애노드 전원만을 갖는 구성으로 해도 좋다.
데이터 드라이버(14)는 화소 회로(11(i, j))의 각 커패시터(C1)에 공급된 화소데이터(Data)에 의거한 표시신호의 계조신호(Vdata)를 기입하는 드라이버이며, 컨트롤러(15)로부터의 화상데이터(Data)의 공급에 따라서 행 단위로 계조신호(Vdata)를 생성하고, 생성한 계조신호(Vdata)를 각각 데이터 라인(Ld1-Ldm)을 통해서 게이트 드라이버(12)가 선택한 제 j행의 화소 회로(11(1, j)-11(m, j))에 공급한다.
컨트롤러(15)는 게이트 드라이버(12) 및 데이터 드라이버(14)를 제어하며, CPU(Central Processing Unit), ROM(Read Only Memory) 및 RAM(Random Access Memory) 등을 구비하고, 시프트 회로(21-1-21-n)에 각각 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)를 출력한 상태에서 스타트신호(St)를 게이트 드라이버(12)의 제 1 단의 시프트 회로(21-1)에 공급함으로써 게이트 드라이버(12)가 동작을 개시하도록 한다.
또, 컨트롤러(15)는 데이터 드라이버(14)에 스타트신호(St) 및 화상 데이터(Data) 등을 공급한다.
다음에 본 실시형태의 표시장치의 동작을 설명한다. 도 5는 도 4의 시프트 회로의 동작을 나타내는 타이밍차트이다.
도 5에 도시하는 것과 같이, 컨트롤러(15)는 위상이 서로 180도 다른 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)와 하이 레벨의 스타트신호(St)를 게이트 드라이버(12)에 공급하며, 제 1 클록 신호(CLK1)가 로 레벨인 시각에 하이 레벨의 스타트신호(St)가 제 1 단의 시프트 회로(21-1)의 입력단자(IN)에 입력신호(IN[1])로서 공급되고, 이에 의해 다이오드 구조를 갖는 시프트 회로(21-1)의 제 1 입력트랜지스터(TR1)가 온이 된다. 이 하이 레벨의 스타트신호(St)가 공급되는 기간이 입력기간(tin)이다.
제 1 입력트랜지스터(TR1)가 온이 되면 노드(Q)의 전위는 하이 레벨이 되며, 이에 의해 노드(Q)에 각각 게이트 전극이 접속된 출력트랜지스터(TR2) 및 반전트랜지스터(TR5)가 온이 되고, 반전트랜지스터(TR5)의 온에 의해 반전 노드(QB)의 전위는 기준전압단자(Vss)에 인가되는 전위, 즉, 오프 전위가 되며, 이에 따라 제 3 홀드 트랜지스터(TR6)도 오프 상태가 된다.
다음에, 출력기간(tout)에서 제 1 클록 신호(CLK1)가 하이 레벨로 상승하고, 제 2 클록 신호(CLK2)가 로 레벨로 하강하면 온 상태인 출력트랜지스터(TR2)를 통해서 제 1 클록 신호(CLK1)가 출력단자(OUT)를 통해서 출력신호(OUT[1])로서 출력된다. 이때 제 1 클록 신호(CLK1)가 하이 레벨의 전위이므로 출력트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 접속된 커패시터(C)에 의해 노드(Q)에는 제 1 클록 신호(CLK1) 만큼의 부트 스트랩이 일어나며, 출력트랜지스터(TR2)의 게이트 전압은 제 1 클록 신호(CLK1)의 전압만큼 상승하므로 출력트랜지스터(TR2)를 통해서 제 1 클록 신호(CLK1)가 출력신호(OUT[1])로서 확실하게 손실 없이 출력단자(OUT)를 통해서 출력되게 된다.
이 하이 레벨의 출력신호(OUT[1])는 게이트 라인(Lg1)에 출력되는 동시에 다음 단의 시프트 회로(21-2)에 입력신호(IN[2])로서 공급되며, 시프트 회로(21-2)는 이 입력신호(IN[2])를 제 2 클록 신호(CLK2)에 동기하여 시프트해서 하이 레벨의 출력신호(OUT[2])를 출력한다.
출력기간(tout)에서는 다이오드 구조를 갖는 제 1 홀드 트랜지스터(TR7)의 게이트 및 드레인 전극에도 제 1 클록 신호(CLK1)가 공급되나, 부트 스트랩에 의해 반전트랜지스터(TR5)의 게이트 전압이 제 1 클록 신호(CLK1)의 전위보다 높으므로 반전트랜지스터(TR5)는 계속해서 온 상태를 유지하며, 반전 노드(QB)의 전위도 로 레벨을 계속해서 유지한다.
또, 노드(Q)에 부트 스트랩이 발생하면 반전트랜지스터(TR5)의 게이트전압도 더 상승함으로써 반전 노드(QB)의 전위도 계속해서 오프 상태를 유지한다.
또, 하이 레벨의 출력신호(OUT[2])는 앞 단의 시프트 회로(21-1)의 리셋 신호(RST[1])로서 시프트 회로(21-1)의 리셋 단자(RST)에 공급된다.
다음에, 리셋 기간(tRST)에서, 시프트 회로(21-1)의 리셋 단자(RST)에 리셋 신호(RST[1])가 인가되면 제 2 입력트랜지스터(TR3)가 온이 되고, 이에 의해 노드(Q)의 전위는 기준전압단자(Vss)로부터 공급되는 로 레벨의 전압에 의해 로 레벨로 떨어지는 동시에 출력트랜지스터(TR2)와 반전트랜지스터(TR5)는 오프 상태로 전환된다.
동시에, 리셋 기간(tRST)에서 제 1 클록 신호(CLK1)는 로 레벨로 전환되는 동시에 제 2 클록 신호(CLK2)가 하이 레벨로 전환되며, 이에 의해 반전 노드(QB)의 전위는 하이 레벨의 제 2 클록 신호(CLK2)가 인가되어서 제 3 홀드 트랜지스터(TR6)가 온이 되는 동시에 제 4 홀드 트랜지스터(TR4)도 온이 되며, 제 4 홀드 트랜지스터(TR4)의 온에 의해 출력트랜지스터(TR2)는 다이오드 접속구조가 된다.
따라서 다음 타이밍에 제 1 클록 신호(CLK1)가 하이 레벨로 전환되어도, 노드(Q)가 하이 레벨의 전위일 때 이외에는, 즉, 입력 단자(IN)에 하이 레벨의 입력신호(IN[k])가 인가되지 않는 동안은 출력단자(OUT)는 계속해서 로 레벨의 전위를 유지하며, 이에 의해, 예를 들어 출력트랜지스터(TR2)로 산화물 트랜지스터를 사용하는 경우 등, 출력트랜지스터(TR2)의 문턱 전압이 0V 이하인 경우에서도 출력단자(OUT)로 전압이 출력되는 문제를 확실하게 방지할 수 있다.
또, 반전 노드(QB)는 노드(Q)가 하이 레벨의 전위일 때, 즉, 입력 단자(IN)에 하이 레벨의 입력신호(IN[k])가 인가될 때를 제외하고는 항상 하이 레벨의 전위를 유지하므로 출력단자(OUT)로 리플이 출력하는 것을 방지할 수 있다.
이상의 동작과 동일하게 시프트 회로(21-k)(k=2~n)는 각각 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)에 동기시켜서 시프트 회로(21-k-1)로부터 출력되는 출력신호(OUT[k-1])를 입력신호(IN[k])로 하여 이 입력신호(IN[k])를 시프트한다. 그리고 시프트 회로(21-k)는 시프트 한 신호를 출력신호(OUT[k])로서 출력한다.
게이트 드라이버(12)는 시프트 회로(21-1)의 High 레벨의 출력신호(OUT[1])를 게이트 라인(Lg1)에 출력하고, 화소 회로(11(1, 1)~11(m, 1))의 각 트랜지스터(T11)는 이 High 레벨의 출력신호(OUT[1])에 의해 온 상태가 된다.
또, 데이터 드라이버(14)는 이 기간에 데이터 라인(Ld1~Ldm)을 통해서 게이트 드라이버(12)가 선택한 화소 회로(11(1, 1)~11(m, 1))에 계조 신호(Vdata)를 공급하며, 화소 회로(11(1, 1)~11(m, 1))의 각 커패시터(C1)에는 각 트랜지스터(T11)를 통해서 계조 신호(Vdata)가 기입된다.
동일한 방법으로 게이트 드라이버(12)는 시프트 회로(21-2, 21-3, …, 21-n)의 High 레벨의 출력신호(OUT[2], OUT[3], …, OUT[n])를 순차 게이트 라인(Lg2, Lg3, …, Lgn)에 출력한다.
게이트 라인(Lg2, Lg3, …, Lgn)에 순차로 출력신호(OUT[2], OUT[3], …, OUT[n])가 출력되면 화소 회로(11(1, 2)~11(m, 2), 11(1, 3)~11(m, 3), …, 11(1, n)~11(m, n))가 차례대로 선택되고, 데이터 드라이버(14)는 공급된 화소 데이터에 의한 계조 신호(Vdata)를 각각 데이터 라인(Ld1-Ldm)에 인가하여, 선택된 화소 회로(11(1, 2)~11(m, 2), 11(1, 3)~11(m, 3), …, 11(1, n)~11(m, n))의 각각의 커패시터(C1)에 계조 신호(Vdata)를 기입한다.
이상과 같은 방법으로 기입이 완료하면 컨트롤러(15)는 발광동작을 제어한다.
애노드 드라이버(13)는 하이 레벨의 신호(Vsource(1)~Vsource(n))를 애노드 라인(La(1)~La(n))에 출력하고, 이에 의해 화소 회로(11(i, j))의 트랜지스터(T22)는 각 커패시터(C1)가 보유한 전압을 게이트 전압으로 하여, 이 게이트 전압(Vgs)에 대응하는 전류를 유기EL소자(101)에 공급하며, 유기EL소자(101)는 이 전류의 전류 값에 대응하는 휘도로 발광한다.
그러나 이에 한정되는 것은 아니며, 만일 표시장치가 공통 애노드인 경우에는 하나의 애노드 전원으로부터 복수의 화소 회로에 동시에 애노드 전압을 인가해도 좋다.
이상 본 발명의 바람직한 실시형태에 대해서 설명하였으나, 본 발명은 상기 실시형태로 한정되는 것은 아니다.
상기 실시형태에서는 본 발명의 표시장치를 유기EL소자를 구비하는 표시장치로 하여 설명하였으나, 표시장치는 이에 한정되는 것은 아니며, 발광소자를 구비하는 표시장치이면 어떤 표시장치라도 좋다. 예를 들어 액정소자를 구비하는 액정표시장치라도 좋다.
또, 상기 실시형태에서는 시프트 회로를 구성하는 각 트랜지스터는 n채널형의 FET로 구성하는 것으로 설명하였으나, p채널형 FET로 구성해도 좋다. 이 경우에는 각 트랜지스터의 게이트 전극에 공급되는 제어신호는 n채널형의 FET로 구성하는 경우와는 역의 신호를 공급하면 된다.
또, 상기 실시형태에서는 시프트 회로를 구성하는 트랜지스터가 산화물 박막 트랜지스터인 경우를 예로 하여 설명하였으나, 이에 한정되는 것은 아니며, 다른 종류의 트랜지스터라도 실시가 가능하다.
1 표시장치
11 화소 회로
12 게이트 드라이버
13 애노드 드라이버
14 데이터 드라이버
15 컨트롤러
21 시프트 회로
TR11~TR8 트랜지스터
IN 입력단자
OUT 출력단자
RST 리셋 단자
Vss 기준전압단자
IN[k}] 입력신호
OUT[k] 출력신호
RST[k] 리셋 신호

Claims (9)

  1. 종속 접속된 복수의 시프트 회로로 이루어지는 시프트 레지스터의 시프트 회로로,
    상기 시프트 회로는,
    앞 단의 시프트 회로의 출력신호가 입력신호로서 공급되는 입력단자와 다음 단의 시프트 회로의 출력신호가 리셋 신호로서 공급되는 리셋 단자와 제 1 노드를 가지며, 상기 입력신호의 입력에 따라서 상기 제 1 노드의 전위를 상기 입력신호의 전위로 설정하는 입력회로와,
    제 2 노드와 기준전압단자를 가지며, 상기 제 1 노드의 전위에 의해 상기 제 2 노드의 전위를 상기 제 1 노드의 전위를 반전시킨 반전전위로 하는 반전회로와,
    제 1 클록 신호가 공급되는 제 1 클록 단자와 상기 출력신호를 출력하는 출력단자를 가지며, 상기 제 1 노드의 전위와 상기 제 2 노드의 전위에 따라서 상기 출력신호의 전위를 상기 제 1 클록 신호에 따른 전위로서 상기 출력단자로 출력하는 출력회로와,
    상기 제 1 노드가 상기 입력신호의 전위가 아닐 때는 상기 제 2 노드를 하이 레벨의 전위로 유지하는 홀드회로를 포함하는 시프트 회로.
  2. 청구항 1에 있어서,
    상기 입력회로는,
    상기 입력단자에 상기 입력신호가 입력된 때에 온 하여 상기 제 1 노드의 전위를 상기 입력신호의 전위로 설정하는 제 1 입력트랜지스터와,
    상기 리셋 단자에 상기 리셋 신호가 입력된 때에 온 하여 상기 제 1 노드의 전위를 반전시키는 제 2 입력트랜지스터를 포함하는 시프트 회로.
  3. 청구항 1에 있어서,
    상기 출력회로는,
    게이트 전극이 상기 제 1 노드에 접속되고 상기 제 1 클록 단자와 상기 출력단자 사이에서 전류 통로를 형성하는 출력트랜지스터와,
    상기 출력트랜지스터의 상기 게이트 전극 및 소스 전극 사이에 접속되는 커패시터를 포함하는 시프트 회로.
  4. 청구항 1에 있어서,
    상기 반전회로는 게이트 전극이 상기 제 1 노드와 접속되고 상기 제 2 노드와 상기 기준전압단자 사이에서 전류통로를 형성하는 반전트랜지스터를 포함하는 시프트 회로.
  5. 청구항 1에 있어서,
    상기 홀드회로는,
    제 1 클록 단자와 상기 제 2 노드 사이에서 전류통로를 형성하는 제 1 홀드 트랜지스터와,
    상기 제 1 클록 신호와는 역의 레벨의 신호인 제 2 클록 신호를 입력하는 제 2 클록 단자와 상기 제 2 노드 사이에서 전류통로를 형성하는 제 2 홀드 트랜지스터와,
    게이트 전극이 상기 제 2 노드와 접속되며, 상기 출력단자와 상기 기준전압단자 사이에 전류통로를 형성하는 제 3 홀드 트랜지스터와,
    게이트 전극이 상기 제 2 노드에 접속되며 상기 출력트랜지스터와 상기 제 1 노드와 상기 출력단자 사이에 전류통로를 형성하는 제 4 홀드 트랜지스터를 포함하는 시프트 회로.
  6. 청구항 2 내지 5 중 어느 한 항에 있어서,
    상기 시프트 회로를 구성하는 각 트랜지스터는 산화물 박막 트랜지스터로 구성되는 시프트 회로.
  7. 청구항 6에 있어서,
    상기 기준전압단자는 상기 산화물 박막 트랜지스터의 문턱 전압보다 낮은 전위로 설정되는 시프트 회로.
  8. 종속 접속된 복수의 시프트 회로로 이루어지는 복수 단의 시프트 레지스터로,
    상기 복수의 시프트 회로 각각은 청구항 1 내지 5 중 어느 한 항의 시프트 회로로 이루어지는 시프트 레지스터.
  9. 발광소자를 구비하며, 행렬 형태로 배치된 복수의 화소 회로와,
    청구항 8의 시프트 레지스터를 포함하며,
    상기 시프트 레지스터에 포함되는 복수의 시프트 회로 각각의 출력신호를 표시장치의 행을 선택하는 행 선택신호로 하여 상기 복수의 화소 회로를 행 단위로 선택하는 표시장치.
KR1020140169835A 2014-05-28 2014-12-01 시프트 회로, 시프트 레지스터 및 표시장치 KR20160065620A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020140169835A KR20160065620A (ko) 2014-12-01 2014-12-01 시프트 회로, 시프트 레지스터 및 표시장치
CN201580028297.5A CN106688029A (zh) 2014-05-28 2015-05-28 移位电路、移位寄存器和显示装置
EP15799606.7A EP3151225A4 (en) 2014-05-28 2015-05-28 Shift circuit, shift resistor, and display device
PCT/KR2015/005332 WO2015182998A1 (ko) 2014-05-28 2015-05-28 시프트 회로, 시프트 레지스터 및 표시장치
US15/313,994 US20170193888A1 (en) 2014-05-28 2015-05-28 Shift circuit, shift register, and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140169835A KR20160065620A (ko) 2014-12-01 2014-12-01 시프트 회로, 시프트 레지스터 및 표시장치

Publications (1)

Publication Number Publication Date
KR20160065620A true KR20160065620A (ko) 2016-06-09

Family

ID=56138890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140169835A KR20160065620A (ko) 2014-05-28 2014-12-01 시프트 회로, 시프트 레지스터 및 표시장치

Country Status (1)

Country Link
KR (1) KR20160065620A (ko)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
비 특허문헌 1 : 비정질 실리콘 박막 트랜지스터를 사용한 게이트 드라이버의 신뢰성 향상, 권민성, 2009. 2. 경희대학교

Similar Documents

Publication Publication Date Title
US10565933B2 (en) Pixel circuit, driving method thereof, array substrate, display device
KR102522425B1 (ko) 스캔 구동부 및 이를 포함하는 표시 장치
US20180122289A1 (en) Shift register, driving method, gate driving circuit and display device
EP3151225A1 (en) Shift circuit, shift resistor, and display device
US8194817B2 (en) Shift register circuit
US8248353B2 (en) Method and device for reducing voltage stress at bootstrap point in electronic circuits
US9620062B2 (en) Pixel circuit, driving method thereof and display apparatus
US20180233090A1 (en) Shift register element, gate driver circuit, and organic electroluminescent display panel
CN108922474B (zh) 一种像素补偿电路及其驱动方法、amoled显示面板
KR20140139757A (ko) 시프트 회로, 시프트 레지스터 및 표시장치
US11176886B2 (en) Pixel compensation circuit, driving method thereof, display panel, and display device
WO2016058352A1 (zh) 栅极驱动电路、显示电路及驱动方法和显示装置
US10140930B2 (en) Signal generating unit, shift register, display device and signal generating method
CN107516485B (zh) 栅极驱动电路
US11335271B2 (en) Pixel circuit, driving method, and display device
US20170193938A1 (en) Shift register unit, shift register, gate driving circuit and display apparatus
JP2008299941A (ja) シフトレジスタ回路及び表示装置
CN114220400A (zh) 具有栅极驱动器的显示装置
US7995013B2 (en) Display apparatus having a threshold voltage and mobility correcting period and method for driving the same
CN110400536B (zh) 一种像素电路及其驱动方法、显示面板
JP2010238323A (ja) シフトレジスタ及び電子機器
JP2010186551A (ja) シフトレジスタ回路、基本回路および表示装置
US10276122B2 (en) Unit shift register circuit, shift register circuit, control method for unit shift register circuit, and display device
US20120133626A1 (en) Scan driver and method of driving the same
KR20130136554A (ko) 화상 표시 장치의 구동 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination