KR102457757B1 - 화소 회로 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

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Abstract

화소 회로는 제1 발광 제어 신호가 인가되는 게이트 단자, 고전원 전압에 연결되는 제1 단자 및 제1 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터, 제2 발광 제어 신호가 인가되는 게이트 단자, 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제2 트랜지스터, 제3 노드에 연결되는 게이트 단자, 제1 노드에 연결되는 제1 단자 및 제2 트랜지스터의 제1 단자에 연결되는 제2 단자를 포함하는 제3 트랜지스터, 제2 노드에 연결되는 애노드 및 저전원 전압에 연결되는 캐소드를 포함하는 유기 발광 다이오드, 바이어스 스캔 신호가 인가되는 게이트 단자, 초기화 전압에 연결되는 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제4 트랜지스터, 바이어스 스캔 신호가 인가되는 게이트 단자, 기준 전압에 연결되는 제1 단자 및 제3 노드에 연결되는 제2 단자를 포함하는 제5 트랜지스터, 데이터 스캔 신호가 인가되는 게이트 단자, 데이터 신호가 인가되는 제1 단자 및 제3 노드에 연결되는 제2 단자를 포함하는 제6 트랜지스터, 제1 노드와 제3 노드 사이에 연결되는 스토리지 커패시터, 및 고전원 전압과 제1 노드 사이에 연결되는 홀드 커패시터를 포함한다.

Description

화소 회로 및 이를 포함하는 유기 발광 표시 장치{PIXEL CIRCUIT AND ORGANIC LIGHT EMITTING DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 초기화 동작 및 문턱 전압 보상 동작을 수행할 수 있는 화소 회로 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
최근, 전자 기기에 구비되는 표시 장치로서 유기 발광 표시 장치가 널리 사용되고 있다. 이러한 유기 발광 표시 장치는 각 화소에 포함된 스토리지 커패시터에 저장된 전압을 이용하여 계조를 표현하는 아날로그 구동 방식 또는 일 프레임을 복수의 서브 프레임들로 나누고 상기 서브 프레임들의 발광 시간들의 합에 기초하여 계조를 표현하는 디지털 구동 방식으로 구동되고 있다. 일반적으로, 아날로그 구동 방식의 유기 발광 표시 장치에서는, 구동 트랜지스터의 문턱 전압 편차에 기인하여 이미지 품질 저하가 생기기 때문에, 구동 트랜지스터의 문턱 전압 편차를 보상하는 것이 요구된다. 이에, 종래의 유기 발광 표시 장치는 각 화소 회로(예를 들어, 7개의 트랜지스터들과 1개의 커패시터를 포함하는 7T-1C 화소 회로)에 대해 문턱 전압 보상 구간에서 구동 트랜지스터를 다이오드 연결시키는 방식으로 문턱 전압 보상 동작을 수행하였으나, 유기 발광 표시 장치가 대형화됨에 따라(즉, 해상도 증가) 일 수평 주기(1H)의 시간이 점점 감소하기 때문에, 각 화소 회로 내에서 문턱 전압 보상 동작이 수행되는 보상 시간을 증가시키기 어렵다는 한계가 있다.
본 발명의 일 목적은 문턱 전압 보상 동작이 수행되는 보상 시간을 용이하게 조절할 수 있는 화소 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소 회로를 포함함으로써 고품질의 이미지를 표시할 수 있는 유기 발광 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 제1 발광 제어 신호가 인가되는 게이트 단자, 고전원 전압에 연결되는 제1 단자 및 제1 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터, 제2 발광 제어 신호가 인가되는 게이트 단자, 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제2 트랜지스터, 제3 노드에 연결되는 게이트 단자, 상기 제1 노드에 연결되는 제1 단자 및 상기 제2 트랜지스터의 상기 제1 단자에 연결되는 제2 단자를 포함하는 제3 트랜지스터, 상기 제2 노드에 연결되는 애노드 및 저전원 전압에 연결되는 캐소드를 포함하는 유기 발광 다이오드, 바이어스 스캔 신호가 인가되는 게이트 단자, 초기화 전압에 연결되는 제1 단자 및 상기 제2 노드에 연결되는 제2 단자를 포함하는 제4 트랜지스터, 상기 바이어스 스캔 신호가 인가되는 게이트 단자, 기준 전압에 연결되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제5 트랜지스터, 데이터 스캔 신호가 인가되는 게이트 단자, 데이터 신호가 인가되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제6 트랜지스터, 상기 제1 노드와 상기 제3 노드 사이에 연결되는 스토리지 커패시터, 및 상기 고전원 전압과 상기 제1 노드 사이에 연결되는 홀드 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 바이어스 스캔 신호, 상기 데이터 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호에 기초하여 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간이 순차적으로 결정될 수 있다. 이 때, 상기 초기화 구간, 상기 문턱 전압 보상 구간, 상기 데이터 스캔 구간, 상기 발광 준비 구간 및 상기 발광 구간 각각의 길이는 상기 바이어스 스캔 신호, 상기 데이터 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호의 타이밍(timing)들에 기초하여 조절될 수 있다.
일 실시예에 의하면, 상기 제1 내지 제6 트랜지스터들은 피모스(p-type metal oxide semiconductor; PMOS) 트랜지스터들일 수 있다.
일 실시예에 의하면, 상기 초기화 구간에서, 상기 바이어스 스캔 신호는 논리 로우(low) 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이(high) 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 초기화 구간에서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 턴온되고, 상기 제6 트랜지스터는 턴오프될 수 있다.
일 실시예에 의하면, 상기 문턱 전압 보상 구간에서, 상기 바이어스 스캔 신호는 논리 로우 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 문턱 전압 보상 구간에서, 상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 턴온되고, 상기 제1 트랜지스터 및 상기 제6 트랜지스터는 턴오프될 수 있다.
일 실시예에 의하면, 상기 데이터 스캔 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 로우 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 데이터 스캔 구간에서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 턴오프되고, 상기 제6 트랜지스터는 턴온될 수 있다.
일 실시예에 의하면, 상기 발광 준비 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 발광 준비 구간에서, 상기 제1 트랜지스터는 턴온되고, 상기 제2 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 턴오프될 수 있다.
일 실시예에 의하면, 상기 발광 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 발광 구간에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴온되고, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 턴오프될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 유기 발광 표시 장치는 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간으로 순차적으로 이루어진 동작 구간들에 기초하여 동작하는 복수의 화소 회로들을 포함하는 표시 패널, 상기 화소 회로들에 데이터 신호를 제공하는 데이터 구동부, 상기 화소 회로들에 상기 동작 구간들 각각마다 결정된 논리 레벨을 가진 바이어스 스캔 신호 및 데이터 스캔 신호를 제공하는 스캔 구동부, 상기 화소 회로들에 상기 동작 구간들 각각마다 결정된 논리 레벨을 가진 제1 발광 제어 신호 및 제2 발광 제어 신호를 제공하는 발광 구동부, 상기 데이터 구동부, 상기 스캔 구동부 및 상기 발광 구동부를 제어하는 타이밍 제어부, 및 상기 화소 회로들에 기준 전압, 초기화 전압, 고전원 전압 및 저전원 전압을 공급하는 전원 공급부를 포함할 수 있다. 이 때, 상기 초기화 구간, 상기 문턱 전압 보상 구간, 상기 데이터 스캔 구간, 상기 발광 준비 구간 및 상기 발광 구간 각각의 길이는 상기 바이어스 스캔 신호, 상기 데이터 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호의 타이밍(timing)들에 기초하여 조절될 수 있다.
일 실시예에 의하면, 상기 화소 회로들 각각은 상기 제1 발광 제어 신호가 인가되는 게이트 단자, 상기 고전원 전압에 연결되는 제1 단자 및 제1 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터, 상기 제2 발광 제어 신호가 인가되는 게이트 단자, 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제2 트랜지스터, 제3 노드에 연결되는 게이트 단자, 상기 제1 노드에 연결되는 제1 단자 및 상기 제2 트랜지스터의 상기 제1 단자에 연결되는 제2 단자를 포함하는 제3 트랜지스터, 상기 제2 노드에 연결되는 애노드 및 상기 저전원 전압에 연결되는 캐소드를 포함하는 유기 발광 다이오드, 상기 바이어스 스캔 신호가 인가되는 게이트 단자, 상기 초기화 전압에 연결되는 제1 단자 및 상기 제2 노드에 연결되는 제2 단자를 포함하는 제4 트랜지스터, 상기 바이어스 스캔 신호가 인가되는 게이트 단자, 상기 기준 전압에 연결되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제5 트랜지스터, 상기 데이터 스캔 신호가 인가되는 게이트 단자, 상기 데이터 신호가 인가되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제6 트랜지스터, 상기 제1 노드와 상기 제3 노드 사이에 연결되는 스토리지 커패시터, 및 상기 고전원 전압과 상기 제1 노드 사이에 연결되는 홀드 커패시터를 포함할 수 있다. 이 때, 상기 제1 내지 제6 트랜지스터들은 피모스(p-type metal oxide semiconductor; PMOS) 트랜지스터들일 수 있다.
일 실시예에 의하면, 상기 초기화 구간에서, 상기 바이어스 스캔 신호는 논리 로우(low) 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이(high) 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 문턱 전압 보상 구간에서, 상기 바이어스 스캔 신호는 논리 로우 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 데이터 스캔 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 로우 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 발광 준비 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 발광 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 가질 수 있다.
본 발명의 실시예들에 따른 화소 회로는 바이어스 스캔 신호, 데이터 스캔 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호에 기초하여 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간을 순차적으로 결정하고, 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간 각각의 길이를 바이어스 스캔 신호, 데이터 스캔 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호의 타이밍들에 기초하여 용이하게 조절(즉, 문턱 전압 보상 동작이 수행되는 보상 시간을 용이하게 조절)할 수 있다.
본 발명의 실시예들에 따른 유기 발광 표시 장치는 상기 화소 회로를 포함함으로써 고품질의 이미지를 표시할 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이다.
도 2는 도 1의 화소 회로가 동작하는 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간을 나타내는 파형도이다.
도 3은 도 1의 화소 회로의 문턱 전압 보상 구간이 조절되는 일 예를 나타내는 파형도이다.
도 4는 도 1의 화소 회로가 동작하는 일 예를 나타내는 순서도이다.
도 5a 및 도 5b는 도 1의 화소 회로의 초기화 동작을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 도 1의 화소 회로의 문턱 전압 보상 동작을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 도 1의 화소 회로의 데이터 스캔 동작을 설명하기 위한 도면들이다.
도 8a 및 도 8b는 도 1의 화소 회로의 발광 준비 동작을 설명하기 위한 도면들이다.
도 9a 및 도 9b는 도 1의 화소 회로의 발광 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예들에 따른 유기 발광 표시 장치를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 12a는 도 11의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
도 12b는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이고, 도 2는 도 1의 화소 회로가 동작하는 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간 및 발광 구간을 나타내는 파형도이며, 도 3은 도 1의 화소 회로의 문턱 전압 보상 구간이 조절되는 일 예를 나타내는 파형도이다.
도 1 내지 도 3을 참조하면, 화소 회로(100)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 유기 발광 다이오드(OLED), 스토리지(storage) 커패시터(C1) 및 홀드(hold) 커패시터(C2)를 포함할 수 있다. 즉, 화소 회로(100)는 6개의 트랜지스터들(T1, ..., T6) 및 2개의 커패시터들(C1, C2)을 포함하기 때문에, 6T-2C 화소 회로로 명명될 수 있다.
제1 트랜지스터(T1)는 제1 발광 제어 신호(EM1)가 인가되는 게이트 단자, 고전원 전압(ELVDD)에 연결되는 제1 단자 및 제1 노드(N1)에 연결되는 제2 단자를 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 노드(N1)에 제3 트랜지스터(T3)의 제1 단자 및 스토리지 커패시터(C1)의 제1 단자가 연결되기 때문에, 제1 트랜지스터(T1)의 제2 단자는 제3 트랜지스터(T3)의 제1 단자 및 스토리지 커패시터(C1)의 제1 단자에 연결될 수 있다. 이 때, 제1 트랜지스터(T1)는 제1 발광 제어 신호(EM1)에 기초하여 동작하므로, 제1 발광 제어 트랜지스터로 명명될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제1 트랜지스터(T1)는 피모스(p-type metal oxide semiconductor; PMOS) 트랜지스터일 수 있다. 이 경우, 제1 발광 제어 신호(EM1)가 논리 하이 레벨을 갖는 경우, 제1 트랜지스터(T1)는 턴오프될 수 있고, 제1 발광 제어 신호(EM1)가 논리 로우 레벨을 갖는 경우, 제1 트랜지스터(T1)는 턴온될 수 있다. 다른 실시예에서, 제1 트랜지스터(T1)는 엔모스(n-type metal oxide semiconductor; NMOS) 트랜지스터일 수 있다. 이 경우, 제1 발광 제어 신호(EM1)가 논리 하이 레벨을 갖는 경우, 제1 트랜지스터(T1)는 턴온될 수 있고, 제1 발광 제어 신호(EM1)가 논리 로우 레벨을 갖는 경우, 제1 트랜지스터(T1)는 턴오프될 수 있다.
제2 트랜지스터(T2)는 제2 발광 제어 신호(EM2)가 인가되는 게이트 단자, 제3 트랜지스터(T3)의 제2 단자에 연결되는 제1 단자 및 제2 노드(N2)에 연결되는 제2 단자를 포함할 수 있다. 도 1에 도시된 바와 같이, 제2 노드(N2)에 제4 트랜지스터(T4)의 제2 단자 및 유기 발광 다이오드(OLED)의 애노드가 연결되기 때문에, 제2 트랜지스터(T2)의 제2 단자는 제4 트랜지스터(T4)의 제2 단자 및 유기 발광 다이오드(OLED)의 애노드에 연결될 수 있다. 이 때, 제2 트랜지스터(T2)는 제2 발광 제어 신호(EM2)에 기초하여 동작하므로, 제2 발광 제어 트랜지스터로 명명될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제2 트랜지스터(T2)는 피모스 트랜지스터일 수 있다. 이 경우, 제2 발광 제어 신호(EM2)가 논리 하이 레벨을 갖는 경우, 제2 트랜지스터(T2)는 턴오프될 수 있고, 제2 발광 제어 신호(EM2)가 논리 로우 레벨을 갖는 경우, 제2 트랜지스터(T2)는 턴온될 수 있다. 다른 실시예에서, 제2 트랜지스터(T2)는 엔모스 트랜지스터일 수 있다. 이 경우, 제2 발광 제어 신호(EM2)가 논리 하이 레벨을 갖는 경우, 제2 트랜지스터(T2)는 턴온될 수 있고, 제2 발광 제어 신호(EM2)가 논리 로우 레벨을 갖는 경우, 제2 트랜지스터(T2)는 턴오프될 수 있다.
제3 트랜지스터(T3)는 제3 노드(N3)에 연결되는 게이트 단자, 제1 노드(N1)에 연결되는 제1 단자 및 제2 트랜지스터(T2)의 제1 단자에 연결되는 제2 단자를 포함할 수 있다. 도 1에 도시된 바와 같이, 제3 노드(N3)에 스토리지 커패시터(C1)의 제2 단자, 제5 트랜지스터(T5)의 제2 단자 및 제6 트랜지스터(T6)의 제2 단자가 연결되기 때문에, 제3 트랜지스터(T3)의 게이트 단자는 스토리지 커패시터(C1)의 제2 단자, 제5 트랜지스터(T5)의 제2 단자 및 제6 트랜지스터(T6)의 제2 단자에 연결될 수 있다. 이 때, 제3 트랜지스터(T3)는 구동 트랜지스터로 명명될 수 있다. 즉, 제3 트랜지스터(T3)는 제3 트랜지스터(T3)의 게이트 단자에 인가된 전압(즉, 제3 노드(N3)에 인가된 전압)에 기초하여 유기 발광 다이오드(OLED)에 흐르는 전류를 조절할 수 있고, 그에 따라, 유기 발광 다이오드(OLED)의 발광 휘도가 조절되어 계조가 표현될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제3 트랜지스터(T3)는 피모스 트랜지스터일 수 있다. 이 경우, 제3 노드(N3)에 인가된 전압이 제3 트랜지스터(T3)의 턴온 레벨보다 높은 논리 하이 레벨을 갖는 경우, 제3 트랜지스터(T3)는 턴오프될 수 있고, 제3 노드(N3)에 인가된 전압이 제3 트랜지스터(T3)의 턴온 레벨보다 낮은 논리 로우 레벨을 갖는 경우, 제3 트랜지스터(T3)는 턴온될 수 있다. 다른 실시예에서, 제3 트랜지스터(T3)는 엔모스 트랜지스터일 수 있다. 이 경우, 제3 노드(N3)에 인가된 전압이 제3 트랜지스터(T3)의 턴온 레벨보다 높은 논리 하이 레벨을 갖는 경우, 제3 트랜지스터(T3)는 턴온될 수 있고, 제3 노드(N3)에 인가된 전압이 제3 트랜지스터(T3)의 턴온 레벨보다 낮은 논리 로우 레벨을 갖는 경우, 제3 트랜지스터(T3)는 턴오프될 수 있다.
제4 트랜지스터(T4)는 바이어스 스캔 신호(SCAN-BIAS)가 인가되는 게이트 단자, 초기화 전압(Vint)에 연결되는 제1 단자 및 제2 노드(N2)에 연결되는 제2 단자를 포함할 수 있다. 도 1에 도시된 바와 같이, 제4 트랜지스터(T4)의 제2 단자가 제2 노드(N2)에 연결되기 때문에, 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 제4 트랜지스터(T4)가 턴온되는 경우, 초기화 전압(Vint)이 제2 노드(N2)로 전달될 수 있다. 이 때, 제4 트랜지스터(T4)는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 동작하므로, 제1 바이어스 트랜지스터로 명명될 수 있다. 한편, 제4 트랜지스터(T4)의 게이트 단자와 제5 트랜지스터(T5)의 게이트 단자가 서로 연결되어 있기 때문에, 제4 트랜지스터(T4)와 제5 트랜지스터(T5)는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 동시에 턴온되거나 또는 턴오프될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제4 트랜지스터(T4)는 피모스 트랜지스터일 수 있다. 이 경우, 바이어스 스캔 신호(SCAN-BIAS)가 논리 하이 레벨을 갖는 경우, 제4 트랜지스터(T4)는 턴오프될 수 있고, 바이어스 스캔 신호(SCAN-BIAS)가 논리 로우 레벨을 갖는 경우, 제4 트랜지스터(T4)는 턴온될 수 있다. 다른 실시예에서, 제4 트랜지스터(T4)는 엔모스 트랜지스터일 수 있다. 이 경우, 바이어스 스캔 신호(SCAN-BIAS)가 논리 하이 레벨을 갖는 경우, 제4 트랜지스터(T4)는 턴온될 수 있고, 바이어스 스캔 신호(SCAN-BIAS)가 논리 로우 레벨을 갖는 경우, 제4 트랜지스터(T4)는 턴오프될 수 있다.
제5 트랜지스터(T5)는 바이어스 스캔 신호(SCAN-BIAS)가 인가되는 게이트 단자, 기준 전압(Vref)에 연결되는 제1 단자 및 제3 노드(N3)에 연결되는 제2 단자를 포함할 수 있다. 도 1에 도시된 바와 같이, 제5 트랜지스터(T5)의 제2 단자가 제3 노드(N3)에 연결되기 때문에, 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 제5 트랜지스터(T5)가 턴온되는 경우, 기준 전압(Vref)이 제3 노드(N3)로 전달될 수 있다. 이 때, 제5 트랜지스터(T5)는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 동작하므로, 제2 바이어스 트랜지스터로 명명될 수 있다. 한편, 제5 트랜지스터(T5)의 게이트 단자와 제4 트랜지스터(T4)의 게이트 단자가 서로 연결되어 있기 때문에, 제5 트랜지스터(T5)와 제4 트랜지스터(T4)는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 동시에 턴온되거나 또는 턴오프될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제5 트랜지스터(T5)는 피모스 트랜지스터일 수 있다. 이 경우, 바이어스 스캔 신호(SCAN-BIAS)가 논리 하이 레벨을 갖는 경우, 제5 트랜지스터(T5)는 턴오프될 수 있고, 바이어스 스캔 신호(SCAN-BIAS)가 논리 로우 레벨을 갖는 경우, 제5 트랜지스터(T5)는 턴온될 수 있다. 다른 실시예에서, 제5 트랜지스터(T5)는 엔모스 트랜지스터일 수 있다. 이 경우, 바이어스 스캔 신호(SCAN-BIAS)가 논리 하이 레벨을 갖는 경우, 제5 트랜지스터(T5)는 턴온될 수 있고, 바이어스 스캔 신호(SCAN-BIAS)가 논리 로우 레벨을 갖는 경우, 제5 트랜지스터(T5)는 턴오프될 수 있다.
제6 트랜지스터(T6)는 데이터 스캔 신호(SCAN-DATA)가 인가되는 게이트 단자, 데이터 신호(DATA)가 인가되는 제1 단자 및 제3 노드(N3)에 연결되는 제2 단자를 포함할 수 있다. 도 1에 도시된 바와 같이, 제6 트랜지스터(T6)의 제2 단자가 제3 노드(N3)에 연결되기 때문에, 데이터 스캔 신호(SCAN-DATA)에 기초하여 제6 트랜지스터(T6)가 턴온되는 경우, 데이터 신호(DATA)(즉, 데이터 전압)가 제3 노드(N3)로 전달될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제6 트랜지스터(T6)는 피모스 트랜지스터일 수 있다. 이 경우, 데이터 스캔 신호(SCAN-DATA)가 논리 하이 레벨을 갖는 경우, 제6 트랜지스터(T6)는 턴오프될 수 있고, 데이터 스캔 신호(SCAN-DATA)가 논리 로우 레벨을 갖는 경우, 제6 트랜지스터(T6)는 턴온될 수 있다. 다른 실시예에서, 제6 트랜지스터(T6)는 엔모스 트랜지스터일 수 있다. 이 경우, 데이터 스캔 신호(SCAN-DATA)가 논리 하이 레벨을 갖는 경우, 제6 트랜지스터(T6)는 턴온될 수 있고, 데이터 스캔 신호(SCAN-DATA)가 논리 로우 레벨을 갖는 경우, 제6 트랜지스터(T6)는 턴오프될 수 있다. 상술한 바와 같이, 화소 회로(100)는 6개의 트랜지스터들(T1, ..., T6)을 포함할 수 있고, 6개의 트랜지스터들(T1, ..., T6)은 각각 피모스 트랜지스터 또는 엔모스 트랜지스터일 수 있다. 다만, 설명의 편의를 위해, 본 명세서에서는 화소 회로(100)에 포함된 제1 내지 제6 트랜지스터들(T1, ..., T6)을 피모스 트랜지스터들로 가정하여 설명하기로 한다.
유기 발광 다이오드(OLED)는 제2 노드(N2)에 연결되는 애노드(anode) 및 저전원 전압(ELVSS)에 연결되는 캐소드(cathode)를 포함할 수 있다. 도 1에 도시된 바와 같이, 제2 노드(N2)에 제2 트랜지스터(T2)의 제2 단자 및 제4 트랜지스터(T4)의 제2 단자가 연결되기 때문에, 유기 발광 다이오드(OLED)의 애노드는 제2 트랜지스터(T2)의 제2 단자 및 제4 트랜지스터(T4)의 제2 단자에 연결될 수 있다. 스토리지 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 다시 말하면, 스토리지 커패시터(C1)의 제1 단자는 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(C1)의 제2 단자는 제3 노드(N3)에 연결될 수 있다. 홀드 커패시터(C2)는 고전원 전압(ELVDD)과 제1 노드(N1) 사이에 연결될 수 있다. 즉, 홀드 커패시터(C2)의 제1 단자는 고전원 전압(ELVDD)에 연결될 수 있고, 홀드 커패시터(C2)의 제2 단자는 제1 노드(N1)에 연결될 수 있다. 그 결과, 제1 트랜지스터(T1)의 턴온 또는 턴오프에 따라, 화소 회로(100) 내의 커패시터 구성은 달라질 수 있다. 예를 들어, 제1 트랜지스터(T1)가 제1 발광 제어 신호(EM1)에 기초하여 턴오프되는 경우, 스토리지 커패시터(C1)와 홀드 커패시터(C2)는 고전원 전압(ELVDD)과 제3 노드(N3) 사이에 존재할 수 있다. 따라서, 제3 노드(N3)의 전압 변화가 스토리지 커패시터(C1)와 홀드 커패시터(C2)에 의해 분배되기 때문에, 제3 노드(N3)의 전압 변화의 일부만이 제1 노드(N1)의 전압에 반영될 수 있다. 반면에, 제1 트랜지스터(T1)가 제1 발광 제어 신호(EM1)에 기초하여 턴온되는 경우, 스토리지 커패시터(C1)만이 고전원 전압(ELVDD)과 제3 노드(N3) 사이에 존재할 수 있다. 따라서, 제1 노드(N1)의 전압 변화는 제3 노드(N3)의 전압에 그대로 반영될 수 있다.
도 2에 도시된 바와 같이, 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)에 기초하여 초기화 구간(IP), 문턱 전압 보상 구간(CP), 데이터 스캔 구간(SP), 발광 준비 구간(EIP) 및 발광 구간(EP)이 순차적으로 결정될 수 있다. 구체적으로, 초기화 구간(IP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 로우 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 초기화 구간에서는, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴온되고, 제6 트랜지스터(T6)는 턴오프될 수 있다. 이후, 문턱 전압 보상 구간(CP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 로우 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 하이 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 문턱 전압 보상 구간(CP)에서는, 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴온되고, 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)는 턴오프될 수 있다. 다음, 데이터 스캔 구간(SP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 로우 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 하이 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 하이 레벨을 가질 수 있다. 따라서, 데이터 스캔 구간(SP)에서는, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴오프되고, 제6 트랜지스터(T6)는 턴온될 수 있다. 이후, 발광 준비 구간(EIP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 하이 레벨을 가질 수 있다. 따라서, 발광 준비 구간(EIP)에서는, 제1 트랜지스터(T1)는 턴온되고, 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴오프될 수 있다. 다음, 발광 구간(EP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 발광 구간(EP)에서는, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴온되고, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴오프될 수 있다. 다만, 초기화 구간(IP), 문턱 전압 보상 구간(CP), 데이터 스캔 구간(SP), 발광 준비 구간(EIP) 및 발광 구간(EP) 각각에 대해서는 도 4 내지 도 9b를 참조하여 상세히 설명하기로 한다.
상술한 바와 같이, 초기화 구간(IP), 문턱 전압 보상 구간(CP), 데이터 스캔 구간(SP), 발광 준비 구간(EIP) 및 발광 구간(EP)이 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)에 기초하여 결정되기 때문에, 초기화 구간(IP), 문턱 전압 보상 구간(CP), 데이터 스캔 구간(SP), 발광 준비 구간(EIP) 및 발광 구간(EP) 각각의 길이는 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)의 타이밍들을 변경하는 방식으로 조절될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 화소 회로(100)의 문턱 전압 보상 구간(CP)의 길이가 요구되는 조건보다 짧다고 판단되면, 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)의 타이밍들을 조절(즉, CONT로 표시)하여 화소 회로(100)의 문턱 전압 보상 구간(CP)의 길이를 길게 만들 수 있다(즉, CP1->CP2로 표시). 이와 같이, 화소 회로(100)는 문턱 전압 보상 동작이 수행되는 보상 시간을 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)의 타이밍들을 변경하는 방식으로 용이하게 조절할 수 있으므로, 유기 발광 표시 장치가 대형화됨에 따라(즉, 해상도 증가) 일 수평 주기(1H)의 시간이 감소(예를 들어, FHD(1920
Figure 112022024560599-pat00001
1080)의 경우 1
Figure 112022024560599-pat00002
60Hz
Figure 112022024560599-pat00003
1920line = 약 8.68
Figure 112022024560599-pat00004
sec, QHD(2560
Figure 112022024560599-pat00005
1440)의 경우 1
Figure 112022024560599-pat00006
60Hz
Figure 112022024560599-pat00007
2560line = 약 6.51
Figure 112022024560599-pat00008
sec, UHD(3840
Figure 112022024560599-pat00009
2160)의 경우 1
Figure 112022024560599-pat00010
60Hz
Figure 112022024560599-pat00011
3680line = 약 4.34
Figure 112022024560599-pat00012
sec)하더라도, 각 화소 회로(100) 내에서 문턱 전압 보상 동작이 수행되는 보상 시간은 충분히 확보될 수 있다.
도 4는 도 1의 화소 회로가 동작하는 일 예를 나타내는 순서도이고, 도 5a 및 도 5b는 도 1의 화소 회로의 초기화 동작을 설명하기 위한 도면들이며, 도 6a 및 도 6b는 도 1의 화소 회로의 문턱 전압 보상 동작을 설명하기 위한 도면들이고, 도 7a 및 도 7b는 도 1의 화소 회로의 데이터 스캔 동작을 설명하기 위한 도면들이며, 도 8a 및 도 8b는 도 1의 화소 회로의 발광 준비 동작을 설명하기 위한 도면들이고, 도 9a 및 도 9b는 도 1의 화소 회로의 발광 동작을 설명하기 위한 도면들이다.
도 4 내지 도 9b를 참조하면, 화소 회로(100)는 초기화 구간(IP)에서 초기화 동작을 수행(S110)하고, 문턱 전압 보상 구간(CP)에서 문턱 전압 보상 동작을 수행(S120)하며, 데이터 스캔 구간(SP)에서 데이터 스캔 동작을 수행(S130)하고, 발광 준비 구간(EIP)에서 발광 준비 동작을 수행(S140)하며, 발광 구간(EP)에서 발광 동작을 수행(S150)할 수 있다. 이하, 화소 회로(100)가 순차적으로 수행하는 초기화 동작, 문턱 전압 보상 동작, 데이터 스캔 동작, 발광 준비 동작 및 발광 동작에 대해 구체적으로 설명하기로 한다.
도 5a 및 도 5b는 화소 회로(100)의 초기화 구간(IP)을 보여주고 있다. 도 5a에 도시된 바와 같이, 초기화 구간(IP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 로우 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 도 5b에 도시된 바와 같이, 제1 트랜지스터(T1)는 논리 로우 레벨을 갖는 제1 발광 제어 신호(EM1)에 기초하여 턴온(즉, ON으로 표시)되고, 제2 트랜지스터(T2)는 논리 로우 레벨을 갖는 제2 발광 제어 신호(EM2)에 기초하여 턴온(즉, ON으로 표시)되며, 제4 트랜지스터(T4)는 논리 로우 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴온(즉, ON으로 표시)되고, 제5 트랜지스터(T5)는 논리 로우 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴온(즉, ON으로 표시)되며, 제6 트랜지스터(T6)는 논리 하이 레벨을 갖는 데이터 스캔 신호(SCAN-DATA)에 기초하여 턴오프(즉, OFF로 표시)될 수 있다. 그 결과, 초기화 구간(IP)에서는, 기준 전압(Vref)이 제5 트랜지스터(T5)를 거쳐 제3 노드(N3)로 전달되고, 초기화 전압(Vint)이 제4 트랜지스터(T4)를 거쳐 제2 노드(N2)로 전달되며, 고전원 전압(ELVDD)이 제1 트랜지스터(T1)를 거쳐 제1 노드(N1)로 전달됨으로써, 제3 노드(N3), 제2 노드(N2) 및 제1 노드(N1)가 기준 전압(Vref), 초기화 전압(Vint) 및 고전원 전압(ELVDD)로 각각 초기화될 수 있다. 이와 같이, 초기화 구간(IP)에서, 제3 트랜지스터(T3)의 게이트 단자의 전압은 기준 전압(Vref)이 되고, 제3 트랜지스터(T3)의 제1 단자(즉, 소스 단자)의 전압은 고전원 전압(ELVDD)이 되며, 제3 트랜지스터(T3)의 제2 단자(즉, 드레인 단자)의 전압은 초기화 전압(Vint)이 될 수 있다.
도 6a 및 도 6b는 화소 회로(100)의 문턱 전압 보상 구간(CP)을 보여주고 있다. 도 6a에 도시된 바와 같이, 문턱 전압 보상 구간(CP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 로우 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 하이 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 도 6b에 도시된 바와 같이, 제1 트랜지스터(T1)는 논리 하이 레벨을 갖는 제1 발광 제어 신호(EM1)에 기초하여 턴오프(즉, OFF로 표시)되고, 제2 트랜지스터(T2)는 논리 로우 레벨을 갖는 제2 발광 제어 신호(EM2)에 기초하여 턴온(즉, ON으로 표시)되며, 제4 트랜지스터(T4)는 논리 로우 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴온(즉, ON으로 표시)되고, 제5 트랜지스터(T5)는 논리 로우 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴온(즉, ON으로 표시)되며, 제6 트랜지스터(T6)는 논리 하이 레벨을 갖는 데이터 스캔 신호(SCAN-DATA)에 기초하여 턴오프(즉, OFF로 표시)될 수 있다. 그 결과, 문턱 전압 보상 구간(CP)에서는, 기준 전압(Vref)이 제5 트랜지스터(T5)를 거쳐 제3 노드(N3)로 전달되고, 초기화 전압(Vint)이 제4 트랜지스터(T4)를 거쳐 제2 노드(N2)로 전달될 수 있다. 그러나, 제1 트랜지스터(T1)가 턴오프되기 때문에 고전원 전압(ELVDD)는 제1 노드(N1)로 전달되지 않기 때문에, 기준 전압(Vref)에서 제3 트랜지스터(T3)의 문턱 전압(Vth)을 감한 전압(Vref-Vth)이 제1 노드(N1)의 전압(Vref-Vth)으로 될 수 있다(즉, 소스 팔로윙(source following)을 통한 문턱 전압 보상 동작으로 명명). 이 때, 제3 트랜지스터(T3)는 피모스 트랜지스터로 문턱 전압(Vth)이 음(negative)이기 때문에, 제1 노드(N1)의 전압(Vref-Vth)은 실질적으로 기준 전압(Vref)보다 큰 전압에 해당한다. 이와 같이, 문턱 전압 보상 구간(CP)에서, 제3 트랜지스터(T3)의 게이트 단자의 전압은 기준 전압(Vref)이 되고, 제3 트랜지스터(T3)의 제1 단자(즉, 소스 단자)의 전압은 기준 전압(Vref)에서 제3 트랜지스터(T3)의 문턱 전압(Vth)을 감한 전압(Vref-Vth)이 되며, 제3 트랜지스터(T3)의 제2 단자(즉, 드레인 단자)의 전압은 초기화 전압(Vint)이 될 수 있다.
도 7a 및 도 7b는 화소 회로(100)의 데이터 스캔 구간(SP)을 보여주고 있다. 도 7a에 도시된 바와 같이, 데이터 스캔 구간(SP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 로우 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 하이 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 하이 레벨을 가질 수 있다. 따라서, 도 7b에 도시된 바와 같이, 제1 트랜지스터(T1)는 논리 하이 레벨을 갖는 제1 발광 제어 신호(EM1)에 기초하여 턴오프(즉, OFF로 표시)되고, 제2 트랜지스터(T2)는 논리 하이 레벨을 갖는 제2 발광 제어 신호(EM2)에 기초하여 턴오프(즉, OFF로 표시)되며, 제4 트랜지스터(T4)는 논리 하이 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴오프(즉, OFF로 표시)되고, 제5 트랜지스터(T5)는 논리 하이 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴오프(즉, OFF로 표시)되며, 제6 트랜지스터(T6)는 논리 로우 레벨을 갖는 데이터 스캔 신호(SCAN-DATA)에 기초하여 턴온(즉, ON으로 표시)될 수 있다. 그 결과, 데이터 스캔 구간(SP)에서는, 데이터 신호(DATA)(즉, 데이터 전압)가 제6 트랜지스터(T6)를 거쳐 제3 노드(N3)로 전달될 수 있다. 이 때, 데이터 신호(DATA)가 제3 노드(N3)로 전달됨에 따라 제3 노드(N3)의 전압 변화(DATA-Vref)는 제1 노드(N1)의 전압(Vref-Vth)에 영향을 줄 수 있다. 구체적으로, 데이터 스캔 구간(SP)에서 제1 트랜지스터(T1)가 턴오프되기 때문에 고전원 전압(ELVDD)과 제3 노드(N3) 사이에 스토리지 커패시터(C1)와 홀드 커패시터(C2)가 존재할 수 있다. 따라서, 제3 노드(N3)의 전압 변화(DATA-Vref)는 스토리지 커패시터(C1)와 홀드 커패시터(C2)에 의해 분배되기 때문에, 제3 노드(N3)의 전압 변화(DATA-Vref)의 일부(C1
Figure 112022024560599-pat00013
(DATA-Vref)
Figure 112022024560599-pat00043
(C1+C2))만이 제1 노드(N1)의 전압(Vref-Vth)에 더해질 수 있다. 그 결과, 데이터 스캔 구간(SP)에서, 제3 트랜지스터(T3)의 게이트 단자의 전압은 데이터 전압(DATA)이 되고, 제3 트랜지스터(T3)의 제1 단자(즉, 소스 단자)의 전압은 제1 노드(N1)의 변화된 전압(C1
Figure 112022024560599-pat00014
(DATA-Vref)
Figure 112022024560599-pat00044
(C1+C2)+Vref-Vth)이 되며, 제3 트랜지스터(T3)의 제2 단자(즉, 드레인 단자)의 전압은 초기화 전압(Vint)이 될 수 있다.
도 8a 및 도 8b는 화소 회로(100)의 발광 준비 구간(EIP)을 보여주고 있다. 도 8a에 도시된 바와 같이, 발광 준비 구간(EIP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 하이 레벨을 가질 수 있다. 따라서, 도 8b에 도시된 바와 같이, 제1 트랜지스터(T1)는 논리 로우 레벨을 갖는 제1 발광 제어 신호(EM1)에 기초하여 턴온(즉, ON으로 표시)되고, 제2 트랜지스터(T2)는 논리 하이 레벨을 갖는 제2 발광 제어 신호(EM2)에 기초하여 턴오프(즉, OFF로 표시)되며, 제4 트랜지스터(T4)는 논리 하이 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴오프(즉, OFF로 표시)되고, 제5 트랜지스터(T5)는 논리 하이 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴오프(즉, OFF로 표시)되며, 제6 트랜지스터(T6)는 논리 하이 레벨을 갖는 데이터 스캔 신호(SCAN-DATA)에 기초하여 턴오프(즉, OFF로 표시)될 수 있다. 그 결과, 발광 준비 구간(EIP)에서는, 제1 트랜지스터(T1)가 턴온되기 때문에 고전원 전압(ELVDD)과 제3 노드(N3) 사이에 스토리지 커패시터(C1)만이 존재할 수 있다. 따라서, 제1 트랜지스터(T1)가 턴온되어 제1 노드(N1)에 고전원 전압(ELVDD)이 인가됨에 따른 제1 노드(N1)의 전압 변화(ELVDD-(C1
Figure 112022024560599-pat00015
(DATA-Vref)
Figure 112022024560599-pat00045
(C1+C2)+Vref-Vth))는 제3 노드(N3)의 전압(DATA)에 그대로 더해질 수 있다. 그 결과, 발광 준비 구간(EIP)에서, 제3 트랜지스터(T3)의 게이트 단자의 전압은 제3 노드(N3)의 변화된 전압(ELVDD-C1
Figure 112022024560599-pat00016
(DATA-Vref)
Figure 112022024560599-pat00046
(C1+C2)-Vref+Vth+DATA)이 되고, 제3 트랜지스터(T3)의 제1 단자(즉, 소스 단자)의 전압은 고전원 전압(ELVDD)이 되며, 제3 트랜지스터(T3)의 제2 단자(즉, 드레인 단자)의 전압은 초기화 전압(Vint)이 될 수 있다.
도 9a 및 도 9b는 화소 회로(100)의 발광 구간(EP)을 보여주고 있다. 도 9a에 도시된 바와 같이, 발광 구간(EP)에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 도 9b에 도시된 바와 같이, 제1 트랜지스터(T1)는 논리 로우 레벨을 갖는 제1 발광 제어 신호(EM1)에 기초하여 턴온(즉, ON으로 표시)되고, 제2 트랜지스터(T2)는 논리 로우 레벨을 갖는 제2 발광 제어 신호(EM2)에 기초하여 턴온(즉, ON으로 표시)되며, 제4 트랜지스터(T4)는 논리 하이 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴오프(즉, OFF로 표시)되고, 제5 트랜지스터(T5)는 논리 하이 레벨을 갖는 바이어스 스캔 신호(SCAN-BIAS)에 기초하여 턴오프(즉, OFF로 표시)되며, 제6 트랜지스터(T6)는 논리 하이 레벨을 갖는 데이터 스캔 신호(SCAN-DATA)에 기초하여 턴오프(즉, OFF로 표시)될 수 있다. 이 때, 유기 발광 다이오드(OLED)에 흐르는 전류(Ioled)는 제3 트랜지스터(T3)의 게이트-소스 전압(Vgs)으로부터 제3 트랜지스터(T3)의 문턱 전압(Vth)를 감한 전압의 제곱에 비례하기 때문에, 아래 [수학식 1]에 나타난 바와 같이, 유기 발광 다이오드에 흐르는 전류(Ioled)는 제3 트랜지스터(T3)의 문턱 전압(Vth)에 영향을 받지 않을 수 있다.
[수학식 1]
Ioled = K
Figure 112015104940468-pat00017
(Vgs-Vth)^2
= K
Figure 112015104940468-pat00018
(Vg-Vs-Vth)^2
= K
Figure 112015104940468-pat00019
(ELVDD-C1
Figure 112015104940468-pat00020
(DATA-Vref)
Figure 112015104940468-pat00021
(C1+C2)-Vref+Vth+DATA-ELVDD-Vth)^2
= K
Figure 112015104940468-pat00022
(DATA-Vref-C1
Figure 112015104940468-pat00023
(DATA-Vref)
Figure 112015104940468-pat00024
(C1+C2))^2
(단, K는 상수이고, Vg는 제3 트랜지스터(T3)의 게이트 단자의 전압이며, Vs는 제3 트랜지스터(T3)의 소스 단자의 전압이다.)
상술한 바와 같이, 화소 회로(100)는 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)에 기초하여 초기화 구간(IP), 문턱 전압 보상 구간(CP), 데이터 스캔 구간(SP), 발광 준비 구간(EIP) 및 발광 구간(EP)을 순차적으로 결정하고, 초기화 구간(IP), 문턱 전압 보상 구간(CP), 데이터 스캔 구간(SP), 발광 준비 구간(EIP) 및 발광 구간(EP) 각각의 길이를 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)의 타이밍들에 기초하여 용이하게 조절(즉, 문턱 전압 보상 동작이 수행되는 보상 시간을 용이하게 조절)할 수 있다. 따라서, 화소 회로(100)를 포함하는 유기 발광 표시 장치는 대형화(즉, 해상도 증가)되어 일 수평 주기(1H)의 시간이 감소하더라도, 각 화소 회로(100) 내에서 문턱 전압 보상 동작을 충분히 수행할 수 있다. 그 결과, 화소 회로(100)를 포함하는 유기 발광 표시 장치는 구동 트랜지스터 즉, 제3 트랜지스터(T3)의 문턱 전압 편차에 기인한 이미지 품질 저하를 효과적으로 방지함으로써 고품질의 이미지를 표시할 수 있다.
도 10은 본 발명의 실시예들에 따른 유기 발광 표시 장치를 나타내는 블록도이다.
도 10을 참조하면, 유기 발광 표시 장치(500)는 표시 패널(510), 데이터 구동부(520), 스캔 구동부(530), 발광 구동부(540), 타이밍 제어부(550) 및 전원 공급부(560)를 포함할 수 있다.
표시 패널(510)은 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간으로 순차적으로 이루어진 동작 구간들에 기초하여 동작하는 화소 회로(511)들을 포함할 수 있다. 실시예에 따라, 표시 패널(510) 내에서 화소 회로(511)들은 매트릭스 형태로 배열될 수 있다. 표시 패널(510)은 데이터 라인들을 통해 데이터 구동부(520)에 연결될 수 있고, 스캔 라인들(예를 들어, 바이어스 스캔 신호(SCAN-BIAS)를 전달하기 위한 제1 스캔 라인들 및 데이터 스캔 신호(SCAN-DATA)를 전달하기 위한 제2 스캔 라인들을 포함함)을 통해 스캔 구동부(530)에 연결될 수 있으며, 발광 제어 라인들(예를 들어, 제1 발광 제어 신호(EM1)를 전달하기 위한 제1 발광 제어 라인들 및 제2 발광 제어 신호(EM2)를 전달하기 위한 제2 발광 제어 라인들을 포함함)을 통해 발광 구동부(540)에 연결될 수 있다. 데이터 구동부(520)는 데이터 라인들을 통해 데이터 신호(DATA)(즉, 데이터 전압)를 표시 패널(510)에 제공할 수 있다. 스캔 구동부(530)는 스캔 라인들을 통해 동작 구간들 각각마다 결정된 논리 레벨을 가진 바이어스 스캔 신호(SCAN-BIAS) 및 데이터 스캔 신호(SCAN-DATA)를 화소 회로(511)들에 제공할 수 있다. 한편, 도 10에서는 하나의 스캔 구동부(530)가 도시되어 있으나, 실시예에 따라, 스캔 구동부(530)는 바이어스 스캔 신호(SCAN-BIAS)를 제공하기 위한 스캔 구동부와 데이터 스캔 신호(SCAN-DATA)를 제공하기 위한 스캔 구동부로 분리될 수 있다. 발광 구동부(540)는 발광 제어 라인들을 통해 동작 구간들 각각마다 결정된 논리 레벨을 가진 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)를 화소 회로(511)들에 제공할 수 있다. 한편, 도 10에서는 하나의 발광 구동부(540)가 도시되어 있으나, 실시예에 따라, 발광 구동부(540)는 제1 발광 제어 신호(EM1)를 제공하기 위한 발광 구동부와 제2 발광 제어 신호(EM2)를 제공하기 위한 발광 구동부로 분리될 수 있다. 타이밍 제어부(550)는 제어 신호들(CTL(1), CTL(2), CTL(3))을 생성하여 데이터 구동부(520), 스캔 구동부(530) 및 발광 구동부(540)를 제어할 수 있다. 전원 공급부(560)는 표시 패널(510)에 각 화소 회로(511)의 동작에 필요한 전압(VOL)을 공급할 수 있다. 예를 들어, 상기 전압(VOL)은 기준 전압, 초기화 전압, 고전원 전압 및 저전원 전압을 포함할 수 있다.
상술한 바와 같이, 표시 패널(510) 내 화소 회로(511)들 각각은 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)에 기초하여 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간을 순차적으로 결정하고, 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간 각각의 길이를 바이어스 스캔 신호(SCAN-BIAS), 데이터 스캔 신호(SCAN-DATA), 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)의 타이밍들에 기초하여 용이하게 조절할 수 있다. 이를 위해, 화소 회로(511)는 제1 발광 제어 신호(EM1)가 인가되는 게이트 단자, 고전원 전압에 연결되는 제1 단자 및 제1 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터, 제2 발광 제어 신호(EM2)가 인가되는 게이트 단자, 제3 트랜지스터의 제2 단자에 연결되는 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제2 트랜지스터, 제3 노드에 연결되는 게이트 단자, 제1 노드에 연결되는 제1 단자 및 제2 트랜지스터의 제1 단자에 연결되는 제2 단자를 포함하는 제3 트랜지스터, 제2 노드에 연결되는 애노드 및 저전원 전압에 연결되는 캐소드를 포함하는 유기 발광 다이오드, 바이어스 스캔 신호(SCAN-BIAS)가 인가되는 게이트 단자, 초기화 전압에 연결되는 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제4 트랜지스터, 바이어스 스캔 신호(SCAN-BIAS)가 인가되는 게이트 단자, 기준 전압에 연결되는 제1 단자 및 제3 노드에 연결되는 제2 단자를 포함하는 제5 트랜지스터, 데이터 스캔 신호(SCAN-DATA)가 인가되는 게이트 단자, 데이터 신호(DATA)가 인가되는 제1 단자 및 제3 노드에 연결되는 제2 단자를 포함하는 제6 트랜지스터, 제1 노드와 제3 노드 사이에 연결되는 스토리지 커패시터, 및 고전원 전압과 제1 노드 사이에 연결되는 홀드 커패시터를 포함할 수 있다.
구체적으로, 화소 회로(511)의 초기화 구간에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 로우 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 화소 회로(511)의 초기화 구간에서는, 제1 트랜지스터, 제2 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터는 턴온되고, 제6 트랜지스터는 턴오프될 수 있다. 이후, 화소 회로(511)의 문턱 전압 보상 구간에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 로우 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 하이 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 화소 회로(511)의 문턱 전압 보상 구간에서는, 제2 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터는 턴온되고, 제1 트랜지스터 및 제6 트랜지스터는 턴오프될 수 있다. 다음, 화소 회로(511)의 데이터 스캔 구간에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 로우 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 하이 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 하이 레벨을 가질 수 있다. 따라서, 화소 회로(511)의 데이터 스캔 구간에서는, 제1 트랜지스터, 제2 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터는 턴오프되고, 제6 트랜지스터는 턴온될 수 있다. 이후, 화소 회로(511)의 발광 준비 구간에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 하이 레벨을 가질 수 있다. 따라서, 화소 회로(511)의 발광 준비 구간에서는, 제1 트랜지스터는 턴온되고, 제2 트랜지스터, 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터는 턴오프될 수 있다. 다음, 화소 회로(511)의 발광 구간에서, 바이어스 스캔 신호(SCAN-BIAS)는 논리 하이 레벨을 갖고, 데이터 스캔 신호(SCAN-DATA)는 논리 하이 레벨을 가지며, 제1 발광 제어 신호(EM1)는 논리 로우 레벨을 갖고, 제2 발광 제어 신호(EM2)는 논리 로우 레벨을 가질 수 있다. 따라서, 화소 회로(511)의 발광 구간에서는, 제1 트랜지스터 및 제2 트랜지스터는 턴온되고, 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터는 턴오프될 수 있다. 이와 같이, 유기 발광 표시 장치(500)는 문턱 전압 보상 동작이 수행되는 보상 시간을 용이하게 조절 가능한 구조를 가진 화소 회로(511)를 포함함으로써 사용자에게 고품질의 이미지를 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 12a는 도 11의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 12b는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 11 내지 도 12b를 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 유기 발광 표시 장치(1060)를 포함할 수 있다. 이 때, 유기 발광 표시 장치(1060)는 도 10의 유기 발광 표시 장치(500)에 상응할 수 있다. 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 12a에 도시된 바와 같이, 전자 기기(1000)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 12b에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 전자 기기(1000)는 그에 한정되지 않는다. 예를 들어, 전자 기기(1000)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro processor), 중앙 처리 유닛, 어플리케이션 프로세서 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 스토리지 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다.
유기 발광 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 유기 발광 표시 장치(1060)는 입출력 장치(1040)에 포함될 수도 있다. 상술한 바와 같이, 유기 발광 표시 장치(1060)는 바이어스 스캔 신호, 데이터 스캔 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호에 기초하여 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간을 순차적으로 결정하고, 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간 각각의 길이를 바이어스 스캔 신호, 데이터 스캔 신호, 제1 발광 제어 신호 및 제2 발광 제어 신호의 타이밍들에 기초하여 용이하게 조절 가능한 화소 회로를 포함함으로써 고품질의 이미지를 표시할 수 있다. 이를 위해, 유기 발광 표시 장치(1060)는 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간으로 순차적으로 이루어진 동작 구간들에 기초하여 동작하는 화소 회로들을 포함하는 표시 패널, 화소 회로들에 데이터 신호를 제공하는 데이터 구동부, 화소 회로들에 상기 동작 구간들 각각마다 결정된 논리 레벨을 가진 바이어스 스캔 신호 및 데이터 스캔 신호를 제공하는 스캔 구동부, 화소 회로들에 상기 동작 구간들 각각마다 결정된 논리 레벨을 가진 제1 발광 제어 신호 및 제2 발광 제어 신호를 제공하는 발광 구동부, 데이터 구동부, 스캔 구동부 및 발광 구동부를 제어하는 타이밍 제어부, 및 화소 회로들에 기준 전압, 초기화 전압, 고전원 전압 및 저전원 전압을 공급하는 전원 공급부를 포함할 수 있다.
한편, 유기 발광 표시 장치(1060)에 포함된 각 화소 회로는 제1 발광 제어 신호가 인가되는 게이트 단자, 고전원 전압에 연결되는 제1 단자 및 제1 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터, 제2 발광 제어 신호가 인가되는 게이트 단자, 제3 트랜지스터의 제2 단자에 연결되는 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제2 트랜지스터, 제3 노드에 연결되는 게이트 단자, 제1 노드에 연결되는 제1 단자 및 제2 트랜지스터의 제1 단자에 연결되는 제2 단자를 포함하는 제3 트랜지스터, 제2 노드에 연결되는 애노드 및 저전원 전압에 연결되는 캐소드를 포함하는 유기 발광 다이오드, 바이어스 스캔 신호가 인가되는 게이트 단자, 초기화 전압에 연결되는 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제4 트랜지스터, 바이어스 스캔 신호가 인가되는 게이트 단자, 기준 전압에 연결되는 제1 단자 및 제3 노드에 연결되는 제2 단자를 포함하는 제5 트랜지스터, 데이터 스캔 신호가 인가되는 게이트 단자, 데이터 신호가 인가되는 제1 단자 및 제3 노드에 연결되는 제2 단자를 포함하는 제6 트랜지스터, 제1 노드와 제3 노드 사이에 연결되는 스토리지 커패시터, 및 고전원 전압과 제1 노드 사이에 연결되는 홀드 커패시터를 포함할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 화소 회로 T1: 제1 트랜지스터
T2: 제2 트랜지스터 T3: 제3 트랜지스터
T4: 제4 트랜지스터 T5: 제5 트랜지스터
T6: 제6 트랜지스터 C1: 스토리지 커패시터
C2: 홀드 커패시터 500: 유기 발광 표시 장치
510: 표시 패널 520: 데이터 구동부
530: 스캔 구동부 540: 발광 구동부
550: 타이밍 제어부 560: 전원 공급부

Claims (20)

  1. 제1 발광 제어 신호가 인가되는 게이트 단자, 고전원 전압에 연결되는 제1 단자 및 제1 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터;
    제2 발광 제어 신호가 인가되는 게이트 단자, 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제2 트랜지스터;
    제3 노드에 연결되는 게이트 단자, 상기 제1 노드에 연결되는 제1 단자 및 상기 제2 트랜지스터의 상기 제1 단자에 연결되는 제2 단자를 포함하는 제3 트랜지스터;
    상기 제2 노드에 연결되는 애노드 및 저전원 전압에 연결되는 캐소드를 포함하는 유기 발광 다이오드;
    바이어스 스캔 신호가 인가되는 게이트 단자, 초기화 전압에 연결되는 제1 단자 및 상기 제2 노드에 연결되는 제2 단자를 포함하고, 상기 바이어스 스캔 신호에 응답하여 턴온되면 상기 초기화 전압을 상기 제2 노드에 전달하는 제4 트랜지스터;
    상기 바이어스 스캔 신호가 인가되는 게이트 단자, 기준 전압에 연결되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하고, 상기 바이어스 스캔 신호에 응답하여 턴온되면 상기 기준 전압을 상기 제3 노드에 전달하는 제5 트랜지스터;
    데이터 스캔 신호가 인가되는 게이트 단자, 데이터 신호가 인가되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제6 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 연결되는 스토리지 커패시터; 및
    상기 고전원 전압과 상기 제1 노드 사이에 연결되는 홀드 커패시터를 포함하는 화소 회로.
  2. 제 1 항에 있어서, 상기 바이어스 스캔 신호, 상기 데이터 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호에 기초하여 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간이 순차적으로 결정되고, 상기 초기화 구간, 상기 문턱 전압 보상 구간, 상기 데이터 스캔 구간, 상기 발광 준비 구간 및 상기 발광 구간 각각의 길이는 상기 바이어스 스캔 신호, 상기 데이터 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호의 타이밍(timing)들에 기초하여 조절되는 것을 특징으로 하는 화소 회로.
  3. 제 2 항에 있어서, 상기 제1 내지 제6 트랜지스터들은 피모스(p-type metal oxide semiconductor; PMOS) 트랜지스터들인 것을 특징으로 하는 화소 회로.
  4. 제 3 항에 있어서, 상기 초기화 구간에서, 상기 바이어스 스캔 신호는 논리 로우(low) 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이(high) 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 갖는 것을 특징으로 하는 화소 회로.
  5. 제 4 항에 있어서, 상기 초기화 구간에서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 턴온되고, 상기 제6 트랜지스터는 턴오프되는 것을 특징으로 하는 화소 회로.
  6. 제 3 항에 있어서, 상기 문턱 전압 보상 구간에서, 상기 바이어스 스캔 신호는 논리 로우 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 갖는 것을 특징으로 하는 화소 회로.
  7. 제 6 항에 있어서, 상기 문턱 전압 보상 구간에서, 상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 턴온되고, 상기 제1 트랜지스터 및 상기 제6 트랜지스터는 턴오프되는 것을 특징으로 하는 화소 회로.
  8. 제 3 항에 있어서, 상기 데이터 스캔 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 로우 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 갖는 것을 특징으로 하는 화소 회로.
  9. 제 8 항에 있어서, 상기 데이터 스캔 구간에서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 턴오프되고, 상기 제6 트랜지스터는 턴온되는 것을 특징으로 하는 화소 회로.
  10. 제 3 항에 있어서, 상기 발광 준비 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 갖는 것을 특징으로 하는 화소 회로.
  11. 제 10 항에 있어서, 상기 발광 준비 구간에서, 상기 제1 트랜지스터는 턴온되고, 상기 제2 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 턴오프되는 것을 특징으로 하는 화소 회로.
  12. 제 3 항에 있어서, 상기 발광 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 갖는 것을 특징으로 하는 화소 회로.
  13. 제 12 항에 있어서, 상기 발광 구간에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴온되고, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 턴오프되는 것을 특징으로 하는 화소 회로.
  14. 초기화 구간, 문턱 전압 보상 구간, 데이터 스캔 구간, 발광 준비 구간 및 발광 구간으로 순차적으로 이루어진 동작 구간들에 기초하여 동작하는 복수의 화소 회로들을 포함하는 표시 패널;
    상기 화소 회로들에 데이터 신호를 제공하는 데이터 구동부;
    상기 화소 회로들에 상기 동작 구간들 각각마다 결정된 논리 레벨을 가진 바이어스 스캔 신호 및 데이터 스캔 신호를 제공하는 스캔 구동부;
    상기 화소 회로들에 상기 동작 구간들 각각마다 결정된 논리 레벨을 가진 제1 발광 제어 신호 및 제2 발광 제어 신호를 제공하는 발광 구동부;
    상기 데이터 구동부, 상기 스캔 구동부 및 상기 발광 구동부를 제어하는 타이밍 제어부; 및
    상기 화소 회로들에 기준 전압, 초기화 전압, 고전원 전압 및 저전원 전압을 공급하는 전원 공급부를 포함하고,
    상기 기준 전압과 상기 초기화 전압은 상기 바이어스 스캔 신호에 기초하여 상기 화소 회로들에 인가되며,
    상기 초기화 구간, 상기 문턱 전압 보상 구간, 상기 데이터 스캔 구간, 상기 발광 준비 구간 및 상기 발광 구간 각각의 길이는 상기 바이어스 스캔 신호, 상기 데이터 스캔 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호의 타이밍(timing)들에 기초하여 조절되는 것을 특징으로 하는 유기 발광 표시 장치.
  15. 제 14 항에 있어서, 상기 화소 회로들 각각은
    상기 제1 발광 제어 신호가 인가되는 게이트 단자, 상기 고전원 전압에 연결되는 제1 단자 및 제1 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터;
    상기 제2 발광 제어 신호가 인가되는 게이트 단자, 제1 단자 및 제2 노드에 연결되는 제2 단자를 포함하는 제2 트랜지스터;
    제3 노드에 연결되는 게이트 단자, 상기 제1 노드에 연결되는 제1 단자 및 상기 제2 트랜지스터의 상기 제1 단자에 연결되는 제2 단자를 포함하는 제3 트랜지스터;
    상기 제2 노드에 연결되는 애노드 및 상기 저전원 전압에 연결되는 캐소드를 포함하는 유기 발광 다이오드;
    상기 바이어스 스캔 신호가 인가되는 게이트 단자, 상기 초기화 전압에 연결되는 제1 단자 및 상기 제2 노드에 연결되는 제2 단자를 포함하고, 상기 바이어스 스캔 신호에 응답하여 턴온되면 상기 초기화 전압을 상기 제2 노드에 전달하는 제4 트랜지스터;
    상기 바이어스 스캔 신호가 인가되는 게이트 단자, 상기 기준 전압에 연결되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하고, 상기 바이어스 스캔 신호에 응답하여 턴온되면 상기 기준 전압을 상기 제3 노드에 전달하는 제5 트랜지스터;
    상기 데이터 스캔 신호가 인가되는 게이트 단자, 상기 데이터 신호가 인가되는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제6 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 연결되는 스토리지 커패시터; 및
    상기 고전원 전압과 상기 제1 노드 사이에 연결되는 홀드 커패시터를 포함하고,
    상기 제1 내지 제6 트랜지스터들은 피모스(p-type metal oxide semiconductor; PMOS) 트랜지스터들인 것을 특징으로 하는 유기 발광 표시 장치.
  16. 제 15 항에 있어서, 상기 초기화 구간에서, 상기 바이어스 스캔 신호는 논리 로우(low) 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이(high) 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 갖는 것을 특징으로 하는 유기 발광 표시 장치.
  17. 제 15 항에 있어서, 상기 문턱 전압 보상 구간에서, 상기 바이어스 스캔 신호는 논리 로우 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 갖는 것을 특징으로 하는 유기 발광 표시 장치.
  18. 제 15 항에 있어서, 상기 데이터 스캔 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 로우 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 하이 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 갖는 것을 특징으로 하는 유기 발광 표시 장치.
  19. 제 15 항에 있어서, 상기 발광 준비 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 하이 레벨을 갖는 것을 특징으로 하는 유기 발광 표시 장치.
  20. 제 15 항에 있어서, 상기 발광 구간에서, 상기 바이어스 스캔 신호는 논리 하이 레벨을 갖고, 상기 데이터 스캔 신호는 논리 하이 레벨을 가지며, 상기 제1 발광 제어 신호는 논리 로우 레벨을 갖고, 상기 제2 발광 제어 신호는 논리 로우 레벨을 갖는 것을 특징으로 하는 유기 발광 표시 장치.
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