KR20200133077A - 화소 및 화소의 구동 방법 - Google Patents

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Abstract

본 발명의 화소는, 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함한다.

Description

화소 및 화소의 구동 방법{PIXEL AND DRIVING METHOD THEREOF}
본 발명은 화소 및 화소의 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치의 각 화소는 적어도 하나의 발광 다이오드를 포함할 수 있다. 발광 다이오드는 사용 기간이 증가함에 따라 열화될 수 있다. 열화된 발광 다이오드는 동일한 휘도를 발휘하기 위하여 더 많은 구동 전류를 필요로 할 수 있다.
해결하고자 하는 기술적 과제는, 발광 다이오드의 열화를 자체적으로 보상할 수 있는 화소 및 화소의 구동 방법을 제공하는 데 있다.
또한, 해결하고자 하는 기술적 과제는, 누설 전류를 감소시킴으로써, 블랙 표현을 개선하고, 저주파 구동을 가능하게 하며, 소비 전력을 감소시킬 수 있는 화소 및 화소의 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 화소는, 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함한다.
상기 화소는, 게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 제3 주사 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터를 포함할 수 있다.
상기 화소는, 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터; 및 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제7 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제7 트랜지스터; 및 게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 제3 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터; 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제6 트랜지스터의 제1 전극과 연결된 제7 트랜지스터; 및 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제6 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 화소의 구동 방법은, 화소의 구동 방법에 있어서, 상기 화소는: 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고, 상기 구동 방법은: 상기 제2 노드를 초기화 라인과 연결시키고, 상기 제2 트랜지스터를 턴-온시키는 단계; 상기 제2 트랜지스터의 턴-온 상태를 유지한 상태에서, 상기 제2 노드를 상기 초기화 라인과 분리시키는 단계; 상기 제2 트랜지스터를 턴-오프시키는 단계; 및 상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함한다.
상기 화소는: 게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시킬 수 있다.
상기 화소는: 게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및 게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고, 상기 구동 방법은: 상기 제3 트랜지스터를 턴-오프시키는 단계; 및 상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 화소의 구동 방법은, 화소의 구동 방법에 있어서, 상기 화소는: 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고, 상기 구동 방법은: 상기 제2 트랜지스터의 턴-오프 상태를 유지한 상태에서, 상기 제2 노드를 초기화 라인과 연결시키는 단계; 상기 제2 노드를 상기 초기화 라인과 분리시키는 단계; 상기 제2 노드가 상기 초기화 라인과 분리된 상태에서, 상기 제2 트랜지스터를 턴-온시키는 단계; 상기 제2 트랜지스터를 턴-오프시키는 단계; 및 상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함한다.
상기 화소는: 게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시킬 수 있다.
상기 화소는: 게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및 게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고, 상기 구동 방법은: 상기 제3 트랜지스터를 턴-오프시키는 단계; 및 상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함할 수 있다.
본 발명에 따른 화소 및 화소의 구동 방법은 발광 다이오드의 열화를 자체적으로 보상할 수 있다.
또한, 본 발명에 따른 화소 및 화소의 구동 방법은 누설 전류를 감소시킴으로써, 블랙 표현을 개선하고, 저주파 구동을 가능하게 하며, 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 화소를 설명하기 위한 도면이다.
도 4 내지 도 11은 도 2의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 제2 실시예에 따른 화소를 설명하기 위한 도면이다.
도 13은 본 발명의 제3 실시예에 따른 화소를 설명하기 위한 도면이다.
도 14는 본 발명의 제4 실시예에 따른 화소를 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시예에 따른 구동 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 제5 실시예에 따른 화소를 설명하기 위한 도면이다.
도 17은 본 발명의 제6 실시예에 따른 화소를 설명하기 위한 도면이다.
도 18은 본 발명의 제7 실시예에 따른 화소를 설명하기 위한 도면이다.
도 19는 본 발명의 제8 실시예에 따른 화소를 설명하기 위한 도면이다.
도 20은 본 발명의 제9 실시예에 따른 화소를 설명하기 위한 도면이다.
도 21은 본 발명의 제10 실시예에 따른 화소를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이고, 도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14), 및 화소부(15)를 포함할 수 있다.
타이밍 제어부(11)는 외부 프로세서로부터 영상 프레임에 대한 계조 값들 및 제어 신호들을 수신할 수 있다. 타이밍 제어부(11)는 표시 장치(10)의 사양(specification)에 대응하도록 계조 값들을 렌더링(rendering)할 수 있다. 예를 들어, 외부 프로세서는 각각의 단위 도트(unit dot)에 대해서 적색 계조 값, 녹색 계조 값, 청색 계조 값을 제공할 수 있다. 하지만, 예를 들어, 화소부(15)가 펜타일(pentile) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조 값에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조 값들의 렌더링이 필요하다. 각각의 계조 값에 화소가 1대 1 대응하는 경우, 계조 값들의 렌더링이 불필요할 수도 있다. 렌더링되거나 렌더링되지 않은 계조 값들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 영상 프레임 표시를 위하여 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14) 등에 각각의 사양에 적합한 제어 신호들을 제공할 수 있다.
데이터 구동부(12)는 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(D1, D2, D3, Dn)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소행 단위로 데이터 라인들(D1~Dn)에 인가할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(S1, S2, S3, Sm)에 제공할 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
도 2를 더 참조하면, 주사 라인들(S1~Sm)은 제1 주사 라인들(GW1, GW2, GWm), 제2 주사 라인들(GB1, GB2, GBm), 및 제3 주사 라인들(GI1, GI2, GIm)을 포함할 수 있다.
한 실시예에서, 주사 구동부(13)는 제1 주사 라인들(GW1, GW2, GWm)에 턴-온 레벨의 펄스를 갖는 제1 주사 신호들을 순차적으로 공급하기 위한 제1 주사 구동부(131), 제2 주사 라인들(GB1, GB2, GBm)에 턴-온 레벨의 펄스를 갖는 제2 주사 신호들을 순차적으로 공급하기 위한 제2 주사 구동부(132), 제3 주사 라인들(GI1, GI2, GIm)에 턴-온 레벨의 펄스를 갖는 제3 주사 신호들을 순차적으로 공급하기 위한 제3 주사 구동부(133)를 포함할 수 있다. 제1 내지 제3 주사 구동부들(131, 132, 133) 각각은 시프트 레지스터들(shift registers) 형태로 구성된 주사 스테이지 회로들을 포함할 수 있다. 제1 내지 제3 주사 구동부들(131, 132, 133) 각각은 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지 회로로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
다른 실시예에서, 화소의 구동 방법에 따라, 제1 내지 제3 주사 구동부들(131, 132, 133) 중 적어도 일부는 일체로 구현될 수 있다. 예를 들어, 도 4의 구동 방법과 같이, 제2 주사 신호 및 제3 주사 신호의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다른 경우, 제2 주사 구동부(132) 및 제3 주사 구동부(133)는 일체로 구현될 수 있다. 한편, 도 15의 구동 방법과 같이, 제1 내지 제3 주사 신호들의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다른 경우, 제1 내지 제3 주사 구동부들(131, 132, 133)은 일체로 구현될 수 있다.
발광 구동부(14)는 타이밍 제어부(11)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(E1, E2, E3, Eo)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(14)는 발광 라인들(E1~Eo)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(14)의 각 발광 스테이지 회로는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 발광 스테이지 회로로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 0보다 큰 정수일 수 있다.
화소부(15)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 또한, 화소들(PXij)은 공통된 제1 전원 라인 및 제2 전원 라인에 연결될 수 있다. i 및 j는 자연수일 수 있다. 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인 및 j 번째 데이터 라인과 연결된 화소를 의미할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 화소(PXija)는 트랜지스터들(T1a~T7a), 커패시터들(C1a, C2a), 및 발광 다이오드(LDa)를 포함한다.
본 실시예에서 트랜지스터들은 P형 트랜지스터(예를 들어, PMOS)로 도시되었지만, 당업자라면 N형 트랜지스터(예를 들어, NMOS)로 동일한 기능을 하는 화소 회로를 구성할 수 있을 것이다. 또한, 당업자라면 P형 트랜지스터와 N형 트랜지스터를 조합하여 동일한 기능을 하는 화소 회로를 구성할 수도 있을 것이다. 이하에서는 트랜지스터들이 P형 트랜지스터로 구성된 경우로 가정하고 설명한다.
발광 다이오드(LDa)는 애노드가 제1 노드(N1a)에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LDa)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등으로 구성될 수 있다. 또한, 본 실시예에서는 하나의 발광 다이오드(LDa)를 포함하도록 화소(PXija)가 도시되었지만, 다른 실시예에서 화소(PXija)는 2 개 이상의 발광 다이오드(LDa)를 포함할 수 있다. 2 개 이상의 발광 다이오드(LDa)는 서로 병렬로 연결되거나, 직렬로 연결될 수 있다. 이하의 실시예들에서는 화소가 하나의 발광 다이오드를 포함한 것으로 가정하고 설명한다.
제1 커패시터(C1a)는 제1 전극이 제1 노드(N1a)에 연결되고, 제2 전극이 제2 노드(N2a)에 연결될 수 있다.
제1 트랜지스터(T1a)는 게이트 전극이 제2 노드(N2a)에 연결되고, 제1 전극이 제3 노드(N3a)에 연결되고, 제2 전극이 제4 노드(N4a)에 연결될 수 있다. 제1 트랜지스터(T1a)는 구동 트랜지스터(driving transistor)로 명명될 수 있다.
제2 트랜지스터(T2a)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 데이터 라인(Dj)에 연결되고, 제2 전극이 제3 노드(N3a)에 연결될 수 있다. 제2 트랜지스터(T2a)는 스캔 트랜지스터(scan transistor) 또는 스위칭 트랜지스터(switching transistor)로 명명될 수 있다.
제3 트랜지스터(T3a)는 게이트 전극이 제2 주사 라인(GBi)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 제1 노드(N1a)에 연결될 수 있다. 제3 트랜지스터(T3a)는 애노드 초기화 트랜지스터(anode initialization transistor)로 명명될 수 있다.
제4 트랜지스터(T4a)는 게이트 전극이 발광 라인(Ei)에 연결되고, 제1 전극이 제4 노드(N4a)에 연결되고, 제2 전극이 제1 노드(N1a)에 연결될 수 있다. 제4 트랜지스터(T4a)는 발광 트랜지스터(emission transistor)로 명명될 수 있다.
제5 트랜지스터(T5a)는 게이트 전극이 발광 라인(Ei)에 연결되고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제3 노드(N3a)에 연결될 수 있다. 제5 트랜지스터(T5a)는 발광 트랜지스터로 명명될 수 있다. 도 3에서는 제4 트랜지스터(T4a) 및 제5 트랜지스터(T5a)의 게이트 전극들에 연결된 발광 라인(Ei)이 서로 동일하게 도시되었지만, 실시예에 따라 서로 다른 발광 라인들이 제4 트랜지스터(T4a) 및 제5 트랜지스터(T5a)의 게이트 전극들에 연결될 수 있다.
제6 트랜지스터(T6a)는 게이트 전극이 제3 주사 라인(GIi)에 연결되고, 제1 전극이 제4 노드(N4a)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다. 제6 트랜지스터(T6a)는 게이트 초기화 트랜지스터(gate initialization transistor)로 명명될 수 있다.
제7 트랜지스터(T7a)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제2 노드(N2a)에 연결되고, 제2 전극이 제4 노드(N4a)에 연결될 수 있다. 제7 트랜지스터(T7a)는 다이오드 연결 트랜지스터(diode connection transistor)로 명명될 수 있다.
제2 커패시터(C2a)는 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제2 노드(N2a)에 연결될 수 있다.
제1 전원 라인(ELVDDL)에는 제1 전원 전압이 인가될 수 있다. 제2 전원 라인(ELVSSL)에는 제2 전원 전압이 인가될 수 있다. 제1 전원 전압의 크기와 제2 전원 전압의 크기는 구동 방법에 따라 달라질 수 있다. 예를 들어, 화소(PXija)의 발광 기간(도 10의 P14)에서, 제1 전원 전압의 크기는 제2 전원 전압의 크기보다 클 수 있다. 이하에서, 제1 전원 전압 및 제2 전원 전압의 크기에 대한 중복된 설명은 생략한다.
초기화 라인(INTL)에는 초기화 전압이 인가될 수 있다. 초기화 전압의 크기는 구동 방법에 따라 달라질 수 있다. 예를 들어, 화소(PXija)의 게이트 초기화 기간(도 4의 P11)에서 초기화 전압의 크기는, 화소(PXija)의 문턱 전압 보상 기간(도 6의 P12)의 적어도 일부 기간에서 제1 트랜지스터(T1a)가 턴-온 상태가 될 수 있도록 충분히 작을 수 있다. 예를 들어, 화소(PXija)의 게이트 초기화 기간(도 4의 P11)에서 초기화 전압의 크기는, 화소(PXija)의 문턱 전압 보상 기간(도 6의 P12)에 공급되는 데이터 전압(DTij, 도 6 참조)보다 더 작을 수 있다. 또한, 예를 들어, 화소(PXija)의 애노드 초기화 기간(도 8의 P13)에서 초기화 전압의 크기는 제2 전원 전압의 크기 이하일 수 있다. 한편, 화소(PXija)의 애노드 초기화 기간(도 8의 P13)에서 초기화 전압은 제2 전원 전압 보다 클 수도 있지만, 이때, 초기화 전압은 발광 다이오드(LDa)의 발광 문턱 전압과 제2 전원 전압을 합산한 것보다는 작을 수 있다. 이하에서, 초기화 전압에 대한 중복된 설명은 생략한다.
도 4 내지 도 11은 도 2의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 제1 기간(P11)에서, 제1 스캔 라인(GWi)에 턴-온 레벨(예를 들어, 로직 로우 레벨(logic low level))의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-온 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-오프 레벨(예를 들어, 로직 하이 레벨(logic high level)의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-오프 레벨의 발광 신호가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 이전 화소행에 대한 데이터 전압(DT(i-1)j)이 인가될 수 있다. 이전 화소행이란 스캔 트랜지스터의 게이트 전극에 i-1 번째 제1 스캔 라인이 연결된 화소들을 의미할 수 있다.
이에 따라, 제1 기간(P11)에서, 트랜지스터들(T1a, T2a, T6a, T7a)은 턴-온 상태이고, 트랜지스터들(T3a, T4a, T5a)은 턴-오프 상태일 수 있다.
트랜지스터들(T2a, T1a, T7a)을 통해서, 데이터 라인(Dj)이 제2 노드(N2a)와 연결될 수 있다. 또한, 트랜지스터들(T6a, T7a)을 통해서 초기화 라인(INTL)이 제2 노드(N2a)와 연결될 수 있다. 이때, 데이터 라인(Dj)과 초기화 라인(INTL)의 부하(load) 차이로 인해서, 제2 노드(N2a)의 전압은 초기화 전압이 될 수 있다. 제1 기간(P11)을 게이트 초기화 기간으로 명명할 수 있다.
도 6 및 도 7을 참조하면, 제2 기간(P12)에서, 제1 스캔 라인(GWi)에 턴-온 레벨의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-오프 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-오프 레벨의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-오프 레벨의 발광 신호가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 화소(PXija)에 대한 데이터 전압(DTij)이 인가될 수 있다.
이에 따라, 제2 기간(P12)에서, 트랜지스터들(T1a, T2a, T7a)은 턴-온 상태이고, 트랜지스터들(T3a, T4a, T5a, T6a)은 턴-오프 상태일 수 있다.
트랜지스터들(T2a, T1a, T7a)을 통해서, 데이터 라인(Dj)이 제2 노드(N2a)와 연결될 수 있다. 따라서, 제2 노드(N2a)의 전압은 데이터 전압(DTij)에서 제1 트랜지스터(T1a)의 문턱 전압이 감소된 보상 전압이 될 수 있다(수학식 1 참조).
[수학식 1]
Figure pat00001
여기서, VN2a는 제2 노드(N2a)의 전압이고, DTij는 데이터 전압(DTij)이고, Vtrth는 제1 트랜지스터(T1a)의 문턱 전압이다.
공정 편차 또는 열화에 따라, 화소들(PXija)의 제1 트랜지스터들(T1a)의 문턱 전압들은 서로 상이할 수 있다. 제2 기간(P12)을 통해서, 서로 상이한 제1 트랜지스터들(T1a)의 문턱 전압들을 개별적으로 보상할 수 있다. 제2 기간(P12)을 문턱 전압 보상 기간으로 명명할 수 있다.
제2 기간(P12)에서, 제1 노드(N1a)의 전압은 다음과 같을 수 있다(수학식 2 참조).
[수학식 2]
Figure pat00002
여기서, VN1a는 제1 노드(N1a)의 전압이고, ELVSS는 제2 전원 라인(ELVSSL)의 전압이고, Vldth는 발광 다이오드(LDa)의 발광 문턱 전압이다.
현 시점에서, 발광 다이오드(LDa)는 구동 전류를 공급받지 않아 비발광 상태지만, 이전 프레임에서 공급받은 구동 전류로 인해서 발광 문턱 전압이 충전된 상태이다.
공정 편차 또는 열화에 따라, 화소들(PXija)의 발광 다이오드들(LDa)의 발광 문턱 전압들은 서로 상이할 수 있다. 발광 다이오드(LDa)는 발광 문턱 전압이 충전된 이후에 발광할 수 있다.
도 8 및 도 9를 참조하면, 제3 기간(P13)에서, 제1 스캔 라인(GWi)에 턴-오프 레벨의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-오프 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-온 레벨의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-오프 레벨의 발광 신호가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 다음 화소행에 대한 데이터 전압(DT(i+1)j)이 인가될 수 있다. 다음 화소행이란 스캔 트랜지스터의 게이트 전극에 i+1 번째 제1 스캔 라인이 연결된 화소들을 의미할 수 있다.
이에 따라, 제3 기간(P13)에서, 트랜지스터들(T1a, T3a)은 턴-온 상태이고, 트랜지스터들(T2a, T4a, T5a, T6a, T7a)은 턴-오프 상태일 수 있다.
제1 노드(N1a)는 제3 트랜지스터(T3a)를 통해서 초기화 라인(INTL)과 연결되므로, 제1 노드(N1a)의 전압은 초기화 전압이 된다. 실시예에 따라, 초기화 전압이 제2 전원 전압과 크기가 같으면, 발광 다이오드(LDa)에 충전된 전압은 0V로 초기화된다. 실시예에 따라, 초기화 전압이 제2 전원 전압보다 크면 발광 다이오드(LDa)는 일정한 전압으로 프리-차지(pre-charge)될 수 있다. 실시예에 따라, 초기화 전압이 제2 전원 전압보다 작으면 발광 다이오드(LDa)에 역-바이어스 전압(reverse bias voltage)이 인가되어, 발광 다이오드(LDa)의 수명을 연장시킬 수도 있다. 제3 기간(P13)을 애노드 초기화 기간으로 명명할 수 있다.
이때, 제1 노드(N1a)의 전압 변동량은 다음과 같다(수학식 3).
[수학식 3]
Figure pat00003
여기서, dVN1a는 제1 노드(N1a)의 전압 변동량이고, VINT는 초기화 라인(INTL)의 초기화 전압이고, ELVSS는 제2 전원 라인(ELVSSL)의 전압이고, Vldth는 발광 다이오드(LDa)의 발광 문턱 전압이다.
이때, 제1 노드(N1a)의 전압 변동량, 제1 커패시터(C1a) 및 제2 커패시터(C2a)의 용량 비에 기초하여 제2 노드(N2a)의 전압이 변동된다(수학식 4 참조).
[수학식 4]
Figure pat00004
여기서, dVN2a는 제2 노드(N2a)의 전압 변동량이고, CC1a는 제1 커패시터(C1a)의 용량이고, CC2a는 제2 커패시터(C2a)의 용량이고, dVN1a는 제1 노드(N1a)의 전압 변동량이다.
따라서, 제2 노드(N2a)의 전압은 다음 수학식 5로 표현될 수 있다.
[수학식 5]
Figure pat00005
여기서, VN2a는 제2 노드(N2a)의 전압이고, DTij는 데이터 전압(DTij)이고, Vtrth는 제1 트랜지스터(T1a)의 문턱 전압이고, dVN2a는 제2 노드(N2a)의 전압 변동량이다.
도 10 및 도 11을 참조하면, 제4 기간(P14)에서, 제1 스캔 라인(GWi)에 턴-오프 레벨의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-오프 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-오프 레벨의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-온 레벨의 발광 신호가 인가될 수 있다.
이에 따라, 제4 기간(P14)에서, 트랜지스터들(T1a, T4a, T5a)은 턴-온 상태이고, 트랜지스터들(T2a, T3a, T6a, T7a)은 턴-오프 상태일 수 있다.
따라서, 제1 전원 라인(ELVDDL), 제5 트랜지스터(T5a), 제1 트랜지스터(T1a,), 제4 트랜지스터(T4a), 발광 다이오드(LDa), 및 제2 전원 라인(ELVSSL) 순서로 흐르는 구동 전류 경로가 형성될 수 있다. 구동 전류에 따라 발광 다이오드(LDa)가 발광할 수 있다. 제4 기간(P14)을 발광 기간으로 명명할 수 있다.
구동 전류의 크기는 제2 노드(N2a) 및 제3 노드(N3a)의 전압 차에 따라 결정될 수 있다. 제3 노드(N3a)의 전압은 실질적으로 제1 전원 전압과 동일할 수 있다.
[수학식 6]
Figure pat00006
여기서, Ids는 제1 트랜지스터(T1a)의 드레인 전극과 소스 전극 사이에 흐르는 구동 전류이고, up는 제1 트랜지스터(T1a)의 이동도(mobility)이고, Cox는 제1 트랜지스터(T1a)의 채널, 절연층, 및 게이트 전극으로 형성되는 커패시턴스이고, W는 제1 트랜지스터(T1a)의 채널의 폭이고, L은 제1 트랜지스터(T1a)의 채널의 길이이고, ELVDD는 제1 전원 전압이고, VN2a는 제2 노드(N2a)의 전압이고, Vtrth는 제1 트랜지스터(T1a)의 문턱 전압이다.
수학식 4 및 수학식 5를 더 참조하면, 수학식 6은 다음 수학식 7과 같이 정리될 수 있다.
[수학식 7]
Figure pat00007
수학식 7의 모든 변수들 및 상수들은 설명된 바 있으므로, 중복하여 설명하지 않는다.
발광 다이오드(LDa)는 열화됨에 따라 발광 문턱 전압 Vldth가 증가하게 된다. 즉, 열화 후의 발광 다이오드(LDa)가 열화 전과 동일한 휘도로 발광하기 위해서는, 열화 전보다 더 큰 구동 전류를 필요로 한다. 수학식 7을 참조하면, 구동 전류 Ids는 Vldth가 증가함에 따라 증가됨을 확인할 수 있다. 필요한 경우, 화소(PXij)에 따라 제1 커패시터(C1a)와 제2 커패시터(C2a)의 용량 비를 조정함으로써, 구동 전류 Ids의 증가량을 조정할 수 있다. 따라서, 본 실시예에 의하면, 발광 다이오드(LDa)의 열화를 화소 자체적으로 보상할 수 있다.
또한, 화소(PXija)는 제2 노드(N2a)로부터 초기화 라인(INTL)까지의 제1 누설 전류 경로 사이에 2 개의 트랜지스터들(T7a, T6a)이 위치한다. 화소(PXija)는 종래의 7T1C 화소와 동일한 트랜지스터들의 개수를 유지하면서, 제1 누설 전류를 효과적으로 감소시킬 수 있는 장점이 있다. 누설 전류가 감소되는 경우, 블랙 표현을 개선하고, 저주파 구동을 가능하게 하며, 소비 전력을 감소시킬 수 있다.
도 12는 본 발명의 제2 실시예에 따른 화소를 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 화소(PXijb)는 트랜지스터들(T1b, T2b, T3b, T4b, T5b, T6b, T7b, T8b), 커패시터들(C1b, C2b), 및 발광 다이오드(LDb)를 포함한다.
화소(PXijb)는 도 3의 화소(PXija)에 비해, 제7 트랜지스터(T7b) 및 제8 트랜지스터(T8b)를 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제7 트랜지스터(T7b)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극을 포함하고, 제2 전극이 제4 노드(N4b)에 연결될 수 있다.
제8 트랜지스터(T8b)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제7 트랜지스터(T7b)의 제1 전극과 연결되고, 제2 전극이 제2 노드(N2b)에 연결될 수 있다.
화소(PXijb)는 제2 노드(N2b)로부터 초기화 라인(INTL)까지의 제1 누설 전류 경로 사이에 3 개의 트랜지스터들(T6b, T7b, T8b)이 위치하므로, 제1 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
도 13은 본 발명의 제3 실시예에 따른 화소를 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명의 제3 실시예에 따른 화소(PXijc)는 트랜지스터들(T1c, T2c, T3c, T4c, T5c, T6c, T7c, T8c), 커패시터들(C1c, C2c), 및 발광 다이오드(LDc)를 포함한다.
화소(PXijc)는 도 3의 화소(PXija)에 비해, 제6 트랜지스터(T6c), 제7 트랜지스터(T7c), 및 제8 트랜지스터(T8c)를 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제6 트랜지스터(T6c)는 게이트 전극이 제3 주사 라인(GIi)에 연결되고, 제1 전극을 포함하고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다.
제7 트랜지스터(T7c)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제2 노드(N2c)에 연결되고, 제2 전극이 제6 트랜지스터(T6c)의 제1 전극과 연결될 수 있다.
제8 트랜지스터(T8c)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제6 트랜지스터(T6c)의 제1 전극과 연결되고, 제2 전극이 제4 노드(N4c)에 연결될 수 있다.
화소(PXijc)는 제2 노드(N2c)로부터 제2 전원 라인(ELVSSL)까지의 제2 누설 전류 경로 사이에 3 개의 트랜지스터들(T4c, T7c, T8c)이 위치하므로, 제2 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
도 14는 본 발명의 제4 실시예에 따른 화소를 설명하기 위한 도면이고, 도 15는 본 발명의 다른 실시예에 따른 구동 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 본 발명의 제4 실시예에 따른 화소(PXijd)는 트랜지스터들(T1d, T2d, T3d, T4d, T5d, T6d, T7d, T8d), 커패시터들(C1d, C2d), 및 발광 다이오드(LDd)를 포함한다.
화소(PXijd)는 도 3의 화소(PXija)에 비해, 제8 트랜지스터(T8d)를 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제8 트랜지스터(T8d)는 게이트 전극이 제3 주사 라인(GIi)에 연결되고, 제1 전극이 제2 노드(N2d)에 연결되고, 제2 전극이 제4 노드(N4d)에 연결될 수 있다.
화소(PXijd)는 도 15의 구동 방법에 따라 구동될 수도 있다. 도 15의 구동 방법에 의하면, 제1 내지 제3 주사 신호들의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다를 수 있다. 따라서, 전술한 바와 같이 제1 내지 제3 주사 구동부들(131, 132, 133)은 일체로 구현될 수 있으므로, 주사 구동부(13)의 점유 면적 및 구성 비용이 절감될 수 있다.
도 15의 구동 방법은 제1 주사 라인(GWi)에 인가되는 제1 주사 신호가 제1 기간(P21)에서 턴-오프 레벨인 점을 제외하고, 도 4 내지 도 11의 구동 방법과 실질적으로 동일하다. 따라서, 도 15의 구동 방법에 대한 중복된 설명은 생략한다.
참고로, 화소(PXijd)는 전술한 도 4 내지 도 11의 구동 방법에 따라 구동될 수도 있다.
도 16은 본 발명의 제5 실시예에 따른 화소를 설명하기 위한 도면이다.
도 16을 참조하면, 본 발명의 제5 실시예에 따른 화소(PXije)는 트랜지스터들(T1e, T2e, T3e, T4e, T5e, T6e, T7e, T8e), 제1 커패시터(C1e), 및 발광 다이오드(LDe)를 포함한다.
화소(PXije)는 도 3의 화소(PXija)에 비해, 제7 트랜지스터(T7e), 제8 트랜지스터(T8e), 및 커패시터 구성을 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제7 트랜지스터(T7e)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극을 포함하고, 제2 전극이 제4 노드(N4e)에 연결될 수 있다.
제8 트랜지스터(T8e)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제7 트랜지스터(T7e)의 제1 전극과 연결되고, 제2 전극이 제2 노드(N2e)에 연결될 수 있다.
화소(PXije)는 제2 노드(N2e)로부터 초기화 라인(INTL)까지의 제1 누설 전류 경로 사이에 3 개의 트랜지스터들(T6e, T7e, T8e)이 위치하므로, 제1 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
또한, 화소(PXije)는 제2 커패시터를 포함하지 않는다. 제1 커패시터(C1e)가 제2 노드(N2e)의 전압 유지 기능을 수행한다. 따라서, 화소(PXije)는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXije)의 점유 면적을 작게 할 수 있는 장점이 있다.
도 17은 본 발명의 제6 실시예에 따른 화소를 설명하기 위한 도면이다.
도 17을 참조하면, 본 발명의 제6 실시예에 따른 화소(PXijf)는 트랜지스터들(T1f, T2f, T3f, T4f, T5f, T6f, T7f, T8f), 제1 커패시터(C1f), 및 발광 다이오드(LDf)를 포함한다.
화소(PXijf)는 도 3의 화소(PXija)에 비해, 제6 트랜지스터(T6f), 제7 트랜지스터(T7f), 제8 트랜지스터(T8f), 및 커패시터 구성을 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제6 트랜지스터(T6f)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 제4 노드(N4f)에 연결될 수 있다.
제7 트랜지스터(T7f)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제2 노드(N2f)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다.
제8 트랜지스터(T8f)는 게이트 전극이 제3 주사 라인(GIi))에 연결되고, 제1 전극이 제2 노드(N2f)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다.
화소(PXijf)는 제2 노드(N2f)로부터 제2 전원 라인(ELVSSL)까지의 제2 누설 전류 경로 사이에 3 개의 트랜지스터들(T4f, T6f, T7f or T8f)이 위치하므로, 제2 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
또한, 화소(PXijf)는 제2 커패시터를 포함하지 않는다. 제1 커패시터(C1f)가 제2 노드(N2f)의 전압 유지 기능을 수행한다. 따라서, 화소(PXijf)는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소 화소(PXijf)의 점유 면적을 작게 할 수 있는 장점이 있다.
또한, 화소(PXijf)는 도 15의 구동 방법에 따라 구동될 수도 있다. 도 15의 구동 방법에 의하면, 제1 내지 제3 주사 신호들의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다를 수 있다. 따라서, 전술한 바와 같이 제1 내지 제3 주사 구동부들(131, 132, 133)은 일체로 구현될 수 있으므로, 주사 구동부(13)의 점유 면적 및 구성 비용이 절감될 수 있다.
도 18은 본 발명의 제7 실시예에 따른 화소를 설명하기 위한 도면이다.
도 18의 화소(PXija')는 도 3의 화소(PXija)로부터 제2 커패시터(C2a)가 제외된 형태이다.
화소(PXija')가 제2 커패시터를 포함하지 않더라도 제1 커패시터(C1a)가 제2 노드(N2a)의 전압 유지 기능을 수행한다. 따라서, 화소(PXija')는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXija')의 점유 면적을 작게 할 수 있는 장점이 있다.
도 19는 본 발명의 제8 실시예에 따른 화소를 설명하기 위한 도면이다.
도 19의 화소(PXijc')는 도 13의 화소(PXijc)로부터 제2 커패시터(C2c)가 제외된 형태이다.
화소(PXijc')가 제2 커패시터를 포함하지 않더라도 제1 커패시터(C1c)가 제2 노드(N2c)의 전압 유지 기능을 수행한다. 따라서, 화소(PXijc')는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXijc')의 점유 면적을 작게 할 수 있는 장점이 있다.
도 20은 본 발명의 제9 실시예에 따른 화소를 설명하기 위한 도면이다.
도 20의 화소(PXijd')는 도 14의 화소(PXijd)로부터 제2 커패시터(C2d)가 제외된 형태이다.
화소(PXijd')가 제2 커패시터를 포함하지 않더라도 제1 커패시터(C1d)가 제2 노드(N2d)의 전압 유지 기능을 수행한다. 따라서, 화소(PXijd')는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXijd')의 점유 면적을 작게 할 수 있는 장점이 있다.
도 21은 본 발명의 제10 실시예에 따른 화소를 설명하기 위한 도면이다.
도 21의 화소(PXijf')는 도 17의 화소(PXijf)로부터 제2 커패시터(C2f')가 추가된 형태이다.
제2 커패시터(C2f')가 추가된 경우, 제1 커패시터(C1f)만 있는 경우보다, 문턱 전압 보상 기간에서 기록된 제2 노드(N2f)의 보상 전압을 더 견고하게(왜곡없이) 유지할 수 있는 장점이 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
C1a: 제1 커패시터
C2a: 제2 커패시터
T1a~T7a: 트랜지스터들
LDa: 발광 다이오드
Dj: 데이터 라인
GWi: 제1 주사 라인
GBi: 제2 주사 라인
GIi: 제3 주사 라인
Ei: 발광 라인

Claims (20)

  1. 애노드가 제1 노드에 연결된 발광 다이오드;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및
    게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하는,
    화소.
  2. 제1 항에 있어서,
    게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하는,
    화소.
  3. 제2 항에 있어서,
    게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터를 더 포함하는,
    화소.
  4. 제3 항에 있어서,
    게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하는,
    화소.
  5. 제4 항에 있어서,
    게이트 전극이 제3 주사 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터를 더 포함하는,
    화소.
  6. 제5 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터를 더 포함하는,
    화소.
  7. 제6 항에 있어서,
    제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함하는,
    화소.
  8. 제7 항에 있어서,
    게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  9. 제5 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터; 및
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제7 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  10. 제9 항에 있어서,
    제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함하는,
    화소.
  11. 제4 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제6 트랜지스터를 더 포함하는,
    화소.
  12. 제11 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제7 트랜지스터; 및
    게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  13. 제4 항에 있어서,
    게이트 전극이 제3 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터;
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제6 트랜지스터의 제1 전극과 연결된 제7 트랜지스터; 및
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제6 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  14. 제13 항에 있어서,
    제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함하는,
    화소.
  15. 화소의 구동 방법에 있어서,
    상기 화소는:
    애노드가 제1 노드에 연결된 발광 다이오드;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및
    게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고,
    상기 구동 방법은:
    상기 제2 노드를 초기화 라인과 연결시키고, 상기 제2 트랜지스터를 턴-온시키는 단계;
    상기 제2 트랜지스터의 턴-온 상태를 유지한 상태에서, 상기 제2 노드를 상기 초기화 라인과 분리시키는 단계;
    상기 제2 트랜지스터를 턴-오프시키는 단계; 및
    상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함하는,
    화소의 구동 방법.
  16. 제15 항에 있어서,
    상기 화소는:
    게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고,
    상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시키는,
    화소의 구동 방법.
  17. 제16 항에 있어서,
    상기 화소는:
    게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및
    게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고,
    상기 구동 방법은:
    상기 제3 트랜지스터를 턴-오프시키는 단계; 및
    상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함하는,
    화소의 구동 방법.
  18. 화소의 구동 방법에 있어서,
    상기 화소는:
    애노드가 제1 노드에 연결된 발광 다이오드;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및
    게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고,
    상기 구동 방법은:
    상기 제2 트랜지스터의 턴-오프 상태를 유지한 상태에서, 상기 제2 노드를 초기화 라인과 연결시키는 단계;
    상기 제2 노드를 상기 초기화 라인과 분리시키는 단계;
    상기 제2 노드가 상기 초기화 라인과 분리된 상태에서, 상기 제2 트랜지스터를 턴-온시키는 단계;
    상기 제2 트랜지스터를 턴-오프시키는 단계; 및
    상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함하는,
    화소의 구동 방법.
  19. 제18 항에 있어서,
    상기 화소는:
    게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고,
    상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시키는,
    화소의 구동 방법.
  20. 제19 항에 있어서,
    상기 화소는:
    게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및
    게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고,
    상기 구동 방법은:
    상기 제3 트랜지스터를 턴-오프시키는 단계; 및
    상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함하는,
    화소의 구동 방법.
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