KR20050002583A - 표시 장치 - Google Patents

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Abstract

스캔 특성이 저하하는 것을 억제하는 것이 가능한 표시 장치를 제공한다. 이 표시 장치는, 마이너스측 전위 HVSS에 접속되어, 클럭 신호 HCLK1에 응답하여 온 상태로 하는 p채널 트랜지스터 PT1과, 플러스측 전위 HVDD에 접속된 p채널 트랜지스터 PT2와, p채널 트랜지스터 PT1의 게이트와 플러스측 전위 HVDD와의 사이에 접속되고, 상호 전기적으로 접속된 2개의 게이트 전극(91) 및 게이트 전극(92)을 갖는 p채널 트랜지스터 PT3를 포함하는 제1 회로부(4b1)가 복수 접속된 시프트 레지스터 회로(4a1)를 구비하고 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은, 표시 장치에 관한 것으로, 특히, 시프트 레지스터 회로를 갖는 표시 장치에 관한 것이다.
종래, 부트스트랩형의 인버터 회로가 알려져 있다(예를 들면, 특허 문헌1 참조).
도 19는, 종래의 부트스트랩형의 인버터 회로를 도시한 회로도이다. 도 19를 참조하면, 종래의 부트스트랩형의 인버터 회로는, n채널 트랜지스터 NT101, NT102, NT103 및 NT104와, 용량 C101을 포함하고 있다. 트랜지스터 NT101의 소스는 노드 ND102에 접속되어 있음과 함께, 드레인은 플러스측 전위 VDD에 접속되어 있다. 이 트랜지스터 NT101의 게이트는 노드 ND101에 접속되어 있다. 그리고, 용량 C101은 트랜지스터 NT101의 게이트와 소스와의 사이에 접속되어 있다. 또한, 트랜지스터 NT102의 소스는 노드 ND101에 접속되어 있음과 함께, 드레인은 플러스측 전위 VDD에 접속되어 있다. 이 트랜지스터 NT102의 게이트에는 입력 신호가 공급된다.
또한, 트랜지스터 NT103의 소스는, 마이너스측 전위 VSS에 접속되어 있음과 함께, 드레인은 노드 ND102에 접속되어 있다. 트랜지스터 NT104의 소스는 마이너스측 전위 VSS에 접속되어 있음과 함께, 드레인은 노드 ND101에 접속되어 있다. 그리고, 트랜지스터 NT103 및 NT104의 게이트에는 클럭 신호 CLK가 공급된다.
도 19에 도시한 종래의 부트스트랩형의 인버터 회로의 동작으로서는, 우선, 입력 신호가 H 레벨로 됨과 함께, 클럭 신호 CLK가 L 레벨이 되면, 트랜지스터 NT102가 온 상태로 됨과 함께, 트랜지스터 NT103 및 NT104가 오프 상태로 된다. 이에 의해, 노드 ND101의 전위가 H 레벨(VDD)로 상승하기 때문에, 트랜지스터 NT101이 온 상태로 된다. 이 때문에, 노드 ND102의 전위는 VDD 측으로 상승한다. 이 경우, 노드 ND101의 전위(트랜지스터 NT101의 게이트 전위)는, 용량 C101에 의해서, 트랜지스터 NT101의 게이트-소스간 전압이 유지되도록, 노드 ND102의 전위(트랜지스터 NT101의 소스 전위)의 상승에 수반하여 상승한다. 이에 의해, 노드 ND102의 전위가 상승해 갈 때에 트랜지스터 NT101이 항상 온 상태로 유지되기 때문에, 노드 ND102의 전위가 VDD까지 상승한다. 그 결과, H 레벨(VDD)의 출력 신호가 출력된다. 또, 이 경우의 노드 ND101의 전위는 VDD보다 커진다.
이 후, 입력 신호가 L 레벨로 됨과 함께, 클럭 신호 CLK가 H 레벨이 되면, 트랜지스터 NT102가 오프 상태로 됨과 함께, 트랜지스터 NT103 및 NT104가 온 상태로 된다. 이에 의해, 노드 ND102의 전위는 L 레벨로 저하한다. 그 결과, L 레벨(VSS)의 출력 신호가 출력된다.
그리고, 상기와 같은 부트스트랩형의 인버터 회로를 직렬로 복수 접속함으로써, 액정 표시 장치나 유기 EL(Electroluminescence) 표시 장치의 게이트선이나 드레인선을 구동하는 시프트 레지스터 회로로서 이용하는 것이 가능하게 된다.
<특허 문헌1>
특허 제2921510호 공보(IPC:H03K 19/094)
그러나, 도 19에 도시한 종래의 부트스트랩형의 인버터 회로에서는, 상기한 바와 같이, 노드 ND101의 전위가 VDD보다도 커지기 때문에, 마이너스측 전위 VSS에 접속된 트랜지스터 NT104에 인가되는 바이어스 전압이, VDD와 VSS와의 전위차보다도 커진다고 하는 문제점이 있었다. 이 때문에, 트랜지스터 NT104의 특성이 열화하기 쉽게 된다고 하는 문제점이 있었다. 그 결과, 상기한 종래의 부트스트랩형의 인버터 회로를 포함하는 시프트 레지스터 회로를, 액정 표시 장치나 유기 EL 표시 장치의 게이트선이나 드레인선을 구동하는 회로에 이용한 경우에는, 액정 표시 장치나 유기 EL 표시 장치의 스캔 특성이 저하한다는 문제점이 있었다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 하나의 목적은, 스캔 특성이 저하하는 것을 억제하는 것이 가능한 표시 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 2는 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 3은 2개의 게이트 전극을 갖는 p채널 트랜지스터의 구조를 설명하기 위한 모식도.
도 4는 도 2에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 6은 도 5에 도시한 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 7은 본 발명의 제3 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 8은 도 7에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 9는 2개의 게이트 전극을 갖는 n채널 트랜지스터의 구조를 설명하기 위한 모식도.
도 10은 도 8에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 11은 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 12는 도 11에 도시한 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 13은 본 발명의 제5 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 14는 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 15는 본 발명의 제7 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도.
도 16은 본 발명의 제8 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도.
도 17은 본 발명의 제9 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도.
도 18은 본 발명의 제10 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도.
도 19는 종래의 부트스트랩형의 인버터 회로를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
4a1, 4a2, 4a3, 5a1, 5a2, 14a1, 14a2, 14a3, 15a1, 15a2 : 시프트 레지스터 회로
4b1, 4c1, 4b2, 4c2, 4b3, 4c3, 5b11, 5b12, 5b13, 5b21, 5b22, 5b23, 14b1, 14c1, 14b2, 14c2, 14b3, 14c3, 15b11, 15b12, 15b13, 15b21, 15b22, 15b23 : 제1 회로부
5c1, 5c2, 15c1, 15c2 : 제2 회로부
상기 목적을 달성하기 위해서, 본 발명의 하나의 국면에 따른 표시 장치는, 제1 전위 측에 접속되고, 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의 제1 트랜지스터와, 제2 전위 측에 접속된 제1 도전형의 제2 트랜지스터와, 제1 트랜지스터의 게이트와 제2 전위와의 사이에 접속되고, 상호 전기적으로 접속된 2개의 게이트 전극을 갖는 제1 도전형의 제3 트랜지스터를 포함하는 제1 회로부가 복수 접속된 시프트 레지스터 회로를 구비하고 있다.
이 하나의 국면에 따른 표시 장치에서는, 상기한 바와 같이, 제1 트랜지스터의 게이트와 제2 전위와의 사이에 접속된 제3 트랜지스터를, 상호 전기적으로 접속 된 2개의 게이트 전극을 갖도록 구성함으로써, 제3 트랜지스터에 인가되는 전압은 2개의 게이트 전극에 의해 각 게이트 전극에 대응하는 소스-드레인 사이에 분배되기 때문에, 제3 트랜지스터에 인가되는 바이어스 전압이 제1 전위와 제2 전위와의 전위차보다도 큰 경우에도, 제3 트랜지스터의 각 게이트 전극에 대응하는 소스-드레인 사이에는, 제1 전위와 제2 전위와의 전위차보다도 작은 전압이 인가된다. 이에 의해, 제3 트랜지스터에 제1 전위와 제2 전위와의 전위차보다도 큰 바이어스 전압이 인가되는 것에 기인하여, 제3 트랜지스터의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로를 포함하는 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다. 또, 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 제1 도전형으로 형성함으로써, 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비하여, 이온 주입 공정의 횟수 및 이온 주입 마스크의 매수를 감소시킬 수 있다. 이에 의해, 제조 프로세스를 간략화하는 것이 가능함과 함께, 제조 비용을 삭감할 수 있다.
상기 하나의 국면에 따른 표시 장치에 있어서, 바람직하게는, 제1 회로부는, 제1 트랜지스터의 게이트와, 클럭 신호를 공급하는 클럭 신호선과의 사이에 접속되고, 상호 전기적으로 접속된 2개의 게이트 전극을 갖는 다이오드 접속된 제4 트랜지스터를 더 포함한다. 이와 같이 구성하면, 다이오드 접속된 제4 트랜지스터에 의해, 클럭 신호선과 제1 트랜지스터의 게이트와의 사이에서 전류가 역류하는 것이 방지되기 때문에, 확실하게, 제1 트랜지스터의 게이트-소스간 전압을 임계값 전압 이상으로 유지할 수 있다. 이에 의해, 확실하게, 제1 트랜지스터를 온 상태로 유지할 수 있다. 또한, 제4 트랜지스터를 2개의 게이트 전극을 갖도록 구성함으로써, 제4 트랜지스터에 인가되는 전압은 2개의 게이트 전극에 의해 각 게이트 전극에 대응하는 소스-드레인 사이에 분배되기 때문에, 제4 트랜지스터에 인가되는 바이어스 전압이 제1 전위와 제2 전위와의 전위차보다도 큰 경우에도, 제4 트랜지스터의 각 게이트 전극에 대응하는 소스-드레인 사이에는, 제1 전위와 제2 전위와의 전위차보다도 작은 전압이 인가된다. 이에 의해, 제4 트랜지스터에 제1 전위와 제2 전위와의 전위차보다도 큰 바이어스 전압이 인가되는 것에 기인하여, 제4 트랜지스터의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로를 포함하는 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
상기 하나의 국면에 따른 표시 장치에 있어서, 바람직하게는, 제1 회로부는, 제1 트랜지스터의 게이트와, 클럭 신호를 공급하는 클럭 신호선과의 사이에 접속되어, 제3 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 신호에 응답하여 온 상태로 하는 제4 트랜지스터를 더 포함한다. 이와 같이 구성하면, 제3 트랜지스터와 제4 트랜지스터가 동시에 온 상태가 되는 경우는 없기 때문에, 제3 트랜지스터와 제4 트랜지스터를 통하여 제2 전위와 클럭 신호선과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 그 결과, 제3 트랜지스터의 특성이 열화하는 것에 기인하는 스캔 특성의 저하를 억제하면서, 소비 전력이 증가하는 것을 억제하는 것이 가능한 표시 장치를 얻을 수 있다.
상기 하나의 국면에 따른 표시 장치에서, 바람직하게는, 제1 회로부는, 제1 트랜지스터의 게이트에 접속되고, 제1 신호에 응답하여 온 상태로 하는 제1 도전형의 제4 트랜지스터와, 제4 트랜지스터와 제1 전위와의 사이에 접속되어, 제1 신호가 입력되는 제4 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 제2 신호에 응답하여 온 상태로 하는 제5 트랜지스터를 더 포함한다. 이와 같이 구성하면, 제4 트랜지스터 및 제5 트랜지스터의 어느 한쪽은, 항상 오프 상태가 되기 때문에, 제2 전위에 접속된 제3 트랜지스터가 온 상태인 경우에도, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 통하여, 제1 전위와 제2 전위와의 사이에 관통 전류가 흐르는 것을 억제할 수 있다. 그 결과, 제3 트랜지스터의 특성이 열화하는 것에 기인하는 스캔 특성의 저하를 억제하면서, 소비 전력이 증가하는 것을 억제하는 것이 가능한 표시 장치를 얻을 수 있다.
상기 하나의 국면에 따른 표시 장치에 있어서, 바람직하게는, 제1 트랜지스터의 게이트와 소스와의 사이에는 용량이 접속되어 있다. 이와 같이 구성하면, 용이하게, 용량이 접속된 제1 트랜지스터의 게이트-소스간 전압을 유지하도록, 제1 트랜지스터의 소스 전위의 상승 또는 저하에 수반하여, 제1 트랜지스터의 게이트 전위를 상승 또는 저하시킬 수 있다. 이에 의해, 용이하게, 제1 트랜지스터를 항상 온 상태로 유지할 수 있다. 그 결과, 제1 회로부의 출력 신호(제1 트랜지스터의 소스 전위)를 제1 전위가 될 때까지 상승 또는 저하시킬 수 있다. 특히, 이 경우에는, 제1 트랜지스터의 게이트 전위의 상승 또는 저하에 의해, 제3 트랜지스터의 바이어스 전압은 제1 전위와 제2 전위와의 전위차보다도 커지기 때문에, 상기한 2개의 게이트 전극을 갖는 제3 트랜지스터에 의한 전압의 분배에 의해서, 제3 트랜지스터의 특성이 열화하는 것을 유효하게 억제할 수 있다.
상기 하나의 국면에 따른 표시 장치에 있어서, 바람직하게는, 제3 트랜지스터는 제2 트랜지스터가 온 상태일 때에 제1 트랜지스터를 오프 상태로 하는 기능을 갖는다. 이와 같이 구성하면, 제1 트랜지스터와 제2 트랜지스터가 동시에 온 상태가 되는 경우는 없기 때문에, 제1 트랜지스터와 제2 트랜지스터를 통하여 제1 전위와 제2 전위와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
상기 하나의 국면에 따른 표시 장치에 있어서, 바람직하게는, 적어도 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는, p형의 전계 효과형 트랜지스터이다. 이와 같이 구성하면, p형의 전계 효과형 트랜지스터는, n형의 전계 효과형 트랜지스터와 달리, LDD(Lightly Doped Drain) 구조로 할 필요가 없기 때문에, 제조 프로세스를 보다 간략화할 수 있다.
상기 하나의 국면에 따른 표시 장치에 있어서, 바람직하게는, 시프트 레지스터 회로는, 드레인선을 구동하기 위한 시프트 레지스터 회로, 및, 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용되고 있다. 이와 같이 구성하면, 드레인선을 구동하기 위한 시프트 레지스터 회로를 포함하는 표시 장치에 있어서, 용이하게, 스캔 특성의 저하를 억제하는 것이 가능함과 함께, 게이트선을구동하기 위한 시프트 레지스터 회로를 포함하는 표시 장치에 있어서, 용이하게, 스캔 특성의 저하를 억제할 수 있다. 또한, 드레인선을 구동하기 위한 시프트 레지스터 회로와 게이트선을 구동하기 위한 시프트 레지스터 회로와의 양방에 적용하면, 표시 장치의 스캔 특성의 저하를 보다 억제할 수 있다.
<발명의 실시예>
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도이다. 도 2는, 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 3은, 2개의 게이트 전극을 갖는 p채널 트랜지스터의 구조를 설명하기 위한 모식도이다.
우선, 도 1을 참조하면, 이 제1 실시예에서는, 기판(50) 상에, 표시부(1)가 설치되어 있다. 또, 도 1의 표시부(1)에는, 1 화소분의 구성을 도시하고 있다. 이 표시부(1)에는, 화소(2)가 매트릭스 형상으로 배치되어 있다. 각각의 화소(2)는, p채널 트랜지스터(2a), 화소 전극(2b), 화소 전극(2b)에 대향 배치된 각 화소(2)에 공통의 대향 전극(2c), 화소 전극(2b)과 대향 전극(2c)과의 사이에 협지된 액정(2d), 및, 보조 용량(2e)으로 구성되어 있다. 그리고, p채널 트랜지스터(2a)의 소스는, 드레인선에 접속되어 있음과 함께, 드레인은, 화소 전극(2b) 및 보조 용량(2c)에 접속되어 있다. 이 p채널 트랜지스터(2a)의 게이트는, 게이트선에 접속되어 있다.
또한, 표시부(1)의 1변을 따라, 기판(50) 상에, 표시부(1)의 드레인선을 구동(주사)하기 위한 수평 스위치(HSW)(3) 및 H 드라이버(4)가 설치되어 있다. 또한, 표시부(1)의 다른 변을 따라, 기판(50) 상에, 표시부(1)의 게이트선을 구동(주사)하기 위한 V 드라이버(5)가 설치되어 있다. 또, 수평 스위치(3)에는, 도 1에서는 스위치를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다. 또한, H 드라이버(4) 및 V 드라이버(5)에 대해서도, 도 1에서는 그것을 구성하는 시프트 레지스터를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다. 또한, 기판(50)의 외부에는, 구동 IC(6)가 설치되어 있다. 이 구동 IC(6)는, 신호 발생 회로(6a) 및 전원 회로(6b)를 구비하고 있다. 구동 IC(6)로부터 H 드라이버(4)로는, 비디오 신호 Video, 스타트 신호 HST, 클럭 신호 HCLK, 플러스측 전위 HVDD 및 마이너스측 전위 HVSS가 공급된다. 또한, 구동 IC(6)로부터 V 드라이버(5)로는, 스타트 신호 VST, 클럭 신호 VCLK, 인에이블 신호 ENB, 플러스측 전위 VVDD 및 마이너스측 전위 VVSS가 공급된다. 또, 플러스측 전위 HVDD 및 VVDD는, 본 발명의 「제2 전위」의 일례이고, 마이너스측 전위 HVSS 및 VVSS는, 본 발명의 「제1 전위」의 일례이다.
또한, 도 2에 도시한 바와 같이, H 드라이버(4)의 내부에는, 복수단의 시프트 레지스터 회로(4a1, 4a2 및 4a3)가 설치되어 있다. 또, 도 2에서는, 도면의 간략화를 위해, 3단의 시프트 레지스터 회로(4a1, 4a2 및 4a3)만을 도시하고 있지만, 실제는 화소의 수에 따른 단 수가 설치되어 있다. 또한, 1단째의 시프트 레지스터 회로(4a1)는, 첫번째의 제1 회로부(4b1) 및 두번째의 제1 회로부(4c1)로 구성되어있다. 첫번째의 제1 회로부(4b1)는, p채널 트랜지스터 PT1, PT2 및 PT3과, 다이오드 접속된 p채널 트랜지스터 PT4와, p채널 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C1을 포함하고 있다. 또, p채널 트랜지스터 PT1, PT2, PT3 및 PT4는, 각각, 본 발명의 「제1 트랜지스터」, 「제2 트랜지스터」, 「제3 트랜지스터」 및 「제4 트랜지스터」의 예이다. 또한, 두번째의 제1 회로부(4c1)는, 첫번째의 제1 회로부(4b1)와 마찬가지로, p채널 트랜지스터 PT1, PT2, PT3 및 PT4와, 용량 C1을 포함하고 있다. 또한, 두번째의 제1 회로부(4c1)는, 상기한 첫번째의 제1 회로부(4b1)와 달리, 고저항 R1을 더 포함하고 있다.
여기서, 제1 실시예에서는, 첫번째의 제1 회로부(4b1) 및 두번째의 제1 회로부(4c1)에 설치된 p채널 트랜지스터 PT1∼PT4와, 용량 C1을 구성하는 p채널 트랜지스터는, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다. 이하, p채널 트랜지스터 PT1∼PT4는, 트랜지스터 PT1∼PT4라고 칭한다.
또한, 제1 실시예에서는, 트랜지스터 PT3 및 PT4는, 도 3에 도시한 바와 같이, 각각, 상호 전기적으로 접속된 2개의 게이트 전극(91) 및 게이트 전극(92)을 갖도록 형성되어 있다. 구체적으로는, 한쪽의 게이트 전극(91) 및 다른 쪽의 게이트 전극(92)은, 각각 한쪽의 채널 영역(91c) 및 다른 쪽의 채널 영역(92c) 상에, 게이트 절연막(90)을 개재하여 형성되어 있다. 그리고, 한쪽의 채널 영역(91c)은, 한쪽의 소스 영역(91a)과 한쪽의 드레인 영역(91b) 사이에 끼워지도록 형성되어 있고, 다른 쪽의 채널 영역(92c)은, 다른 쪽의 소스 영역(92a)과 다른 쪽의 드레인영역(92b) 사이에 끼워지도록 형성되어 있다. 또한, 드레인 영역(91b)과 소스 영역(92a)은, 공통의 불순물 영역으로 구성되어 있다.
그리고, 도 2에 도시한 바와 같이, 첫번째의 제1 회로부(4b1)에 있어서, 트랜지스터 PT1의 소스는 노드 ND2에 접속되어 있음과 함께, 드레인은 마이너스측 전위 HVSS에 접속되어 있다. 이 트랜지스터 PT1의 게이트는 노드 ND1에 접속되어 있음과 함께, 트랜지스터 PT1의 게이트에는 클럭 신호 HCLK1이 공급된다. 트랜지스터 PT2의 소스는 플러스측 전위 HVDD에 접속되어 있음과 함께, 드레인은 노드 ND2에 접속되어 있다. 이 트랜지스터 PT2의 게이트에는 스타트 신호 HST가 공급된다.
여기서, 제1 실시예에서는, 트랜지스터 PT3는, 트랜지스터 PT1의 게이트와 플러스측 전위 HVDD와의 사이에 접속되어 있다. 이 트랜지스터 PT3의 게이트에는 스타트 신호 HST가 공급된다. 그리고, 트랜지스터 PT3는 트랜지스터 PT2가 온 상태일 때에 트랜지스터 PT1을 오프 상태로 하기 위해 설치되어 있다. 이에 의해, 트랜지스터 PT2와 트랜지스터 PT1이 동시에 온 상태가 되는 것이 억제된다.
또한, 제1 실시예에서는, 용량 C1은 트랜지스터 PT1의 게이트와 소스와의 사이에 접속되어 있다. 또한 트랜지스터 PT4는 트랜지스터 PT1의 게이트와 클럭 신호선(HCLK1)과의 사이에 접속되어 있다. 이 트랜지스터 PT4에 의해, 클럭 신호 HCLK1의 H 레벨의 펄스 전압이, 클럭 신호선(HCLK1)으로부터 용량 C1으로 역류하는 것이 억제된다.
또한, 두번째의 제1 회로부(4c1)에 있어서의 회로 구성은, 기본적으로 첫번째의 제1 회로부(4b1)의 회로 구성과 마찬가지이다. 단, 두번째의 제1회로부(4c1)에서는, 트랜지스터 PT1의 소스 및 트랜지스터 PT2의 드레인은, 각각 노드 ND4에 접속되어 있음과 함께, 트랜지스터 PT1의 게이트는 노드 ND3에 접속되어 있다. 또한, 고저항 R1은 트랜지스터 PT4와 클럭 신호선(HCLK1)과의 사이에 접속되어 있다.
그리고, 노드 ND4(출력 노드)로부터는, 1단째의 시프트 레지스터 회로(4a1)의 출력 신호 SR1이 출력된다. 이 출력 신호 SR1은 수평 스위치(3)에 공급된다.
수평 스위치(3)는, 복수의 트랜지스터 PT20, PT21 및 PT22를 포함하고 있다. 또, 도 2에서는, 도면의 간략화를 위해, 3개의 트랜지스터 PT20, PT21 및 PT22만을 도시하고 있지만, 실제는 화소의 수에 따른 수만큼 설치되어 있다. 트랜지스터 PT20, PT21 및 PT22의 게이트는, 각각, 1단째∼3단째의 시프트 레지스터 회로(4a1∼4a3)의 출력 SR1, SR2 및 SR3에 접속되어 있다. 또한, 트랜지스터 PT20∼PT22의 드레인은, 각각, 각 단의 드레인선에 접속되어 있다. 또한, p채널 트랜지스터 PT20, PT21 및 PT22의 소스는, 1개의 비디오 신호선(Video)에 접속되어 있다. 또한, 1단째의 시프트 레지스터 회로(4a1)의 노드 ND4(출력 노드)에는, 2단째의 시프트 레지스터 회로(4a2)가 접속되어 있다.
2단째의 시프트 레지스터 회로(4a2)는, 첫번째의 제1 회로부(4b2) 및 두번째의 제1 회로부(4c2)로 구성되어 있다. 이 2단째의 시프트 레지스터 회로(4a2)의 첫번째의 제1 회로부(4b2) 및 두번째의 제1 회로부(4c2)의 회로 구성은, 상기한 1단째의 시프트 레지스터 회로(4a1)의 첫번째의 제1 회로부(4b1) 및 두번째의 제1 회로부(4c1)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터회로(4a2)의 출력 노드로부터는 출력 신호 SR2가 출력된다. 또한, 2단째의 시프트 레지스터 회로(4a2)의 출력 노드에는 3단째의 시프트 레지스터 회로(4a3)가 접속되어 있다. 시프트 레지스터 회로(4a1∼4a3)의 출력 SR1∼SR3은, 비디오 신호선의 수(예를 들면, 적(R), 녹(G) 및 청(B)의 3 종류의 비디오 신호 Video가 입력되는 경우에는 3개로 됨)에 따라 설치된 수평 스위치(3)의 게이트에 입력된다.
3단째의 시프트 레지스터 회로(4a3)는, 첫번째의 제1 회로부(4b3) 및 두번째의 제1 회로부(4c3)로 구성되어 있다. 이 3단째의 시프트 레지스터 회로(4a3)의 첫번째의 제1 회로부(4b3) 및 두번째의 제1 회로부(4c3)의 회로 구성은, 각각, 상기한 1단째의 시프트 레지스터 회로(4a1)의 첫번째의 제1 회로부(4b1) 및 두번째의 제1 회로부(4c1)의 회로 구성과 마찬가지이다. 또한, 3단째의 시프트 레지스터 회로(4a3)의 출력 노드로부터는 출력 신호 SR3가 출력된다. 또한, 3단째의 시프트 레지스터 회로(4a3)의 출력 노드에는, 4단째의 시프트 레지스터 회로(도시 생략)가 접속되어 있다.
4단째 이후의 시프트 레지스터 회로의 회로 구성은, 상기한 1단째∼3단째의 시프트 레지스터 회로(4a1∼4a3)의 회로 구성과 마찬가지이다. 또, 상기한 2단째의 시프트 레지스터 회로(4a2)에는, 클럭 신호선(HCLK2)이 접속되어 있다. 또한, 상기한 3단째의 시프트 레지스터 회로(4a3)에는, 1단째의 시프트 레지스터 회로(4a1)와 마찬가지로, 클럭 신호선(HCLK1)이 접속되어 있다. 이와 같이, 복수단의 시프트 레지스터 회로에는, 교대로 클럭 신호선(HCLK1)과 클럭 신호선(HCLK2)이 접속되어 있다. 또한, 후단의 시프트 레지스터 회로는 전단의 시프트 레지스터회로의 출력 노드에 접속되도록 구성되어 있다.
도 4는, 도 2에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 또, 도 4에 있어서, SR1, SR2, SR3 및 SR4는, 1단째, 2단째, 3단째 및 4단째의 시프트 레지스터 회로로부터의 출력 신호를 나타내고 있다. 다음으로, 도 2 및 도 4를 참조하여, 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 동작에 대하여 설명한다.
우선, 초기 상태로서, H 레벨(HVDD)의 스타트 신호 HST가, 1단째의 시프트 레지스터 회로(4a1)의 첫번째의 제1 회로부(4b1)에 입력되어 있다. 이에 의해, 첫번째의 제1 회로부(4b1)의 트랜지스터 PT2 및 PT3가 오프 상태로 됨과 함께, 트랜지스터 PT1이 온 상태가 되기 때문에, 노드 ND2의 전위는 L 레벨로 되어 있다. 이 때문에, 두번째의 제1 회로부(4c1)에 있어서, 트랜지스터 PT2 및 PT3은 온 상태로 된다. 이에 의해, 노드 ND3의 전위가 H 레벨이 되기 때문에, 트랜지스터 PT1은 오프 상태로 된다. 이와 같이, 두번째의 제1 회로부(4c1)에 있어서, 트랜지스터 PT2가 온 상태로 됨과 함께, 트랜지스터 PT1이 오프 상태가 되기 때문에, 노드 ND4의 전위는 H 레벨로 된다. 이에 의해, 초기 상태에서는, 1단째의 시프트 레지스터 회로(4a1)로부터 H 레벨의 출력 신호 SR1이 출력된다.
1단째의 시프트 레지스터 회로(4a1)로부터 H 레벨의 출력 신호 SR1이 출력되어 있는 상태에서, L 레벨(HVSS)의 스타트 신호 HST가 입력되면, 첫번째의 제1 회로부(4b1)에 있어서, 트랜지스터 PT2 및 PT3은 온 상태로 된다. 이에 의해, 노드 ND1 및 ND2의 전위가 함께 H 레벨이 되기 때문에, 트랜지스터 PT1은 오프 상태로유지된다. 그리고, 노드 ND2의 전위가 H 레벨이 되는 것에 의해, 두번째의 제1 회로부(4c1)에 있어서, 트랜지스터 PT2 및 PT3은 오프 상태로 된다. 이 때, 노드 ND3의 전위가 H 레벨의 상태로 유지되기 때문에, 트랜지스터 PT1은, 오프 상태로 유지된다. 이 때문에, 노드 ND4의 전위가 H 레벨로 유지되기 때문에, 1단째의 시프트 레지스터 회로(4a1)로부터 H 레벨의 출력 신호 SR1이 출력된다.
다음으로, 첫번째의 제1 회로부(4b1)에 있어서, 트랜지스터 PT4를 통하여 L 레벨(HVSS)의 클럭 신호 HCLK1이 입력된다. 이 때, 트랜지스터 PT3가 온 상태로 되어 있기 때문에, 노드 ND1의 전위는 H 레벨로 유지된다. 이에 의해, 트랜지스터 PT1은 오프 상태로 유지된다. 또, 클럭 신호 HCLK1이 L 레벨인 기간 중에, 트랜지스터 PT4 및 PT3을 통하여 클럭 신호선(HCLK1)과 플러스측 전위 HVDD와의 사이에 관통 전류가 흐른다.
한편, 두번째의 제1 회로부(4c1)에 있어서도, 고저항 R1 및 트랜지스터 PT4를 통하여 L 레벨(HVSS)의 클럭 신호 HCLK1이 입력된다. 이 때, 트랜지스터 PT3가 오프 상태로 되어 있기 때문에, 노드 ND3의 전위가 L 레벨이 되는 것에 의해 트랜지스터 PT1은 온 상태로 된다. 이 때, 고저항 R1에 의해 트랜지스터 PT1이 온 상태가 되기 어렵기 때문에, 트랜지스터 PT1이 온 상태가 될 때의 응답 속도가 느려진다.
이 때, 두번째의 제1 회로부(4c1)에 있어서, 트랜지스터 PT2가 오프 상태로 되어 있기 때문에, 온 상태의 트랜지스터 PT1을 통하여 노드 ND4의 전위는 HVSS 측으로 저하한다. 이 경우, 노드 ND3의 전위(트랜지스터 PT1의 게이트 전위)는, 용량 C1에 의해서, 트랜지스터 PT1의 게이트-소스간 전압이 유지되도록, 노드 ND4의 전위(트랜지스터 PT1의 소스 전위)의 저하에 수반하여 저하한다. 또한, 트랜지스터 PT3가 오프 상태임과 함께, 다이오드 접속된 트랜지스터 PT4에는, 클럭 신호선(HCLK1)으로부터의 H 레벨의 신호가 노드 ND3측으로 역류하는 경우는 없기 때문에, 용량 C1의 유지 전압(트랜지스터 PT1의 게이트-소스간 전압)은 유지된다. 이에 의해, 노드 ND4의 전위가 저하해 갈 때에 트랜지스터 PT1이 항상 온 상태로 유지되기 때문에, 노드 ND4의 전위는 HVSS까지 저하한다. 그 결과, 1단째의 시프트 레지스터 회로(4a1)로부터 L 레벨의 출력 신호 SR1이 출력된다.
또, 두번째의 제1 회로부(4c1)에 있어서, 노드 ND4의 전위가 HVSS까지 저하했을 때의 노드 ND3의 전위는 HVSS보다도 낮게 되어 있다. 이 때문에, 플러스측 전위 HVDD에 접속된 트랜지스터 PT3에 인가되는 바이어스 전압은 HVDD와 HVSS와의 전위차보다도 커진다. 또한, 클럭 신호 HCLK1이 H 레벨(HVDD)된 경우에는, 클럭 신호선(HCLK1)에 접속된 트랜지스터 PT4에 인가되는 바이어스 전압도, HVDD와 HVSS와의 전위차보다도 커진다.
다음으로, 첫번째의 제1 회로부(4b1)에 있어서, H 레벨(HVDD)의 스타트 신호 HST가 입력되면, 트랜지스터 PT2 및 PT3가 오프 상태로 된다. 이 경우에는, 노드 ND1 및 ND2는 H 레벨로 유지된 상태에서 부유 상태로 된다. 이 때문에, 다른 부분에 영향을 끼치는 경우는 없기 때문에, 1단째의 시프트 레지스터 회로(4a1)로부터는 L 레벨의 출력 신호 SR1이 유지된다.
다음으로, 첫번째의 제1 회로부(4b1)에 있어서, 재차, 트랜지스터 PT4를 통하여 L 레벨(HVSS)의 클럭 신호 HCLK1이 입력된다. 이에 의해, 트랜지스터 PT1이 온 상태가 되기 때문에 노드 ND2의 전위는 HVSS 측으로 저하한다. 이 경우, 노드 ND1의 전위는, 용량 C1에 의해서 트랜지스터 PT1의 게이트-소스간 전압이 유지되도록, 노드 ND2의 전위의 저하에 수반하여 저하한다. 또한, 트랜지스터 PT3가 오프 상태임과 함께, 다이오드 접속된 트랜지스터 PT4에는 클럭 신호선(HCLK1)으로부터의 H 레벨의 신호가 노드 ND1측으로 역류하는 경우는 없기 때문에 용량 C1의 유지 전압은 유지된다. 이에 의해, 노드 ND2의 전위가 저하해 갈 때에 트랜지스터 PT1가 항상 온 상태로 유지되기 때문에, 노드 ND2의 전위는 HVSS까지 저하한다. 이 때문에, 두번째의 제1 회로부(4c1)의 트랜지스터 PT2 및 PT3은 온 상태로 된다. 또, 노드 ND2의 전위가 HVSS까지 저하했을 때의 노드 ND1의 전위는, HVSS보다도 낮게 되어 있다.
이 때, 제1 실시예에서는, 두번째의 제1 회로부(4c1)에 있어서, 트랜지스터 PT3에 의해서 트랜지스터 PT1이 오프 상태로 되기 때문에, 트랜지스터 PT1과 트랜지스터 PT2가 동시에 온 상태가 되는 것이 억제된다. 이에 의해, 트랜지스터 PT1 및 PT2를 통하여 플러스측 전위 HVDD와 마이너스측 전위 HVSS와의 사이에 관통 전류가 흐르는 것이 억제된다.
그리고, 두번째의 제1 회로부(4c1)에 있어서, 트랜지스터 PT2가 온 상태로 됨과 함께, 트랜지스터 PT1이 오프 상태가 되는 것에 의해, 노드 ND4의 전위는 HVSS로부터 HVDD로 상승하여 H 레벨로 된다. 이 때문에, 1단째의 시프트 레지스터 회로(4a1)로부터 H 레벨의 출력 신호 SR1이 출력된다.
이상과 같이, 제1 실시예에 따른 시프트 레지스터 회로(4a1)에서는, 첫번째의 제1 회로부(4b1)에 L 레벨의 스타트 신호 HST가 입력되어 있을 때에, L 레벨의 클럭 신호 HCLK1이 입력되면, 두번째의 제1 회로부(4c1)로부터 L 레벨의 출력 신호 SR1이 출력된다. 그리고, 첫번째의 제1 회로부(4b1)에 H 레벨의 출력 신호 SR1이 출력되어 있는 상태에서, 재차, L 레벨의 클럭 신호 HCLK1이 입력되면, 두번째의 제1 회로부(4c1)로부터의 출력 신호 SR1은 H 레벨로 된다.
또, 1단째의 시프트 레지스터 회로(4a1)의 두번째의 제1 회로부(4c1)로부터의 출력 신호 SR1은, 2단째의 시프트 레지스터 회로(4a2)의 첫번째의 제1 회로부(4b2)에 입력된다. 2단째의 시프트 레지스터 회로(4a2)에서는, 첫번째의 제1 회로부(4b2)에 1단째의 시프트 레지스터 회로(4a1)의 L 레벨의 출력 신호 SR1가 입력되어 있는 경우에, H 레벨의 클럭 신호 HCLK1 및 L 레벨의 클럭 신호 HCLK2가 입력되면, 두번째의 제1 회로부(4c2)로부터 L 레벨의 출력 신호 SR2가 출력된다. 또한, 3단째의 시프트 레지스터 회로(4a3)에서는, 첫번째의 제1 회로부(4b3)에 2단째의 시프트 레지스터 회로(4a2)의 L 레벨의 출력 신호 SR2가 입력되어 있는 경우에, L 레벨의 클럭 신호 HCLK1 및 H 레벨의 클럭 신호 HCLK2가 입력되면, 세번째의 제1 회로부(4c3)로부터 L 레벨의 출력 신호 SR3가 출력된다. 이와 같이, 전단의 시프트 레지스터 회로로부터의 출력 신호가 다음단의 시프트 레지스터 회로에 입력됨과 함께, L 레벨이 되는 타이밍이 상호 어긋난 클럭 신호 HCLK1 및 HCLK2가, 각 단의 시프트 레지스터 회로에 교대로 입력된다. 이에 의해, 각 단의 시프트 레지스터 회로로부터 L 레벨의 출력 신호가 출력되는 타이밍이 시프트한다.
타이밍이 시프트한 L 레벨의 신호가 수평 스위치(3)의 트랜지스터 PT20, PT21 및 PT22의 게이트에 입력됨으로써, 트랜지스터 PT20, PT21 및 PT22는, 순차적으로, 온 상태로 된다. 이에 의해, 각 단의 드레인선에 비디오 신호선 Video로부터 비디오 신호가 공급되기 때문에, 각 단의 드레인선은, 순차적으로, 구동(주사)된다. 그리고, 1개의 게이트선에 연결되는 모든 단의 드레인선의 주사가 종료하면, 다음의 게이트선이 선택된다. 그리고, 다시 각 단의 드레인선이 순차적으로 주사된 후, 다음의 게이트선이 선택된다. 이 동작이 최후의 게이트선에 연결되는 각 단의 드레인선의 주사가 종료될 때까지 반복됨으로써 한 화면의 주사가 종료한다.
제1 실시예에서는, 상기한 바와 같이, 트랜지스터 PT1의 게이트와 플러스측 전위 HVDD와의 사이에 접속된 트랜지스터 PT3를, 상호 전기적으로 접속된 2개의 게이트 전극(91 및 92)을 갖도록 구성함으로써, 트랜지스터 PT3에 인가되는 전압은, 한쪽의 게이트 전극(91)에 대응하는 소스-드레인 사이와 다른 쪽의 게이트 전극(92)에 대응하는 소스-드레인 사이에 대략 반 정도씩(전압의 분배 비율은 트랜지스터 사이즈 등에 따라서 변동함) 분배된다. 이 때문에, 트랜지스터 PT3에 인가되는 바이어스 전압이 HVSS와 HVDD와의 전위차보다도 커진 경우에도, 트랜지스터 PT3의 한쪽의 게이트 전극(91)에 대응하는 소스-드레인 사이 및 다른 쪽의 게이트 전극(92)에 대응하는 소스-드레인 사이에는, HVSS와 HVDD와의 전위차보다도 작은 전압이 인가된다. 이에 의해, 트랜지스터 PT3에 HVSS와 HVDD와의 전위차보다도 큰 바이어스 전압이 인가되는 것에 기인하여, p채널 트랜지스터 PT3의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로(4a1∼4a3)를 갖는 H 드라이버(4)를 포함하는 액정 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
또한, 제1 실시예에서는, p채널 트랜지스터 PT1의 게이트와 클럭 신호선(HCLK)과의 사이의 트랜지스터 PT4에 있어서도, 상호 전기적으로 접속된 2개의 게이트 전극(91 및 92)을 갖도록 구성하고 있기 때문에, 상기한 트랜지스터 PT3와 마찬가지로, 트랜지스터 PT4에 인가되는 바이어스 전압이 HVSS와 HVDD와의 전위차보다도 커진 경우에도, 트랜지스터 PT4의 특성이 열화하는 것이 억제된다. 그 결과, 트랜지스터 PT4의 특성이 열화하는 것에 기인하여, 시프트 레지스터 회로(4a1∼4a3)를 포함하는 액정 표시 장치의 스캔 특성이 저하하는 것도 억제할 수 있다.
또한, 제1 실시예에서는, 첫번째의 제1 회로부(4b1) 및 두번째의 제1 회로부(4c1)에 설치된 트랜지스터 PT1∼PT4와, 용량 C1을 구성하는 트랜지스터를, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성함으로써, 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비하여 이온 주입 공정의 횟수 및 이온 주입 마스크의 매수를 감소시킬 수 있다. 이에 의해, 제조 프로세스를 간략화하는 것이 가능함과 함께, 제조 비용을 삭감할 수 있다. 또한, p형의 전계 효과형 트랜지스터는, n형의 전계 효과형 트랜지스터와 달리, LDD(Lightly Doped Drain) 구조로 할 필요가 없기 때문에, 제조 프로세스를 보다 간략화할 수 있다.
(제2 실시예)
도 5는, 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 5를 참조하여, 이 제2 실시예에서는, 상기 제1 실시예와 달리, 게이트선을 구동(주사)하기 위한 V 드라이버에 본 발명을 적용하는 경우에 대해 설명한다.
즉, 이 제2 실시예에 따른 액정 표시 장치의 V 드라이버(5)에서는, 도 5에 도시한 바와 같이, 복수단의 시프트 레지스터 회로(5a1 및 5a2)가 설치되어 있다. 또, 도 5에서는, 도면의 간략화를 위해 2단의 시프트 레지스터 회로(5a1 및 5a2)만을 도시하고 있다. 또, 1단째의 시프트 레지스터 회로(5a1)는, 첫번째의 제1 회로부(5b11), 두번째의 제1 회로부(5b12) 및 세번째의 제1 회로부(5b13)와, 제2 회로부(5c1)로 구성되어 있다. 첫번째의 제1 회로부(5b11)는, 트랜지스터 PT1, PT2 및 PT3과, 다이오드 접속된 트랜지스터 PT4와, 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C1을 포함하고 있다. 또한, 제2 회로부(5c1)는, 상기한 첫번째의 제1 회로부(5b11)의 트랜지스터 PT1, PT2, PT3 및 PT4와, 용량 C1에 각각 대응하는 트랜지스터 PT11, PT12, PT13 및 PT14와, 용량 C11을 포함하고 있다. 또, 트랜지스터 PT11, PT12, PT13 및 PT14는, 본 발명의 「제1 트랜지스터」, 「제2 트랜지스터 」, 「제3 트랜지스터」 및 「제4 트랜지스터 」의 일례이다. 또한, 제2 회로부(5c1)는, 상기한 첫번째의 제1 회로부(5b11)와 달리, 트랜지스터 PT15, PT16 및 PT17와, 다이오드 접속된 트랜지스터 PT18와, 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C12을 더 포함하고 있다.
여기서, 제2 실시예에서는, 첫번째의 제1 회로부(5b11) 및 제2 회로부(5c1)에 설치된 트랜지스터 PT1∼PT4 및 PT11∼PT18과, 용량 C1, C11 및 C12을 구성하는 트랜지스터는, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제2 실시예에서는, 트랜지스터 PT3, PT4, PT13, PT14, PT17 및 PT18은, 도 3에 도시한 제1 실시예와 마찬가지로, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되어 있다.
그리고, 도 5에 도시한 바와 같이, 첫번째의 제1 회로부(5b11)에 있어서, 트랜지스터 PT1의 소스는 노드 ND2에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 이 트랜지스터 PT1의 게이트는 노드 ND1에 접속되어 있음과 함께, 트랜지스터 PT1의 게이트에는 클럭 신호 VCLK1이 공급된다. 트랜지스터 PT2의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND2에 접속되어 있다. 이 트랜지스터 PT2의 게이트에는 스타트 신호 VST가 공급된다.
여기서, 제2 실시예에서는, 트랜지스터 PT3는 트랜지스터 PT1의 게이트와 플러스측 전위 VVDD와의 사이에 접속되어 있다. 이 트랜지스터 PT3의 게이트에는 스타트신호 VST가 공급된다. 그리고, 트랜지스터 PT3는 트랜지스터 PT2가 온 상태일 때에 트랜지스터 PT1를 오프 상태로 하기 위해서 설치되어 있다. 이에 의해, 트랜지스터 PT2와 트랜지스터 PT1이 동시에 온 상태가 되는 것이 억제된다.
또한, 제2 실시예에서는, 용량 C1는 트랜지스터 PT1의 게이트와 소스와의 사이에 접속되어 있다. 또한, 트랜지스터 PT4는 트랜지스터 PT1의 게이트와 클럭 신호선(VCLK1)과의 사이에 접속되어 있다. 이 트랜지스터 PT4에 의해, 클럭 신호VCLK1의 H 레벨의 펄스 전압이, 클럭 신호선(VCLK1)으로부터 용량 C1으로 역류하는 것이 억제된다.
또한, 두번째의 제1 회로부(5b12) 및 세번째의 제1 회로부(5b13)의 회로 구성은, 상기한 첫번째의 제1 회로부(5b11)의 회로 구성과 마찬가지이다. 그리고, 첫번째의 제1 회로부(5b11), 두번째의 제1 회로부(5b12) 및 세번째의 제1 회로부(5b13)는 직렬로 접속되어 있다. 그리고, 제2 회로부(5c1)는 세번째의 제1 회로부(5b13)의 노드 ND2에 접속되어 있다.
또한, 제2 회로부(5c1)에 있어서, 트랜지스터 PT11, PT12, PT13 및 PT14, 및, 용량 C11은, 각각, 기본적으로 첫번째의 제1 회로부(5b11)의 트랜지스터 PT1, PT2, PT3 및 PT4, 및, 용량 C1에 대응한 위치에 접속되어 있다. 단, 제2 회로부(5c1)에서는, 트랜지스터 PT11의 소스 및 트랜지스터 PT12의 드레인은, 각각, 노드 ND12에 접속되어 있음과 함께, 트랜지스터 PT11의 게이트는 노드 ND11에 접속되어 있다.
또한, 트랜지스터 PT15는 마이너스측 전위 VVSS와 트랜지스터 PT11과의 사이에 접속되어 있다. 이 트랜지스터 PT15의 게이트는 노드 ND13에 접속되어 있음과 함께, 트랜지스터 PT15의 게이트에는 반전 인에이블 신호 XENB가 공급된다. 그리고, 용량 C12는 트랜지스터 PT15의 게이트와 소스와의 사이에 접속되어 있다. 트랜지스터 PT16는 트랜지스터 PT12와 함께, 트랜스퍼 게이트 TG1을 구성하고 있다.
또한, 트랜지스터 PT17의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND13에 접속되어 있다. 이 트랜지스터 PT17의 게이트에는 인에이블 신호 ENB가 공급된다. 트랜지스터 PT18은 트랜지스터 PT15의 게이트와 반전 인에이블 신호선(XENB)과의 사이에 접속되어 있다.
또한, 노드 ND12(출력 노드)로부터 1단째의 시프트 레지스터 회로(5a1)의 출력 신호 gate1이 출력된다. 이 노드 ND12에는 게이트선이 접속되어 있다. 또한, 노드 ND12에는 2단째의 시프트 레지스터 회로(5a2)가 접속되어 있다.
2단째의 시프트 레지스터 회로(5a2)는, 첫번째의 제1 회로부(5b21), 두번째의 제1 회로부(5b22) 및 세번째의 제1 회로부(5b23)와, 제2 회로부(5c2)로 구성되어 있다. 이 2단째의 시프트 레지스터 회로(5a2)의 첫번째의 제1 회로부(5b21), 두번째의 제1 회로부(5b22) 및 세번째의 제1 회로부(5b23)의 회로 구성은, 각각 상기한 1단째의 시프트 레지스터 회로(5a1)의 첫번째의 제1 회로부(5b11)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터 회로(5a2)의 제2 회로부(5c2)는, 상기한 1단째의 시프트 레지스터 회로(5a1)의 제2 회로부(5c1)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터 회로(5a2)의 출력 노드로부터는 출력 신호 gate2가 출력된다. 이 2단째의 시프트 레지스터 회로(5a2)의 출력 노드에는 게이트선이 접속되어 있다. 또한, 2단째의 시프트 레지스터 회로(5a2)의 출력 노드에는 3단째의 시프트 레지스터 회로(도시 생략)가 접속되어 있다. 또, 3단째 이후의 시프트 레지스터 회로의 회로 구성은, 상기한 1단째의 시프트 레지스터 회로(5a1)의 회로 구성과 마찬가지이다.
도 6은, 도 5에 도시한 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 또, 도 6에 있어서, gate1, gate2,gate3 및 gate4는, 각각, 1단째, 2단째, 3단째 및 4단째의 시프트 레지스터 회로로부터 게이트선으로 출력되는 출력 신호를 나타내고 있다. 다음으로, 도 5 및 도 6을 참조하여, 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 동작에 대하여 설명한다.
도 5에 도시한 제2 실시예의 1단째의 시프트 레지스터 회로(5a1)의 첫번째의 제1 회로부(5b11) 및 두번째의 제1 회로부(5b12)의 구성은, 도 2에 도시한 제1 실시예의 1단째의 시프트 레지스터 회로(4a1)의 첫번째의 제1 회로부(4b1) 및 두번째의 제1 회로부(4c1)로부터 고저항 R1을 제외한 구성에 상당한다. 따라서, 제2 실시예의 1단째의 시프트 레지스터 회로(5a1)의 첫번째의 제1 회로부(5b11) 및 두번째의 제1 회로부(5b12)의 스타트 신호 VST 및 클럭 신호 VCLK1에 응답하여 행해지는 동작은, 도 2에 도시한 제1 실시예의 1단째의 시프트 레지스터 회로(4a1)의 첫번째의 제1 회로부(4b1) 및 두번째의 제1 회로부(4c1)의 스타트 신호 HST 및 클럭 신호 HCLK1에 응답하여 행해지는 동작에 상당한다.
즉, 우선, 초기 상태로서, H 레벨(VVDD)의 스타트 신호 VST가 1단째의 시프트 레지스터 회로(5a1)의 첫번째의 제1 회로부(5b11)에 입력된다. 이에 의해, 상기한 제1 실시예의 H 드라이버(4)와 마찬가지의 동작에 의해, 두번째의 제1 회로부(5b12)로부터는 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는, 세번째의 제1 회로부(5b13)의 트랜지스터 PT2 및 PT3의 게이트에 입력된다. 이에 의해, 세번째의 제1 회로부(5b13)의 트랜지스터 PT2 및 PT3이 오프 상태가 되기 때문에, 세번째의 제1 회로부(5b13)로부터는 L 레벨의 신호가 출력된다.
이 세번째의 제1 회로부(5b13)로부터의 L 레벨의 신호는, 제2 회로부(5c1)의 트랜지스터 PT13의 게이트 및 트랜스퍼 게이트 TG1의 한쪽의 게이트에 입력된다. 이에 의해, 제2 회로부(5c1)의 트랜지스터 PT13 및 트랜스퍼 게이트 TG1이 온 상태가 되기 때문에, 노드 ND12의 전위는 H 레벨로 된다. 이 때문에, 초기 상태에서는, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 gate1이 출력된다.
이 상태에서, L 레벨(VVSS)의 스타트 신호 VST가 입력되면, 상기한 제1 실시예의 H 드라이버(4)와 마찬가지의 동작에 의해, 두번째의 제1 회로부(5b12)로부터 H 레벨의 신호가 출력되기 때문에, 초기 상태와 마찬가지로, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 gate1이 계속하여 출력된다.
다음으로, L 레벨(VVSS)의 클럭 신호 VCLK1이 입력되면, 상기한 제1 실시예의 H 드라이버(4)와 마찬가지의 동작에 의해, 두번째의 제1 회로부(5b12)로부터는 L 레벨의 신호가 출력된다. 이 L 레벨의 신호가 세번째의 제1 회로부(5b13)의 트랜지스터 PT2 및 PT3의 게이트에 입력되기 때문에, 트랜지스터 PT2 및 PT3은 온 상태로 된다. 이 때, 세번째의 제1 회로부(5b13)의 트랜지스터 PT1이 오프 상태이기 때문에, 세번째의 제1 회로부(5b13)로부터 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는, 제2 회로부(5c1)의 트랜지스터 PT13의 게이트 및 트랜스퍼 게이트 TG1의 한쪽의 게이트에 입력된다. 이 때, 인에이블 신호 ENB가 H 레벨(VVDD)로 유지되어 있기 때문에, 트랜스퍼 게이트 TG1은 오프 상태로 된다. 또한, 노드 ND11가H 레벨로 유지된 상태에서 부유 상태가 되기 때문에, 트랜지스터 PT11도 오프 상태로 유지된다. 이에 의해, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 gate1이 계속하여 출력된다.
다음으로, H 레벨(VVDD)의 스타트 신호 VST가 입력된 경우에도, 상기한 제1 실시예의 H 드라이버(4)와 마찬가지의 동작에 의해, 두번째의 제1 회로부(5b12)로부터는, L 레벨의 신호가 계속하여 출력된다. 이에 의해, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 gate1이 계속하여 출력된다.
다음으로, 인에이블 신호 ENB가 L 레벨(VVSS)로 됨과 함께, 반전 인에이블 신호 XENB가 H 레벨(VVDD)로 된다. 이에 의해, 제2 회로부(5c1)에 있어서, L 레벨의 인에이블 신호 ENB가 입력되는 트랜스퍼 게이트 TG1은 온 상태로 된다. 또한, L 레벨의 인에이블 신호 ENB가 트랜지스터 PT17의 게이트에도 입력되기 때문에, 트랜지스터 PT17은 온 상태로 된다. 이에 의해, 노드 ND13의 전위가 H 레벨이 되기 때문에, 노드 ND13에 게이트가 접속된 트랜지스터 PT15는 오프 상태로 된다. 이에 의해, 노드 ND12의 전위가 H 레벨이 되기 때문에, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 gate1이 계속하여 출력된다.
다음으로, 인에이블 신호 ENB가 L 레벨(VVSS)인 상태에서, 세번째의 제1 회로부(5b13)의 트랜지스터 PT4를 통하여, L 레벨(VVSS)의 클럭 신호 VCLK2가 입력된다. 이 때, 세번째의 제1 회로부(5b13)의 트랜지스터 PT2 및 PT3이 온 상태이기 때문에, 세번째의 제1 회로부(5b13)의 노드 ND1의 전위는 H 레벨로 유지된다. 이에 의해, 세번째의 제1 회로부(5b13)의 트랜지스터 PT1가 오프 상태가 되기 때문에, 세번째의 제1 회로부(5b13)로부터는 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는, 제2 회로부(5c1)의 트랜지스터 PT13의 게이트 및 트랜스퍼 게이트 TG1의 한쪽의 게이트에 입력된다. 이에 의해, 트랜지스터 PT13은 오프 상태로 유지된다. 이것에 대하여, 트랜스퍼 게이트 TG1의 다른 한쪽의 게이트에는 L 레벨의 ENB 신호가 입력되어 있기 때문에, 트랜스퍼 게이트 TG1은 온 상태로 유지된다.
한편, 제2 회로부(5c1)에도, 트랜지스터 PT14를 통하여 L 레벨(VVSS)의 클럭 신호 VCLK2가 입력된다. 이에 의해, 노드 ND11의 전위가 L 레벨이 되기 때문에, 트랜지스터 PT11는 온 상태로 된다. 단, 이 경우, 인에이블 신호 ENB가 L 레벨이기 때문에, p채널 트랜지스터 PT17는 온 상태로 유지된다. 이 때문에, 트랜지스터 PT15가 오프 상태로 유지되기 때문에, 결국, 노드 ND12는 H 레벨로 유지된다. 이에 의해, 이 상태에서는, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 gate1이 유지된다.
이 후, 인에이블 신호 ENB가 H 레벨(VVDD)이 됨과 함께, 반전 인에이블 신호 XENB가 L 레벨(VVSS)이 되는 것에 의해서, 트랜스퍼 게이트 TG1 및 트랜지스터 PT17는 오프 상태로 된다. 또한, 트랜지스터 PT18를 통하여 게이트에 L 레벨의 반전 인에이블 신호 XENB가 입력되는 트랜지스터 PT15는 온 상태로 된다.
또, 이 때의 노드 ND13의 전위는, 용량 C12의 기능에 의해, VVSS보다도 낮게 되어 있다. 이 때문에, 플러스측 전위 VVDD에 접속된 트랜지스터 PT17에 인가되는 바이어스 전압은, VVDD와 VVSS와의 전위차보다도 커진다. 또한, 반전 인에이블 신호 XENB가 H 레벨(VVDD)이 된 경우에는, 반전 인에이블 신호선(XENB)에 접속된 트랜지스터 PT18에 인가되는 바이어스 전압도, VVDD와 VVSS와의 전위차보다도 커진다.
이에 의해, 트랜지스터 PT11 및 PT15이 온 상태로 됨과 함께, 트랜스퍼 게이트 TG1이 오프 상태가 되기 때문에, 노드 ND12의 전위는 용량 C11 및 C12의 기능에 의해 VVSS까지 저하하여 L 레벨로 된다. 이 때문에, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 L 레벨의 출력 신호 gate1이 출력된다. 이 상태에서, 클럭 신호 VCLK1가 L 레벨(VVSS)이 된 경우에도, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로의 출력 신호 gate1은 L 레벨로 유지된다.
또, 노드 ND12의 전위가 VVSS까지 저하했을 때의 노드 ND11의 전위는 VVSS보다도 낮게 되어 있다. 이 때문에, 플러스측 전위 VVDD에 접속된 트랜지스터 PT13에 인가되는 바이어스 전압은, VVDD와 VVSS와의 전위차보다도 커진다. 또한, 클럭 신호 VCLK2가 H 레벨(VVDD)로 된 경우에는, 클럭 신호선(VCLK2)에 접속된 트랜지스터 PT14에 인가되는 바이어스 전압도, VVDD와 VVSS와의 전위차보다도 커진다.
다음으로, 인에이블 신호 ENB가 L 레벨(VVSS)로 됨과 함께, 반전 인에이블 신호 XENB가 H 레벨(VVDD)로 되는 것에 의해서, 트랜스퍼 게이트 TG1 및 트랜지스터 PT17는 온 상태로 된다. 트랜지스터 PT17가 온 상태가 되는 것에 의해 노드 ND13의 전위는 H 레벨로 된다. 이에 의해, 게이트가 노드 ND13에 접속된 트랜지스터 PT15는 오프 상태로 된다. 이 때문에, 트랜스퍼 게이트 TG1이 온 상태로 됨과 함께, 트랜지스터 PT15가 오프 상태가 되는 것에 의해 노드 ND12의 전위는 H 레벨로 된다. 이에 의해, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H레벨의 출력 신호 gate1이 출력된다.
또한, 1단째의 시프트 레지스터 회로(5a1)로부터의 H 레벨의 출력 신호 gate1은, 2단째의 시프트 레지스터 회로(5a2)의 제1 회로부(5b21)에도 입력된다. 2단째 이후의 시프트 레지스터 회로는, 전단의 시프트 레지스터 회로로부터의 출력 신호, 클럭 신호 VCLK1 및 VCLK2, 인에이블 신호 ENB 및 반전 인에이블 신호에 의해, 상기한 1단째의 시프트 레지스터 회로(5a1)와 마찬가지의 동작을 행한다. 이에 의해, 각 단의 게이트선이, 순차적으로, 구동(주사)된다. 이 경우, 인에이블 신호 ENB가 L 레벨인 동안에는, 시프트 레지스터 회로의 출력이 강제적으로 H 레벨로 유지되기 때문에, 도 6에 도시한 바와 같은 타이밍에서 인에이블 신호 ENB를 L 레벨로 하는 함으로써, 전단의 시프트 레지스터 회로와 후단의 시프트 레지스터 회로의 L 레벨의 출력 신호가 중첩되는 것이 방지되어 있다.
제2 실시예에서는, 상기한 바와 같이, 트랜지스터 PT3, PT4, PT13, PT14, PT17 및 PT18을, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 구성함으로써, 상기 제1 실시예와 마찬가지로, 트랜지스터 PT3, PT4, PT13, PT14, PT17 및 PT18에 인가되는 바이어스 전압이 VVSS와 VVDD와의 전위차보다도 커진 경우에도, 트랜지스터 PT3, PT4, PT13, PT14, PT17 및 PT18의 각 게이트 전극에 대응하는 소스-드레인 사이에 바이어스 전압이 대략 반 정도씩(전압의 분배 비율은 트랜지스터 사이즈 등에 따라서 변동함) 분배되기 때문에, 트랜지스터 PT3, PT4, PT13, PT14, PT17 및 PT18의 특성이 열화하는 것이 억제된다. 그 결과, 트랜지스터 PT3, PT4, PT13, PT14, PT17 및 PT18의 특성이 열화하는 것에 기인하여, 시프트 레지스터 회로(5a1 및 5a2)를 갖는 V 드라이버(5)를 포함하는 액정 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
또, 제2 실시예의 그 밖의 효과는, 상기 제1 실시예와 마찬가지이다.
(제3 실시예)
도 7은, 본 발명의 제3 실시예에 따른 액정 표시 장치를 도시한 평면도이다. 도 8은, 도 7에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 9는, 2개의 게이트 전극을 갖는 n채널 트랜지스터의 구조를 설명하기 위한 모식도이다. 이 제3 실시예에서는, 드레인선을 구동(주사)하기 위한 H 드라이버를 n채널 트랜지스터로 구성하는 예에 대하여 설명한다.
우선, 도 7을 참조하면, 이 제3 실시예의 액정 표시 장치에서는, 기판(60) 상에, 표시부(11)가 설치되어 있다. 또, 도 7의 표시부(11)에는, 1 화소분의 구성을 도시하고 있다. 또한, 표시부(11)에 매트릭스 형상으로 배향된 각 화소(12)는, n채널 트랜지스터(12a), 화소 전극(12b), 화소 전극(12b)에 대향 배치된 각 화소(12)에 공통의 대향 전극(12c), 화소 전극(12b)과 대향 전극(12c)과의 사이에 협지된 액정(12d), 및, 보조 용량(12e)으로 구성되어 있다. 그리고, n채널 트랜지스터(12a)의 소스는 화소 전극(12b) 및 보조 용량(12c)에 접속되어 있음과 함께, 드레인은 드레인선에 접속되어 있다. 이 n채널 트랜지스터(12a)의 게이트는 게이트선에 접속되어 있다. 또한, 표시부(11)의 1변을 따라, 기판(60) 상에, 표시부(11)의 드레인선을 구동(주사)하기 위한 수평 스위치(HSW)(13) 및 H 드라이버(14)가 설치되어 있다. 또한, 표시부(11)의 다른 변을 따라, 기판(60) 상에, 표시부(11)의 게이트선을 구동(주사)하기 위한 V 드라이버(15)가 설치되어 있다. 또, 수평 스위치(13)에는, 도 7에서는 스위치를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다. 또한, H 드라이버(14) 및 V 드라이버(15)에 대해서도, 도 7에서는 이들을 구성하는 시프트 레지스터를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다.
또한, 도 8에 도시한 바와 같이, H 드라이버(14)의 내부에는, 복수단의 시프트 레지스터 회로(14a1, 14a2 및 14a3)가 설치되어 있다. 또, 도 8에서는, 도면의 간략화를 위해, 3단의 시프트 레지스터 회로(14a1, 14a2 및 14a3)만을 도시하고 있지만, 실제는 화소의 수에 따른 단 수가 설치되어 있다. 또한, 1단째의 시프트 레지스터 회로(14a1)는, 첫번째의 제1 회로부(14b1) 및 두번째의 제1 회로부(14c1)로 구성되어 있다. 또한, 첫번째의 제1 회로부(14b1)는, n채널 트랜지스터 NT1, NT2 및 NT3과, 다이오드 접속된 n채널 트랜지스터 NT4와, n채널 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C1을 포함하고 있다. 또한, 두번째의 제1 회로부(14c1)는, 상기한 첫번째의 제1 회로부(14b1)와 마찬가지로, n채널 트랜지스터 NT1, NT2, NT3 및 NT4와, 용량 C1을 포함하고 있다. 또한, 두번째의 제1 회로부(14c1)는, 상기한 첫번째의 제1 회로부(14b1)와 달리, 고저항 R1을 더 포함하고 있다.
또한, 2단째의 시프트 레지스터 회로(14a2)는, 첫번째의 제1 회로부(14b2) 및 두번째의 제1 회로부(14c2)로 구성되어 있고, 3단째의 시프트 레지스터회로(14a3)는, 첫번째의 제1 회로부(14b3) 및 두번째의 제1 회로부(14c3)로 구성되어 있다. 그리고, 2단째의 시프트 레지스터 회로(14a2) 및 3단째의 시프트 레지스터 회로(14a3)의 회로 구성은, 상기한 1단째의 시프트 레지스터 회로(14a1)의 회로 구성과 마찬가지이다.
여기서, 제3 실시예에서는, 첫번째의 제1 회로부(14b1) 및 두번째의 제1 회로부(14c1)에 설치된 n채널 트랜지스터 NT1∼NT4와, 용량 C1을 구성하는 n채널 트랜지스터는, 모두 n형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다. 이하, n채널 트랜지스터 NT1∼NT4는, 트랜지스터 NT1∼NT4라고 칭한다.
또한, 제3 실시예에서는, 트랜지스터 NT3 및 NT4는, 도 9에 도시한 바와 같이, 상호 전기적으로 접속된 2개의 게이트 전극(96 및 97)을 갖도록 형성되어 있다. 구체적으로는, 한쪽의 게이트 전극(96) 및 다른 쪽의 게이트 전극(97)은, 각각 한쪽의 채널 영역(96c) 및 다른 쪽의 채널 영역(97c) 상에 게이트 절연막(95)을 통하여 형성되어 있다. 그리고, 한쪽의 채널 영역(96c)은, 한쪽의 저농도 불순물 영역과 고농도 불순물 영역을 갖는 LDD(Lightly Doped Drain) 구조의 소스 영역(96a)과, 한쪽의 LDD 구조의 드레인 영역(96b) 사이에 끼워지도록 형성되어 있고, 다른 쪽의 채널 영역(97c)은, 다른 쪽의 LDD 구조의 소스 영역(97a)와, 다른 쪽의 LDD 구조의 드레인 영역(97b) 사이에 끼워지도록 형성되어 있다. 또한, 드레인 영역(96b)과 소스 영역(97a)은, 공통의 고농도 불순물 영역을 갖고 있다.
또한, 도 8에 도시한 바와 같이, 트랜지스터 NT2 및 NT3의 소스는, 마이너스측 전위 HVSS에 접속되어 있음과 함께, 트랜지스터 NT1의 드레인은 플러스측 전위 HVDD에 접속되어 있다.
이 제3 실시예에 따른 시프트 레지스터 회로(14a1)의 이들 이외의 부분의 구성은, 상기한 제1 실시예에 따른 시프트 레지스터 회로(4a1)(도 2 참조)와 마찬가지이다.
또한, 수평 스위치(13)는, 복수의 트랜지스터 NT30, NT31 및 NT32를 포함하고 있다. 트랜지스터 NT30, NT31 및 NT32의 게이트는, 각각 1단째∼3단째의 시프트 레지스터 회로(14a1∼14a3)의 출력 SR1, SR2 및 SR3에 접속되어 있다. 또한, 트랜지스터 NT30∼NT32의 소스는, 각 단의 드레인선에 접속되어 있다. 또한, 트랜지스터 NT30∼NT32의 드레인은 1개의 비디오 신호선 Video에 접속되어 있다. 또, 비디오 신호선의 수는, 예를 들면, 적(R), 녹(G) 및 청(B)의 3 종류의 비디오 신호 Video가 입력되는 경우에는 3개가 된다.
도 10은, 도 8에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 10을 참조하면, 이 제3 실시예에 따른 시프트 레지스터 회로에서는, 도 4에 도시한 제1 실시예에 따른 시프트 레지스터 회로의 타이밍차트의 클럭 신호 HCLK1 및 HCLK2, 및, 스타트 신호 HST의 H 레벨과 L 레벨을 반전시킨 파형의 신호를, 각각 클럭 신호 HCLK1 및 HCLK2, 및, 스타트 신호 HST로서 입력한다. 이에 의해, 제3 실시예에 따른 액정 표시 장치의 시프트 레지스터 회로로부터는, 도 4에 도시한 제1 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 SR1∼SR4의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제3 실시예에 따른 시프트 레지스터 회로의 그 밖의 동작은, 상기한 제1 실시예에 따른 시프트 레지스터 회로(4a1)와 마찬가지이다.
제3 실시예에서는, 상기한 바와 같이 구성하는 것에 의해서, H 드라이버(14)를 포함하는 액정 표시 장치의 스캔 특성의 저하나 소비 전류의 증가를 억제하는 것이 가능한 등의 상기 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제4 실시예)
도 11은, 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 이 제4 실시예에서는, 게이트선을 구동(주사)하기 위한 V 드라이버를 n채널 트랜지스터로 구성하는 예에 대하여 설명한다.
도 11을 참조하면, V 드라이버(15)의 내부에는, 복수의 시프트 레지스터 회로(15a1 및 15a2)가 설치되어 있다. 또, 도 11에서는, 도면의 간략화를 위해, 2단의 시프트 레지스터 회로(15a1 및 15a2)만을 도시하고 있다. 또, 1단째의 시프트 레지스터 회로(15a1)는, 첫번째의 제1 회로부(15b11), 두번째의 제1 회로부(15b12) 및 세번째의 제1 회로부(15b13)와, 제2 회로부(15c1)로 구성되어 있다.
첫번째의 제1 회로부(15b11)는, 트랜지스터 NT1, NT2 및 NT3과, 다이오드 접속된 트랜지스터 NT4와, 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C1을 포함하고 있다. 또한, 1단째의 시프트 레지스터 회로(15a1)의 제2 회로부(15c1)는, 상기한 첫번째의 제1 회로부(15b11)의 트랜지스터 NT1, NT2, NT3 및 NT4와, 용량 C1과 대응하는 트랜지스터 NT11, NT12, NT13 및 NT14와, 용량 C11을 포함하고 있다. 또한, 제2 회로부(15c1)는, 상기한 제1 회로부(15b11)와 달리, 트랜지스터 NT15, NT16 및 NT17과, 다이오드 접속된 트랜지스터 NT18과, 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C12를 더 포함하고 있다.
또한, 1단째의 시프트 레지스터 회로(15a1)의 두번째의 제1 회로부(15b12) 및 세번째의 제1 회로부(15b13)의 회로 구성은, 첫번째의 제1 회로부(15b11)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터 회로(15a2)는, 첫번째의 제1 회로부(15b21), 두번째의 제1 회로부(15b22) 및 세번째의 제1 회로부(15b23)와, 제2 회로부(15c2)로 구성되어 있다. 그리고, 2단째의 시프트 레지스터 회로(15a2)의 회로 구성은 상기한 1단째의 시프트 레지스터(15a1)의 회로 구성과 마찬가지이다.
여기서, 제4 실시예에서는, 첫번째의 제1 회로부(15b11) 및 제2 회로부(15c1)에 설치된 트랜지스터 NT1∼NT4 및 NT11∼NT18과, 용량 C1, C11 및 C12를 구성하는 트랜지스터는, 모두 n형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제4 실시예에서는, 트랜지스터 NT3, NT4, NT13, NT14, NT17 및 NT18은, 도 9에 도시한 제3 실시예와 마찬가지로, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되어 있다.
또한, 도 11에 도시한 바와 같이, 트랜지스터 NT2, NT3, NT12, NT13, NT16 및 NT17의 소스는, 마이너스측 전위 VVSS에 접속되어 있음과 함께, 트랜지스터 NT1및 NT15의 드레인은, 플러스측 전위 VVDD에 접속되어 있다.
이 제4 실시예에 따른 시프트 레지스터 회로(15a1 및 15a2)의 상기 이외의 부분의 구성은, 상기한 제2 실시예에 따른 시프트 레지스터 회로(5a1)(도 5 참조)와 마찬가지이다.
도 12는, 도 11에 도시한 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 12를 참조하면, 이 제4 실시예에 따른 V 드라이버의 시프트 레지스터 회로에서는, 도 6에 도시한 제2 실시예에 따른 시프트 레지스터 회로의 타이밍차트의 클럭 신호 VCLK1 및 VCLK2, 및, 스타트 신호 VST의 H 레벨과 L 레벨을 반전시킨 파형의 신호를, 클럭 신호 VCLK1 및 VCLK2, 및, 스타트 신호 VST로서 입력한다. 이에 의해, 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로로부터는, 도 6에 도시한 제2 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 gate1∼gate4의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제4 실시예에 따른 시프트 레지스터 회로의 그 밖의 동작은 상기 제2 실시예에 따른 시프트 레지스터 회로(5a1)와 마찬가지이다.
제4 실시예에서는, 상기한 바와 같이 구성함으로써, V 드라이버(15)를 포함하는 액정 표시 장치의 스캔 특성의 저하나 소비 전류의 증가를 억제할 수 있는 등의 상기 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제5 실시예)
도 13은, 본 발명의 제5 실시예에 따른 유기 EL 표시 장치를 도시한 평면도이다. 도 13을 참조하여, 이 제5 실시예에서는, 본 발명을 유기 EL 표시 장치에 적용하는 예에 대하여 설명한다.
이 제5 실시예의 유기 EL 표시 장치에서는, 도 13에 도시한 바와 같이, 기판(70) 상에, 표시부(21)가 설치되어 있다. 또, 도 13의 표시부(21)에는, 1화소분의 구성을 도시하고 있다. 또한, 표시부(21)에 매트릭스 형상으로 배치된 각 화소(22)는, 2개의 p채널 트랜지스터(22a 및 22b)(이하, 트랜지스터(22a 및 22b)라 함)와, 보조 용량(22c)과, 양극(22d)과, 음극(22e)과, 양극(22d)과 음극(22e)과의 사이에 협지된 유기 EL 소자(22f)로 구성되어 있다. 트랜지스터(22a)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(22a)의 소스는 드레인선에 접속되어 있다. 또한, 트랜지스터(22a)의 드레인에는 보조 용량(22c) 및 트랜지스터(22b)의 게이트가 접속되어 있다. 또한, 트랜지스터(22b)의 드레인은 양극(22d)에 접속되어 있다. 또한, H 드라이버(4) 내부의 회로 구성은, 도 2에 도시한 p채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 H 드라이버(4)의 구성과 마찬가지이다. 또한, V 드라이버(5) 내부의 회로 구성은, 도 5에 도시한 p채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 V 드라이버(5)의 구성과 마찬가지이다. 제5 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은, 도 1에 도시한 제1 실시예에 따른 액정 표시 장치와 마찬가지이다.
제5 실시예에서는, 상기한 바와 같이 구성하는 것에 의해서, H 드라이버(4) 및 V 드라이버(5)를 포함하는 유기 EL 표시 장치의 스캔 특성의 저하나 소비 전류의 증가를 억제할 수 있는 등의 상기 제1 실시예 및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제6 실시예)
도 14는, 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도이다. 도 14를 참조하여, 이 제6 실시예에서는, 본 발명을 유기 EL 표시 장치에 적용하는 예에 대하여 설명한다.
이 제6 실시예의 유기 EL 표시 장치에서는, 도 14에 도시한 바와 같이, 기판(80) 상에, 표시부(31)가 설치되어 있다. 또, 도 14의 표시부(31)에는, 1 화소분의 구성을 도시하고 있다. 또한, 표시부(31)에 매트릭스 형상으로 배치된 각 화소(32)는, 2개의 n채널 트랜지스터(32a 및 32b)(이하, 트랜지스터(32a 및 32b)라 함)와, 보조 용량(32c)과, 양극(32d)과, 음극(32e)과, 양극(32d)과 음극(32e)과의 사이에 협지된 유기 EL 소자(32f)로 구성되어 있다. 트랜지스터(32a)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(32a)의 드레인은 드레인선에 접속되어 있다. 또한, 트랜지스터(32a)의 소스에는 보조 용량(32c) 및 트랜지스터(32b)의 게이트가 접속되어 있다. 또한, 트랜지스터(32b)의 소스는 양극(32d)에 접속되어 있다. 또한, H 드라이버(14) 내부의 회로 구성은, 도 8에 도시한 n채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 H 드라이버(14)의 구성과 마찬가지이다. 또한, V 드라이버(15) 내부의 회로 구성은, 도 11에 도시한 n채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 V 드라이버(15)의 구성과 마찬가지이다. 제6 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은, 도 7에 도시한 제3 실시예에 따른 액정 표시 장치와 마찬가지이다.
제6 실시예에서는, 상기한 바와 같이 구성함으로써, H 드라이버(14) 및 V 드라이버(15)를 포함하는 유기 EL 표시 장치의 스캔 특성의 저하나 소비 전류의 증가를 억제할 수 있는 등의 상기 제3 실시예 및 제4 실시예와 마찬가지의 효과를 얻을 수 있다.
(제7 실시예)
도 15는, 본 발명의 제7 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도이다. 도 15를 참조하여, 이 제7 실시예에서는, VDD와 VSS와의 전위차보다도 큰 바이어스 전압이 소정의 트랜지스터에 인가되는 것에 기인하는 스캔 특성의 저하를 억제하고, 또한, 관통 전류도 억제하는 것이 가능한 시프트 레지스터 회로에 대하여 설명한다.
즉, 이 제7 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부는, 도 15에 도시한 바와 같이, 트랜지스터 PT21, PT22, PT23 및 PT24와, 다이오드 접속된 트랜지스터 PT25와, 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C21을 포함하고 있다. 또, 트랜지스터 PT21, PT22, PT23 및 PT24는, 본 발명의 「제1 트랜지스터」, 「제2 트랜지스터」, 「제3 트랜지스터」 및 「제4 트랜지스터」의 예이다.
여기서, 제7 실시예에서는, 트랜지스터 PT21∼PT25와, 용량 C21을 구성하는 트랜지스터는, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제7 실시예에서는, 트랜지스터 PT23은, 도 3에 도시한 제1 실시예와 마찬가지로, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되어 있다.
그리고, 도 15에 도시한 바와 같이, 트랜지스터 PT21의 소스는 노드 ND22에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VSS에 접속되어 있다. 이 트랜지스터 PT21의 게이트는 노드 ND21에 접속되어 있음과 함께, 트랜지스터 PT21의 게이트에는 클럭 신호 CLK가 공급된다. 트랜지스터 PT22의 소스는 플러스측 전위 VDD에 접속되어 있음과 함께, 드레인은 노드 ND22에 접속되어 있다. 이 트랜지스터 PT22의 게이트에는 입력 신호가 공급된다.
여기서, 제7 실시예에서는, 트랜지스터 PT23은 트랜지스터 PT21의 게이트와 플러스측 전위 VDD와의 사이에 접속되어 있다. 이 트랜지스터 PT23의 게이트에는 입력 신호가 공급된다. 그리고, 트랜지스터 PT23은 트랜지스터 PT22가 온 상태일 때에 트랜지스터 PT21을 오프 상태로 하기 위해서 설치되어 있다. 이에 의해, 트랜지스터 PT22와 트랜지스터 PT21이 동시에 온 상태가 되는 것이 억제된다. 또한, 용량 C21은 트랜지스터 PT21의 게이트와 소스와의 사이에 접속되어 있다.
또한, 제7 실시예에서는, 트랜지스터 PT24는 트랜지스터 PT21의 게이트와 클럭 신호선(CLK)과의 사이에 접속되어 있다. 이 트랜지스터 PT24의 게이트에는, 트랜지스터 PT23의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 신호 S1이 공급된다. 또한, 트랜지스터 PT25는 트랜지스터 PT21의 게이트와 클럭 신호선(CLK)과의 사이에 접속되어 있다.
다음으로, 제7 실시예에 따른 액정 표시 장치의 시프트 레지스터 회로의 동작으로서는, 우선, 입력 신호가 H 레벨이 되는 것에 의해서, 트랜지스터 PT22 및 PT23이 오프 상태로 된다. 또한, 클럭 신호 CLK가 L 레벨이 되는 것에 의해서, 트랜지스터 PT25가 온 상태로 된다. 이 때, 트랜지스터 PT24의 게이트에는, 트랜지스터 PT23의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 신호 S1(L 레벨)이 공급된다. 이에 의해, 트랜지스터 PT24가 온 상태로 됨과 함께, 노드 ND21의 전위가 L 레벨로 저하하기 때문에, 트랜지스터 PT21이 온 상태로 된다. 이 때, 노드 ND22의 전위는 VSS 측으로 저하한다.
이 경우, 노드 ND21의 전위(트랜지스터 PT21의 게이트 전위)는, 용량 C21에 의해서 p채널 트랜지스터 PT21의 게이트-소스간 전압이 유지되도록, 노드 ND22의 전위(트랜지스터 PT2l의 소스 전위)의 저하에 수반하여 저하한다. 또한, 트랜지스터 PT23이 오프 상태임과 함께, 다이오드 접속된 트랜지스터 PT25에는, 클럭 신호선(CLK)으로부터의 H 레벨의 신호가 노드 ND21측으로 역류하는 경우는 없기 때문에, 용량 C21의 유지 전압(트랜지스터 PT21의 게이트-소스간 전압)은 유지된다. 이에 의해, 노드 ND22의 전위가 저하해 갈 때에 트랜지스터 PT21이 항상 온 상태로 유지되기 때문에, 노드 ND22의 전위는 VSS까지 저하한다. 그 결과, L 레벨의 출력 신호가 출력된다.
또, 노드 ND22의 전위가 VSS까지 저하했을 때의 노드 ND21의 전위는 VSS보다도 낮게 되어 있다. 이 때문에, 플러스측 전위 VDD에 접속된 트랜지스터 PT23에 인가되는 바이어스 전압은, VDD와 VSS와의 전위차보다도 크게 된다.
이 후, 입력 신호가 L 레벨이 되는 것에 의해서, 트랜지스터 PT22 및 PT23이온 상태로 된다. 이 때, 제7 실시예에서는, 트랜지스터 PT24가 오프 상태로 된다. 즉, 트랜지스터 PT23과 트랜지스터 PT24가 동시에 온 상태로 되는 경우는 없다. 이에 의해, 노드 ND21의 전위가 H 레벨로 상승함과 함께, 트랜지스터 PT21이 오프 상태로 된다. 그 결과, 노드 ND22의 전위가 VDD로 상승하기 때문에 H 레벨의 출력 신호가 출력된다.
제7 실시예에서는, 상기한 바와 같이, 트랜지스터 PT21의 게이트와 클럭 신호선(CLK)과의 사이에, 트랜지스터 PT23의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 신호 S1에 응답하여 온 상태로 하는 트랜지스터 PT24를 접속함으로써, 트랜지스터 PT23과 트랜지스터 PT24가 동시에 온 상태가 되는 경우는 없기 때문에, 트랜지스터 PT23 및 PT24를 통하여 VDD와 클럭 신호선(CLK)과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
또한, 제7 실시예에서는, 트랜지스터 PT23을, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 구성함으로써, 상기 제1 실시예와 마찬가지로, 트랜지스터 PT23에 인가되는 바이어스 전압이 VSS와 VDD와의 전위차보다도 크게 된 경우에도, 트랜지스터 PT23의 각 게이트 전극에 대응하는 소스-드레인 사이에 바이어스 전압이 대략 반 정도씩(전압의 분배 비율은 트랜지스터 사이즈 등에 따라서 변동함) 분배되기 때문에, 트랜지스터 PT23의 특성이 열화하는 것이 억제된다. 그 결과, 트랜지스터 PT23의 특성이 열화하는 것에 기인하는 스캔 특성의 저하를 억제하면서, 소비 전력이 증가하는 것을 억제하는 것이 가능한 액정 표시 장치를 얻을 수 있다.
(제8 실시예)
도 16은, 본 발명의 제8 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도이다. 이 제8 실시예에서는, 상기 제7 실시예의 구성에 있어서, p채널 트랜지스터에 대신하여, n채널 트랜지스터를 이용하는 경우에 대해 설명한다.
즉, 이 제8 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부는, 도 16에 도시한 바와 같이, 트랜지스터 NT21, NT22, NT23 및 NT24와, 다이오드 접속된 트랜지스터 NT25와, 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C21을 포함하고 있다.
여기서, 제8 실시예에서는, 트랜지스터 NT21∼NT25와, 용량 C21을 구성하는 트랜지스터는, 모두 n형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제8 실시예에서는, 트랜지스터 NT23은, 도 9에 도시한 제3 실시예와 마찬가지로, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되어 있다.
또한, 도 16에 도시한 바와 같이, 트랜지스터 NT22 및 NT23의 소스는, 마이너스측 전위 VSS에 접속되어 있음과 함께, 트랜지스터 NT21의 드레인은 플러스측 전위 VDD에 접속되어 있다.
이 제8 실시예의 이들 이외의 구성은, 상기 제7 실시예와 마찬가지이다.
제8 실시예에서는, 상기한 바와 같이 구성함으로써, 상기 제7 실시예와 마찬가지로, 트랜지스터 NT23의 특성이 열화하는 것에 기인하는 스캔 특성의 저하를 억제하면서, 소비 전력이 증가하는 것을 억제하는 것이 가능한 액정 표시 장치를 얻을 수 있다.
(제9 실시예)
도 17은, 본 발명의 제9 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도이다. 도 17을 참조하여, 이 제9 실시예에서는, 상기 제7 및 제8 실시예와는 다른 방법을 이용함으로써, VDD와 VSS와의 전위차보다도 큰 바이어스 전압이 소정의 트랜지스터에 인가되는 것에 기인하는 스캔 특성의 저하를 억제하고, 또한, 관통 전류도 억제하는 경우에 대하여 설명한다.
즉, 이 제9 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부는, 도 17에 도시한 바와 같이, 트랜지스터 PT31, PT32, PT33, PT34 및 PT35와, 트랜지스터의 소스-드레인 사이를 접속하는 것에 의해 형성된 용량 C31 및 C32를 포함하고 있다. 또, 트랜지스터 PT31, PT32, PT33, PT34 및 PT35는, 각각, 본 발명의 「제1 트랜지스터」, 「제2 트랜지스터」, 「제3 트랜지스터」, 「제4 트랜지스터」 및 「제5 트랜지스터」의 일례이다.
여기서, 제9 실시예에서는, 트랜지스터 PT31∼PT35와, 용량 C31 및 C32을 구성하는 트랜지스터는, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제9 실시예에서는, 트랜지스터 PT33은, 도 3에 도시한 제1 실시예와 마찬가지로, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되어 있다.
그리고, 도 17에 도시한 바와 같이, 트랜지스터 PT31의 소스는 노드 ND32에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VSS에 접속되어 있다. 이 트랜지스터 PT31의 게이트는 노드 ND31에 접속되어 있다. 트랜지스터 PT32의 소스는 플러스측 전위 VDD에 접속되어 있음과 함께, 드레인은 노드 ND32에 접속되어 있다. 이 트랜지스터 PT32의 게이트에는 입력 신호가 공급된다.
여기서, 제9 실시예에서는, 트랜지스터 PT33은, 트랜지스터 PT31의 게이트와 플러스측 전위 VDD와의 사이에 접속되어 있다. 이 트랜지스터 PT33의 게이트에는 입력 신호가 공급된다. 그리고, 트랜지스터 PT33은, 트랜지스터 PT32가 온 상태일 때에 트랜지스터 PT31을 오프 상태로 하기 위해서 설치되어 있다. 이에 의해, 트랜지스터 PT32와 트랜지스터 PT31이 동시에 온 상태가 되는 것이 억제된다. 또한, 용량 C31은 트랜지스터 PT31의 게이트와 소스와의 사이에 접속되어 있다.
또한, 제9 실시예에서는, 트랜지스터 PT31의 게이트에 트랜지스터 PT34가 접속되어 있음과 함께, 트랜지스터 PT34와 마이너스측 전위 VSS와의 사이에, 트랜지스터 PT35가 접속되어 있다. 구체적으로는, 트랜지스터 PT34의 소스는 트랜지스터 PT31의 게이트에 접속되어 있음과 함께, 드레인은 트랜지스터 PT35의 소스에 접속되어 있다. 트랜지스터 PT35의 드레인은 마이너스측 전위 VSS에 접속되어 있다. 또한, 트랜지스터 PT34의 게이트에는 클럭 신호 CLK1이 공급된다. 또한, 트랜지스터 PT35의 게이트에는 클럭 신호 CLK1이 공급되는 트랜지스터 PT34의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 클럭 신호 CLK2가 공급된다. 또, 클럭 신호 CLK1은, 본 발명의 「제1 신호」의 일례이고, 클럭 신호 CLK2는, 본 발명의 「제2 신호」의 일례이다. 그리고, 용량 C32는, 트랜지스터 PT34와 트랜지스터 PT35와의 사이에 접속되어 있다.
다음으로, 제9 실시예에 따른 액정 표시 장치의 시프트 레지스터 회로의 동작으로서는, 우선, 클럭 신호 CLK1이 H 레벨로 됨과 함께, 클럭 신호 CLK2가 L 레벨이 되는 것에 의해서, 트랜지스터 PT34가 오프 상태로 됨과 함께, 트랜지스터 PT35가 온 상태로 된다. 이 때, 용량 C32에, 트랜지스터 PT35를 통하여 마이너스측 전위 VSS로부터의 L 레벨의 전위가 축적된다.
이 후, 입력 신호가 H 레벨이 되는 것에 의해서, 트랜지스터 PT32 및 PT33이 오프 상태로 된다. 또한, 클럭 신호 CLK1이 L 레벨로 됨과 함께, 클럭 신호 CLK2가 H 레벨이 되는 것에 의해서, 트랜지스터 PT34가 온 상태로 됨과 함께, 트랜지스터 PT35가 오프 상태로 된다. 이 때, 트랜지스터 PT34를 통하여 용량 C32에 축적된 L 레벨의 전위가 공급된다. 이에 의해, 노드 ND31의 전위가 L 레벨로 저하하기 때문에, 트랜지스터 PT31이 온 상태로 된다. 이 때, 노드 ND32의 전위는 VSS 측으로 저하한다.
이 경우, 노드 ND31의 전위(트랜지스터 PT31의 게이트 전위)는, 용량 C31에 의해서, 트랜지스터 PT31의 게이트-소스간 전압이 유지되도록, 노드 ND32의 전위(트랜지스터 PT31의 소스 전위)의 저하에 수반하여 저하한다. 또한, 트랜지스터 PT33 및 PT35가 오프 상태이기 때문에, 용량 C31의 유지 전압(트랜지스터 PT31의 게이트-소스간 전압)은 유지된다. 이에 의해, 노드 ND32의 전위가 저하해 갈 때에, 트랜지스터 PT31이 항상 온 상태로 유지되기 때문에, 노드 ND32의 전위는 VSS까지 저하한다. 그 결과, L 레벨의 출력 신호가 출력된다.
또, 노드 ND32의 전위가 VSS까지 저하했을 때의 노드 ND31의 전위는 VSS보다도 낮게 되어 있다. 이 때문에, 플러스측 전위 VDD에 접속된 트랜지스터 PT33에 인가되는 바이어스 전압은, VDD와 VSS와의 전위차보다도 커진다.
이 후, 입력 신호가 L 레벨로 됨으로써, 트랜지스터 PT32 및 PT33이 온 상태로 된다. 또한, 클럭 신호 CLK1이 H 레벨로 됨과 함께, 클럭 신호 CLK2가 L 레벨이 되는 것에 의해서, 트랜지스터 PT34가 오프 상태로 됨과 함께, 트랜지스터 PT35가 온 상태로 된다. 이와 같이, 제9 실시예에서는, 트랜지스터 PT33이 온 상태일 때에는, 트랜지스터 PT34 및 PT35 중 어느 한쪽이 오프 상태로 된다. 이에 의해, 노드 ND31의 전위가 H 레벨로 상승함과 함께, 트랜지스터 PT31이 오프 상태로 된다. 그 결과, 노드 ND32의 전위가 VDD로 상승하기 때문에 H 레벨의 출력 신호가 출력된다.
제9 실시예에서는, 상기한 바와 같이, 트랜지스터 PT31의 게이트에, 클럭 신호 CLK1에 응답하여 온 상태로 하는 트랜지스터 PT34를 접속함과 함께, 트랜지스터 PT34와 마이너스측 전위 VSS와의 사이에, 클럭 신호 CLK1이 입력되는 트랜지스터 PT34의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 클럭 신호 CLK2에 응답하여 온 상태로 하는 트랜지스터 PT35를 접속함으로써, 트랜지스터 PT34 및 PT35의 어느 한쪽은, 항상 오프 상태가 되기 때문에, 플러스측 전위 VDD에 접속된 트랜지스터 PT33이 온 상태인 경우에도, 트랜지스터 PT33, PT34 및 PT35를 통하여 VSS와 VDD과의 사이에 관통 전류가 흐르는 것을 억제할 수 있다.
또한, 제9 실시예에서는, 트랜지스터 PT33을, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 구성함으로써, 상기 제1 실시예와 마찬가지로, 트랜지스터 PT33에 인가되는 바이어스 전압이 VSS와 VDD와의 전위차보다도 커지게 된 경우에도, 트랜지스터 PT33의 각 게이트 전극에 대응하는 소스-드레인 사이에 바이어스 전압이 대략 반 정도씩(전압의 분배 비율은 트랜지스터 사이즈 등에 따라서 변동함) 분배되기 때문에, 트랜지스터 PT33의 특성이 열화하는 것이 억제된다. 그 결과, 트랜지스터 PT33의 특성이 열화하는 것에 기인하는 스캔 특성의 저하를 억제하면서, 소비 전력이 증가하는 것을 억제하는 것이 가능한 액정 표시 장치를 얻을 수 있다.
(제10 실시예)
도 18은, 본 발명의 제10 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부를 도시한 회로도이다. 이 제10 실시예에서는, 상기 제9 실시예의 구성에 있어서, p채널 트랜지스터에 대신하여, n채널 트랜지스터를 이용하는 경우에 대해 설명한다.
즉, 이 제10 실시예에 따른 액정 표시 장치의 H 드라이버 및 V 드라이버를 구성하는 시프트 레지스터 회로의 제1 회로부는, 도 18에 도시한 바와 같이, 트랜지스터 NT31, NT32, NT33, NT34 및 NT35와, 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C31 및 C32를 포함하고 있다.
여기서, 제10 실시예에서는, 트랜지스터 NT31∼NT35와, 용량 C31 및 C32를 구성하는 트랜지스터는, 모두 n형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제10 실시예에서는, 트랜지스터 NT33은, 도 9에 도시한 제3 실시예와 마찬가지로, 상호 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되고 있다.
또한, 도 18에 도시한 바와 같이, 트랜지스터 NT32 및 NT33의 소스는, 마이너스측 전위 VSS에 접속되어 있음과 함께, 트랜지스터 NT31 및 NT35의 드레인은, 플러스측 전위 VDD에 접속되어 있다.
이 제10 실시예의 이들 이외의 구성은, 상기 제9 실시예와 마찬가지이다.
제10 실시예에서는, 상기한 바와 같이 구성함으로써, 상기 제9 실시예와 마찬가지로, 트랜지스터 NT33의 특성이 열화하는 것에 기인하는 스캔 특성의 저하를 억제하면서, 소비 전력이 증가하는 것을 억제하는 것이 가능한 액정 표시 장치를 얻을 수 있다.
또, 금회 개시된 실시예는, 모든 점에서 예시로서 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해서 기술되고, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 실시예에서는, 본 발명을 액정 표시 장치 및 유기 EL 표시 장치에 적용하는 예를 기술하였지만, 본 발명은 이것에 한하지 않고, 액정 표시 장치 및 유기 EL 표시 장치 이외의 표시 장치에도 적용 가능하다.
또한, 상기 실시예에서는, H 드라이버의 시프트 레지스터 회로 또는 V 드라이버의 시프트 레지스터 회로 중 어느 한쪽에만 본 발명을 적용하는 예를 설명했지만, 본 발명은 이것에 한하지 않고, H 드라이버의 시프트 레지스터 회로 및 V 드라이버의 시프트 레지스터 회로의 양방에, 본 발명을 적용하도록 하여도 된다. 이 경우, 표시 장치의 스캔 특성의 저하 및 소비 전력의 증대를 보다 억제할 수 있다.
본 발명에 따르면, 스캔 특성이 저하하는 것을 억제하는 것이 가능한 표시 장치를 제공할 수 있다.

Claims (8)

  1. 제1 전위 측에 접속되고, 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의 제1 트랜지스터와, 제2 전위 측에 접속된 제1 도전형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트와 상기 제2 전위와의 사이에 접속되고, 상호 전기적으로 접속된 2개의 게이트 전극을 갖는 제1 도전형의 제3 트랜지스터를 포함하는 제1 회로부가 복수 접속된 시프트 레지스터 회로를 구비한 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 회로부는, 상기 제1 트랜지스터의 게이트와, 상기 클럭 신호를 공급하는 클럭 신호선과의 사이에 접속되고, 상호 전기적으로 접속된 2개의 게이트 전극을 갖는 다이오드 접속된 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 제1 회로부는, 상기 제1 트랜지스터의 게이트와, 상기 클럭 신호를 공급하는 클럭 신호선과의 사이에 접속되고, 상기 제3 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 신호에 응답하여 온 상태로 하는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서,
    상기 제1 회로부는, 상기 제1 트랜지스터의 게이트에 접속되고, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터와, 상기 제4 트랜지스터와 상기 제1 전위와의 사이에 접속되고, 상기 제1 신호가 입력되는 제4 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 제2 신호에 응답하여 온 상태로 하는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 게이트와 소스와의 사이에는, 용량이 접속되어 있는 것을 특징으로 하는 표시 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터는, 상기 제2 트랜지스터가 온 상태일 때에, 상기 제1 트랜지스터를 오프 상태로 하는 기능을 갖는 것을 특징으로 하는 표시 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    적어도 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는, p형의 전계 효과형 트랜지스터인 것을 특징으로 하는 표시 장치.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 시프트 레지스터 회로는, 드레인선을 구동하기 위한 시프트 레지스터 회로, 및, 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용되어 있는 것을 특징으로 하는 표시 장치.
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