KR100602547B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 소비 전류가 증가되는 것을 억제하는 것이 가능한 표시 장치를 제공하는 것을 목적을 한다. 이를 위해, 상기 표시 장치는, 마이너스측 전위 HVSS측에 접속된 p채널 트랜지스터 PT1과, 플러스측 전위 HVDD측에 접속된 p채널 트랜지스터 PT2와, p채널 트랜지스터 PT1의 게이트와 플러스측 전위 HVDD 사이에 접속된 p채널 트랜지스터 PT3과, p채널 트랜지스터 PT1의 게이트에 접속되어, 클럭 신호 HCLK1에 응답하여 온되는 p채널 트랜지스터 PT4와, p채널 트랜지스터 PT4와 마이너스측 전위 HVSS 사이에 접속되어, 클럭 신호 HCLK1의 반전 클럭 신호인 클럭 신호 HCLK2에 응답하여 온되는 p채널 트랜지스터 PT5를 갖는 제1 회로부(4b1)를 복수 접속한 시프트 레지스터 회로(4a1)를 구비하고 있다.
시프트 레지스터 회로, 클럭 신호, 드라이버, p채널 트랜지스터, 인버터 회로

Description

표시 장치{DISPLAY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 2는 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 3은 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 4는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 5는 도 4에 도시한 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 6은 본 발명의 제3 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 7은 도 6에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 8은 도 6에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 9는 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 10은 도 9에 도시한 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 11은 본 발명의 제5 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 12는 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 13은 종래의 저항 부하형 인버터 회로를 구비한 시프트 레지스터 회로의 회로도.
도 14는 도 13에 도시한 종래의 시프트 레지스터 회로의 타이밍차트.
〈도면의 주요 부분에 대한 부호의 설명〉
4a1, 4a2, 4a3, 4a4, 5a1, 5a2, 14a1, 14a2, 14a3, 14a4, 15a1, 15a2 : 시프트 레지스터 회로
4b1, 4b2, 4b3, 4b4, 4c1, 4c2, 4c3, 4c4, 5b11, 5b12, 5b13, 5c14, 5b21, 5b22, 5b23, 5b24, 14b1, 14b2, 14b3, 14b4, 14c1, 14c2, 14c3, 14c4, 15b11, 15b12, 15b13, 15b14, 15b21, 15b22, 15b23, 15b24 : 제1 회로부
5c1, 5c2, 15c1, 15c2 : 제2 회로부
본 발명은 표시 장치에 관한 것으로, 특히 시프트 레지스터 회로를 구비한 표시 장치에 관한 것이다.
종래, 부하 저항을 갖는 저항 부하형 인버터 회로가 알려져 있다(예를 들면, 비특허 문헌 1 참조).
또한, 종래, 상기 비특허 문헌 1에 개시된 저항 부하형 인버터 회로를 구비한 시프트 레지스터 회로가 알려져 있다. 시프트 레지스터 회로는, 예를 들면 액정 표시 장치나 유기 EL 표시 장치의 게이트선이나 드레인선을 구동하는 회로에 이용된다. 도 13은 종래의 저항 부하형 인버터 회로를 구비한 시프트 레지스터 회로의 회로도이다. 도 13을 참조하여, 종래의 1단째의 시프트 레지스터 회로(104a1)는 제1 회로부(104b1)와 제2 회로부(104c1)로 구성되어 있다. 또한, 시프트 레지스터 회로(104a1)의 다음단의 시프트 레지스터 회로(104a2)는 제1 회로부(104b2)와 제2 회로부(104c2)로 구성되어 있다.
제1 회로부(104b1)는 n채널 트랜지스터 NT101 및 NT102와, 용량 C101과, 저항 R101을 구비하고 있다. 이하, 본 종래 기술의 설명에서는 n채널 트랜지스터 NT101, NT102 및 NT103은 각각, 트랜지스터 NT101, NT102 및 NT103이라 한다.
트랜지스터 NT101의 드레인에는 스타트 신호 ST가 입력됨과 함께, 소스는 노드 ND101에 접속되어 있다. 이 트랜지스터 NT101의 게이트에는 클럭 신호선 CLK1이 접속되어 있다. 또한, 트랜지스터 NT102의 소스는 마이너스측 전위(VSS)에 접속되어 있음과 함께, 드레인은 노드 ND102에 접속되어 있다. 또한, 용량 C101의 한쪽 전극은 마이너스측 전위(VSS)에 접속되어 있음과 함께, 다른쪽 전극은 노드 ND101에 접속되어 있다. 또한, 노드 ND102와 플러스측 전위(VDD) 사이에는 저항 R101이 접속되어 있다. 트랜지스터 NT102와 저항 R101에 의해 인버터 회로가 구성되어 있다.
또한, 1단째의 시프트 레지스터 회로(104a1)의 제2 회로부(104c1)는, 트랜지스터 NT103과, 저항 R102로 이루어지는 인버터 회로에 의해 구성되어 있다. 트랜지스터 NT103의 소스는 마이너스측 전위(VSS)에 접속되어 있음과 함께, 드레인은 노드 ND103에 접속되어 있다. 또한, 트랜지스터 NT103의 게이트는 제1 회로부(104b1)의 노드 ND102에 접속되어 있다. 또한, 노드 ND103과 플러스측 전위(VDD) 사이에는 저항 R102가 접속되어 있다. 또한, 노드 ND103에서부터 1단째의 시프트 레지스터 회로(104a1)의 출력 신호 SR1이 출력된다. 또한, 노드 ND103에는 2단째의 시프트 레지스터 회로(104a2)의 제1 회로부(104b2)가 접속되어 있다.
또한, 2단째 이후의 시프트 레지스터 회로도 상기한 1단째의 시프트 레지스터 회로(104a1)의 구성과 마찬가지로 구성되어 있다. 후단의 시프트 레지스터 회로의 제1 회로부는, 전단의 시프트 레지스터 회로의 출력 노드에 접속되도록 구성되어 있다.
도 14는 도 13에 도시한 종래의 시프트 레지스터 회로의 타이밍차트이다. 다음으로, 도 13 및 도 14를 참조하여, 종래의 시프트 레지스터 회로의 동작에 대하여 설명한다.
먼저, 초기 상태로서, L 레벨의 스타트 신호 ST가 입력되어 있다. 그리고, 스타트 신호 ST를 H 레벨로 한 후, 클럭 신호 CLK1을 H 레벨로 한다. 이것에 의해, 1단째의 시프트 레지스터 회로(104a1)의 제1 회로부(104b1)의 트랜지스터 NT101의 게이트에 H 레벨의 클럭 신호 CLK1이 공급되기 때문에, 트랜지스터 NT101이 온 상태로 된다. 이 때문에, 트랜지스터 NT102의 게이트에 H 레벨의 스타트 신 호 ST가 공급되기 때문에, 트랜지스터 NT102가 온 상태로 된다. 이것에 의해, 노드 ND102의 전위가 L 레벨로 강하되기 때문에, 트랜지스터 NT103이 오프 상태로 된다. 이것에 의해, 노드 ND103의 전위가 상승하기 때문에, 1단째의 시프트 레지스터 회로(104a1)로부터 출력 신호 SR1로서 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는, 2단째의 시프트 레지스터 회로(104a2)의 제1 회로부(104b2)에도 공급된다. 클럭 신호 CLK1이 H 레벨인 기간에는 용량 C101에 H 레벨의 전위가 축적된다.
다음으로, 클럭 신호 CLK1을 L 레벨로 한다. 이것에 의해, 트랜지스터 NT101은 오프 상태로 된다. 이후, 스타트 신호 ST를 L 레벨로 한다. 이 때, 트랜지스터 NT101이 오프 상태로 된다고 하여도, 노드 ND101의 전위는 용량 C101에 축적된 H 레벨의 전위에 의해 H 레벨로 유지되기 때문에, 트랜지스터 NT102는 온 상태 그대로 유지된다. 이것에 의해, 노드 ND102의 전위는 L 레벨로 유지되기 때문에, 트랜지스터 NT103의 게이트의 전위는 L 레벨로 유지된다. 이것에 의해, 트랜지스터 NT103이 오프 상태로 유지되기 때문에, 제2 회로부(104c1)로부터는 출력 신호 SR1로서 H 레벨의 신호가 계속하여 출력된다.
다음으로, 2단째의 시프트 레지스터 회로(104a2)의 제1 회로부(104b2)에 입력되는 클럭 신호 CLK2를 H 레벨로 한다. 이것에 의해, 2단째의 시프트 레지스터 회로(104a2)에서는, 1단째의 시프트 레지스터 회로(104a1)로부터의 H 레벨의 출력 신호 SR1이 입력된 상태에서 H 레벨의 클럭 신호 CLK2가 입력됨으로써, 상기한 1단째의 시프트 레지스터 회로(104a1)와 마찬가지의 동작이 행해진다. 이 때문에, 제2 회로부(104c2)로부터 H 레벨의 출력 신호 SR2가 출력된다.
이후, 클럭 신호 CLK1을 재차, H 레벨로 한다. 이것에 의해, 제1 회로부(104b1)의 트랜지스터 NT101은 온 상태로 된다. 이 때, 노드 ND101의 전위는 스타트 신호 ST가 L 레벨로 되어 있음으로써 L 레벨로 강하된다. 이 때문에, 트랜지스터 NT102는 오프 상태로 되기 때문에 노드 ND102의 전위가 H 레벨로 상승한다. 이것에 의해, 트랜지스터 NT103이 온 상태로 되므로, 노드 ND103의 전위가 H 레벨로부터 L 레벨로 강하된다. 이 때문에, 제2 회로부(104c1)로부터는 L 레벨의 출력 신호 SR1이 출력된다. 상기한 바와 같은 동작에 의해, 각 단의 시프트 레지스터 회로로부터 타이밍이 시프트된 H 레벨의 출력 신호(SR1, SR2, SR3,…)가 순차적으로 출력된다.
[비특허 문헌 1]
기시노 세이고우(岸野正剛)저 「반도체 디바이스의 기초」 오옴사 출판, 1985년 4월 25일, pp.184-187
그러나, 도 13에 도시한 종래의 시프트 레지스터 회로에서는 1단째의 시프트 레지스터 회로(104a1)에서, 출력 신호 SR1이 H 레벨인 기간 동안에는, 트랜지스터 NT102가 온 상태로 유지되고 있기 때문에, 저항 R101 및 트랜지스터 NT102를 통해 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 또한, 출력 신호 SR1이 L 레벨인 기간 동안에는, 트랜지스터 NT103이 온 상태로 유지되고 있기 때문에, 저항 R102 및 트랜지스터 NT103을 통해 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 이것에 의해, 출력 신호 SR1이 H 레벨일 때에도 L 레벨일 때에도, 항상, 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 또한, 다른 단의 시프트 레지스터 회로도, 1단째의 시프트 레지스터 회로(104a1)와 마찬가지의 구성을 갖고 있기 때문에, 1단째의 시프트 레지스터 회로(104a1)와 마찬가지로, 출력 신호가 H 레벨일 때에도 L 레벨일 때에도, 항상, 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 그 결과, 상기한 종래의 시프트 레지스터 회로를, 액정 표시 장치나 유기 EL 표시 장치의 게이트선이나 드레인선을 구동하는 회로에 이용한 경우에는, 액정 표시 장치나 유기 EL 표시 장치의 소비 전류가 증가된다는 문제가 있었다.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은 소비 전류가 증가되는 것을 억제하는 것이 가능한 표시 장치를 제공하는 것이다.
본 발명의 하나의 국면에 따른 표시 장치는, 제1 전위측에 접속된 제1 도전형의 제1 트랜지스터와, 제2 전위측에 접속된 제1 도전형의 제2 트랜지스터와, 제1 트랜지스터의 게이트와 제2 전위 사이에 접속된 제1 도전형의 제3 트랜지스터와, 제1 트랜지스터의 게이트에 접속되어, 제1 신호에 응답하여 온되는 제1 도전형의 제4 트랜지스터와, 제4 트랜지스터와 제1 전위 사이에 접속되어, 제1 신호가 제4 트랜지스터를 온으로 하는 신호일 때에는 제2 신호에 응답하여 오프되는 제1 도전형의 제5 트랜지스터를 갖는 제1 회로부를 복수 접속한 시프트 레지스터 회로를 구 비하고 있다.
이러한 하나의 국면에 따른 표시 장치에서는, 상기한 바와 같이 제1 트랜지스터의 게이트에 접속되어, 제1 신호에 응답하여 온되는 제4 트랜지스터와, 제4 트랜지스터와 제1 전위 사이에 접속되어, 제1 신호가 제4 트랜지스터를 온으로 하는 신호일 때에는 제2 신호에 응답하여 오프되는 제5 트랜지스터를 설치함으로써, 제1 신호 및 제2 신호를 이용하여, 제4 트랜지스터가 온 상태일 때에 제5 트랜지스터를 오프 상태로 함과 함께, 제4 트랜지스터가 오프 상태일 때에 제5 트랜지스터를 온 상태로 할 수 있다. 이것에 의해, 제4 트랜지스터 및 제5 트랜지스터 중 어느 한쪽은 항상 오프 상태로 되기 때문에, 제2 전위에 접속된 제3 트랜지스터가 온 상태인 경우에도, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 통해, 제1 전위와 제2 전위 사이에 관통 전류가 흐르는 것을 억제할 수 있다. 그 결과, 소비 전류가 증가되는 것을 억제할 수 있다. 또한, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 제1 도전형으로 형성함으로써, 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비해, 이온 주입 공정의 횟수 및 이온 주입 마스크의 갯수를 감소시킬 수 있다. 이것에 의해, 제조 프로세스를 간략화할 수 있음과 함께, 제조 비용을 줄일 수 있다.
상기 하나의 국면에 따른 표시 장치에서, 바람직하게는 제1 트랜지스터의 소스와, 제4 트랜지스터 및 제5 트랜지스터의 접속점 사이에는, 제1 용량이 접속되어 있다. 이와 같이 구성하면, 제5 트랜지스터가 온 상태일 때에, 제1 전위로부터 공 급되는 전하를 제1 용량에 축적할 수 있으므로, 그 후, 제4 트랜지스터가 온 상태로 됨과 함께, 제5 트랜지스터가 오프 상태로 되었을 때에 제1 용량에 축적된 전하에 의해 제1 트랜지스터를 온 상태로 할 수 있다.
상기 하나의 국면에 따른 표시 장치에서, 바람직하게는 제1 신호는 제1 클럭 신호이며, 제2 신호는 제1 클럭 신호가 입력되는 트랜지스터를 온으로 하는 기간 이외의 기간에, 트랜지스터를 온으로 하는 기간을 갖는 제2 클럭 신호이다. 이와 같이 구성하면, 용이하게, 제1 클럭 신호 및 제2 클럭 신호를 이용하여, 제4 트랜지스터가 온 상태일 때에 제5 트랜지스터를 오프 상태로 할 수 있음과 함께, 제4 트랜지스터가 오프 상태일 때에 제5 트랜지스터를 온 상태로 할 수 있다.
이 경우, 바람직하게는 제2 클럭 신호는 제1 클럭 신호의 반전 클럭 신호이다. 이와 같이 구성하면, 1개의 클럭 신호로부터 제1 및 제2 클럭 신호를 생성할 수 있으므로, 클럭 생성 회로를 간략화할 수 있다.
상기 하나의 국면에 따른 표시 장치에서, 바람직하게는 제1 트랜지스터의 게이트와 소스 사이에는 제2 용량이 접속되어 있다. 이와 같이 구성하면, 용이하게, 제2 용량이 접속된 제1 트랜지스터의 게이트-소스간 전압을 유지하도록, 제1 트랜지스터의 소스 전위의 상승 또는 저하에 수반하여 제1 트랜지스터의 게이트 전위를 상승 또는 저하시킬 수 있다. 이것에 의해, 용이하게, 제1 트랜지스터를 항상 온 상태로 유지할 수 있다. 그 결과, 제1 회로부의 출력 전위(제1 트랜지스터의 소스 전위)를 제1 전위가 될 때까지 상승 또는 저하시킬 수 있다.
상기 하나의 국면에 따른 표시 장치에서, 바람직하게는 제3 트랜지스터는 제2 트랜지스터가 온 상태일 때에, 제1 트랜지스터를 오프 상태로 하는 기능을 갖는다. 이와 같이 구성하면, 용이하게, 제1 트랜지스터와 제2 트랜지스터를 통해, 제1 전위와 제2 전위 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
상기 하나의 국면에 따른 표시 장치에서, 바람직하게는 적어도 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터는 p형 전계 효과 트랜지스터이다. 이와 같이 구성하면, p형 전계 효과 트랜지스터는 n형 전계 효과 트랜지스터와 달리, LDD(Lightly Doped Drain) 구조로 할 필요가 없기 때문에, 제조 프로세스를 보다 간략화할 수 있다.
상기 하나의 국면에 따른 표시 장치에서, 바람직하게는 시프트 레지스터 회로는 드레인선을 구동하기 위한 시프트 레지스터 회로, 및 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용된다. 이와 같이 구성하면, 드레인선을 구동하기 위한 시프트 레지스터 회로에서, 용이하게 소비 전류가 증가되는 것을 억제할 수 있음과 함께, 게이트선을 구동하기 위한 시프트 레지스터 회로에서, 용이하게, 소비 전류가 증가되는 것을 억제할 수 있다. 또한, 드레인선을 구동하기 위한 시프트 레지스터 회로와 게이트선을 구동하기 위한 시프트 레지스터 회로 양쪽에 적용하면, 소비 전류가 증가되는 것을 보다 억제할 수 있다.
<실시예>
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도이다. 도 2는 도 1에 도시하는 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다.
먼저, 도 1을 참조하여, 이 제1 실시예에서는 기판(50) 위에 표시부(1)가 설치되어 있다. 여기서, 도 1의 표시부(1)는 1 화소분의 구성을 나타내고 있다. 이 표시부(1)에는 화소(2)가 매트릭스 형태로 배치되어 있다. 각각의 화소(2)는, p채널 트랜지스터(2a), 화소 전극(2b), 그것에 대향 배치되며 각 화소(2)에 공통인 대향 전극(2c), 이들 화소 전극(2b)과 대향 전극(2c) 사이에 협지된 액정(2d), 및 보조 용량(2e)으로 구성되어 있다. p채널 트랜지스터(2a)의 게이트는 게이트선에 접속되어 있다. 또한, p채널 트랜지스터(2a)의 드레인은 드레인선에 접속되어 있다. 또한, p채널 트랜지스터(2a)의 소스에는 화소 전극(2b) 및 보조 용량(2e)이 접속되어 있다.
또한, 표시부(1)의 1변을 따르도록, 기판(50) 위에, 표시부(1)의 드레인선을 구동(주사)하기 위한 수평 스위치(HSW)(3) 및 H 드라이버(4)가 설치되어 있다. 또한, 표시부(1)의 다른 변을 따르도록, 기판(50) 위에 표시부(1)의 게이트선을 구동(주사)하기 위한 V 드라이버(5)가 설치되어 있다. 도 1에서, HSW는 2개만 기재되어 있지만, 화소의 수만큼 배치되는 것이며, 또한 H 드라이버(4) 및 V 드라이버(5)에 대해서도 이들을 구성하는 시프트 레지스터를 2개만 기재하고 있지만, 화소의 수만큼 배치되는 것이다. 또한, 기판(50)의 외부에는 구동 IC(6)가 설치되어 있다. 이 구동 IC(6)는 신호 발생 회로(6a) 및 전원 회로(6b)를 구비하고 있다. 구동 IC(6)로부터 H 드라이버(4)로는 스타트 신호 HST, 클럭 신호 HCLK, 플러스측 전위 HVDD 및 마이너스측 전위 HVSS가 공급된다. 또한, 구동 IC(6)로부터 V 드라이버(5)로는 비디오 신호 Video, 스타트 신호 VST, 클럭 신호 VCLK, 인에이블 신호 ENB, 플러스측 전위 VVDD 및 마이너스측 전위 VVSS가 공급된다.
또한, 도 2에 도시한 바와 같이, H 드라이버(4)의 내부에는, 복수단의 시프트 레지스터 회로(4a1, 4a2, 4a3 및 4a4)가 설치되어 있다. 여기서, 도 2에서는 도면의 간략화를 위해, 4단의 시프트 레지스터 회로(4a1, 4a2, 4a3 및 4a4)만을 도시하고 있지만, 실제로는 화소의 수에 따른 단 수가 형성되어 있다. 또한, 1단째의 시프트 레지스터 회로(4a1)는 마찬가지의 구성을 갖는 2개의 제1 회로부(4b1 및 4c1)로 구성되어 있다. 제1 회로부(4b1 및 4c1)는, 5개의 p채널 트랜지스터(p채널 트랜지스터 PT1, PT2, PT3, PT4 및 PT5)와, p채널 트랜지스터의 소스-드레인 간을 접속함으로써 형성된 용량 C1 및 C2를 구비하고 있다. 이하, p채널 트랜지스터 PT1∼PT5는 각각, 트랜지스터 PT1∼PT5라 한다.
트랜지스터 PT1, 트랜지스터 PT2, 트랜지스터 PT3, 트랜지스터 PT4 및 트랜지스터 PT5는 각각, 본 발명에서의 「제1 트랜지스터」, 「제2 트랜지스터」, 「제3 트랜지스터」, 「제4 트랜지스터」및 「제5 트랜지스터」의 일례이다. 또한, 용량 C1 및 용량 C2는 각각, 본 발명에서의 「제1 용량」및 「제2 용량」의 일례이다.
여기서, 제1 실시예에서는, 제1 회로부(4b1 및 4c1)에 형성된 트랜지스터 PT1∼PT5, 및 용량 C1 및 C2를 구성하는 트랜지스터는, 모두 p형 MOS 트랜지스터(전계 효과 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)에 의해 구성되어 있다.
또한, 1개째의 제1 회로부(4b1)에서, 트랜지스터 PT1의 드레인은 마이너스측 전위 HVSS에 접속되어 있다. 여기서, 이 마이너스측 전위 HVSS는 본 발명에서의 「제1 전위」의 일례이다. 이 마이너스측 전위 HVSS는, 구동 IC(6)(도 1 참조)로부터 공급된다. 트랜지스터 PT1의 소스는 트랜지스터 PT2의 드레인과 접속되어 있다. 트랜지스터 PT2의 소스는 플러스측 전위 HVDD에 접속되어 있다. 여기서, 이 플러스측 전위 HVDD는 본 발명에서의 「제2 전위」의 일례이다. 이 플러스측 전위 HVDD는 구동 IC(6)(도 1 참조)로부터 공급된다. 또한, 트랜지스터 PT2의 게이트에는 스타트 신호 HST가 공급된다.
여기서, 제1 실시예에서, 트랜지스터 PT1의 게이트가 접속된 노드 ND1과 플러스측 전위 HVDD 사이에는, 트랜지스터 PT2가 온 상태일 때에 트랜지스터 PT1을 오프 상태로 하는 기능을 갖는 트랜지스터 PT3이 접속되어 있다. 이것에 의해, 트랜지스터 PT2와 트랜지스터 PT1이 동시에 온 상태로 되는 것이 억제된다. 또한, 트랜지스터 PT3의 게이트에는 스타트 신호 HST가 공급된다.
또한, 제1 실시예에서, 트랜지스터 PT1의 게이트가 접속된 노드 ND1과 마이너스측 전위 HVSS 사이에는, 트랜지스터 PT4가 접속되어 있다. 이 트랜지스터 PT4의 게이트에는 클럭 신호 HCLK1이 공급된다. 또한, 트랜지스터 PT4와 마이너스측 전위 HVSS 사이에는 트랜지스터 PT5가 접속되어 있다. 이 트랜지스터 PT5의 게이트에는, 클럭 신호 HCLK1의 반전 클럭 신호인 클럭 신호 HCLK2가 공급된다. 클럭 신호 HCLK1과 클럭 신호 HCLK2는 구동 IC(6)(도 1 참조)에서, 하나의 클럭 신호로부터 생성된다. 또한, 클럭 신호 HCLK1은, 본 발명에서의 「제1 신호」 및 「제1 클럭 신호」의 일례이다. 또한, 클럭 신호 HCLK2는 본 발명에서의 「제2 신호」 및 「제2 클럭 신호」의 일례이다.
또한, 제1 실시예에서, 트랜지스터 PT1의 소스(트랜지스터 PT2의 드레인)와, 트랜지스터 PT4 및 트랜지스터 PT5의 접속점 P1 사이에는, 용량 C1이 접속되어 있다. 또한, 트랜지스터 PT1의 게이트와 소스 사이에는, 용량 C2가 접속되어 있다.
또한, 1개째의 제1 회로부(4b1)의 트랜지스터 PT2의 드레인과 트랜지스터 PT1의 소스 사이에 형성된 노드 ND2에는, 상기한 1개째의 제1 회로부(4b1)와 마찬가지의 구성을 갖는 2개째의 제1 회로부(4c1)가 접속되어 있다. 2개째의 제1 회로부(4c1)가 1개째의 제1 회로부(4b1)의 노드 ND1에 대응하는 위치에는, 2개째의 제1 회로부(4c1)의 트랜지스터 PT1의 게이트가 접속되는 노드 ND3이 형성되어 있다.
또한, 2개째의 제1 회로부(4c1)의 트랜지스터 PT1의 소스와 트랜지스터 PT2의 드레인 사이에 형성된 노드 ND4(출력 노드)로부터 1단째의 시프트 레지스터 회로(4a1)의 출력 신호 SR1이 출력된다. 이 출력 신호 SR1은 수평 스위치(3)에 공급된다. 수평 스위치(3)는 도 2에 도시한 바와 같이, 복수의 트랜지스터 PT20, PT21, PT22 및 PT23을 구비하고 있다. 도 2에서는, 도면의 간략화를 위해, 4개의 트랜지스터 PT20, PT21, PT22 및 PT23만을 도시하고 있지만, 실제로는 화소의 수만큼 형성되어 있다. 트랜지스터 PT20∼PT23의 게이트는, 각각 1단째∼4단째의 시프트 레지스터 회로(4a1∼4a4)의 출력 SR1, SR2, SR3 및 SR4에 접속되어 있다. 또한, 트랜지스터 PT20∼PT23의 드레인은 각각, 각 단의 드레인선에 접속되어 있다. 또한, 트랜지스터 PT20∼PT23의 소스는 1개의 비디오 신호선 Video에 접속되어 있 다.
시프트 레지스터 회로(4a1∼4a4)의 출력 SR1∼SR4는 비디오 신호선의 수(예를 들면, R, G, B의 3 종류의 비디오 신호가 입력될 경우에는, 3개가 됨)에 따라 형성된 수평 스위치(3)의 게이트에 입력된다.
또한, 1단째의 시프트 레지스터 회로(4a1)의 노드 ND4(출력 노드)에는, 2개의 제1 회로부(4b2 및 4c2)로 구성된 2단째의 시프트 레지스터 회로(4a2)가 접속되어 있다. 또한, 2단째의 시프트 레지스터 회로(4a2)의 출력 노드에는, 2개의 제1 회로부(4b3 및 4c3)로 구성된 3단째의 시프트 레지스터 회로(4a3)가 접속됨과 함께, 3단째의 시프트 레지스터 회로(4a3)의 출력 노드에는, 2개의 제1 회로부(4b4 및 4c4)로 구성된 4단째의 시프트 레지스터 회로(4a4)가 접속되어 있다. 2단째의 시프트 레지스터 회로(4a2)의 제1 회로부(4b2 및 4c2), 3단째의 시프트 레지스터 회로(4a3)의 제1 회로부(4b3 및 4c3), 및 4단째의 시프트 레지스터 회로(4a4)의 제1 회로부(4b4 및 4c4)는 각각, 상기한 1단째의 시프트 레지스터 회로(4a1)의 제1 회로부(4b1 및 4c1)의 구성과 마찬가지로 구성되어 있다. 또한, 2단째의 시프트 레지스터 회로(4a2), 3단째의 시프트 레지스터 회로(4a3) 및 4단째의 시프트 레지스터 회로(4a4)의 출력 노드로부터는, 각각 출력 신호 SR2, SR3 및 SR4가 출력된다.
5단째 이후의 시프트 레지스터 회로(도시 생략)는, 상기한 1단째∼4단째의 시프트 레지스터 회로(4a1∼4a4)의 구성과 마찬가지로 구성되어 있다. 후단의 시프트 레지스터 회로의 제1 회로부는 전단의 시프트 레지스터 회로의 출력 노드에 접속되도록 구성되어 있다.
도 3은 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 3에서, SR1, SR2, SR3 및 SR4는 각각, 1단째, 2단째, 3단째 및 4단째의 시프트 레지스터 회로(4a1∼4a4)로부터의 출력신호를 나타내고 있다. 다음으로, 도 2 및 도 3을 참조하여, 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 동작에 대하여 설명한다.
먼저, 초기 상태로서, H 레벨의 스타트 신호 HST가 1단째의 시프트 레지스터 회로(4a1)의 1개째의 제1 회로부(4b1)에 입력되어 있다. 이것에 의해, 트랜지스터 PT2는 오프 상태로 되기 때문에, 노드 ND2의 전위는 L 레벨로 된다. 이 때문에, 2개째의 제1 회로부(4c1)의 트랜지스터 PT2 및 PT3은 온 상태로 된다. 2개째의 제1 회로부(4c1)의 트랜지스터 PT3이 온 상태로 됨으로써 노드 ND3의 전위는 H 레벨이 되기 때문에, 트랜지스터 PT1은 오프 상태로 된다. 이와 같이, 2개째의 제1 회로부(4c1)에서는 트랜지스터 PT2가 온 상태로 됨과 함께, 트랜지스터 PT1이 오프 상태로 되기 때문에, 노드 ND4의 전위는 H 레벨이 된다. 이것에 의해, 초기 상태에서는 1단째의 시프트 레지스터 회로(4a1)의 2개째의 제1 회로부(4c1)로부터 H 레벨의 출력 신호 SR1이 출력되어 있다.
또한, 이 초기 상태에서, 1개째의 제1 회로부(4b1) 및 2개째의 제1 회로부(4c1)에서는, 트랜지스터 PT4에 H 레벨의 클럭 신호 HCLK1이 입력됨과 함께, 트랜지스터 PT5에 L 레벨의 클럭 신호 HCLK2가 입력되어 있다. 이것에 의해, 제1 회로부(4b1 및 4c1)에서는 트랜지스터 PT4가 오프 상태로 됨과 함께, 트랜지스터 PT5가 온 상태로 된다.
이 때, 제1 실시예에서는 1개째의 제1 회로부(4b1) 및 2개째의 제1 회로부(4c1)에서, 마이너스측 전위 HVSS로부터 트랜지스터 PT5를 통해 L 레벨의 전하가 공급됨과 함께, 그 L 레벨의 전하는 트랜지스터 PT1의 소스와, 트랜지스터 PT4 및 PT5의 접속점 P1 사이에 접속된 용량 C1에 축적된다.
이 상태에서, L 레벨의 스타트 신호 HST가 입력되면, 1개째의 제1 회로부(4b1)의 트랜지스터 PT2 및 PT3은 온 상태로 된다. 이것에 의해, 노드 ND1 및 노드 ND2의 전위는 모두 H 레벨로 되기 때문에, 트랜지스터 PT1은 오프 상태로 유지된다. 그리고, 노드 ND2의 전위가 H 레벨이 됨으로써, 2개째의 제1 회로부(4c1)의 트랜지스터 PT2 및 PT3은 오프 상태로 된다. 이 때, 노드 ND3의 전위는 H 레벨인 상태로 유지되기 때문에, 2개째의 제1 회로부(4c1)의 트랜지스터 PT1은 오프 상태 그대로 유지된다. 이 때문에, 노드 ND4의 전위는 H 레벨 그대로 유지된다. 이것에 의해, 2개째의 제1 회로부(4c1)로부터 H 레벨의 출력 신호 SR1이 출력된다.
다음으로, 1개째의 제1 회로부(4b1)의 트랜지스터 PT4에 입력되는 클럭 신호 HCLK1이 L 레벨이 됨과 함께, 트랜지스터 PT5에 입력되는 클럭 신호 HCLK2가 H 레벨이 된다.
이 때, 제1 실시예에서는, 1개째의 제1 회로부(4b1)에서, 트랜지스터 PT4가 온 상태로 됨과 함께, 트랜지스터 PT5가 오프 상태로 된다. 이 경우에는, 트랜지스터 PT5가 오프 상태로 됨으로써, 트랜지스터 PT3 및 PT4가 온 상태이었다고 하여 도, 1개째의 제1 회로부(4b1)의 트랜지스터 PT3, 트랜지스터 PT4 및 트랜지스터 PT5를 통해, 마이너스측 전위 HVSS와 플러스측 전위 HVDD 사이에 관통 전류가 흐르는 것이 억제된다. 또한, 1개째의 제1 회로부(4b1)의 트랜지스터 PT3은 온 상태이기 때문에 노드 ND1의 전위는 H 레벨로 유지된다. 이것에 의해, 1개째의 제1 회로부(4b1)의 트랜지스터 PT1은 오프 상태로 유지된다.
한편, 2개째의 제1 회로부(4c1)에서도, 트랜지스터 PT4에 입력되는 클럭 신호 HCLK1이 L 레벨이 됨과 함께, 트랜지스터 PT5에 입력되는 클럭 신호 HCLK2가 H 레벨이 된다. 이것에 의해, 2개째의 제1 회로부(4c1)의 트랜지스터 PT4가 온 상태로 됨과 함께, 트랜지스터 PT5가 오프 상태로 된다.
이 때, 제1 실시예에서는, 2개째의 제1 회로부(4c1)에서, 초기 상태에서 용량 C1에 축적된 L 레벨의 전하가 트랜지스터 PT4를 통해 공급된다. 이 때, 2개째의 제1 회로부(4c1)의 트랜지스터 PT3은 오프 상태이기 때문에 노드 ND3의 전위는 L 레벨이 된다. 이것에 의해, 2개째의 제1 회로부(4c1)의 트랜지스터 PT1이 온 상태로 된다.
이 때, 2개째의 제1 회로부(4c1)의 트랜지스터 PT2는 오프 상태이기 때문에, 온 상태의 트랜지스터 PT1을 통해 노드 ND4의 전위는 마이너스측 전위 HVSS측으로 저하된다. 이 경우, 노드 ND3은, 2개째의 제1 회로부(4c1)의 용량 C2에 의해 트랜지스터 PT1의 게이트-소스간 전압이 유지되도록, 노드 ND4의 전위의 저하에 수반하여 전위가 저하된다. 또한, 2개째의 제1 회로부(4c1)에서는, 트랜지스터 PT3과 트랜지스터 PT5가 오프 상태이기 때문에, 용량 C2의 유지 전압(트랜지스터 PT1의 게 이트-소스간 전압)은 유지된다. 이것에 의해, 노드 ND4의 전위가 저하되어 갈 때에, 2개째의 제1 회로부(4c1)의 트랜지스터 PT1이 항상 온 상태로 유지되기 때문에, 출력 전위인 노드 ND4의 전위는 HVSS까지 저하된다. 그 결과, 2개째의 제1 회로부(4c1)로부터 L 레벨의 출력 신호 SR1이 출력된다.
다음으로, 1개째의 제1 회로부(4b1)에 입력되는 스타트 신호 HST가 H 레벨이 되면, 1개째의 제1 회로부(4b1)의 트랜지스터 PT2 및 PT3이 오프 상태로 된다. 이 경우에는 노드 ND1 및 노드 ND2는 H 레벨로 유지된 상태에서 부유 상태로 된다. 이 때문에, 다른 부분에 영향을 미치지 않기 때문에, 2개째의 제1 회로부(4c1)로부터는 L 레벨의 출력 신호 SR1이 유지되어 있다.
다음으로, 1개째의 제1 회로부(4b1) 및 2개째의 제1 회로부(4c1)에서, 트랜지스터 PT4에 입력되는 클럭 신호 HCLK1이 H 레벨이 됨과 함께, 트랜지스터 PT5에 입력되는 클럭 신호 HCLK2가 L 레벨이 된다. 이것에 의해, 제1 회로부(4b1 및 4c1)에서, 트랜지스터 PT4가 오프 상태로 됨과 함께, 트랜지스터 PT5가 온 상태로 된다. 이 경우에도, 노드 ND1 및 노드 ND2는 H 레벨로 유지된 상태에서 부유 상태로 된다. 또한, 노드 ND3 및 노드 ND4의 전위는 L 레벨로 유지된다. 이 때문에, 2개째의 제1 회로부(4c1)로부터는 L 레벨의 출력 신호 SR1이 유지된다.
이 때, 제1 실시예에서는, 1개째의 제1 회로부(4b1) 및 2개째의 제1 회로부(4c1)에서, 클럭 신호 HCLK1이 H 레벨이고, 또한 클럭 신호 HCLK2가 L 레벨인 기간 동안, 마이너스측 전위 HVSS로부터 트랜지스터 PT5를 통해 L 레벨의 전하가 공급됨과 함께, 그 L 레벨의 전하가 용량 C1에 축적된다.
다음으로, 1개째의 제1 회로부(4b1)에서, 트랜지스터 PT4에 입력되는 클럭 신호 HCLK1이 L 레벨이 됨과 함께, 트랜지스터 PT5에 입력되는 클럭 신호 HCLK2가 H 레벨이 된다. 이것에 의해, 1개째의 제1 회로부(4b1)의 트랜지스터 PT4가 온 상태로 됨과 함께, 트랜지스터 PT5가 오프 상태로 된다.
이 때, 제1 실시예에서는 1개째의 제1 회로부(4b1)의 용량 C1에 축적된 L 레벨의 전하가 트랜지스터 PT4를 통해 공급된다. 이 때, 1개째의 제1 회로부(4c1)의 트랜지스터 PT3은 오프 상태이기 때문에 노드 ND1의 전위는 L 레벨로 된다. 이것에 의해, 1개째의 제1 회로부(4b1)의 트랜지스터 PT1이 온 상태로 된다. 이 때문에, 노드 ND2의 전위는, 마이너스측 전위 HVSS측으로 저하된다. 이 경우, 노드 ND1은 용량 C2에 의해, 트랜지스터 PT1의 게이트-소스간 전압이 유지되도록, 노드 ND2의 전위의 저하에 수반하여 전위가 저하된다. 또한, 트랜지스터 PT3과 트랜지스터 PT5가 오프 상태이기 때문에, 용량 C2의 유지 전압(트랜지스터 PT1의 게이트-소스간 전압)은 유지된다. 이것에 의해, 노드 ND2의 전위가 저하되어 갈 때에 트랜지스터 PT1이 항상 온 상태로 유지되기 때문에, 노드 ND2의 전위는 HVSS까지 저하되어 L 레벨이 된다. 이 때문에, 2개째의 제1 회로부(4c1)의 트랜지스터 PT2 및 PT3은 온 상태로 된다.
그리고, 2개째의 제1 회로부(4c1)의 트랜지스터 PT3이 온 상태로 됨으로써 노드 ND3의 전위가 H 레벨로 상승하기 때문에, 트랜지스터 PT1은 오프 상태로 된다. 이것에 의해, 2개째의 제1 회로부(4c1)의 트랜지스터 PT1과 트랜지스터 PT2가 동시에 온 상태로 되는 것이 억제되기 때문에, 2개째의 제1 회로부(4c1)의 트랜지 스터 PT1 및 PT2를 통해 마이너스측 전위 HVSS와 플러스측 전위 HVDD 사이에 관통 전류가 흐르는 것이 억제된다.
한편, 2개째의 제1 회로부(4c1)에서도, 트랜지스터 PT4에 입력되는 클럭 신호 HCLK1이 L 레벨이 됨과 함께, 트랜지스터 PT5에 입력되는 클럭 신호 HCLK2가 H 레벨이 된다.
이 때, 제1 실시예에서는 2개째의 제1 회로부(4c1)에서, 트랜지스터 PT4가 온 상태로 됨과 함께, 트랜지스터 PT5가 오프 상태로 된다. 이 경우에는, 트랜지스터 PT5가 오프 상태로 됨으로써, 2개째의 제1 회로부(4c1)의 트랜지스터 PT3, PT4 및 PT5를 통해 마이너스측 전위 HVSS와 플러스측 전위 HVDD 사이에 관통 전류가 흐르는 것이 억제된다.
그리고, 2개째의 제1 회로부(4c1)의 트랜지스터 PT2가 온 상태로 됨과 함께, 트랜지스터 PT1이 오프 상태로 됨으로써, 노드 ND4의 전위는 HVSS로부터 HVDD로 상승하여 H 레벨이 된다. 이 때문에, 2개째의 제1 회로부(4c1)로부터 H 레벨의 출력 신호 SR1이 출력된다.
이상과 같이, 1단째의 시프트 레지스터 회로(4a1)에서는, 1개째의 제1 회로부(4b1)에 L 레벨의 스타트 신호 HST가 입력되어 있는 경우에, L 레벨의 클럭 신호 HCLK1이 입력됨과 함께, H 레벨의 클럭 신호 HCLK2가 입력되면, 2개째의 제1 회로부(4c1)로부터 L 레벨의 출력 신호 SR1이 출력된다. 그리고, 그 후, 입력되는 클럭 신호 HCLK1이 H 레벨이 됨과 함께, 클럭 신호 HCLK2가 L 레벨이 된 후, 재차, 클럭 신호 HCLK1이 L 레벨이 됨과 함께, 클럭 신호 HCLK2가 H 레벨이 되면, 2개째 의 제1 회로부(4c1)로부터의 출력 신호 SR1은 H 레벨이 된다.
2개째의 제1 회로부(4c1)로부터의 출력 신호 SR1은 1개째의 제1 회로부(4b2)에 입력된다. 2단째의 시프트 레지스터 회로(4a2)에서는, 1개째의 제1 회로부(4b2)에 1단째의 시프트 레지스터 회로(4a1)의 L 레벨의 출력 신호 SR1이 입력되어 있는 경우에, H 레벨의 클럭 신호 HCLK1 및 L 레벨의 클럭 신호 HCLK2가 입력되면, 2개째의 제1 회로부(4c2)로부터 L 레벨의 출력 신호 SR2가 출력된다. 또한, 3단째의 시프트 레지스터 회로(4a3)에서는, 1개째의 제1 회로부(4b3)에 2단째의 시프트 레지스터 회로(4a2)의 L 레벨의 출력 신호 SR2가 입력되어 있는 경우에, L 레벨의 클럭 신호 HCLK1 및 H 레벨의 클럭 신호 HCLK2가 입력되면, 2개째의 제1 회로부(4c3)로부터 L 레벨의 출력 신호 SR3이 출력된다. 이와 같이, 전단의 시프트 레지스터 회로로부터의 L 레벨의 출력 신호가 다음단의 시프트 레지스터 회로에 입력됨과 함께, 클럭 신호 HCLK1 및 클럭 신호 HCLK2가 각 단의 시프트 레지스터 회로에 입력됨으로써, 각 단의 시프트 레지스터 회로로부터 타이밍이 시프트된 L 레벨의 출력 신호가 순차적으로 출력된다.
그리고, 타이밍이 시프트된 L 레벨의 신호가 수평 스위치(3)의 트랜지스터 PT20, PT21, PT22 및 PT23의 게이트에 입력됨으로써, 트랜지스터 PT20, PT21, PT22 및 PT23은 순차적으로 온 상태로 된다. 이것에 의해, 각 단의 드레인선에 비디오 신호선 Video로부터 비디오 신호가 공급되기 때문에, 각 단의 드레인선은 순차적으로 구동(주사)된다. 그리고, 1개의 게이트선에 연결되는 모든 단의 드레인선의 주사가 종료되면, 다음 게이트선이 선택된다. 그리고, 다시 각 단의 드레인선이 순 차 주사된 후, 다음 게이트선이 선택된다. 이 동작이 최후의 게이트선에 연결되는 각 단의 드레인선의 주사가 종료될 때까지 반복됨으로써 한 화면의 주사가 종료된다.
제1 실시예에서, 상기한 바와 같이, 트랜지스터 PT1의 게이트에 접속되어, 클럭 신호 HCLK1에 응답하여 온되는 트랜지스터 PT4와, 트랜지스터 PT4와 마이너스측 전위 HVSS 사이에 접속되어, 클럭 신호 HCLK1의 반전 클럭 신호인 클럭 신호 HCLK2에 응답하여 온되는 트랜지스터 PT5를 형성함으로써, 클럭 신호 HCLK1 및 클럭 신호 HCLK2를 이용하여, 트랜지스터 PT4가 온 상태일 때에 트랜지스터 PT5를 오프 상태로 함과 함께, 트랜지스터 PT4가 오프 상태일 때에 트랜지스터 PT5를 온 상태로 할 수 있다. 이것에 의해, 트랜지스터 PT4 및 트랜지스터 PT5 중 어느 한쪽은 항상 오프 상태로 되기 때문에, 플러스측 전위 HVDD에 접속된 트랜지스터 PT3이 온 상태인 경우에도, 트랜지스터 PT3, 트랜지스터 PT4 및 트랜지스터 PT5를 통해 마이너스측 전위 HVSS와 플러스측 전위 HVDD 사이에 관통 전류가 흐르는 것을 억제할 수 있다. 그 결과, 액정 표시 장치의 소비 전류가 증가되는 것을 억제할 수 있다.
또한, 제1 실시예에서, 2개의 제1 회로부(4b1 및 4c1)에 형성된 트랜지스터 PT1∼PT5, 및 용량 C1 및 C2를 구성하는 트랜지스터를 p형 MOS 트랜지스터(전계 효과 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)에 의해 구성함으로써, 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비해, 이온 주입 공정의 횟수 및 이온 주입 마스크의 갯수를 감소시킬 수 있다. 이 것에 의해, 제조 프로세스를 간략화할 수 있음과 함께, 제조 비용을 삭감할 수 있다. 또한, p형 전계 효과 트랜지스터는 n형 전계 효과 트랜지스터와 달리, LDD(Lightly Doped Drain) 구조로 할 필요가 없기 때문에 제조 프로세스를 보다 간략화할 수 있다.
또한, 제1 실시예에서, 트랜지스터 PT1의 소스와, 트랜지스터 PT4 및 트랜지스터 PT5의 접속점 P1 사이에 용량 C1을 접속함으로써, 트랜지스터 PT5가 온 상태일 때에 마이너스측 전위 HVSS로부터 공급되는 L 레벨의 전하를 용량 C1에 축적할 수 있으므로, 그 후, 트랜지스터 PT4가 온 상태로 됨과 함께, 트랜지스터 PT5가 오프 상태로 되었을 때에 용량 C1에 축적된 L 레벨의 전하에 의해 트랜지스터 PT1을 온 상태로 할 수 있다.
(제2 실시예)
도 4는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 4를 참조하여, 이 제2 실시예에서는 상기 제1 실시예와 달리, 게이트선을 구동(주사)하기 위한 V 드라이버에 본 발명을 적용한 경우에 대하여 설명한다.
즉, 이 제2 실시예에 따른 액정 표시 장치의 V 드라이버(5)에서는, 도 4에 도시한 바와 같이, 복수단의 시프트 레지스터 회로(5a1 및 5a2)가 형성되어 있다. 도 4에서는 도면의 간략화를 위해, 2단의 시프트 레지스터 회로(5a1 및 5a2)만이 도시되어 있지만, 실제로는 화소의 수에 따른 단 수가 형성되어 있다. 또한, 1단째의 시프트 레지스터 회로(5a1)는 제1 회로부(5b11, 5b12, 5b13 및 5b14)와 제2 회로부(5c1)로 구성되어 있다. 제1 회로부(5b11, 5b12, 5b13 및 5b14)는 모두 마찬가지의 구성을 갖고 있다. 또한, 제1 회로부(5b11)는 5개의 p채널 트랜지스터(p채널 트랜지스터 PT1, PT2, PT3, PT4 및 PT5)와, p채널 트랜지스터의 소스-드레인 간을 접속함으로써 형성된 용량 C1 및 C2를 구비하고 있다. 또한, 제2 회로부(5c1)는 9개의 p채널 트랜지스터(p채널 트랜지스터 PT11, PT12, PT13, PT14, PT15, PT16, PT17, PT18 및 PT19)와, p채널 트랜지스터의 소스-드레인 간을 접속함으로써 형성된 용량 C10, C11 및 C12를 구비하고 있다. p채널 트랜지스터 PT18 및 PT19는 각각의 소스와 드레인이 서로 접속되어 있다. 이하, p채널 트랜지스터 PT1∼PT5 및 PT11∼PT19는 각각 트랜지스터 PT1∼PT5 및 PT11∼PT19라 한다.
여기서, 제2 실시예에서, 제1 회로부(5b11) 및 제2 회로부(5c1)에 형성된 트랜지스터 PT1∼PT5 및 PT11∼PT19, 용량 C1, C2, C10, C11 및 C12를 구성하는 트랜지스터는 모두 p형 MOS 트랜지스터(전계 효과 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)에 의해 구성되어 있다.
또한, 제1 회로부(5b11)에서, 트랜지스터 PT1의 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 트랜지스터 PT1의 소스는 트랜지스터 PT2의 드레인과 접속되어 있다. 트랜지스터 PT2의 소스는 플러스측 전위 VVDD에 접속되어 있다. 또한, 트랜지스터 PT2의 게이트에는 스타트 신호 VST가 공급된다.
여기서, 제2 실시예에서, 트랜지스터 PT1의 게이트가 접속된 노드 ND1과, 플러스측 전위 VVDD 사이에는 트랜지스터 PT2가 온 상태일 때에 트랜지스터 PT1을 오프 상태로 하는 기능을 갖는 트랜지스터 PT3이 접속되어 있다. 이것에 의해, 트랜 지스터 PT2와 트랜지스터 PT1이 동시에 온 상태로 되는 것이 억제된다. 또한, 트랜지스터 PT3의 게이트에는 스타트 신호 VST가 공급된다.
또한, 제2 실시예에서, 트랜지스터 PT1의 게이트가 접속된 노드 ND1과 마이너스측 전위 VVSS 사이에는 트랜지스터 PT4가 접속되어 있다. 이 트랜지스터 PT4의 게이트에는 클럭 신호 VCLK1이 공급된다. 또한, 트랜지스터 PT4와 마이너스측 전위 VVSS 사이에는 트랜지스터 PT5가 접속되어 있다. 이 트랜지스터 PT5의 게이트에는, 클럭 신호 VCLK1의 반전 클럭 신호인 클럭 신호 VCLK2가 공급된다. 클럭 신호 VCLK1과 클럭 신호 VCLK2는 1개의 클럭 신호로부터 생성된다.
또한, 제2 실시예에서, 트랜지스터 PT1의 소스와, 트랜지스터 PT4 및 PT5의 접속점 P1 사이에는 용량 C1이 접속되어 있다. 또한, 트랜지스터 PT1의 게이트와 소스 사이에는 용량 C2가 접속되어 있다.
또한, 상기한 제1 회로부(5b11)와 마찬가지의 구성을 갖는 제1 회로부(5b12, 5b13 및 5b14)는 직렬로 접속되어 있다. 그리고, 3개째의 제1 회로부(5b13)의 노드 ND2에는 제2 회로부(5c1)가 접속되어 있다.
제2 회로부(5c1)에서, 트랜지스터 PT11의 드레인은 트랜지스터 PT12의 소스에 접속되어 있다. 트랜지스터 PT12의 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 또한, 트랜지스터 PT12의 게이트는 트랜지스터 PT13을 통해 XENB 신호선(반전 인에이블 신호선)에 접속되어 있다. 트랜지스터 PT13은 게이트-드레인 간이 다이오드 접속되어 있다. 또한, 트랜지스터 PT12의 게이트와 트랜지스터 PT13 사이에 형성된 노드 ND10에는 트랜지스터 PT14의 드레인이 접속되어 있다. 트랜지스터 PT14의 소스는 플러스측 전위 VVDD에 접속되어 있다. 또한, 트랜지스터 PT14의 게이트는 ENB 신호선(인에이블 신호선)에 접속되어 있다. 또한, 트랜지스터 PT12의 게이트와 소스 사이에는 용량 C10이 접속되어 있다.
또한, 트랜지스터 PT11의 소스는 트랜지스터 PT18 및 PT19의 드레인과 접속되어 있다. 트랜지스터 PT18 및 PT19의 소스는 플러스측 전위 VVDD에 접속되어 있는 트랜지스터 PT18의 게이트는 3개째의 제1 회로부(5b13)의 노드 ND2에 접속되어 있다. 트랜지스터 PT19의 게이트는 ENB 신호선에 접속되어 있다.
또한, 트랜지스터 PT11의 게이트가 접속된 노드 ND11과 플러스측 전위 VVDD 사이에는 트랜지스터 PT15가 접속되어 있다. 이 트랜지스터 PT15의 게이트는 3개째의 제1 회로부(5b13)의 노드 ND2에 접속되어 있다. 또한, 트랜지스터 PT11의 게이트와 소스 사이에는 용량 C11이 접속되어 있다. 또한, 트랜지스터 PT11의 게이트가 접속된 노드 ND11과 마이너스측 전위 VVSS 사이에는, 트랜지스터 PT16이 접속되어 있다. 이 트랜지스터 PT16의 게이트에는 클럭 신호 VCLK2가 공급된다. 또한, 트랜지스터 PT16와 마이너스측 전위 VVSS 사이에는 트랜지스터 PT17이 접속되어 있다. 이 트랜지스터 PT17의 게이트에는 클럭 신호 VCLK1이 공급된다. 또한, 트랜지스터 PT11의 소스와, 트랜지스터 PT16 및 트랜지스터 PT17의 접속점 P2 사이에는 용량 C12가 접속되어 있다.
또한, 트랜지스터 PT11의 소스와 트랜지스터 PT18 및 PT19의 드레인 사이에 형성된 노드 ND12(출력 노드)로부터, 1단째의 시프트 레지스터 회로(5a1)의 출력 신호 Gate1이 출력된다. 이 노드 ND12에는 게이트선이 접속되어 있다.
또한, 3개째의 제1 회로부(5b13)의 노드 ND2에는 4개째의 제1 회로부(5b14)도 접속되어 있다. 또한, 4개째의 제1 회로부(5b14)의 노드 ND2에는, 2단째의 시프트 레지스터 회로(5a2)의 제1 회로부(5b21)가 접속되어 있다. 2단째의 시프트 레지스터 회로(5a2)는, 제1 회로부(5b21, 5b22, 5b23 및 5b24)와 제2 회로부(5c2)로 구성되어 있다. 이 2단째의 시프트 레지스터 회로(5a2)의 제1 회로부(5b21, 5b22, 5b23 및 5b24) 및 제2 회로부(5c2)는, 각각 상기한 1단째의 시프트 레지스터 회로(5a1)의 제1 회로부(5b11, 5b12, 5b13 및 5b14), 및 제2 회로부(5c1)의 구성과 마찬가지로 구성되어 있다.
또한, 2단째의 시프트 레지스터 회로(5a2)의 출력 노드로부터는 출력 신호 Gate2가 출력된다. 이 2단째의 시프트 레지스터 회로(5a2)의 출력 노드에는 게이트선이 접속되어 있다. 또한, 4개째의 제1 회로부(5b24)에는 3단째의 시프트 레지스터 회로(도시 생략)의 제1 회로부가 접속되어 있다. 3단째 이후의 시프트 레지스터 회로는 상기한 1단째의 시프트 레지스터 회로(5a1)의 구성과 마찬가지로 구성되어 있다.
도 5는 도 4에 도시하는 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 5에서, Gate1, Gate2, Gate3 및 Gate4는 각각, 1단째, 2단째, 3단째 및 4단째의 시프트 레지스터 회로로부터 게이트선으로 출력되는 출력 신호를 나타내고 있다. 다음으로, 도 4 및 도 5를 참조하여, 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 동작에 대하여 설명한다.
도 4에 도시한 제2 실시예에 따른 V 드라이버(5)의 1단째의 시프트 레지스터 회로(5a1)의 제1 회로부(5b11 및 5b12)의 구성은, 도 2에 도시한 제1 실시예에 따른 시프트 레지스터 회로(4a1)의 제1 회로부(4b1 및 4c1)의 구성과 마찬가지이다. 따라서, 제2 실시예에 따른 시프트 레지스터 회로(5a1)의 제1 회로부(5b11 및 5b12)의 스타트 신호 VST, 클럭 신호 VCLK1 및 클럭 신호 VCLK2에 응답하여 행해지는 동작은, 도 2에 도시한 제1 실시예에 따른 시프트 레지스터 회로(4a1)의 제1 회로부(4b1 및 4c1)의 스타트 신호 HST, 클럭 신호 HCLK1 및 클럭 신호 HCLK2에 응답하여 행해지는 동작과 마찬가지이다.
즉, 먼저, 초기 상태로서, H 레벨의 스타트 신호 VST가 1단째의 시프트 레지스터 회로(5a1)의 제1 회로부(5b11)에 입력된다. 이것에 의해, 상기한 제1 실시예의 H 드라이버와 마찬가지의 동작에 의해, 2개째의 제1 회로부(5b12)로부터는 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는, 3개째의 제1 회로부(5b13)의 트랜지스터 PT2 및 트랜지스터 PT3의 게이트에 입력된다. 이것에 의해, 트랜지스터 PT2 및 PT3은 오프 상태로 되기 때문에, 3개째의 제1 회로부(5b13)로부터 L 레벨의 신호가 출력된다.
이 3개째의 제1 회로부(5b13)로부터의 L 레벨의 출력 신호는, 제2 회로부(5c1)의 트랜지스터 PT15의 게이트 및 트랜지스터 PT18의 게이트에 입력된다. 이것에 의해, 트랜지스터 PT15 및 트랜지스터 PT18은 온 상태로 된다. 이것에 의해, 노드 ND12의 전위는 H 레벨이 되기 때문에, 초기 상태에서는 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 출력된 다.
이 상태에서, L 레벨의 스타트 신호 VST가 입력되면, 상기한 제1 실시예의 H 드라이버와 마찬가지의 동작에 의해, 2개째의 제1 회로부(5b12)로부터는 H 레벨의 신호가 출력되기 때문에, 초기 상태와 마찬가지로, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 계속하여 출력된다.
다음으로, L 레벨의 클럭 신호 VCLK1이 입력됨과 함께, H 레벨의 클럭 신호 VCLK2가 입력되면, 상기한 제1 실시예의 H 드라이버와 마찬가지의 동작에 의해, 2개째의 제1 회로부(5b12)로부터는 L 레벨의 신호가 출력된다. 이 L 레벨의 신호가 3개째의 제1 회로부(5b13)의 트랜지스터 PT2 및 PT3의 게이트에 입력되기 때문에, 3개째의 제1 회로부(5b13)의 트랜지스터 PT2 및 PT3은 온 상태로 된다. 이 때, 3개째의 제1 회로부(5b13)의 트랜지스터 PT1은 오프 상태이기 때문에, 3개째의 제1 회로부(5b13)로부터 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는 제2 회로부(5c1)의 트랜지스터 PT15의 게이트 및 트랜지스터 PT18의 게이트에 입력된다. 이 때, ENB 신호는 H 레벨로 유지되어 있기 때문에, 트랜지스터 PT18 및 PT19는 오프 상태로 된다. 또한, 노드 ND11은 H 레벨로 유지된 상태에서 부유 상태로 되기 때문에, 트랜지스터 PT11도 오프 상태 그대로 유지된다. 이것에 의해, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 계속하여 출력된다.
다음으로, ENB 신호가 L 레벨이 됨과 함께, XENB 신호가 H 레벨이 된다. 이것에 의해, L 레벨의 ENB 신호가 입력되는 트랜지스터 PT19는 온 상태로 된다. 또 한, L 레벨의 ENB 신호는 트랜지스터 PT14의 게이트에도 입력되기 때문에, 트랜지스터 PT14는 온 상태로 된다. 이것에 의해, 노드 ND10의 전위가 H 레벨이 되기 때문에, 노드 ND10에 게이트가 접속된 트랜지스터 PT12는 오프 상태로 된다. 이것에 의해, 노드 ND12의 전위는 H 레벨이 되기 때문에, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 계속하여 출력된다.
다음으로, ENB 신호가 L 레벨의 상태에서, 3개째의 제1 회로부(5b13)에서, H 레벨의 클럭 신호 VCLK1이 트랜지스터 PT5에 입력됨과 함께, L 레벨의 클럭 신호 VCLK2가 트랜지스터 PT4에 입력된다. 이것에 의해, 3개째의 제1 회로부(5b13)의 트랜지스터 PT5가 오프 상태로 됨과 함께, 트랜지스터 PT4가 온 상태로 된다. 이 때문에, 3개째의 제1 회로부(5b13)의 용량 C1에 축적된 L 레벨의 전하가 트랜지스터 PT4를 통해 공급된다. 이 때, 3개째의 제1 회로부(5b13)의 트랜지스터 PT2 및 PT3은 온 상태이기 때문에, 3개째의 제1 회로부(5b13)의 노드 ND1의 전위는 H 레벨로 유지된다. 이것에 의해, 3개째의 제1 회로부(5b13)의 트랜지스터 PT1은 오프 상태로 되기 때문에, 3개째의 제1 회로부(5b13)로부터는 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는 제2 회로부(5c1)의 트랜지스터 PT15의 게이트 및 트랜지스터 PT18의 게이트에 입력된다. 이것에 의해, 트랜지스터 PT15는 오프 상태로 유지된다. 이것에 대하여, 트랜지스터 PT19의 게이트에는 L 레벨의 ENB 신호가 입력되어 있기 때문에, 트랜지스터 PT19는 온 상태로 유지된다.
한편, 제2 회로부(5c1)에서도, H 레벨의 클럭 신호 VCLK1이 트랜지스터 PT17에 입력됨과 함께, L 레벨의 클럭 신호 VCLK2가 트랜지스터 PT16에 입력된다. 이 것에 의해, 트랜지스터 PT17이 오프 상태로 됨과 함께, 트랜지스터 PT16이 온 상태로 된다. 이 때문에, 제2 회로부(5c1)의 용량 C12에 축적된 L 레벨의 전하가 트랜지스터 PT16을 통해 공급된다. 이것에 의해, 노드 ND11의 전위는 L 레벨이 되기 때문에, 트랜지스터 PT11은 온 상태로 된다. 단, 이 경우, ENB 신호는 L 레벨이기 때문에 트랜지스터 PT14는 온 상태로 유지된다. 이 때문에, 트랜지스터 PT12는 오프 상태로 유지되기 때문에, 결국, 노드 ND12는 H 레벨로 유지된다. 이것에 의해, 이 상태에서는 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로의 출력 신호 Gate1은 H 레벨로 유지된다.
이 후, ENB 신호가 H 레벨이 됨과 함께, XENB 신호가 L 레벨이 됨으로써, 트랜지스터 PT19 및 트랜지스터 PT14는 오프 상태로 된다. 또한, 트랜지스터 PT13을 통해 게이트에 L 레벨의 XENB 신호가 입력되는 트랜지스터 PT12는 온 상태로 된다. 이것에 의해, 트랜지스터 PT11 및 PT12가 온 상태로 됨과 함께, 트랜지스터 PT19가 오프 상태로 되기 때문에, 노드 ND12의 전위는 용량 C11의 기능에 의해 VVSS까지 저하되어 L 레벨이 된다. 이 때문에, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 L 레벨의 출력 신호 Gate1이 출력된다.
이 상태에서, 스타트 신호 VST가 H 레벨이 되면, 상기한 제1 실시예의 H 드라이버와 마찬가지의 동작에 의해, 2개째의 제1 회로부(5b12)로부터는 L 레벨의 신호가 출력된다. 이것에 의해, 3개째의 제1 회로부(5b13)로부터는 H 레벨의 신호가 계속하여 출력된다. 이 때문에, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 계속하여 출력된다.
또한, 이 상태에서, 클럭 신호 VCLK1이 L 레벨이 됨과 함께, 클럭 신호 VCLK2가 H 레벨로 된 경우에도, 노드 ND11은 부유 상태로 L 레벨로 유지되기 때문에, 트랜지스터 PT11은 온 상태로 유지된다. 이것에 의해, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로의 출력 신호 Gate1은 L 레벨로 유지된다.
다음으로, ENB 신호가 L 레벨이 됨과 함께, XENB 신호가 H 레벨이 됨으로써, 트랜지스터 PT19 및 트랜지스터 PT14가 온 상태로 된다. 트랜지스터 PT14가 온 상태로 됨으로써 노드 ND10의 전위는 H 레벨이 된다. 이것에 의해, 게이트가 노드 ND10에 접속된 트랜지스터 PT12는 오프 상태로 된다. 이 때문에, 트랜지스터 PT19가 온 상태로 됨과 함께, 트랜지스터 PT12가 오프 상태로 됨으로써, 노드 ND12의 전위는 H 레벨이 된다. 이것에 의해, 1단째의 시프트 레지스터 회로(5a1)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 출력된다.
또한, 1단째의 시프트 레지스터 회로(5a1)의 3개째의 제1 회로부(5b13)로부터의 출력 신호는, 4개째의 제1 회로부(5b14)에도 입력된다. 이 4개째의 제1 회로부(5b14)는 상기한 제1 회로부(5b13)과 마찬가지로 구성되어 있기 때문에, 입력 신호에 응답하여 상기한 제1 회로부(5b13)와 마찬가지의 동작을 행한다. 즉, 3개째의 제1 회로부(5b13)로부터 H 레벨의 신호가 입력되면, 4개째의 제1 회로부(5b14)는 L 레벨의 신호를 출력한다. 한편, 3개째의 제1 회로부(5b13)로부터 L 레벨의 신호가 입력되면, 4개째의 제1 회로부(5b14)는 H 레벨의 신호를 출력한다. 그리고, 1단째의 시프트 레지스터 회로(5a1)의 4개째의 제1 회로부(5b14)로부터의 출력 신호는, 2단째의 시프트 레지스터 회로(5a2)의 제1 회로부(5b21)로 입력된다. 2단 째 이후의 시프트 레지스터 회로는, 전단의 시프트 레지스터 회로의 4개째의 제1 회로부로부터의 출력 신호, 클럭 신호 VCLK1, 클럭 신호 VCLK2, ENB 신호 및 XENB 신호에 의해, 상기한 1단째의 시프트 레지스터 회로(5a1)와 마찬가지의 동작을 행한다. 이것에 의해, 각 단의 게이트선이 순차적으로 구동(주사)된다. 이 경우, ENB 신호가 L 레벨인 동안에는, 시프트 레지스터 회로의 출력이 강제적으로 H 레벨로 유지되기 때문에, 도 5에 도시한 바와 같은 타이밍에서 ENB 신호를 L 레벨로 함으로써, 전단의 시프트 레지스터 회로와 후단의 시프트 레지스터 회로의 L 레벨의 출력 신호가 중첩되는 것이 방지된다.
제2 실시예에서, 상기한 바와 같이, 트랜지스터 PT1의 게이트에 접속되어, 클럭 신호 HCLK1에 응답하여 온되는 트랜지스터 PT4와, 트랜지스터 PT4와 마이너스측 전위 VVSS 사이에 접속되어, 클럭 신호 HCLK1의 반전 클럭 신호인 클럭 신호 HCLK2에 응답하여 온되는 트랜지스터 PT5를 형성함으로써, 클럭 신호 HCLK1 및 클럭 신호 HCLK2를 이용하여, 트랜지스터 PT4가 온 상태일 때에 트랜지스터 PT5를 오프 상태로 함과 함께, 트랜지스터 PT4가 오프 상태일 때에 트랜지스터 PT5를 온 상태로 할 수 있다. 이것에 의해, 트랜지스터 PT4 및 트랜지스터 PT5 중 어느 한쪽은 항상 오프 상태로 되기 때문에, 플러스측 전위 VVDD에 접속된 트랜지스터 PT3이 온 상태인 경우에도, 트랜지스터 PT3, 트랜지스터 PT4 및 트랜지스터 PT5를 통해 마이너스측 전위 VVSS와 플러스측 전위 VVDD 사이에 관통 전류가 흐르는 것을 억제할 수 있다. 그 결과, 액정 표시 장치의 소비 전류가 증가되는 것을 억제할 수 있다.
제2 실시예의 그 밖의 효과는 제1 실시예와 마찬가지이다.
(제3 실시예)
도 6은 본 발명의 제3 실시예에 따른 액정 표시 장치를 도시하는 평면도이다. 도 7은 도 6에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 이 제3 실시예에서는 드레인선을 구동(주사)하기 위한 H 드라이버를 n채널 트랜지스터로 구성한 예에 대하여 설명한다.
먼저, 도 6을 참조하여, 이 제3 실시예의 액정 표시 장치에서는 기판(60) 위에 표시부(11)가 형성되어 있다. 도 6의 표시부(11)는 1 화소분의 구성을 나타내고 있다. 또한, 표시부(11)에 매트릭스 형태로 배치된 각 화소(12)는 n채널 트랜지스터(12a), 화소 전극(12b), 그것에 대향 배치되며, 각 화소(12)에 공통인 대향 전극(12c), 이들 화소 전극(12b)과 대향 전극(12c) 사이에 협지된 액정(12d), 및 보조 용량(12e)으로 구성되어 있다. n채널 트랜지스터(12a)의 게이트는 게이트선에 접속되어 있다. 또한, n채널 트랜지스터(12a)의 드레인은 드레인선에 접속되어 있다. 또한, n채널 트랜지스터(12a)의 소스에는, 화소 전극(12b) 및 보조 용량(12e)이 접속되어 있다. 또한, 표시부(11)의 1변을 따르도록, 기판(60) 위에, 표시부(11)의 드레인선을 구동(주사)하기 위한 수평 스위치(HSW)(13) 및 H 드라이버(14)가 형성되어 있다. 또한, 표시부(11)의 다른 변을 따르도록, 기판(60) 위에, 표시부(11)의 게이트선을 구동(주사)하기 위한 V 드라이버(15)가 형성되어 있다. 도 6에서, HSW는 2개만 기재하고 있지만, 화소의 수만큼 배치되는 것이며, 또 한 H 드라이버(14) 및 V 드라이버(15)에 대해서도 이들을 구성하는 시프트 레지스터를 2개만 기재하고 있지만, 화소의 수만큼 배치되는 것이다.
또한, 도 7에 도시한 바와 같이, H 드라이버(14)의 내부에는 복수단의 시프트 레지스터 회로(14a1, 14a2, 14a3 및 14a4)가 형성되어 있다. 도 7에서는, 도면의 간략화를 위해, 4단의 시프트 레지스터 회로(14a1, 14a2, 14a3 및 14a4)만 도시되어 있지만, 실제로는 화소 수에 따른 단 수가 형성되어 있다. 또한, 1단째의 시프트 레지스터 회로(14a1)는 2개의 제1 회로부(14b1 및 14c1)로 구성되어 있다. 또한, 2단째∼4단째의 시프트 레지스터 회로(14a2, 14a3 및 14a4)는 각각, 2개의 제1 회로부(14b2 및 14c2, 14b3 및 14c3과, 14b4 및 14c4)로 구성되어 있다. 2단째의 시프트 레지스터 회로(14a2)의 제1 회로부(14b2 및 14c2), 3단째의 시프트 레지스터 회로(14a3)의 제1 회로부(14b3 및 14c3), 및 4단째의 시프트 레지스터 회로(14a4)의 제1 회로부(14b4 및 14c4)는 모두 1단째의 시프트 레지스터 회로(14a1)의 제1 회로부(14b1 및 14c1)와 마찬가지의 회로 구성을 갖고 있다.
또한, 1단째의 시프트 레지스터 회로(14a1)의 제1 회로부(14b1 및 14c1)는 각각, 5개의 n채널 트랜지스터(n채널 트랜지스터 NT1, NT2, NT3, NT4 및 NT5)와, n채널 트랜지스터의 소스-드레인 간을 접속함으로써 형성된 용량 C1 및 C2를 구비하고 있다. 이하, n채널 트랜지스터 NT1∼NT5를 트랜지스터 NT1∼NT5라 한다.
여기서, 제3 실시예에서는, 제1 회로부(14b1 및 14c1)에 형성된 트랜지스터 NT1∼NT5, 및 용량 C1 및 C2를 구성하는 트랜지스터는, 모두 n형 MOS 트랜지스터(전계 효과 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)에 의해 구성되어 있다.
또한, 트랜지스터 NT2 및 NT3의 소스는 각각, 마이너스측 전위 HVSS에 접속됨과 함께, 트랜지스터 NT1 및 NT5의 드레인은 각각, 플러스측 전위 HVDD에 접속되어 있다. 이 제3 실시예에 따른 시프트 레지스터 회로(14a1)의 이들 이외의 부분의 구성은, 상기한 제1 실시예에 따른 시프트 레지스터 회로(4a1)(도 2 참조)와 마찬가지이다.
또한, 수평 스위치(13)는 도 7에 도시한 바와 같이, 복수의 트랜지스터 NT30, NT31, NT32 및 NT33을 구비하고 있다. 트랜지스터 NT30, NT31, NT32 및 NT33의 게이트는 각각, 1단째∼4단째의 시프트 레지스터 회로(14a1∼14a4)의 출력 SR1, SR2, SR3 및 SR4에 접속되어 있다. 또한, 트랜지스터 NT30∼NT33의 소스는 각각, 각 단의 드레인선에 접속되어 있다. 또한, 트랜지스터 NT30∼NT33의 드레인은 1개의 비디오 신호선 Video에 접속되어 있다.
시프트 레지스터 회로(14a1∼14a4)의 출력 SR1∼SR4는 비디오 신호선의 수(예를 들면 R, G, B의 3 종류의 비디오 신호가 입력될 경우에는 3개가 됨)에 따라 형성된 수평 스위치(3)의 소스에 입력된다.
도 8은, 도 6에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 8을 참조하여, 제3 실시예에 따른 시프트 레지스터 회로에서는, 도 3에 도시한 제1 실시예에 따른 시프트 레지스터 회로의 타이밍차트의 클럭 신호 HCLK1, 클럭 신호 HCLK2 및 스타트 신호 HST의 H 레벨과 L 레벨을 반전시킨 파형의 신호를 각각, 클럭 신호 HCLK1, 클럭 신호 HCLK2 및 스타트 신호 HST로서 입력한다. 이것에 의해, 제3 실시예에 따른 액정 표시 장 치의 H 드라이버의 시프트 레지스터 회로로부터는, 도 3에 도시한 제1 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 SR1∼SR4의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제3 실시예에 따른 시프트 레지스터 회로의 이들 이외의 동작은, 상기한 제1 실시예에 따른 시프트 레지스터 회로(4a1)의 동작과 마찬가지이다.
제3 실시예에서는, 상기한 바와 같이 구성함으로써, H 드라이버의 소비 전류의 증가를 억제할 수 있는 등의 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제4 실시예)
도 9는 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 이 제4 실시예에서는 게이트선을 구동(주사)하기 위한 V 드라이버를 n채널 트랜지스터로 구성한 예에 대하여 설명한다.
도 9를 참조하여, V 드라이버(15)의 내부에는 복수단의 시프트 레지스터 회로(15a1 및 15a2)가 형성되어 있다. 도 9에서는 도면의 간략화를 위해, 2단의 시프트 레지스터 회로(15a1 및 15a2)만이 도시되어 있다. 1단째의 시프트 레지스터 회로(15a1)는 4개의 제1 회로부(15b11, 15b12, 15b13 및 15b14)와 제2 회로부(15c1)로 구성되어 있다. 또한, 2단째의 시프트 레지스터 회로(15a2)는, 4개의 제1 회로부(15b21, 15b22, 15b23 및 15b24)와 제2 회로부(15c2)로 구성되어 있다. 1단째의 시프트 레지스터 회로(15a1)의 제1 회로부(15b11, 15b12, 15b13 및 15b14), 및 2단째의 시프트 레지스터 회로(15a2)의 제1 회로부(15b21, 15b22, 15b23 및 15b24)는 모두 마찬가지의 회로 구성을 갖고 있다. 또한, 1단째의 시프 트 레지스터 회로(15a1)의 제2 회로부(15c1)와 2단째의 시프트 레지스터 회로(15a2)의 제2 회로부(15c2)는, 마찬가지의 회로 구성을 갖고 있다.
또한, 1단째의 시프트 레지스터 회로(15a1)의 제1 회로부(15b11)는 5개의 n채널 트랜지스터(n채널 트랜지스터 NT1, NT2, NT3, NT4 및 NT5)와, n채널 트랜지스터의 소스-드레인 간을 접속함으로써 형성된 용량 C1 및 C2를 구비하고 있다. 또한, 1단째의 시프트 레지스터 회로(15a1)의 제2 회로부(15c1)는, 9개의 n채널 트랜지스터(n채널 트랜지스터 NT11, NT12, NT13, NT14, NT15, NT16, NT17, NT18 및 NT19)와, n채널 트랜지스터의 소스-드레인 간을 접속함으로써 형성된 용량 C10, C11 및 C12를 구비하고 있다. n채널 트랜지스터 NT18 및 NT19는 각각의 소스와 드레인이 서로 접속되어 있다. 이하, n채널 트랜지스터 NT1∼NT5 및 NT11∼NT19를 각각, 트랜지스터 NT1∼NT5 및 NT11∼NT19라 한다.
여기서, 제4 실시예에서는, 제1 회로부(15b11, 15b12, 15b13, 및 15b14), 및 제2 회로부(15c1)에 형성된 트랜지스터 NT1∼NT5 및 NT11∼NT19, 용량 C1, C2, C10, C11 및 C12를 구성하는 트랜지스터는, 모두 n형 MOS 트랜지스터(전계 효과 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)에 의해 구성되어 있다.
이 제4 실시예에 따른 시프트 레지스터 회로(15a1 및 15a2)의 상기 이외의 부분의 구성은, 상기한 제2 실시예에 따른 시프트 레지스터 회로(5a1)(도 4 참조)와 마찬가지이다.
도 10은, 도 9에 도시한 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 10을 참조하여, 제4 실시예에 따른 V 드라이버의 시프트 레지스터 회로에서는, 도 5에 도시한 제2 실시예에 따른 시프트 레지스터 회로의 타이밍차트의 클럭 신호 VCLK1, 클럭 신호 VCLK2, 스타트 신호 VST, ENB 신호 및 XENB 신호의 H 레벨과 L 레벨을 반전시킨 파형의 신호를 각각, 클럭 신호 VCLK1, 클럭 신호 VCLK2, 스타트 신호 VST, ENB 신호 및 XENB 신호로서 입력한다. 이것에 의해, 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로로부터는, 도 5에 도시한 제2 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 Gate1∼Gate4의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제4 실시예에 따른 시프트 레지스터 회로의 이것 이외의 동작은 상기한 제2 실시예에 따른 시프트 레지스터 회로(5a1)의 동작과 마찬가지이다.
제4 실시예에서는, 상기한 바와 같이 구성함으로써, V 드라이버의 소비 전류의 증가를 억제할 수 있는 등의 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제5 실시예)
도 11은 본 발명의 제5 실시예에 따른 유기 EL(Electroluminescence) 표시 장치를 도시한 평면도이다. 도 11을 참조하여, 이 제5 실시예에서는, 본 발명을 유기 EL 표시 장치에 적용한 예에 대하여 설명한다.
이 제5 실시예의 유기 EL 표시 장치에서는, 도 11에 도시한 바와 같이, 기판(70) 위에 표시부(21)가 형성되어 있다. 도 11의 표시부(21)는 1 화소분의 구성을 나타내고 있다. 또한, 표시부(21)에 매트릭스 형태로 배치된 각 화소(22)는 2개의 p채널 트랜지스터(22a 및 22b)(이하, 트랜지스터(22a 및 22b)라 함)와, 보조 용량(22c)과, 양극(22d)과, 그것에 대향 배치된 음극(22e)과, 이들 양극(22d)과 양 극(22e) 사이에 협지된 유기 EL 소자(22f)에 의해 구성되어 있다. 트랜지스터(22a)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(22a)의 소스는 드레인선에 접속되어 있다. 또한, 트랜지스터(22a)의 드레인에는 보조 용량(22c) 및 트랜지스터(22b)의 게이트가 접속되어 있다. 또한, 트랜지스터(22b)의 드레인은 양극(22d)에 접속되어 있다. 또한, H 드라이버(4) 내부의 회로 구성은 도 2에 도시하는 트랜지스터를 이용한 시프트 레지스터 회로에 의한 H 드라이버(4)의 구성과 마찬가지이다. 또한, V 드라이버(5) 내부의 회로 구성은, 도 4에 도시한 트랜지스터를 이용한 시프트 레지스터 회로에 의한 V 드라이버(5)의 구성과 마찬가지이다. 제5 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은, 도 1에 도시하는 제1 실시예에 따른 액정 표시 장치와 마찬가지이다.
제5 실시예에서는 상기한 바와 같이 구성함으로써, 유기 EL 표시 장치에서, H 드라이버 및 V 드라이버의 소비 전류의 증가를 억제할 수 있는 등의 제1 및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제6 실시예)
도 12는 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도이다. 도 12를 참조하여, 이 제6 실시예에서는, 본 발명을 유기 EL 표시 장치에 적용한 예에 대하여 설명한다.
이 제6 실시예의 유기 EL 표시 장치에서는, 도 12에 도시한 바와 같이, 기판(80) 위에 표시부(31)가 설치되어 있다. 도 12의 표시부(31)는 1화소분의 구성을 나타내고 있다. 또한, 표시부(31)에 매트릭스 형태로 배치된 각 화소(32)는 2개의 n채널 트랜지스터(32a 및 32b)(이하, 트랜지스터(32a 및 32b)라 함)와, 보조 용량(32c)과, 양극(32d)과, 그것에 대향 배치된 음극(32e)과, 이들 양극(32d)과 음극(32e) 사이에 협지된 유기 EL 소자(32f)로 구성되어 있다. 트랜지스터(32a)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(32a)의 드레인은 드레인선에 접속되어 있다. 또한, 트랜지스터(32a)의 소스에는, 보조 용량(32c) 및 트랜지스터(32b)의 게이트가 접속되어 있다. 또한, 트랜지스터(32b)의 소스는 양극(32d)에 접속되어 있다. 또한, H 드라이버(14) 내부의 회로 구성은 도 7에 도시한 트랜지스터를 이용한 시프트 레지스터 회로에 의한 H 드라이버(14)의 구성과 마찬가지이다. 또한, V 드라이버(15) 내부의 회로 구성은, 도 9에 도시한 트랜지스터를 이용한 시프트 레지스터 회로에 의한 V 드라이버(15)의 구성과 마찬가지이다. 제6 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은, 도 6에 도시한 제3 실시예에 따른 액정 표시 장치와 마찬가지이다.
제6 실시예에서는, 상기한 바와 같이 구성함으로써, 유기 EL 표시 장치에서, H 드라이버 및 V 드라이버의 소비 전류의 증가를 억제할 수 있는 등의 제3 및 제4 실시예와 마찬가지의 효과를 얻는 것이 가능한다.
금회 개시된 실시예는 모든 점에서 예시적일 뿐 제한적인 것이 아님을 주지해야만 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 개시되며, 또한 특허청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 실시예에서는 본 발명을 액정 표시 장치 및 유기 EL 표시 장치에 적용한 예를 나타내었지만, 본 발명은 이것에 한하지 않고, 액정 표시 장치 및 유기 EL 표시 장치 이외의 표시 장치에도 적용 가능하다.
또한, 상기한 제1∼제4 실시예에서는, 액정 표시 장치의 H 드라이버 또는 V 드라이버 중 어느 한쪽에만 본 발명의 시프트 레지스터 회로를 적용한 예를 나타내었지만, 본 발명은 이것에 한하지 않고, 액정 표시 장치의 H 드라이버 및 V 드라이버 양쪽에 본 발명에 따른 시프트 레지스터 회로를 적용하도록 하여도 된다. 이 경우에는 소비 전류를 보다 저감하는 것이 가능한다.
또한, 상기 제1 실시예에서는 클럭 신호 HCLK1과, 클럭 신호 HCLK1의 반전 클럭 신호인 클럭 신호 HCLK2를 이용하여, 트랜지스터 PT4가 온 상태일 때에 트랜지스터 PT5를 오프 상태로 함과 함께, 트랜지스터 PT4가 오프 상태일 때에 트랜지스터 PT5를 온 상태로 하도록 하였지만, 본 발명은 이것에 한하지 않고, 클럭 신호 및 반전 클럭 신호 이외의 신호를 이용하여, 트랜지스터 PT4가 온 상태일 때에 트랜지스터 PT5를 오프 상태로 함과 함께, 트랜지스터 PT4가 오프 상태일 때에 트랜지스터 PT5를 온 상태로 하도록 하여도 된다.
본 발명에 따른 표시 장치에서는, 소비 전류가 증가되는 것을 억제할 수 있으며, 또한 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비해, 이온 주입 공정의 횟수 및 이온 주입 마스크의 갯수를 감소시킬 수 있다. 이에 따라, 제조 프로세스를 간략화할 수 있음과 함께, 제조 비용을 줄일 수 있다.

Claims (8)

  1. 제1 전위측에 드레인이 접속된 제1 도전형의 제1 트랜지스터와, 상기 제1 트랜지스터의 소스와 상기 제2 전위 사이에 접속된 제1 도전형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트와 상기 제2 전위 사이에 접속된 제1 도전형의 제3 트랜지스터와, 상기 제1 트랜지스터의 게이트에 드레인이 접속되어, 제1 신호에 응답하여 온되는 제1 도전형의 제4 트랜지스터와, 상기 제4 트랜지스터의 소스에 드레인이 접속되고 상기 제1 전위에 소스가 접속되어, 상기 제1 신호가 상기 제4 트랜지스터를 온으로 하는 신호일 때에는 제2 신호에 응답하여 오프되는 제1 도전형의 제5 트랜지스터를 갖는 제1 회로부를 복수 접속한 시프트 레지스터 회로를 구비하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 소스와, 상기 제4 트랜지스터 및 상기 제5 트랜지스터의 접속점 사이에는 제1 용량이 접속되어 있는 것을 특징으로 하는 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 신호는 제1 클럭 신호이며,
    상기 제2 신호는 상기 제1 클럭 신호가 입력되는 트랜지스터를 온으로 하는 기간 이외의 기간에, 트랜지스터를 온으로 하는 기간을 갖는 제2 클럭 신호인 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서,
    상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 클럭 신호인 것을 특징으로 하는 표시 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 트랜지스터의 게이트와 소스 사이에는 제2 용량이 접속되어 있는 것을 특징으로 하는 표시 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제3 트랜지스터는, 상기 제2 트랜지스터가 온 상태일 때, 상기 제1 트랜지스터를 오프 상태로 하는 기능을 갖는 것을 특징으로 하는 표시 장치.
  7. 제1항 또는 제2항에 있어서,
    적어도 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 p형 전계 효과 트랜지스터인 것을 특징으로 하는 표시 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 시프트 레지스터 회로는, 드레인선을 구동하기 위한 시프트 레지스터 회로, 및 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용되어 있는 것을 특징으로 하는 표시 장치.
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