KR100659214B1 - 표시 장치 - Google Patents

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Abstract

소비 전류가 증가하는 것을 억제하는 것이 가능한 표시 장치를 제공한다. 이 표시 장치는, H 레벨과 L 레벨로 전환되는 인에이블 신호 HENB1을 공급하는 인에이블 신호선(HENB1)에 소스가 접속되고, 클럭 신호선(HCLK1)으로부터 공급되는 클럭 신호 HCLK1에 응답하여 온 함과 함께, 클럭 신호 HCLK1에 응답하여 온 하는 기간에 인에이블 신호선(HENB1)으로부터 소스에 H 레벨의 인에이블 신호 HENB1이 공급되는 트랜지스터 PT1과, 플러스측 전위 HVDD에 접속된 트랜지스터 PT2와, 트랜지스터 PT1의 게이트와 플러스측 전위 HVDD 사이에 접속되고, 트랜지스터 PT2가 온 상태일 때에 트랜지스터 PT1을 오프 상태로 하기 위한 트랜지스터 PT3를 갖는 출력측 회로부(41b)를 포함한다.
트랜지스터, 인에이블 신호, 클럭 신호, 플러스측 전위, 인에이블 신호선, 클럭 신호선, 게이트

Description

표시 장치{DISPLAY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 2는 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 3은 2개의 게이트 전극을 갖는 p 채널 트랜지스터의 구조를 설명하기 위한 모식도.
도 4는 도 2에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 6은 도 5에 도시한 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 7은 본 발명의 제3 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 8은 도 7에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 9는 2개의 게이트 전극을 갖는 n 채널 트랜지스터의 구조를 설명하기 위한 모식도.
도 10은 도 8에 나타낸 제3 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 11은 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 12는 도 11에 도시한 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트.
도 13은 본 발명의 제5 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 14는 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 15는 종래의 저항 부하형의 인버터 회로를 구비한 시프트 레지스터 회로의 회로도.
도 16은 도 15에 도시한 종래의 시프트 레지스터 회로의 타이밍차트.
<도면의 주요부분에 대한 부호의 설명>
41a, 42a, 43a, 51a, 52a, 141a, 142a, 143a, 151a, 152a : 시프트 레지스터 회로
41b, 42b, 43b, 51b, 52b, 141b, 142b, 143b, 151b, 152b : 출력측 회로부(제1 회로부)
41c, 42c, 43c, 141c, 142c, 143c : 입력측 회로부(제2 회로부)
511c, 512c, 513c, 521c, 522c, 523c, 1511c, 1512c, 1513c, 1521c, 1522c, 1523c : 회로부(제2 회로부)
본 발명은 표시 장치에 관한 것으로, 특히 시프트 레지스터 회로를 구비한 표시 장치에 관한 것이다.
종래, 부하 저항을 갖는 저항 부하형의 인버터 회로가 알려져 있다(예를 들면, 비특허 문헌 1 참조). 또한, 종래, 하기 비특허 문헌 1에 개시된 저항 부하형의 인버터 회로를 구비한 시프트 레지스터 회로가 알려져 있다. 또한, 시프트 레지스터 회로는, 예를 들면 액정 표시 장치나 유기 EL 표시 장치의 게이트선이나 드레인선을 구동하는 회로에 이용된다. 도 15는 종래의 저항 부하형의 인버터 회로를 구비한 시프트 레지스터 회로의 회로도이다. 도 15를 참조하면, 종래의 1단째의 시프트 레지스터 회로(104a)는 출력측 회로부(104b)와 입력측 회로부(104c)로 구성되어 있다. 또한, 시프트 레지스터 회로(104a)의 다음 단의 시프트 레지스터 회로(104d)는 출력측 회로부(104e)와 입력측 회로부(104f)로 구성되어 있다.
1단째의 시프트 레지스터 회로(104a)의 입력측 회로부(104c)는 n 채널 트랜지스터 NT101 및 NT102와, 용량 C101과, 저항 R101을 구비하고 있다. 이하, 본 종래 기술의 설명에서는 n 채널 트랜지스터 NT101, NT102 및 NT103는 각각 트랜지스터 NT101, NT102 및 NT103라고 칭한다. 트랜지스터 NT101의 드레인에는, 스타트 신호 ST가 입력됨과 함께, 소스는 노드 ND101에 접속되어 있다. 이 트랜지스터 NT101의 게이트에는, 클럭 신호선 CLK1이 접속되어 있다. 또한, 트랜지스터 NT102의 소스는 마이너스측 전위 VSS에 접속되어 있음과 함께, 드레인은 노드 ND102에 접속되어 있다. 또한, 용량 C101의 한쪽 전극은 마이너스측 전위 VSS에 접속되어 있음과 함께, 다른 쪽 전극은 노드 ND101에 접속되어 있다. 또한, 노드 ND102와 플러스측 전위 VDD 사이에는, 저항 R101이 접속되어 있다. 그리고, 트랜지스터 NT102와 저항 R101에 의해 인버터 회로가 구성되어 있다.
또한, 1단째의 시프트 레지스터 회로(104a)의 출력측 회로부(104b)는 트랜지스터 NT103와, 저항 R102로 이루어지는 인버터 회로로 구성되어 있다. 트랜지스터 NT103의 소스는 마이너스측 전위 VSS에 접속되어 있음과 함께, 드레인은 노드 ND103에 접속되어 있다. 또한, 트랜지스터 NT103의 게이트는 입력측 회로부(104c)의 노드 ND102에 접속되어 있다. 또한, 노드 ND103와 플러스측 전위 VDD 사이에는, 저항 R102가 접속되어 있다. 또한, 노드 ND103로부터 1단째의 시프트 레지스터 회로(104a)의 출력 신호 SR1이 출력된다. 또한, 노드 ND103에는, 2단째의 시프트 레지스터 회로(104d)의 입력측 회로부(104f)가 접속되어 있다.
또한, 2단째 이후의 시프트 레지스터 회로도 상술한 1단째의 시프트 레지스터 회로(104a)의 구성과 마찬가지로 구성되어 있다. 또한, 후단의 시프트 레지스터 회로의 입력측 회로부는 전단의 시프트 레지스터 회로의 출력 노드에 접속되도록 구성되어 있다.
도 16은 도 15에 도시한 종래의 시프트 레지스터 회로의 타이밍차트이다. 다음에, 도 15 및 도 16을 참조하여, 종래의 시프트 레지스터 회로의 동작에 대하여 설명한다.
우선, 초기 상태로서, L 레벨의 스타트 신호 ST가 입력되어 있다. 그리고, 스타트 신호 ST를 H 레벨로 한 후, 클럭 신호 CLK1을 H 레벨로 한다. 이에 따라, 1단째의 시프트 레지스터 회로(104a)의 입력측 회로부(104c)의 트랜지스터 NT101의 게이트에 H 레벨의 클럭 신호 CLK1이 공급되기 때문에, 트랜지스터 NT101이 온 상태로 된다. 이 때문에, 트랜지스터 NT102의 게이트에, H 레벨의 스타트 신호 ST가 공급되기 때문에, 트랜지스터 NT102가 온 상태로 된다. 이에 따라, 노드 ND102의 전위가 L 레벨로 강하하기 때문에, 트랜지스터 NT103가 오프 상태로 된다. 이에 따라, 노드 ND103의 전위가 상승하기 때문에, 1단째의 시프트 레지스터 회로(104a)로부터 H 레벨의 출력 신호 SR1이 출력된다. 이 H 레벨의 출력 신호 SR1은 2단째의 시프트 레지스터 회로(104d)의 입력측 회로부(104f)에도 공급된다. 또한, 클럭 신호 CLK1이 H 레벨인 기간에는, 용량 C101에 H 레벨의 전위가 축적된다.
다음에, 클럭 신호 CLK1을 L 레벨로 한다. 이에 따라, 트랜지스터 NT101은 오프 상태로 된다. 이 후, 스타트 신호 ST를 L 레벨로 한다. 이 때, 트랜지스터 NT101이 오프 상태로 되었다고 하여도, 노드 ND101의 전위는 용량 C101에 축적된 H 레벨의 전위에 의해 H 레벨로 유지되기 때문에, 트랜지스터 NT102는 온 상태 그대로 유지된다. 이에 따라, 노드 ND102의 전위는 L 레벨로 유지되기 때문에, 트랜지스터 NT103의 게이트의 전위는 L 레벨로 유지된다. 이에 따라, 트랜지스터 NT103가 오프 상태로 유지되기 때문에, 1단째의 시프트 레지스터 회로(104a)의 출력측 회로부(104b)로부터는 H 레벨의 출력 신호 SR1이 계속 출력된다.
다음에, 2단째의 시프트 레지스터 회로(104d)의 입력측 회로부(104f)에 입력되는 클럭 신호 CLK2를 H 레벨로 한다. 이에 따라, 2단째의 시프트 레지스터 회로 (104d)에서는, 1단째의 시프트 레지스터 회로(104a)로부터의 H 레벨의 출력 신호 SR1이 입력된 상태에서 H 레벨의 클럭 신호 CLK2가 입력됨으로써, 상술한 1단째의 시프트 레지스터 회로(104a)와 마찬가지의 동작이 행해진다. 이 때문에, 2단째의 시프트 레지스터 회로(104d)의 출력측 회로부(104e)로부터 H 레벨의 출력 신호 SR2가 출력된다.
이 후, 클럭 신호 CLK1을 재차 H 레벨로 한다. 이에 따라, 1단째의 시프트 레지스터 회로(104a)의 입력측 회로부(104c)의 트랜지스터 NT101은 온 상태로 된다. 이 때, 노드 ND101의 전위는 스타트 신호 ST가 L 레벨로 되어 있는 것에 의해 L 레벨로 강하된다. 이 때문에, 트랜지스터 NT102는 오프 상태로 되므로, 노드 ND102의 전위가 H 레벨로 상승된다. 이에 따라, 트랜지스터 NT103가 온 상태로 되므로, 노드 ND103의 전위가 H 레벨로부터 L 레벨로 강하된다. 이 때문에, 1단째의 시프트 레지스터 회로(104a)의 출력측 회로부(104b)로부터는 L 레벨의 출력 신호 SR1이 출력된다. 상술한 바와 같은 동작에 의해서, 각 단의 시프트 레지스터 회로로부터 타이밍이 시프트된 H 레벨의 출력 신호(SR1, SR2, SR3, …)가 순차적으로 출력된다.
[비특허 문헌 1] 岸野正剛 저 「반도체 디바이스의 기초」 옴사 출판, 1985년 4월 25일, pp.184-187
그러나, 도 15에 도시한 종래의 시프트 레지스터 회로에서는, 1단째의 시프트 레지스터 회로(104a)에서, 출력 신호 SR1이 H 레벨인 기간은 트랜지스터 NT102 가 온 상태로 유지되어 있기 때문에, 저항 R101 및 트랜지스터 NT102를 통하여 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 또한, 출력 신호 SR1이 L 레벨인 기간은 트랜지스터 NT103가 온 상태로 유지되어 있기 때문에, 저항 R102 및 트랜지스터 NT103를 통하여 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 이에 따라, 출력 신호 SR1이 H 레벨일 때나 L 레벨일 때에도, 항상 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 또한, 다른 단의 시프트 레지스터 회로에서도, 1단째의 시프트 레지스터 회로(104a)와 마찬가지의 구성을 갖고 있기 때문에, 1단째의 시프트 레지스터 회로(104a)와 마찬가지로, 출력 신호가 H 레벨일 때나 L 레벨일 때에도, 항상 플러스측 전위 VDD와 마이너스측 전위 VSS 사이에 관통 전류가 흐른다는 문제점이 있다. 그 결과, 상술한 종래의 시프트 레지스터 회로를 액정 표시 장치나 유기 EL 표시 장치의 게이트선이나 드레인선을 구동하는 회로에 이용한 경우에는, 액정 표시 장치나 유기 EL 표시 장치의 소비 전류가 증가한다는 문제점이 있었다.
본 발명은 상술한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 하나의 목적은 소비 전류가 증가하는 것을 억제하는 것이 가능한 표시 장치를 제공하는 것이다.
본 발명의 하나의 국면에서의 표시 장치는, 제1 전위와 제2 전위로 전환되는 신호를 공급하는 신호선에 소스/드레인의 한쪽이 접속되고, 클럭 신호선로부터 공 급되는 클럭 신호에 응답하여 온 함과 함께, 적어도 클럭 신호에 응답하여 온 하는 기간에 신호선으로부터 소스/드레인의 한쪽에 제1 전위의 신호가 공급되는 제1 도전형의 제1 트랜지스터와, 제1 전위측에 접속된 제1 도전형의 제2 트랜지스터와, 제1 트랜지스터의 게이트와 제1 전위 사이에 접속되고, 제2 트랜지스터가 온 상태일 때에 제1 트랜지스터를 오프 상태로 하기 위한 제1 도전형의 제3 트랜지스터를 갖는 출력측의 제1 회로부를 포함하는 시프트 레지스터 회로를 구비하고 있다.
이 하나의 국면에 의한 표시 장치에서는, 상술한 바와 같이, 제1 전위측에 접속되는 제2 트랜지스터가 온 상태일 때에, 제1 전위와 제2 전위로 전환되는 신호를 공급하는 신호선에 접속되는 제1 트랜지스터를 오프 상태로 하기 위한 제3 트랜지스터를 설치함으로써, 제1 트랜지스터와, 제1 전위측에 접속되는 제2 트랜지스터가 동시에 온 상태로 되는 것이 억제되기 때문에, 제1 회로부에서, 제1 트랜지스터가 온 하는 기간에 제1 트랜지스터에 제2 전위의 신호가 공급된 경우에도, 제2 전위가 공급되는 제1 트랜지스터와, 제1 전위측에 접속되는 제2 트랜지스터를 통하여, 제1 전위측과 제2 전위측 사이에서 관통 전류가 흐르는 것을 억제할 수 있다. 이에 따라, 제1 회로부를 포함하는 시프트 레지스터 회로를 구비한 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다. 또한, 제1 트랜지스터는 온 하는 기간에 용량으로서 기능하기 때문에, 제1 트랜지스터의 게이트-소스간 전압을 유지하도록, 제1 트랜지스터의 소스 전위의 상승 또는 저하에 따라서, 제1 트랜지스터의 게이트 전위가 상승 또는 저하된다. 이에 따라, 제1 트랜지스터의 소스 전위가 상승 또는 저하하는 경우에도, 제1 트랜지스터를 온 상태로 유지할 수 있다. 또한, 적 어도 제1 트랜지스터가 클럭 신호에 응답하여 온 하는 기간에 신호선으로부터 제1 트랜지스터의 소스/드레인의 한쪽에 제1 전위의 신호를 공급함으로써, 클럭 신호에 의해 제1 트랜지스터가 온 하는 기간에는, 제1 트랜지스터의 소스/드레인의 전위를 제1 전위에 고정할 수 있음과 함께, 클럭 신호에 의해 제1 트랜지스터가 오프 한 후에 제1 트랜지스터의 소스/드레인에 신호선으로부터 제2 전위를 공급할 수 있다. 이에 따라, 제1 트랜지스터에 제2 전위를 공급할 때에, 클럭 신호의 영향을 받지 않고 상술한 제1 트랜지스터의 용량으로서의 기능에 의해 제1 트랜지스터를 안정적으로 온 상태로 유지할 수 있으므로, 제1 트랜지스터를 통하여, 제1 회로부의 출력을 확실하게 제2 전위로 할 수 있다. 또한, 클럭 신호에 의해서 제1 트랜지스터가 온 하는 기간에, 제1 전위의 신호에 의해서 제1 트랜지스터의 소스/드레인은 제1 전위로 되어 있기 때문에, 제1 트랜지스터와, 제1 전위측에 접속되어 있는 제2 트랜지스터를 통하여 관통 전류가 흐르는 일은 없다. 이것에 의해서도, 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다. 또한, 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 제1 도전형으로 형성함으로써, 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비해, 이온 주입 공정의 횟수 및 이온 주입 마스크의 개수를 감소시킬 수 있다. 이에 따라, 제조 프로세스를 간략화할 수 있음과 함께, 제조 비용을 삭감할 수 있다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는 출력측의 제1 회로부는 제1 트랜지스터의 게이트와 소스 사이에 접속된 제1 용량을 포함한다. 이와 같이 구성하면, 제1 트랜지스터의 게이트-소스간 전압을 유지하도록, 제1 트랜지스터 의 소스 전위의 상승 또는 저하에 따라서, 제1 트랜지스터의 게이트 전위를 보다 확실하게 상승 또는 저하시킬 수 있다. 이에 따라, 제1 트랜지스터의 소스 전위가 상승 또는 저하하는 경우에도, 제1 트랜지스터를 보다 확실하게 온 상태로 유지할 수 있다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는, 시프트 레지스터 회로는 드레인선을 구동하기 위한 시프트 레지스터 회로를 포함하고, 클럭 신호선은 소정 단의 시프트 레지스터 회로의 제1 트랜지스터의 게이트에 제1 클럭 신호를 공급하는 제1 클럭 신호선과, 소정 단의 다음 단의 시프트 레지스터 회로의 제1 트랜지스터의 게이트에 제1 클럭 신호와 타이밍이 다른 제2 클럭 신호를 공급하는 제2 클럭 신호선을 포함하고, 신호선은 제1 클럭 신호선이 접속되는 소정 단의 시프트 레지스터 회로의 적어도 제1 트랜지스터에 제1 전위의 신호를 공급하는 제1 신호선과, 제2 클럭 신호선이 접속되는 다음 단의 시프트 레지스터 회로의 적어도 제1 트랜지스터에 제1 전위의 신호를 공급하는 제2 신호선을 포함한다. 이와 같이 구성하면, 제1 클럭 신호에 의해 소정 단의 시프트 레지스터 회로의 제1 트랜지스터가 온 하는 기간에 따라서, 제1 신호선으로부터 대응하는 제1 트랜지스터의 소스/드레인의 한쪽에 제1 전위의 신호를 공급함과 함께, 제1 클럭 신호와 타이밍이 다른 제2 클럭 신호에 의해 소정 단의 다음 단의 시프트 레지스터 회로의 제1 트랜지스터가 온 하는 기간에 따라서, 제2 신호선으로부터 대응하는 제1 트랜지스터의 소스/드레인의 한쪽에 제1 전위의 신호를 공급할 수 있다. 이에 따라, 서로 다른 타이밍에서 온 하는 소정 단 및 다음 단의 시프트 레지스터 회로의 제1 트랜지스터가 온 하는 기간에는, 각각의 제1 트랜지스터의 소스/드레인의 전위를 제1 전위로 고정할 수 있음과 함께, 제1 및 제2 클럭 신호에 의해 제1 트랜지스터가 오프 한 후에 각각의 제1 트랜지스터의 소스/드레인에 대응하는 제1 및 제2 신호선으로부터 제2 전위를 공급할 수 있다. 이 때문에, 소정 단의 시프트 레지스터 회로와 다음 단의 시프트 레지스터 회로의 각각의 제1 트랜지스터에 제2 전위를 공급할 때에, 제1 및 제2 클럭 신호의 영향을 받지 않고 제1 트랜지스터의 용량으로서의 기능 또는 제1 용량의 기능에 의해, 각각의 제1 트랜지스터를 안정적으로 온 상태로 유지 할 수 있다. 그 결과, 각각의 제1 트랜지스터를 통하여, 타이밍이 다른 제1 클럭 신호와 제2 클럭 신호가 각각 입력되는 복수의 시프트 레지스터 회로의 출력을 확실하게 제2 전위로 할 수 있다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는, 시프트 레지스터 회로는 게이트선을 구동하기 위한 시프트 레지스터 회로를 포함하고, 신호선으로부터 제1 전위의 신호가 공급되는 소정 기간, 제1 트랜지스터를 통하여 제1 전위의 신호가 게이트선에 출력된다. 이와 같이 구성하면, 신호선으로부터 제1 전위의 신호가 공급되는 소정 기간, 시프트 레지스터 회로로부터 게이트선에 출력되는 출력 신호를 강제적으로 제1 전위로 유지할 수 있다. 이에 따라, 신호선으로부터 제1 전위의 신호가 공급되는 소정 기간, 소정 단의 시프트 레지스터 회로와 다음 단의 시프트 레지스터 회로의 각각으로부터 대응하는 게이트선에 출력되는 출력 신호가 함께 제2 전위로 되는 것을 억제할 수 있다. 이 때문에, 소정 단의 시프트 레지스터 회로로부터 게이트선에 출력되는 출력 신호와, 다음 단의 시프트 레지스터 회로로부 터 게이트선에 출력되는 출력 신호가 함께 제2 전위로 되는 것을 억제하기 위해서 별도 회로를 설치할 필요가 없기 때문에, 시프트 레지스터 회로의 회로 구성을 간소화할 수 있다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는, 제3 트랜지스터는 서로 전기적으로 접속된 2개의 게이트 전극을 갖는다. 이와 같이 구성하면, 제3 트랜지스터에 인가되는 전압은 2개의 게이트 전극에 의해 각 게이트 전극에 대응하는 소스-드레인 사이에 분배되기 때문에, 제3 트랜지스터에 인가되는 바이어스 전압이 제1 전위와 제2 전위의 전위차보다 큰 경우에도, 제3 트랜지스터의 각 게이트 전극에 대응하는 소스-드레인 사이에는 제1 전위와 제2 전위의 전위차보다 작은 전압이 인가된다. 이에 따라, 제3 트랜지스터에 제1 전위와 제2 전위의 전위차보다 큰 바이어스 전압이 인가되는 것에 기인하여 제3 트랜지스터의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로를 구비한 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는, 적어도 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는 p형의 전계 효과형 트랜지스터이다. 이와 같이 구성하면, p형의 전계 효과형 트랜지스터는 n형의 전계 효과형 트랜지스터와 다르고, LDD(Lightly Doped Drain) 구조로 할 필요가 없기 때문에, 제조 프로세스를 보다 간략화할 수 있다. 또한, 이러한 이점을 제외하면, p 채널 트랜지스터를 n 채널 트랜지스터로 치환하여도 된다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는, 출력측의 제1 회로 부는, 제1 트랜지스터의 게이트와, 클럭 신호를 공급하는 클럭 신호선 사이에 접속되고, 서로 전기적으로 접속된 2개의 게이트 전극을 갖는 다이오드 접속된 제4 트랜지스터를 더 포함한다. 이와 같이 구성하면, 다이오드 접속된 제4 트랜지스터에 의해, 클럭 신호선과 제1 트랜지스터의 게이트 사이에서 전류가 역류하는 것이 방지되기 때문에, 확실하게 제1 트랜지스터의 게이트-소스간 전압을 임계값 전압 이상으로 유지할 수 있다. 이에 따라, 확실하게 제1 트랜지스터를 온 상태로 유지할 수 있다. 또한, 제4 트랜지스터를 2개의 게이트 전극을 갖도록 구성함으로써, 제4 트랜지스터에 인가되는 전압은 2개의 게이트 전극에 의해 각 게이트 전극에 대응하는 소스-드레인 사이에 분배되기 때문에, 제4 트랜지스터에 인가되는 바이어스 전압이 제1 전위와 제2 전위의 전위차보다 큰 경우에도, 제4 트랜지스터의 각 게이트 전극에 대응하는 소스-드레인 사이에는 제1 전위와 제2 전위의 전위차보다 작은 전압이 인가된다. 이에 따라, 제4 트랜지스터에 제1 전위와 제2 전위의 전위차보다 큰 바이어스 전압이 인가되는 것에 기인하여 제4 트랜지스터의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로를 구비한 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는, 시프트 레지스터 회로는, 제2 전위측에 접속되고, 클럭 신호에 응답하여 온 하는 제1 도전형의 제5 트랜지스터와, 제1 전위측에 접속된 제1 도전형의 제6 트랜지스터와, 제5 트랜지스터의 게이트와 제1 전위 사이에 접속되고, 제3 트랜지스터가 온 상태일 때에 오프 상태로 됨과 함께, 제5 트랜지스터가 온 상태일 때에 제6 트랜지스터를 오프 상태로 하기 위한 제1 도전형의 제7 트랜지스터를 갖는 출력측 이외의 제2 회로부를 더 포함한다. 이와 같이 구성하면, 제2 전위측에 접속되는 제5 트랜지스터와 제1 전위측에 접속되는 제6 트랜지스터가 동시에 온 상태로 되는 것이 억제되기 때문에, 제2 회로부에서, 제5 트랜지스터와 제6 트랜지스터를 통하여 제1 전위와 제2 전위 사이에 관통 전류가 흐르는 것을 억제할 수 있다. 이에 따라, 제2 회로부를 포함하는 시프트 레지스터 회로를 구비한 표시 장치에서, 소비 전류가 증가하는 것을 억제할 수 있다. 또한, 제7 트랜지스터를 제3 트랜지스터가 온 상태일 때에 오프 하도록 구성함으로써, 제3 트랜지스터와 제7 트랜지스터가 동시에 온 하지 않기 때문에, 제1 회로부의 제3 트랜지스터를 통하는 관통 전류와 제2 회로부의 제7 트랜지스터를 통하는 관통 전류가 동시에 흐르는 일도 없다. 이것에 의해서도, 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다. 또한, 제5 트랜지스터, 제6 트랜지스터 및 제7트랜지스터를 제1 도전형으로 형성함으로써, 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비해, 이온 주입 공정의 횟수 및 이온 주입 마스크의 개수를 감소시킬 수 있다. 이에 따라, 제조 프로세스를 간략화할 수 있음과 함께, 제조 비용을 삭감할 수 있다.
이 경우에서, 바람직하게는, 제5 트랜지스터의 게이트와 소스 사이에는 제2 용량이 접속되어 있다. 이와 같이 구성하면, 용이하게 제2 용량이 접속된 제5 트랜지스터의 게이트-소스간 전압을 유지하도록, 제5 트랜지스터의 소스 전위의 상승 또는 저하에 따라서, 제5 트랜지스터의 게이트 전위를 상승 또는 저하시킬 수 있다. 이에 따라, 용이하게 제5 트랜지스터를 항상 온 상태로 유지할 수 있다. 그 결과, 제2 회로부의 출력 신호(제5 트랜지스터의 소스 전위)를 제2 전위가 될 때까지 상승 또는 저하시킬 수 있다.
상기 제7 트랜지스터를 포함하는 구성에서, 바람직하게는, 제7 트랜지스터는 서로 전기적으로 접속된 2개의 게이트 전극을 갖는다. 이와 같이 구성하면, 제7 트랜지스터에 인가되는 전압은 2개의 게이트 전극에 의해 각 게이트 전극에 대응하는 소스-드레인 사이에 분배되기 때문에, 제7 트랜지스터에 인가되는 바이어스 전압이 제1 전위와 제2 전위의 전위차보다 큰 경우에도, 제7 트랜지스터의 각 게이트 전극에 대응하는 소스-드레인 사이에는 제1 전위와 제2 전위의 전위차보다 작은 전압이 인가된다. 이에 따라, 제7 트랜지스터에 제1 전위와 제2 전위의 전위차보다 큰 바이어스 전압이 인가되는 것에 기인하여 제7 트랜지스터의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로를 구비한 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
상기 출력측 이외의 제2 회로부를 포함하는 구성에서, 바람직하게는, 출력측 이외의 제2 회로부는, 제5 트랜지스터의 게이트와, 클럭 신호를 공급하는 클럭 신호선 사이에 접속되고, 서로 전기적으로 접속된 2개의 게이트 전극을 갖는 다이오드 접속된 제8 트랜지스터를 더 포함한다. 이와 같이 구성하면, 다이오드 접속된 제8 트랜지스터에 의해, 클럭 신호선과 제5 트랜지스터의 게이트 사이에서 전류가 역류하는 것이 방지되기 때문에, 확실하게 제5 트랜지스터의 게이트-소스간 전압을 임계값 전압 이상으로 유지할 수 있다. 이에 따라, 확실하게 제5 트랜지스터를 온 상태로 유지할 수 있다. 또한, 제5 트랜지스터를 2개의 게이트 전극을 갖도록 구 성함으로써, 제5 트랜지스터에 인가되는 전압은 2개의 게이트 전극에 의해 각 게이트 전극에 대응하는 소스-드레인 사이에 분배되기 때문에, 제5 트랜지스터에 인가되는 바이어스 전압이 제1 전위와 제2 전위의 전위차보다 큰 경우에도, 제8 트랜지스터의 각 게이트 전극에 대응하는 소스-드레인 사이에는 제1 전위와 제2 전위와의 전위차보다 작은 전압이 인가된다. 이에 따라, 제8 트랜지스터에 제1 전위와 제2 전위의 전위차보다 큰 바이어스 전압이 인가되는 것에 기인하여 제8 트랜지스터의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로를 구비한 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
상기 제1∼제6 트랜지스터를 포함하는 구성에서, 바람직하게는, 적어도 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터는 p형의 전계 효과형 트랜지스터이다. 이와 같이 구성하면, p형의 전계 효과형 트랜지스터는 n형의 전계 효과형 트랜지스터와 달리, LDD(Lightly Doped Drain) 구조로 할 필요가 없기 때문에, 제조 프로세스를 보다 간략화할 수 있다. 또한, 이러한 이점을 제외하면 p 채널 트랜지스터를 n 채널 트랜지스터로 치환하여도 된다.
상기 하나의 국면에 의한 표시 장치에서, 바람직하게는, 시프트 레지스터 회로는, 드레인선을 구동하기 위한 시프트 레지스터 회로, 및 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용되어 있다. 이와 같이 구성하면, 드레인선을 구동하기 위한 시프트 레지스터 회로에서, 용이하게 소비 전류가 증가하는 것을 억제할 수 있음과 함께, 게이트선을 구동하기 위한 시프트 레지스터 회로에서, 용이하게 소비 전류가 증가하는 것을 억제할 수 있다. 또한, 드레인선을 구동하기 위한 시프트 레지스터 회로와 게이트선을 구동하기 위한 시프트 레지스터 회로의 양쪽에 적용하면, 소비 전류가 증가하는 것을 보다 억제할 수 있다.
<실시예>
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도이다. 도 2는 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 3은 2개의 게이트 전극을 갖는 p 채널 트랜지스터의 구조를 설명하기 위한 모식도이다.
우선, 도 1을 참조하면, 이 제1 실시예에서는, 기판(50) 상에 표시부(1)가 설치되어 있다. 또한, 도 1의 표시부(1)에는, 1 화소분의 구성을 나타내고 있다. 이 표시부(1)에는, 화소(2)가 매트릭스 형상으로 배치되어 있다. 각각의 화소(2)는 p 채널 트랜지스터(2a), 화소 전극(2b), 화소 전극(2b)에 대향 배치된 각 화소(2)에 공통인 대향 전극(2c), 화소 전극(2b)과 대향 전극(2c) 사이에 협지된 액정(2d), 및 보조 용량(2e)으로 구성되어 있다. 그리고, p 채널 트랜지스터(2a)의 소스는 드레인선에 접속되어 있음과 함께, 드레인은 화소 전극(2b) 및 보조 용량(2c)에 접속되어 있다. 이 p 채널 트랜지스터(2a)의 게이트는 게이트선에 접속되어 있다.
또한, 표시부(1)의 한 변을 따르도록, 기판(50) 상에 표시부(1)의 드레인선 을 구동(주사)하기 위한 수평 스위치(HSW)(3) 및 H 드라이버(4)가 설치되어 있다. 또한, 표시부(1)의 다른 변을 따르도록, 기판(50) 상에 표시부(1)의 게이트선을 구동(주사)하기 위한 V 드라이버(5)가 설치되어 있다. 또한, 기판(50)의 외부에는, 구동 IC(6)가 설치되어 있다. 이 구동 IC(6)는 신호 발생 회로(6a) 및 전원 회로(6b)를 구비하고 있다. 구동 IC(6)로부터 H 드라이버(4)로는, 비디오 신호 Video, 스타트 신호 HST, 클럭 신호 HCLK, 인에이블 신호 HENB, 플러스측 전위 HVDD 및 마이너스측 전위 HVSS가 공급된다. 또한, 구동 IC(6)로부터 V 드라이버(5)로는, 스타트 신호 VST, 클럭 신호 VCLK, 인에이블 신호 VENB, 플러스측 전위 VVDD 및 마이너스측 전위 VVSS가 공급된다. 또한, 플러스측 전위 HVDD 및 VVDD는 본 발명의 「제1 전위」의 일례이고, 마이너스측 전위 HVSS 및 VVSS는 본 발명의 「제2 전위」의 일례이다.
또한, 도 2에 도시하는 바와 같이, H 드라이버(4)의 내부에는, 복수단의 시프트 레지스터 회로(41a, 42a 및 43a)가 설치되어 있다. 또한, 도 2에서는, 도면의 간략화를 위해, 3단의 시프트 레지스터 회로(41a, 42a 및 43a)만 도시하고 있다. 또한, 1단째의 시프트 레지스터 회로(41a)는 출력측 회로부(41b) 및 입력측 회로부(41c)로 구성되어 있다. 또한, 이 출력측 회로부(41b) 및 입력측 회로부(41c)는 각각 본 발명의 「제1 회로부」 및 「제2 회로부」의 일례이다. 또한, 출력측 회로부(41b)는 p 채널 트랜지스터 PT1, PT2 및 PT3와, 다이오드 접속된 p 채널 트랜지스터 PT4와, p 채널 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C1을 포함하고 있다. 또한, p 채널 트랜지스터 PT1, PT2, PT3 및 PT4는 각각 본 발명의 「제1 트랜지스터」, 「제2 트랜지스터」, 「제3 트랜지스터」 및 「제4 트랜지스터」의 일례이고, 용량 C1은 본 발명의 「제1 용량」의 일례이다. 또한, 입력측 회로부(41c)는 p 채널 트랜지스터 PT5, PT6 및 PT7과, 다이오드 접속된 p 채널 트랜지스터 PT8과, p 채널 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C2를 포함하고 있다. 또한, p 채널 트랜지스터 PT5, PT6, PT7 및 PT8은 각각 본 발명의 「제5 트랜지스터」, 「제6 트랜지스터」, 「제7 트랜지스터」 및 「제8 트랜지스터」의 일례이고, 용량 C2는 본 발명의 「제2 용량」의 일례이다.
여기서, 제1 실시예에서는, 출력측 회로부(41b) 및 입력측 회로부(41c)에 설치된 p 채널 트랜지스터 PT1∼PT8과, 용량 C1 및 C2의 각각을 구성하는 p 채널 트랜지스터는 전부 p형의 M0S 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다. 이하, p 채널 트랜지스터 PT1∼PT8은 각각 트랜지스터 PT1∼PT8이라고 칭한다.
또한, 제1 실시예에서는, 출력측 회로부(41b)의 트랜지스터 PT3 및 PT4와, 입력측 회로부(41c)의 트랜지스터 PT7 및 PT8은, 도 3에 도시하는 바와 같이, 각각 서로 전기적으로 접속된 2개의 게이트 전극(91 및 92)을 갖도록 형성되어 있다. 구체적으로는, 한쪽 게이트 전극(91) 및 다른 쪽 게이트 전극(92)은 각각 한쪽 채널 영역(91c) 및 다른 쪽 채널 영역(92c) 상에 게이트 절연막(90)을 통하여 형성되어 있다. 그리고, 한쪽 채널 영역(91c)은 한쪽 p형 소스 영역(91a)과 한쪽 p형 드레인 영역(91b)에 끼워지도록 형성되어 있고, 다른 쪽 채널 영역(92c)은 다른 쪽 p 형 소스 영역(92a)과 다른 쪽 p형 드레인 영역(92b)에 끼워지도록 형성되어 있다. 또한, p형 드레인 영역(91b)과 p형 소스 영역(92a)은 공통의 p형 불순물 영역으로 구성되어 있다.
또한, 제1 실시예에서는, 도 2에 도시하는 바와 같이, 출력측 회로부(41b)에서, 트랜지스터 PT1의 드레인은 인에이블 신호선(HENB1)에 접속되어 있다. 이에 따라, 트랜지스터 PT1의 드레인에는 인에이블 신호 HENB1이 공급된다. 또한, 이 인에이블 신호선은 본 발명의 「신호선」 및 「제1 신호선」의 일례이다. 또한, 트랜지스터 PT1의 소스는 노드 ND2에 접속되어 있음과 함께, 게이트는 노드 ND1에 접속되어 있다. 이 트랜지스터 PT1의 게이트에는 클럭 신호 HCLK1이 공급된다. 또한, 트랜지스터 PT2의 소스는 플러스측 전위 HVDD에 접속되어 있음과 함께, 드레인은 노드 ND2에 접속되어 있다. 이 트랜지스터 PT2의 게이트에는 입력측 회로부(41c)의 출력 신호가 공급된다.
또한, 제1 실시예에서는, 트랜지스터 PT3는 트랜지스터 PT1의 게이트와 플러스측 전위 HVDD 사이에 접속되어 있다. 이 트랜지스터 PT3의 게이트에는 입력측 회로부(41c)의 출력 신호가 공급된다. 그리고, 트랜지스터 PT3는 트랜지스터 PT2가 온 상태일 때에 트랜지스터 PT1을 오프 상태로 하기 위해서 설치되어 있다. 이에 따라, 트랜지스터 PT2와 트랜지스터 PT1이 동시에 온 상태로 되는 것이 억제된다.
또한, 제1 실시예에서는, 용량 C1은 트랜지스터 PT1의 게이트와 소스 사이에 접속되어 있다. 또한, 트랜지스터 PT4는 트랜지스터 PT1의 게이트와 클럭 신호선 (HCLK1) 사이에 접속되어 있다. 이 트랜지스터 PT4에 의해, 클럭 신호 HCLK1의 H 레벨의 펄스 전압이 클럭 신호선(HCLK1)으로부터 용량 C1으로 역류하는 것이 억제된다. 또한, 클럭 신호선(HCLK1)은 본 발명의 「클럭 신호선」 및 「제1 클럭 신호선」의 일례이다.
또한, 제1 실시예에서는, 도 2에 도시하는 바와 같이, 입력측 회로부(41c)에서, 트랜지스터 PT5의 드레인은 마이너스측 전위 HVSS에 접속되어 있다. 또한, 트랜지스터 PT5의 소스는 노드 ND4에 접속되어 있음과 함께, 게이트는 노드 ND3에 접속되어 있다. 이 트랜지스터 PT5의 게이트에는 클럭 신호 HCLK1이 공급된다. 또한, 트랜지스터 PT6의 소스는 플러스측 전위 HVDD에 접속되어 있음과 함께, 드레인은 노드 ND4에 접속되어 있다. 이 트랜지스터 PT6의 게이트에는 스타트 신호 HST가 공급된다.
또한, 제1 실시예에서는, 트랜지스터 PT7은 트랜지스터 PT5의 게이트와 플러스측 전위 HVDD 사이에 접속되어 있다. 이 트랜지스터 PT7의 게이트에는 스타트 신호 HST가 공급된다. 그리고, 트랜지스터 PT7은 트랜지스터 PT6가 온 상태일 때에 트랜지스터 PT5를 오프 상태로 하기 위해서 설치되어 있다. 이에 따라, 트랜지스터 PT5와 트랜지스터 PT6가 동시에 온 상태로 되는 것이 억제된다.
또한, 제1 실시예에서는, 용량 C2는 트랜지스터 PT5의 게이트와 소스 사이에 접속되어 있다. 또한, 트랜지스터 PT8은 트랜지스터 PT5의 게이트와 클럭 신호선(HCLK1) 사이에 접속되어 있다. 이 트랜지스터 PT8에 의해, 클럭 신호 HCLK1의 H 레벨의 펄스 전압이 클럭 신호선(HCLK])으로부터 용량 C2로 역류하는 것이 억제된 다.
또한, 출력측 회로부(41b)의 노드 ND2(1단째의 시프트 레지스터 회로(41a)의 출력 노드)로부터는 출력 신호 SR1이 출력된다. 이 출력 신호 SR1은 수평 스위치(3)에 공급된다.
수평 스위치(3)는 복수의 스위치 트랜지스터 PT20, PT21 및 PT22를 포함하고 있다. 또한, 도 2에서는 도면의 간략화를 위해, 1단째∼3단째의 스위치 트랜지스터 PT20, PT21 및 PT22만을 도시하고 있다. 또한, 스위치 트랜지스터 PT20∼PT22는 각각 12개의 p 채널 트랜지스터를 포함하고 있다. 이 스위치 트랜지스터 PT20∼PT22의 각각의 12개의 p 채널 트랜지스터의 게이트는 각각 1단째∼3단째의 시프트 레지스터 회로(41a∼43a)의 출력 SR1, SR2 및 SR3에 접속되어 있는 함께, 드레인은 각각 각 단의 드레인선에 접속되어 있다. 또한, 스위치 트랜지스터 PT20∼PT22의 각각의 12개의 p 채널 트랜지스터의 소스는 각각 별개의 비디오 신호선 Video에 접속되어 있다. 또한, 적(R), 녹(G) 및 청(B)의 각각에 대응하는 3개의 비디오 신호선 Video를 1조로 하여, 4조(12개)의 비디오 신호선 Video가 각 단의 스위치 트랜지스터 PT20∼PT22에 각각 접속되어 있다. 이에 따라, 1단의 시프트 레지스터 회로의 출력에 의해서 4조의 RGB(12개)의 비디오 신호선 Video에 연결되는 12개의 p 채널 트랜지스터가 구동되기 때문에, 예를 들면 1단의 시프트 레지스터 회로의 출력에 의해서 1조의 RGB(3개)의 비디오 신호선 Video에 연결되는 3개의 p 채널 트랜지스터를 구동하는 구성에 비해, 시프트 레지스터 회로의 수가 1/4로 된다. 이 때문에, 1단의 시프트 레지스터 회로의 출력에 의해서 1조의 RGB(3개)의 비디오 신호선 Video에 연결되는 3개의 p 채널 트랜지스터를 구동하는 구성에 비해, 소비 전력이 저감된다. 또한, 1단째의 시프트 레지스터 회로(41a)의 노드 ND2(출력 노드)에는 2단째의 시프트 레지스터 회로(42a)가 접속되어 있다.
2단째의 시프트 레지스터 회로(42a)는, 출력측 회로부(42b) 및 입력측 회로부(42c)로 구성되어 있다. 이 2단째의 시프트 레지스터 회로(42a)의 출력측 회로부(42b) 및 입력측 회로부(42c)의 회로 구성은 각각 상술한 1단째의 시프트 레지스터 회로(41a)의 출력측 회로부(41b) 및 입력측 회로부(41c)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터 회로(42a)의 출력 노드로부터는 출력 신호 SR2가 출력된다. 또한, 2단째의 시프트 레지스터 회로(42a)의 출력 노드에는 3단째의 시프트 레지스터 회로(43a)가 접속되어 있다.
3단째의 시프트 레지스터 회로(43a)는 출력측 회로부(43b) 및 입력측 회로부(43c)로 구성되어 있다. 이 3단째의 시프트 레지스터 회로(43a)의 출력측 회로부(43b) 및 입력측 회로부(43c)의 회로 구성은 각각 상술한 1단째의 시프트 레지스터 회로(41a)의 출력측 회로부(41b) 및 입력측 회로부(41c)의 회로 구성과 마찬가지이다. 또한, 3단째의 시프트 레지스터 회로(43a)의 출력 노드로부터는 출력 신호 SR3가 출력된다. 또한, 3단째의 시프트 레지스터 회로(43a)의 출력 노드에는, 4단째의 시프트 레지스터 회로(도시 생략)가 접속되어 있다. 또한, 상술한 시프트 레지스터 회로(41a∼43a)의 각각의 출력 신호 SR1∼SR3는 각각 비디오 신호선 Video에 접속된 수평 스위치(3)의 스위치 트랜지스터 PT20∼PT22의 각각의 12개의 p 채널 트랜지스터의 게이트에 입력된다.
4단째 이후의 시프트 레지스터 회로의 회로 구성은 상술한 1단째∼3단째의 시프트 레지스터 회로(41a∼43a)의 회로 구성과 마찬가지이다. 또한, 상술한 2단째의 시프트 레지스터 회로(42a)에는 클럭 신호선(HCLK2) 및 인에이블 신호선(HENB2)이 접속되어 있다. 또한, 클럭 신호선(HCLK2)은 본 발명의 「클럭 신호선」 및 「제2 클럭 신호선」의 일례이고, 인에이블 신호선(HENB2)은 본 발명의 「신호선」 및 「제2 신호선」의 일례이다. 또한, 상술한 3단째의 시프트 레지스터 회로(43a)에는 1단째의 시프트 레지스터 회로(41a)와 마찬가지로 클럭 신호선(HCLK1) 및 인에이블 신호선(HENB1)이 접속되어 있다. 이와 같이, 복수단의 시프트 레지스터 회로에는, 교대로 클럭 신호선(HCLK1) 및 인에이블 신호선(HENB1)과, 클럭 신호선(HCLK2) 및 인에이블 신호선(HENB2)이 접속되어 있다. 또한, 후단의 시프트 레지스터 회로는 전단의 시프트 레지스터 회로의 출력 노드에 접속되도록 구성되어 있다.
도 4는 도 2에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 또한, 도 4에서, SR1, SR2, SR3 및 SR4는 각각 1단째, 2단째, 3단째 및 4단째의 시프트 레지스터 회로에서의 출력 신호를 나타내고 있다. 다음에, 도 2 및 도 4를 참조하여, 제1 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 동작에 대하여 설명한다.
우선, 초기 상태로서, H 레벨(HVDD)의 스타트 신호 HST가 1단째의 시프트 레지스터 회로(41a)의 입력측 회로부(41c)에 입력되어 있다. 이에 따라, 입력측 회로부(41c)의 트랜지스터 PT6 및 PT7이 오프 상태로 됨과 함께, 트랜지스터 PT5는 온 상태이기 때문에, 노드 ND4의 전위는 L 레벨로 되어 있다. 이 때문에, 출력측 회로부(41b)에서, 트랜지스터 PT2 및 PT3는 온 상태로 된다. 이에 따라, 노드 ND1의 전위가 H 레벨로 되기 때문에, 트랜지스터 PT1은 오프 상태로 된다. 이와 같이, 출력측 회로부(41b)에서, 트랜지스터 PT2가 온 상태로 됨과 함께, 트랜지스터 PT1이 오프 상태로 되기 때문에, 노드 ND2의 전위는 H 레벨로 된다. 이에 따라, 초기 상태에서는, 1단째의 시프트 레지스터 회로(41a)로부터 H 레벨의 출력 신호 SR1이 출력되어 있다.
1단째의 시프트 레지스터 회로(41a)로부터 H 레벨의 출력 신호 SR1이 출력되어 있는 상태에서, L 레벨(HVSS)의 스타트 신호 HST가 입력되면, 입력측 회로부(41c)에서 트랜지스터 PT6 및 PT7은 온 상태로 된다. 이에 따라, 노드 ND3 및 ND4의 전위가 함께 H 레벨로 되기 때문에, 트랜지스터 PT5는 오프 상태로 된다. 그리고, 노드 ND4의 전위가 H 레벨로 됨으로써, 출력측 회로부(41b)에서 트랜지스터 PT2 및 PT3는 오프 상태로 된다. 이 때, 노드 ND1의 전위가 H 레벨의 상태로 유지되기 때문에, 트랜지스터 PT1은 오프 상태 그대로 유지된다. 이 때문에, 노드 ND2의 전위가 H 레벨 그대로 유지되기 때문에, 1단째의 시프트 레지스터 회로(41a)로부터 H 레벨의 출력 신호 SR1이 계속하여 출력된다.
다음에, 입력측 회로부(41c)에서, 트랜지스터 PT8을 통하여 L 레벨(HVSS)의 클럭 신호 HCLK1이 입력된다. 이 때, 트랜지스터 PT7이 온 상태로 되어 있기 때문에, 노드 ND3의 전위는 H 레벨 그대로 유지된다. 이에 따라, 트랜지스터 PT5는 오프 상태 그대로 유지된다. 또한, 클럭 신호 HCLK1이 L 레벨인 기간 중, 트랜지스 터 PT7 및 PT8을 통하여 클럭 신호선(HCLK1)과 플러스측 전위 HVDD 사이에 관통 전류가 흐른다.
한편, 출력측 회로부(41b)에서는, 인에이블 신호선(HENB1)으로부터 트랜지스터 PT1의 소스에 H 레벨의 인에이블 신호 HENB1이 공급됨으로써, 트랜지스터 PT1의 소스 전위가 H 레벨로 고정된다. 이 상태에서, 트랜지스터 PT4를 통하여 L 레벨(HVSS)의 클럭 신호 HCLK1이 입력된다. 이 때, 트랜지스터 PT3가 오프 상태로 되어 있기 때문에, 노드 ND1의 전위가 L 레벨로 됨으로써 트랜지스터 PT1은 온 상태로 된다. 이에 따라, 노드 ND2(출력 노드)에는, 온 상태의 트랜지스터 PT1을 통하여 인에이블 신호선(HENB1)으로부터 H 레벨의 인에이블 신호 HENB1이 공급되기 때문에, 노드 ND2(출력 노드)의 전위는 H 레벨로 유지된다. 이 때문에, 인에이블 신호선(HENB1)으로부터 H 레벨의 인에이블 신호 HENB1이 공급되는 소정 기간(제1 실시예에서는 3 클럭분), 1단째의 시프트 레지스터 회로(41a)의 노드 ND2(출력 노드)로부터 출력되는 출력 신호 SR1은 강제적으로 H 레벨로 유지된다.
그리고, 클럭 신호선(HCLK1)으로부터 트랜지스터 PT4에 입력되는 클럭 신호 HCLK1이 H 레벨로 되면, 트랜지스터 PT4는 오프 상태로 되기 때문에, 노드 ND1은 L 레벨의 플로팅 상태로 된다. 이 후, 인에이블 신호선(HENB1)으로부터 트랜지스터 PT1의 소스에 공급되는 인에이블 신호 HENB1이 L 레벨(HVSS)로 됨으로써, 트랜지스터 PT1의 소스 전위 및 노드 ND2(출력 노드)의 전위는 H 레벨(HVDD)로부터 L 레벨(HVSS)측으로 저하된다. 이 경우, 노드 ND1의 전위(트랜지스터 PT1의 게이트 전위)는 용량 C1과 트랜지스터 PT1의 MOS 용량의 기능에 의해서 트랜지스터 PT1의 게 이트-소스간 전압이 유지되도록, 트랜지스터 PT1의 소스 전위(노드 ND2의 전위)의 저하에 따라서 저하된다. 또한, 트랜지스터 PT3가 오프 상태임과 함께, 다이오드 접속된 트랜지스터 PT4에는 클럭 신호선(HCLK1)으로부터의 H 레벨의 신호가 노드 ND1측으로 역류하는 일이 없기 때문에, 용량 C1의 유지 전압(트랜지스터 PT1의 게이트-소스간 전압)은 유지된다. 이에 따라, 노드 ND2의 전위가 저하해 갈 때에 트랜지스터 PT1이 항상 온 상태로 유지되기 때문에, 노드 ND2의 전위는 HVSS까지 저하된다. 그 결과, 1단째의 시프트 레지스터 회로(41a)로부터 L 레벨의 출력 신호 SR1이 출력된다.
또한, 출력측 회로부(41b)에서, 노드 ND2의 전위가 HVSS까지 저하했을 때의 노드 ND1의 전위는 HVSS보다 낮게 되어 있다. 이 때문에, 플러스측 전위 HVDD에 접속된 트랜지스터 PT3에 인가되는 바이어스 전압은 HVDD와 HVSS의 전위차보다 크게 된다. 또한, 클럭 신호 HCLK1이 H 레벨(HVDD)로 된 경우에는, 클럭 신호선(HCLK1)에 접속된 트랜지스터 PT4에 인가되는 바이어스 전압도 HVDD와 HVSS의 전위차보다 크게 된다.
다음에, 입력측 회로부(41c)에서, H 레벨(HVDD)의 스타트 신호 HST가 입력되면, 트랜지스터 PT6 및 PT7이 오프 상태로 된다. 이 경우에는, 노드 ND3 및 ND4는 H 레벨로 유지된 상태에서 플로팅 상태로 된다. 이 때문에, 다른 부분에 영향이 미치는 일이 없기 때문에, 1단째의 시프트 레지스터 회로(41a)로부터는 L 레벨의 출력 신호 SR1이 계속하여 출력된다.
다음에, 출력측 회로부(41b)의 트랜지스터 PT1에 공급되는 인에이블 신호 HENB1이 H 레벨(HVDD)로 된다. 이에 따라, 트랜지스터 PT1을 통하여 노드 ND2(출력 노드)의 전위는 H 레벨(HVDD)로 상승된다. 이 때문에, 1단째의 시프트 레지스터 회로(41a)로부터 H 레벨의 출력 신호 SR1이 출력된다.
다음에, 입력측 회로부(41c)에서, 재차 트랜지스터 PT8을 통하여 L 레벨(HVSS)의 클럭 신호 HCLK1이 입력된다. 이에 따라, 트랜지스터 PT5가 온 상태로 되기 때문에 노드 ND4의 전위는 H 레벨(HVDD)로부터 L 레벨(HVSS)측으로 저하된다. 이 경우, 노드 ND3의 전위는 용량 C2와 트랜지스터 PT5의 MOS 용량의 기능에 의해서 트랜지스터 PT5의 게이트-소스간 전압이 유지되도록, 트랜지스터 PT5의 소스 전위(노드 ND4의 전위)의 저하에 따라서 저하된다. 이 때, 클럭 신호 HCLK1은 L 레벨로부터 H 레벨로 상승된다. 이 때, 트랜지스터 PT7이 오프 상태임과 함께, 다이오드 접속된 트랜지스터 PT8에는 클럭 신호선(HCLK1)으로부터 H 레벨의 클럭 신호 HCLK1이 노드 ND3측으로 역류하는 일은 없기 때문에 용량 C2의 유지 전압(트랜지스터 PT5의 게이트-소스간 전압)은 유지된다. 이에 따라, 노드 ND4의 전위가 저하해 갈 때에 트랜지스터 PT5가 항상 온 상태로 유지되기 때문에, 노드 ND4의 전위는 HVSS까지 저하된다. 이 때문에, 출력측 회로부(41b)의 트랜지스터 PT2 및 PT3는 온 상태로 된다. 또한, 노드 ND4의 전위가 HVSS까지 저하했을 때의 노드 ND3의 전위는 HVSS보다 낮게 되어 있다.
이 때, 출력측 회로부(41b)에서, 트랜지스터 PT3가 온 상태로 됨으로써 트랜지스터 PT1이 오프 상태로 되기 때문에, 트랜지스터 PT1과 트랜지스터 PT2가 동시에 온 상태로 되는 것이 억제된다. 그리고, 출력측 회로부(41b)에서, 트랜지스터 PT2가 온 상태로 됨과 함께, 트랜지스터 PT1이 오프 상태로 되기 때문에, 노드 ND2(출력 노드)의 전위는 H 레벨(HVDD)로 유지된다. 이 때문에, 1단째의 시프트 레지스터 회로(41a)로부터 H 레벨의 출력 신호 SR1이 계속하여 출력된다.
이상과 같이, 제1 실시예에 따른 시프트 레지스터 회로(41a)에서는, 입력측 회로부(41c)에 L 레벨의 스타트 신호 HST가 입력되어 있을 때에, 출력측 회로부(41b)에 H 레벨의 인에이블 신호 HENB1과, L 레벨의 클럭 신호 HCLK1이 입력된 후, 출력측 회로부(41b)에 입력되는 인에이블 신호 HENB1이 H 레벨(HVDD)로부터 L 레벨(HVSS)로 전환되면, 출력측 회로부(41b)로부터 L 레벨(HVSS)의 출력 신호 SR1이 출력된다.
또한, 1단째의 시프트 레지스터 회로(41a)의 출력측 회로부(41b)로부터의 출력 신호 SR1은 2단째의 시프트 레지스터 회로(42a)의 입력측 회로부(42c)에 입력된다. 2단째의 시프트 레지스터 회로(42a)에서는, 입력측 회로부(42c)에 1단째의 시프트 레지스터 회로(41a)의 L 레벨의 출력 신호 SR1이 입력되어 있는 경우에, 출력측 회로부(42b)에 H 레벨의 인에이블 신호 HENB2와, 클럭 신호 HCLK1과 타이밍이 다른 L 레벨의 클럭 신호 HCLK2가 입력된다. 이 후, 출력측 회로부(42b)에 입력되는 인에이블 신호 HENB2가 H 레벨(HVDD)로부터 L 레벨(HVSS)로 전환되면, 출력측 회로부(42b)로부터 L 레벨의 출력 신호 SR2가 출력된다. 이와 같이, 전단의 시프트 레지스터 회로로부터의 L 레벨의 출력 신호가 다음 단의 시프트 레지스터 회로에 입력됨과 함께, 타이밍이 서로 어긋난 클럭 신호 HCLK1 및 인에이블 신호 HENB1과, 클럭 신호 HCLK2 및 인에이블 신호 HENB2가 각 단의 시프트 레지스터 회로에 교대로 입력된다. 이에 따라, 각 단의 시프트 레지스터 회로로부터 L 레벨의 출력 신호가 출력되는 타이밍이 시프트된다.
그리고, 타이밍이 시프트된 L 레벨의 출력 신호가 수평 스위치(3)의 스위치 트랜지스터 PT20∼PT22의 각각의 12개의 p 채널 트랜지스터의 게이트에 입력됨으로써, 스위치 트랜지스터 PT20∼PT22의 각각의 12개의 p 채널 트랜지스터마다 순차적으로 온 상태로 된다. 이에 따라, 각 단의 드레인선에 비디오 신호선 Video으로부터 비디오 신호가 공급되기 때문에, 각 단의 드레인선은 순차적으로 구동(주사)된다. 그리고, 1개의 게이트선에 연결되는 모든 단의 드레인선의 주사가 종료하면, 다음의 게이트선이 선택된다. 그리고, 재차 각 단의 드레인선이 순차적으로 주사된 후, 다음의 게이트선이 선택된다. 이 동작이 최후의 게이트선에 연결되는 각 단의 드레인선의 주사가 종료될 때까지 반복됨으로써 1 화면의 주사가 종료한다.
제1 실시예에서는, 상술한 바와 같이, 출력측 회로부(41b)에서, 플러스측 전위 HVDD에 접속되는 트랜지스터 PT2가 온 상태일 때에, H 레벨(HVDD)과 L 레벨(HVSS)로 전환되는 인에이블 신호 HENB1을 공급하는 인에이블 신호선에 접속되는 트랜지스터 PT1을 오프 상태로 하기 위한 트랜지스터 PT3를 설치함으로써, 트랜지스터 PT1과, 플러스측 전위 HVDD에 접속되는 트랜지스터 PT2가 동시에 온 상태로 되는 것을 억제할 수 있다. 이에 따라, 출력측 회로부(41b)에서, 트랜지스터 PT1이 온 하는 기간에 트랜지스터 PT1에 L 레벨(HVSS)의 인에이블 신호 HENB1이 공급된 경우에도, HVSS가 공급되는 트랜지스터 PT1과, 플러스측 전위 HVDD에 접속되는 트랜지스터 PT2를 통하여, 인에이블 신호선(HENB1)과 플러스측 전위 HVDD 사이에서 관통 전류가 흐르는 것을 억제할 수 있다. 또한, 입력측 회로부(41c)에서, 플러스측 전위 HVDD에 접속되는 트랜지스터 PT6가 온 상태일 때에, 마이너스측 전위 HVSS에 접속되는 트랜지스터 PT5를 오프 상태로 하기 위한 트랜지스터 PT7을 설치함으로써, 마이너스측 전위 HVSS에 접속되는 트랜지스터 PT5와, 플러스측 전위 HVDD에 접속되는 트랜지스터 PT6가 동시에 온 상태로 되는 것을 억제할 수 있다. 이에 따라, 입력측 회로부(41c)에서, 트랜지스터 PT5와 트랜지스터 PT6를 통하여 마이너스측 전위 HVSS와 플러스측 전위 HVDD 사이에 관통 전류가 흐르는 것을 억제할 수 있다. 이와 같이, 출력측 회로부(41b)의 트랜지스터 PT1 및 PT2을 통하는 관통 전류와, 입력측 회로부(41c)의 트랜지스터 PT5 및 PT6를 통하는 관통 전류가 흐르는 것을 억제할 수 있으므로, 액정 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 입력측 회로부(41c)의 트랜지스터 PT7을 출력측 회로부(41b)의 트랜지스터 PT3가 온 상태일 때에 오프 하도록 구성함으로써, 트랜지스터 PT3와 트랜지스터 PT7이 동시에 온 하지 않기 때문에, 출력측 회로부(41b)의 트랜지스터 PT3 및 PT4를 통하는 관통 전류와, 입력측 회로부(41c)의 트랜지스터 PT7 및 PT8을 통하는 관통 전류가 동시에 흐르는 일도 없다. 이것에 의해서도, 액정 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 상술한 바와 같이, 트랜지스터 PT1이 L 레벨의 클럭 신호 HCLK1에 응답하여 온 하는 기간에 인에이블 신호선(HENB1)으로부터 트랜지스터 PT1의 소스에 H 레벨(HVDD)의 인에이블 신호 HENB1을 공급함으로써, 클럭 신 호 HCLK1에 의해 트랜지스터 PT1이 온 하는 기간에는, 트랜지스터 PT1의 소스 전위를 HVDD에 고정할 수 있음과 함께, 클럭 신호 HCLK1에 의해 트랜지스터 PT4가 오프 한 후에 트랜지스터 PT1의 소스에 인에이블 신호선(HENB1)으로부터 HVSS의 전위(L 레벨)를 공급할 수 있다. 이에 따라, 트랜지스터 PT1에 HVSS의 전위를 공급할 때에, 클럭 신호 HCLK1의 영향을 받지 않고 용량 C1과 트랜지스터 PT1의 MOS 용량의 기능에 의해 트랜지스터 PT1을 안정적으로 온 상태로 유지할 수 있으므로, 트랜지스터 PT1을 통하여 출력측 회로부(41b)의 출력(SR1)을 확실하게 HVSS의 전위로 할 수 있다. 또한, 클럭 신호 HCLK1에 의해서 트랜지스터 PT1이 온 하는 기간에, H 레벨(HVDD)의 인에이블 신호 HENB1에 의해서 트랜지스터 PT1의 소스 전위는 HVDD로 되어 있기 때문에, 트랜지스터 PT1과, 플러스측 전위 HVDD에 접속되어 있는 트랜지스터 PT2를 통하여 관통 전류가 흐르는 일은 없다. 이것에 의해서도, 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 트랜지스터 PT3, PT4, PT7 및 PT8의 각각을 서로 전기적으로 접속된 2개의 게이트 전극(91 및 92)을 갖도록 구성함으로써, 트랜지스터 PT3, PT4, PT7 및 PT8의 각각에 인가되는 전압은 한쪽 게이트 전극(91)에 대응하는 소스-드레인 사이와 다른 쪽 게이트 전극(92)에 대응하는 소스-드레인 사이에 대강 절반 정도씩(전압의 분배 비율은 트랜지스터 사이즈 등에 따라서 변동) 분배된다. 이 때문에, 트랜지스터 PT3, PT4, PT7 및 PT8의 각각에 인가되는 바이어스 전압이 HVSS와 HVDD의 전위차보다 크게 된 경우에도, 트랜지스터 PT3, PT4, PT7 및 PT8의 각각의 한쪽 게이트 전극(91)에 대응하는 소스-드레인 사이 및 다른 쪽 게이 트 전극(92)에 대응하는 소스-드레인 사이에는, 각각 HVSS와 HVDD의 전위차보다 작은 전압이 인가된다. 이에 따라, 트랜지스터 PT3, PT4, PT7 및 PT8의 각각에 HVSS와 HVDD의 전위차보다 큰 바이어스 전압이 인가되는 것에 기인하여 트랜지스터 PT3, PT4, PT7 및 PT8의 각각의 특성이 열화하는 것이 억제되기 때문에, 시프트 레지스터 회로(41a∼43a)를 갖는 H 드라이버(4)를 포함하는 액정 표시 장치의 스캔 특성이 저하하는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 출력측 회로부(41b) 및 입력측 회로부(41c)에 설치된 트랜지스터 PT1∼PT8과, 용량 C1 및 C2를 구성하는 트랜지스터를 전부 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성함으로써, 2 종류의 도전형의 트랜지스터를 포함하는 시프트 레지스터 회로를 형성하는 경우에 비해 이온 주입 공정의 횟수 및 이온 주입 마스크의 개수를 감소시킬 수 있다. 이에 따라, 제조 프로세스를 간략화할 수 있음과 함께, 제조 비용을 삭감할 수 있다. 또한, p형의 전계 효과형 트랜지스터는 n형의 전계 효과형 트랜지스터와 달리, LDD(Lightly Doped Drain) 구조로 할 필요가 없기 때문에, 제조 프로세스를 보다 간략화할 수 있다.
(제2 실시예)
도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 5를 참조하면, 이 제2 실시예에서는, 상술한 제1 실시예와 달리, 게이트선을 구동(주사)하기 위한 V 드라이버에 본 발명을 적용하는 경우에 대해 설명한다.
즉, 이 제2 실시예에 따른 액정 표시 장치의 V 드라이버(5)에서는, 도 5에 도시하는 바와 같이, 복수단의 시프트 레지스터 회로(51a 및 52a)가 설치되어 있다. 또한, 도 5에서는, 도면의 간략화를 위해 2단의 시프트 레지스터 회로(51a 및 52a)만을 도시하고 있다. 또한, 1단째의 시프트 레지스터 회로(51a)는 출력측 회로부(51b)와, 1개째의 회로부(511c), 2개째의 회로부(512c) 및 3개째의 회로부(513c)로 구성되어 있다. 또한, 출력측 회로부(51b)는 본 발명의 「제1 회로부」의 일례이고, 1개째∼3개째의 회로부(511c∼513c)는 본 발명의 「제2 회로부」의 일례이다. 또한, 출력측 회로부(51b)는 트랜지스터 PT1, PT2 및 PT3와, 다이오드 접속된 트랜지스터 PT4와, p 채널 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C1을 포함하고 있다. 또한, 1개째의 회로부(511c)는 트랜지스터 PT5, PT6 및 PT7과, 다이오드 접속된 트랜지스터 PT8과, p 채널 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C2를 포함하고 있다.
여기서, 제2 실시예에서는, 출력측 회로부(51b)와, 1개째의 회로부(511c)의 각각에 설치된 트랜지스터 PT1∼PT8과, 용량 C1 및 C2를 구성하는 트랜지스터는 전부 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제2 실시예에서는, 트랜지스터 PT3, PT4, PT7 및 PT8은 각각 도 3에 도시한 제1 실시예와 마찬가지로, 서로 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되어 있다.
그리고, 제2 실시예에서는, 도 5에 도시하는 바와 같이, 출력측 회로부(51b) 에서, 트랜지스터 PT1의 드레인은 인에이블 신호선(VENB)에 접속되어 있다. 이에 따라, 트랜지스터 PT1의 드레인에는 인에이블 신호선(VENB)으로부터 인에이블 신호 VENB가 공급된다. 또한, 인에이블 신호선(VENB)은 본 발명의 「신호선」의 일례이다. 또한, 트랜지스터 PT1의 소스는 노드 ND2에 접속되어 있음과 함께, 게이트는 노드 ND1에 접속되어 있다. 이 트랜지스터 PT1의 게이트에는 클럭 신호선(VCLK2)으로부터 클럭 신호 VCLK2가 공급된다. 또한, 트랜지스터 PT2의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND2에 접속되어 있다. 이 트랜지스터 PT2의 게이트는 3개째의 회로부(513c)의 노드 ND4에 접속되어 있다.
여기서, 제2 실시예에서는, 트랜지스터 PT3는 트랜지스터 PT1의 게이트와 플러스측 전위 VVDD 사이에 접속되어 있다. 이 트랜지스터 PT3의 게이트는 3개째의 회로부(513c)의 노드 ND4에 접속되어 있다. 그리고, 트랜지스터 PT3는 트랜지스터 PT2가 온 상태일 때에 트랜지스터 PT1을 오프 상태로 하기 위해서 설치되어 있다. 이에 따라, 트랜지스터 PT2와 트랜지스터 PT1이 동시에 온 상태로 되는 것이 억제된다.
또한, 제2 실시예에서는, 용량 C1은 트랜지스터 PT1의 게이트와 소스 사이에 접속되어 있다. 또한, 트랜지스터 PT4는 트랜지스터 PT1의 게이트와 클럭 신호선(VCLK2) 사이에 접속되어 있다. 이 트랜지스터 PT4에 의해, 클럭 신호 VCLK2의 H 레벨의 펄스 전압이 클럭 신호선(VCLK2)으로부터 용량 C1으로 역류하는 것이 억제된다.
또한, 1개째의 회로부(511c)에서, 트랜지스터 PT5, PT6, PT7 및 PT8과, 용량 C2는 각각 기본적으로 출력측 회로부(51b)의 트랜지스터 PT1, PT2, PT3 및 PT4와, 용량 C1에 대응한 위치에 접속되어 있다. 단, 1개째의 회로부(511c)에서는, 트랜지스터 PT5의 소스 및 트랜지스터 PT6의 드레인은 각각 노드 ND4에 접속되어 있음과 함께, 트랜지스터 PT5의 게이트는 노드 ND3에 접속되어 있다. 또한, 트랜지스터 PT5의 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 또한, 트랜지스터 PT6 및 PT7의 게이트에는 스타트 신호 VST가 공급된다.
또한, 2개째의 회로부(512c) 및 3개째의 회로부(513c)의 회로 구성은 상술한 1개째의 회로부(511c)의 회로 구성과 마찬가지이다. 그리고, 1개째의 회로부(511c), 2개째의 회로부(512c) 및 3개째의 회로부(513c)는 직렬로 접속되어 있다.
또한, 출력측 회로부(51b)의 노드 ND2(출력 노드)로부터 1단째의 시프트 레지스터 회로(51a)의 출력 신호 Gate1이 출력된다. 이 노드 ND2에는 게이트선이 접속되어 있다. 또한, 노드 ND2에는 2단째의 시프트 레지스터 회로(52a)가 접속되어 있다.
2단째의 시프트 레지스터 회로(52a)는 출력측 회로부(52b)와, 1개째의 회로부(521c), 2개째의 회로부(522c) 및 3개째의 회로부(523c)로 구성되어 있다. 이 2단째의 시프트 레지스터 회로(52a)의 출력측 회로부(52b)의 회로 구성은 상술한 1단째의 시프트 레지스터 회로(51a)의 출력측 회로부(51b)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터 회로(52a)의 1개째∼3개째의 회로부(521c∼523c)의 회로 구성은 상술한 1단째의 시프트 레지스터 회로(51a)의 1개째∼3개째의 회로부(511c∼513c)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터 회로(52a)의 출력 노드로부터는 출력 신호 Gate2가 출력된다. 이 2단째의 시프트 레지스터 회로(52a)의 출력 노드에는 게이트선이 접속되어 있다. 또한, 2단째의 시프트 레지스터 회로(52a)의 출력 노드에는 3단째의 시프트 레지스터 회로(도시 생략)가 접속되어 있다. 또한, 3단째 이후의 시프트 레지스터 회로의 회로 구성은 상술한 1단째의 시프트 레지스터 회로(51a)의 회로 구성과 마찬가지이다.
도 6은 도 5에 도시한 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 또한, 도 6에서, Gate1 및 Gate2는 각각 1단째 및 2단째의 시프트 레지스터 회로로부터 게이트선에 출력되는 출력 신호를 나타내고 있다. 다음에, 도 5 및 도 6을 참조하여, 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 동작에 대하여 설명한다.
도 5에 도시한 제2 실시예의 1단째의 시프트 레지스터 회로(51a)의 1개째의 회로부(511c)의 구성은 도 2에 도시한 제1 실시예의 1단째의 시프트 레지스터 회로(41a)의 입력측 회로부(41c)의 구성에 상당한다. 따라서, 제2 실시예의 1단째의 시프트 레지스터 회로(51a)의 1개째의 회로부(511c)의 스타트 신호 VST 및 클럭 신호 VCLK1에 응답하여 행해지는 동작은 도 2에 도시한 제1 실시예의 1단째의 시프트 레지스터 회로(41a)의 입력측 회로부(41c)의 스타트 신호 HST 및 클럭 신호 HCLK1에 응답하여 행해지는 동작에 상당한다.
즉, 우선, 초기 상태로서, H 레벨(VVDD)의 스타트 신호 VST가 1단째의 시프트 레지스터 회로(51a)의 1개째의 회로부(511c)에 입력된다. 이에 따라, 상술한 제1 실시예의 H 드라이버(4)와 마찬가지의 동작에 의해, 1개째의 회로부(511c)로부 터는 L 레벨의 신호가 출력된다. 이 L 레벨의 신호는 2개째의 회로부(512c)의 트랜지스터 PT6 및 PT7의 게이트에 입력된다. 이에 따라, 2개째의 회로부(512c)의 트랜지스터 PT6 및 PT7이 온 상태로 되기 때문에, 2개째의 회로부(512c)로부터는 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는 3개째의 회로부(513c)의 트랜지스터 PT6 및 PT7에 입력된다. 이에 따라, 3개째의 회로부(513c)의 트랜지스터 PT6 및 PT7이 오프 상태로 되기 때문에, 3개째의 회로부(513c)로부터는 L 레벨의 신호가 출력된다.
이 3개째의 회로부(513c)로부터의 L 레벨의 신호는 출력측 회로부(51b)의 트랜지스터 PT2 및 PT3의 게이트에 입력된다. 이에 따라, 출력측 회로부(51b)의 트랜지스터 PT2 및 PT3가 온 상태로 되기 때문에, 노드 ND2의 전위는 H 레벨로 된다. 이 때문에, 초기 상태에서는, 1단째의 시프트 레지스터 회로(51a)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 출력되어 있다.
이 상태에서, L 레벨(VVSS)의 스타트 신호 VST가 입력되면, 상술한 제1 실시예의 H 드라이버(4)와 마찬가지의 동작에 의해, 1개째의 회로부(511c)로부터 H 레벨의 신호가 출력된다. 이 H 레벨의 신호는 2개째의 회로부(512c)의 트랜지스터 PT6 및 PT7의 게이트에 입력되기 때문에, 2개째의 회로부(512c)의 트랜지스터 PT6 및 PT7은 오프 상태로 된다. 이에 따라, 2개째의 회로부(512c)의 노드 ND3 및 ND4는 H 레벨에서 플로팅 상태로 되기 때문에, 2개째의 회로부(512c)로부터는 H 레벨의 신호가 계속하여 출력된다. 이에 따라, 3개째의 회로부(513c)로부터는 L 레벨의 신호가 계속하여 출력되기 때문에, 초기 상태와 마찬가지로, 1단째의 시프트 레 지스터 회로(51a)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 계속하여 출력된다.
다음에, 클럭 신호선(VCLK1)으로부터 1개째의 회로부(511c)의 트랜지스터 PT8을 통하여 L 레벨(VVSS)의 클럭 신호 VCLK1이 입력된다. 이 때, 1개째의 회로부(511c)의 트랜지스터 PT6 및 PT7이 온 상태로 유지되어 있기 때문에, 1개째의 회로부(511c)의 노드 ND3의 전위는 H 레벨로 유지된다. 이에 따라, 1개째의 회로부(511c)의 트랜지스터 PT5는 오프 상태로 유지되기 때문에, 1개째의 회로부(511c)로부터는 H 레벨의 신호가 계속하여 출력된다. 그리고, 클럭 신호선(VCLK1)으로부터 2개째의 회로부(512c)의 트랜지스터 PT8을 통하여 L 레벨(VVSS)의 클럭 신호 VCLK1이 입력됨으로써, 2개째의 회로부(512c)의 트랜지스터 PT5가 온 상태로 된다. 이에 따라, 2개째의 회로부(512c)로부터는 L 레벨(VVSS)의 신호가 출력되기 때문에, 3개째의 회로부(513c)의 트랜지스터 PT6 및 PT7이 온 상태로 된다. 이 때문에, 3개째의 회로부(513c)로부터 H 레벨(VVDD)의 신호가 출력되기 때문에, 출력측 회로부(51b)의 트랜지스터 PT2 및 PT3가 오프 상태로 된다. 이 때, 클럭 신호선(VCLK2)으로부터 출력측 회로부(51b)의 트랜지스터 PT4에 H 레벨의 클럭 신호 VCLK2가 입력되어 있기 때문에, 트랜지스터 PT4는 오프 상태로 되어 있다. 이에 따라, 노드 ND1은 H 레벨에서 플로팅 상태로 되어 있기 때문에, 트랜지스터 PT1은 오프 상태로 유지된다. 이 때문에, 노드 ND2(출력 노드)는 H 레벨에서 플로팅 상태로 되기 때문에, 1단째의 시프트 레지스터 회로(51a)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 계속하여 출력된다.
다음에, 1개째의 회로부(511c)의 트랜지스터 PT6 및 PT7에 H 레벨의 스타트 신호 VST가 입력된다. 이에 따라, 1개째의 회로부(511c)의 트랜지스터 PT6 및 PT7은 오프 상태로 된다. 이에 따라, 1개째의 회로부(511c)의 노드 ND3 및 ND4는 H 레벨에서 플로팅 상태로 되기 때문에, 1개째의 회로부(511c)로부터는 H 레벨의 신호가 계속하여 출력된다. 이에 따라, 2개째의 회로부(512c)로부터 L 레벨의 신호가 계속하여 출력됨과 함께, 3개째의 회로부(513c)로부터 H 레벨의 신호가 계속하여 출력된다. 이 때문에, 1단째의 시프트 레지스터 회로(51a)로부터 게이트선으로 H 레벨의 출력 신호 Gate1이 계속하여 출력된다. 또한, 1개째의 회로부(511c)의 트랜지스터 PT6 및 PT7에 H 레벨의 스타트 신호 VST가 입력되는 것과 동일한 타이밍에서, 인에이블 신호선(VENB)으로부터 출력측 회로부(51b)의 트랜지스터 PT1의 소스에 H 레벨의 인에이블 신호 VENB가 입력된다.
다음에, 이 상태에서, 클럭 신호선(VCLK2)으로부터 L 레벨의 클럭 신호 VCLK2가 3개째의 회로부(513c)의 트랜지스터 PT8에 입력된다. 이 때, 3개째의 회로부(513c)의 트랜지스터 PT6 및 PT7은 온 상태로 되어 있기 때문에, 3개째의 회로부(513c)의 노드 ND3의 전위는 H 레벨로 유지된다. 이에 따라, 3개째의 회로부(513c)의 트랜지스터 PT5는 오프 상태로 유지되기 때문에, 3개째의 회로부(513c)로부터 H 레벨의 신호가 계속하여 출력된다. 이 때문에, 출력측 회로부(51b)의 트랜지스터 PT2 및 PT3가 오프 상태로 유지된다. 한편, 출력측 회로부(51b)의 트랜지스터 PT4에도 클럭 신호선(VCLK2)으로부터 L 레벨의 클럭 신호 VCLK2가 입력된다. 이에 따라, 출력측 회로부(51b)의 트랜지스터 PT1이 온 상태로 된다. 이 때, 트랜 지스터 PT1의 소스에는 인에이블 신호선(VENB)으로부터 H 레벨의 인에이블 신호 VENB가 입력되어 있기 때문에, 1단째의 시프트 레지스터 회로(51a)로부터 게이트선에 출력되는 출력 신호 Gate1은 강제적으로 H 레벨로 유지된다. 이 후, 출력측 회로부(51b)의 트랜지스터 PT4에 입력되는 클럭 신호 VCLK2는 L 레벨로부터 H 레벨로 된다. 이 때, 노드 ND1은 L 레벨에서 플로팅 상태로 된다.
다음에, 출력측 회로부(51b)의 트랜지스터 PT1의 소스에 입력되는 인에이블 신호 VENB가 H 레벨(VVDD)로부터 L 레벨(VVSS)측으로 저하된다. 이 때, 상술한 제1 실시예와 마찬가지로, 출력측 회로부(51b)의 용량 C1과 트랜지스터 PT1의 MOS 용량의 기능에 의해, 트랜지스터 PT1은 온 상태로 유지됨과 함께, 노드 ND2(출력 노드)의 전위는 H 레벨(VVDD)로부터 L 레벨(VVSS)까지 저하된다. 이에 따라, 1단째의 시프트 레지스터 회로(51a)로부터 게이트선으로 L 레벨의 출력 신호 Gate1이 출력된다.
또한, 1단째의 시프트 레지스터 회로(51a)로부터의 L 레벨의 출력 신호 Gate1은 2단째의 시프트 레지스터 회로(52a)의 1개째의 회로부(521c)에도 입력된다. 2단째 이후의 시프트 레지스터 회로는 전단의 시프트 레지스터 회로로부터의 출력 신호, 클럭 신호 VCLK1, VCLK2, 및 인에이블 신호 VENB에 의해 상술한 1단째의 시프트 레지스터 회로(51a)와 마찬가지의 동작을 행한다. 이에 따라, 각 단의 게이트선이 순차적으로 구동(주사)된다. 이 경우, 인에이블 신호 VENB가 H 레벨인 동안에는 시프트 레지스터 회로의 출력이 강제적으로 H 레벨로 유지되기 때문에, 도 6에 도시한 바와 같은 타이밍에서 인에이블 신호 VENB를 H 레벨로 함으로써, 전 단의 시프트 레지스터 회로와 후단의 시프트 레지스터 회로의 L 레벨의 출력 신호가 중첩되는 것이 방지되고 있다.
제2 실시예에서는, 상술한 바와 같이, 출력측 회로부(51b)에서, 플러스측 전위 VVDD에 접속되는 트랜지스터 PT2가 온 상태일 때에, H 레벨(VVDD)과 L 레벨(VVSS)로 전환되는 인에이블 신호 VENB를 공급하는 인에이블 신호선에 접속되는 트랜지스터 PT1을 오프 상태로 하기 위한 트랜지스터 PT3를 설치함으로써, 트랜지스터 PT1과, 플러스측 전위 VVDD에 접속되는 트랜지스터 PT2가 동시에 온 상태로 되는 것을 억제할 수 있다. 이에 따라, 출력측 회로부(51b)에서, 트랜지스터 PT1이 온 하는 기간에 트랜지스터 PT1에 L 레벨(VVSS)의 인에이블 신호 VENB가 공급된 경우에도, VVSS가 공급되는 트랜지스터 PT1과, 플러스측 전위 VVDD에 접속되는 트랜지스터 PT2를 통하여, 인에이블 신호선(VENB)과 플러스측 전위 VVDD 사이에서 관통 전류가 흐르는 것을 억제할 수 있다. 또한, 1개째∼3개째의 회로부(511c∼513c)에서, 각각 플러스측 전위 VVDD에 접속되는 트랜지스터 PT6가 온 상태일 때에, 마이너스측 전위 VVSS에 접속되는 트랜지스터 PT5를 오프 상태로 하기 위한 트랜지스터 PT7을 설치함으로써, 마이너스측 전위 VVSS에 접속되는 트랜지스터 PT5와, 플러스측 전위 VVDD에 접속되는 트랜지스터 PT6가 동시에 온 상태로 되는 것을 억제할 수 있다. 이에 따라, 1개째∼3개째의 회로부(511c∼513c)의 각각에서, 트랜지스터 PT5와 트랜지스터 PT6를 통하여 마이너스측 전위 VVSS와 플러스측 전위 VVDD 사이에 관통 전류가 흐르는 것을 억제할 수 있다. 이와 같이, 출력측 회로부(51b)의 트랜지스터 PT1 및 PT2를 통하는 관통 전류와, 1개째∼3개째의 회로부(511c∼513c) 의 각각의 트랜지스터 PT5 및 PT6를 통하는 관통 전류가 흐르는 것을 억제할 수 있으므로, 액정 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다.
또한, 제2 실시예에서는, 트랜지스터 PT1이 L 레벨의 클럭 신호 VCLK2에 응답하여 온 하는 기간에 인에이블 신호선(VENB)으로부터 트랜지스터 PT1의 소스에 H 레벨(VVDD)의 인에이블 신호 VENB를 공급함으로써, L 레벨의 클럭 신호 VCLK2에 의해 트랜지스터 PT1이 온 하는 기간에는, 트랜지스터 PT1의 소스 전위를 VVDD에 고정할 수 있음과 함께, H 레벨의 클럭 신호 VCLK2에 의해 트랜지스터 PT4가 오프 한 후에 트랜지스터 PT1의 소스에 인에이블 신호선(VENB)으로부터 VVSS의 전위(L 레벨)의 인에이블 신호 VENB를 공급할 수 있다. 이에 따라, 트랜지스터 PT1에 VVSS의 전위를 공급할 때에, 클럭 신호 VCLK2의 영향을 받지 않고 용량 C1과 트랜지스터 PT1의 MOS 용량의 기능에 의해 트랜지스터 PT1을 안정적으로 온 상태로 유지할 수 있으므로, 트랜지스터 PT1을 통하여, 출력측 회로부(51b)의 출력(Gate1)을 확실하게 VVSS(L 레벨)로 할 수 있다. 또한, 클럭 신호 VCLK2에 의해서 트랜지스터 PT1이 온 하는 기간에, H 레벨(VVDD)의 인에이블 신호 VENB에 의해서 트랜지스터 PT1의 소스 전위는 VVDD로 되어 있기 때문에, 트랜지스터 PT1과, 플러스측 전위 VVDD에 접속되어 있는 트랜지스터 PT2를 통하여 관통 전류가 흐르는 일은 없다. 이것에 의해서도, 액정 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다.
또한, 제2 실시예에서는, 인에이블 신호선(VENB)으로부터 H 레벨의 인에이블 신호 VENB가 공급되는 소정 기간, 트랜지스터 PT1을 통하여 H 레벨의 인에이블 신호 VENB를 게이트선에 출력하도록 구성함으로써, 인에이블 신호선(VENB)으로부터 H 레벨의 인에이블 신호 VENB가 공급되는 소정 기간, 시프트 레지스터 회로(51a)로부터 게이트선에 출력되는 출력 신호 Gate1을 강제적으로 H 레벨로 유지할 수 있다. 이에 따라, 인에이블 신호선 VENB로부터 H 레벨의 인에이블 신호 VENB가 공급되는 소정 기간, 소정 단의 시프트 레지스터 회로와 다음 단의 시프트 레지스터 회로의 각각으로부터 대응하는 게이트선에 출력되는 출력 신호가 함께 L 레벨로 되는 것을 억제할 수 있다. 이 때문에, 소정 단의 시프트 레지스터 회로로부터 게이트선에 출력되는 출력 신호와, 다음 단의 시프트 레지스터 회로로부터 게이트선에 출력되는 출력 신호가 함께 L 레벨로 되는 것을 억제하기 위해서 별도 회로를 설치할 필요가 없기 때문에, 시프트 레지스터 회로의 회로 구성을 간소화할 수 있다.
또한, 제2 실시예의 그 외의 효과는 상술한 제1 실시예와 마찬가지이다.
(제3 실시예)
도 7은 본 발명의 제3 실시예에 따른 액정 표시 장치를 나타낸 평면도이다. 도 8은 도 7에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 9는 2개의 게이트 전극을 갖는 n 채널 트랜지스터의 구조를 설명하기 위한 모식도이다. 이 제3 실시예에서는, 드레인선을 구동(주사)하기 위한 H 드라이버를 n 채널 트랜지스터로 구성하는 예에 대하여 설명한다.
우선, 도 7을 참조하면, 이 제3 실시예의 액정 표시 장치에서는, 기판(60) 상에 표시부(11)가 설치되어 있다. 또한, 도 7의 표시부(11)에는, 1 화소분의 구성을 나타내고 있다. 또한, 표시부(11)에 매트릭스 형상으로 배치된 각 화소(12) 는 n 채널 트랜지스터(12a), 화소 전극(12b), 화소 전극(12b)에 대향 배치된 각 화소(12)에 공통인 대향 전극(12c), 화소 전극(12b)과 대향 전극(12c) 사이에 협지된 액정(12d), 및 보조 용량(12e)으로 구성되어 있다. 그리고, n 채널 트랜지스터(12a)의 소스는 화소 전극(12b) 및 보조 용량(12e)에 접속되어 있음과 함께, 드레인은 드레인선에 접속되어 있다. 이 n 채널 트랜지스터(12a)의 게이트는 게이트선에 접속되어 있다. 또한, 표시부(11)의 한 변을 따르도록, 기판(60) 상에 표시부(11)의 드레인선을 구동(주사)하기 위한 수평 스위치(HSW)(13) 및 H 드라이버(14)가 설치되어 있다. 또한, 표시부(11)의 다른 변을 따르도록, 기판(60) 상에 표시부(11)의 게이트선을 구동(주사)하기 위한 V 드라이버(15)가 설치되어 있다.
또한, 도 8에 도시하는 바와 같이, H 드라이버(14)의 내부에는, 복수단의 시프트 레지스터 회로(141a, 142a 및 143a)가 설치되어 있다. 또한, 도 8에서는, 도면의 간략화를 위해, 3단의 시프트 레지스터 회로(141a, 142a 및 143a)만 도시하고 있다. 또한, 1단째의 시프트 레지스터 회로(141a)는 출력측 회로부(141b) 및 입력측 회로부(141c)로 구성되어 있다. 또한, 출력측 회로부(141b)는 n 채널 트랜지스터 NT1, NT2 및 NT3와, 다이오드 접속된 n 채널 트랜지스터 NT4와, n 채널 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C1을 포함하고 있다. 또한, 입력측 회로부(141c)는 n 채널 트랜지스터 NT5, NT6 및 NT7과, 다이오드 접속된 n 채널 트랜지스터 NT8과, n 채널 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C2를 포함하고 있다.
또한, 2단째의 시프트 레지스터 회로(142a)는 출력측 회로부(142b) 및 입력 측 회로부(142c)로 구성되어 있고, 3단째의 시프트 레지스터 회로(143a)는 출력측 회로부(143b) 및 입력측 회로부(143c)로 구성되어 있다. 그리고, 2단째의 시프트 레지스터 회로(142a) 및 3단째의 시프트 레지스터 회로(143a)의 회로 구성은 상술한 1단째의 시프트 레지스터 회로(141a)의 회로 구성과 마찬가지이다.
여기서, 제3 실시예에서는, 출력측 회로부(141b) 및 입력측 회로부(141c)에 설치된 n 채널 트랜지스터 NT1∼NT8과, 용량 C1 및 C2를 구성하는 n 채널 트랜지스터는 전부 n형의 M0S 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다. 이하, n 채널 트랜지스터 NT1∼NT8은 각각 트랜지스터 NT1∼NT8이라고 칭한다.
또한, 제3 실시예에서는, 트랜지스터 NT3, NT4, NT7 및 NT8은, 도 9에 도시하는 바와 같이, 각각 서로 전기적으로 접속된 2개의 게이트 전극(96 및 97)을 갖도록 형성되어 있다. 구체적으로는, 한쪽 게이트 전극(96) 및 다른 쪽 게이트 전극(97)은 각각 한쪽 채널 영역(96c) 및 다른 쪽 채널 영역(97c) 상에 게이트 절연막(95)을 통하여 형성되어 있다. 그리고, 한쪽 채널 영역(96c)은 한쪽 n형 저농도 불순물 영역(n-)과 n형 고농도 불순물 영역(n+)을 갖는 LDD(Lightly Doped Drain) 구조의 n형 소스 영역(96a)과, 한쪽 LDD 구조의 n형 드레인 영역(96b)에 끼워지도록 형성되어 있고, 다른 쪽 채널 영역(97c)은 다른 쪽 LDD 구조의 n형 소스 영역(97a)과, 다른 쪽 LDD 구조의 n형 드레인 영역(97b)에 끼워지도록 형성되어 있다. 또한, n형 드레인 영역(96b)과 n형 소스 영역(97a)은 공통의 n형 고농도 불순물 영역(n+)을 갖고 있다.
또한, 제3 실시예에서는, 도 8에 도시하는 바와 같이, 트랜지스터 NT1의 드레인에는 인에이블 신호선(HENB1)이 접속되어 있다. 이에 따라, 트랜지스터 NT1의 드레인에는 인에이블 신호 HENB1이 공급된다. 또한, 트랜지스터 NT2, NT3, NT6 및 NT7의 소스는 각각 마이너스측 전위 HVSS에 접속되어 있음과 함께, 트랜지스터 NT5의 드레인은 플러스측 전위 HVDD에 접속되어 있다.
이 제3 실시예에 따른 시프트 레지스터 회로(141a)의 이들 이외의 부분의 구성은 상술한 제1 실시예에 따른 시프트 레지스터 회로(41a)(도 2 참조)와 마찬가지이다.
또한, 수평 스위치(13)는 복수의 스위치 트랜지스터 NT30, NT31 및 NT32를 포함하고 있다. 이 스위치 트랜지스터 NT30∼NT32는 각각 12개의 n 채널 트랜지스터를 갖고 있다. 이 스위치 트랜지스터 NT30∼NT32의 각각의 12개의 n 채널 트랜지스터의 게이트는 각각 1단째∼3단째의 시프트 레지스터 회로(141a∼143a)의 출력 SR1, SR2 및 SR3에 접속되어 있음과 함께, 소스는 각각 각 단의 드레인선에 접속되어 있다. 또한, 스위치 트랜지스터 NT30∼NT32의 각각의 12개의 n 채널 트랜지스터의 드레인은 각각 별개의 비디오 신호선 Video에 접속되어 있다. 또한, 적(R), 녹(G) 및 청(B)의 각각에 대응하는 3개의 비디오 신호선 Video를 1조로 하여, 4조(12개)의 비디오 신호선 Video가 각 단의 스위치 트랜지스터 NT30∼NT32에 각각 접속되어 있다. 이에 따라, 1단의 시프트 레지스터 회로의 출력에 의해 4조의 RGB(12개)의 비디오 신호선 Video에 연결되는 12개의 n 채널 트랜지스터가 구동되기 때문에, 예를 들면 1단의 시프트 레지스터 회로의 출력에 의해 1조의 RGB(3개) 의 비디오 신호선 Video에 연결되는 3개의 n 채널 트랜지스터를 구동하는 구성에 비해, 시프트 레지스터 회로의 수가 1/4로 된다. 이 때문에, 1단의 시프트 레지스터 회로의 출력에 의해서 1조의 RGB(3개)의 비디오 신호선 Video에 연결되는 3개의 n 채널 트랜지스터를 구동하는 구성에 비해, 소비 전력이 저감된다.
도 10은 도 8에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 10을 참조하면, 이 제3 실시예에 따른 시프트 레지스터 회로에서는, 도 4에 도시한 제1 실시예에 따른 시프트 레지스터 회로의 타이밍차트의 클럭 신호 HCLK1, HCLK2, 스타트 신호 HST, 인에이블 신호 HENB1 및 HENB2의 H 레벨과 L 레벨을 반전시킨 파형의 신호를, 각각 클럭 신호 HCLK1, HCLK2, 스타트 신호 HST, 인에이블 신호 HENB1 및 HENB2로서 입력한다. 이에 따라, 제3 실시예에 따른 액정 표시 장치의 시프트 레지스터 회로로부터는, 도 4에 도시한 제1 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 SR1∼SR4의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제3 실시예에 따른 시프트 레지스터 회로 이외의 동작은 상술한 제1 실시예에 따른 시프트 레지스터 회로(41a)와 마찬가지이다.
제3 실시예에서는, 상술한 바와 같이 구성함으로써, H 드라이버(14)를 포함하는 액정 표시 장치의 소비 전류의 증가나 스캔 특성의 저하를 억제할 수 있는 등의 상술한 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제4 실시예)
도 11은 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성 하는 시프트 레지스터 회로의 회로도이다. 이 제4 실시예에서는, 게이트선을 구동(주사)하기 위한 V 드라이버를 n 채널 트랜지스터로 구성하는 예에 대하여 설명한다.
도 11을 참조하면, V 드라이버(15)의 내부에는, 복수의 시프트 레지스터 회로(151a 및 152a)가 설치되어 있다. 또한, 도 11에서는, 도면의 간략화를 위해, 2단의 시프트 레지스터 회로(151a 및 152a)만 도시하고 있다. 또한, 1단째의 시프트 레지스터 회로(151a)는 출력측 회로부(151b)와, 1개째의 회로부(1511c), 2개째의 회로부(1512c) 및 3개째의 제1 회로부(1513c)로 구성되어 있다.
또한, 출력측 회로부(151b)는 트랜지스터 NT1, NT2 및 NT3와, 다이오드 접속된 트랜지스터 NT4와, n 채널 트랜지스터의 소스-드레인 사이를 접속함으로써 형성된 용량 C1을 포함하고 있다. 또한, 1개째의 회로부(1511c)는 상술한 출력측 회로부(151b)의 트랜지스터 NT1, NT2, NT3 및 NT4와, 용량 C1과 각각 대응하는 트랜지스터 NT5, NT6, NT7 및 NT8과, 용량 C2를 포함하고 있다.
여기서, 제4 실시예에서는, 출력측 회로부(151b) 및 1개째의 회로부(1511c)에 설치된 트랜지스터 NT1∼NT8과, 용량 C1 및 C2를 구성하는 트랜지스터는 전부 n형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
또한, 제4 실시예에서는, 트랜지스터 NT3, NT4, NT7 및 NT8은 각각 도 9에 도시한 제3 실시예와 마찬가지로, 서로 전기적으로 접속된 2개의 게이트 전극을 갖도록 형성되어 있다.
또한, 제4 실시예에서는, 도 11에 도시하는 바와 같이, 트랜지스터 NT1의 드레인은 인에이블 신호선(VENB)에 접속되어 있다. 이에 따라, 트랜지스터 NT1의 드레인에는, 인에이블 신호선(VENB)으로부터 인에이블 신호 VENB가 공급된다. 또한, 트랜지스터 NT2, NT3, NT6 및 NT7의 소스는 각각 마이너스측 전위 VVSS에 접속되어 있음과 함께, 트랜지스터 NT5의 드레인은 플러스측 전위 VVDD에 접속되어 있다.
또한, 1단째의 시프트 레지스터 회로(151a)의 2개째의 회로부(1512c)와 3개째의 회로부(1513c)의 회로 구성은 1개째의 회로부(1511c)의 회로 구성과 마찬가지이다. 또한, 2단째의 시프트 레지스터 회로(152a)는 출력측 회로부(152b)와, 1개째의 회로부(1521c), 2개째의 회로부(1522c) 및 3개째의 회로부(1523c)로 구성되어 있다. 그리고, 2단째의 시프트 레지스터 회로(152a)의 회로 구성은 상술한 1단째의 시프트 레지스터 회로(151a)의 회로 구성과 마찬가지이다.
이 제4 실시예에 따른 시프트 레지스터 회로(151a 및 152a)의 상기 이외의 부분의 구성은 상술한 제2 실시예에 따른 시프트 레지스터 회로(51a)(도 5 참조)와 마찬가지이다.
도 12는 도 11에 도시한 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로의 타이밍차트이다. 도 12를 참조하면, 이 제4 실시예에 따른 V 드라이버의 시프트 레지스터 회로에서는, 도 6에 도시한 제2 실시예에 따른 시프트 레지스터 회로의 타이밍차트의 클럭 신호 VCLK1, VCLK2, 스타트 신호 VST 및 인에이블 신호 VENB의 H 레벨과 L 레벨을 반전시킨 파형의 신호를, 각각 클럭 신호 VCLK1, VCLK2, 스타트 신호 VST 및 인에이블 신호 VENB로서 입력한다. 이에 따라, 제4 실시예에 따른 액정 표시 장치의 V 드라이버의 시프트 레지스터 회로로부터는, 도 6에 도시한 제2 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 Gate1 및 Gate2의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제4 실시예에 따른 시프트 레지스터 회로 이외의 동작은 상술한 제2 실시예에 따른 시프트 레지스터 회로(51a)와 마찬가지이다.
제4 실시예에서는, 상술한 바와 같이 구성함으로써, V 드라이버(15)를 포함하는 액정 표시 장치의 소비 전류의 증가나 스캔 특성의 저하를 억제할 수 있는 등의 상술한 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제5 실시예)
도 13은 본 발명의 제5 실시예에 따른 유기 EL 표시 장치를 도시한 평면도이다. 도 13을 참조하여, 이 제5 실시예에서는 본 발명을 유기 EL 표시 장치에 적용하는 예에 대하여 설명한다.
이 제5 실시예의 유기 EL 표시 장치에서는, 도 13에 도시하는 바와 같이, 기판(70) 상에 표시부(21)가 설치되어 있다. 또한, 도 13의 표시부(21)에는, 1 화소분의 구성을 나타내고 있다. 또한, 표시부(21)에 매트릭스 형상으로 배치된 각 화소(22)는 2개의 p 채널 트랜지스터(22a 및 22b)(이하, 트랜지스터(22a 및 22b)라고 칭함)와, 보조 용량(22c)과, 양극(22d)과, 음극(22e)과, 양극(22d)과 음극(22e) 사이에 협지된 유기 EL 소자(22f)로 구성되어 있다. 트랜지스터(22a)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(22a)의 소스는 드레인선에 접속되어 있다. 또한, 트랜지스터(22a)의 드레인에는 보조 용량(22c) 및 트랜지스터(22b)의 게이트가 접속되어 있다. 또한, 트랜지스터(22b)의 드레인은 양극(22d)에 접속되어 있다. 또한, H 드라이버(4) 내부의 회로 구성은 도 2에 도시한 p 채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 H 드라이버(4)의 구성과 마찬가지이다. 또한, V 드라이버(5) 내부의 회로 구성은 도 5에 도시한 p 채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 V 드라이버(5)의 구성과 마찬가지이다. 제5 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은 도 1에 도시한 제1 실시예에 따른 액정 표시 장치와 마찬가지이다.
제5 실시예에서는, 상술한 바와 같이 구성함으로써, H 드라이버(4) 및 V 드라이버(5)를 포함하는 유기 EL 표시 장치의 소비 전류의 증가나 스캔 특성의 저하를 억제할 수 있는 등의 상술한 제1 및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제6 실시예)
도 14는 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도이다. 도 14를 참조하여, 이 제6 실시예에서는 본 발명을 유기 EL 표시 장치에 적용하는 예에 대하여 설명한다.
이 제6 실시예의 유기 EL 표시 장치에서는, 도 14에 도시하는 바와 같이, 기판(80) 상에, 표시부(31)가 설치되어 있다. 또한, 도 14의 표시부(31)에는, 1 화소분의 구성을 나타내고 있다. 또한, 표시부(31)에 매트릭스 형상으로 배치된 각 화소(32)는 2개의 n 채널 트랜지스터(32a 및 32b)(이하, 트랜지스터(32a 및 32b)라고 칭함)와, 보조 용량(32c)과, 양극(32d)과, 음극(32e)과, 양극(32d)과 음극(32e) 사이에 협지된 유기 EL 소자(32f)로 구성되어 있다. 트랜지스터(32a)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(32a)의 드레인은 드레인선에 접속되어 있다. 또한, 트랜지스터(32a)의 소스에는 보조 용량(32c) 및 트랜지스터(32b)의 게이트가 접속되어 있다. 또한, 트랜지스터(32b)의 소스는 양극(32d)에 접속되어 있다. 또한, H 드라이버(14) 내부의 회로 구성은 도 8에 도시한 n 채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 H 드라이버(14)의 구성과 마찬가지이다. 또한, V 드라이버(15) 내부의 회로 구성은 도 11에 도시한 n 채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 V 드라이버(15)의 구성과 마찬가지이다. 제6 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은 도 7에 도시한 제3 실시예에 따른 액정 표시 장치와 마찬가지이다.
제6 실시예에서는, 상술한 바와 같이 구성함으로써, H 드라이버(14) 및 V 드라이버(15)를 포함하는 유기 EL 표시 장치의 소비 전류의 증가나 스캔 특성의 저하를 억제할 수 있는 등의 상술한 제3 및 제4 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 금회 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상술한 실시예의 설명이 아니라, 특허청구범위에 의해서 나타나고, 또한 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상술한 실시예에서는, 본 발명을 액정 표시 장치 및 유기 EL 표시 장치에 적용한 예를 나타내었지만, 본 발명은 이것에 한하지 않고, 액정 표시 장치 및 유기 EL 표시 장치 이외의 표시 장치에도 적용 가능하다.
또한, 상술한 실시예에서는, 본 발명의 신호선의 일례로서 인에이블 신호선을 이용한 예를 나타내었지만, 본 발명은 이것에 한하지 않고, 인에이블 신호선 이외의 신호선을 이용하여도 된다.
또한, 상술한 제1∼제4 실시예에서는, H 드라이버 또는 V 드라이버 중 어느 한쪽에만 본 발명의 시프트 레지스터 회로를 적용한 예를 나타내었지만, 본 발명은 이것에 한하지 않고, H 드라이버 및 V 드라이버의 양쪽에 본 발명에 따른 시프트 레지스터 회로를 적용하도록 하여도 된다. 이 경우에는, 소비 전류를 보다 저감할 수 있다.
또한, 상술한 실시예에서는, 출력측의 제1 회로부에 제1 트랜지스터의 게이트와 소스 사이에 접속된 제1 용량을 설치하였지만, 본 발명은 이것에 한하지 않고, 출력측의 제1 회로부에 제1 용량을 설치하지 않고서, 트랜지스터 PT1의 MOS 용량만을 용량으로서 기능시키도록 하여도 된다.
본 발명에 따르면, 소비 전류가 증가하는 것을 억제하는 것이 가능한 표시 장치가 제공된다.

Claims (13)

  1. 표시 장치에 있어서,
    제1 전위와 제2 전위로 전환되는 신호를 공급하는 신호선에 소스/드레인 중 한쪽이 접속되고, 클럭 신호선으로부터 공급되는 클럭 신호에 응답하여 온 함과 함께, 적어도 상기 클럭 신호에 응답하여 온 하는 기간에 상기 신호선으로부터 상기 소스/드레인 중 한쪽에 상기 제1 전위의 신호가 공급되는 제1 도전형의 제1 트랜지스터와, 소스/드레인 중 한쪽이 상기 제1 트랜지스터의 상기 소스/드레인 중 다른 쪽에 접속되며, 소스/드레인 중 다른 쪽이 제1 전위측에 접속된 제1 도전형의 제2 트랜지스터와, 게이트가 상기 제2 트랜지스터의 게이트에 접속되고, 소스/드레인 중 한쪽이 상기 제1 트랜지스터의 게이트에 접속되고, 소스/드레인 중 다른 쪽이 상기 제1 전위측에 접속되고, 상기 제2 트랜지스터가 온 상태일 때에 상기 제1 트랜지스터를 오프 상태로 하기 위한 제1 도전형의 제3 트랜지스터를 갖는 출력측의 제1 회로부를 포함하는 시프트 레지스터 회로를 구비한 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 출력측의 제1 회로부는 상기 제1 트랜지스터의 게이트와 소스 사이에 접속된 제1 용량을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 시프트 레지스터 회로는 드레인선을 구동하기 위한 시프트 레지스터 회로를 포함하고,
    상기 클럭 신호선은 소정 단의 상기 시프트 레지스터 회로의 제1 트랜지스터의 게이트에 제1 클럭 신호를 공급하는 제1 클럭 신호선과, 상기 소정 단의 다음 단의 상기 시프트 레지스터 회로의 제1 트랜지스터의 게이트에 상기 제1 클럭 신호와 타이밍이 다른 제2 클럭 신호를 공급하는 제2 클럭 신호선을 포함하고,
    상기 신호선은 상기 제1 클럭 신호선이 접속되는 상기 소정 단의 시프트 레지스터 회로의 적어도 상기 제1 트랜지스터에 상기 제1 전위의 신호를 공급하는 제1 신호선과, 상기 제2 클럭 신호선이 접속되는 상기 다음 단의 시프트 레지스터 회로의 적어도 상기 제1 트랜지스터에 상기 제1 전위의 신호를 공급하는 제2 신호선을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 시프트 레지스터 회로는 게이트선을 구동하기 위한 시프트 레지스터 회로를 포함하고,
    상기 신호선으로부터 상기 제1 전위의 신호가 공급되는 소정 기간, 상기 제1 트랜지스터를 통하여 상기 제1 전위의 신호가 상기 게이트선에 출력되는 것을 특징으로 하는 표시 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제3 트랜지스터는 서로 전기적으로 접속된 2개의 게이트 전극을 갖는 것을 특징으로 하는 표시 장치.
  6. 제1항 또는 제2항에 있어서,
    적어도 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 p형의 전계 효과형 트랜지스터인 것을 특징으로 하는 표시 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 출력측의 제1 회로부는, 상기 제1 트랜지스터의 게이트와, 상기 클럭 신호를 공급하는 클럭 신호선 사이에 접속되고, 서로 전기적으로 접속된 2개의 게이트 전극을 갖는 다이오드 접속된 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 시프트 레지스터 회로는, 소스/드레인 중 한쪽이 제2 전위측에 접속되고, 상기 클럭 신호에 응답하여 온 하는 제1 도전형의 제5 트랜지스터와, 소스/드레인 중 한 쪽이 상기 제5 트랜지스터의 상기 소스/드레인 중 다른 쪽에 접속되고, 소스/드레인 중 다른 쪽이 상기 제1 전위측에 접속된 제1 도전형의 제6 트랜지스터와, 게이트가 상기 제6 트랜지스터의 게이트에 접속되고, 소스/드레인 중 한 쪽이 상기 제5 트랜지스터의 게이트에 접속되고, 소스/드레인 중 다른 쪽이 상기 제1 전위측에 접속되고, 상기 제3 트랜지스터가 온 상태일 때에 오프 상태로 됨과 함께, 상기 제5 트랜지스터가 온 상태일 때에 상기 제6 트랜지스터를 오프 상태로 하기 위한 제1 도전형의 제7 트랜지스터를 갖는 출력측 이외의 제2 회로부를 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서,
    상기 제5 트랜지스터의 게이트와 소스 사이에는 제2 용량이 접속되어 있는 것을 특징으로 하는 표시 장치.
  10. 제8항에 있어서,
    상기 제7 트랜지스터는 서로 전기적으로 접속된 2개의 게이트 전극을 갖는 것을 특징으로 하는 표시 장치.
  11. 제8항에 있어서,
    상기 출력측 이외의 제2 회로부는, 상기 제5 트랜지스터의 게이트와, 상기 클럭 신호를 공급하는 클럭 신호선 사이에 접속되고, 서로 전기적으로 접속된 2개의 게이트 전극을 갖는 다이오드 접속된 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제8항에 있어서,
    적어도 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터 및 상기 제7 트랜지스터는 p형의 전계 효과형 트랜지스터인 것을 특징으로 하는 표시 장치.
  13. 제1항 또는 제2항에 있어서,
    상기 시프트 레지스터 회로는 드레인선을 구동하기 위한 시프트 레지스터 회로, 및 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용되어 있는 것을 특징으로 하는 표시 장치.
KR1020040113205A 2003-12-25 2004-12-27 표시 장치 KR100659214B1 (ko)

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