JP3741961B2 - 駆動回路、及びアクティブマトリクスパネル - Google Patents
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Description
【産業上の利用分野】
本発明は液晶表示パネルなどのアクティブマトリクスパネルに関し、特に、その駆動回路側の構造技術に関する。
【0002】
【従来の技術】
液晶の配向状態などを利用して情報を表示するフラット型表示パネルのうち、アクティブマトリクス方式の液晶表示パネルにおいては、その全体構成を図13にブロック図で示すように、画素マトリクス22,ソース線駆動回路12およびゲート線駆動回路21が同一の透明基板11の上に形成されて、表示装置の小型化,高精細化および低コスト化が図られている。ここで、ソース線駆動回路12はシフトレジスタ13,サンプルホールド回路17,18,19およびビデオ信号線14,15,16を有する一方、ゲート線駆動回路21はシフトレジスタ20および必要に応じてバッファ回路23を有する。また、画素マトリクス22は、ソース線駆動回路12に接続された複数のソース線26,27,28・・・と、ゲート線駆動回路21に接続された複数のゲート線24,25・・・と、これらのゲート線およびソース線の交点に形成された複数の画素32,33・・・とを有し、各画素32,33・・・には薄膜トランジスタ(TFT)29と液晶セル30とを有する。さらに、ソース線駆動回路12の側には、そのシフトレジスタ13にクロック信号を入力すべきクロック信号線34が配置されている一方、ゲート線駆動回路21の側には、そのシフトレジスタ20にクロック信号を入力すべきクロック信号線37が配置されている。なお、35,38はソース線駆動回路12およびゲート線駆動回路21にスタート信号を入力するスタート信号線である。
【0003】
ここで、シフトレジスタ13,20は、1ビット当たり、図14(a)に示すように、クロック信号CKAのうちのクロック信号CLAで駆動される単位シフトレジスタ1a、またはクロック信号CLAと逆相のクロック信号CLA*で駆動される単位シフトレジスタ1bで構成され、これらの単位シフトレジスタ1a,1bがシフト方向に交互に配置されている。これらの単位シフトレジスタ1a,1bのうち、単位シフトレジスタ1aは1つのインバータ2と2つのクロックドインバータ3a,4aで構成され、単位シフトレジスタ1bは1つのインバータ2と2つのクロックドインバータ3b,3aで構成されている。そのうち、インバータ2は、図14(b)に示すように、p型TFT201とn型TFT202とからなるCMOS構造になっている。また、クロックドインバータ3a,4aは、図14(c)に示すように、p型TFT301a,302aとn型TFT401a,402aとから構成されてクロック信号CLAで駆動可能になっているのに対して、クロックドインバータ3b,4bは、図14(d)に示すように、p型TFT301b,302bとn型TFT401b,402bとから構成されて逆相のクロック信号CLA*で駆動可能になっている。
【0004】
このため、従来のアクティブマトリクスパネルにおいては、たとえば、図15に示すように、ソース線駆動回路80のシフトレジスタ81のうち、クロックドインバータ3a,4aのp型TFT301a,302aとn型TFT401a,402aとは、基板の外周縁側(矢印Xの方向)から画素マトリクスの形成領域側(矢印Yの方向)に向かって配置された2列の薄膜トランジスタ形成領域803a,804aにそれぞれ形成されている。
【0005】
【発明が解決しようとする課題】
このような構成の液晶表示パネルにおいては、その表示品位を高める目的に、画素ピッチを狭小化して画素の微細化が図られつつあるが、その画素ピッチはソース線駆動回路80の単位セルのピッチP11に規定された状態にある。ここで、シフトレジスタ81のクロックドインバータ3a,4aは4つのTFTで構成されているのに対して、アナログスイッチ部85は、ソース線駆動回路80の単位セル毎にn型TFT85a,85b・・・のみで構成され、また、バッファ回路87のインバータ回路87a,87bは、それぞれ相補型TFTで構成されているため、ソース線駆動回路80の単位セルのピッチP11はTFTの形成密度が高いシフトレジスタ81における単位シフトレジスタの形成ピッチP12に規定されている。
【0006】
しかしながら、従来のアクティブマトリクスパネルにおいては、シフトレジスタ81の構造上の制約があって、ソース線駆動回路80の単位セルのピッチP11(画素ピッチ)を狭小化できないという問題点がある。すなわち、シフトレジスタ81の製造プロセスのうちのイオン打ち込み工程において、薄膜トランジスタ形成領域803a,804aのうち、導電型の異なるp型TFT301a,302aとn型TFT401a,402aとを形成する領域には逆導電型の不純物をそれぞれ導入する必要があるため、p型TFT301a,302aとn型TFT401a,402aとの間に所定の間隔、たとえば、10数μm以上の間隔を設ける必要がある。従って、いずれの薄膜トランジスタ形成領域803a,804aも、その基板の辺方向(矢印Zの方向)における長さ寸法が長くなってしまう。
【0007】
また、ソース線駆動回路の動作速度を向上する目的に、図16に示すソース線駆動回路90のように、そのシフトシフトレジスタ91に対して基板の外周縁側(矢印Xの方向)に2系列のクロック信号線93,94を設ける一方、そこから供給されるクロック信号CKA,CKBによってシフトシフトレジスタ91を2系列駆動可能なように、シフトレジスタ91をA系列のシフトレジスタ91aおよびB系列のシフトレジスタ91bに2系列化する場合がある。しかしながら、この場合であっても、基板の外周縁側(矢印Xの方向)の薄膜トランジスタ形成領域903aおよび画素マトリクスの形成領域側(矢印Yの方向)の薄膜トランジスタ形成領域903bはイオン打ち込み工程における制約上、導電型の異なるp型TFTとn型TFTとの間に10数μm以上の間隔を設ける必要があるため、いずれの薄膜トランジスタ形成領域903a,904aも、基板の辺方向(矢印Zの方向)における長さ寸法が長くなってしまう。従って、シフトレジスタ91における単位シフトレジスタの形成ピッチP12を狭小化することができない。なお、図16において、クロック信号線93,94は、それぞれ、クロック信号CLA,CLBをシフトレジスタ91に対して供給するクロック信号線931,941と、クロック信号CLA,CLBに対して逆相のクロック信号CLA*,CLB*をシフトレジスタ91に供給するクロック信号線932,942とから構成され、かつ、クロック信号CKA(CLA,CLA*)とクロック信号CKB(CLB,CLB*)とは互いに90°のずれをもっている。
【0008】
以上の問題点に鑑みて、本発明の課題は、シフトレジスタを構成する薄膜トランジスタの配置構造を最適化して、駆動回路側の単位セルを狭ピッチ化可能なアクティブマトリクスパネルを実現することにある。
【0009】
【課題を解決するための手段】
本発明の第1の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、当該駆動回路は複数の単位シフトレジスタを備えるシフトレジスタを有し、前記単位シフトレジスタは、第1のクロックドインバータと、第2のクロックドインバータと、インバータ回路と、前記各クロックドインバータに電源を供給する第1の電源線および第2の電源線とを有し、前記各クロックドインバータを構成するトランジスタは、第1導電型トランジスタ形成領域と第2導電型トランジスタ形成領域に形成され、かつ、同導電型のトランジスタ同士が組として前記第1導電型トランジスタ形成領域及び前記第2導電型トランジスタ形成領域に分けて形成され、前記第1導電型トランジスタ形成領域は電源が供給される前記第1の電源線側に偏在し、前記第2導電型トランジスタ形成領域は、電源が供給される前記第2の電源線側に偏在し、かつ、前記各クロックドインバータを構成する異なる導電型トランジスタのうち、互いにドレインが接続されるトランジスタは近接して配置され、さらに前記第1のクロックドインバータの第1導電型トランジスタ形成領域と、前記第2のクロックドインバータの第1導電型トランジスタ形成領域とは近接して配置され、前記第1及び第2のクロックドインバータにおける前記互いにドレインが接続される異なる導電型トランジスタのドレインの接続孔は、前記基板の外周縁側から前記画素領域に向かって同一線上に位置することを特徴とする。
【0010】
本発明の第2の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、複数の単位シフトレジスタを含み、前記単位シフトレジスタは、第1のクロック信号により制御され、前記外周縁の側から前記画素領域の側に延びている第1の電源線に接続された第1の回路と、第2のクロック信号により制御され、前記外周縁の側から前記画素領域の側に延びている第2の電源線に接続された第2の回路と、を有し、前記第1の回路及び前記第2の回路は、前記第1の回路に接続された第1の電源線と前記第2の回路に接続された第2の電源線とにより規定されるピッチ幅内に配置されており、前記第1導電型トランジスタ形成領域にある第1導電型トランジスタと前記第2導電型トランジスタ形成領域にある第2導電型トランジスタとを接続されために設けられた複数の接続孔は、前記外周縁の側から前記画素領域の側に向かって同一線上に位置していること、を特徴としている。
【0011】
本発明の第3の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、複数の単位シフトレジスタを含み、前記単位シフトレジスタは第1のクロック信号により制御される第1の回路と、第2のクロック信号により制御される第2の回路と、を有し、前記第1の回路及び前記第2の回路は、前記第1の回路に接続された第1の電源線と前記第2の回路に接続された第2の電源線とのより規定されるピッチ幅内に配置されており、前記第1の回路の第1導電型トランジスタ形成領域は前記ピッチ幅の前記第1の電源線側に偏在して配置され、前記第2の回路の第2導電型トランジスタ形成領域は前記ピッチ幅の前記第2の電源線側に偏在して配置され、前記第1導電型トランジスタ形成領域及び前記第2導電型トランジスタ形成領域は前記外周縁の側から前記画素領域の側に向かって互いに異なる列に配置され、前記第1導電型トランジスタ形成領域にある第1導電型トランジスタと前記第2導電型トランジスタ形成領域にある第2導電型トランジスタとを接続されために設けられた複数の接続孔が、同一線上に位置していることを特徴としている。
【0012】
本発明の第4の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、複数の単位シフトレジスタを含み、
前記単位シフトレジスタはクロックドインバータを含み、前記クロックドインバータは、前記外周縁の側から前記画素領域の側に延びた第1の電源線に接続された第1の第1導電型トランジスタと、前記外周縁の側から前記画素領域の側に延びた第2の電源線に接続された第1の第2導電型トランジスタと、前記第1の第1導電型トランジスタに接続された第2の第1導電型トランジスタと、前記第2の第1導電型トランジスタ及び前記第1の第2導電型トランジスタに接続された第2の第2導電型トランジスタと、を含み、前記第1の第1導電型トランジスタと前記第2の第1導電型トランジスタと前記第1の第2導電型トランジスタと前記第2の第2導電型トランジスタとは、前記第1の電源線と前記第2の電源線とに挟まれて形成され、前記第2の第1導電型トランジスタと前記第2の第2導電型トランジスタとを接続するために設けられた複数の接続孔は、前記第1の電源線と平行な方向で同一直線上となるように設けられていること、を特徴としている。
【0013】
本発明の第5の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、複数の単位シフトレジスタを含み、
前記単位シフトレジスタはクロックドインバータを含み、前記クロックドインバータは、前記外周縁の側から前記画素領域の側に延びた第1の電源線に接続された第1の第1導電型トランジスタと、前記外周縁の側から前記画素領域の側に延びた第2の電源線に接続された第1の第2導電型トランジスタと、前記第1の第1導電型トランジスタに接続された第2の第1導電型トランジスタと、前記第2の第1導電型トランジスタ及び前記第1の第2導電型トランジスタに接続された第2の第2導電型トランジスタと、を含み、前記第1の第1導電型トランジスタ及び前記第2の第1導電型トランジスタは、前記単位シフトレジスタの形成領域の第1列に形成され、前記第1の第2導電型トランジスタ及び前記第2の第導電型トランジスタは、前記単位シフトレジスタの形成領域の第2列に形成され、前記第1列は、前記外周縁の側から前記画素領域の側に向かって、前記第2列とは異なる列であり、前記第1の第1導電型トランジスタと前記第2の第1導電型トランジスタと前記第1の第2導電型トランジスタと前記第2の第2導電型トランジスタとは、前記第1の電源線と前記第2の電源線とに挟まれて形成され、前記第2の第1導電型トランジスタと前記第2の第2導電型トランジスタとを接続するために設けられた接続孔は、前記第1の電源線と平行な方向で同一直線上となるように設けられていること、を特徴としている。
本発明の第6の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、複数のクロックドインバータを含み、
前記クロックドインバータは、前記外周縁の側から前記画素領域の側に延びた第1の電源線に接続された第1の第1導電型トランジスタと、前記外周縁の側から前記画素領域の側に延びた第2の電源線に接続された第1の第2導電型トランジスタと、前記第1の第1導電型トランジスタに接続された第2の第1導電型トランジスタと、前記第2の第1導電型トランジスタ及び前記第1の第2導電型トランジスタに接続された第2の第2導電型トランジスタと、を含み、前記第1の第1導電型トランジスタと前記第2の第1導電型トランジスタは第1列に形成され、前記第1の第2導電型トランジスタと前記第2の第導電型トランジスタは第2列に形成され、前記第1列は、前記外周縁の側から前記画素領域の側に向かって、前記第2列とは異なる列であり、前記第1の第1導電型トランジスタと前記第2の第1導電型トランジスタと前記第1の第2導電型トランジスタと前記第2の第2導電型トランジスタとは、前記第1の電源線と前記第2の電源線とに挟まれて形成され、前記第2の第1導電型トランジスタと前記第2の第2導電型トランジスタとを接続するために設けられた接続孔は、前記第1の電源線と平行な方向で同一直線上となるように設けられていること、を特徴としている。
本発明の第7の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、複数の単位シフトレジスタを含み、前記単位シフトレジスタは、第1のクロック信号により制御される第1の回路と、第2のクロック信号により制御される第2の回路と、を有し、前記第1の回路及び前記第2の回路は、前記第1の回路に接続された第1の電源線と前記第2の回路に接続された第2の電源線とにより規定されるピッチ幅内に配置されており、前記第1導電型トランジスタ形成領域にある第1導電型トランジスタと前記第2導電型トランジスタ形成領域にある第2導電型トランジスタとを接続されために設けられた、該第1導電型トランジスタに対する第1の接続孔と該第2導電型トランジスタに対する第2の接続孔とは、前記外周縁の側から前記画素領域の側に向かって同一線上に配置されており、 前記第1導電型トランジスタ形成領域は前記第1の電源線と前記第1の接続孔とにより挟まれて形成されており、前記第2導電型トランジスタ形成領域は前記第2の電源線と前記第2の接続孔とにより挟まれて形成されていること、を特徴としている。
本発明のアクティブマトリクスパネルは、上記の駆動回路を備えている。
本発明の表示パネルは、上記の駆動回路を備えている。
【0014】
【作用】
上記手段を講じた本発明に係るアクティブマトリクスパネルにおいて、ソース線駆動回路またはゲート線駆動回路のシフトレジスタでは、そのクロックドインバータ回路を構成する第1導電型および第2導電型の薄膜トランジスタを、同じクロックドインバータ回路の同じ導電型の薄膜トランジスタ毎に、基板の外周縁側から画素マトリクスの形成領域側に向かって配置された4列の薄膜トランジスタ形成領域に形成してあり、これらの薄膜トランジスタ形成領域のうち、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域同士の一方端側同士を互いに近接させる一方、それらの他方端側を互いに反対方向に向けてあるため、導電型の異なる薄膜トランジスタの形成領域同士を基板の外周縁側から画素マトリクスの形成領域側の方向でも分離してある。従って、導電型の異なる薄膜トランジスタの形成領域同士は、近接し合った状態のままで、互いに異なる領域に偏在している。それ故、薄膜トランジスタを形成するにあたっての支障がなく、しかも、回路要素の形成密度が高いシフトレジスタの形成ピッチを狭小化できる。その結果、駆動回路の単位セルのピッチを狭小化して、画素マトリクスを微細化できる。
【0015】
さらに、シフトレジスタ形成領域を基板の外周縁側の第1のシフトレジスタ形成領域と画素マトリクスの形成領域側の第2のシフトレジスタ形成領域とに分割した場合には、駆動回路の単位セルのピッチを実質的に狭ピッチ化できるので、画素マトリクスを微細化できる。
【0016】
【実施例】
つぎに、添付図面を参照して、本発明の実施例について説明する。
【0017】
〔実施例1〕
図1は本発明の実施例1に係るアクティブマトリクスパネル(液晶表示パネル)のソース線駆動回路側における薄膜トランジスタおよび配線層の配置を示す構成図、図2はそのブロック図、図3はその回路図である。ここで、本例のアクティブマトリクスパネルの全体構成は、図13に示すブロック図と概ね同様であるため、以下の説明では、ソース線駆動回路の構成についてのみ詳述する。
【0018】
これらの図において、本例のアクティブマトリクスパネルのソース線駆動回路40は、図15に示した従来のソース線駆動回路と同様に、シフトレジスタ40の駆動方式が2系列化されている。ソース線駆動回路40は、画素マトリクスおよびゲート線駆動回路(いずれも、図示せず。)と共に同一の透明基板上に形成されて、画素マトリクスの各画素の表示動作を駆動する。ここで、ソース線駆動回路40は基板の外周縁から画素マトリクスの形成領域までの間に形成されており、本例において、シフトレジスタ41は、基板の外周縁側(矢印Xの方向)の第1のシフトレジスタ形成領域42aと、画素マトリクスの形成領域側(矢印Yの方向)の第2のシフトレジスタ形成領域42bとに、それぞれ、単位シフトレジスタA1,A2,A3・・・からなるA系列のシフトレジスタ41a(第1のシフトレジスタ)と、単位シフトレジスタB1,B2,B3・・・からなるB系列のシフトレジスタ41b(第1のシフトレジスタ)とに分割して形成されている。また、A系列およびB系列のシフトレジスタ41a,41bにクロック信号CKA,CKBを供給するクロック信号線のうち、A系列のシフトレジスタ41aにクロック信号CKAを供給するA系列のクロック信号線43(第1のクロック信号線)は、第1のシフトレジスタ形成領域41aに対して隣接する位置に並列配置され、B系列のシフトレジスタ41bにクロック信号CKBを供給するB系列のクロック信号線44(第2のクロック信号線)は、第2のシフトレジスタ形成領域42bに対して隣接する位置に並列配置されている。ここで、A系列のクロック信号線43は第1のシフトレジスタ形成領域42aに対して基板の外周縁側(矢印Xの方向)に形成され、B系列のクロック信号線44は第2のシフトレジスタ形成領域42bに対して画素マトリクスの形成領域側(矢印Yの方向)に形成されている。さらに、A系列のクロック信号線43とB系列のクロック信号線44とは、対応する第1または第2のシフトレジスタ形成領域42a,42bに対して略等距離を隔てた位置にある。このため、A系列のクロック信号線43とA系列のシフトレジスタ41aとを接続するクロック信号入力線49aと、B系列のクロック信号線44とB系列のシフトレジスタ41bとを接続するクロック信号入力線49bの配線長さが略同寸法、かつ、最短寸法に設計されて、クロック信号CKA,CKBに同期のずれが発生しないようになっている。
【0019】
また、第2のシフトレジスタ形成領域42bに対して画素マトリクスの形成領域側(矢印Yの方向)には、シフトレジスタ41から出力されたビット信号を、サンプルホールド部のアナログスイッチ45の側に向けて送出するためのビット信号出力線46が形成され、その途中位置には、ビット信号を増幅し、また、ビット信号出力線46が交差するB系列のクロック信号線44からのノイズの影響を緩和する機能も発揮するバッファ回路47が、2つのインバータ47a,47bによって構成されている。ここで、B系列のクロック信号線44からのノイズの影響を緩和すべきバッファ回路47としては、多結晶シリコン層で形成された高抵抗のビット信号出力線46に寄生する抵抗Rと、ビット信号出力線46とアルミニウム配線層たるクロック信号線44との間に介在する層間絶縁膜48によって構成される寄生容量Cとを利用してバッファ回路を構成することもできる。
【0020】
また、クロックドゲートなども採用できる。
【0021】
また、本例において、A系列のクロック信号線43は、互いに逆相のクロック信号CLA,CLA*が伝達される2つのクロック信号線431,432から構成され、B系列のクロック信号線44も、互いに逆相のクロック信号CLB,CLB*が伝達される2つのクロック信号線441,442から構成されている。
【0022】
これらのクロック信号線43,44のうち、クロック信号線431,441からは奇数番目の単位シフトレジスタA1,A3・・・,B1,B3・・・にクロック信号CLA,CLBが入力され、クロック信号線432,442からは偶数番目の単位シフトレジスタA2,A4・・・,B2,B4・・・にクロック信号CLA*,CLB*が入力される。ここで、A系列およびB系列のシフトレジスタ41a,41bは、いずれも、図3に示すように、1つのインバータ2と2つのクロックドインバータ3a,4a(クロックドインバータ3b,4b)によって、1ビット分の単位シフトレジスタA1,A2,A3・・・,B1,B2,B3・・・が構成されており、そのうち、奇数番目の単位シフトレジスタA1,A3・・・,B1,B3・・・は、クロック信号CKA,CKBのうち、クロック信号CLA,CLBによって駆動される一方、偶数番目の単位シフトレジスタA2,A4・・・,B2,B4・・・は、クロック信号CKA,CKBのうち、クロック信号CLA,CLBと逆相のクロック信号CLA*,CLB*によって駆動される。ここで、インバータ2は、図1および図14(b)に示すように、p型TFT201とn型TFT202とからなるCMOS構造になっている。また、クロックドインバータ3a,4aは、図1および図14(c)に示すように、2つのp型TFT301a,302aとn型TFT401a,402aとから構成されてクロック信号CLA,CLBで駆動可能になっているのに対して、クロックドインバータ3b,4bは、図1および図14(d)に示すように、2つのp型TFT301b,302bとn型TFT401b,402bとから構成されて逆相のクロック信号CLA*,CLB*で駆動可能になっている。
【0023】
また、A系列のクロック信号線83からのクロック信号CKA(クロック信号CLA,CLA*)の位相と、B系列のクロック信号線84からのクロック信号CKBの位相(クロック信号CLB,CLB*)とは、図4に示すタイミングチャートのように、90°ずらしてある。このため、開始信号DXが入力された以降において、A系列のシフトレジスタ41aの奇数番目の単位シフトレジスタA1,A3・・・は、クロック信号CLAのパルス立ち下がりに対応してビット信号252を出力する一方、A系列のシフトレジスタ41aの偶数番目の単位シフトレジスタA2,A4・・・は、クロック信号CLA*のパルス立ち下がりに対応してビット信号254を出力する。また、B系列のシフトレジスタ41bの奇数番目の単位シフトレジスタB1,B3・・・は、クロック信号CLBのパルス立ち下がりに対応してビット信号253を出力する一方、B系列のシフトレジスタ41bの偶数番目の単位シフトレジスタB2,B4・・・は、クロック信号CLB*のパルス立ち下がりに対応してビット信号255を出力する。そして、ビット信号252〜255に基づいて、アナログスイッチ部45の各アナログスイッチが動作して、Video信号線(video1,video2,video3)からの各ビデオ信号Vを各ソース線にホールドする。このため、シフトレジスタ41の薄膜トランジスタの動作を高周波化することなく、ビット信号の実質的な送出タイミングが高周波化されるので、ソース線駆動回路40の動作速度を高めることができる。
【0024】
このような構成のアクティブマトリクスパネルのソース線駆動回路40における各TFTの配置構造を、図5(a),図5(b)および図6を参照して、説明する。
【0025】
ここで、図5(a)は本例のアクティブマトリクスパネルのソース線駆動回路40のうちのA系列のシフトレジスタ41aの単位シフトレジスタA1における各TFTの配置を示す構成図、図5(b)はその回路図、図6はソース線駆動回路40のうちのB系列のシフトレジスタ41bの単位シフトレジスタB1における各TFTと配線層との配置関係を示す平面図である。
【0026】
図5(a)および図5(b)において、単位シフトレジスタA1は1つのインバータ2と2つのクロックドインバータ3a,4aとを有しているが、いずれのクロックドインバータ3a,4aも、p型TFT301a,302aとn型TFT401a,402aとで構成されている。ここで、p型TFT301a,302aおよびn型TFT401a,402aが形成された各薄膜トランジスタ形成領域300a,300b,300c,300dは、基板の外周縁側から画素マトリクスの形成領域側に向かって4列に配列されており、薄膜トランジスタ形成領域300a,300b,300c,300dのうち、薄膜トランジスタ形成クロックドインバータ3aの側のp型TFT301a,302aが形成された薄膜トランジスタ形成領域300aの一方端と、そのn型TFT401a,402aが形成された薄膜トランジスタ形成領域300bの一方端とは互いに近接し合いながら、それらの間に所定の間隔を設けてあるのに対して、他方端同士は反対方向に位置している。同様に、クロックドインバータ4aの側のp型TFT301a,302aが形成された薄膜トランジスタ形成領域300cの一方端と、そのn型TFT401a,402aが形成された薄膜トランジスタ形成領域300dの一方端とは互いに近接し合いながら、それらの間には所定の間隔を設けてあるのに対して、他方端同士は反対方向に位置している。ここで、異なる導電型のTFTが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させているのは、p型TFT301a,302aおよびn型TFT401a,402aの製造プロセスでは、それらを途中まで一括して形成して、そのうち、シリコン膜にイオン注入する不純物のみを相違させてn型およびp型のTFTを順次形成していくときに、p型の不純物をイオン注入する領域とn型の不純物をイオン注入する領域とが近接しすぎていると、逆の導電型の不純物で汚染され、安定した特性を有するTFTを形成できないためである。しかしながら、その間隔を広げすぎると、結果的には、単位シフトレジスタA1,A2・・・の形成ピッチP2が拡張され、ソース線駆動回路40の単位セルのピッチP1も拡張されてしまう。そこで、本例のアクティブマトリクスパネルのソース線駆動回路40においては、基板の外周縁側(矢印Xの方向)から画素マトリクスの形成領域側(矢印Yの方向)に向かって4列に配列された薄膜トランジスタ形成領域300a〜300dを設け、これらの薄膜トランジスタ形成領域のうち、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域の一方端側同士を互いに近接させている一方、それらの他方端側を互いに反対方向に位置させることによって、異なる導電型のTFTが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させながら、単位シフトレジスタA1の基板の辺方向(矢印Zの方向)の長さ寸法を短縮してある。また、他の単位シフトレジスタA2,A3・・・,B2,B3・・・も同様な構造になっている。たとえば、図6に示すように、単位シフトレジスタB1において、p型TFT302aのドレインに対する接続孔と、n型TFT401aに対する接続孔とは、基板の外周縁側から画素マトリクスの形成領域側に向かって同一線上に位置するまで、薄膜トランジスタ形成領域300aと薄膜トランジスタ形成領域300bとの基板の辺方向に対する間隔および薄膜トランジスタ形成領域300dと薄膜トランジスタ形成領域300cとの基板の辺方向に対する間隔を狭めて、単位シフトレジスタA1,A2・・・,B1,B2・・・形成ピッチP2を狭めてある。また、インバータ2を構成するp型TFT201の形成位置をp型TFT301a,302aが形成された薄膜トランジスタ形成領域300a,300cに対応させていると共に、n型TFT202の形成位置をn型TFT401a,402aが形成された薄膜トランジスタ形成領域300b,300dに対応させて、異なる導電型のTFTが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させている。
【0027】
さらに、本例のアクティブマトリクスパネルのソース線駆動回路40においては、図6のV−V線における断面図を図7に示すように、絶縁性の透明基板11の表面上に形成されたシリコン層103に対し、p型の不純物をイオン注入してクロックドインバータ4aのp型TFT301a,302aを形成してあるが、そのうち、n型TFT301aのソース101aとn型TFT302aのドレイン102aとを共通の高濃度の不純物が導入されたシリコン領域103aで共有化して、その基板の辺方向に対する形成間隔をさらに狭めてある。また、他のTFTにおいても、同じ領域をTFTのソースとドレインとが共有する構造が採用されている。なお、図7において、104a,105aはn型TFT301a,302aの多結晶シリコンで構成されたゲート電極であって、そのうち、ゲート電極104aはそこから延出してクロック信号入力線49bを構成している。一方、106a,107aは、アルミニウム配線層であって、n型TFT401a,402aに対してドレイン電位およびソース電位を供給するソース・ドレイン配線層を構成している。なお、図8には、バッファ回路47およびアナログスイッチ部45における各TFTおよび配線層の配置構造を示してある。この図に示すように、シフトレジスタ41の側において単位シフトレジスタA1,A2・・・,B1,B2・・・の形成ピッチP2が狭小化されたのに対応して、そこからのビット信号出力線46のピッチも狭小化されていると共に、ソース線駆動回路40の単位セルのピッチP1も狭小化されている。
【0028】
以上のとおり、本例のアクティブマトリクスパネルのソース線駆動回路40においては、その単位シフトレジスタA1,A2・・・,B1,B2・・・が基板の外周縁側(矢印Xの方向)から画素マトリクスの形成領域側(矢印Yの方向)までの間に配置された2つのシフトレジスタ形成領域42a,42bに分割して形成してあるため、ソース線駆動回路40の単位セルのピッチP1が小さい。また、ソース線駆動回路40のうち、回路素子の形成密度が高い単位シフトレジスタA1,A2・・・,B1,B2・・・のクロックドシフトレジスタ3a,3b,4a,4bの形成領域においては、それを構成するp型TFT301a,302a,301b,302bおよびn型TFT401a,402a,401b,402bの形成領域を、基板の外周縁側(矢印Xの方向)から画素マトリクスの形成領域側(矢印Yの方向)に向かって4列に配列し、かつ、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域の一方端側同士を互いに近接させている一方、それらの他方端側を互いに反対方向に位置させているため、異なる導電型のTFTが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させながら、単位シフトレジスタA1,A2・・・,B1,B2・・・の基板の辺方向(矢印Zの方向)の長さ寸法を、従来の2/3にまで短縮してある。このため、単位シフトレジスタA1,A2・・・,B1,B2・・・の形成ピッチP2が狭小化されて、ソース線駆動回路40の単位セルのピッチが狭小化されている。このため、ソース線駆動回路40の単位セルのピッチP1に規定される画素マトリクスの画素を微細化して表示の品位を向上することができる。
【0029】
また、シフトレジスタ41にクロック信号CKA(CLA,CLA*),CKB(CLB,CLB*)を供給するA系列およびB系列のクロック信号線43,44のうち、A系列のクロック信号線43を第1のシフトレジスタ形成領域42aに対して隣接する位置に並列配置し、B系列のクロック信号線44を第2のシフトレジスタ形成領域42bに対して隣接する位置に並列配置しているため、各クロック信号線43,44からシフトレジスタ41までのクロック信号入力線49a,49bの配線長さが、略同寸法かつ最短寸法に設計されている。このため、配線抵抗の差または寄生容量の差に起因して、クロック信号CKA,CKBの同期がずれるという問題が発生しないので、シフトレジスタ41が誤動作せず、アクティブマトリクスパネルの信頼性が高い。また、A系列のクロック信号線43は第1のシフトレジスタ形成領域42aに対して基板の外周縁側に形成され、B系列のクロック信号線44は第2のシフトレジスタ形成領域42bに対して画素マトリクスの形成領域側(矢印Yの方向)に形成されているため、第1および第2のシフトレジスタ形成領域42a,42bを、クロック信号入力線49a,49bが通過していないので、単位シフトレジスタA1,B1,A2,B2・・・をさらに近接し合う状態で形成できる。
【0030】
〔実施例2〕
図9は本発明の実施例2に係るアクティブマトリクスパネル(液晶表示パネル)のソース線駆動回路側のブロック図であり、図9にはそのシフトレジスタおよびクロック信号線の配置関係を示してある。ここで、本例のアクティブマトリクスパネルの全体構成は、図13に示すブロック図と同様であるため、全体構成の説明は省略する。また、ソース線駆動回路を構成するシフトレジスタ,バッファ回路およびアナログスイッチ部のうち、バッファ回路およびアナログスイッチ部の構成は、実施例1のアクティブマトリクスパネルと同様であって、しかも、シフトレジスタ,バッファ回路およびアナログスイッチ部を構成する回路要素も、実施例1のアクティブマトリクスパネルと同様であるため、本例のアクティブマトリクスパネルについては、図9のブロック図のみに基づいて説明する。
【0031】
図9において、本例のアクティブマトリクスパネルのソース線駆動回路50は4系列化されており、ソース線駆動回路50は、画素マトリクスおよびゲート線駆動回路(いずれも、図示せず。)と共に同一の透明基板上に形成されて、画素マトリクスの各画素の表示動作を駆動する。また、ソース線駆動回路50は、基板の外周縁から画素マトリクスの形成領域までの間に形成されており、そのシフトレジスタ51は、基板の外周縁側(矢印Xの方向)の第1のシフトレジスタ形成領域52aと、画素マトリクスの形成領域側(矢印Yの方向)の第2のシフトレジスタ形成領域52bとに分割して形成されている。これらの第1および第2のシフトレジスタ形成領域52a,52bのうち、第1のシフトレジスタ形成領域52aには、単位シフトレジスタA1,A2・・・からなるA系列のシフトレジスタ51aおよび単位シフトレジスタC1,C2・・・からなるC系列のシフトレジスタ51c(第1のシフトレジスタ)が交互に形成されている一方、第2のシフトレジスタ形成領域52bには、単位シフトレジスタB1,B2・・・からなるB系列のシフトレジスタ51bおよび単位シフトレジスタD1,D2・・・からなるD系列のシフトレジスタ51d(第2のシフトレジスタ)が交互に形成されている。
【0032】
ここで、A系列のシフトレジスタ51aおよびC系列のシフトレジスタ51cに対してクロック信号CKA,CKCを供給するA系列のクロック信号線53およびC系列のクロック信号線54(第1のクロック信号線)は、第1のシフトレジスタ形成領域51aに対して隣接する位置に並列配置され、B系列のシフトレジスタ51bおよびD系列のシフトレジスタ51dに対してクロック信号CKB,CKDを供給するB系列のクロック信号線55およびD系列のクロック信号線56(第2のクロック信号線)は、第2のシフトレジスタ形成領域51bに対して隣接する位置に並列配置されている。また、A系列のクロック信号線53およびC系列のクロック信号線54は第1のシフトレジスタ形成領域52aに対して基板の外周縁側(矢印Xの方向)に形成されているのに対して、B系列のクロック信号線55およびD系列のクロック信号線56は第2のシフトレジスタ形成領域52bに対して画素マトリクスの形成領域側(矢印Yの方向)に形成されている。このため、A系列のクロック信号線53(第1のクロック信号線)からA系列のシフトレジスタ51aまでのクロック信号入力線59aの配線長さと、B系列のクロック信号線55(第2のクロック信号線)からB系列のシフトレジスタ51bまでのクロック信号入力線59bの配線長さとを、略同寸法かつ最短寸法に設計するのが容易になっている。同様に、C系列のクロック信号線54(第1のクロック信号線)からC系列のシフトレジスタ51cまでのクロック信号入力線59cの配線長さと、D系列のクロック信号線56(第2のクロック信号線)からD系列のシフトレジスタ51dまでのクロック信号入力線59dの配線長さも、略同寸法かつ最短寸法に設計されている。また、A系列のクロック信号線53とC系列のクロック信号線54とは近接し合って並列していると共に、B系列のクロック信号線55とD系列のクロック信号線56とは近接し合って並列しているため、いずれのクロック信号入力線59a,59b,59c,59dの配線長さも略同寸法になっている。
【0033】
なお、第2のシフトレジスタ形成領域52bに対して画素マトリクスの形成領域側(矢印Yの方向)には、シフトレジスタ51の各単位シフトレジスタからビット信号を、サンプルホールド部のアナログスイッチ部65の側に向けて送出するためのビット信号線66が形成され、その途中位置には、ビット信号を遅延させて、ビット信号出力線66が交差する側のB系列のクロック信号線55およびD系列のクロック信号線56からのノイズの影響を緩和する機能も発揮するバッファ回路67が、実施例1と同様に、2つのインバータなどによって構成されている。
【0034】
なお、本例においても、いずれのクロック信号線53,54,55,56も、互いに逆相のクロック信号を供給する2本のクロック信号線で構成されており、A〜D系列のシフトレジスタ51a〜51dのうち、奇数番目の単位シフトレジスタA1,C1,B1,D1・・・と、偶数番目の単位シフトレジスタA2,C2,B2,D2・・・とは、互いに逆相のクロック信号によって駆動される。また、A系列のクロック信号線53からのクロック信号CKAの位相,B系列のクロック信号線55からのクロック信号CKBの位相,C系列のクロック信号線54からのクロック信号CKCの位相およびD系列のクロック信号線56からのクロック信号CKDの位相は、互いに45°ずつずらして、4系列化しての駆動が可能になっている。このため、シフトレジスタ51を構成する薄膜トランジスタの動作を高周波化することなく、ソース線駆動回路50の動作速度を高めることができる。
【0035】
また、本例のアクティブマトリクスパネルのソース線駆動回路50においても、実施例1と同様に、図5(b)に示す1ビット当たりの単位シフトレジスタ、たとえば、単位シフトレジスタA1は、1つのインバータ2と2つのクロックドインバータ3a,4aとを有し、そのうち、クロックドインバータ3aは、図5(a)に示すように、基板の外周縁側(矢印Xの方向)から画素マトリクスの形成領域側(矢印Yの方向)に向かって配列された4列の薄膜トランジスタ形成領域300a,300b,300c,300dに形成されている。ここで、p型TFT301a,302aが形成された薄膜トランジスタ形成領域300a,そのn型TFT401a,402aが形成された薄膜トランジスタ形成領域300b,クロックドインバータ4aの側のn型TFT401a,402aが形成された薄膜トランジスタ形成領域300d,そのp型TFT301a,302aが形成された薄膜トランジスタ形成領域300cの順序に配列された薄膜トランジスタ形成領域300a〜300dのうち、異なる導電型のTFTが形成された薄膜トランジスタ形成領域300aと薄膜トランジスタ形成領域300bとは基板の辺方向に向かって近接した位置で分離してあり、同様に、薄膜トランジスタ形成領域300dと薄膜トランジスタ形成領域300cも基板の辺方向に向かって近接した位置で分離してある。また、他の単位シフトレジスタA2,A3・・・,B1,B2・・・も同様な構造になっている。
【0036】
このため、本例のアクティブマトリクスパネルにおいても、実施例1と同様に、薄膜トランジスタ形成領域300aと薄膜トランジスタ形成領域300bとの基板の辺方向に対する間隔および薄膜トランジスタ形成領域300dと薄膜トランジスタ形成領域300cとの基板の辺方向(矢印Zの方向)に対する間隔を狭めて、単位シフトレジスタA1,A2・・・,B1,B2・・・形成ピッチP2を狭小化してある。さらに、シフトレジスタ71は、基板の外周縁側の第1のシフトレジスタ形成領域52aと画素マトリクスの形成領域側の第2のシフトレジスタ形成領域52bとに、A系列およびC系列のシフトレジスタ51a,51cとB系列およびD系列のシフトレジスタ51b,51cとして並列状態に分割して形成されているため、ソース線駆動回路50の単位セルのピッチP1は狭ピッチ化されている。従って、画素マトリクスの画素ピッチを狭小化して、表示の品位を向上することができる。ここで、A系列〜D系列のクロック信号線53〜56は、それぞれ対応するシフトレジスタ形成領域に対して隣接する位置に並列配置されているため、各クロック信号線53〜56からシフトレジスタ41までのクロック信号入力線59a〜59dの配線長さが、各系列間で同寸法、かつ、最短寸法に設計可能である。このため、配線抵抗の差または寄生容量の差に起因してのクロック信号CKA,CKB,CKC,CKDの同期のずれが発生することがない。それ故、シフトレジスタ51に誤動作が生じず、アクティブマトリクスパネルの信頼性が高い。しかも、シフトレジスタ41を4系列駆動しているため、ソース線駆動回路50の動作速度をさらに高速化することができる。
【0037】
〔実施例3〕
図10は本発明の実施例3に係るアクティブマトリクスパネル(液晶表示パネル)のソース線駆動回路側における薄膜トランジスタおよび配線層の配置を示す構成図、図11はそのブロック図、図12はその回路図である。本例のアクティブマトリクスパネルの全体構成も、図13に示すブロック図と同様であるため、全体構成の説明は省略する。また、ソース線駆動回路を構成するシフトレジスタ,バッファ回路およびアナログスイッチ部のうち、バッファ回路およびアナログスイッチ部の構成は、実施例1のアクティブマトリクスパネルと同様であって、しかも、シフトレジスタ,バッファ回路およびアナログスイッチ部を構成する回路要素も、実施例1のアクティブマトリクスパネルと同様であるため、図10には、シフトレジスタ側の構造のみを示してある。
【0038】
これらの図において、本例のソース線駆動回路70は1系列の駆動方式であって、ソース線駆動回路70は、画素マトリクスおよびゲート線駆動回路(いずれも、図示せず。)と共に同一の透明基板上に形成されて、画素マトリクスの各画素の表示動作を駆動する。また、ソース線駆動回路70は、基板の外周縁から画素マトリクスの形成領域までの間に形成されており、本例においては、そのシフトレジスタ71は、基板の外周縁側の第1のシフトレジスタ形成領域72aと画素マトリクスの形成領域側の第2のシフトレジスタ形成領域72bとに分割されて形成されている。すなわち、第1および第2のシフトレジスタ形成領域72a,72bのうち、第1のシフトレジスタ形成領域72aには、クロック信号CKAによって駆動される単位シフトレジスタA1,A4,A5・・・からなる第1のシフトレジスタ71aが形成されている一方、第2のシフトレジスタ形成領域72bには、同じクロック信号CKAによって駆動される単位シフトレジスタA2,A3,A6・・・からなる第2のシフトレジスタ71bが形成されている。
【0039】
ここで、第1のシフトレジスタ51aにクロック信号CKAを供給する第1のクロック信号線73は第1のシフトレジスタ形成領域71aに対して隣接する位置に並列配置されている一方、第2のシフトレジスタ71bにクロック信号CKAを供給する第2のクロック信号線74は第2のシフトレジスタ形成領域71bに対して隣接する位置に並列配置されている。また、第1のクロック信号線73は第1のシフトレジスタ形成領域72aに対して基板の外周縁側(矢印Xの方向)に形成され、第2のクロック信号線74は第2のシフトレジスタ形成領域72bに対して画素マトリクスの形成領域側(矢印Yの方向)に形成されている。さらに、第1のクロック信号線73から第1のシフトレジスタ71aまでのクロック信号入力線79aの配線長さと、第2のクロック信号線74から第2のシフトレジスタ71bまでのクロック信号入力線79bの配線長さとは、互いに同寸法、かつ最短寸法に設計されている。また、第2のシフトレジスタ形成領域72bに対して画素マトリクスの形成領域側(矢印Yの方向)には、シフトレジスタ71からのビット信号をアナログスイッチ部75の側(画素マトリクスの側)に向けて送出するためのビット信号線76が形成され、その途中位置には、ビット信号を遅延させて、ビット信号出力線76が交差する第2のクロック信号線74からのノイズの影響を緩和する機能も発揮するバッファ回路77が、実施例1と同様に、2つのインバータなどによって構成されている。なお、本例においても、第1および第2のシフトレジスタ71a,71bは、いずれも実施例1と同様な回路要素から構成されている一方、いずれのクロック信号線73,74も、互いに逆相のクロック信号CLA,CLA*を供給する2本のクロック信号線731,732,741,742で構成されて、第1のシフトレジスタ71aと第2のシフトレジスタ71aとを互いに逆相のクロック信号CLA,CLA*によって駆動可能になっている。ここで、第1および第2のクロック信号線73,74のいずれもを1本のクロック信号線で構成することもできるが、第1および第2のクロック信号線73,74を互いに逆相のクロック信号CLA,CLA*に対応する2本のクロック信号線で構成することによって、クロック信号線73,74間の寄生容量などを等価にして、一方側のクロック信号が他方側のクロック信号に比して遅延することを防止してある。
【0040】
また、本例のソース線駆動回路50においても、図5(a)および図5(b)に示すように、1ビット当たりの単位シフトレジスタ、たとえば、単位シフトレジスタA1のクロックドインバータ3aを、基板の外周縁側(矢印Xの方向)から画素マトリクスの形成領域側(矢印Yの方向)に向かって配列された4列の薄膜トランジスタ形成領域300a,300b,300c,300dに形成してある。これらの薄膜トランジスタ形成領域300a〜300dは、クロックドインバータ3aの側のp型TFT301a,302aが形成された薄膜トランジスタ形成領域300a,そのn型TFT401a,402aが形成された薄膜トランジスタ形成領域300b,クロックドインバータ4aの側のn型TFT401a,402aが形成された薄膜トランジスタ形成領域300d,そのp型TFT301a,302aが形成された薄膜トランジスタ形成領域300cの順序に配列されており、そのうち、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域の一方端側同士は互いに近接している一方、それらの他方端側は互いに反対方向に位置している。すなわち、異なる導電型のTFTが形成された薄膜トランジスタ形成領域300aと薄膜トランジスタ形成領域300bとは基板の辺方向に向かって近接した位置で分離してあり、同様に、薄膜トランジスタ形成領域300dと薄膜トランジスタ形成領域300cも基板の辺方向に向かって近接した位置で分離してある。また、他の単位シフトレジスタA2,A3・・・も同様な構造になっている。
【0041】
このため、本例のアクティブマトリクスパネルにおいては、実施例1と同様に、薄膜トランジスタ形成領域300aと薄膜トランジスタ形成領域300bとの基板の辺方向に対する間隔および薄膜トランジスタ形成領域300dと薄膜トランジスタ形成領域300cとの基板の辺方向に対する間隔を狭めて、単位シフトレジスタA1,A2・・・の形成ピッチP2を狭めて、ソース線駆動回路70の単位セルのピッチP1を狭小化してある。また、シフトレジスタ71は、基板の外周縁側の第1のシフトレジスタ形成領域72aと、画素マトリクスの形成領域側の第2のシフトレジスタ形成領域72bとに並列状態に分割して形成してあるため、ソース線駆動回路70の単位セルのピッチP1はさらに狭ピッチ化されている。従って、画素マトリクスの画素ピッチを狭小化して、表示の品位を向上することができる。ここで、第1のクロック信号線73は第1のシフトレジスタ形成領域72aに対して隣接する位置に並列配置され、第2のクロック信号線74第2のシフトレジスタ形成領域72bに対して隣接する位置に並列配置されているため、各クロック信号線73,74からシフトレジスタ41までのクロック信号入力線79a,79bの配線長さが、各系列間で同寸法、かつ、最短寸法に設計されている。このため、配線抵抗の差または寄生容量の差に起因してのクロック信号CKAの同期ずれが発生しない。それ故、シフトレジスタ71に誤動作が生じないので、アクティブマトリクスパネルの信頼性が高い。
【0042】
なお、上記の構成を備える薄膜トランジスタの配置構造については、ゲート線駆動回路側にも採用できる。
【0043】
【発明の効果】
以上のとおり、本発明では、前記第1のクロック制御される回路の第2導電型トランジスタと、前記第2のクロック制御される回路の第2導電型トランジスタとを接続する配線が、前記第1の導電型トランジスタ形成領域上を通るよう配置されて成るので、該配線を、不要なコンタクトや引き回し配線を設けることなく配置することができ、狭ピッチ化が可能となる。
【図面の簡単な説明】
【図1】本発明の実施例1に係るアクティブマトリクスパネルにおける2系列のソース線駆動回路の各構成部分の配置を示す構成図である。
【図2】図1に示すソース線駆動回路のブロック図である。
【図3】図1に示すソース線駆動回路の回路図である。
【図4】図1に示すソース線駆動回路の各部に入出力される信号のタイミングチャート図である。
【図5】(a)は図1に示すソース線駆動回路のシフトレジスタのうちの単位シフトレジスタにおける各構成部分の配置を示す構成図、(b)はその回路図である。
【図6】図1に示すソース線駆動回路のシフトレジスタにおける各構成部分の配置を示す平面図である。
【図7】図6のV−V線における断面図である。
【図8】図1に示すソース線駆動回路のアナロクスイッチ部における各構成部分の配置を示す平面図である。
【図9】本発明の実施例2に係るアクティブマトリクスパネルにおける4系列のソース線駆動回路のブロック図である。
【図10】本発明の実施例3に係るアクティブマトリクスパネルにおける1系列のソース線駆動回路の各構成部分の配置を示す構成図である。
【図11】図10に示すソース線駆動回路のブロック図である。
【図12】図10に示すソース線駆動回路の回路図である。
【図13】アクティブマトリクスパネルの全体構成を示すブロック図である。
【図14】(a)はシフトレジスタの回路図、(b)はそのインバータの構成図、(c)および(d)はそのクロックドインバータの構成図である。
【図15】従来のアクティブマトリクスパネルにおける1系列のソース線駆動回路の各構成部分の配置を示す構成図である。
【図16】従来のアクティブマトリクスパネルにおける2系列のソース線駆動回路の各構成部分の配置を示す構成図である。
【符号の説明】
11・・・透明基板
12,40,50,70,80,90・・・ソース線駆動回路
13,20,41,51,71,81,91・・・シフトレジスタ
17,18,19・・・サンプルホールド回路
21・・・ゲート線駆動回路
22・・・画素マトリクス
24,25・・・ゲート線
26,27,28・・・ソース線
29・・・薄膜トランジスタ
30・・・液晶セル
34,37,83,84,93,94・・・クロック信号線
41a,51a・・・A系列のシフトレジスタ(第1のシフトレジスタ)
41b,51b・・・B系列のシフトレジスタ(第2のシフトレジスタ)
42a,52a,72a・・・第2のシフトレジスタ形成領域
42b,52b,72b・・・第2のシフトレジスタ形成領域
43,53・・・A系列のクロック信号線(第1のクロック信号線)
44,55・・・B系列のクロック信号線(第2のクロック信号線)
45,65,75,85・・・アナログスイッチ部
46,66,66a,66b,76,86・・・ビット信号出力線
47,67,77・・・バッファ回路
49a,49b,59a〜59d,79a,79b,89a,89b・・・クロック信号入力線
51c・・・C系列のシフトレジスタ(第1のシフトレジスタ)
51d・・・D系列のシフトレジスタ(第2のシフトレジスタ)
54・・・C系列のクロック信号線(第1のクロック信号線)
56・・・D系列のクロック信号線(第2のクロック信号線)
73・・・第1のクロック信号線
74・・・第1のクロック信号線
300a,300b,300c,300d・・・薄膜トランジスタ形成領域
Claims (2)
- 基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、
当該駆動回路は複数の単位シフトレジスタを備えるシフトレジスタを有し、
前記単位シフトレジスタは、第1のクロックドインバータと、第2のクロックドインバータと、インバータ回路と、前記各クロックドインバータに電源を供給する第1の電源線および第2の電源線と、を有し、
前記各クロックドインバータを構成するトランジスタは、第1導電型トランジスタ形成領域と第2導電型トランジスタ形成領域に形成され、かつ、同導電型のトランジスタ同士が組として前記第1導電型トランジスタ形成領域及び前記第2導電型トランジスタ形成領域に分けて形成され、
前記第1導電型トランジスタ形成領域は当該形成領域に電源を供給する前記第1の電源線側に偏在し、
前記第2導電型トランジスタ形成領域は当該形成領域に電源を供給する前記第2の電源線側に偏在し、
かつ、前記各クロックドインバータを構成する異なる導電型トランジスタのうち、互いにドレインが接続されるトランジスタは近接して配置され、さらに、
前記第1のクロックドインバータの第1導電型トランジスタ形成領域と、前記第2のクロックドインバータの第1導電型トランジスタ形成領域とは近接して配置され、
前記第1及び第2のクロックドインバータにおける前記互いにドレインが接続される異なる導電型トランジスタのドレインの接続孔は、前記基板の外周縁側から前記画素領域に向かって同一線上に位置することを特徴とする駆動回路。 - 請求項1に記載の駆動回路を備えたアクティブマトリクスパネル。
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