JPH0968726A

JPH0968726A - 反射型液晶表示装置

Info

Publication number: JPH0968726A
Application number: JP22556295A
Authority: JP
Inventors: Koji Haniwara; 甲二埴原
Original assignee: Pioneer Video Corp; Pioneer Electronic Corp
Current assignee: Pioneer Video Corp; Pioneer Corp
Priority date: 1995-09-01
Filing date: 1995-09-01
Publication date: 1997-03-11

Abstract

(57)【要約】【課題】一体的形成可能な表示パネルを高精細化できる
反射型液晶表示装置の実現。【解決手段】パネルの半導体基板に、表示データをデー
タラインに出力するデータドライバと、走査タイミング
に応じたスキャンパルスをスキャンラインに送出するス
キャンドライバと、マトリクス状画素ごとに配設され該
当データラインと該当画素電極との間の導通遮断を該当
スキャンラインのスキャンパルスに応じて切換制御する
スイッチング素子とが設けられた反射型液晶表示装置に
おいて、少なくともスイッチング素子２１，２２はそれ
ぞれがＳＯＩ型ポリシリコンＴＦＴであり、少なくとも
スキャンドライバはトランジスタ７１ａ，７２ａがバル
クシリコン型ＭＯＳトランジスタである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、反射型液晶表示
装置に関し、詳しくは、いわゆるプロジェクタ等に好適
な反射パネルすなわち微細かつ高精細な液晶表示パネル
を持った反射型液晶表示装置に関する。

【０００２】

【従来の技術】一般的に、液晶表示装置は、液晶表示パ
ネルにおける画素ごとのスイッチング素子としてａ−Ｓ
ｉ（アモルファスシリコン）のＴＦＴ（Thin Film Tran
sister）を用いたものが、よく知られている。ａ−Ｓｉ
のＴＦＴは、比較的安価なガラス基板上に低温で形成で
きるので、大画面化や原価低減等に適しているからであ
る。しかしながら、ａ−ＳｉのＴＦＴは、高速応答性に
劣ることや、駆動能力が不足しがちであることなどの理
由から、画素部と共に電極駆動回路等の周辺回路を一体
的に作り込むことに向いていない。このため、別途製造
した周辺回路のＩＣを後でパネルに搭載することが行わ
れるが、この搭載前のパネルのテストに極めて多ピンで
のプロービングを要する等の困難を伴うことや、その搭
載のための接着作業時に良品パネルを不良品にしてしま
うことなどの不利も有る。

【０００３】そこで、大画面化等よりも微細化の方が重
視される液晶表示装置の場合には、プロービングが一層
困難になるなどの理由もあって画素部と周辺回路部との
一体的形成が重視されて、スイッチング素子等にポリシ
リコンＴＦＴを用いた構成のものが期待された。これ
は、絶縁性基板上にポリシリコン層を形成し、このポリ
シリコン層にＴＦＴを作り込んだＳＯＩ（Silicon on I
nsulator）型のものである。

【０００４】しかし、プロジェクタ等の応用分野では、
微細化ばかりでなく高精細化も必要とされる。そして、
画面が高精細になると、スイッチング制御の対象となる
画素数が増える。特に高精細化に伴って表示列数が増え
る場合、一本の水平走査線ごとにこれに含まれるデータ
をシリアル−パラレル変換するためのホールド回路（デ
ータ保持回路）も、シフト段数が増加する。ところが、
一般に水平走査期間は一定であるから、シフト段数の増
加に対処するには、必然的にホールド回路における処理
を高速にすることが求められることになる。

【０００５】このような回路処理の高速化には、一般に
はシフトクロックを上げるのが案直であるが、アモルフ
ァスシリコンＴＦＴよりは高速であってもポリシリコン
ＴＦＴでは、動作スピードの不足は否めない。このた
め、１８０°位相をずらした二相のクロックで２列のシ
フターを交互に動作させることで、それぞれのシフター
を、１列置きで、ゆっくり動作させることが行われる。
あるいは、１２０°位相ずれのクロックの三相化および
これで順次動作するシフターの３列化や、クロックの四
相化およびシフターの４列化の如く、さらなる多相化が
行われる。これでは、高精細化するほど、周辺回路が複
雑化して、回路規模増大や調整困難などの不利益が目だ
って来る。

【０００６】このため、微細化ばかりか高精細化も重視
される分野では、液晶表示パネルに一体的に形成される
周辺素子やスイッチング素子として、低速のＴＦＴでは
なく高速のＭＯＳトランジスタが用いられることも多
い。これは、例えば特開平６−１４８６７９号公報記載
の如く、トランジスタ部分に関しては、通常のＩＣ等で
は一般的な構造のものであるが、要するにバルクシリコ
ンの基板に作り込まれたもの（本明細書では、バルクシ
リコン型のものという）である。

【０００７】また、高い開口率を確保する必要もあるこ
とから、反射型の構成に加えて、画素電極積層形パネル
構造をも採用する。すなわち、画素が微細であっても隣
接画素との僅かな間隙を残して画素電極を密に配設する
ことで高い開口率を確保するために、画素電極がスイッ
チング素子の上方に配されるという画素電極積層形パネ
ル構造をも採用する

【０００８】

【発明が解決しようとする課題】このように、従来の反
射型液晶表示装置では、大画面化等よりも、微細化およ
び高精細化の方が重視される場合、画素部と周辺回路部
とにおけるＭＯＳトランジスタをバルクシリコン型で一
体的に形成するとともに、その上に画素電極等を積層す
るパネル構造を採用する。

【０００９】しかしながら、画素ごとのスイッチング素
子としてバルクシリコン型ＭＯＳトランジスタを用いた
場合、ゲートとバックゲートとの間の寄生容量が大きい
ことからスイッチング素子としてのＭＯＳトランジスタ
のゲートを駆動するゲートドライバ（スキャンドライ
バ）の負担が大きい。ゲートドライバは、通常、各行の
走査ごとに各行内の全画素のスイッチング素子を同時に
駆動するためである。なお、ゲートドライバを左右に設
けたとしても、その半分は同時に駆動しなければならな
いし、ゲートドライバをさらに多重化するのはゲートラ
インの引き回しの関係で困難である。このため、今以上
に表示列数が増えるような高精細化は、このままでは、
難しい。

【００１０】そこで、テスティング等の観点から画素部
と周辺回路部とにおけるＭＯＳトランジスタが一体的に
形成された表示パネルの反射型液晶表示装置について、
上述の困難を克服して、さらなる高精細化を図ることが
課題となる。

【００１１】また、微細化を進めた画素電極積層形パネ
ル構造の下では、画素電極のサイズがスイッチングトラ
ンジスタのそれとほとんど同じである。そこで、さらな
る微細化を図るためには、画素電極を縮小する前に、先
ず画素電極下のＭＯＳトランジスタの密度を上げること
が必要である。しかしながら、液晶という容量負荷の駆
動を担うには、ＭＯＳトランジスタは或る程度の大きさ
の本体部分が確保されたものでなければならない。この
ため、このままでは、これ以上の微細化も困難である。

【００１２】そこで、テスティング等の観点から画素部
と周辺回路部とにおけるＭＯＳトランジスタを一体的に
形成するとともに、微細化等の観点から画素電極積層形
のパネル構造を採用する反射型液晶表示装置について、
上述の困難を克服して、さらなる微細化および高精細化
を図ることが課題となる。

【００１３】さらに、かかる微細化に伴って発生する液
晶の制御特性の悪化も防止しなければならない。具体的
には、バックゲート等に導通したシリコン基板とドレイ
ンとの間における寄生抵抗を介するリークなどによって
液晶駆動電圧が変動するという特性が有るが、微細化で
画素当りの液晶の容量が減少することに伴って、前述の
リーク等の影響が相対的に大きくなり、その結果、液晶
の制御特性が悪化してしまう。これをも、防止しなけれ
ばならないのである。

【００１４】そこで、このようなリーク等による不所望
な影響を除去することも課題となるが、生産技術や製造
コスト等の観点から、既存の製造設備を利用可能な構成
とすることも要求される。

【００１５】この発明は、このような課題を解決するた
めになされたものであり、一体的形成可能な表示パネル
を高精細化できる反射型液晶表示装置を実現することを
目的とする。また、この発明は、一体的形成可能な画素
電極積層形の表示パネルを高精細化かつ微細化できる反
射型液晶表示装置を提供することを目的とする。さら
に、この発明は、一体的形成可能な画素電極積層形の表
示パネルを高精細化かつ微細化可能で、しかも液晶の制
御特性が良く且つ製造が容易な反射型液晶表示装置を実
現することをも目的とする。

【００１６】

【課題を解決するための手段】このような課題を解決す
るために発明された第１乃至第３の解決手段について、
その構成および作用効果を以下に説明する。

【００１７】［第１の解決手段］第１の解決手段の反射
型液晶表示装置は（、出願当初の請求項１に記載の如
く）、半導体基板とこれに対向する透明基板とこれらの
基板間に封入された液晶とを有してなり画素がマトリク
ス状に配設されたパネルを備え、前記半導体基板の前記
液晶側表面上には、前記マトリクス状画素の各列及び各
行の何れか一方ごとに形成されたデータラインと、前記
マトリクス状画素の各列及び各行の何れか他方ごとに形
成されたスキャンラインと、受けた表示データを前記デ
ータラインに出力するデータドライバと、走査タイミン
グに応じたスキャンパルスを前記スキャンラインに出力
するスキャンドライバと、前記マトリクス状画素ごとに
配設され該当データラインと該当画素電極との間の導通
遮断を該当スキャンラインのスキャンパルスに応じて切
換制御するスイッチング素子とが設けられた反射型液晶
表示装置において、少なくとも前記スイッチング素子は
それぞれがＳＯＩ型ポリシリコンＴＦＴであり、少なく
とも前記スキャンドライバはトランジスタがバルクシリ
コン型ＭＯＳトランジスタであることを特徴とするもの
である。

【００１８】ここで、上記の「ＳＯＩ型ポリシリコンＴ
ＦＴ」及び「バルクシリコン型ＭＯＳトランジスタ」
は、［従来例］において述べた通りのトランジスタの意
味である。また、「走査」は、テレビジョン方式の走査
に倣って水平走査すなわち行内における列方向走査を各
行移動して行うことで垂直走査すなわち行走査を行うの
が一般的であるが、その逆であってもよいし、飛び越し
や、分割制御等が組み合わせられていてもよい。

【００１９】このような第１の解決手段の反射型液晶表
示装置にあっては、表示データが、データドライバによ
って各列等ごとデータラインに出力される。一方、走査
タイミングに応じたスキャンパルスが、スキャンドライ
バによって各行等のうちの該当スキャンラインに送出さ
れる。そして、スイッチング素子によって、該当データ
ラインと該当画素電極との間の導通遮断状態が該当スキ
ャンラインのスキャンパルスに応じて切換制御される。
これにより、マトリクス状画素ごとに配設されたスイッ
チング素子のうち該当スキャンラインに対応するスイッ
チング素子が導通して、データラインに出力された表示
データの信号電圧が画素電極に印加される。そこで、そ
のスキャンラインに対応する各画素の液晶に対し表示デ
ータ対応の液晶駆動電圧が印加されるので、スキャンラ
インごとの走査を繰り返すことで、表示パネルに、表示
データに応じた表示が行われる。

【００２０】特に、この表示パネルは、スキャンドライ
バが駆動能力の優れたバルクシリコン型ＭＯＳトランジ
スタで構成されている一方で、その駆動を受けるスイッ
チング素子がゲートの寄生容量等無視可能で駆動負担の
少ないＳＯＩ型ポリシリコンＴＦＴで構成されている。
これにより、この表示パネルでは、スキャンドライバが
従来より多くの列等をドライブ可能となるので、高精細
化を妨げる要因が除去されている。なお、バルクシリコ
ン型ＭＯＳトランジスタ及びＳＯＩ型ポリシリコンＴＦ
Ｔは、バルクシリコンの一部に絶縁膜とポリシリコン層
とを積層する工程を追加すること等によって、容易に、
一体的に形成することができる。

【００２１】したがって、この発明によれば、トランジ
スタの一体的形成の可能な表示パネルをさらに高精細化
することができる。

【００２２】［第２の解決手段］第２の解決手段の反射
型液晶表示装置は（、出願当初の請求項２に記載の如
く）、上記の第１の解決手段の反射型液晶表示装置であ
って、前記スイッチング素子が、それぞれ、該当画素電
極の下方に又は下層に形成されていることを特徴とする
ものである。

【００２３】このような第２の解決手段の反射型液晶表
示装置にあっては、画素電極とスイッチング素子とを上
下に積み重ねる画素電極積層形のパネル構造を採用する
が、この構造は画素電極下のＭＯＳトランジスタの密度
が画素密度に直結するものである。そこで、この構造と
ＳＯＩ型トランジスタ構造との組み合せにより、すなわ
ち、トランジスタ密度が支配的な画素電極積層形のパネ
ル構造と、素子分離幅が狭くて済むので同一素子サイズ
でも高密度配置が可能なＳＯＩ型ポリシリコンＴＦＴの
スイッチング素子構造との２つの構造を結合したことに
より、画素密度を上げてさらなる微細化を達成すること
もできる。

【００２４】したがって、この発明によれば、トランジ
スタの一体的形成の可能な画素電極積層形の表示パネル
をさらに高精細化かつ微細化することができる。

【００２５】［第３の解決手段］第３の解決手段の反射
型液晶表示装置は（、出願当初の請求項３に記載の如
く）、上記の第２の反射型液晶表示装置であって、前記
スイッチング素子が、それぞれ、対をなすＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとか
らなるトランスファゲートであることを特徴とするもの
である。

【００２６】ここで、「対をなす…トランジスタ」と
は、一対のトランジスタ、あるいは複数のトランジスタ
対が直列・並列に接続されたものをいい。そして、その
各トランジスタ対は、互いに対となるトランジスタ間に
おけるスイッチング対象の双方向伝送ラインに関しての
電気的な接続関係および特性が（、望ましくは物理構造
的にも）、対称となっている。

【００２７】このような第３の解決手段の反射型液晶表
示装置にあっては、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとの対称的な構成および相
補的な働きによって、ＰチャネルＭＯＳトランジスタの
寄生容量や寄生抵抗による液晶駆動電圧への影響と、対
になるＮチャネルＭＯＳトランジスタの寄生容量や寄生
抵抗による液晶駆動電圧への影響とが、互いに打ち消し
あうことになる。

【００２８】これにより、単にＮチャネルＭＯＳトラン
ジスタ又はＰチャネルＭＯＳトランジスタの一方だけの
ＭＯＳアレイを採用した場合と比べて、寄生容量や寄生
抵抗による不所望な影響が除去され又は少なくとも緩和
される。その結果、画素電極に印加された液晶駆動電圧
が従来よりも安定するので、液晶の制御特性を改善する
ことができる。

【００２９】しかも、ＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタが共にＳＯＩ型ポリシ
リコンＴＦＴからなるトランスファゲートの場合は、共
通接続されるドレイン領域を隣接して設けることで、対
のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタとの間の分離を不要とすることができる。こ
れにより、画素電極積層形の表示パネルの微細化を妨げ
ることなく、液晶の制御特性を改善することができる。

【００３０】また、このようなトランスファゲート等を
製造するには、ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとが製造可能であればよいか
ら、一般的なＣＭＯＳ製造工程とほとんど同じ工程を採
用することができる。これにより、既存のＣＭＯＳ製造
設備を用いて容易に製造することができる。

【００３１】したがって、この発明によれば、トランジ
スタの一体的形成の可能な画素電極積層形の表示パネル
を高精細化かつ微細化することができることに加えて、
さらに液晶の制御特性が良い反射型液晶表示装置を容易
に製造することもできる。

【００３２】

【発明の実施の形態】このような第１〜第３の解決手段
で達成された本発明の反射型液晶表示装置について、こ
れを実施するための形態を説明する。

【００３３】［第１の実施の形態］本発明の第１の実施
形態にあっては、上述した第１の解決手段を実施するた
めに、（Ｐ型やＮ型のシリコン基板等の）半導体基板と
これに対向する（ガラス基板や石英基板等の）透明基板
とこれらの基板間に封入された（ＳＴＮ形やＦＬＣ形等
の）液晶とを有してなり画素がマトリクス状に配設され
た（表示）パネルを備え、前記半導体基板の前記液晶側
表面上には、前記マトリクス状画素の各列及び各行の何
れか一方（通常は各列）ごとに形成された（例えば数百
〜千を超える複数の）データラインと、前記マトリクス
状画素の各列及び各行の何れか他方（通常は各行）ごと
に形成された（例えば数百〜千を超える複数の）スキャ
ンラインと、（表示データ保持タイプの場合であれば一
般には水平方向の１走査線の映像データやその分割され
た部分データなどの表示データをシリアル入力してパラ
レル送出可能に保持するデータ保持回路と、）（この回
路の保持する表示データを受けて又は直接シリアル入力
された表示データを受けて）受けた表示データを（パワ
ー増幅等して）前記データラインに（パラレルで又は順
次に）出力するデータドライバと、（一般には垂直方向
の走査中における水平同期信号等に基づく）走査タイミ
ングに応じたスキャンパルスを（パワー増幅等して）前
記スキャンラインに送出するスキャンドライバと、前記
マトリクス状画素ごとに配設され該当データラインと該
当画素電極との間の導通遮断を該当スキャンラインのス
キャンパルスに応じて（通常はスキャンパルスを受けて
いる間導通することで）切換制御する（各画素当り１又
は２以上のＰチャネル・ＮチャネルＭＯＳトランジスタ
等の）（複数の）スイッチング素子とが設けられた反射
型液晶表示装置において、少なくとも前記スイッチング
素子は（、望ましくは前記スイッチング素子および前記
データドライバは）、それぞれがＳＯＩ型ポリシリコン
ＴＦＴであり、少なくとも前記スキャンドライバは（望
ましくはこれらの前段の回路や前記データ保持回路
も）、トランジスタがバルクシリコン型ＭＯＳトランジ
スタであることを特徴とするものである。

【００３４】この反射型液晶表示装置にあっては、特に
データ保持回路を有するタイプの表示パネルに関して
は、データ保持回路におけるトランジスタが高速動作可
能なバルクシリコン型ＭＯＳトランジスタであることか
ら、高精細化したときでもクロック相数の多相化等の負
担が少なくて済む。この点でも、この表示パネルは、高
精細化を妨げる要因が除去されたものとなる。

【００３５】［第２の実施の形態］本発明の第２の実施
形態にあっては、上述した第２の解決手段を実施するた
めに、上記の第１の解決手段の反射型液晶表示装置であ
って、前記スイッチング素子が、それぞれ、該当画素電
極の下方に又は下層に形成されており、前記スイッチン
グ素子の層と前記画素電極の層との間には、前記スイッ
チング素子と前記画素電極とのうち前記マトリクス状画
素の配列に従って対応し合うものを接続する単層の又は
多層の配線層が設けられ、前記単層の配線層または前記
多層の配線層のうち少なくとも１つは、少なくとも前記
マトリクス状画素の配列の対象部分が、前記接続のため
の配線パターン部と、前記透明基板の前記液晶側表面と
同じ電位に保持される残パターン部とを含むものである
ことを特徴とするものである。

【００３６】このような第２の実施形態の反射型液晶表
示装置にあっては、スイッチング素子層と画素電極層と
の間に配線層が設けられたことにより、トランジスタの
遮光が行われるとともに、画素電極と残パターン部等と
の間に存在する寄生容量が液晶の容量に付加されるので
液晶駆動電圧が安定する。しかも、残パターン部が透明
基板の液晶側表面と同じ電位であることから、この付加
容量が液晶自体の容量と完全に並列の状態となるので、
液晶駆動電圧が一層安定する。

【００３７】［第３の実施の形態］本発明の第３の実施
形態にあっては、上述した第３の解決手段を実施するた
めに、上記の第２の反射型液晶表示装置であって、前記
スイッチング素子が、それぞれ、対をなすＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとか
らなる（具体的には、前記ＰチャネルＭＯＳトランジス
タと前記ＮチャネルＭＯＳトランジスタは、ソース同士
が前記画素電極およびデータラインの何れか一方に共通
接続され、ドレイン同士が前記画素電極およびデータラ
インの何れか他方に共通接続され、各ゲートが互いに逆
相のスキャンパルス等のスイッチング制御信号を受け
る）トランスファゲートであることを特徴とするもので
ある。

【００３８】

【実施例】本発明の反射型液晶表示装置の最良と思う実
施例について、その具体的な構成を、図面を引用して説
明する。図１は、そのパネル断面の部分拡大模式図であ
り、図２は、その装置における駆動回路等の周辺回路を
も含んだブロック図である。

【００３９】この反射型液晶表示装置は、表示パネル
が、Ｐ型のシリコン基板１と、一部にスペーサ等を介在
させてシリコン基板１に対向するガラス基板６と、これ
らの基板間に真空吸引等によって封入された液晶９とを
有してなるものである。

【００４０】ガラス基板６は、液晶９側表面上に、コモ
ン電圧に保持される又は接地等されるＩＴＯ等の透明電
極７と、斜め蒸着したシリコン酸化膜からなる配向膜８
とが積層して形成されている。なお、ブラックマトリク
スは除かれたものとなっている。

【００４１】液晶９は、垂直配列タイプのネマチック液
晶である。

【００４２】シリコン基板１は、液晶９側表面部が、中
央の大面積を占める画素部と、その残りの周辺部とに大
別されるものである。このうち周辺部分は、その大部分
が、シリコン基板１の一般的な供給時の状態すなわちｐ
型のバルクシリコンのままのものである。これに対し、
画素部は、さらには周辺部の一部も、絶縁層２とシリコ
ン層３とが積層されたＳＯＩ構造のものである。

【００４３】絶縁層２は、例えば、シリコン基板１の液
晶９側表面における周辺部該当領域の大部分をマスクし
て酸化処理等を施すことによって形成される。また、シ
リコン層３は、絶縁層２の上にポリシリコンをＣＶＤ
（Chemical Vapor Deposition）等で積層することで形
成される。このようにして部分的にＳＯＩ構造を持つこ
とにより、このシリコン基板１は、画素部等のＳＯＩ領
域にはＳＯＩ型ポリシリコンＴＦＴが形成可能であると
ともに、周辺部の大部分のバルクシリコン領域にはバル
クシリコン型ＭＯＳトランジスタが形成可能であり、し
かも、これらがその後の概ね共通するプロセスによって
一体的に形成可能なものとなっている。

【００４４】そして、この画素部領域には、画素がｍ行
×ｎ列のマトリクス状に配列されている。しかも、その
各ｎ列に対応してｎ本のデータライン（Ａ１〜Ａｎ）が
配線層３１，３２等のパターンで形成されており、さら
に、その各ｍ行に対応してｍ対のスキャンラインとして
のゲートライン（Ｘ１〜Ｘｍ，Ｙ１〜Ｙｍ）がやはり配
線層３１，３２等のパターンで形成されている。各デー
タラインは列ごとの表示データを伝えるためのものであ
り、各ゲートラインは行ごとのスキャンパルスを伝える
ためのものである。

【００４５】また、各画素では、例えば２行１列目の画
素では、ソースがデータラインＡ１に接続されゲートが
スキャンラインＸ２に接続されドレインが画素電極３４
Ｄに接続されたＰチャネルＭＯＳトランジスタ２１と、
ソースがデータラインＡ１に接続されゲートがスキャン
ラインＹ２に接続されドレインが画素電極３４Ｄに接続
されたＮチャネルＭＯＳトランジスタ２２とが形成され
ている。しかも、これらのトランジスタ２１，２２は、
共に、配線層３１，３２，３３や絶縁膜４０，４１，４
２，４３を介在させて、画素電極３４Ｄの下方に形成さ
れたものである。

【００４６】このＰチャネルＭＯＳトランジスタ２１と
ＮチャネルＭＯＳトランジスタ２２とにより、この基板
１は、マトリクス状画素ごとに配設され該当データライ
ンと該当画素電極との間の導通遮断を該当スキャンライ
ンのスキャンパルスに応じて切換制御するスイッチング
素子を持ち、さらに、画素電極に印加される液晶駆動電
圧をスイッチングするこのスイッチング素子がトランス
ファゲートからなるものとなっている。他の画素部分
も、同様のものである。

【００４７】しかも、上述したように、これらのトラン
ジスタは、シリコン基板１上の画素部すなわちＳＯＩ領
域に形成されている。そこで、このようなトランジスタ
からなるスイッチング素子は、それぞれが、ＳＯＩ型ポ
リシリコンＴＦＴで構成されたものとなっている。

【００４８】一方、シリコン基板１上の周辺部領域に
は、表示データを各画素に送出するための列電極駆動回
路６０と、走査タイミングを示すスキャンパルスを各画
素に送出するための行電極駆動回路７０とが設けられて
いる。

【００４９】列電極駆動回路６０は、通常シリアルの表
示データをパラレルに変換して送出するために、ｎ段の
シフタ等を主体に構成されて表示データの信号であるビ
デオ信号をシリアル入力して保持するデータ保持回路と
してのホールド回路６１と、この回路の保持データをｎ
本の各データラインにパラレル出力するデータドライバ
６２などを含んだものとなっている。

【００５０】このうち、ホールド回路６１は、しかも、
上述したように、これらのトランジスタは、シリコン基
板１上の周辺部における大部分の領域すなわちバルクシ
リコン領域に形成されている。そこで、このような領域
に形成されたトランジスタ等からなるホールド回路６１
は、バルクシリコン型ＭＯＳトランジスタで構成された
ものとなっている。これにより、ホールド回路６１で
は、シフタ等が高速動作可能で、簡素な回路構成のもの
となっている。

【００５１】なお、データドライバ６２は、シリコン基
板１上の周辺部における残りの領域すなわちＳＯＩ領域
に形成されている。そこで、このような領域に形成され
たトランジスタ等からなるデータドライバ６２は、ＳＯ
Ｉ型ポリシリコンＴＦＴで構成されたものとなってい
る。

【００５２】行電極駆動回路７０は、水平同期信号等に
基づく走査タイミングに応じたスキャンパルスを生成し
てこれを各画素に送出するために、図示しないスキャン
パルスの生成回路の他に、ゲートラインに接続されたゲ
ートドライバをも備えている。例えば一対のゲートライ
ンＸ２，Ｙ２に対してはゲートドライバ７１によってゲ
ートラインＸ２に正のスキャンパルスを出力すると同時
にゲートラインＹ２にはこれと逆相の負のスキャンパル
スを出力するものとなっている。

【００５３】この行電極駆動回路７０は、シリコン基板
１上の周辺部における大部分の領域すなわちバルクシリ
コン領域に形成されている。そこで、このような領域に
形成されたＰチャネルＭＯＳトランジスタ７１ａやＮチ
ャネルＭＯＳトランジスタ７１ｂ等からなるゲートドラ
イバ７１等は、バルクシリコン型ＭＯＳトランジスタで
構成されたものとなっている。そして、これにより、ゲ
ートラインＸ２，Ｙ２等は大きな駆動力で駆動されるも
のとなっている。

【００５４】なお、バルクシリコン型ＭＯＳトランジス
タのＰチャネルＭＯＳトランジスタ７１ａやＮチャネル
ＭＯＳトランジスタ７１ｂは、Ｎ−ｗｅｌｌやＰ−ｗｅ
ｌｌ内に形成されることから素子分離幅が広い（図３
（ａ）参照）。これに対し、ＳＯＩ型ポリシリコンＴＦ
Ｔの場合は、一般にウェル領域が不要なのでその分だけ
素子分離幅が狭くて済む（図３（ｂ）参照）。特に、ト
ランスファゲートを構成するＳＯＩ型ポリシリコンＴＦ
ＴのＰチャネルＭＯＳトランジスタ２１やＮチャネルＭ
ＯＳトランジスタ２２は、それぞれのドレインが接続さ
れているのでドレイン部分における分離が全く必要ない
（図３（ｃ）参照）。これにより、この反射型液晶表示
装置は、画素部やデータドライバ６２等の微細化が容易
なものとなっている。

【００５５】ここで、配線層３１，３２，３３および画
素電極層３４はアルミニウム（Ａｌ）膜で形成されてい
る。そして、これらは、遮光のために、ＰチャネルＭＯ
Ｓトランジスタ７１ａやＮチャネルＭＯＳトランジスタ
７１ｂの上方にも形成されている。また、画素電極３４
Ｄとその隣接画素電極との間隙の下にも、配線層３３等
のうち配線に用いられていない残部のダミーパターンが
配置されていて、漏れた入射光が卜ランジスタ２１，２
２に到達しないようなものとなっている。しかも、これ
らのダミーパターンは透明電極７に接続されて、画素電
極３４Ｄ等との間で液晶容量への付加容量を持つものと
もなっている。さらに、絶縁膜４０〜４３は、リンシリ
ケートガラス（ＰＳＧ）膜で形成されており、全層同じ
材質のものである。なお、層間絶縁膜４３は、電極の平
坦性および電界の均一性を得るために、膜形成後の表面
に化学的機械的研磨研磨処理が施されたものとなってい
る。

【００５６】そして、画素電極層３４の上には、シリコ
ン酸化膜やシリコン窒化膜からなる保護膜５０と、入射
光を反射する誘電体ミラ−５１と、斜め蒸着したシリコ
ン酸化膜からなる配向膜５２とが順に積層して形成され
ている。

【００５７】このような構造を採用したことから、この
反射型液晶表示装置は、上述したシリコン層３等の形成
以外、一般的なＣＭＯＳ製造用のシリコンプロセスや液
晶パネル製造プロセスによって容易に製造することがで
きるものとなっている。

【００５８】なお、追加処理を僅かなものに抑えつつ誘
電体ミラ−５１による反射面を平坦化するために、画素
電極層３４の形成後にその表面に短時間の化学的機械的
研磨処理を施すとともに、保護膜５０の形成後もその表
面に鏡面仕上げの化学的機械的研磨処理を施すことも行
われる。

【００５９】この実施例の反射型液晶表示装置につい
て、その具体的な動作を、図面を引用して説明する。図
４は、図２の等価回路における駆動信号の波形例であ
る。

【００６０】液晶９の駆動は線順次駆動のアクティブマ
トリクス方式で行われる。すなわち、列電極駆動回路６
０からホールド回路６１及びデータドライバ６２を介し
て１水平走査線に相当する各列ごとのデータ信号がデー
タラインＡ１〜Ａｎにパラレル出力されるとともに、行
電極駆動回路７０からゲートドライバ７１等を介してそ
の走査線に該当する行のスキャン信号の正負のパルスが
スキャンラインＸ１，Ｙ１等に順次出力される。このパ
ルス出力は水平走査の度にラインＸ１，Ｙ１からライン
Ｘ２，Ｙ２さらにラインＸ３，Ｙ３と順に遷移する。

【００６１】ここで、２行１列目の画素を例にとると、
この画素では、ＰチャネルＭＯＳ卜ランジスタ２１がラ
インＸ２を介してゲートに負のスキャンパルスを受け、
同時にＮチャネルＭＯＳトランジスタ２２がラインＹ２
を介してゲートに正のスキャンパルスを受けると、ＭＯ
Ｓトランジスタ２１，２２が共にオンして、共にソース
とドレインとが導通する。すると、ラインＡ１上に出力
されたデータ信号の電圧は、これらのトランジスタ２
１，２２を介して、画素電極３４Ｄに印加される。次に
ＰチャネルＭＯＳ卜ランジスタ１０のゲート１２及びＮ
チャネルＭＯＳトランジスタ２０のゲート２２に接地電
位が印加されると、ＭＯＳトランジスタ１０，２０が共
にオフして、画素電極３４Ｄにデータ信号の電圧が保持
される。

【００６２】そして、この画素電極３４Ｄの印加電圧と
透明電極７のコモン電圧との電圧差に応じて、画素電極
３４Ｄ上部における部分の液晶９が偏光状態を変えるの
で、図示しない光源から投射された入射光に対する図示
しない投写面への反射光の割合を制御することができ
る。他の画素に関しても同様である。

【００６３】以上、列電極駆動回路が表示データ保持タ
イプの場合の例について説明してきたが、ここで、ホー
ルド回路を持たない列電極駆動回路の例を説明する。こ
のタイプの列電極駆動回路は、ビデオ信号の１水平走査
線の走査に対応して値の変化する水平アドレスを入力と
しデコード出力を各データドライバのうちの対応するも
のに送出するアドレスデコーダと、各列対応で複数設け
られ何れも同一のビデオ信号を入力としそれぞれアドレ
スデコーダの対応デコード出力を制御入力として制御入
力にアクティブなデコード出力を受けたときだけ対応デ
ータラインをドライブするデータドライバとを備えたも
のである。

【００６４】この列電極駆動回路により、水平走査ごと
に表示データがビデオ信号でデータドライバに直接シリ
アル入力されるとともに、アドレスデコーダのアクティ
ブなデコード出力も順次切り替わり、これに伴ってデー
タドライバによりドライブされるデータラインが（Ａ
１，Ａ２，…，Ａｎと）逐次遷移する。こうして、各水
平走査ごとに表示データが次々と異なるデータドライバ
からデータラインへ順に出力される。

【００６５】

【発明の効果】以上の説明から明らかなように、本発明
の第１の解決手段の反射型液晶表示装置にあっては、画
素部や周辺回路の各部分ごとの特質に応じてＳＯＩ型ポ
リシリコンＴＦＴとバルクシリコン型ＭＯＳトランジス
タとを使い分けることにより、高精細化の妨げとなって
いた動作速度不足や駆動能力不足などの要因を除去する
ことができる。したがって、一体的な形成の可能な表示
パネルをさらに高精細化することができるという有利な
効果が有る。

【００６６】また、本発明の第２の解決手段の反射型液
晶表示装置にあっては、上述の効果に加えて、画素電極
積層形の構造とＳＯＩ型ポリシリコンＴＦＴのスイッチ
ング素子構造とを結合させたことにより、トランジスタ
の一体的形成の可能な画素電極積層形の表示パネルをさ
らに高精細化かつ微細化することができるという有利な
効果を奏する。

【００６７】さらに、本発明の第３の解決手段の反射型
液晶表示装置にあっては、上述の効果に加えて、トラン
スファゲートの対称的な構成および相補的な働きによ
り、寄生容量や寄生抵抗による不所望な影響が緩和等さ
れて、液晶駆動電圧が安定する。したがって、トランジ
スタの一体的形成の可能な画素電極積層形の表示パネル
を高精細化かつ微細化することができることに加えて、
さらに液晶の制御特性が良い反射型液晶表示装置を容易
に製造することもできるという有利な効果が有る。

【図面の簡単な説明】

【図１】本発明の反射型液晶表示装置におけるパネル
断面の拡大模式図である。

【図２】パネル部の等価回路に加えて駆動回路等の周
辺回路をも含んだブロック図である。

【図３】ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとの分離状態を示す平面模式図である。

【図４】駆動信号の波形図である。である。

【符号の説明】

１シリコン基板（半導体基板）２絶縁層３シリコン層４フィールド酸化膜６ガラス基板（透明基板）７透明電極８配向膜９液晶２１ＰチャネルＭＯＳトランジスタ（ＰｃｈＭｏｓ
ＦＥＴ；ＰＭＯＳ）２２ＮチャネルＭＯＳトランジスタ（ＮｃｈＭｏｓ
ＦＥＴ；ＮＭＯＳ）３１配線層３２配線層３３配線層３４画素電極層４０絶縁膜４１層間絶縁膜４２層間絶縁膜４３層間絶縁膜５０保護膜５１誘電体ミラー５２配向膜６０列電極駆動回路（周辺回路）６１ホールド回路（データ保持回路）６２データドライバ７０行電極駆動回路（周辺回路）７１ゲートドライバ（スキャンドライバ）７１ａＰチャネルＭＯＳトランジスタ（ＰｃｈＭｏｓ
ＦＥＴ；ＰＭＯＳ）７１ｂＮチャネルＭＯＳトランジスタ（ＮｃｈＭｏｓ
ＦＥＴ；ＮＭＯＳ）

Claims

【特許請求の範囲】

【請求項１】半導体基板とこれに対向する透明基板とこ
れらの基板間に封入された液晶とを有してなり画素がマ
トリクス状に配設されたパネルを備え、前記半導体基板
の前記液晶側表面上には、前記マトリクス状画素の各列
及び各行の何れか一方ごとに形成されたデータライン
と、前記マトリクス状画素の各列及び各行の何れか他方
ごとに形成されたスキャンラインと、受けた表示データ
を前記データラインに出力するデータドライバと、走査
タイミングに応じたスキャンパルスを前記スキャンライ
ンに出力するスキャンドライバと、前記マトリクス状画
素ごとに配設され該当データラインと該当画素電極との
間の導通遮断を該当スキャンラインのスキャンパルスに
応じて切換制御するスイッチング素子とが設けられた反
射型液晶表示装置において、少なくとも前記スイッチン
グ素子はそれぞれがＳＯＩ型ポリシリコンＴＦＴであ
り、少なくとも前記スキャンドライバはトランジスタが
バルクシリコン型ＭＯＳトランジスタであることを特徴
とする反射型液晶表示装置。
【請求項２】前記スイッチング素子が、それぞれ、該当
画素電極の下方に又は下層に形成されていることを特徴
とする請求項１記載の反射型液晶表示装置。
【請求項３】前記スイッチング素子が、それぞれ、対を
なすＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとからなるトランスファゲートであること
を特徴とする請求項２記載の反射型液晶表示装置。