KR100553112B1 - 반사형액정디스플레이패널및이것을이용한장치 - Google Patents

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Abstract

능동 매트릭스 회로가 주변 구동 회로들과 집적화 되는 능동 매트릭스 반사형 액정 디스플레이 패널이 기술된다. 상기 주변 구동 회로들에서의 금속 라인들이 픽셀 전극들에 의해 동시에 형성된다. 따라서, 공정 시퀀스 뿐만 아니라 구조를 복잡하게 만들지 않게 된다.

Description

반사형 액정 디스플레이 패널 및 이것을 이용한 장치
본원 발명은 주변 구동 회로들이 다른 회로와 집적화 되는 반사형 액정 디스플레이 장치 구조에 관한 것이다.
능동 매트릭스 회로 및 이 능동 매트릭스 회로를 구동하기 위한 주변 구동 회로들이 모두 패킹(packing) 되는 기판을 포함하는 구조가 공지되어 있다. 최소한 하나의 TFT가 상기 능동 매트릭스 회로의 각 픽셀에 배치된다. 이 구조는 주변 구동 회로들과 집적화 된 능동 매트릭스 디스플레이로 공지되어 있다.
일반적으로, 주변 구동 회로는 (시프트 레지스터들로 대표되는) 회로들과 능동 매트릭스 회로에 신호들을 공급하는 버퍼 회로들로 이루어져 있다. 그러나, 금후의 기술 경향으로서는, 이미지 정보를 다루는 회로들을 TFT들로 구성하고 이들 TFT들을 주변 구동 회로들로서 동일 기판 상에 능동 매트릭스 회로와 집적화 시키는 것이 고려되고 있다. 과거에는, 외부에 부착된 ICs로 그러한 회로들이 구성되어 왔다.
본질적으로, 상기 능동 매트릭스 회로는 행들 및 열들로 배열된 소스 라인들 및 게이트 라인들을 포함한다. TFT들은 상기 행들 및 열들의 교차점 근처에 배치된다. 한편, 상기 주변 구동 회로는 CMOS 회로에 기초한다. 그러나, 이 회로가 구성에 있어서 보다 복잡해짐이 예상된다. 이 구조에서, 점유 면적을 감소시키기 위해 다층 배선의 사용이 요구된다. 그러나, 이 다층 배선을 이루기 위해 부가적인 층을 형성할 경우, 제작 공정이 보다 복잡해진다.
본원 발명의 목적은 종래 보다 더욱 간편하게 실현될 수 있는 다층 배선을 가진 주변 구동 회로들과 능동 매트릭스 회로가 집적화 되는 반사형 액정 디스플레이 패널을 제공하는 것이다.
본 명세서에서 개시된 발명은 이러한 반사형 액정 디스플레이에 관한 것이다. 이러한 종류의 액정 디스플레이는 반사형 전극들로서 금속 전극들을 사용한다. 예컨대, 상기 금속 전극들은 주로 알루미늄으로 이루어진다.
본원 발명은 반사형 전극들의 재료를 주목하므로써 이루어졌다. 주변 구동 회로들에 배치된 도전 라인들은 픽셀 전극 형성과 동시에 이 픽셀 전극들과 동일한 재료로 형성된다.
이 방식으로, 패턴이 보다 복잡해질 지라도, 어떤 부가적인 공정 단계 없이도 주변 구동 회로들에 필요한 다층 배선이 구성될 수 있다.
상기 반사형 전극들이 알루미늄과 같은 낮은 저항성 재료로 구성되기 때문에, 이들은 주변 구동 회로들에서 도전 라인들을 형성하는데 아주 적합하다.
투과형 액정 디스플레이에 있어서, 픽셀 전극들은 ITO와 같이 비교적 높은 저항을 가진 재료로 이루어진다. 그러므로, 본원 발명은 상기 투과형 액정 디스플레이에 사용하기에 적합하지 않다.
본원에서 언급된 주변 구동 회로들은 능동 매트릭스 회로들을 직접 구동하는 시프트 레지스터 회로들 및 버퍼 회로들을 포함한다. 더욱이, 각종 타이밍 신호들을 생성하는 회로들과, 이미지 정보를 다루는 회로들과, 각종 메모리 소자들, 및 산술 유닛들이 포함된다.
본원 발명은 기판 상에 형성된 능동 매트릭스 회로와; 상기 능동 매트릭스 회로를 구동하는 회로들을 포함하는 주변 구동 회로들; 및 상기 능동 매트릭스 회로에서 행들 및 열들로 배열된 반사 픽셀 전극들을 포함하는 반사형 액정 디스플레이 패널을 제공한다. 상기 능동 매트릭스 회로 및 상기 주변 구동 회로들은 동일 기판 상에 형성된다. 상기 능동 매트릭스 회로는 TFT들로 이루어진다. 또한, 주변 구동 회로들은 TFT들로 구성된다. 상기 주변 구동 회로들은 상기 반사 픽셀 전극들과 동일한 재료로 이루어진 도전 라인들을 갖는다.
앞서 기술된 구조를 가진 액정 디스플레이의 능동 매트릭스 회로에 있어서, 소스 선들 및 게이트 선들이 행들 및 열들로 배열된다. TFT들은 이들 소스 및 게이트 라인들의 교차점 근처에 배치된다. 상기 TFT들의 드레인들은 상기 픽셀 전극들에 배치된다.
주변 회로들은 시프트 레지스터 회로들, 아날로그 스위치들, 버퍼들 등으로 이루어진 회로들을 포함한다. 일반적으로, 이러한 종류의 회로는 주변 구동 회로로 지칭된다. 추가적인 주변 회로들은 발진기 회로들, 이미지 정보를 다루는 회로들, 및 메모리 소자 등이 구비된 회로들을 포함한다.
금후의 기술 동향으로서는, 앞서 기술된 주변 회로들에 대해 각종 다른 기능들을 부가하는 것이 고려된다. 따라서, 본원에서 언급된 주변 회로들은 능동 매트릭스 회로를 구동하는 회로들 뿐만 아니라 각종 기능들을 가진 회로(시스템 온 패널(system-on-panel)로 공지됨)를 포함한다.
TFT들은 탑 게이트 형(top-gate type), 바텀 게이트 형(bottom-gate type), 및 다수의 TFT들이 등가적으로 직렬로 접속되는 멀티게이트 형(multigate type)과 같이 여러 형태를 취할 수 있다.
양호하게는, 반사형 전극들의 재료는 은, 알루미늄, 및 은 알루미늄 합금들로 대표되는 바와 같이, 높은 반사율 및 낮은 저항을 갖는다.
예컨대, VGA 규격(640 × 480 픽셀들)의 경우, 이미지의 프레임은 초당 60 번의 비율로 재기록 또는 리프레쉬된다. 이것은 수평 주사 구동 회로(소스 라인들측 상의 주변 구동 회로)가 640 × 480 × 60 = 18. 5 MHz의 비율로로 동작할 것을 요구한다. XGA 규격(1024 × 768 픽셀들)의 경우, 1024 × 768 × 60 = 47 MHz의 동작 속도가 요구된다.
이들 경우에 있어서, 주변 구동 회로들에서의 도전 라인들의 저항은 가능한 한 낮게 형성되어야 한다. 본원 발명은 이러한 목적을 위해 특히 유용하다.
주변 회로들 내의 도전 라인들이 반사 픽셀 전극들과 동일한 재료로 형성되는 특정 예가 도 6에 도시된다. 픽셀 전극들(141)이 형성될 때, 주변 회로들 내의 도전 라인들(142)은 상기 픽셀 전극들과 동일한 재료로 형성된다.
이것은 상기 픽셀 전극들을 형성하는 도전 막(도시되지 않음)으로부터 동시에 상기 픽셀 전극들(141)의 패턴 및 상기 도전 라인들(142)의 패턴을 형성하므로써 실현된다. 이것은 해당 구조 단면의 전자 현미경 사진을 촬영하고, 픽셀 전극들 및 도전 라인들이 공통 층 내에 존재하는 지의 여부를 결정하고, 이것들이 막 두께에서 대등한 지의 여부를 결정하며, 해당 재료가 균일한 지의 여부를 알기 위해 도핑 레벨을 측정하므로써 검사될 수 있다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 기술하겠다.
도 6을 참조로 하면, 본원 발명에 따른 반사형 액정 디스플레이(LCD) 패널이 도시된다. 상기 LCD 패널은 픽셀 매트릭스 및 주변 회로들을 갖는다. 반사형 전극들(141)이 상기 픽셀 매트릭스 내에 배치된다. 도전 라인들(142)이 주변 회로들 내에 형성된다. 상기 반사형 전극들(141) 및 도전 라인들(141)이 동시에 형성된다. 이것은 상기 주변 회로들의 도전 라인들이 공통 공정 단계에 의해 형성되도록 한다. 결국, 제작 공정 시퀀스 및 구조가 보다 간편하게 이루어 질 수 있다.
상기 반사형 전극들이 낮은 저항을 가진 재료로 이루어질 수 있기 때문에, 상기 반사형 전극들과 동시에 형성되는 주변 구동 회로들의 도전 라인들은 낮은 저항 선들로 제작될 수 있다.
반사형 능동 매트릭스 액정 디스플레이(AMLCD)는 본원 발명의 제 1 실시 예에 따른 방법에 의해 제조된다. 이 방법을 실시하는 공정 시퀀스가 도 1 내지 도 7에 예시된다. 픽셀 매트릭스 회로에 배치된 N 채널 TFT들 및 주변 구동 회로들을 형성하는 CMOS 회로들이 동시에 제조된다.
우선적으로, 유리 또는 석영으로 형성된 기판(101)이 준비된다. 기판의 평탄성이 불량한 경우, 이 기판의 표면상에 실리콘 산화 막 또는 실리콘 산화 질화 막을 성막하는 것이 바람직하다.
일반적으로, 절연 표면을 가진 기판이 전술된 기판으로서 이용될 수 있다. 절연 표면을 가진 기판은 유리 기판, 석영 기판, 산화 실리콘 또는 다른 재료의 절연 막이 침착되는 유리 또는 석영 기판, 및 산화 막이 침착되는 실리콘 웨이퍼와 같은 반도체 기판일 수 있다.
그 후, 감압 열 CVD에 의해 비정질 실리콘 막(도시되지 않음)이 50 nm의 두께로 기판의 표면상에 형성된다.
상기 비정질 실리콘 막은 당해 비정질 실리콘 막을 결정화하기 위해 가열 처리된다. 이 방식으로, 결정질 실리콘 막이 얻어진다. 또한, 상기 결정화는 레이저 광 또는 기타 다른 강한 광의 조사에 의해 실시될 수도 있다.
계속해서, 상기 결정질 실리콘 막이 아일랜드 패턴(102, 103, 104)을 형성하도록 패터닝되며, 이는 TFT들의 활성 층이 된다. 상기 아일랜드(102)는 픽셀 매트릭스 회로에 배치된 N 채널 TFT(NTFT)의 활성 층이 될 것이다. 상기 아일랜드(103)는 주변 구동 회로를 형성하는 CMOS 회로를 형성하는 P 채널 TFT(PTFT)의 활성 층이 될 것이다. 상기 아일랜드(104)는 주변 구동 회로를 형성하는 CMOS 회로를 형성하는 N 채널 TFT(NTFT)의 활성 층이 될 것이다.
그 결과적인 상태가 도 1에 도시된다. 그 후, 산화 실리콘 막(105)이 게이트 절연체 막으로서 도 2에 도시된 바와 같이 PECVD에 의해 100 nm의 두께로 형성된다.
그 후, 알루미늄 막이 스퍼터링에 의해 400 nm의 두께로 형성된다. 이 알루미늄 막은 스트라이프들(106, 107, 108)로 패터닝되며 이들 스트라이프들은 TFT들의 게이트 전극들 및 이 전극들로부터 연장되는 게이트 상호 접속부가 될 것이다.
양극 산화 막(109, 110, 111)이 60 nm의 두께로 알루미늄 패턴(106, 107, 108)상에 형성된다. 상기 양극 산화 막은 상기 알루미늄 패턴을 전기적으로 절연하고 물리적으로 보호한다.
레지스트 마스크(도시 되지 않음)가 PTFT 상부를 커버하기 위해 그 위에 형성된다. 인(P) 이온들이 플라즈마 도핑에 의해 주입된다. 결과적으로, 픽셀 매트릭스로 배열된 상기 NTFT의 소스 영역(112), 채널 영역(113), 및 드레인 영역(114)이 자기 정합(self-aligned) 방식으로 형성된다. 또한, 주변 구동 회로의 CMOS 회로를 형성하는 NTFT의 소스 영역(120), 채널 영역(119), 및 드레인 영역(118)이 자기 정합 방식으로 형성된다.
그 후, 상기 PTFT의 상부 위에 형성된 레지스트 마스크가 제거된다. 레지스트 마스크는 상기 NTFT의 상부 상에 침착된다. 이 상태에서, 붕소(B) 이온들이 플라즈마 도핑에 의해 형성된다. 이 공정 단계의 결과로서, 상기 주변 구동 회로의 CMOS 회로를 형성하는 PTFT의 소스 영역(115), 채널 영역(116), 및 드레인 영역(117)이 자기 정합 방식으로 형성된다.
계속해서, 상기 레지스트 마스크(도시 안됨)가 제거된다. 레이저 광이 도핑된 영역들의 결정성을 개선하고 도펀트 원소를 활성화시키기 위해 적층물에 대해 조사된다. 이 방식으로, 도 2에 도시된 상태가 얻어진다.
그 후, 도 3에 도시된 바와 같이, 실리콘 산화 막(121)이 층간 절연 막으로서 PECVD에 의해 500 nm의 두께로 형성된다. 접촉 홀들이 그 후 형성되며, Ti-Al-Ti 적층 막이 스퍼터링 기법에 의해 침착된다. 이 적층 막의 각각의 Ti 층은 100 nm인 반면에, Al 층은 400 nm이다. 상기 Ti 층들은 반도체 또는 전극들과의 전기적 접촉을 개선시키는 작용을 한다.
상기 Ti-Al-Ti 적층 막은 도 3에 도시된 바와 같은 상태를 얻도록 패터닝 되며, 이는 픽셀 매트릭스로 배치된 NTFT의 소스 전극을 형성하는 티탄 층(122), 알루미늄 층(123), 및 티탄 층(124)으로 구성된 적층 막의 패턴을 나타낸다. 또한, 도 3은 픽셀 매트릭스로 배열된 NTFT의 드레인 전극을 형성하는 티탄 층(125), 알루미늄 층(126), 및 티탄 층(127)으로 구성된 적층 막의 패턴을 나타낸다. 더욱이, 도 3은 티탄 층(128), 알루미늄 층(129), 및 티탄 층(130)으로 이루어진 적층 막의 패턴을 나타낸다. 또한, 도 3은 상기 CMOS 회로의 PTFT의 드레인 전극을 형성하는 티탄 층(131), 알루미늄 층(132), 및 티탄 층(133)으로 이루어진 적층 막의 패턴을 나타낸다. 추가적으로, CMOS 회로의 NTFT의 드레인 전극을 형성하는 티탄 층(134), 알루미늄 층(135), 및 티탄 층(136)으로 이루어진 적층 막의 패턴이 도시된다. 이에 부가하여, CMOS 회로의 NTFT의 드레인 전극을 구성하는 티탄 층(131), 알루미늄 층(132), 및 티탄 층(133)으로 이루어진 적층 막의 패턴이 얻어진다. 이 방식으로, 도 3에 도시된 상태가 얻어진다.
그 후 실리콘 질화 막(137)이 PECVD에 의해 50 nm의 두께로 침착된다. 이 실리콘 질화 막(137)은 보조 커패시터의 유전 막을 형성한다.
그 후, 티탄 막(도시 안됨)이 150 nm의 두께로 스퍼터링 기법에 의해 침착된다. 이 막은 보조 캐패시터에 대한 전극 패턴(138)을 형성하도록 패터닝된다. 상기 보조 캐패시터는 티탄 층(122), 알루미늄 층(123), 및 티탄 층(124)으로 이루어진 전극과 티탄 전극(138)사이에 개재된 실리콘 질화 막(137)과, 티탄 전극(138)으로 이루어진다. 상기 실리콘 질화 막은 큰 유전 상수를 가지고, 박막화될 수 있으며, 그에 따라 큰 용량이 얻어질 수 있다.
액정 패널이 프로젝션용으로 사용되고 대각선의 치수가 2 inch 보다 작을 경우 각 픽셀의 면적은 작아진다. 그러므로, 일반적으로 충분한 보조 용량을 갖는 것이 어려워진다.
이 어려움은 본원 발명에 따른 구조를 가진 용량을 형성하므로써 해결될 수 있다. 도 4에 도시된 상태를 얻은 후, 폴리이미드 수지 막(139)이 도 5에 도시된 바와 같이 층간 절연 막으로서 형성된다. 상기 폴리이미드 수지 막(139)의 두께는 최대 막 두께가 1 ㎛가 되도록 세트된다. 다른 유용한 수지들은 폴리이미드, 폴리이미드아미드, 에폭시, 및 아크릴 등을 포함한다.
150 ㎚의 두께를 가진 티탄 막이 도 5에 도시된 패턴(140)을 형성하도록 스퍼터링 및 패터닝 된다. 이 패턴은 자체 상부 층(즉, 픽셀 전극들 및 도전 라인들)과 자체 하부 층(즉, TFT들 및 도전 라인들) 사이에서 전기적 간섭을 막기 위한 보호 패턴으로 작용한다. 또한, 구동 회로 영역을 오버라잉하는 보호 패턴(140) 부분은 광에 대해 주변 구동 회로를 보호한다. 이 방식으로, 도 5에 도시된 상태가 얻어진다.
그 후, 접촉 홀들이 발생된다. 픽셀 전극들을 형성하는 알루미늄 막이 350 ㎚ 두께로 스퍼터링 기법에 의해 침착된다. 계속해서, 이 알루미늄 막은 픽셀 전극들(141), 및 주변 구동 회로와 픽셀 매트릭스 TFT들을 접속하는 도전 라인들(142)을 동시에 형성하도록 패터닝 된다(도 6).
상기 도전 라인들(142)은 픽셀 전극들(141)을 구성하는 알루미늄 막을 사용하여 형성된다. 따라서, 임의의 독립 공정 단계를 실행할 필요가 없다. 즉, 임의의 추가 공정 단계가 도전 라인들(142)을 형성하기 위해 필요하지 않다. 상기 알루미늄 막 대신, 픽셀 전극들(141)은 은 또는 은 알루미늄 합금으로 형성될 수도 있다.
도 6의 상태를 얻기 위해, 도 7에 도시된 바와 같이 배향 막으로 작용하며 폴리이미드 수지로 이루어진 배향 막(143)이 150 ㎚의 두께로 침착된다. 따라서, TFT들로 이루어지며 배향 처리되는 회로가 형성되는 하나의 기판이 완성된다.
도 7의 상태를 얻은 후, 유리 또는 석영으로 이루어진 또다른 기판이 준비되어 도 7에 도시된 기판(TFT 기판으로 지칭됨)에 결합된다. 액정 재료가 이들 두 개의 기판사이에 주입된다. 따라서, 도 8에 도시된 반사형 AMLCD 패널이 얻어진다.
도 8에서, 카운터 기판, 또는 상기 TFT 기판에 대향하는 기판이 147로 디스플레이된다. 카운터 전극(146)은 ITO로 이루어지며 상기 TFT 기판 상에 형성된 픽셀 전극들(141)에 대향하여 위치하게 된다.
봉지 재료(148)가 기판들(147, 101)을 함께 결합하며 해당 액정 재료를 외부로 누출되지 않게 막아준다. 상기 액정 재료는 144로 디스플레이된다. 상기 LCD 패널이 반사형인 경우, 디스플레이는 복굴절 모드로 동작된다. 특히, 광의 편광 면이 기판 면에 수직으로 액정 재료 층을 통해 진행하고, 그 액정 재료는 기판들에 평행으로 배향된 분자들로 이루어진다. 이 편광 면은 수직 편광, 타원 편광, 원 편광, 타원 편광, 및 수평 편광 상태 순으로 변화한다.
본원 발명의 제 2 실시예는 본원 발명에 따라 LCD 패널이 구비된 장치 또는 설비의 예들을 제공한다. 즉, 이들 예로는 비디오 카메라, 디지털 스틸 카메라, 헤드 마운트 디스플레이, 차량 네비게이션 시스템, 퍼스널 컴퓨터, 및 휴대용 인텔리전트 단말기들(모바일 컴퓨터들 및 휴대 전화기들)을 들 수 있다.
도 9a를 참조로 하면, 이동 컴퓨터의 본체가 2001로 디스플레이된다. 이 컴퓨터 본체(2001)는 반사형 LCD 패널(2005)을 포함하는 디스플레이 장치를 갖는다. 수상부(2003) 및 조작 스위치(2004)를 가진 카메라부(2002)가 컴퓨터 본체(2001)에 부착된다.
도 9b를 참조로 하면, 헤드 마운트 디스플레이의 본체가 2101로 디스플레이되며 반사형 LCD 패널들(2102)을 갖는다. 밴드부(2103)가 본체(2101)에 부착된다.
도 9c에 대해 언급하건 데, 디스플레이 본체(2201) 및 그의 정면에 위치한 스크린(2205)을 포함하는 전방 프로젝션 시스템이 도시된다. 상기 디스플레이 본체(2201)는 광원(2202), 반사형 LCD 패널(2203), 및 광학계(2204)를 갖는다. 상기 광원(2202)으로 부터의 광은 상기 광학계(2204)를 거쳐 반사형 LCD 패널(2203)에 조사된다. 그 후, 상기 LCD 패널(2203)은 이미지를 광학적으로 변조시킨다. 이 이미지는 상기 광학계들(2204)에 의해 확대된 후 스크린(2205)상에 투영된다. 이 형태의 프로젝션 시스템은 상기 본체(2201)와 분리된 스크린(2205)을 필요로 한다.
다음으로 도 9d에 대해 언급하건 데, 본체가 2301로 디스플레이되는 휴대용 전화기가 도시된다. 상기 전화기 본체(2301)는 음성 출력부(2302), 음성 입력부(2303), 반사형 LCD 패널(2304), 및 조작 스위치(2305)로 구성된다. 안테나(2306)가 상기 전화기 본체(2301)에 부착된다.
도 9e에 대해 언급하건 데, 본체가 2401로 디스플레이되는 비디오 카메라가 도시된다. 이 카메라 본체(2401)는 반사형 LCD(2402), 음성 입력부(2403), 조작 스위치들(2404), 배터리들(2405), 및 수상부(2406)를 갖는다.
도 9f에 대해 언급하건 데, 본체가 2501로 디스플레이되는 후방 프로젝션 시스템이 도시된다. 이 시스템 본체(2501)는 광원(2502), 반사형 LCD 패널(2503), 편광 빔 스플리터(2504), 및 반사기들(2505, 2506)을 갖는다. 광원(2502)에 의해 방사된 광은 편광 빔 스플리터(2504)를 거쳐 LCD 패널(2503)에 의해 광학적으로 변조되어 반사기들(2505, 2506)에 조사된다. 그 후, 광은 이들 반사기들에 의해 반사되어 본체(2501)상의 스크린(2507)상에 투영된다.
본원 발명의 제 3 실시예는 도 1 내지 도 7에 도시된 가장 먼저 언급된 실시예에 기초하며 게이트 전극들이 주로 실리콘으로 이루어지는 것을 특징으로 한다. 본 실시예는 도 10에 개략적으로 도시되며, 이 때 게이트 전극들(1001, 1002, 1003)은 하나의 도전형이 부여된 실리콘으로 이루어진다. 또한, 상기 게이트 전극들은 각종 실리사이드 및 금속 재료들과 같은 다른 재료들로 이루어 질 수도 있다.
본원에 개시된 발명은 능동 매트릭스 회로가 해당 주변 구동 회로들과 함께 집적화되는 장치의 상기 주변 구동 회로들에서 요구되는 다층 금속화를 종래보다 더욱 간편하게 실현할 수 있게 해준다.
도 1 내지 도 8은 본원 발명에 따른 LCD(liquid crystal display) 패널을 제조하는 공정 시퀀스를 예시하는 단면도.
도 9a 내지 9f는 본원 발명에 따른 액정 패널을 구비한 장치들을 도시하는 도면.
도 10은 본원 발명에 따른 또다른 LCD를 도시하는 단면도.
*도면의 주요 부분에 대한 부호의 설명 *
101: 유리 기판(또는 석영 기판)
102: 픽셀 매트릭스 회로에 배치된 NTFT의 활성 층
103: 주변 구동 회로가 배치된 PTFT의 활성 층
104: 주변 구동 회로가 배치된 NTFT의 활성 층
112, 117, 및 118: 드레인 영역
113, 116, 및 119: 채널 영역
114, 115, 및 120: 소스 영역
122, 124, 125, 127, 128, 130, 131, 133, 134, 136, 138, 및 140: 티탄 막
123, 126, 129, 132, 135: 알루미늄 막
137: 실리콘 질화 막
139: 폴리이미드 수지 막
141: 픽셀 전극(알루미늄 막)
142: 배선(알루미늄 배선)
143 및 145: 배향 막(폴리이미드 수지 막)
144: 액정 재료
145: 배향 막(폴리이미드 수지 막)
146: 대향 전극(ITO 전극)
147: 대향 유리 기판
148: 봉지 재료

Claims (19)

  1. 디스플레이 패널에 있어서,
    기판 위의 능동 매트릭스 회로에 제공되고, 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 TFT,
    상기 기판 위의 구동 회로에 제공되고, 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 2 TFT,
    상기 제 1 소스 영역 및 상기 제 1 드레인 영역과, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 위에 제공되는 제 1 층간 절연 막,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되는 제 1 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 중 하나와 접속되는 제 2 전극,
    상기 제 1 전극 및 상기 제 2 전극 위에 제공되는 제 2 층간 절연 막,
    상기 제 2 층간 절연 막 위에 제공되고, 상기 능동 매트릭스 회로에 행들 및 열들로 배열되며, 하나의 재료로 이루어진 반사 픽셀 전극들, 및
    상기 제 2 층간 절연 막 위에 제공되고, 상기 구동 회로에 포함되며, 상기 반사 픽셀 전극들과 동일한 재료로 이루어진 도전 라인들을 포함하는, 디스플레이 패널.
  2. 디스플레이 패널에 있어서,
    기판 위의 능동 매트릭스 회로에 제공되고, 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 TFT,
    상기 기판 위의 구동 회로에 제공되고, 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 2 TFT,
    상기 제 1 소스 영역 및 상기 제 1 드레인 영역과, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 위에 제공되는 제 1 층간 절연 막,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되는 제 1 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 중 하나와 접속되는 제 2 전극,
    상기 제 1 전극 및 상기 제 2 전극 위에 제공되는 제 2 층간 절연 막,
    상기 제 2 층간 절연 막 위에 제공되고, 상기 능동 매트릭스 회로에 행들 및 열들로 배열되는 반사 픽셀 전극들, 및
    상기 제 2 층간 절연 막 위에 제공되고, 상기 구동 회로에 포함되는 도전 라인들로서, 상기 도전 라인들 및 상기 반사 픽셀 전극들은 동일한 처리 단계에 의해 제조되는, 상기 도전 라인들을 포함하는, 디스플레이 패널.
  3. 디스플레이 패널이 구비된 장치에 있어서,
    상기 디스플레이 패널은,
    기판 위의 능동 매트릭스 회로에 제공되고, 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 TFT,
    상기 기판 위의 구동 회로에 제공되고, 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 2 TFT,
    상기 제 1 소스 영역 및 상기 제 1 드레인 영역과, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 위에 제공되는 제 1 층간 절연 막,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되는 제 1 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 중 하나와 접속되는 제 2 전극,
    상기 제 1 전극 및 상기 제 2 전극 위에 제공되는 제 2 층간 절연 막,
    상기 제 2 층간 절연 막 위에 제공되고, 상기 능동 매트릭스 회로에 행들 및 열들로 배열되며, 하나의 재료로 이루어진 반사 픽셀 전극들, 및
    상기 제 2 층간 절연 막 위에 제공되고, 상기 구동 회로에 포함되며, 상기 반사 픽셀 전극들과 동일한 재료로 이루어진 도전 라인들을 포함하는, 디스플레이 패널 구비 장치.
  4. 디스플레이 패널이 구비된 장치에 있어서,
    상기 디스플레이 패널은,
    기판 위의 능동 매트릭스 회로에 제공되고, 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 TFT,
    상기 기판 위의 구동 회로에 제공되고, 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 2 TFT,
    상기 제 1 소스 영역 및 상기 제 1 드레인 영역과, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 위에 제공되는 제 1 층간 절연 막,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되는 제 1 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 중 하나와 접속되는 제 2 전극,
    상기 제 1 전극 및 상기 제 2 전극 위에 제공되는 제 2 층간 절연 막,
    상기 제 2 층간 절연 막 위에 제공되고, 상기 능동 매트릭스 회로에 행들 및 열들로 배열되는 반사 픽셀 전극들, 및
    상기 제 2 층간 절연 막 위에 제공되고, 상기 구동 회로에 포함되는 상기 도전 라인들로서, 상기 도전 라인들 및 상기 반사 픽셀 전극들은 동일한 처리 단계에 의해 제조되는, 디스플레이 패널 구비 장치.
  5. 디스플레이 장치에 있어서,
    기판 위의 능동 매트릭스 회로에 제공되고, 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 TFT,
    상기 기판 위의 구동 회로에 제공되고, 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 2 TFT,
    상기 제 1 소스 영역 및 상기 제 1 드레인 영역과, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 위에 제공되는 제 1 층간 절연 막,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되는 제 1 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 중 하나와 접속되는 제 2 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 다른 하나와 접속되는 제 3 전극,
    상기 제 1 전극 및 상기 제 2 전극과, 상기 제 3 전극 위에 제공되는 제 2 층간 절연 막,
    상기 제 2 층간 절연 막 위에 제공되고, 상기 제 1 전극과 접속되며, 하나의 재료로 이루어진 반사 픽셀 전극, 및
    상기 반사 픽셀 전극과 동일한 재료로 이루어지고, 상기 제 2 층간 절연 막 위에 제공되고, 상기 제 3 전극과 접속되며, 상기 제 2 전극과 접속되는, 도전 라인을 포함하는, 디스플레이 장치.
  6. 디스플레이 장치에 있어서,
    기판 위의 능동 매트릭스 회로에 제공되고, 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 TFT,
    상기 기판 위의 구동 회로에 제공되고, 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 2 TFT,
    상기 기판 위의 상기 구동 회로에 제공되고, 제 3 소스 영역 및 제 3 드레인 영역을 포함하는 제 3 TFT,
    상기 제 1 소스 영역 및 상기 제 1 드레인 영역과, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역과, 상기 제 3 소스 영역 및 상기 제 3 드레인 영역 위에 제공되는 제 1 층간 절연 막,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되는 제 1 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 중 하나와 접속되며. 상기 제 3 소스 영역 및 상기 제 3 드레인 영역과 접속되는 제 2 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 다른 하나와 접속되는 제 3 전극,
    상기 제 1 전극 및 상기 제 2 전극과, 상기 제 3 전극 위에 제공되는 제 2 층간 절연 막,
    상기 제 2 층간 절연 막 위에 제공되고, 상기 제 1 전극과 접속되며, 하나의 재료로 이루어진 반사 픽셀 전극, 및
    상기 반사 픽셀 전극과 동일한 재료로 이루어지고, 상기 제 3 전극과 접속되며, 상기 제 2 전극과 접속되는 도전 라인으로서, 상기 도전 라인은 상기 제 2 층간 절연 막 위에 제공되는, 상기 도전 라인을 포함하는, 디스플레이 장치.
  7. 디스플레이 장치에 있어서,
    기판 위의 능동 매트릭스 회로에 제공되고, 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 TFT,
    상기 기판 위의 구동 회로에 제공되고, 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 2 TFT,
    상기 기판 위의 상기 구동 회로에 제공되고, 제 3 소스 영역 및 제 3 드레인 영역을 포함하는 제 3 TFT,
    상기 제 1 소스 영역 및 상기 제 1 드레인 영역과, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역과, 상기 제 3 소스 영역 및 상기 제 3 드레인 영역 위에 제공되는 제 1 층간 절연 막,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되는 제 1 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 중 하나와 접속되며, 상기 제 3 소스 영역 및 상기 제 3 드레인 영역 중 하나와 접속되는 제 2 전극,
    상기 제 1 층간 절연 막 위에 제공되고, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 다른 하나와 접속되는 제 3 전극,
    상기 제 1 전극 및 상기 제 2 전극과, 상기 제 3 전극 위에 제공되는 제 2 층간 절연 막,
    상기 능동 매트릭스 회로에 상기 제 2 층간 절연 막 위에 제공되고, 하나의 재료로 이루어진 반사 픽셀 전극, 및
    상기 구동 회로에 상기 제 2 층간 절연 막 위에 제공되고, 상기 반사 픽셀 전극과 동일한 재료로 이루어진 도전 라인을 포함하는, 디스플레이 장치.
  8. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 반사 픽셀 전극들은 금속을 포함하는, 디스플레이 패널.
  9. 제 3 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반사 픽셀 전극들은 금속을 포함하는, 장치.
  10. 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 장치는 비디오 카메라, 디지털 스틸 카메라, 헤드 마운트 디스플레이, 자동차 네비게이션 시스템, 개인용 컴퓨터, 휴대용 인텔리전트 단말기, 모바일 컴퓨터, 휴대용 전화기, 전방 프로젝션 시스템, 및 후방 프로젝션 시스템으로 구성된 그룹으로부터 선택되는, 디스플레이 패널 구비 장치.
  11. 제 5 항 또는 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,
    비디오 카메라, 디지털 스틸 카메라, 헤드 마운트 디스플레이, 자동차 네비게이션 시스템, 개인용 컴퓨터, 휴대용 인텔리전트 단말기, 모바일 컴퓨터, 휴대용 전화기, 전방 프로젝션 시스템, 및 후방 프로젝션 시스템으로 구성된 그룹으로부터 선택된 장치에 포함되는, 디스플레이 장치.
  12. 반도체 장치를 형성하는 방법에 있어서,
    기판 위에 실리콘을 포함하는 제 1 반도체 아일랜드를 형성하는 단계,
    상기 기판 위에 실리콘을 포함하는 제 2 반도체 아일랜드를 형성하는 단계,
    상기 제 1 반도체 아일랜드에 픽셀 박막 트랜지스터를 위한 제 1 소스 영역, 제 1 드레인 영역, 및 제 1 채널 영역을 형성하는 단계,
    상기 제 2 반도체 아일랜드에, 구동 회로에 제공되는 구동 회로 박막 트랜지스터를 위한 제 2 소스 영역, 제 2 드레인 영역, 및 제 2 채널 영역을 형성하는 단계,
    상기 제 1 반도체 아일랜드 및 상기 제 2 반도체 아일랜드 위에 제 1 층간 절연 막을 형성하는 단계,
    상기 제 1 층간 절연 막 위에 제 1 소스 전극 및 제 1 드레인 전극과, 제 2 소스 전극 및 제 2 드레인 전극을 형성하는 단계,
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극과, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 위에 제 2 층간 절연 막을 형성하는 단계,
    상기 제 2 층간 절연 막 위에 도전 반사 막을 형성하는 단계, 및
    상기 도전 반사 막을 반사 픽셀 전극 및 도전 라인으로 동시에 패터닝하는 단계로서, 상기 픽셀 전극은 상기 픽셀 박막 트랜지스터를 위한 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되고, 상기 도전 라인은 상기 구동 회로에 포함되는, 상기 패터닝 단계를 포함하는, 반도체 장치 형성 방법.
  13. 반도체 장치를 형성하는 방법에 있어서,
    기판 위에 실리콘을 포함하는 제 1 반도체 아일랜드를 형성하는 단계,
    상기 기판 위에 실리콘을 포함하는 제 2 반도체 아일랜드를 형성하는 단계,
    상기 제 1 반도체 아일랜드에 픽셀 박막 트랜지스터를 위한 제 1 소스 영역, 제 1 드레인 영역, 및 제 1 채널 영역을 형성하는 단계,
    상기 제 2 반도체 아일랜드에, 구동 회로에 제공되는 구동 회로 박막 트랜지스터를 위한 제 2 소스 영역, 제 2 드레인 영역, 및 제 2 채널 영역을 형성하는 단계,
    상기 제 1 반도체 아일랜드 및 상기 제 2 반도체 아일랜드 위에 제 1 층간 절연 막을 형성하는 단계,
    상기 제 1 층간 절연 막 위에 제 1 소스 전극 및 제 1 드레인 전극과, 제 2 소스 전극 및 제 2 드레인 전극을 형성하는 단계,
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극과. 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 위에 제 2 층간 절연 막을 형성하는 단계,
    상기 제 2 층간 절연 막 위에 도전 반사 막을 형성하는 단계, 및
    상기 도전 반사 막을 반사 픽셀 전극 및 도전 라인으로 동시에 패터닝하는 단계로서, 상기 픽셀 전극은 상기 픽셀 박막 트랜지스터를 위한 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되고, 상기 도전 라인은 상기 구동 회로에 포함되는, 상기 패터닝 단계를 포함하며;
    상기 도전 라인은 상기 픽셀 박막 트랜지스터와 접속되는, 반도체 장치 형성 방법.
  14. 반도체 장치를 형성하는 방법에 있어서,
    기판 위에 실리콘을 포함하는 제 1 반도체 아일랜드를 형성하는 단계,
    상기 기판 위에 실리콘을 포함하는 제 2 반도체 아일랜드를 형성하는 단계,
    상기 제 1 반도체 아일랜드에, 픽셀에 제공되는 제 1 박막 트랜지스터를 위한 제 1 소스 영역, 제 1 드레인 영역, 및 제 1 채널 영역을 형성하는 단계,
    상기 제 2 반도체 아일랜드에 제 2 박막 트랜지스터를 위한 제 2 소스 영역, 제 2 드레인 영역, 및 제 2 채널 영역을 형성하는 단계로서, 상기 제 2 박막 트랜지스터는 시프트 레지스터 회로, 버퍼 회로, 타이밍 신호를 생성하는 회로, 이미지 정보를 취급하는 회로, 메모리, 산술 유닛, 아날로그 스위치, 발진기 회로로 구성된 그룹으로부터 선택된 회로에 제공되는, 상기 형성 단계,
    상기 제 1 반도체 아일랜드 및 상기 제 2 반도체 아일랜드 위에 제 1 층간 절연 막을 형성하는 단계,
    상기 제 1 층간 절연 막 위에 제 1 소스 전극 및 제 1 드레인 전극과, 제 2 소스 전극 및 제 2 드레인 전극을 형성하는 단계,
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극과, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 위에 제 2 층간 절연 막을 형성하는 단계,
    상기 제 2 층간 절연 막 위에 도전 반사 막을 형성하는 단계, 및
    상기 도전 반사 막을 반사 픽셀 전극 및 도전 라인으로 동시에 패터닝하는 단계로서, 상기 픽셀 전극은 상기 제 1 박막 트랜지스터를 위한 상기 제 1 소스 영역 및 상기 제 1 드레인 영역 중 하나와 접속되고, 상기 도전 라인은 시프트 레지스터 회로, 버퍼 회로, 타이밍 신호를 생성하는 회로, 이미지 정보를 취급하는 회로, 메모리, 산술 유닛, 아날로그 스위치, 및 발진기 회로로 구성된 그룹으로부터 선택된 상기 회로에 포함되는, 상기 패터닝 단계를 포함하는, 반도체 장치 형성 방법.
  15. 반도체 장치를 형성하는 방법에 있어서,
    기판 위에 픽셀 박막 트랜지스터 및 구동 박막 트랜지스터를 형성하는 단계,
    상기 픽셀 박막 트랜지스터 및 상기 구동 박막 트랜지스터 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연 막 위에 도전 반사 막을 형성하는 단계, 및
    상기 도전 반사 막을 반사 픽셀 전극 및 도전 라인으로 동시에 패터닝하는 단계로서, 상기 픽셀 전극은 상기 픽셀 박막 트랜지스터와 접속되고, 상기 도전 라인은 상기 구동 박막 트랜지스터와 접속되는, 상기 패터닝 단계를 포함하는, 반도체 장치 형성 방법.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 도전 반사 막은 금속을 포함하는, 반도체 장치 형성 방법.
  17. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 비디오 카메라, 디지털 스틸 카메라, 헤드 마운트 디스플레이, 자동차 네비게이션 시스템, 개인용 컴퓨터, 휴대용 인텔리전트 단말기, 모바일 컴퓨터, 휴대용 전화기, 전방 프로젝션 시스템, 및 후방 프로젝션 시스템으로 구성된 그룹으로부터 선택된 적어도 하나의 장치에 포함되는, 반도체 장치 형성 방법.
  18. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 도전 반사 막은 은, 알루미늄, 및 은 알루미늄 합금으로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 장치 형성 방법.
  19. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 기판은 유리, 석영, 및 실리콘으로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 장치 형성 방법.
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