KR20130074567A - 발광제어 드라이버 및 그를 포함한 유기발광 표시장치 - Google Patents

Abstract

본 발명에 따른 발광제어 드라이버는 제1 그룹 클럭과 제1 스타트신호에 따라 소정의 펄스폭을 갖는 리셋 신호를 출력하는 제1 쉬프트 레지스터; 제2 그룹 클럭과 제2 스타트신호에 따라 소정의 펄스폭을 갖는 셋 신호를 출력하는 제2 쉬프트 레지스터; 및 상기 리셋 신호와 상기 셋 신호를 입력받고, 상기 리셋 신호의 입력 타임에 동기하여 발광제어 펄스를 턴 오프 레벨로 발생하고, 상기 셋 신호의 입력 타임에 동기하여 상기 발광제어 펄스를 턴 온 레벨로 발생하는 인버터를 구비하고; 상기 발광제어 펄스의 턴 오프 구간의 폭은 상기 리셋 신호와 셋 신호의 입력 타임 간격에 따라 달라진다.

Description

발광제어 드라이버 및 그를 포함한 유기발광 표시장치{EMISSION CONTROL DRIVER AND ORGANIC LIGHT EMITTING DISPLAY INCLUDING THE SAME}

본 발명은 발광제어 드라이버 및 그를 포함한 유기발광 표시장치에 관한 것이다.

유기발광 표시장치는 자 발광 소자인 유기발광다이오드(Organic Light Emitting Diode, OLED)를 이용함으로써 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기발광다이오드는 애노드전극과 캐소드전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함한다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.

유기발광 표시장치는 유기발광다이오드가 포함된 화소를 매트릭스 형태로 배열하고 화소들의 밝기를 비디오 데이터의 계조에 따라 제어한다. 유기발광 표시장치는 능동소자인 TFT(Thin Film Transistor)를 선택적으로 턴-온시켜 화소를 선택하고 스토리지 커패시터(Storage Capacitor)에 저장된 전압으로 화소의 발광을 유지한다.

화소는 도 1과 같이, 고전위 전압(VDD)과 저전위 전압(VSS) 사이에 흐르는 구동 전류에 의해 발광하는 유기발광다이오드(OLED), 유기발광다이오드(OLED)에 인가되는 구동 전류량을 제어하는 구동 TFT(DT), 데이터라인(DL)으로부터 인가되는 데이터전압(Vdata)과 스캔라인(GL)으로부터 인가되는 스캔펄스(SCAN) 등을 이용하여 구동 TFT(DT)의 게이트전압을 조정하는 스위치회로(SWC), 에미션라인(EL)으로부터 인가되는 발광제어 펄스(EM)에 응답하여 구동 TFT(DT)와 유기발광다이오드(OLED) 사이의 전류 흐름을 온/오프 시키는 에미션 TFT(ET)를 포함한다. 화소에 형성되는 TFT들은 P-type으로 선택될 수 있다.

유기발광 표시장치는 표시패널에 형성된 스캔 라인들(GL)을 구동하기 위한 스캔 드라이버와 에미션 라인들(EL)을 구동하기 위한 발광제어 드라이버를 포함한다. 스캔 드라이버는 데이터전압(Vdata)의 어드레싱 타임을 결정하기 위한 스캔 펄스(SCAN)를 스캔 라인들(GL)에 공급한다. 발광제어 드라이버는 화소들의 발광 타임을 결정하기 위한 발광제어 펄스(EM)를 에미션 라인들(EL)에 공급한다. 데이터전압(Vdata)이 어드레싱 되는 기간에서 스캔 펄스(SCAN)는 턴 온 레벨로 발생되고 발광제어 펄스(EM)는 턴 오프 레벨로 발생되며, 화소들이 발광되는 기간에서 스캔 펄스(SCAN)는 턴 오프 레벨로 발생되고 발광제어 펄스(EM)는 턴 온 레벨로 발생된다.

종래의 발광제어 드라이버는 도 2와 같이 종속적으로 접속되어 발광제어 펄스(EM1~EM4)를 순차적으로 출력하는 다수의 스테이지들(STG1~STG4)로 구성된다. 스테이지(STG1~STG4)는 쉬프트 레지스터(SR1~SR4), 쉬프트 레지스터(SR1~SR4)로부터 출력되는 신호(Vg1~Vg4)를 입력받고 그 신호(Vg1~Vg4)를 반전시켜 발광제어 펄스(EM1~EM4)를 생성하는 인버터(INV1~INV4)를 포함한다. 쉬프트 레지스터(SR1~SR4)와 인버터(INV1~INV4)는 다수의 P-type TFT들로 이루어진다.

쉬프트 레지스터들(SR1~SR4)은 4상 쉬프트 클럭들(CLK1~CLK4) 중에서 3개의 클럭들을 입력받는다. 4상 쉬프트 클럭들(CLK1~CLK4)은 로우 레벨로 발생된다. 제1 쉬프트 레지스터(SR1)는 외부로부터 인가되는 스타트 펄스(VST)에 따라 제1 쉬프트 클럭(CLK1)을 제1 출력신호(Vg1)로 출력하고, 제2 내지 제4 쉬프트 레지스터(SR2~SR4)는 각각 전단 출력신호(Vg1~Vg3)를 캐리신호로서 입력받고 그 캐리신호에 따라 제2 내지 제4 쉬프트 클럭(CLK2~CLK4)을 제2 내지 제4 출력신호(Vg2~Vg4)로 출력한다.

인버터들(INV1~INV4)은 쉬프트 레지스터들(SR1~SR4)의 출력신호(Vg1~Vg4)에 종속되어 발광제어 펄스(EM1~EM4)를 생성한다. 도 3과 같이 쉬프트 레지스터들(SR1~SR4)의 출력신호(Vg1~Vg4)가 소정 기간 동안 로우 레벨(L)로 유지되면, 인버터들(INV1~INV4)은 상기 소정 기간 동안 발광제어 펄스(EM1~EM4)를 하이 레벨(H, 턴 오프 레벨)로 발생한다. 그리고, 쉬프트 레지스터들(SR1~SR4)의 출력신호(Vg1~Vg4)가 하이 레벨(H)로 반전되면, 인버터들(INV1~INV4)은 이 반전 타이밍에 입력되는 쉬프트 클럭에 의해 발광제어 펄스(EM1~EM4)를 로우 레벨(L, 턴 온 레벨)로 발생한다.

쉬프트 레지스터들(SR1~SR4)로부터 출력되는 신호(Vg1~Vg4)의 로우 구간 폭은 입력 쉬프트 클럭에 의해 결정되므로 자유로운 조정이 불가능하다. 쉬프트 레지스터(SR1~SR4)의 출력단은 도 4에 도시된 바와 같이 풀다운(Pull-Down) TFT(Tpd)를 통해 쉬프트 클럭(CLK1~CLK4)을 공급받는다. 따라서, 도 5a 및 도 5b와 같이 4개의 발광제어 펄스(EM1~EM4)가 모두 하이 레벨(H)로 유지되도록 하기 위해서는, 4개의 쉬프트 레지스터들(SR1~SR4)의 출력신호(Vg1~Vg4)가 모두 로우 레벨(L)이 되어야 한다. 이는 쉬프트 레지스터(SR1~SR4)에 인가되는 4개의 쉬프트 클럭들(CLK1~CLK4)이 모두 로우 레벨(L)로 입력되어야 함을 의미한다. 그러나, 4개의 쉬프트 클럭들(CLK1~CLK4)이 모두 로우 레벨(L)인 상태에서는 쉬프트 레지스터(SR1~SR4)의 4상 쉬프트 동작이 정상적으로 이루어지지 않는다. 도 4에서, "Tpu"는 풀업(Pull-Up) TFT를, "Q"는 풀다운 TFT(Tpd)의 게이트단에 연결된 Q노드를, "QB"는 풀업 TFT(Tpu)의 게이트단에 연결된 QB노드를 각각 지시한다.

이러한 이유로, 기존의 발광제어 드라이버에 의하는 경우 발광제어 펄스(EM1~EM4)의 턴 오프 구간(하이 레벨 구간)의 폭을 조절하기가 실질적으로 불가능하다. 따라서, 기존의 발광제어 드라이버는 도 5a에 도시된 것처럼 모든 발광제어 펄스(EM1~EM4)를 소정 기간(P1) 동안 하이 레벨(L) 상태로 유지시킬 수 없으며, 더욱이 도 5b에 도시된 것처럼 모든 발광제어 펄스(EM1~EM4)를 수 프레임기간(P2) 동안 하이 레벨(L) 상태로 유지시킬 수도 없다.

유기발광다이오드는 사용시간 경과에 따른 열화에 취약하다. 유기발광다이오드가 열화되면 원하는 휘도 구현이 어려워진다. 열화 속도는 구동 부하가 커질수록(즉, 표시 휘도가 높을수록) 빨라진다. 유기발광다이오드의 열화 속도를 늦추기 위해 동일 계조에서 표시 휘도를 낮추는 방법을 고려해 볼 수 있다. 표시 휘도는 감마 전압의 셋팅값 조정을 통해 낮춰질 수 있다. 하지만, 다양한 휘도 범위에서 계조 선형을 유지하기 위해서는 감마전압부의 회로가 커지므로, 이 방법은 모빌 어플리케이션과 같은 소형 표시장치에 적용되기에 부담이 된다. 감마 전압 조정과 상관없이 표시 휘도를 제어하기 위해서는 도 5a와 같이 모든 발광제어 펄스의 턴 오프 구간을 늘리는 방법이 가장 효과적이나, 전술했듯이 기존의 발광제어 드라이버 구성으로는 이것이 불가능하다.

유기발광 표시장치는 영상 표시를 위한 정상 구동 외에, 유기발광다이오드의 열화로 인한 휘도 저하를 보상하기 위한 열화 보상 구동을 더 포함할 수 있다. 열화 보상 구동은 유기발광다이오드의 양단 전압을 센싱하는 것과, 이 센싱 전압에 따라 휘도 보상을 위해 비디오 데이터를 변조하는 것을 포함한다. 열화 보상 구동은 통상 시스템 구동 전원의 온 타이밍에 동기되는 수 프레임기간, 또는 시스템 구동 전원의 오프 타이밍에 동기되는 수 프레임기간 내에서 행해진다. 이러한 열화 보상 구동을 위해서는 도 5b와 같이 모든 발광제어 펄스를 수 프레임기간(P2) 동안 턴 오프 레벨로 유지시켜 유기발광다이오드들에 공급되는 구동전류를 차단하여야 한다. 하지만, 전술했듯이 기존의 발광제어 드라이버 구성으로는 이것이 불가능하다.

따라서, 본 발명의 목적은 발광제어 펄스의 턴 오프 구간의 폭을 용이하게 조절할 수 있도록 한 발광제어 드라이버 및 그를 포함한 유기발광 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 발광제어 드라이버는 제1 그룹 클럭과 제1 스타트신호에 따라 소정의 펄스폭을 갖는 리셋 신호를 출력하는 제1 쉬프트 레지스터; 제2 그룹 클럭과 제2 스타트신호에 따라 소정의 펄스폭을 갖는 셋 신호를 출력하는 제2 쉬프트 레지스터; 및 상기 리셋 신호와 상기 셋 신호를 입력받고, 상기 리셋 신호의 입력 타임에 동기하여 발광제어 펄스를 턴 오프 레벨로 발생하고, 상기 셋 신호의 입력 타임에 동기하여 상기 발광제어 펄스를 턴 온 레벨로 발생하는 인버터를 구비하고; 상기 발광제어 펄스의 턴 오프 구간의 폭은 상기 리셋 신호와 셋 신호의 입력 타임 간격에 따라 달라진다.

상기 리셋 신호가 로우 레벨로 제1 타임에 입력되고 상기 셋 신호가 로우 레벨로 제2 타임에 입력되는 경우, 상기 발광제어 펄스의 턴 오프 구간은 제1 폭으로 결정되고; 상기 리셋 신호가 로우 레벨로 제1 타임에 입력되고 상기 셋 신호가 로우 레벨로 상기 제2 타임보다 늦은 제3 타임에 입력되는 경우, 상기 발광제어 펄스의 턴 오프 구간은 상기 제1 폭보다 넓은 제2 폭으로 결정된다.

상기 리셋 신호와 셋 신호의 입력 타임 간격은 상기 제1 스타트신호와 상기 제2 스타트신호의 인가 타이밍에 의해 제어된다.

상기 제1 쉬프트 레지스터는, 다이오드 커넥션 되어 상기 제1 스타트신호를 Q 노드에 인가하는 제1 TFT; 제4 쉬프트 클럭에 따라 상기 제1 TFT와 상기 Q 노드 사이의 전류 흐름을 스위칭하는 제2 TFT; QB 노드의 전위에 따라 스위칭되어 고전위 전압을 상기 Q 노드에 인가하는 제3 TFT; 제3 쉬프트 클럭에 따라 스위칭되어 저전위 전압을 상기 QB 노드에 인가하는 제4 TFT; 상기 제1 스타트신호에 따라 스위칭되어 상기 고전위 전압을 상기 QB 노드에 인가하는 제5 TFT; 상기 QB 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 리셋 신호로서 출력 노드에 인가하는 풀업 TFT; 및 상기 Q 노드의 전위에 따라 스위칭되어 제1 쉬프트 클럭을 상기 리셋 신호로서 상기 출력 노드에 인가하는 풀다운 TFT를 구비하고; 상기 제1 쉬프트 클럭, 제3 쉬프트 클럭 및 제4 쉬프트 클럭은 상기 제1 그룹 클럭 중에서 선택된다.

상기 제2 쉬프트 레지스터는, 다이오드 커넥션 되어 상기 제2 스타트신호를 Q 노드에 인가하는 제1 TFT; 제4 쉬프트 클럭에 따라 상기 제1 TFT와 상기 Q 노드 사이의 전류 흐름을 스위칭하는 제2 TFT; QB 노드의 전위에 따라 스위칭되어 고전위 전압을 상기 Q 노드에 인가하는 제3 TFT; 제3 쉬프트 클럭에 따라 스위칭되어 저전위 전압을 상기 QB 노드에 인가하는 제4 TFT; 상기 제2 스타트신호에 따라 스위칭되어 상기 고전위 전압을 상기 QB 노드에 인가하는 제5 TFT; 상기 QB 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 리셋 신호로서 출력 노드에 인가하는 풀업 TFT; 및 상기 Q 노드의 전위에 따라 스위칭되어 제1 쉬프트 클럭을 상기 리셋 신호로서 상기 출력 노드에 인가하는 풀다운 TFT를 구비하고; 상기 제1 쉬프트 클럭, 제3 쉬프트 클럭 및 제4 쉬프트 클럭은 상기 제2 그룹 클럭 중에서 선택된다.

상기 인버터는, 상기 셋 신호에 따라 스위칭되어 저전위 전압을 Q 노드에 인가하는 제1 TFT; 상기 리셋 신호에 따라 스위칭되어 고전위 전압을 상기 Q 노드에 인가하는 제2 TFT; 상기 리셋 신호에 따라 스위칭되어 상기 저전위 전압을 QB 노드에 인가하는 제3 TFT; 상기 셋 신호에 따라 스위칭되어 상기 고전위 전압을 QB 노드에 인가하는 제4 TFT; 출력 노드의 전위에 따라 스위칭되어 상기 저전위 전압을 상기 Q 노드에 인가하는 제5 TFT; 상기 출력 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 QB 노드에 인가하는 제6 TFT; 상기 QB 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 발광제어 펄스로서 상기 출력 노드에 인가하는 풀업 TFT; 및 상기 Q 노드의 전위에 따라 스위칭되어 상기 저전위 전압을 상기 발광제어 펄스로서 상기 출력 노드에 인가하는 풀다운 TFT를 구비한다.

상기 제5 TFT 및 상기 제6 TFT는 각각 듀얼 게이트 타입으로 접속된다.

상기 고전위 전압의 입력단과 상기 QB 노드 사이에 접속되어 상기 QB 노드의 전위를 유지하는 제1 커패시터; 및 상기 고전위 전압의 입력단과 상기 Q 노드 사이에 접속되어 상기 Q 노드의 전위를 유지하는 제2 커패시터를 더 구비한다.

본 발명의 실시예에 따른 유기발광 표시장치는 데이터라인들과 에미션라인들이 교차되고 유기발광다이오드를 각각 포함한 다수의 화소들을 갖는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 드라이버; 및 상기 에미션라인들에 발광제어 펄스를 순차적으로 공급하는 발광제어 드라이버를 구비하고, 상기 발광제어 드라이버는,제1 그룹 클럭과 제1 스타트신호에 따라 소정의 펄스폭을 갖는 리셋 신호를 출력하는 제1 쉬프트 레지스터; 제2 그룹 클럭과 제2 스타트신호에 따라 소정의 펄스폭을 갖는 셋 신호를 출력하는 제2 쉬프트 레지스터; 및 상기 리셋 신호와 상기 셋 신호를 입력받고, 상기 리셋 신호의 입력 타임에 동기하여 발광제어 펄스를 턴 오프 레벨로 발생하고, 상기 셋 신호의 입력 타임에 동기하여 상기 발광제어 펄스를 턴 온 레벨로 발생하는 인버터를 포함하고; 상기 발광제어 펄스의 턴 오프 구간의 폭은 상기 리셋 신호와 셋 신호의 입력 타임 간격에 따라 달라진다.

본 발명에 따른 발광제어 드라이버 및 그를 포함한 유기발광 표시장치는 발광제어 펄스의 턴 오프 구간(하이 레벨 구간)의 폭을 자유롭게 조절할 수 있고, 모든 발광제어 펄스들을 원하는 기간만큼 턴 오프 레벨로 유지시킬 수 있기 때문에, 열화 보상 구동이나 휘도 제어 등 다양한 분야에 용이하게 활용될 수 있다.

도 1은 일반적인 화소의 등가 회로를 간략히 보여주는 도면.
도 2는 종래 발광제어 드라이버를 보여주는 도면.
도 3은 종래 발광제어 드라이버에서 쉬프트 레지스터들의 출력신호에 종속되어 발생되는 발광제어 펄스를 보여주는 도면.
도 4는 종래 발광제어 드라이버의 쉬프트 레지스터들을 간략히 보여주는 도면.
도 5a는 표시 휘도를 제어하기 위해 모든 발광제어 펄스의 턴 오프 구간을 늘리는 일 예를 보여주는 도면.
도 5b는 열화 보상 구동을 위해 모든 발광제어 펄스를 수 프레임기간 동안 턴 오프 레벨로 유지시키는 일 예를 보여주는 도면.
도 6은 본 발명의 실시예에 따른 발광제어 드라이버의 어느 한 스테이지 구성을 간략하게 보여주는 도면.
도 7은 본 발명의 실시예에 따른 발광제어 드라이버를 통해 발광제어 펄스의 턴 오프 구간의 폭이 조절될 수 있는 원리를 보여주는 도면.
도 8은 본 발명의 실시예에 따른 발광제어 드라이버의 전체 구성을 보여주는 도면.
도 9는 리셋 신호들과 셋 신호들에 따라 발광제어 펄스들이 서로 중첩되어 순차적으로 발생되는 것을 보여주는 도면.
도 10은 발광제어 펄스들의 턴 오프 구간을 서로 중첩시킴으로서 얻어지는 다양한 활용예를 설명하기 위한 도면.
도 11은 도 8의 제1 스테이지에 속하는 제1 쉬프트 레지스터를 상세히 보여주는 도면.
도 12는 도 11의 변형 예를 보여주는 도면.
도 13은 도 8의 제1 스테이지에 속하는 제2 쉬프트 레지스터를 상세히 보여주는 도면.
도 14는 도 13의 변형 예를 보여주는 도면.
도 15는 도 11 및 도 13의 동작을 설명을 위한 파형도.
도 16은 도 8의 제1 스테이지에 속하는 제1 인버터를 상세히 보여주는 도면.
도 17은 도 16의 변형 예를 보여주는 도면.
도 18은 TFT의 오프 커런트 특성 변화로 인해 초래되는 비정상 동작 상태를 보여주는 도면.
도 19는 TFT의 오프 커런트 특성 변화에도 불구하고 본 발명의 구성을 통해 출력 특성이 안정화되는 것을 보여주는 도면.
도 20은 도 16의 동작 설명을 위한 파형도.
도 21은 본 발명의 실시예에 따른 유기발광 표시장치를 보여주는 도면.

이하, 도 6 내지 도 21을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세히 설명하기로 한다.

도 6은 본 발명의 실시예에 따른 발광제어 드라이버의 어느 한 스테이지 구성을 간략하게 보여준다. 그리고, 도 7은 본 발명의 실시예에 따른 발광제어 드라이버를 통해 발광제어 펄스의 턴 오프 구간의 폭이 조절될 수 있는 원리를 보여준다.

도 6을 참조하면, 본 발명의 실시예에 따른 발광제어 드라이버는 2개의 쉬프트 레지스터(SR_A,SR_B)와 1개의 인버터(INV)를 통해 1개의 발광제어 펄스(EM)를 생성한다.

제1 쉬프트 레지스터(SR_A)는 제1 그룹 클럭(GCLK#1)과 제1 스타트신호(VSTa)에 따라 소정의 펄스폭을 갖는 리셋 신호(RESET)를 출력한다. 제2 쉬프트 레지스터(SR_B)는 제2 그룹 클럭(GCLK#2)과 제2 스타트신호(VSTb)에 따라 소정의 펄스폭을 갖는 셋 신호(SET)를 출력한다. 제1 그룹 클럭(GCLK#1)과 제2 그룹 클럭(GCLK#2)은 서로 동일한 위상으로 입력될 수 있고, 또한 서로 다른 위상으로도 입력될 수 있다. 제1 그룹 클럭(GCLK#1)과 제2 그룹 클럭(GCLK#2)은 각각 위상이 1 수평기간(1H)씩 쉬프트되는 i(i는 양의 짝수)상(phase) 쉬프트 클럭들로 선택될 수 있다. 이하의 실시예에서는 제1 그룹 클럭(GCLK#1)과 제2 그룹 클럭(GCLK#2)이 4상 쉬프트 클럭으로 구현되는 경우를 설명하지만 본 발명은 이에 한정되지 않는다.

제1 스타트신호(VSTa)는 리셋 신호(RESET)의 출력 타이밍을 제어한다. 제1 스타트신호(VSTa)는 외부로부터 인가되는 제1 스타트펄스이거나 또는, 전단의 제1 쉬프트 레지스터(SR_A)로부터 인가되는 캐리신호일 수 있다.

제2 스타트신호(VSTb)는 셋 신호(SET)의 출력 타이밍을 제어한다. 제2 스타트신호(VSTb)는 외부로부터 인가되는 제2 스타트펄스이거나 또는, 전단의 제2 쉬프트 레지스터(SR_B)로부터 인가되는 캐리신호일 수 있다.

인버터(INV)는 제1 쉬프트 레지스터(SR_A)로부터 리셋 신호(RESET)를 입력받고, 제2 쉬프트 레지스터(SR_B)로부터 셋 신호(SET)를 입력받는다. 그리고, 인버터(INV)는 입력되는 리셋 신호(RESET)와 셋 신호(SET)를 기반으로 발광제어 펄스(EM)를 생성하여 출력한다. 인버터(INV)는 리셋 신호(RESET)의 입력 타임에 동기하여 발광제어 펄스(EM)를 턴 오프 레벨로 발생하고, 셋 신호(SET)의 입력 타임에 동기하여 발광제어 펄스(EM)를 턴 온 레벨로 발생한다. 여기서, 화소에 형성되는 TFT들이 도 1과 같이 P-type인 경우, 상기 턴 오프 레벨은 하이 레벨을, 상기 턴 온 레벨은 로우 레벨을 지시하게 된다. 물론, 화소에 형성되는 TFT들은 N-type인 경우에는 그 반대이다. 이하의 설명에서는 P-type을 예로 하여 설명한다.

발광제어 펄스(EM)의 턴 오프 구간(하이 레벨 구간)의 폭은 리셋 신호(RESET)와 셋 신호(SET)의 입력 타임 간격에 따라 달라진다. 예를 들어, 도 7과 같이 리셋 신호(RESET)가 로우 레벨(L)로 제1 타임(t1)에 입력되고 셋 신호(SET)가 로우 레벨(L)로 제2 타임(t2)에 입력되는 경우, 발광제어 펄스(EM)의 턴 오프 구간은 제1 폭(W1)으로 결정된다. 또한, 도 7과 같이 리셋 신호(RESET)가 로우 레벨(L)로 제1 타임(t1)에 입력되고 셋 신호(SET)가 로우 레벨(L)로 제2 타임(t2)보다 늦은 제3 타임(t3)에 입력되는 경우, 발광제어 펄스(EM)의 턴 오프 구간은 제1 폭(W1)보다 넓은 제2 폭(W2)으로 결정된다.

로우 레벨(L)의 셋 신호(SET)가 리셋 신호(RESET)에 비해 k 프레임기간 늦게 인버터(INV)에 입력된다면, 발광제어 펄스(EM)의 턴 오프 구간은 k 프레임기간만큼 넓어진다. 제1 쉬프트 레지스터(SR_A)로부터 출력되는 타이밍에 따라 리셋 신호(RESET)의 입력 타임이 결정되므로, 리셋 신호(RESET)의 입력 타임은 제1 쉬프트 레지스터(SR_A)에 인가되는 제1 스타트신호(VSTa)에 의존적이다. 제2 쉬프트 레지스터(SR_B)로부터 출력되는 타이밍에 따라 셋 신호(SET)의 입력 타임이 결정되므로, 셋 신호(SET)의 입력 타임은 제2 쉬프트 레지스터(SR_B)에 인가되는 제2 스타트신호(VSTb)에 의존적이다. 따라서, 제1 스타트신호(VSTa)의 인가 타이밍과 제2 스타트신호(VSTb)의 인가 타이밍을 적절히 제어하면, 발광제어 펄스(EM)의 턴 오프 구간을 원하는 폭으로 조절할 수 있게 된다.

도 8은 본 발명의 실시예에 따른 발광제어 드라이버의 전체 구성을 보여준다. 도 9는 리셋 신호들과 셋 신호들에 따라 발광제어 펄스들이 서로 중첩되어 순차적으로 발생되는 것을 보여준다. 도 10은 발광제어 펄스들의 턴 오프 구간을 서로 중첩시킴으로서 얻어지는 다양한 활용예를 설명하기 위한 도면이다.

도 8을 참조하면, 본 발명에 따른 발광제어 드라이버는 서로 종속적으로 접속되어 발광제어 펄스(EM1~EMn)를 순차적으로 출력하는 다수의 스테이지들(STG1~STGn)로 구성된다. 스테이지들(STG1~STGn) 각각은 도 6에서 전술했듯이 2개의 쉬프트 레지스터(SR_A,SR_B)와 1개의 인버터(INV)를 포함한다. 쉬프트 레지스터(SR_A,SR_B)와 인버터(INV)는 다수의 P-type TFT들로 구현될 수 있다. 각 스테이지들(STG1~STGn)에서, 제1 그룹 클럭(CLKA1~CLKA4)과 제2 그룹 클럭(CLKB1~CLKB4)은 각각 위상이 1 수평기간(1H)씩 쉬프트되는 4상 쉬프트 클럭들로 구현될 수 있다. 모든 스테이지들(STG1~STGn)의 쉬프트 레지스터와 인버터에는 고전위 전압(VDD)과 저전위 전압(VSS)이 공통으로 인가된다.

제1 스테이지(STG1)에 속하는 제1 쉬프트 레지스터(SR_A1)에는, 타이밍 콘트롤러로부터 공급되는 제1 스타트펄스가 제1 스타트신호(VSTa)로서 인가된다. 제2 내지 제n 스테이지(STG2~STGn)에 속하는 제1 쉬프트 레지스터들(SR_A2~SR_An) 각각에는, 자신의 전단(SR_A1~SR_An-1)으로부터 공급되는 캐리신호가 제1 스타트신호(VSTa)로서 인가된다. 따라서, 제1 쉬프트 레지스터들(SR_A1~SR_An)로부터 출력되는 리셋 신호들(RESET1~RESETn)은 대략 1 수평기간(1H)씩 위상이 지연되면서 1 프레임 내에서 순차적으로 발생된다.

제1 스테이지(STG1)에 속하는 제2 쉬프트 레지스터(SR_B1)에는, 타이밍 콘트롤러로부터 공급되는 제2 스타트펄스가 제2 스타트신호(VSTb)로서 인가된다. 제2 내지 제n 스테이지(STG2~STGn)에 속하는 제2 쉬프트 레지스터들(SR_B2~SR_Bn) 각각에는, 자신의 전단(SR_B1~SR_Bn-1)으로부터 공급되는 캐리신호가 제2 스타트신호(VSTb)로서 인가된다. 따라서, 제2 쉬프트 레지스터들(SR_B1~SR_Bn)로부터 출력되는 셋 신호들(SET1~SETn)은 대략 1 수평기간(1H)씩 위상이 지연되면서 1 프레임 내에서 순차적으로 발생된다.

그 결과, 제1 내지 제n 인버터(INV1~INVn)을 통해 출력되는 발광제어 펄스들(EM1~EMn)은 도 9에 도시된 바와 같이 대략 1 수평기간(1H)씩 위상이 지연되면서 순차적으로 발생하게 된다.

리셋 신호들(RESET1~RESETn)을 출력하는 제1 쉬프트 레지스터들(SR_A1~SR_An)이 서로 종속적으로 접속되고, 셋 신호들(SET1~SETn)을 출력하는 제2 쉬프트 레지스터들(SR_B1~SR_Bn)이 서로 종속적으로 접속되기 때문에, 제1 스테이지(STG1)에 인가되는 제1 스타트신호(VSTa)의 인가 타이밍과 제2 스타트신호(VSTb)의 인가 타이밍을 적절히 제어하면, 모든 발광제어 펄스들(EM1~EMn)의 턴 오프 구간을 원하는 폭으로 조절할 수 있게 된다.

예를 들어, 도 10과 같이 제1 프레임(1F) 내에서 리셋 신호들(RESET1~RESETn)을 순차적으로 출력한 후, 2 프레임기간만큼 늦은 제3 프레임(3F) 내에서 셋 신호들(SET1~SETn)을 순차적으로 출력하는 경우, 모든 발광제어 펄스들(EMa,EMb,EMc)의 턴 오프 구간은 대략 2 프레임기간만큼 중첩되게 된다. 따라서, 본 발명은 모든 발광제어 펄스들(EMa,EMb,EMc)의 턴 오프 레벨로 유지되는 상기 2 프레임기간을 휘도 제어나 열화 보상에 이용할 수 있게 된다.

도 11은 도 8의 제1 스테이지(STG1)에 속하는 제1 쉬프트 레지스터(SR_A1)를 상세히 보여준다. 도 12는 도 11의 변형 예를 보여준다.

도 11을 참조하면, 제1 쉬프트 레지스터(SR_A1)는 제1 내지 제5 TFT(M1A~M5A), 풀업 TFT(TpuA), 풀다운 TFT(TpdA), 제1 내지 제3 커패시터(C1A~C3A)를 포함하여 제1 리셋 신호(RESET1)를 출력한다.

제1 TFT(M1A)는 다이오드 커넥션 되어 제1 스타트신호(VSTa)를 Q 노드에 인가한다. 제2 TFT(M2A)는 제4 쉬프트 클럭(CLKA4)에 따라 제1 TFT(M1A)와 Q 노드 사이의 전류 흐름을 스위칭한다. 제3 TFT(M3A)는 QB 노드의 전위에 따라 스위칭되어 고전위 전압(VDD)을 Q 노드에 인가한다. 제4 TFT(M4A)는 제3 쉬프트 클럭(CLKA3)에 따라 스위칭되어 저전위 전압(VSS)을 QB 노드에 인가한다. 제5 TFT(M5A)는 제1 스타트신호(VSTa)에 따라 스위칭되어 고전위 전압(VDD)을 QB 노드에 인가한다.

풀업 TFT(TpuA)는 QB 노드의 전위에 따라 스위칭되어 고전위 전압(VDD)을 출력 노드(NA)에 인가한다. 풀다운 TFT(TpdA)는 Q 노드의 전위에 따라 스위칭되어 제1 쉬프트 클럭(CLKA1)을 출력 노드(NA)에 인가한다.

제1 커패시터(C1A)는 고전위 전압(VDD)의 입력단과 Q 노드 사이에 접속되어 Q 노드의 전위를 유지시킨다. 제2 커패시터(C2A)는 고전위 전압(VDD)의 입력단과 QB 노드 사이에 접속되어 QB 노드의 전위를 유지시킨다. 제3 커패시터(C3A)는 Q 노드와 출력 노드(NA) 사이에 접속되어 Q 노드의 전위를 부스트(boost) 시킨다. 제1 내지 제3 커패시터(C1A~C3A)는 별도로 마련된 커패시터일 수도 있고, 풀업 TFT(TpuA) 및 풀다운 TFT(TpdA)의 게이트 오버랩에 의해 생겨나는 기생 커패시터일 수도 있다.

한편, 턴 오프 기간 동안 누설전류를 방지하여 제1 쉬프트 레지스터(SR_A1)의 신뢰성을 확보하기 위해, 제3 내지 제5 TFT(M3A,M4A,M5A)는 도 12와 같이 듀얼 게이트 타입에 따라 쌍으로 접속될 수 있다. 제3 TFT쌍(M3aA,M3bA)의 소스-드레인전극들은 서로 직렬 접속되고, 제3 TFT쌍(M3aA,M3bA)의 게이트전극들은 QB 노드에 공통으로 접속된다. 제4 TFT쌍(M4aA,M4bA)의 소스-드레인전극들은 서로 직렬 접속되고, 제4 TFT쌍(M4aA,M4bA)의 게이트전극들에는 제3 쉬프트 클럭(CLKA3)이 공통으로 입력된다. 제5 TFT쌍(M5aA,M5bA)의 소스-드레인전극들은 서로 직렬 접속되고, 제5 TFT쌍(M5aA,M5bA)의 게이트전극들에는 제1 스타트신호(VSTa)가 공통으로 입력된다. 도 12에 도시된 제1 쉬프트 레지스터(SR_A1)의 동작은 도 11과 동일하다. 이하에서는 도 11에 도시된 제1 쉬프트 레지스터(SR_A1)를 기준으로 그의 동작을 설명한다.

도 15를 결부하여 제1 쉬프트 레지스터(SR_A1)의 동작을 설명하면 다음과 같다.

제1 스타트신호(VSTa)가 로우 레벨(L)로 입력되지 않으면, 제3 쉬프트 클럭(CLKA3)이 로우 레벨(L)로 입력될 때마다 제4 TFT(M4A)가 턴 온 되어 QB 노드를 로우 레벨(L,VSS 전압)로 활성화시킨다. 이때, 제3 TFT(M3A)는 QB 노드에 의해 턴 온 되어 Q 노드를 하이 레벨(H,VDD 전압)로 비활성화시킨다. 그 결과, 풀업 TFT(TpuA)가 QB 노드에 의해 턴 온 되고 풀다운 TFT(TpdA)가 Q 노드에 의해 턴 오프 됨으로써, 출력 노드(NA)를 통해 하이 레벨(H)의 제1 리셋 신호(RESET1)가 출력된다.

제1 스타트신호(VSTa)가 제4 쉬프트 클럭(CLKA4)과 동기하여 로우 레벨(L)로 입력되면, 제1 및 제2 TFT(M1A,M2A)와 제5 TFT(M5A)가 턴 온 되면서 Q 노드를 로우 레벨(L)로 활성화시키고 QB 노드를 하이 레벨(H)로 비활성화시킨다. 따라서, 풀다운 TFT(TpdA)는 Q 노드에 의해 턴 온 되고, 풀업 TFT(TpuA)는 QB 노드에 의해 턴 오프 된다. 이때, 출력은 풀다운 TFT(TpdA)의 드레인전극으로 입력되는 제1 쉬프트 클럭(CLKA1)에 따라 결정되게 된다. 제4 쉬프트 클럭(CLKA4)이 로우 레벨(L) 일 때 제1 쉬프트 클럭(CLKA1)은 하이 레벨(H)이므로 출력 노드(NA)를 통해 하이 레벨(H)의 제1 리셋 신호(RESET1)가 출력되지만, 제4 쉬프트 클럭(CLKA4)이 하이 레벨(H)이 되고 제1 쉬프트 클럭(CLKA1)이 로우 레벨(L)이 되는 순간 출력 노드(NA)를 통해 로우 레벨(L)의 제1 리셋 신호(RESET1)가 출력되게 된다. 제1 쉬프트 클럭(CLKA1)이 로우 레벨(L)이 되는 순간 Q 노드는 제3 커패시터(C3A)에 의해 로우 레벨(L)보다 더 낮은 레벨(L1)로 부스트된다. 이어서, 제1 쉬프트 클럭(CLKA1)이 하이 레벨(H)이 되면 출력 노드(NA)를 통해 하이 레벨(H)의 제1 리셋 신호(RESET1)가 출력되게 된다.

도 13은 도 8의 제1 스테이지(STG1)에 속하는 제2 쉬프트 레지스터(SR_B1)를 상세히 보여준다. 도 14는 도 13의 변형 예를 보여준다.

도 13을 참조하면, 제2 쉬프트 레지스터(SR_B1)는 제1 내지 제5 TFT(M1B~M5B), 풀업 TFT(TpuB), 풀다운 TFT(TpdB), 제1 내지 제3 커패시터(C1B~C3B)를 포함하여 제1 셋 신호(SET1)를 출력한다.

제1 TFT(M1B)는 다이오드 커넥션 되어 제2 스타트신호(VSTb)를 Q 노드에 인가한다. 제2 TFT(M2B)는 제4 쉬프트 클럭(CLKB4)에 따라 제1 TFT(M1B)와 Q 노드 사이의 전류 흐름을 스위칭한다. 제3 TFT(M3B)는 QB 노드의 전위에 따라 스위칭되어 고전위 전압(VDD)을 Q 노드에 인가한다. 제4 TFT(M4B)는 제3 쉬프트 클럭(CLKB3)에 따라 스위칭되어 저전위 전압(VSS)을 QB 노드에 인가한다. 제5 TFT(M5B)는 제2 스타트신호(VSTb)에 따라 스위칭되어 고전위 전압(VDD)을 QB 노드에 인가한다.

풀업 TFT(TpuB)는 QB 노드의 전위에 따라 스위칭되어 고전위 전압(VDD)을 출력 노드(NB)에 인가한다. 풀다운 TFT(TpdB)는 Q 노드의 전위에 따라 스위칭되어 제1 쉬프트 클럭(CLKB1)을 출력 노드(NB)에 인가한다.

제1 커패시터(C1B)는 고전위 전압(VDD)의 입력단과 Q 노드 사이에 접속되어 Q 노드의 전위를 유지시킨다. 제2 커패시터(C2B)는 고전위 전압(VDD)의 입력단과 QB 노드 사이에 접속되어 QB 노드의 전위를 유지시킨다. 제3 커패시터(C3B)는 Q 노드와 출력 노드(NB) 사이에 접속되어 Q 노드의 전위를 부스트(boost) 시킨다. 제1 내지 제3 커패시터(C1B~C3B)는 별도로 마련된 커패시터일 수도 있고, 풀업 TFT(TpuB) 및 풀다운 TFT(TpdB)의 게이트 오버랩에 의해 생겨나는 기생 커패시터일 수도 있다.

한편, 턴 오프 기간 동안 누설전류를 방지하여 제2 쉬프트 레지스터(SR_B1)의 신뢰성을 확보하기 위해, 제3 내지 제5 TFT(M3B,M4B,M5B)는 도 12와 같이 듀얼 게이트 타입에 따라 쌍으로 접속될 수 있다. 제3 TFT쌍(M3aB,M3bB)의 게이트전극들은 QB 노드에 공통으로 접속된다. 제4 TFT쌍(M4aB,M4bB)의 게이트전극들에는 제3 쉬프트 클럭(CLKB3)이 공통으로 입력된다. 제5 TFT쌍(M5aB,M5bB)의 게이트전극들에는 제2 스타트신호(VSTb)가 공통으로 입력된다. 도 14에 도시된 제2 쉬프트 레지스터(SR_B1)의 동작은 도 13과 동일하다. 이하에서는 도 13에 도시된 제2 쉬프트 레지스터(SR_B1)를 기준으로 그의 동작을 설명한다.

도 15를 결부하여 제2 쉬프트 레지스터(SR_B1)의 동작을 설명하면 다음과 같다.

제2 스타트신호(VSTb)가 로우 레벨(L)로 입력되지 않으면, 제3 쉬프트 클럭(CLKB3)이 로우 레벨(L)로 입력될 때마다 제4 TFT(M4B)가 턴 온 되어 QB 노드를 로우 레벨(L,VSS 전압)로 활성화시킨다. 이때, 제3 TFT(M3B)는 QB 노드에 의해 턴 온 되어 Q 노드를 하이 레벨(H,VDD 전압)로 비활성화시킨다. 그 결과, 풀업 TFT(TpuB)가 QB 노드에 의해 턴 온 되고 풀다운 TFT(TpdB)가 Q 노드에 의해 턴 오프 됨으로써, 출력 노드(NB)를 통해 하이 레벨(H)의 제1 셋 신호(SET1)가 출력된다.

제2 스타트신호(VSTb)가 제4 쉬프트 클럭(CLKB4)과 동기하여 로우 레벨(L)로 입력되면, 제1 및 제2 TFT(M1B,M2B)와 제5 TFT(M5B)가 턴 온 되면서 Q 노드를 로우 레벨(L)로 활성화시키고 QB 노드를 하이 레벨(H)로 비활성화시킨다. 따라서, 풀다운 TFT(TpdB)는 Q 노드에 의해 턴 온 되고, 풀업 TFT(TpuB)는 QB 노드에 의해 턴 오프 된다. 이때, 출력은 풀다운 TFT(TpdB)의 드레인전극으로 입력되는 제1 쉬프트 클럭(CLKB1)에 따라 결정되게 된다. 제4 쉬프트 클럭(CLKB4)이 로우 레벨(L) 일 때 제1 쉬프트 클럭(CLKB1)은 하이 레벨(H)이므로 출력 노드(NB)를 통해 하이 레벨(H)의 제1 셋 신호(SET1)가 출력되지만, 제4 쉬프트 클럭(CLKB4)이 하이 레벨(H)이 되고 제1 쉬프트 클럭(CLKB1)이 로우 레벨(L)이 되는 순간 출력 노드(NB)를 통해 로우 레벨(L)의 제1 셋 신호(SET1)가 출력되게 된다. 제1 쉬프트 클럭(CLKB1)이 로우 레벨(L)이 되는 순간 Q 노드는 제3 커패시터(C3B)에 의해 로우 레벨(L)보다 더 낮은 레벨(L1)로 부스트된다. 이어서, 제1 쉬프트 클럭(CLKB1)이 하이 레벨(H)이 되면 출력 노드(NB)를 통해 하이 레벨(H)의 제1 셋 신호(SET1)가 출력되게 된다.

도 16은 도 8의 제1 스테이지에 속하는 제1 인버터(INV1)를 상세히 보여준다. 도 17은 도 16의 변형 예를 보여준다. 도 18은 TFT의 오프 커런트 특성 변화로 인해 초래되는 비정상 동작 상태를 보여준다. 도 19는 TFT의 오프 커런트 특성 변화에도 불구하고 본 발명의 구성을 통해 출력 특성이 안정화되는 것을 보여준다. 그리고, 도 20은 도 16의 동작 설명을 위한 파형도이다.

도 16을 참조하면, 제1 인버터(INV1)는 제1 내지 제6 TFT(M1~M6), 풀업 TFT(Tpu), 풀다운 TFT(Tpd), 제1 및 제2 커패시터(C1,C2)를 포함하여 제1 발광제어 펄스(EM1)를 출력한다.

제1 TFT(M1)는 제1 셋 신호(SET1)에 따라 스위칭되어 저전위 전압(VSS)을 Q 노드에 인가한다. 제2 TFT(M2)는 제1 리셋 신호(RESET1)에 따라 스위칭되어 고전위 전압(VDD)을 Q 노드에 인가한다. 제3 TFT(M3)는 제1 리셋 신호(RESET1)에 따라 스위칭되어 저전위 전압(VSS)을 QB 노드에 인가한다. 제4 TFT(M4)는 제1 셋 신호(SET1)에 따라 스위칭되어 고전위 전압(VDD)을 QB 노드에 인가한다.

제5 TFT(M5)는 출력 노드(NO)의 전위에 따라 스위칭되어 저전위 전압(VSS)을 Q 노드에 인가한다. 제6 TFT(M6)는 출력 노드(NO)의 전위에 따라 스위칭되어 고전위 전압(VDD)을 QB 노드에 인가한다. 인버터 회로는 도 18의 (A)와 같이 TFT의 오프 커런트(off current) 특성이 나빠지면 정상 동작이 어렵다. 발광제어 펄스(EM)가 턴 온 레벨(로우 레벨)로 유지되는 기간에서 TFT(예컨대,제3 TFT(M3))의 오프 커런트 특성이 나빠지면, 도 18의 (B)와 같이 QB 노드의 전위가 하이 레벨로 유지되지 못하고 점점 낮아지게 된다. 이 경우 발광제어 펄스(EM)는 턴 온 레벨(로우 레벨)로 유지되지 못하고 점점 높아지게 되어 정상 동작이 불가능해진다. 또한, 발광제어 펄스(EM)가 턴 오프 레벨(하이 레벨)로 유지되는 기간에서 TFT(예컨대,제4 TFT(M4))의 오프 커런트 특성이 나빠지면, QB 노드의 전위가 로우 레벨로 유지되지 못하고 점점 높아지게 된다. 이 경우 발광제어 펄스(EM)는 턴 오프 레벨(하이 레벨)로 유지되지 못하고 점점 낮아지게 되어 정상 동작이 불가능해진다.

제5 TFT(M5)와 제6 TFT(M6)는 제1 인버터(INV1) 내의 다른 TFT의 오프 커런트 특성이 크게 변하더라도 그러한 변화가 제1 인버터(INV1)의 출력에 영향을 미치지 않게 하여 인버터 회로의 신뢰성을 제고한다. 출원인은 제5 TFT(M5)와 제6 TFT(M6)를 인버터 회로에 부가한 상태에서, TFT의 오프 커런트 특성을 크게 변화시켜 가면서 출력 특성 왜곡을 관찰하였다. 그 결과, TFT의 오프 커런트 특성이 기준치 대비 10배 이상 증가하여도 도 19와 같이 QB 노드가 하이 레벨로 유지되고 발광제어 펄스(EM)가 턴 온 레벨(로우 레벨)로 유지됨을 알 수 있었다. 한편, 제5 TFT(M5)와 제6 TFT(M6)가 도 17과 같이 듀얼 게이트 타입으로 구성되는 경우, 출력 특성 안정화 효과는 좀더 극대화될 수 있다. 제5 TFT쌍(M5a,M5b)의 게이트전극들은 출력 노드(NO)에 공통으로 접속되고, 마찬가지로 제6 TFT쌍(M6a,M6b)의 게이트전극들도 출력 노드(NO)에 공통으로 접속된다.

풀업 TFT(Tpu)는 QB 노드의 전위에 따라 스위칭되어 고전위 전압(VDD)을 출력 노드(NO)에 인가한다. 풀다운 TFT(Tpd)는 Q 노드의 전위에 따라 스위칭되어 저전위 전압(VSS)을 출력 노드(NB)에 인가한다.

제1 커패시터(C1)는 고전위 전압(VDD)의 입력단과 QB 노드 사이에 접속되어 QB 노드의 전위를 유지시킨다. 제2 커패시터(C2)는 고전위 전압(VDD)의 입력단과 Q 노드 사이에 접속되어 Q 노드의 전위를 유지시킨다. 제1 및 제2 커패시터(C1,C2)는 별도로 마련된 커패시터일 수도 있고, 풀업 TFT(Tpu) 및 풀다운 TFT(Tpd)의 게이트 오버랩에 의해 생겨나는 기생 커패시터일 수도 있다.

한편, 턴 오프 기간 동안 누설전류를 방지하여 제1 인버터(INV1)의 신뢰성을 확보하기 위해, 제1 내지 제4 TFT(M1~M4)는 도 17과 같이 듀얼 게이트 타입에 따라 쌍으로 접속될 수 있다. 제1 TFT쌍(M1a,M1b) 및 제4 TFT쌍(M4a,M4b)의 게이트전극들은 제1 셋 신호(SET1)를 공통으로 입력받고, 제2 TFT쌍(M2a,M2b) 및 제3 TFT쌍(M3a,M3b)의 게이트전극들은 제1 리셋 신호(RESET1)를 공통으로 입력받는다. 도 17에 도시된 제1 인버터(INV1)의 동작은 도 16과 동일하다. 이하에서는 도 16에 도시된 제1 인버터(INV1)를 기준으로 그의 동작을 설명한다.

도 20을 결부하여 제1 인버터(INV1)의 동작을 설명하면 다음과 같다.

먼저, 제1 리셋 신호(RESET1)가 로우 레벨(L)로 입력되고 제1 셋 신호(SET1)가 하이 레벨(H)로 입력되는 경우를 살펴보면,

제1 TFT(M1)는 제1 셋 신호(SET1)에 의해 턴 오프 되어 Q 노드와 저전위 전압(VSS) 사이의 전류 흐름을 차단한다. 그리고, 제4 TFT(M4)는 제1 셋 신호(SET1)에 의해 턴 오프 되어 QB 노드와 고전위 전압(VDD) 사이의 전류 흐름을 차단한다.

제2 TFT(M2)는 제1 리셋 신호(RESET1)에 의해 턴 온 되어 Q 노드에 고전위 전압(VDD)을 인가함으로써 Q 노드를 하이 레벨(H)로 비활성화시킨다. 그리고, 제3 TFT(M3)는 제1 리셋 신호(RESET1)에 의해 턴 온 되어 QB 노드에 저전위 전압(VSS)을 인가함으로써 QB 노드를 로우 레벨(L)로 활성화시킨다.

풀다운 TFT(Tpd)는 Q 노드가 하이 레벨(H)로 비활성화됨에 따라 턴 오프 되고, 풀업 TFT(Tpu)는 QB 노드가 로우 레벨(L)로 활성화됨에 따라 턴 온 된다. 그 결과, 제1 발광제어 펄스(EM1)는 출력 노드(NO)를 통해 하이 레벨(H)로 출력된다. 이때, 제5 TFT(M5)는 하이 레벨(H)의 출력 노드(NO)에 의해 턴 오프 됨으로써 Q 노드에 저전위 전압(VSS)이 유입되는 것을 차단하고, 제6 TFT(M6)는 하이 레벨(H)의 출력 노드(NO)에 의해 턴 오프 됨으로써 QB 노드에 고전위 전압(VDD)이 유입되는 것을 차단한다.

이어서, 제1 리셋 신호(RESET1)가 하이 레벨(H)로 입력되고 제1 셋 신호(SET1)가 로우 레벨(L)로 입력되는 경우를 살펴보면,

제1 TFT(M1)는 제1 셋 신호(SET1)에 의해 턴 온 되어 Q 노드에 저전위 전압(VSS)을 인가함으로써 Q 노드를 로우 레벨(L)로 활성화시킨다. 그리고, 제4 TFT(M4)는 제1 셋 신호(SET1)에 의해 턴 온 되어 QB 노드에 고전위 전압(VDD)을 인가함으로써 QB 노드를 하이 레벨(H)로 비활성화시킨다.

제2 TFT(M2)는 제1 리셋 신호(RESET1)에 의해 턴 오프 되어 Q 노드와 고전위 전압(VDD) 사이의 전류 흐름을 차단한다. 그리고, 제3 TFT(M3)는 제1 리셋 신호(RESET1)에 의해 턴 오프 되어 QB 노드와 저전위 전압(VSS) 사이의 전류 흐름을 차단한다.

풀다운 TFT(Tpd)는 Q 노드가 로우 레벨(L)로 활성화됨에 따라 턴 온 되고, 풀업 TFT(Tpu)는 QB 노드가 하이 레벨(H)로 비활성화됨에 따라 턴 오프 된다. 그 결과, 제1 발광제어 펄스(EM1)는 출력 노드(NO)를 통해 로우 레벨(L)로 출력된다. 이때, 제5 TFT(M5)는 로우 레벨(L)의 출력 노드(NO)에 의해 턴 온 되어 Q 노드에 저전위 전압(VSS)을 인가함으로써, Q 노드의 전위가 로우 레벨(L)로 더 잘 유지되도록 한다. 또한, 제6 TFT(M6)는 로우 레벨(L)의 출력 노드(NO)에 의해 턴 온 되어 QB 노드에 고전위 전압(VDD)을 인가함으로써, QB 노드의 전위가 하이 레벨(H)로 더 잘 유지되도록 한다.

이어서, 제1 리셋 신호(RESET1)와 제1 셋 신호(SET1)가 모두 하이 레벨(H)로 입력되는 경우를 살펴보면,

제1 리셋 신호(RESET1)에 의해 제1 및 제4 TFT(M1,M4)가 턴 오프 되고, 제1 리셋 신호(RESET1에 의해 제2 및 제3 TFT(M2,M3)가 턴 오프 된다. 풀다운 TFT(Tpd)는, 제1 리셋 신호(RESET1)와 제1 셋 신호(SET1)가 모두 하이 레벨(H)로 입력되기 직전의 Q 노드의 전위에 따라 온/오프 상태가 결정된다. 그리고, 풀업 TFT(Tpu)는, 제1 리셋 신호(RESET1)와 제1 셋 신호(SET1)가 모두 하이 레벨(H)로 입력되기 직전의 QB 노드의 전위에 따라 온/오프 상태가 결정된다.

이때, QB 노드의 전위는 제1 커패시터(C1)에 의해 유지가 되고, Q 노드의 저위는 제2 커패시터(C2)에 의해 유지가 될 수 있다.

도 21은 본 발명의 실시예에 따른 유기발광 표시장치를 개략적으로 보여준다.

도 21을 참조하면, 본 발명의 유기발광 표시장치는 표시패널(100), 데이터 드라이버(120), 발광제어 드라이버(130), 및 타이밍 콘트롤러(110) 등을 구비한다.

표시패널(100)은 서로 교차되는 데이터라인들, 스캔라인들 및 에미션라인들과, 매트릭스 형태로 배치된 화소들을 포함한다. 화소들은 각각 도 1과 같이 고전위 전압(VDD)과 저전위 전압(VSS) 사이에 흐르는 구동 전류에 의해 발광하는 유기발광다이오드(OLED), 유기발광다이오드(OLED)에 인가되는 구동 전류량을 제어하는 구동 TFT(DT), 데이터라인(DL)으로부터 인가되는 데이터전압(Vdata)과 스캔라인(GL)으로부터 인가되는 스캔펄스(SCAN) 등을 이용하여 구동 TFT(DT)의 게이트전압을 조정하는 스위치회로(SWC), 에미션라인(EL)으로부터 인가되는 발광제어 펄스(EM)에 응답하여 구동 TFT(DT)와 유기발광다이오드(OLED) 사이의 전류 흐름을 온/오프 시키는 에미션 TFT(ET)를 포함한다. 화소에 형성되는 TFT들은 P-type으로 선택될 수 있다.

데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.

발광제어 드라이버(130)는 표시패널(100)의 에미션라인들에 발광제어 펄스를 공급한다. 발광제어 드라이버(130)는 타이밍 콘트롤러(110)와 표시패널(100)의 에미션라인들 사이에 접속된 레벨 쉬프터(level shifter)(150)를 더 포함할 수 있다. 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 2 그룹의 4 상 쉬프트 클럭들(CLKA1~CLKA4,CLKB1~CLKB4)을 TTL(Transistor-Transistor- Logic) 로직 레벨에서 게이트 하이 전압과 게이트 로우 전압으로 레벨 쉬프팅한다. 발광제어 드라이버(130)에 포함되는 쉬프트 레지스터와 인버터의 구성은 도 6 내지 도 20을 통해 전술한 바와 같다.

발광제어 드라이버는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장될 수 있다. 한편, 도면에 도시되어 있지 않지만, 본 발명의 유기발광 표시장치는 표시패널(100)에 형성된 스캔라인들에 스캔펄스를 공급하는 스캔 드라이버를 더 포함할 수 있다. 스캔 드라이버도 GIP 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다.

타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 데이터 드라이버(120)에 전송한다.

타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 드라이버(120)와 발광제어 드라이버(130)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.

타이밍 콘트롤러(110)는 제1 스타트신호(VSTa)와 제2 스타트신호(VSTb)를 발광제어 드라이버(130)에 공급한다. 타이밍 콘트롤러(110)는 발광제어 펄스의 턴 오프 구간을 조절하기 위해 제1 스타트신호(VSTa)의 입력 타이밍과 제2 스타트신호(VSTb)의 입력 타이밍을 적절히 제어할 수 있다. 타이밍 콘트롤러(110)는 제1 스타트신호(VSTa)의 입력 시점과 제2 스타트신호(VSTb)의 입력 시점 사이의 시간적 간격을 증가시킴으로써 발광제어 펄스의 턴 오프 구간을 넓힐 수 있다.

타이밍 콘트롤러(110)는 화상 표시를 위한 정상 구동시에 비해 유기발광다이오드의 열화로 인한 휘도 저하를 보상하기 위한 열화 보상 구동시에서 상기 시간적 간격을 더 크게 설정할 수 있다. 또한, 타이밍 콘트롤러(110)는 화상 표시를 위한 정상 구동시에 비해 표시 휘도를 제어하기 위한 경우에 상기 시간적 간격을 더 크게 설정할 수 있다.

상술한 바와 같이, 본 발명에 따른 발광제어 드라이버 및 그를 포함한 유기발광 표시장치는 발광제어 펄스의 턴 오프 구간(하이 레벨 구간)의 폭을 자유롭게 조절할 수 있고, 모든 발광제어 펄스들을 원하는 기간만큼 턴 오프 레벨로 유지시킬 수 있기 때문에, 열화 보상 구동이나 휘도 제어 등 다양한 분야에 용이하게 활용될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 드라이버 130 : 발광제어 드라이버
140 : PCB 150 : 레벨 쉬프터

Claims (12)

1. 제1 그룹 클럭과 제1 스타트신호에 따라 소정의 펄스폭을 갖는 리셋 신호를 출력하는 제1 쉬프트 레지스터;
   제2 그룹 클럭과 제2 스타트신호에 따라 소정의 펄스폭을 갖는 셋 신호를 출력하는 제2 쉬프트 레지스터; 및
   상기 리셋 신호와 상기 셋 신호를 입력받고, 상기 리셋 신호의 입력 타임에 동기하여 발광제어 펄스를 턴 오프 레벨로 발생하고, 상기 셋 신호의 입력 타임에 동기하여 상기 발광제어 펄스를 턴 온 레벨로 발생하는 인버터를 구비하고;
   상기 발광제어 펄스의 턴 오프 구간의 폭은 상기 리셋 신호와 셋 신호의 입력 타임 간격에 따라 달라지는 것을 특징으로 하는 발광제어 드라이버.
2. 제 1 항에 있어서,
   상기 리셋 신호가 로우 레벨로 제1 타임에 입력되고 상기 셋 신호가 로우 레벨로 제2 타임에 입력되는 경우, 상기 발광제어 펄스의 턴 오프 구간은 제1 폭으로 결정되고;
   상기 리셋 신호가 로우 레벨로 제1 타임에 입력되고 상기 셋 신호가 로우 레벨로 상기 제2 타임보다 늦은 제3 타임에 입력되는 경우, 상기 발광제어 펄스의 턴 오프 구간은 상기 제1 폭보다 넓은 제2 폭으로 결정되는 것을 특징으로 하는 발광제어 드라이버.
3. 제 1 항에 있어서,
   상기 리셋 신호와 셋 신호의 입력 타임 간격은 상기 제1 스타트신호와 상기 제2 스타트신호의 인가 타이밍에 의해 제어되는 것을 특징으로 하는 발광제어 드라이버.
4. 제 1 항에 있어서,
   상기 제1 쉬프트 레지스터는,
   다이오드 커넥션 되어 상기 제1 스타트신호를 Q 노드에 인가하는 제1 TFT;
   제4 쉬프트 클럭에 따라 상기 제1 TFT와 상기 Q 노드 사이의 전류 흐름을 스위칭하는 제2 TFT;
   QB 노드의 전위에 따라 스위칭되어 고전위 전압을 상기 Q 노드에 인가하는 제3 TFT;
   제3 쉬프트 클럭에 따라 스위칭되어 저전위 전압을 상기 QB 노드에 인가하는 제4 TFT;
   상기 제1 스타트신호에 따라 스위칭되어 상기 고전위 전압을 상기 QB 노드에 인가하는 제5 TFT;
   상기 QB 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 리셋 신호로서 출력 노드에 인가하는 풀업 TFT; 및
   상기 Q 노드의 전위에 따라 스위칭되어 제1 쉬프트 클럭을 상기 리셋 신호로서 상기 출력 노드에 인가하는 풀다운 TFT를 구비하고;
   상기 제1 쉬프트 클럭, 제3 쉬프트 클럭 및 제4 쉬프트 클럭은 상기 제1 그룹 클럭 중에서 선택되는 것을 특징으로 하는 발광제어 드라이버.
5. 제 1 항에 있어서,
   상기 제2 쉬프트 레지스터는,
   다이오드 커넥션 되어 상기 제2 스타트신호를 Q 노드에 인가하는 제1 TFT;
   제4 쉬프트 클럭에 따라 상기 제1 TFT와 상기 Q 노드 사이의 전류 흐름을 스위칭하는 제2 TFT;
   QB 노드의 전위에 따라 스위칭되어 고전위 전압을 상기 Q 노드에 인가하는 제3 TFT;
   제3 쉬프트 클럭에 따라 스위칭되어 저전위 전압을 상기 QB 노드에 인가하는 제4 TFT;
   상기 제2 스타트신호에 따라 스위칭되어 상기 고전위 전압을 상기 QB 노드에 인가하는 제5 TFT;
   상기 QB 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 리셋 신호로서 출력 노드에 인가하는 풀업 TFT; 및
   상기 Q 노드의 전위에 따라 스위칭되어 제1 쉬프트 클럭을 상기 리셋 신호로서 상기 출력 노드에 인가하는 풀다운 TFT를 구비하고;
   상기 제1 쉬프트 클럭, 제3 쉬프트 클럭 및 제4 쉬프트 클럭은 상기 제2 그룹 클럭 중에서 선택되는 것을 특징으로 하는 발광제어 드라이버.
6. 제 1 항에 있어서,
   상기 인버터는,
   상기 셋 신호에 따라 스위칭되어 저전위 전압을 Q 노드에 인가하는 제1 TFT;
   상기 리셋 신호에 따라 스위칭되어 고전위 전압을 상기 Q 노드에 인가하는 제2 TFT;
   상기 리셋 신호에 따라 스위칭되어 상기 저전위 전압을 QB 노드에 인가하는 제3 TFT;
   상기 셋 신호에 따라 스위칭되어 상기 고전위 전압을 QB 노드에 인가하는 제4 TFT;
   출력 노드의 전위에 따라 스위칭되어 상기 저전위 전압을 상기 Q 노드에 인가하는 제5 TFT;
   상기 출력 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 QB 노드에 인가하는 제6 TFT;
   상기 QB 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 발광제어 펄스로서 상기 출력 노드에 인가하는 풀업 TFT; 및
   상기 Q 노드의 전위에 따라 스위칭되어 상기 저전위 전압을 상기 발광제어 펄스로서 상기 출력 노드에 인가하는 풀다운 TFT를 구비하는 것을 특징으로 하는 발광제어 드라이버.
7. 제 6 항에 있어서,
   상기 제5 TFT 및 상기 제6 TFT는 각각 듀얼 게이트 타입으로 접속되는 것을 특징으로 하는 발광제어 드라이버.
8. 제 6 항에 있어서,
   상기 고전위 전압의 입력단과 상기 QB 노드 사이에 접속되어 상기 QB 노드의 전위를 유지하는 제1 커패시터; 및
   상기 고전위 전압의 입력단과 상기 Q 노드 사이에 접속되어 상기 Q 노드의 전위를 유지하는 제2 커패시터를 더 구비하는 것을 특징으로 하는 발광제어 드라이버.
9. 데이터라인들과 에미션라인들이 교차되고 유기발광다이오드를 각각 포함한 다수의 화소들을 갖는 표시패널;
   상기 데이터라인들에 데이터전압을 공급하는 데이터 드라이버; 및
   상기 에미션라인들에 발광제어 펄스를 순차적으로 공급하는 발광제어 드라이버를 구비하고,
   상기 발광제어 드라이버는,
   제1 그룹 클럭과 제1 스타트신호에 따라 소정의 펄스폭을 갖는 리셋 신호를 출력하는 제1 쉬프트 레지스터;
   제2 그룹 클럭과 제2 스타트신호에 따라 소정의 펄스폭을 갖는 셋 신호를 출력하는 제2 쉬프트 레지스터; 및
   상기 리셋 신호와 상기 셋 신호를 입력받고, 상기 리셋 신호의 입력 타임에 동기하여 발광제어 펄스를 턴 오프 레벨로 발생하고, 상기 셋 신호의 입력 타임에 동기하여 상기 발광제어 펄스를 턴 온 레벨로 발생하는 인버터를 포함하고;
   상기 발광제어 펄스의 턴 오프 구간의 폭은 상기 리셋 신호와 셋 신호의 입력 타임 간격에 따라 달라지는 것을 특징으로 하는 유기발광 표시장치.
10. 제 9 항에 있어서,
    상기 리셋 신호가 로우 레벨로 제1 타임에 입력되고 상기 셋 신호가 로우 레벨로 제2 타임에 입력되는 경우, 상기 발광제어 펄스의 턴 오프 구간은 제1 폭으로 결정되고;
    상기 리셋 신호가 로우 레벨로 제1 타임에 입력되고 상기 셋 신호가 로우 레벨로 상기 제2 타임보다 늦은 제3 타임에 입력되는 경우, 상기 발광제어 펄스의 턴 오프 구간은 상기 제1 폭보다 넓은 제2 폭으로 결정되는 것을 특징으로 하는 유기발광 표시장치.
11. 제 9 항에 있어서,
    상기 리셋 신호와 셋 신호의 입력 타임 간격은 상기 제1 스타트신호와 상기 제2 스타트신호의 인가 타이밍에 의해 제어되는 것을 특징으로 하는 유기발광 표시장치.
12. 제 9 항에 있어서,
    상기 인버터는,
    상기 셋 신호에 따라 스위칭되어 저전위 전압을 Q 노드에 인가하는 제1 TFT;
    상기 리셋 신호에 따라 스위칭되어 고전위 전압을 상기 Q 노드에 인가하는 제2 TFT;
    상기 리셋 신호에 따라 스위칭되어 상기 저전위 전압을 QB 노드에 인가하는 제3 TFT;
    상기 셋 신호에 따라 스위칭되어 상기 고전위 전압을 QB 노드에 인가하는 제4 TFT;
    출력 노드의 전위에 따라 스위칭되어 상기 저전위 전압을 상기 Q 노드에 인가하는 제5 TFT;
    상기 출력 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 QB 노드에 인가하는 제6 TFT;
    상기 QB 노드의 전위에 따라 스위칭되어 상기 고전위 전압을 상기 발광제어 펄스로서 상기 출력 노드에 인가하는 풀업 TFT; 및
    상기 Q 노드의 전위에 따라 스위칭되어 상기 저전위 전압을 상기 발광제어 펄스로서 상기 출력 노드에 인가하는 풀다운 TFT를 구비하는 것을 특징으로 하는 유기발광 표시장치.

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