WO2022045676A1 - 표시장치와 그 구동방법 - Google Patents

표시장치와 그 구동방법 Download PDF

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최경식
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Definitions

  • This specification relates to an electroluminescent display device.
  • the electroluminescent display is divided into an inorganic light emitting display and an organic light emitting display according to the material of the light emitting layer.
  • Each pixel of the electroluminescent display device includes a light emitting element that emits light by itself, and the luminance is adjusted by controlling the amount of light emitted by the light emitting element with a data voltage according to the gray level of image data.
  • the electroluminescent display employs an external compensation technology to improve image quality.
  • the external compensation technology compensates for the electrical characteristic deviation between pixels by sensing a pixel voltage or current according to the electrical characteristics of the pixel, and modulating input image data based on the sensed result.
  • the present specification provides a display device capable of minimizing a compensation cycle delay and image defect even when a frame frequency is changed according to an input image when compensating for a deviation in electrical characteristics between pixels using an external compensation method and a driving method thereof.
  • a display device includes: a display panel including a plurality of pixels; a timing controller receiving a compensation command signal in a vertical blank section in which image data is not written into the pixels; and a sensing circuit for sensing the driving characteristics of the pixel in at least one sensing section corresponding to the compensation command signal, wherein the length of the vertical blank section is different from each other in the first frame and the second frame and has a predetermined length The number of the sensing sections varies according to the length of the vertical blank section.
  • the present embodiment delays the compensation period by increasing the number of sensing (ie, multi-sensing) in proportion to the length of the vertical blank section, even if the frame frequency varies according to the input image when compensating for the electrical characteristic deviation between pixels using the external compensation method. and image defects can be minimized.
  • the time interval between the last compensation command signal among the compensation command signals and the start time of the subsequent active section is independent of the variation of the frame frequency Since it is fixed to one sensing section, SLC technology can be easily applied, and cognitive errors due to sensing can be minimized.
  • the effect according to the present embodiment is not limited by the contents exemplified above, and more various effects are included in the present specification.
  • FIG. 1 is a view showing an electroluminescent display device according to an embodiment of the present specification.
  • FIG. 2 is a diagram illustrating a pixel array included in the electroluminescent display device of FIG. 1 .
  • FIG. 3 is an equivalent circuit diagram of one pixel included in the pixel array of FIG. 2 .
  • FIG. 4 is a diagram illustrating a configuration for changing a frame frequency in a host system.
  • 5 and 6 are diagrams for explaining a memory control operation related to data rendering of a host system.
  • FIG. 7 is a diagram illustrating the exchange of signals according to a variable frame frequency between a host system and a timing controller.
  • FIGS. 8 and 9 are diagrams for explaining a VRR technique for varying a frame frequency according to an input image.
  • FIG. 10 is a diagram illustrating an example in which at least one sensing section is set to correspond to a compensation command signal in one vertical blank section.
  • FIG. 11 is a diagram illustrating a sensing operation performed in one sensing section of FIG. 10 .
  • FIG. 12 is a diagram illustrating that the number of compensation command signals corresponding to a length of a vertical blank section varies in a variable frame frequency environment.
  • the compensation command signal has the form of an integrated control signal integrated with other signals.
  • FIG. 14 is a diagram illustrating a luminance restoration technique for compensating for luminance loss due to sensing.
  • 15A and 15B are diagrams illustrating examples of setting a luminance compensation gain according to a luminance restoration time.
  • 16 and 17 are diagrams illustrating a signal delay operation of a host system for making a time interval constant between a last compensation command signal of one vertical blank period and a start time of a vertical active period of a subsequent frame.
  • 18 is a flowchart illustrating a control procedure related to a signal delay operation of a host system.
  • the first, second, etc. may be used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present specification.
  • the pixel circuit and the gate driver formed on the substrate of the display panel may be implemented as a TFT of an n-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure, but is not limited thereto, and may be implemented as a TFT of a p-type MOSFET structure.
  • a TFT is a three-electrode device including a gate, a source, and a drain.
  • the source is an electrode that supplies a carrier to the transistor. In the TFT, carriers start flowing from the source.
  • the drain is an electrode through which carriers exit the TFT. That is, the flow of carriers in the MOSFET flows from the source to the drain.
  • NMOS n-type TFT
  • PMOS p-type TFT
  • the source voltage is higher than the drain voltage so that holes can flow from the source to the drain.
  • the current flows from the source to the drain.
  • the source and drain of the MOSFET are not fixed.
  • the source and drain of the MOSFET may be changed according to the applied voltage. Accordingly, in the description of the embodiment of the present specification, any one of the source and the drain is described as a first electrode, and the other one of the source and the drain is described as a second electrode.
  • FIG. 1 is a view showing an electroluminescent display device according to an embodiment of the present specification.
  • FIG. 2 is a diagram illustrating a pixel array included in the electroluminescent display device of FIG. 1 .
  • 3 is an equivalent circuit diagram of one pixel included in the pixel array of FIG. 2 .
  • 4 is a diagram illustrating a configuration for changing a frame frequency in a host system.
  • 5 and 6 are diagrams for explaining a memory control operation related to data rendering of a host system.
  • the display device may include a display panel 10 , a timing controller 11 , panel driving circuits 121 and 13 , and a sensing circuit 122 .
  • the panel driving circuits 121 and 13 are connected to a digital-to-analog converter (hereinafter referred to as DAC) 121 connected to the data lines 15 of the display panel 10 and to the gate lines 17 of the display panel 10 . and a connected gate driver 13 .
  • DAC digital-to-analog converter
  • the panel driving circuits 121 and 13 and the sensing circuit 122 may be mounted in the data integrated circuit 12 .
  • the display panel 10 may include a plurality of data lines 15 and lead-out lines 16 , and a plurality of gate lines 17 .
  • pixels PXL may be disposed at intersections of the data lines 15 , the read-out lines 16 , and the gate lines 17 .
  • a pixel array as shown in FIG. 2 may be formed in the display area AA of the display panel 10 by the pixels PXL arranged in a matrix form.
  • the pixels PXL may be divided for each pixel group line based on one direction.
  • Each of the pixel group lines (Line 1 to Line 4, etc.) includes a plurality of pixels PXL adjacent to each other in the extending direction (or horizontal direction) of the gate line 17 .
  • the pixel group line does not mean a physical signal line, but a group of pixels PXL disposed adjacent to each other along one horizontal direction. Accordingly, the pixels PXL constituting the same pixel group line may be connected to the same gate line 17 .
  • the pixels PXL constituting the same pixel group line may be connected to different data lines 15 , but are not limited thereto.
  • the pixels PXL constituting the same pixel group line may be connected to different lead-out lines 16 , but the present invention is not limited thereto. Line 16 may be shared.
  • each of the pixels PXL may be connected to the DAC 121 through the data line 15 and to the sensing circuit 122 through the read-out line 16 .
  • the sensing circuit 122 may be embedded in the data integrated circuit 12 together with the DAC 121 , but is not limited thereto.
  • the sensing circuit 122 may be mounted on a control printed circuit board (not shown) outside the data integrated circuit 12 .
  • each of the pixels PXL may be connected to the high potential pixel power supply EVDD through the high potential power line 18 .
  • each of the pixels PXL may be connected to the gate driver 13 through gate lines 17 ( 1 ) to 17 ( 4 ).
  • the pixels PXL may include pixels implementing a first color, pixels implementing a second color, and pixels implementing a third color, and pixels implementing a fourth color may include more.
  • the first to fourth colors may be any one of red, green, blue, and white.
  • Each pixel PXL may be implemented as shown in FIG. 3 , but is not limited thereto.
  • One pixel PXL disposed on the k (k is an integer)-th pixel group line is a light emitting element EL, a driving TFT (Thin Film Transistor) DT, a storage capacitor Cst, and a first switch TFT ST1.
  • a second switch TFT ST2 , and the first switch TFT ST1 and the second switch TFT ST2 may be connected to the same gate line 17(k).
  • the light emitting element EL emits light according to the pixel current.
  • the light emitting element EL includes an anode electrode connected to the source node Ns, a cathode electrode connected to the low-potential pixel power supply EVSS, and an organic or inorganic compound layer positioned between the anode electrode and the cathode electrode.
  • the organic or inorganic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL) and an electron injection layer (Electron Injection). layer, EIL).
  • the light emitting element EL When the voltage applied to the anode electrode becomes higher than the operating point voltage compared to the low-potential pixel power EVSS applied to the cathode electrode, the light emitting element EL is turned on. When the light emitting element EL is turned on, holes passing through the hole transport layer HTL and electrons passing through the electron transport layer ETL move to the light emitting layer EML to form excitons, and as a result, light from the light emitting layer EML this is created
  • the driving TFT DT is a driving element.
  • the driving TFT DT generates a pixel current flowing through the light emitting element EL according to a voltage difference between the gate node Ng and the source node Ns.
  • the driving TFT DT includes a gate electrode connected to the gate node Ng, a first electrode connected to the high potential pixel power EVDD, and a second electrode connected to the source node Ns.
  • the storage capacitor Cst is connected between the gate node Ng and the source node Ns to store the gate-source voltage of the driving TFT DT.
  • the first switch TFT ST1 turns on the current flow between the data line 15 and the gate node Ng according to the scan signal SCAN(k) to gate the data voltage charged in the data line 15 . It is applied to the node Ng.
  • the first switch TFT ST1 includes a gate electrode connected to the gate line 17(k), a first electrode connected to the data line 15 , and a second electrode connected to the gate node Ng.
  • the second switch TFT ST2 turns on the current flow between the read-out line 16 and the source node Ns according to the scan signal SCAN(k), so that the voltage of the source node Ns according to the pixel current to the lead-out line 16 .
  • the second switch TFT ST2 has a gate electrode connected to the gate line 17(k), a first electrode connected to the source node Ns, and a second electrode connected to the lead-out line 16 . do.
  • Such a pixel structure is only an example, and the technical spirit of the present specification is not limited to the pixel structure, and may be applied to various pixel structures capable of sensing the electrical characteristics (threshold voltage or electron mobility) of the driving TFT (DT). It should be noted that there is
  • the host system 14 is connected to the timing controller 11 through various interface circuits, and transmits various signals DATA, DE, CCMD necessary for driving the panel to the timing controller 11 .
  • the host system 14 may process the input image source including the graphic processor unit (GPU) and the memory (DDR) to suit a purpose according to a predetermined application and then transmit it to the timing controller 11 . Since the image source is input in the form of streaming, it is necessary to temporarily store the image source in the memory DDR for data processing. It is common that the image source is processed in units of one frame, in order to reduce the cost and complexity of data processing.
  • the graphic processor unit processes image data in units of one frame, and stores the image-processed frame data in the memory (DDR) using a draw command to perform a data rendering operation. do.
  • the memory DDR may include two regions A and B divided into two as shown in FIGS. 5 and 6 so that a data rendering operation and a data transmission operation can be simultaneously performed in different regions. While a rendering operation on the N-th frame image data is performed in the region A, the N-1 th frame image data in the region B may be transmitted in synchronization with the data enable signal DE.
  • the graphic processor unit (GPU) synchronizes the N-th frame image data from the area A with the data enable signal DE and transmits the N-th frame image data to the timing controller 11 .
  • the graphic processor unit (GPU) performs image processing on the (N+1)th image data, and performs a rendering operation on the (N+1)th image data on the area B.
  • the complexity of the input image may be changed in real time.
  • the time required for the rendering process is longer for a complex image than for a simple image. For this reason, the time required for data transmission in the first area of the memory DDR and the time required for data rendering in the second area may be different from each other.
  • the graphic processor unit (GPU) performs the N+ th image data in the region B even when the transmission of the N-th frame image data in the region A is completed. 1 A rendering operation may be performed on image data.
  • the graphic processor unit (GPU) may slow down the frame frequency while extending the vertical blank section until the rendering operation for the N+1th image data is completed.
  • the vertical active period may be defined as a period in which image data is written into the display panel 10 according to a transition of the data enable signal DE within each frame.
  • the vertical blank period may be defined as a period in which the data enable signal DE is maintained only in a logic low state without a transition between two adjacent vertical active periods, and image data is not written to the display panel 10 . there is.
  • the graphic processor unit may secure the data rendering time by varying the length of the vertical blank section according to the complexity of the image. If the length of the vertical blank section in one frame is changed, the speed of the frame frequency is changed.
  • This is called Variable Refresh Rate (VRR) technology.
  • the VRR technology is to suppress an image tearing phenomenon by varying the speed of a frame frequency according to an input image and to provide a smoother image screen.
  • the vertical blank period is the shortest at the fastest frame frequency within the preset variable frame frequency range, and increases as the frame frequency becomes slower. Meanwhile, in a variable frame frequency environment, the length of the vertical blank section varies according to the speed of the frame frequency, but the length of the vertical active section is fixed regardless of the speed. Since image data DATA is written into the pixel array of the display panel 10 during the vertical active period, it is difficult to control the operation of the panel driving circuits 121 and 13 when the length of the vertical active period is fixed in a variable frame frequency environment. That makes it easier
  • the graphic processor unit Before transmitting the rendered image data, at least one compensation command signal (CCMD) within the vertical blank section ) is generated and transmitted to the timing controller 11 .
  • the graphic processor unit may adjust the number of compensation command signals CCMD in proportion to the length of the vertical blank section.
  • a time interval between adjacent compensation command signals CCMD may correspond to one sensing period. It is preferable that the time interval between the compensation command signals CCMD, ie, one sensing period, is designed to have a predetermined length to increase the reliability and accuracy of sensing.
  • the number of sensing periods may be designed as much as the number of compensation command signals CCMD. Since the number of compensation command signals CCMD is designed to be proportional to the length of the vertical blank section, the number of sensing sections may also be increased in proportion to the length of the vertical blank section. For example, assuming that the frequency of the second frame is slower than the frequency of the first frame, the length of the second vertical blank section belonging to the second frame is longer than the length of the first vertical blank section belonging to the first frame. In this case, the number of sensing sections positioned in the second vertical blank section is greater than the number of sensing sections positioned in the first vertical blank section. During one sensing period, a predetermined number of pixels are sensed and compensated. If the number of sensing periods is increased in proportion to the length of the vertical blank period, a problem caused by a delay in the compensation period in a variable frame frequency environment (eg, image staining or afterimage, flicker, etc.) can be resolved.
  • the graphic processor unit transmits the compensation command signal CCMD corresponding to the sensing period to the timing controller 11 , and then transmits the data enable signal DE of the subsequent frame and image data synchronized thereto to the timing controller 11 . ) is sent to
  • the graphic processor unit is configured to prevent the time interval between the compensation command signal CCMD located within one vertical blank period and the vertical active period of the subsequent frame from being varied according to the speed of the frame frequency.
  • the time interval may be fixed (ie, fixed to one sensing period) regardless of the length of the vertical blank period according to the change of the frame frequency. In this way, there is an effect that the reliability and accuracy of sensing and compensation are further improved.
  • the host system 14 may be implemented as an application processor, a personal computer, a set-top box, or the like, but is not limited thereto.
  • the host system 14 may be mounted on a system board, but is not limited thereto.
  • the host system 14 may further include an input unit for receiving user commands/data and a main power supply unit for generating main power.
  • the timing controller 11 receives the data enable signal DE, the input image data IDATA, and the compensation command signal CCMD synchronized to the variable frame frequency from the host system 14 .
  • the timing controller 11 includes the panel driving circuits 121 and 13 and the sensing circuit ( 122) can control the operation timing.
  • Display driving is driving for reproducing an input image on the display panel 10 by writing a first data voltage (hereinafter referred to as a display data voltage) to pixel group lines within a vertical active section of one frame.
  • the sensing driving means writing a second data voltage (hereinafter, referred to as a data voltage for sensing) to the pixels PXL arranged on a specific pixel group line (hereinafter referred to as a sensing pixel group line) within a vertical blank section of one frame. Accordingly, the driving is performed to sense and compensate the electrical characteristics of the corresponding pixels PXL.
  • the luminance restoration driving is performed by writing a third data voltage (hereinafter referred to as luminance restoration data voltage) to which the luminance compensation gain is applied to the pixels PXL of the sensing pixel group line on which the sensing operation has been completed. It is a drive for compensating for luminance loss.
  • the third data voltage may be different from the first data voltage because the luminance compensation gain is applied to the first data voltage.
  • the luminance restoration driving is performed until a data voltage for display of a subsequent frame is written to the pixels PXL disposed on the sensing pixel group line.
  • the timing controller 11 includes a first data/gate control signal DDC/gate control signal for controlling the operation timing of the panel driving circuits 121 and 13 based on timing signals such as the data enable signal DE when the display is driven. GDC) can be created.
  • the timing controller 11 includes a second data/gate control signal (DDC/) for controlling the operation timing of the panel driving circuits 121 and 13 based on timing signals such as the data enable signal DE during sensing driving. GDC) can be created.
  • the timing controller 11 includes a third data/gate control signal for controlling the operation timing of the panel driving circuits 121 and 13 based on timing signals such as the data enable signal DE when the luminance is restored. (DDC/GDC) can be created.
  • the timing controller 11 individually controls the display driving timing, the sensing driving timing, and the luminance restoration driving timing for the pixel group lines of the display panel 10 based on the data/gate control signals DDC/GDC.
  • the electrical characteristics of the pixels PXL may be sensed and compensated for in units of pixel group lines in real time during display.
  • the timing controller 11 may control the operation of the panel driving circuits 121 and 13 to realize display driving in a vertical active section of one frame, and sense driving within a vertical blank section preceding the vertical active section of one frame. In order to realize this, the operation of the panel driving circuits 121 and 13 and the sensing circuit 122 may be controlled. In addition, the timing controller 11 may control the operation of the panel driving circuits 121 and 13 so that the luminance restoration driving is realized between the end time of the sensing driving and the start time of the display driving.
  • the vertical active period corresponds to a transition period of the data enable signal DE and is a period in which the display data voltage is written to the pixels PXL of all pixel group lines.
  • the vertical blank period corresponds to a non-transition period of the data enable signal DE and is a period during which writing of the data voltage for display is stopped, includes a sensing period, and may partially include a luminance restoration period. there is.
  • the sensing period the data voltage for sensing is written to the pixels PXL arranged on the sensing pixel group line, and the luminance restoration data voltage is arranged on the sensing pixel group line in the luminance restoration period following the sensing period. It may be written in the fields PXL.
  • the gate driver 13 may generate the scan signal for display SCAN, the scan signal for sensing, and the scan signal for luminance restoration under the control of the timing controller 11 separately.
  • the gate driver 13 To implement display driving, the gate driver 13 generates a scan signal for display according to the first gate control signal GDC in the vertical active period and sequentially supplies the scan signal to the gate lines 17 connected to the pixel group lines.
  • the gate driver 13 To implement the sensing driving, the gate driver 13 generates a sensing scan signal according to the second gate control signal GDC within the vertical blank section and supplies it to the gate line 17 connected to the sensing pixel group line. there is. Subsequently, in order to implement the luminance restoration driving, the gate driver 13 may generate a luminance restoration scan signal according to the third gate control signal GDC and further supply it to the gate line 17 connected to the sensing pixel group line. there is.
  • the number of sensing-driven pixel group lines may be determined according to the length of the vertical blank section.
  • the positions of the sensing pixel group lines may be randomly distributed. When the positions of the sensing pixel group lines are randomly distributed in this way, the positions of the sensing pixel group lines may be less recognized by the user due to the visual integration effect.
  • the gate driver 13 may be formed in the non-display area NA of the display panel 10 according to a gate-driver in panel (GIP) method.
  • GIP gate-driver in panel
  • the DAC 121 is connected to the data lines 15 .
  • the DAC 121 may generate the display data voltage, the sensing data voltage, and the luminance original data voltage separately under the control of the timing controller 11 .
  • the DAC 121 converts the image data DATA into a data voltage for display according to the first data control signal DDC within the vertical active period, and converts the data voltage for the display into the display. It can be supplied to the data lines 15 in synchronization with the scan signal SCAN.
  • the DAC 121 In order to realize the sensing driving, the DAC 121 generates a data voltage for sensing at a predetermined level according to the second data control signal DDC within the vertical blank section, and converts the data voltage for sensing to the sensing scan signal. may be supplied to the data lines 15 in synchronization with .
  • the DAC 121 converts the image data DATA to which the luminance compensation gain is further reflected according to the third data control signal DDC into a luminance restoration data voltage, and the luminance restoration data voltage may be supplied to the data lines 15 in synchronization with the luminance original restoration scan signal.
  • the sensing circuit 122 is connected to the target pixels PXL of the sensing pixel group line through the read-out lines 16 during sensing driving.
  • the sensing circuit 122 senses electrical characteristics of the driving TFTs DT included in the target pixels PXL through the read-out lines 16 in at least one or more sensing sections located within the vertical blank section. .
  • the sensing circuit 122 may be implemented as a voltage sensing type or as a current sensing type.
  • the voltage sensing type sensing circuit 122 may include a sampling circuit and an analog-to-digital converter.
  • the sampling circuit directly samples a specific node voltage of the target pixel PXL stored in the parasitic capacitor of the read-out line 16 .
  • the analog-to-digital converter converts the analog voltage sampled by the sampling circuit into a digital sensed value, and then transmits it to the timing controller 11 .
  • the current sensing type sensing circuit 122 may include a current integrator, a sampling circuit, and an analog-to-digital converter.
  • the current integrator integrates the pixel current flowing through the target pixel PXL to output a sensing voltage.
  • the sampling circuit samples the sensed voltage output from the current integrator.
  • the analog-to-digital converter converts the analog voltage sampled by the sampling circuit into a digital sensed value, and then transmits it to the timing controller 11 .
  • the compensation circuit included in the timing controller 11 may compensate for a deviation in electrical characteristics between pixels by correcting image data based on the digital sensing value. After the image data corrected in this way is converted into a data voltage for display by the DAC 121, it is written (display driven) in the pixels.
  • the compensation circuit included in the timing controller 11 may further apply a luminance compensation gain to the corrected image data to minimize a cognitive error due to a deviation in the length of the luminance restoration section according to the position of the sensing pixel group line.
  • the image data to which the luminance compensation gain is further applied is converted into a luminance restoration data voltage in the DAC 121 and then written into the pixels (luminance restoration driving).
  • FIG. 7 is a diagram illustrating the exchange of signals according to a variable frame frequency between a host system and a timing controller.
  • 8 and 9 are diagrams for explaining a VRR technique for varying a frame frequency according to an input image.
  • the host system 14 changes the frame frequency by changing the length of the vertical blank period (ie, the length of the non-transition period of the data enable signal) in consideration of the data rendering time of the input image.
  • the host system 14 adjusts the frame frequency within the frequency range of 40 Hz to 240 Hz according to the data rendering time of the input image, or in the case of a still image, the host system 14 adjusts the frame frequency within the frequency range of 1 Hz to 10 Hz It can be adjusted, but is not limited thereto.
  • the range of the variable frame frequency may be set differently according to models and specifications.
  • the host system 14 can vary the speed of the frame frequency by fixing the length of the vertical active section Vactive as shown in FIG. 8 and adjusting the length of the vertical blank section Vblank according to the data rendering time of the input image.
  • the host system 14 may include a first vertical blank section Vblank1 to implement the 144Hz mode.
  • the host system 14 may include a second vertical blank section Vblank2 increased by an “X” section from the first vertical blank section Vblank1 to implement the 100 Hz mode.
  • the host system 14 may include a third vertical blank section Vblank3 increased by a “Y” section from the first vertical blank section Vblank1 to implement the 80Hz mode.
  • the host system 14 may include a fourth vertical blank section Vblank4 increased by a “Z” section from the first vertical blank section Vblank1 to implement the 60Hz mode.
  • the host system 14 may control the number of compensation command signals to increase the number of sensing operations in proportion to the length of the vertical blank section in a variable frame frequency environment. For example, the host system 14 transmits the compensation command signal at a predetermined interval (ie, 1 sensing interval interval) during the first vertical blank period Vblank1 in the 144Hz mode as shown in FIG. 9 , A (A is a natural number including 0) The sensing operation can be performed A times by generating it twice can make it happen. Similarly, as shown in FIG. 9 , the host system 14 generates the compensation command signal C (C is a natural number greater than B) at regular intervals during the third vertical blank section Vblank3 in the 80Hz mode so that the sensing operation is performed C times.
  • a predetermined interval ie, 1 sensing interval interval
  • A is a natural number including 0
  • the sensing operation can be performed A times by generating it twice can make it happen.
  • the host system 14 generates the compensation command signal C (C is a natural
  • the compensation command signal may be generated D (D is a natural number greater than C) at regular intervals during the fourth vertical blank period Vblank4, so that the sensing operation is performed D times. If the number of sensing operations is set differently according to the length of the vertical blank section, a compensation cycle delay is prevented and image defects can be minimized.
  • FIG. 10 is a diagram illustrating an example in which at least one sensing section is set to correspond to a compensation command signal in one vertical blank section. And, FIG. 11 is a view showing a sensing operation performed in one sensing section of FIG. 10 .
  • a plurality of sensing periods TCMP may be set to correspond to a plurality of compensation command signals CCMD1 to CCMDn in one vertical blank period Vblank.
  • the panel driving circuits 121 and 13 of FIG. 1 write the sensing scan signal and the sensing data voltage synchronized thereto to the target pixels PXL, and the sensing circuit (FIG. 1 )
  • the 122 senses electrical characteristic information (such as voltage or current) of the target pixels PXL. Therefore, according to the number of sensing sections TCMP set in one vertical blank section Vblank, the number of times of writing signals in the panel driving circuit (121 and 13 in FIG. 1), and the number of sensing in the sensing circuit (122 in FIG. 1), etc. can be decided.
  • the number of sensing sections TCMP set within the same vertical blank section Vblank is the number of times of writing signals of the panel driving circuits (121 and 13 in FIG. 1) performed within the corresponding vertical blank section Vblank, and the sensing circuit It can be known by the number of times of sensing ( 122 in FIG. 1 ).
  • the vertical blank period Vblank includes a falling edge FE of the last data enable signal DE belonging to the first frame and a rising edge of the first data enable signal DE belonging to a second frame following the first frame. (RE) located between
  • the first time interval ITV1 between any one of the compensation command signals CCMD1 to CCMDn (ie, the last compensation command signal CCMDn) and the rising edge RE of the first data enable signal DE is the frame It is constant regardless of the length of the vertical blank section according to the change in frequency. If the first time interval ITV1 is varied according to the speed of the frame frequency, there is a difference in the length of the luminance restoration period for the same sensing pixel group line. pixel group line compensation (hereinafter referred to as SLC) technology cannot be applied, and the sensing pixel group line may be recognized as a bright line or a dark line. To prevent such side effects from occurring, the first time interval ITV1 is preferably fixed to one sensing interval TCMP regardless of the length of the vertical blank interval according to the variation of the frame frequency.
  • SLC pixel group line compensation
  • the second time interval ITV2 between the first compensation command signal CCMD1 and the falling edge FE of the last data enable signal DE also depends on the variable frame frequency. It is preferable to be set to be constant regardless of the length of the vertical blank section.
  • the second time interval ITV2 may be defined as "a vertical blank period of the fastest frame frequency-1 sensing period". Since the "vertical blank period of the fastest frame frequency" and “one sensing period" are predetermined constant values, the second time interval ITV2 also becomes a constant value.
  • the second time interval ITV2 may be fixed to be the same length, ie, shorter than one sensing period TCMP, regardless of the length of the vertical blank period according to the variation of the frame frequency.
  • the first compensation command signal CCMD1 and the first sensing period TCMP synchronized thereto are located after the second time interval ITV2 within each vertical blank period of varying length.
  • the second time interval ITV2 provides constant reference information regarding the start time of the sensing interval TCMP within each vertical blank interval of varying length, thereby increasing sensing accuracy.
  • One sensing period TCMP may be defined as a time required for at least some of the plurality of pixels included in the same sensing pixel group line Line K (K is a natural number) to be simultaneously sensed as shown in FIG. 11 .
  • the same sensing pixel group line includes R, G, B, and W pixels having different driving characteristics and luminous efficiency. Therefore, it is more advantageous to separate and sense the R, G, B, and W pixels in order to increase the sensing accuracy.
  • one sensing period TCMP is defined as a time required to simultaneously sense pixels implementing the same color among a plurality of pixels included in the same sensing pixel group line Line K.
  • FIG. 12 is a diagram illustrating that the number of compensation command signals corresponding to a length of a vertical blank section varies in a variable frame frequency environment.
  • the compensation command signal CCMD may have a form of an individual control signal independent from other signals.
  • a greater number of compensation command signals CCMD may be located in the third vertical blank section Vblank3 , which is relatively longer than the first vertical blank section Vblank1 .
  • the number of compensation command signals CCMD may be three in the first vertical blank period Vblank1 , but may be five in the third vertical blank period Vblank3 .
  • the first vertical blank section Vblank1 and the third vertical blank section Vblank3 are each longer than one sensing section TCMP. As a result, a sensing operation may be performed three times within the first vertical blank section Vblank1 , and a sensing operation may be performed five times within the third vertical blank section Vblank3 .
  • the length A of some vertical blank sections may be shorter than the length B of one sensing section TCMP due to the delay of the active section described later in FIGS. 16 and 17 .
  • the host system may prevent the compensation command signal CCMD from being located within the second vertical blank section Vblank2 . In other words, the host system skips without generating the compensation command signal CCMD in response to a vertical blank period shorter than one sensing period (TCMP), thereby preempting the problem of reduced sensing accuracy due to insufficient sensing time. can be prevented in
  • the compensation command signal has the form of an integrated control signal integrated with other signals.
  • the compensation command signal CCMD may have a form of an integrated control signal integrated with other signals.
  • the integrated control signal may include a compensation command signal CCMD of a first pattern and a vertical synchronization signal Vsync of a second pattern different from the first pattern.
  • the number of transitions of the first pattern may be greater than the number of transitions of the second pattern, but is not limited thereto.
  • the sensing period TCMP may be positioned to correspond to the compensation command signal CCMD of the first pattern and may also be positioned to correspond to the vertical synchronization signal Vsync of the second pattern.
  • the vertical synchronization signal Vsync may be used to define one frame period as well as a last sensing period TCMP within the vertical blank period. Meanwhile, when the length of the vertical blank period is short, the compensation command signal CCMD of the first pattern may be omitted and only the vertical synchronization signal Vsync of the second pattern may be located in the vertical blank period. In this case, one sensing period TCMP is located to correspond to the vertical synchronization signal Vsync of the second pattern within the vertical blank period, or a period smaller than one sensing period TCMP and larger than "ITV2" of FIG. This can be located This will be described later in the description of FIGS. 16 and 17 .
  • 14 is a diagram illustrating a luminance restoration technique for compensating for luminance loss due to sensing.
  • 15A and 15B are diagrams illustrating examples of setting the luminance compensation gain according to the luminance restoration time.
  • 14 to 15B illustrate an SLC technique for compensating for a length deviation of a luminance restoration section according to a position of a sensing pixel group line.
  • the sensing pixel PXL-B does not emit light during the sensing period within the vertical blank period Vblank, so the non-sensing pixel PXL-A Compared to that, a luminance as low as “ ⁇ L” can be exhibited.
  • the luminance restoration driving is performed on the sensing pixel PXL-B.
  • the luminance recovery driving is performed immediately after the sensing driving based on the luminance compensation gain. Since the sensing pixel to which the luminance compensation gain is applied exhibits relatively high luminance during the luminance restoration period compared to other pixels, substantially the same luminance can be realized in all pixels in one screen.
  • the luminance restoration period continues until just before the data voltage for display is written in the corresponding sensing pixel in a subsequent frame.
  • the magnitude of the luminance compensation gain and the temporal length of the luminance restoration section may have an inverse relationship with each other. All sensing pixels have the same luminance loss regardless of the relative positions of the sensing pixels. However, since the luminance restoration sections having different lengths are matched according to the positions of the sensing pixel group lines, the magnitude of the luminance compensation gain capable of compensating for the luminance loss may be applied differently to the sensing pixel group lines.
  • the correction operation of the image data by the luminance compensation gain may be performed by the timing controller.
  • the compensation circuit of the timing controller may further include an SLC compensation logic for further applying a luminance compensation gain to image data to be written to the pixels of the sensing pixel group line.
  • the magnitude of the luminance compensation gain may be differentially matched for each luminance original block section grouped by a predetermined time size as shown in FIG. 15A . In this way, the SLC compensation logic in the compensation circuit is simplified and the compensation processing speed is fast.
  • the magnitude of the luminance compensation gain may be differentially set for each individual luminance restoration section that varies for every sensing pixel group line, as shown in FIG. 15B . This has the advantage of increasing the accuracy of compensation.
  • 16 and 17 are diagrams illustrating a signal delay operation of a host system to make a time interval constant between a last compensation command signal of one vertical blank period and a start time of a vertical active period of a subsequent frame.
  • the timing of the completion of the rendering process for the input image and the timing of generating the last compensation command signal of the vertical blank section may not coincide.
  • the time interval between the completion time of the rendering process for the input image and the start time t01 of the vertical active period is shorter than one sensing period TCMP.
  • the host system delays the start time of the vertical active period in which the rendering data is output from "t01" to "to2" by XY, so that the time interval between the completion of rendering for the input image and the start of the vertical active period is 1 It can be made to be a sensing period (TCMP).
  • the host system may further secure one sensing period (TCMP) by delaying the start time of the vertical active period by “XY”. Through the delay, the start time of the new vertical active period is reset to “t02”.
  • the host system also delays the vertical synchronization signal Vsync by the "XY” in order to further secure one sensing period TCMP, and further allocates one sensing period TCMP based on the delayed vertical synchronization signal Vsync.
  • the delay time "XY" is shorter than one sensing period (TCMP).
  • the timing of the completion of the rendering process for the input image and the timing of generating the last compensation command signal of the vertical blank section may or may not coincide.
  • the host system does not delay the start time of the vertical active period.
  • the host system delays the start time of the vertical active period and delays the second vertical blank period.
  • the blank section Vblank2 is increased to a second 'vertical blank section Vblank2'. Then, a compensation command signal is additionally generated within the second 'vertical blank section (Vblank2'), and one sensing section TCMP is further allocated.
  • the 'vertical blank period Vblank1' may be shorter than one sensing period TCMP.
  • the frequency of the next frame is close to the maximum frame frequency, and the second 'vertical blank period (Vblank2') extended from the current frame has a maximum of 1 sensing period (TCMP) compared to the second vertical blank period (Vblank2). Since it does not exceed, the vertical blank section (Vblank) of the next frame maintains more than the second time interval (ITV2, see FIG.
  • Min-blank means the second time interval ITV2 of FIG. 10 .
  • 18 is a flowchart illustrating a control procedure related to a signal delay operation of a host system.
  • the host system monitors whether a vertical blank period is entered and whether delay is inserted in a previous frame based on a data enable signal or the like.
  • the host system processes the Min Blank end (meaning the Min-blank section of FIG. 17) and monitors whether the rendering process is complete.
  • the host system processes the Min Blank end (meaning the Min-blank section of FIG. 17) in addition to the active section based on the output data enable signal, and monitors whether the rendering process is completed in the section between the active section and the Min Blank end.
  • the host system generates a first compensation command signal CCMD after the Min Blank end, and then generates a subsequent compensation command signal at intervals of 1 sensing period ( FIG. 17 , TCMP), and monitors whether the rendering process is completed.
  • the host system delays the start time of the vertical active period and transmits the image data and the data enable signal to the delayed vertical active period output according to The host system additionally generates a compensation command signal within the vertical blank period that is increased due to the delay and allocates one more sensing period, so that a predetermined interval until the next vertical active period is irrespective of the length of the vertical blank period according to the change of the frame frequency. (ie, 1 sensing interval interval) generates a compensation command signal.
  • the host system skips the compensation command signal without generating it.
  • the present embodiment increases the number of sensing times in proportion to the length of the vertical blank section even if the frame frequency is changed according to the input image when compensating for the electrical characteristic deviation between pixels using the external compensation method (ie, multi-sensing). ), it is possible to minimize the compensation cycle delay and image defects.
  • the external compensation method ie, multi-sensing
  • the present embodiment delays the compensation period by increasing the number of sensing (ie, multi-sensing) in proportion to the length of the vertical blank section, even if the frame frequency varies according to the input image when compensating for the electrical characteristic deviation between pixels using the external compensation method. and image defects can be minimized.
  • the time interval between the last compensation command signal among the compensation command signals and the start time of the subsequent active section varies according to the change of the frame frequency. Since it is fixed to one sensing section regardless of the length of the vertical blank section, the SLC technology can be easily applied and cognitive errors due to sensing can be minimized.
  • the present disclosure has industrial applicability.

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Abstract

본 명세서의 실시예에 따른 표시장치는, 복수의 픽셀이 구비된 표시패널; 상기 픽셀로 영상 데이터가 기입되지 않는 수직 블랭크 구간 내에서 보상 커맨드 신호를 입력 받는 타이밍 콘트롤러; 및 상기 보상 커맨드 신호에 대응되는 적어도 하나 이상의 센싱 구간에서 상기 픽셀의 구동 특성을 센싱하는 센싱 회로를 포함하고, 상기 수직 블랭크 구간의 길이가 제1 프레임과 제2 프레임에서 서로 다르고, 일정 길이를 갖는 상기 센싱 구간의 개수가 상기 수직 블랭크 구간의 길이에 따라 달라진다.

Description

표시장치와 그 구동방법
이 명세서는 전계 발광 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 전계 발광 표시장치의 각 픽셀들은 스스로 발광하는 발광 소자를 포함하며, 영상 데이터의 계조에 따른 데이터전압으로 발광 소자의 발광량을 제어하여 휘도를 조절한다.
전계 발광 표시장치는 화상 품위를 높이기 위해 외부 보상 기술을 채용하고 있다. 외부 보상 기술은 픽셀의 전기적 특성에 따른 픽셀 전압 또는 전류를 센싱하고, 센싱된 결과를 바탕으로 입력 영상의 데이터를 변조함으로써 픽셀들 간 전기적 특성 편차를 보상하는 것이다.
그런데, 종래의 외부 보상 기술의 경우, 프레임 주파수가 급변할 때 픽셀에 대한 보상 주기가 달라지기 때문에, 보상 지연에 따른 화상 얼룩이나 잔상 등이 초래될 수 있다. 또한, 보상 업데이트 시점의 급작스런 휘도 변동은 플리커로 시인될 수 있다.
따라서, 본 명세서는 외부 보상 방식으로 픽셀들 간 전기적 특성 편차를 보상할 때 입력 영상에 따라 프레임 주파수가 가변되더라도 보상 주기 지연 및 화상 불량을 최소화할 수 있도록 한 표시장치와 그 구동방법을 제공한다.
본 명세서의 실시예에 따른 표시장치는, 복수의 픽셀이 구비된 표시패널; 상기 픽셀로 영상 데이터가 기입되지 않는 수직 블랭크 구간 내에서 보상 커맨드 신호를 입력 받는 타이밍 콘트롤러; 및 상기 보상 커맨드 신호에 대응되는 적어도 하나 이상의 센싱 구간에서 상기 픽셀의 구동 특성을 센싱하는 센싱 회로를 포함하고, 상기 수직 블랭크 구간의 길이가 제1 프레임과 제2 프레임에서 서로 다르고, 일정 길이를 갖는 상기 센싱 구간의 개수가 상기 수직 블랭크 구간의 길이에 따라 달라진다.
본 실시예는 외부 보상 방식으로 픽셀들 간 전기적 특성 편차를 보상할 때 입력 영상에 따라 프레임 주파수가 가변되더라도, 수직 블랭크 구간의 길이에 비례하여 센싱 횟수를 늘림(즉, 멀티 센싱)으로써 보상 주기 지연 및 화상 불량을 최소화할 수 있다.
본 실시예에 따르면, 멀티 센싱을 위해 1 수직 블랭크 구간 내에 복수의 보상 커맨드 신호가 존재할 때, 보상 커맨드 신호 중에서 마지막 번째 보상 커맨드 신호와 후속 액티브 구간의 시작 시점 간의 시간 간격이 프레임 주파수의 가변에 무관하게 1 센싱 구간으로 고정되기 때문에, SLC 기술이 용이하게 적용될 수 있고, 센싱으로 인한 인지적 오류가 최소화될 수 있다.
본 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다.
도 2는 도 1의 전계 발광 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀의 등가 회로도이다.
도 4는 호스트 시스템에서 프레임 주파수를 가변하기 위한 구성을 보여주는 도면이다.
도 5 및 도 6은 호스트 시스템의 데이터 랜더링과 관련된 메모리 제어 동작을 설명하기 위한 도면들이다.
도 7은 호스트 시스템과 타이밍 콘트롤러 간에 가변 프레임 주파수에 따른 신호들을 주고 받는 것을 보여주는 도면이다.
도 8 및 도 9는 입력 영상에 따라 프레임 주파수를 가변하는 VRR 기술을 설명하기 위한 도면들이다.
도 10은 1 수직 블랭크 구간에서 보상 커맨드 신호에 대응되도록 적어도 하나 이상의 센싱 구간이 설정된 예를 보여주는 도면이다.
도 11은 도 10의 일 센싱 구간에서 수행되는 센싱 동작을 보여주는 도면이다.
도 12는 가변 프레임 주파수 환경에서, 수직 블랭크 구간의 길이에 따라 그에 대응되는 보상 커맨드 신호의 개수가 달라지는 것을 보여주는 도면이다.
도 13은 보상 커맨드 신호가 다른 신호와 일체화된 통합 제어신호 형태를 갖는 일 예를 보여주는 도면이다.
도 14는 센싱에 따른 휘도 손실을 보상하기 위한 휘도 원복 기술을 보여주는 도면이다.
도 15a 및 도 15b는 휘도 원복 시간에 따른 휘도 보상 게인의 설정 예들을 보여주는 도면들이다.
도 16 및 도 17은 1 수직 블랭크 구간의 마지막 보상 커맨드 신호와 후속 프레임의 수직 액티브 구간 시작 시점 간의 시간 간격을 일정하게 하게 위한 호스트 시스템의 신호 지연 동작을 보여주는 도면들이다.
도 18은 호스트 시스템의 신호 지연 동작과 관련된 제어 수순을 나타내는 흐름도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.
본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다. 도 2는 도 1의 전계 발광 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다. 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀의 등가 회로도이다. 도 4는 호스트 시스템에서 프레임 주파수를 가변하기 위한 구성을 보여주는 도면이다. 그리고, 도 5 및 도 6은 호스트 시스템의 데이터 랜더링과 관련된 메모리 제어 동작을 설명하기 위한 도면들이다.
도 1 내지 도 3을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 패널 구동회로(121,13), 및 센싱 회로(122)를 포함할 수 있다. 패널 구동회로(121,13)는 표시패널(10)의 데이터라인들(15)에 연결된 디지털-아날로그 컨버터(이하, DAC)(121)와, 표시패널(10)의 게이트라인들(17)에 연결된 게이트 드라이버(13)를 포함한다. 패널 구동회로(121,13), 및 센싱 회로(122)는 데이터 집적회로(12) 내에 실장될 수 있다.
표시패널(10)에는 다수의 데이터라인들(15) 및 리드-아웃 라인들(16)과, 다수의 게이트라인들(17)이 구비될 수 있다. 그리고, 데이터라인들(15), 리드-아웃 라인들(16) 및 게이트라인들(17)의 교차영역에는 픽셀들(PXL)이 배치될 수 있다. 매트릭스 형태로 배치된 픽셀들(PXL)에 의해 표시패널(10)의 표시 영역(AA)에 도 2와 같은 픽셀 어레이가 형성될 수 있다.
픽셀 어레이에서, 픽셀들(PXL)은 일 방향을 기준으로 픽셀 그룹 라인 별로 구분될 수 있다. 픽셀 그룹 라인들(Line 1~Line 4 등) 각각은 게이트라인(17)의 연장 방향(또는 수평 방향)으로 이웃한 복수의 픽셀들(PXL)을 포함한다. 픽셀 그룹 라인은 물리적인 신호라인이 아니라, 일 수평 방향을 따라 서로 이웃하게 배치된 픽셀들(PXL)의 집합체를 의미한다. 따라서, 동일 픽셀 그룹 라인을 구성하는 픽셀들(PXL)은 동일한 게이트라인(17)에 연결될 수 있다. 동일 픽셀 그룹 라인을 구성하는 픽셀들(PXL)은 서로 다른 데이터라인(15)에 연결될 수 있으나 이에 한정되지 않는다. 동일 픽셀 그룹 라인을 구성하는 픽셀들(PXL)은 서로 다른 리드-아웃 라인(16)에 연결될 수 있으나, 이에 한정되지 않고 서로 다른 컬러를 구현하는 복수개의 픽셀들(PXL)이 하나의 리드-아웃 라인(16)을 공유할 수도 있다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 데이터라인(15)을 통해 DAC(121)에 연결되고, 리드-아웃 라인(16)을 통해 센싱 회로(122)에 연결될 수 있다. 센싱 회로(122)는 DAC(121)와 함께 데이터 집적회로(12)에 내장될 수 있으나 이에 한정되지 않는다. 센싱 회로(122)는 데이터 집적회로(12) 바깥의 콘트롤 인쇄회로 기판(미도시)에 실장될 수도 있다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 고전위 전원라인(18)을 통해 고전위 픽셀전원(EVDD)에 연결될 수 있다. 그리고, 픽셀들(PXL) 각각은 게이트라인(17(1)~17(4))을 통해 게이트 드라이버(13)에 연결될 수 있다.
픽셀 어레이에서, 픽셀들(PXL)은 제1 컬러를 구현하는 픽셀들과, 제2 컬러를 구현하는 픽셀들과, 제3 컬러를 구현하는 픽셀들을 포함할 수 있으며, 제4 컬러를 구현하는 픽셀들을 더 포함할 수도 있다. 제1 컬러 내지 제4 컬러는 적색, 녹색, 청색, 백색 중 선택적으로 어느 하나일 수 있다.
각 픽셀(PXL)은 도 3과 같이 구현될 수 있으나, 이에 한정되지 않는다. k(k는 정수)번째 픽셀 그룹 라인에 배치된 일 픽셀(PXL)은, 발광 소자(EL), 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함할 수 있으며, 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)는 동일한 게이트라인(17(k))에 연결될 수 있다.
발광 소자(EL)는 픽셀 전류에 따라 발광한다. 발광 소자(EL)는 소스노드(Ns)에 접속된 애노드전극과, 저전위 픽셀전원(EVSS)에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기 또는 무기 화합물층을 포함한다. 유기 또는 무기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극에 인가되는 전압이 캐소드전극에 인가되는 저전위 픽셀전원(EVSS)에 비해 동작점 전압 이상으로 높아지면 발광 소자(EL)는 턴 온 된다. 발광 소자(EL)가 턴 온 되면, 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)에서 광이 생성된다.
구동 TFT(DT)는 구동 소자이다. 구동 TFT(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압차에 따라 발광 소자(EL)에 흐르는 픽셀 전류를 생성한다. 구동 TFT(DT)는 게이트 노드(Ng)에 접속된 게이트 전극, 고전위 픽셀전원(EVDD)에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다. 스토리지 커패시터(Cst)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 저장한다.
제1 스위치 TFT(ST1)는 스캔신호(SCAN(k))에 따라 데이터라인(15)과 게이트 노드(Ng) 사이의 전류 흐름을 온 시켜, 데이터라인(15)에 충전되어 있는 데이터전압을 게이트 노드(Ng)에 인가한다. 제1 스위치 TFT(ST1)는 게이트라인(17(k))에 접속된 게이트전극, 데이터라인(15)에 접속된 제1 전극, 및 게이트 노드(Ng)에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2)는 스캔신호(SCAN(k))에 따라 리드-아웃 라인(16)과 소스 노드(Ns) 사이의 전류 흐름을 온 시켜, 픽셀 전류에 따른 소스 노드(Ns)의 전압을 리드-아웃 라인(16)으로 전달한다. 제2 스위치 TFT(ST2)는 게이트라인(17(k))에 접속된 게이트전극, 소스 노드(Ns)에 접속된 제1 전극, 및 리드-아웃 라인(16)에 접속된 제2 전극을 구비한다.
이러한 픽셀 구조는 일 예시에 불과하며, 본 명세서의 기술적 사상은 픽셀 구조에 제한되지 않고, 구동 TFT(DT)의 전기적 특성(문턱전압 또는 전자 이동도)을 센싱할 수 있는 다양한 픽셀 구조에 적용될 수 있음에 주의하여야 한다.
호스트 시스템(14)은 다양한 인터페이스 회로를 통해 타이밍 콘트롤러(11)에 연결되고, 패널 구동에 필요한 각종 신호들(DATA, DE, CCMD)을 타이밍 콘트롤러(11)로 전송한다. 호스트 시스템(14)은 도 4와 같이 그래픽 프로세서 유닛(GPU)과 메모리(DDR)를 포함하여 입력 영상 소스를 미리 정해진 어플리케이션에 따라 목적에 맞게 가공한 후에 타이밍 콘트롤러(11)에 전송할 수 있다. 영상 소스는 스트리밍(streaming) 형태로 입력되므로, 데이터 가공을 위해서는 영상 소스가 메모리(DDR)에 일시적으로 저장될 필요가 있다. 영상 소스는 1 프레임 단위로 가공되는 것이 통상적인데, 이는 데이터 가공에 소요되는 비용 및 복잡도를 줄이기 위함이다.
그래픽 프로세서 유닛(GPU)은 영상 데이터를 1 프레임 단위로 영상 처리하고, 영상 처리된 프레임 데이터를 드로(draw) 커맨드를 사용하여 메모리(DDR)에 저장하는 방식으로 데이터 랜더링(data rendering) 동작을 수행한다. 메모리(DDR)는 데이터 랜더링 동작과 전송 동작이 서로 다른 영역에서 동시에 이뤄질 수 있도록 도 5 및 도 6과 같이 2 분할된 2개의 영역들(A,B)을 포함할 수 있다. 영역 A에서 제N 프레임 영상 데이터에 대한 랜더링 동작이 수행되는 동안 영역 B에서 제N-1 프레임 영상 데이터가 데이터 인에이블 신호(DE)에 동기되어 전송될 수 있다. 이어서, 제N 프레임 영상 데이터에 대한 랜더링 동작이 완료되면, 그래픽 프로세서 유닛(GPU)은 영역 A로부터 제N 프레임 영상 데이터를 데이터 인에이블 신호(DE)에 동기시켜 타이밍 콘트롤러(11)로 전송한다. 이때, 그래픽 프로세서 유닛(GPU)은 제N+1 영상 데이터에 대한 영상 처리를 수행하고 영역 B를 대상으로 제N+1 영상 데이터에 대한 랜더링 동작을 수행한다.
입력 영상의 복잡도는 실시간적으로 변화될 수 있다. 랜더링 처리에 소요되는 시간은 단순한 영상에 비해 복잡한 영상에서 더 길어진다. 이러한 이유로 메모리(DDR)의 제1 영역에서의 데이터 전송에 소요되는 시간과 제2 영역에서의 데이터 랜더링에 소요되는 시간이 불일치할 수 있다. 예를 들어, 상기 제N 프레임 영상 데이터에 비해 상기 제N+1 영상 데이터가 더 복잡한 경우, 영역 A에서 제N 프레임 영상 데이터가 전송 완료된 시점에서도 그래픽 프로세서 유닛(GPU)이 영역 B에서 제N+1 영상 데이터에 대한 랜더링 동작을 수행하고 있을 수 있다. 이때, 그래픽 프로세서 유닛(GPU)은 제N+1 영상 데이터에 대한 랜더링 동작이 완료될 때까지 수직 블랭크 구간을 확장하면서 프레임 주파수의 빠르기를 늦출 수 있다. 이렇게 하면, 제N+1 영상 데이터가 불완전하게 랜더링 된 상태로 전송되는 것이 미연에 방지될 수 있다. 수직 블랭크 구간 동안에는 데이터 인에이블 신호(DE)가 트랜지션 없이 로직 로우 상태로만 전송되기 때문에 영상 데이터의 전송이 이뤄지지 않는다. 본 명세서에서, 수직 액티브 구간은 각 프레임 내에서 데이터 인에이블 신호(DE)의 트랜지션에 맞춰 영상 데이터가 표시패널(10)로 기입되는 기간으로 정의될 수 있다. 그리고, 수직 블랭크 구간은 이웃한 2개의 수직 액티브 구간들 사이에서 데이터 인에이블 신호(DE)가 트랜지션 없이 로직 로우 상태로만 유지되고, 영상 데이터가 표시패널(10)로 기입되지 않는 기간으로 정의될 수 있다.
이와 같이, 그래픽 프로세서 유닛(GPU)은 영상의 복잡도에 따라 수직 블랭크 구간의 길이를 가변함으로써 데이터 랜더링 시간을 확보할 수 있다. 한 프레임 중에서 수직 블랭크 구간의 길이가 변하면 프레임 주파수의 빠르기가 가변되는 데, 이를 VRR(Variable Refresh Rate) 기술이라 한다. VRR 기술은 입력 영상에 따라 프레임 주파수의 빠르기를 가변하여 영상의 티어링(tearing) 현상을 억제하고 더욱 부드러운 영상 화면을 제공하기 위한 것이다. 수직 블랭크 구간은 미리 설정된 가변 프레임 주파수의 범위 내에서 가장 빠른 프레임 주파수에서 가장 짧고, 프레임 주파수가 느려질수록 증가하게 된다. 한편, 가변 프레임 주파수 환경에서, 수직 블랭크 구간의 길이는 프레임 주파수의 빠르기에 따라 변하지만 수직 액티브 구간의 길이는 그와 무관하게 고정된다. 수직 액티브 구간 동안에는 표시패널(10)의 픽셀 어레이에 영상 데이터(DATA)가 기입되기 때문에, 가변 프레임 주파수 환경에서 수직 액티브 구간의 길이가 고정되면 패널 구동회로(121,13)의 동작을 제어하기가 그만큼 용이해진다.
그래픽 프로세서 유닛(GPU)은 메모리(DDR)의 제1 영역 또는 제2 영역에서 데이터 랜더링 동작이 완료되면, 랜더링 완료된 영상 데이터를 전송하기에 앞서, 수직 블랭크 구간 내에서 적어도 하나 이상의 보상 커맨드 신호(CCMD)를 생성하여 타이밍 콘트롤러(11)로 전송한다. 수직 블랭크 구간의 길이가 프레임 주파수의 빠르기에 따라 변하는 가변 프레임 주파수 환경에서, 그래픽 프로세서 유닛(GPU)은 보상 커맨드 신호(CCMD)의 개수를 수직 블랭크 구간의 길이에 비례하여 조정할 수 있다. 1 수직 블랭크 구간 내에서 보상 커맨드 신호(CCMD)가 복수개로 생성되는 경우, 이웃한 보상 커맨드 신호들(CCMD) 간의 시간 간격이 1 센싱 구간에 대응될 수 있다. 센싱의 신뢰성과 정확성이 높아지도록 보상 커맨드 신호들(CCMD) 간의 시간 간격 즉, 1 센싱 구간은 일정 길이를 갖도록 설계됨이 바람직하다.
동일 수직 블랭크 구간 내에서, 보상 커맨드 신호(CCMD)의 개수만큼 센싱 구간의 개수가 설계될 수 있다. 보상 커맨드 신호(CCMD)의 개수는 수직 블랭크 구간의 길이에 비례하도록 설계되기 때문에, 센싱 구간의 개수도 수직 블랭크 구간의 길이에 비례하여 증가될 수 있다. 예컨대, 제2 프레임의 주파수가 제1 프레임의 주파수보다 느리다고 가정할 때, 제2 프레임에 속하는 제2 수직 블랭크 구간의 길이가 제1 프레임에 속하는 제1 수직 블랭크 구간의 길이보다 길다. 이때, 제2 수직 블랭크 구간 내에 위치하는 센싱 구간의 개수는 제1 수직 블랭크 구간 내에 위치하는 센싱 구간의 개수보다 많아진다. 1 센싱 구간 동안에는 미리 정해진 일정 개수만큼의 픽셀들이 센싱 및 보상되는데, 수직 블랭크 구간의 길이에 비례하여 센싱 구간의 개수를 늘리면, 가변 프레임 주파수 환경에서 보상 주기가 지연됨으로써 생기는 문제점(예컨대, 화상 얼룩이나 잔상, 플리커 등)이 해결될 수 있다.
그래픽 프로세서 유닛(GPU)은 센싱 구간에 대응되는 보상 커맨드 신호(CCMD)를 타이밍 콘트롤러(11)로 전송한 후에, 후속 프레임의 데이터 인에이블 신호(DE)와 그에 동기된 영상 데이터를 타이밍 콘트롤러(11)로 전송한다.
한편, 그래픽 프로세서 유닛(GPU)은 1 수직 블랭크 구간 내에 위치하는 보상 커맨드 신호(CCMD)와 후속 프레임의 수직 액티브 구간 간의 시간 간격이 프레임 주파수의 빠르기에 따라 가변되는 것을 방지하기 위해, 필요에 따라 후속 프레임의 수직 액티브 구간의 시작 시점을 지연시킴으로써, 상기 시간 간격을 프레임 주파수의 가변에 따른 수직 블랭크 구간의 길이에 무관하게 일정하게 고정(즉, 1 센싱 구간으로 고정)시킬 수 있다. 이렇게 하면, 센싱 및 보상의 신뢰성과 정확성이 더욱 향상되는 효과가 있다.
호스트 시스템(14)은 어플리케이션 프로세서, 퍼스널 컴퓨터, 셋탑 박스 등으로 구현될 수 있으나 이에 한정되지 않는다. 호스트 시스템(14)은 시스템 보드 상에 실장될 수 있으나 이에 한정되지 않는다. 호스트 시스템(14)은 사용자 명령/데이터를 수신하는 입력부, 메인 전원을 발생하는 메인 전원부를 더 포함할 수 있다.
타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 가변 프레임 주파수에 동기되는 데이터 인에이블신호(DE), 입력 영상 데이터(IDATA), 및 보상 커맨드 신호(CCMD) 등을 수신한다.
타이밍 콘트롤러(11)는 데이터 인에이블신호(DE)와 보상 커맨드 신호(CCMD)를 기준으로 디스플레이 구동, 센싱 구동, 및 휘도 원복 구동이 시간적으로 분리되도록 패널 구동회로(121, 13)와 센싱 회로(122)의 동작 타이밍을 제어할 수 있다.
디스플레이 구동이란 1 프레임 중의 수직 액티브 구간 내에서 디스플레이 구동을 위한 제1 데이터전압(이하, 디스플레이용 데이터전압이라 함)을 픽셀 그룹 라인들에 기입하여 입력 영상을 표시패널(10)에 재현하는 구동이다. 센싱 구동이란 1 프레임 중의 수직 블랭크 구간 내에서 특정 픽셀 그룹 라인(이하, 센싱 픽셀 그룹 라인이라 함)에 배치된 픽셀들(PXL)에 제2 데이터전압(이하, 센싱용 데이터전압이라 함)을 기입하여 해당 픽셀들(PXL)의 전기적 특성을 센싱 및 보상하기 위한 구동이다. 그리고, 휘도 원복 구동은 상기 센싱 동작이 완료된 상기 센싱 픽셀 그룹 라인의 픽셀들(PXL)에 휘도 보상 게인이 적용된 제3 데이터전압(이하, 휘도 원복용 데이터전압이라 함)을 기입하여 센싱 동작으로 인한 휘도 손실을 보상하기 위한 구동이다. 제3 데이터전압은, 제1 데이터전압에 휘도 보상 게인이 적용된 전압이기 때문에, 제1 데이터전압과 상이할 수 있다. 휘도 원복 구동은 센싱 픽셀 그룹 라인에 배치된 픽셀들(PXL)에 후속 프레임의 디스플레이용 데이터전압이 기입될 때까지 수행된다.
타이밍 콘트롤러(11)는 디스플레이 구동시, 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 패널 구동회로(121, 13)의 동작 타이밍을 제어하기 위한 제1 데이터/게이트 제어신호(DDC/GDC)를 생성할 수 있다. 타이밍 콘트롤러(11)는 센싱 구동시, 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 패널 구동회로(121, 13)의 동작 타이밍을 제어하기 위한 제2 데이터/게이트 제어신호(DDC/GDC)를 생성할 수 있다. 또한, 타이밍 콘트롤러(11)는 휘도 원복 구동시, 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 패널 구동회로(121, 13)의 동작 타이밍을 제어하기 위한 제3 데이터/게이트 제어신호(DDC/GDC)를 생성할 수 있다.
타이밍 콘트롤러(11)는 데이터/게이트 제어신호(DDC/GDC)를 기초로 표시패널(10)의 픽셀 그룹 라인들에 대한 디스플레이 구동 타이밍과 센싱 구동 타이밍과 휘도 원복 구동 타이밍을 개별적으로 제어함으로써, 영상 표시 중에 실시간으로 픽셀들(PXL)의 전기적 특성이 픽셀 그룹 라인 단위로 센싱 및 보상되도록 할 수 있다.
타이밍 콘트롤러(11)는 한 프레임 중의 수직 액티브 구간에서 디스플레이 구동이 구현되도록 패널 구동회로(121, 13)의 동작을 제어할 수 있고, 상기 한 프레임 중에서 수직 액티브 구간에 앞선 수직 블랭크 구간 내에서 센싱 구동이 구현되도록 패널 구동회로(121, 13)와 센싱 회로(122)의 동작을 제어할 수 있다. 그리고, 타이밍 콘트롤러(11)는 센싱 구동의 종료 시점과 디스플레이 구동의 시작 시점 사이에서 휘도 원복 구동이 구현되도록 패널 구동회로(121, 13)의 동작을 제어할 수 있다.
수직 액티브 구간은 데이터 인에이블 신호(DE)의 트랜지션(transition) 구간에 대응되며 디스플레이용 데이터전압이 모든 픽셀 그룹 라인들의 픽셀들(PXL)로 기입되는 기간이다. 수직 블랭크 구간은 데이터 인에이블 신호(DE)의 넌 트랜지션(non-transition) 구간에 대응되며 디스플레이용 데이터전압의 기입이 중지되는 기간으로서, 센싱 구간을 포함하며 또한 휘도 원복 구간을 부분적으로 포함할 수 있다. 센싱 구간 내에서 센싱용 데이터전압이 센싱 픽셀 그룹 라인에 배치된 픽셀들(PXL)에 기입되고, 상기 센싱 구간에 이은 휘도 원복 구간 내에서 휘도 원복용 데이터전압이 상기 센싱 픽셀 그룹 라인에 배치된 픽셀들(PXL)에 기입될 수 있다.
게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어하에 디스플레이용 스캔 신호(SCAN)와 센싱용 스캔 신호와 휘도 원복용 스캔 신호를 구분하여 생성할 수 있다.
디스플레이 구동을 구현하기 위해, 게이트 드라이버(13)는 수직 액티브 구간에서 제1 게이트 제어신호(GDC)에 따라 디스플레이용 스캔 신호를 생성하여 픽셀 그룹 라인들에 연결된 게이트라인들(17)에 순차적으로 공급할 수 있다.
센싱 구동을 구현하기 위해, 게이트 드라이버(13)는 수직 블랭크 구간 내에서, 제2 게이트 제어신호(GDC)에 따라 센싱용 스캔 신호를 생성하여 센싱 픽셀 그룹 라인에 연결된 게이트라인(17)에 공급할 수 있다. 이어서, 휘도 원복 구동을 구현하기 위해, 게이트 드라이버(13)는 제3 게이트 제어신호(GDC)에 따라 휘도 원복용 스캔 신호를 생성하여 상기 센싱 픽셀 그룹 라인에 연결된 게이트라인(17)에 더 공급할 수 있다.
수직 블랭크 구간의 길이에 따라 센싱 구동되는 픽셀 그룹 라인의 개수가 정해질 수 있다. 센싱 픽셀 그룹 라인의 위치는 랜덤하게 분산될 수 있다. 이렇게 센싱 픽셀 그룹 라인의 위치가 랜덤하게 분산되면 시각적인 적분 효과에 의해 센싱 픽셀 그룹 라인의 위치가 사용자에게 덜 인지될 수 있다.
게이트 드라이버(13)는 게이트 드라이버 인 패널(Gate-driver In Panel, GIP) 방식에 따라 표시패널(10)의 비 표시영역(NA)에 형성될 수 있다.
DAC(121)는 데이터라인들(15)에 연결된다. DAC(121)는 타이밍 콘트롤러(11)의 제어하에 디스플레이용 데이터전압과 센싱용 데이터전압과 휘도 원복용 데이터전압을 구분하여 생성할 수 있다.
디스플레이 구동을 구현하기 위해, DAC(121)는 수직 액티브 구간 내에서, 제1 데이터 제어신호(DDC)에 따라 영상 데이터(DATA)를 디스플레이용 데이터전압으로 변환하고, 상기 디스플레이용 데이터전압을 상기 디스플레이용 스캔 신호(SCAN)에 동기시켜 데이터라인들(15)에 공급할 수 있다.
센싱 구동을 구현하기 위해, DAC(121)는 수직 블랭크 구간 내에서, 제2 데이터 제어신호(DDC)에 따라 일정 레벨의 센싱용 데이터전압을 생성하고, 상기 센싱용 데이터전압을 상기 센싱용 스캔 신호에 동기시켜 데이터라인들(15)에 공급할 수 있다.
휘도 원복 구동을 구현하기 위해, DAC(121)는 제3 데이터 제어신호(DDC)에 따라 휘도 보상 게인이 더 반영된 영상 데이터(DATA)를 휘도 원복용 데이터전압으로 변환하고, 상기 휘도 원복용 데이터전압을 상기 휘도 원복용 스캔 신호에 동기시켜 데이터라인들(15)에 공급할 수 있다.
센싱 회로(122)는 센싱 구동시에 리드-아웃 라인들(16)을 통해 센싱 픽셀 그룹 라인의 타겟 픽셀들(PXL)에 연결된다. 센싱 회로(122)는 수직 블랭크 구간 내에 위치하는 적어도 하나 이상의 각 센싱 구간에서 상기 타겟 픽셀들(PXL)에 포함된 구동 TFT(DT)의 전기적 특성을 리드-아웃 라인들(16)을 통해 센싱한다.
센싱 회로(122)는 전압 센싱형으로 구현될 수도 있고, 전류 센싱형으로 구현될 수도 있다.
전압 센싱형 센싱 회로(122)는 샘플링 회로와 아날로그-디지털 컨버터를 포함할 수 있다. 샘플링 회로는 리드-아웃 라인(16)의 기생 커패시터에 저장된 타겟 픽셀(PXL)의 특정 노드 전압을 직접 샘플링한다. 아날로그-디지털 컨버터는 샘플링 회로에서 샘플링된 아날로그 전압을 디지털 센싱값으로 변환한 후에, 타이밍 콘트롤러(11)로 전송한다.
전류 센싱형 센싱 회로(122)는 전류 적분기와 샘플링 회로와 아날로그-디지털 컨버터를 포함할 수 있다. 전류 적분기는 타겟 픽셀(PXL)에 흐르는 픽셀 전류를 적분하여 센싱 전압을 출력한다. 샘플링 회로는 전류 적분기에서 출력되는 센싱 전압을 샘플링한다. 아날로그-디지털 컨버터는 샘플링 회로에서 샘플링된 아날로그 전압을 디지털 센싱값으로 변환한 후에, 타이밍 콘트롤러(11)로 전송한다.
타이밍 콘트롤러(11)에 포함된 보상 회로는 상기 디지털 센싱값을 기반으로 영상 데이터를 보정하여 픽셀들 간의 전기적 특성 편차를 보상할 수 있다. 이렇게 보정된 영상 데이터는 DAC(121)에서 디스플레이용 데이터전압으로 변환된 후에 픽셀들에 기입(디스플레이 구동)된다.
한편, 타이밍 콘트롤러(11)에 포함된 보상 회로는 상기 보정된 영상 데이터에 휘도 보상 게인을 더 적용하여 센싱 픽셀 그룹 라인의 위치에 따른 휘도 원복 구간의 길이 편차로 인한 인지적 오류를 최소화할 수 있다. 휘도 보상 게인을 더 적용된 영상 데이터는 DAC(121)에서 휘도 원복용 데이터전압으로 변환된 후에 픽셀들에 기입(휘도 원복 구동)된다.
도 7은 호스트 시스템과 타이밍 콘트롤러 간에 가변 프레임 주파수에 따른 신호들을 주고 받는 것을 보여주는 도면이다. 그리고, 도 8 및 도 9는 입력 영상에 따라 프레임 주파수를 가변하는 VRR 기술을 설명하기 위한 도면들이다.
도 7을 참조하면, 호스트 시스템(14)은 입력 영상의 데이터 랜더링 시간을 고려하여 수직 블랭크 구간의 길이(즉, 데이터 인에이블 신호의 넌 트랜지션 구간의 길이)를 변경시킴으로써 프레임 주파수를 가변한다. 프레임 주파수의 가변에 의해 급격한 영상 변화에 따른 화면 짤림, 화면 떨림, 입력 지연 등의 문제가 해결될 수 있다. 호스트 시스템(14)은 입력 영상의 데이터 랜더링 시간에 따라 프레임 주파수를 40Hz~240Hz의 주파수 범위 내에서 조정하거나, 정지 영상인 경우, 호스트 시스템(14)은 프레임 주파수를 1Hz~10Hz의 주파수 범위 내에서 조정할 수 있으나, 이에 한정되지 않는다. 가변 프레임 주파수의 범위는 모델 및 스펙에 따라 다르게 설정될 수 있다.
호스트 시스템(14)은 도 8과 같이 수직 액티브 구간(Vactive)의 길이를 고정하고, 입력 영상의 데이터 랜더링 시간에 따라 수직 블랭크 구간(Vblank)의 길이를 조정함으로써, 프레임 주파수의 빠르기를 가변할 수 있다. 예를 들어, 도 9와 같이, 호스트 시스템(14)은 144Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(Vblank1)을 포함할 수 있다. 호스트 시스템(14)은 100Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(Vblank1)보다 "X"구간만큼 증가된 제2 수직 블랭크 구간(Vblank2)을 포함할 수 있다. 호스트 시스템(14)은 80Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(Vblank1)보다 "Y"구간만큼 증가된 제3 수직 블랭크 구간(Vblank3)을 포함할 수 있다. 호스트 시스템(14)은 60Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(Vblank1)보다 "Z"구간만큼 증가된 제4 수직 블랭크 구간(Vblank4)을 포함할 수 있다.
호스트 시스템(14)은 가변 프레임 주파수 환경에서 수직 블랭크 구간의 길이에 비례하여 센싱 동작의 횟수가 증가되도록 보상 커맨드 신호의 개수를 제어할 수 있다. 예를 들어, 호스트 시스템(14)은 도 9와 같이 144Hz 모드에서 제1 수직 블랭크 구간(Vblank1) 동안 보상 커맨드 신호를 일정 간격(즉, 1 센싱 구간 간격)으로 A(A는 0을 포함한 자연수)회 생성하여 센싱 동작이 A회 이뤄지도록 할 수 있고, 100Hz 모드에서 제2 수직 블랭크 구간(Vblank2) 동안 보상 커맨드 신호를 일정 간격으로 B회 생성하여 센싱 동작이 B(B는 A보다 큰 자연수)회 이뤄지도록 할 수 있다. 마찬가지로, 호스트 시스템(14)은 도 9와 같이 80Hz 모드에서 제3 수직 블랭크 구간(Vblank3) 동안 보상 커맨드 신호를 일정 간격으로 C(C는 B보다 큰 자연수)회 생성하여 센싱 동작이 C회 이뤄지도록 할 수 있고, 60Hz 모드에서 제4 수직 블랭크 구간(Vblank4) 동안 보상 커맨드 신호를 일정 간격으로 D(D는 C보다 큰 자연수)회 생성하여 센싱 동작이 D회 이뤄지도록 할 수 있다. 이렇게 수직 블랭크 구간의 길이에 따라 센싱 동작의 횟수를 다르게 설정하면, 보상 주기 지연이 방지되고 화상 불량이 최소화될 수 있는 효과가 있다.
도 10은 1 수직 블랭크 구간에서 보상 커맨드 신호에 대응되도록 적어도 하나 이상의 센싱 구간이 설정된 예를 보여주는 도면이다. 그리고, 도 11은 도 10의 일 센싱 구간에서 수행되는 센싱 동작을 보여주는 도면이다.
도 10을 참조하면, 1 수직 블랭크 구간(Vblank)에서 복수의 보상 커맨드 신호(CCMD1~CCMDn)에 대응되도록 복수의 센싱 구간(TCMP)이 설정될 수 있다.
복수의 센싱 구간 각각에 대응하여, 패널 구동회로(도 1의 121 및 13)는 센싱용 스캔 신호와 그에 동기되는 센싱용 데이터전압을 타겟 픽셀들(PXL)에 기입하고, 센싱 회로(도 1의 122)는 타겟 픽셀들(PXL)의 전기적 특성 정보(전압 또는 전류 등)를 센싱한다. 따라서, 1 수직 블랭크 구간(Vblank) 내에 설정된 센싱 구간(TCMP)의 개수에 따라 패널 구동회로(도 1의 121 및 13)의 신호 기입 횟수, 및 센싱 회로(도 1의 122)의 센싱 횟수 등이 결정될 수 있다. 바꿔 말하면, 동일 수직 블랭크 구간(Vblank) 내에 설정된 센싱 구간(TCMP)의 개수는 해당 수직 블랭크 구간(Vblank) 내에서 수행되는 패널 구동회로(도 1의 121 및 13)의 신호 기입 횟수, 및 센싱 회로(도 1의 122)의 센싱 횟수 등에 의해 알 수 있다.
수직 블랭크 구간(Vblank)은 제1 프레임에 속하는 마지막번째 데이터 인에이블 신호(DE)의 폴링 에지(FE)와, 제1 프레임에 이은 제2 프레임에 속하는 첫번째 데이터 인에이블 신호(DE)의 라이징 에지(RE) 사이에 위치한다.
보상 커맨드 신호(CCMD1~CCMDn) 중 어느 하나(즉, 마지막 번째 보상 커맨드 신호(CCMDn))와 상기 첫번째 데이터 인에이블 신호(DE)의 라이징 에지(RE) 사이의 제1 시간 간격(ITV1)은 프레임 주파수의 가변에 따른 상기 수직 블랭크 구간의 길이에 무관하게 일정하다. 만약, 상기 제1 시간 간격(ITV1)이 프레임 주파수의 빠르기에 따라 가변되면 동일한 센싱 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이 편차가 생기기 때문에 도 14 내지 도 15b의 도시된 센싱 픽셀 그룹 라인 보상(Sensing pixel group Line Compensation, 이하 SLC라 함) 기술을 적용할 수 없고, 센싱 픽셀 그룹 라인이 휘선 또는 암선으로 시인될 수 있다. 이러한 사이드 이펙트가 생기지 않도록 제1 시간 간격(ITV1)은 프레임 주파수의 가변에 따른 수직 블랭크 구간의 길이에 무관하게 1 센싱 구간(TCMP)으로 고정됨이 바람직하다.
한편, 보상 커맨드 신호(CCMD1~CCMDn) 중에서 첫번째 보상 커맨드 신호(CCMD1)와 상기 마지막번째 데이터 인에이블 신호(DE)의 폴링 에지(FE) 사이의 제2 시간 간격(ITV2)도 프레임 주파수의 가변에 따른 상기 수직 블랭크 구간의 길이에 무관하게 일정하게 설정됨 바람직하다. 여기서, 제2 시간 간격(ITV2)은 "가장 빠른 프레임 주파수의 수직 블랭크 구간-1 센싱 구간"으로 정의될 수 있다. "가장 빠른 프레임 주파수의 수직 블랭크 구간" 및 "1 센싱 구간"은 미리 정해지는 상수값이기 때문에, 제2 시간 간격(ITV2)도 상수값이 된다. 따라서, 제2 시간 간격(ITV2)은 프레임 주파수의 가변에 따른 상기 수직 블랭크 구간의 길이에 무관하게 동일한 길이, 즉 1 센싱 구간(TCMP)보다 짧은 길이로 고정될 수 있다. 길이가 변하는 각 수직 블랭크 구간 내에서 첫번째 보상 커맨드 신호(CCMD1)와 그에 동기된 첫번째 센싱 구간(TCMP)이 제2 시간 간격(ITV2) 이후에 위치하게 된다. 제2 시간 간격(ITV2)은 길이가 변하는 각 수직 블랭크 구간 내에서 센싱 구간(TCMP)의 시작 시점에 관한 일정한 기준 정보를 제공함으로써, 센싱의 정확성을 높인다.
1 센싱 구간(TCMP)은 도 11과 같이 동일 센싱 픽셀 그룹 라인(Line K)(K는 자연수)에 포함된 복수의 픽셀들 중 적어도 일부가 동시에 센싱되는 데 소요되는 시간으로 정의될 수 있다. 동일 센싱 픽셀 그룹 라인에는 구동 특성과 발광 효율이 서로 다른 R,G,B,W 픽셀들이 포함되어 있다. 따라서, 센싱의 정확도를 높이기 위해서는 R,G,B,W 픽셀들을 분리하여 센싱하는 것이 더 유리하다. 이를 고려하여, 1 센싱 구간(TCMP)은 동일 센싱 픽셀 그룹 라인(Line K)에 포함된 복수의 픽셀들 중 동일 컬러를 구현하는 픽셀들을 동시에 센싱되는 데 소요되는 시간으로 정의됨이 보다 바람직하다.
도 12는 가변 프레임 주파수 환경에서, 수직 블랭크 구간의 길이에 따라 그에 대응되는 보상 커맨드 신호의 개수가 달라지는 것을 보여주는 도면이다.
도 12를 참조하면, 보상 커맨드 신호(CCMD)는 다른 신호와 독립된 개별 제어신호 형태를 가질 수 있다. 보상 커맨드 신호(CCMD)는 제1 수직 블랭크 구간(Vblank1)에 비해 상대적으로 더 긴 제3 수직 블랭크 구간(Vblank3) 내에서 더 많은 개수로 위치할 수 있다. 예컨대, 보상 커맨드 신호(CCMD)의 개수는 제1 수직 블랭크 구간(Vblank1)에서 3개인데 반해, 제3 수직 블랭크 구간(Vblank3)에서 5개일 수 있다. 여기서, 제1 수직 블랭크 구간(Vblank1)과 제3 수직 블랭크 구간(Vblank3)은 각각 1 센싱 구간(TCMP)보다 길다. 그 결과, 제1 수직 블랭크 구간(Vblank1) 내에서 3회 센싱 동작이 이뤄질 수 있고, 제3 수직 블랭크 구간(Vblank3) 내에서 5회 센싱 동작이 이뤄질 수 있다.
한편, 도 16 및 도 17에서 후술되는 액티브 구간의 지연에 의해 일부 수직 블랭크 구간의 길이(A)가 1 센싱 구간(TCMP)의 길이(B)보다 짧아질 수 있다. 일 예로서, 상기 일부 수직 블랭크 구간이 도 12의 제2 수직 블랭크 구간(Vblank2)인 경우, 호스트 시스템은 제2 수직 블랭크 구간(Vblank2) 내에 보상 커맨드 신호(CCMD)가 위치하지 않도록 할 수 있다. 다시 말해, 호스트 시스템은 1 센싱 구간(TCMP)보다 짧은 수직 블랭크 구간에 대응하여 보상 커맨드 신호(CCMD)를 생성하지 않고 스킵(skip)함으로써, 불충분한 센싱 시간으로 인해 센싱의 정확도가 떨어지는 문제를 미연에 방지할 수 있다.
도 13은 보상 커맨드 신호가 다른 신호와 일체화된 통합 제어신호 형태를 갖는 일 예를 보여주는 도면이다.
도 13을 참조하면, 보상 커맨드 신호(CCMD)는 다른 신호와 일체화된 통합 제어신호 형태를 가질 수 있다. 통합 제어신호는 제1 패턴의 보상 커맨드 신호(CCMD)와, 제1 패턴과 다른 제2 패턴의 수직 동기 신호(Vsync)를 포함할 수 있다. 제1 패턴의 트랜지션 횟수는 제2 패턴의 트랜지션 횟수보다 많을 수 있으나 이에 한정되지 않는다. 수직 블랭크 구간 내에서 센싱 구간(TCMP)은 제1 패턴의 보상 커맨드 신호(CCMD)에 대응되도록 위치하고, 또한 제2 패턴의 수직 동기 신호(Vsync)에 대응되도록 위치할 수 있다. 수직 동기 신호(Vsync)는 1 프레임 기간을 정의하는 데 사용될 뿐만 아니라, 수직 블랭크 구간 내에서 마지막 번째 센싱 구간(TCMP)을 정의하는 데 사용될 수 있다. 한편, 수직 블랭크 구간의 길이가 짧은 경우 제1 패턴의 보상 커맨드 신호(CCMD)는 생략되고 제2 패턴의 수직 동기 신호(Vsync)만이 수직 블랭 구간 내에 위치할 수 있다. 이 경우, 수직 블랭크 구간 내에서 제2 패턴의 수직 동기 신호(Vsync)에 대응되도록 하나의 센싱 구간(TCMP)이 위치하거나 혹은, 1 센싱 구간 (TCMP)보다 작고 도 10의 "ITV2"보다 큰 구간이 위치할 수 있다. 이는 도 16 및 17의 설명에서 후술한다.
도 14는 센싱에 따른 휘도 손실을 보상하기 위한 휘도 원복 기술을 보여주는 도면이다. 그리고, 도 15a 및 도 15b는 휘도 원복 시간에 따른 휘도 보상 게인의 설정 예들을 보여주는 도면들이다.
도 14 내지 도 15b는 센싱 픽셀 그룹 라인의 위치에 따른 휘도 원복 구간의 길이 편차를 보상하기 위한 SLC 기술을 도시하고 있다.
도 14와 같이 한 화면 내의 모든 픽셀들에 동일한 밝기의 이미지가 표시될 때, 센싱 픽셀(PXL-B)은 수직 블랭크 구간(Vblank) 내의 센싱 구간 동안 비 발광되므로 비 센싱 픽셀(PXL-A)에 비해 "△L"만큼 낮은 휘도를 발휘할 수 있다.
센싱으로 인한 휘도 손실이 보상되도록 센싱 픽셀(PXL-B)을 대상으로 휘도 원복 구동이 실시된다. 휘도 원복 구동은 휘도 보상 게인을 기반으로 하여 센싱 구동의 직후에 이루어진다. 휘도 보상 게인이 적용된 센싱 픽셀은 다른 픽셀에 비해 휘도 원복 구간 동안 상대적으로 높은 휘도를 발휘하기 때문에, 한 화면 내의 모든 픽셀들에서 실질적으로 동일한 휘도가 구현될 수 있게 된다. 휘도 원복 구간은 후속 프레임에서 해당 센싱 픽셀에 디스플레이용 데이터전압이 기입되기 직전까지 지속된다.
휘도 보상 게인의 크기와 휘도 원복 구간의 시간적 길이는 서로 반비례 관계를 가질 수 있다. 센싱 픽셀의 상대적 위치에 상관없이 모든 센싱 픽셀들은 동일한 휘도 손실분을 갖는다. 다만, 센싱 픽셀 그룹 라인의 위치에 따라 서로 다른 길이의 휘도 원복 구간이 매칭되기 때문에, 휘도 손실분을 보상할 수 있는 휘도 보상 게인의 크기가 센싱 픽셀 그룹 라인들에서 다르게 적용될 수 있다.
휘도 보상 게인에 의한 영상 데이터의 보정 동작은 타이밍 콘트롤러에서 수행될 수 있다. 타이밍 콘트롤러의 보상 회로는 센싱 픽셀 그룹 라인의 픽셀에 기입될 영상 데이터에 휘도 보상 게인을 더 적용하기 위한 SLC 보상 로직을 더 포함할 수 있다.
휘도 보상 게인의 크기는 도 15a와 같이 소정 시간 크기로 그룹핑 된 휘도 원복 블록 구간 별로 차등적으로 매칭될 수 있다. 이렇게 하면, 보상회로 내에서 SLC 보상 로직이 간소화되고 보상 처리 속도가 빠른 장점이 있다.
휘도 보상 게인의 크기는 도 15b와 같이 매 센싱 픽셀 그룹 라인마다 달라지는 개개의 휘도 원복 구간 별로 차등적으로 설정될 수 있다. 이렇게 하면, 보상의 정확도가 증가하는 장점이 있다.
도 16 및 도 17은 일 수직 블랭크 구간의 마지막 보상 커맨드 신호와 후속 프레임의 수직 액티브 구간 시작 시점 간의 시간 간격을 일정하게 하게 위한 호스트 시스템의 신호 지연 동작을 보여주는 도면들이다.
도 16을 참조하면, 프레임 주파수의 가변에 따라, 입력 영상에 대한 랜더링 처리 완료 시점과 수직 블랭크 구간의 마지막 보상 커맨드 신호의 생성 시점이 일치하지 않을 수 있다. 이 경우, 입력 영상에 대한 랜더링 처리 완료 시점과 수직 액티브 구간의 시작 시점(t01) 간의 시간 간격이 1 센싱 구간(TCMP)보다 짧다. 이때, 호스트 시스템은 랜더링 데이터가 출력되는 수직 액티브 구간의 시작 시점을 "t01"에서 "to2"로 XY 만큼 지연함으로써, 입력 영상에 대한 랜더링 처리 완료 시점과 수직 액티브 구간의 시작 시점 간의 시간 간격이 1 센싱 구간(TCMP)이 되도록 할 수 있다. 즉, 호스트 시스템은 수직 액티브 구간의 시작 시점을 "XY" 만큼 지연시켜 1 센싱 구간(TCMP)을 더 확보할 수 있다. 상기 지연을 통해 새로운 수직 액티브 구간의 시작 시점이 "t02"로 재 설정된다. 호스트 시스템은 1 센싱 구간(TCMP)을 더 확보하기 위해 수직 동기신호(Vsync)도 상기 "XY" 만큼 지연시키고, 지연된 수직 동기신호(Vsync)를 기준으로 1 센싱 구간(TCMP)을 더 할당한다. 지연되는 시간 "XY"는 1 센싱 구간(TCMP)보다 짧다.
도 17을 참조하면, 프레임 주파수의 가변에 따라, 입력 영상에 대한 랜더링 처리 완료 시점과 수직 블랭크 구간의 마지막 보상 커맨드 신호의 생성 시점이 일치할 수도 있고, 일치하지 않을 수도 있다.
예컨대, 제1 수직 블랭크 구간(Vblank1)에서와 같이 랜더링 처리 완료 시점이 수직 블랭크 구간의 마지막 보상 커맨드 신호의 생성 시점과 일치하면, 호스트 시스템은 수직 액티브 구간의 시작 시점을 지연시키지 않는다.
그에 반해, 제2 수직 블랭크 구간(Vblank2)에서와 같이 랜더링 처리 완료 시점이 수직 블랭크 구간의 마지막 보상 커맨드 신호의 생성 시점과 일치하지 않으면, 호스트 시스템은 수직 액티브 구간의 시작 시점을 지연시키고 제2 수직 블랭크 구간(Vblank2)을 제2' 수직 블랭크 구간(Vblank2')으로 늘린다. 그리고, 제2' 수직 블랭크 구간(Vblank2') 내에서 보상 커맨드 신호를 추가로 생성하고 1 센싱 구간(TCMP)을 더 할당한다.
또한, 상기 수직 액티브 구간의 시작 시점이 지연됨에 따라 다음 프레임의 랜더링 처리 완료 시점이 데이터 인에이블 신호와 영상 데이터를 출력 중인 현재 프레임의 수직 액티브 구간 중에 발생하는 경우, 현재 프레임 완료 직후 발생하는 제1' 수직 블랭크 구간(Vblank1') 은 1 센싱 구간(TCMP)보다 짧아질 수 있다. 그런데, 이러한 경우는 다음 프레임의 주파수가 최대 프레임 주파수에 가까운 경우로서, 현재 프레임에서 늘어난 제2' 수직 블랭크 구간(Vblank2')은 제2 수직 블랭크 구간(Vblank2) 대비 최대 1 센싱 구간(TCMP)를 넘지 않으므로 다음 프레임의 수직 블랭크 구간(Vblank)은 원래의 제1 수직 블랭크 구간(Vblank1) 대비 최대 1 센싱 구간(TCMP)만큼이 빠진 시간인 제2 시간 간격(ITV2, 도 10 참조) 이상을 유지한다. 이 경우, 호스트 시스템은 보상 커맨드 신호를 생성하지 않고 스킵하며, 제1' 수직 블랭크 구간(Vblank1')에서는 센싱 구간이 할당되지 않게 된다. 그러므로, 수직 동기신호(Vsync)와 Active DE(수직 액티브 구간을 정의함)와의 관계도 1 센싱 구간(TCMP)를 유지할 필요가 없어져 수직 동기신호(Vsync)와 Active DE 사이가 순간적으로 제2 시간 간격(ITV2, 도 10 참조)까지 짧아질 수 있다.
한편, 도 17에서 Min-blank는 도 10의 제2 시간 간격(ITV2)을 의미한다.
도 18은 호스트 시스템의 신호 지연 동작과 관련된 제어 수순을 나타내는 흐름도이다.
도 18을 참조하면, 호스트 시스템은 데이터 인에이블 신호 등을 기준으로 수직 블랭크 구간의 진입 여부 및 이전 frame의 delay 삽입 여부를 모니터링한다. 호스트 시스템은 Min Blank end(도 17의 Min-blank 구간을 의미함)를 처리하며 랜더링 처리 완료 여부를 모니터링한다. 호스트 시스템은 출력 되는 데이터 인에이블 신호를 기준으로 active 구간 외에도 Min Blank end(도 17의 Min-blank 구간을 의미함)를 처리하며 액티브 구간 및 Min Blank end 사이 구간에 랜더링 처리 완료 여부를 모니터링한다.
호스트 시스템은 Min Blank end 이후 첫번째 보상 커맨드 신호(CCMD)를 생성하고, 이후 1 센싱 구간(도 17, TCMP) 간격으로 후속 보상 커맨드 신호를 생성하며, 랜더링 처리 완료 여부를 모니터링한다.
호스트 시스템은 랜더링 처리가 완료될 때, 상기 완료된 시점이 수직 블랭크 구간의 마지막 보상 커맨드 신호의 생성 시점에 동기되지 않으면 수직 액티브 구간의 시작 시점을 지연시키고 영상 데이터와 데이터 인에이블 신호를 지연된 수직 액티브 구간에 맞춰 출력한다. 호스트 시스템은 상기 지연으로 인해 늘어난 수직 블랭크 구간 내에서 보상 커맨드 신호를 추가로 생성하고 1 센싱 구간을 더 할당함으로써, 프레임 주파수의 변화에 따른 수직 블랭크 구간의 길이에 무관하게 후속 수직 액티브 구간까지 일정 간격(즉, 1 센싱 구간 간격)으로 보상 커맨드 신호를 생성한다.
한편, 호스트 시스템은 수직 액티브 구간 및 Min Blank end 출력 시 랜더링 처리 완료 신호가 발생되면 보상 커맨드 신호를 생성하지 않고 스킵한다.
전술한 바와 같이, 본 실시예는 외부 보상 방식으로 픽셀들 간 전기적 특성 편차를 보상할 때 입력 영상에 따라 프레임 주파수가 가변되더라도, 수직 블랭크 구간의 길이에 비례하여 센싱 횟수를 늘림(즉, 멀티 센싱)으로써 보상 주기 지연 및 화상 불량을 최소화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
발명의 실시를 위한 형태는 전술한 "발명의 실시를 위한 최선의 형태"에서 충분히 설명되었다.
본 실시예는 외부 보상 방식으로 픽셀들 간 전기적 특성 편차를 보상할 때 입력 영상에 따라 프레임 주파수가 가변되더라도, 수직 블랭크 구간의 길이에 비례하여 센싱 횟수를 늘림(즉, 멀티 센싱)으로써 보상 주기 지연 및 화상 불량을 최소화할 수 있다.
본 실시예에 따르면, 멀티 센싱을 위해 1 수직 블랭크 구간 내에 복수의 보상 커맨드 신호가 존재할 때, 보상 커맨드 신호 중에서 마지막 번째 보상 커맨드 신호와 후속 액티브 구간의 시작 시점 간의 시간 간격이 프레임 주파수의 가변에 따른 수직 블랭크 구간의 길이에 무관하게 1 센싱 구간으로 고정되기 때문에, SLC 기술이 용이하게 적용될 수 있고, 센싱으로 인한 인지적 오류가 최소화될 수 있다.
따라서, 본 개시 내용은 산업상 이용 가능성을 갖는다.

Claims (20)

  1. 복수의 픽셀이 구비된 표시패널;
    상기 픽셀로 영상 데이터가 기입되지 않는 수직 블랭크 구간 내에서 보상 커맨드 신호를 입력 받는 타이밍 콘트롤러; 및
    상기 보상 커맨드 신호에 대응되는 적어도 하나 이상의 센싱 구간에서 상기 픽셀의 구동 특성을 센싱하는 센싱 회로를 포함하고,
    상기 수직 블랭크 구간의 길이가 제1 프레임과 제2 프레임에서 서로 다르고, 각각 일정 길이를 갖는 상기 센싱 구간의 개수가 상기 수직 블랭크 구간의 길이에 따라 달라지는 표시장치.
  2. 제 1 항에 있어서,
    상기 센싱 구간의 개수는 상기 수직 블랭크 구간의 길이에 따라 증가하는 표시장치.
  3. 제 1 항에 있어서,
    적어도 하나의 수직 블랭크 구간 내에서, 상기 센싱 구간의 개수는 상기 보상 커맨드 신호의 개수에 대응되는 표시장치.
  4. 제 1 항에 있어서,
    상기 수직 블랭크 구간은,
    상기 제1 프레임에 속하는 마지막번째 데이터 인에이블 신호의 폴링 에지와, 상기 제1 프레임에 이은 상기 제2 프레임에 속하는 첫번째 데이터 인에이블 신호의 라이징 에지 사이에 위치하고,
    상기 보상 커맨드 신호 중에서 마지막 번째 보상 커맨드 신호와 상기 첫번째 데이터 인에이블 신호의 라이징 에지 사이의 제1 시간 간격은 상기 상기 수직 블랭크 구간의 길이에 무관하게 일정한 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 시간 간격은 상기 수직 블랭크 구간의 길이에 무관하고 1 센싱 구간으로 고정된 표시장치.
  6. 제 1 항에 있어서,
    상기 수직 블랭크 구간은,
    상기 제1 프레임에 속하는 마지막번째 데이터 인에이블 신호의 폴링 에지와, 상기 제1 프레임에 이은 상기 제2 프레임에 속하는 첫번째 데이터 인에이블 신호의 라이징 에지 사이에 위치하고,
    상기 보상 커맨드 신호 중에서 첫번째 보상 커맨드 신호와 상기 마지막번째 데이터 인에이블 신호의 폴링 에지 사이의 제2 시간 간격은 상기 수직 블랭크 구간의 길이에 무관하게 일정한 표시장치.
  7. 제 6 항에 있어서,
    상기 제2 시간 간격은 상기 수직 블랭크 구간의 길이에 무관하고 1 센싱 구간보다 짧은 표시장치.
  8. 제 1 항에 있어서,
    상기 수직 블랭크 구간은,
    1 센싱 구간보다 긴 제1 수직 블랭크 구간과,
    상기 1 센싱 구간보다 짧은 제2 수직 블랭크 구간을 포함하고,
    상기 보상 커맨드 신호는 상기 제1 수직 블랭크 구간 내에 적어도 하나 이상 위치하는 표시장치.
  9. 제 8 항에 있어서,
    상기 보상 커맨드 신호는 상기 제2 수직 블랭크 구간 내에 위치하지 않는 표시장치.
  10. 제 1 항에 있어서,
    상기 보상 커맨드 신호는,
    다른 신호와 일체화된 통합 제어신호 형태를 갖거나 또는,
    상기 다른 신호와 독립된 개별 제어신호 형태를 갖는 표시장치.
  11. 제 10 항에 있어서,
    상기 통합 제어신호는,
    제1 패턴의 상기 보상 커맨드 신호와, 상기 제1 패턴과 다른 제2 패턴의 수직 동기 신호를 포함하고,
    상기 수직 동기 신호는 1 프레임 기간을 정의하는 표시장치.
  12. 제 10 항에 있어서,
    상기 통합 제어신호는,
    1 프레임 기간을 정의하기 위한 수직 동기 신호로 구현된 표시장치.
  13. 제 1 항에 있어서,
    상기 센싱 구간은 상기 복수의 픽셀 중 적어도 일부가 동시에 센싱되도록 하기 위한 시간인 표시장치.
  14. 제 1 항에 있어서,
    상기 보상 커맨드 신호를 생성하여 상기 타이밍 콘트롤러로 출력하는 호스트 시스템을 더 포함하고,
    상기 호스트 시스템은,
    입력 영상의 복잡도에 따라 상기 수직 블랭크 구간의 길이를 가변하는 표시장치.
  15. 제 14 항에 있어서,
    상기 보상 커맨드 신호의 생성 여부 및 상기 보상 커맨드 신호의 개수는, 상기 수직 블랭크 구간의 길이와 1 센싱 구간의 상기 일정 길이에 따라 달라지는 표시장치.
  16. 제 15 항에 있어서,
    상기 수직 블랭크 구간의 길이가 상기 1 센싱 구간의 상기 일정 길이보다 짧은 경우 상기 보상 커맨드 신호의 생성이 스킵되는 표시장치.
  17. 제 14 항에 있어서,
    입력 영상의 복잡도에 무관하게 상기 수직 블랭크 구간에 이은 수직 액티브 구간의 길이가 고정된 표시장치.
  18. 제 17 항에 있어서,
    상기 호스트 시스템은,
    상기 프레임 주파수의 가변에 따라, 상기 입력 영상에 대한 랜더링 처리 완료 시점과 상기 수직 액티브 구간의 시작 시점 간의 시간 간격이 상기 1 센싱 구간보다 짧은 경우, 상기 수직 액티브 구간의 시작 시점을 지연시키는 표시장치.
  19. 제 18 항에 있어서,
    상기 보상 커맨드 신호 중 어느 하나가 상기 지연으로 인해 확보된 1 센싱 구간에 대응되는 표시장치.
  20. 복수의 픽셀로 영상 데이터가 기입되지 않는 수직 블랭크 구간 내에서 보상 커맨드 신호를 입력 받는 단계; 및
    상기 보상 커맨드 신호에 대응되는 적어도 하나 이상의 센싱 구간에서 상기 픽셀의 구동 특성을 센싱하는 단계를 포함하고,
    상기 수직 블랭크 구간의 길이가 제1 프레임과 제2 프레임에서 서로 다르고, 각각 일정 길이를 갖는 상기 센싱 구간의 개수가 상기 수직 블랭크 구간의 길이에 대응되는 표시장치의 구동 방법.
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