JP7374543B2 - 表示装置 - Google Patents

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Description

本開示は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いる表示装置に関する。
従来、有機ＥＬ素子などの発光素子を用いた表示装置が開発されている。このような表示装置は、行列状に配置された複数の画素を有し、複数の画素の各々は、有機ＥＬ素子と、表示装置に入力される映像信号に応じた電流を有機ＥＬ素子に供給する駆動トランジスタとを有する。表示装置の使用に伴って、駆動トランジスタは劣化し、閾値電圧がシフトする。このような駆動トランジスタの閾値電圧シフトが発生すると、映像信号に対応する電流を有機ＥＬ素子に供給できない。このため、有機ＥＬ素子を映像信号に対応する輝度で発光させることができない。このような問題を解決するために、閾値電圧を補償する技術が提案されている（特許文献１）。
国際公開第２０１５／０３３４９６号
しかしながら、特許文献１に開示された表示装置において、輝度ムラが生じる場合がある。
そこで、本開示は、上記の課題に鑑みてなされたものであり、発光素子を用いる表示装置において、輝度ムラを低減することを目的とする。
上記目的を達成するために、本開示の一態様に係る表示装置は、行列状に配置された複数の画素と、前記複数の画素における互いに異なる第１画素行及び第２画素行を含む画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための複数のゲート信号線と、前記複数のゲート信号線にゲート信号を供給するゲートドライバと、前記複数の画素における画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ信号線と、前記複数のデータ信号線に前記データ電圧を供給するデータドライバと、前記複数のデータ信号線のうち１以上のデータ信号線ごとに時分割で前記データドライバからの前記データ電圧を供給するデータセレクタ回路と、前記ゲートドライバ及び前記データドライバを制御する制御部とを備え、前記複数の画素の各々は、第１電極及び第２電極を有する発光素子と、電圧を保持するための容量素子と、前記発光素子の第１電極と接続され、前記容量素子に保持された電圧に応じた電流を前記発光素子に供給する駆動トランジスタとを有し、前記制御部は、前記第１画素行の画素に前記データ電圧を書き込む書き込み動作を行う期間の後に、前記第２画素行の画素の前記発光素子の前記第１電極の電位を初期化する初期化動作を行うように、前記ゲートドライバ及び前記データドライバを制御する。
また、上記目的を達成するために、本開示の一態様に係る表示装置は、行列状に配置された複数の画素と、前記複数の画素における互いに異なる第１画素行及び第２画素行を含む画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための複数のゲート信号線と、前記複数のゲート信号線にゲート信号を供給するゲートドライバと、前記複数の画素における画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ信号線と、前記複数のデータ信号線に前記データ電圧を供給するデータドライバと、前記複数のデータ信号線のうち１以上のデータ信号線ごとに時分割で前記データドライバからの前記データ電圧を供給するデータセレクタ回路と、前記ゲートドライバ及び前記データドライバを制御する制御部とを備え、前記複数の画素の各々は、第１電極及び第２電極を有する発光素子と、電圧を保持するための容量素子と、前記発光素子の第１電極と接続され、前記容量素子に保持された電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、参照電圧が印加される参照電源線と、前記参照電源線と前記駆動トランジスタのゲート電極との間に接続される参照トランジスタと、当該画素に接続されたデータ信号線と前記駆動トランジスタのゲート電極との間に接続される書込みトランジスタとを有し、前記制御部は、前記第１画素行の画素に前記データ電圧を書き込む書き込み動作を行う第１期間に、前記第２画素行の画素の前記発光素子の前記第１電極の電位を初期化する初期化動作を行い、かつ、前記初期化動作の開始時点には前記参照トランジスタがオンしているように、前記ゲートドライバ及び前記データドライバを制御する。
本開示の一態様に係る表示装置によれば、発光素子を用いる表示装置において、輝度ムラを低減することができる。
図１は、実施の形態１に係る表示装置の機能的な構成の一例を示すブロック図である。 図２は、図１の破線領域を拡大して示す図である。 図３は、実施の形態１に係る画素の構成の一例を示す回路図である。 図４は、比較例に係る表示部において生じる輝度ムラの一例を示す概略図である。 図５は、比較例に係る画素の駆動タイミングの一例を示す図である。 図６Ａは、比較例に係る表示装置の時点ｔ＝ｔａにおいて書込み動作を行う画素が含まれる行、及び、初期化動作を行う画素が含まれる行の表示部における位置を示す概略図である。 図６Ｂは、比較例に係る表示装置の時点ｔ＝ｔｂにおいて書込み動作を行う画素が含まれる行、及び、初期化動作を行う画素が含まれる行の表示部における位置を示す概略図である。 図６Ｃは、比較例に係る表示装置の時点ｔ＝ｔｃにおいて書込み動作を行う画素が含まれる行、及び、初期化動作を行う画素が含まれる行の表示部における位置を示す概略図である。 図６Ｄは、比較例に係る表示装置の時点ｔ＝ｔｄにおいて書込み動作を行う画素が含まれる行の表示部における位置を示す概略図である。 図７は、比較例に係る表示部において生じる輝度ムラの他の一例を示す概略図である。 図８は、比較例に係る画素の駆動タイミングの他の一例を示す図である。 図９Ａは、比較例に係る表示装置の時点ｔ＝ｔｅにおいて書込み動作を行う画素が含まれる行、及び、初期化動作を行う画素が含まれる行の表示部における位置を示す概略図である。 図９Ｂは、比較例の表示装置の時点ｔ＝ｔｆにおいて書込み動作を行う画素が含まれる行、及び、初期化動作を行う画素が含まれる行の表示部における位置を示す概略図である。 図９Ｃは、比較例の表示装置の時点ｔ＝ｔｇにおいて書込み動作を行う画素が含まれる行、及び、初期化動作を行う画素が含まれる行の表示部における位置を示す概略図である。 図１０は、実施の形態１に係る画素の駆動タイミングの一例を示す図である。 図１１は、実施の形態２に係る画素の駆動タイミングの一例を示す図である。 図１２は、その他の実施の形態に係る薄型ディスプレイ装置の外観図である。
（本開示の基礎となった知見）
本開示の実施の形態の説明に先立ち、本開示の基礎となった知見について説明する。
表示装置には、複数の画素における画素列ごとに配置され、画像データに対応したデータ電圧（データ信号）を書き込むための複数のデータ信号線が設けられる。複数のデータ信号線は、画像データに対応したデータ信号を供給するためのデータドライバに接続され、当該データ信号が印加される。このような表示装置において、ドライバの出力負荷を低減するために、２以上のデータ信号線の各々とデータドライバとの接続を排他的に切り替えるデータセレクタ回路（例えば、後述する図１に示すデータセレクタ回路１２０）が設けられることがある。データセレクタ回路から出力されるデータ信号は、時分割で２以上のデータ信号線の各々に出力される。つまり、データドライバからのデータ信号は、時分割で各画素列（各画素）に入力される。
本願発明者は、このようなデータセレクタ回路を有する表示装置において、特許文献１に開示された閾値電圧を補償する閾値補償動作が行われる場合、輝度ムラが発生することを見出した。具体的には、閾値補償動作の前に行われる、画素が有する有機ＥＬ素子の第１電極（例えば、アノード）の電位を初期化する初期化動作に起因して、輝度ムラが発生することを見出した。
そこで、本開示は、データセレクタ回路を有する表示装置において、上述したような輝度ムラを低減することを目的とする。なお、輝度ムラの詳細は、後述する。
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、数値、および、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
（実施の形態１）
［１－１．表示装置の構成］
本実施の形態に係る表示装置の構成について、図１～図３を参照しながら説明する。図１は、本実施の形態に係る表示装置１の機能的な構成の一例を示すブロック図である。図２は、図１の破線領域Ｒを拡大して示す図である。
図１に示すように、表示装置１は、表示パネル１０と、制御部２０と、電源３０とを備える。また、表示パネル１０は、表示部１１と、ゲートドライバ１２と、データドライバ１３とを有する。
表示部１１は、行列状に配置された複数の画素１１０と、データセレクタ回路１２０とを有する。当該行列の各行には同じ行に配置される複数の画素１１０に共通に接続される制御信号線が設けられ、当該行列の各列には同じ列に配置される複数の画素１１０に共通に接続されるデータ信号線が設けられる。
図２に示すように、データセレクタ回路１２０は、選択した第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２のいずれかにデータドライバ１３からのデータ信号を排他的に供給する機能を有する。データセレクタ回路１２０は、画素列ごとに配置されたセレクタである選択トランジスタＴＳ１及びＴＳ２を有する。データセレクタ回路１２０は、選択トランジスタＴＳ１及びＴＳ２が制御されることにより、データドライバ１３からのデータ信号を、第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２のいずれかに排他的に供給する。具体的には、第１セレクタ制御線ＳＥＬ１により選択トランジスタＴＳ１が制御され、第２セレクタ制御線ＳＥＬ２により選択トランジスタＴＳ２が制御される。第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２は、データ信号線の一例である。
例えば、第１セレクタ制御線ＳＥＬ１及び書込み信号線ＷＳ１に入力される信号が高レベルとなると、画素１１０ａ１（画素）にデータ信号に対応する電圧が保持される。また、例えば、第２セレクタ制御線ＳＥＬ２及び書込み信号線ＷＳ１に入力される信号が高レベルとなると、画素１１０ｂ１にデータ信号に対応する電圧が保持される。このように、同じ行に配置される複数の画素１１０のうち少なくとも２以上の画素１１０において、時分割でデータ信号に対応する電圧を保持する動作が行われる。
なお、図２では、データセレクタ回路１２０は、２本のデータ信号線を排他的に切り替える例について説明したが、３本以上のデータ信号線から選択された１本以上のデータ信号線にデータ信号を供給する機能を有していてもよい。
第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２はそれぞれ、１以上の画素１１０を含む画素列に属する各画素１１０へ接続され、データ信号を供給する機能を有する。第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２はそれぞれ、有機ＥＬ素子（図３の有機ＥＬ素子１１１）に供給する電流に対応するデータ信号（電圧）が印加される。また、第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２はそれぞれ、データセレクタ回路１２０に接続される。
第３信号線ＳＩＧ３は、データセレクタ回路１２０とデータドライバ１３とを接続する。
なお、画素１１０ａ１及び画素１１０ｂ１を含む画素行は、第１画素行の一例であり、画素１１０ａ２及び画素１１０ｂ２を含む画素行は、第３画素行の一例である。また、画素１１０ａｘ及び画素１１０ｂｘを含む画素行は、第２画素行の一例であり、画素１１０ａｘ＋１及び画素１１０ｂｘ＋１を含む画素行は、第４画素行の一例である。
第３画素行は、第１画素行の次に書込み動作が行われる画素行であり、例えば、第１画素行の１つ下側に位置する画素行である。第２画素行は、第１画素行において書込み動作を行うときに初期化動作を行う画素行であり、例えば、第１画素行より複数画素行下側に位置する画素行である。第４画素行は、第３画素行において書込み動作を行うときに初期化動作を行う画素行であり、例えば、第３画素行により複数画素行下側に位置する画素行である。第４画素行は、例えば、第３画素行の１つ下側に位置する画素行である。
図１を再び参照して、制御部２０は、表示パネル１０を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部１１において表示されるように、ゲートドライバ１２、及び、データドライバ１３を制御する。また、制御部２０は、データセレクタ回路１２０が選択した第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２のいずれかにデータドライバ１３からのデータ信号が供給されるように、セレクタ制御線ＳＥＬを介してデータセレクタ回路１２０に動作を制御するための制御信号を供給する。
電源３０は、表示装置１の動作用の電源を、表示装置１の各部に供給する。電源３０は、例えば、表示部１１、ゲートドライバ１２、データドライバ１３、制御部２０へ動作用の電力を供給する。電源３０は、例えば、初期化電圧、参照電圧、正電源電圧、負電源電圧を表示部１１へ供給する。
ゲートドライバ１２は、制御信号線を介して、画素１１０に対し、画素１１０の動作を制御するための制御信号を供給する。ゲートドライバ１２は、走査線駆動回路として機能する。なお、制御信号線は、書込み信号線ＷＳ、初期化信号線ＩＮＩ、及び、参照信号線ＲＥＦを含む。書込み信号線ＷＳは、ゲート信号線の一例である。
データドライバ１３は、データ信号線を介して、画素１１０に対し、発光輝度に対応するデータ信号を供給する。データ信号は、画素１１０の表示階調に基づく電圧信号である。データドライバ１３は、各データ信号線へデータセレクタ回路１２０を介して時分割でデータ信号を出力することにより、発光画素の有する回路素子を駆動する。データドライバ１３は、信号線駆動回路として機能する。データ信号線は、第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２を含む。
次に、複数の画素１１０について、図３を参照しながら説明する。図３は、本実施の形態に係る画素１１０の構成の一例を示す回路図である。つまり、図３は、画素１１０を構成する画素回路の一例を示す回路図である。
図３に示すように、複数の画素１１０は、データ信号に対応する輝度で有機ＥＬ素子１１１を発光させる回路であり、複数の画素１１０の各々は、有機ＥＬ素子１１１と、容量素子１１２と、駆動トランジスタＴＤとを有する。複数の画素１１０の各々は、さらに、参照トランジスタＴＲＥＦと、書込みトランジスタＴＷＳと、初期化トランジスタＴＩＮＩとを有する。複数の画素１１０の各々には、ゲートドライバ１２から出力される各制御信号を供給する参照信号線ＲＥＦ、書込み信号線ＷＳ及び初期化信号線ＩＮＩが接続される。また、複数の画素１１０の各々には、データドライバ１３から出力されるデータ信号を供給するデータ信号線ＳＩＧ（例えば、第１信号線ＳＩＧ１、又は、第２信号線ＳＩＧ２）が接続される。
有機ＥＬ素子１１１は、第１電極及び第２電極を有する発光素子である。図３に示す例では、第１電極及び第２電極は、それぞれ有機ＥＬ素子１１１のアノード及びカソードである。有機ＥＬ素子１１１の第２電極は、カソード電源線ＶＣＡＴＨに接続される。カソード電源線ＶＣＡＴＨには、電源３０から負電源電圧が供給される。有機ＥＬ素子１１１は、発光素子の一例である。
容量素子１１２は、電圧を保持するための素子であり、駆動トランジスタＴＤのゲート電極ｇとソース電極ｓとの間に接続される。
駆動トランジスタＴＤは、有機ＥＬ素子１１１の第１電極と接続され、容量素子１１２に保持された電圧に応じた電流を有機ＥＬ素子１１１に供給する薄膜トランジスタである。駆動トランジスタＴＤのソース電極ｓが有機ＥＬ素子１１１の第１電極（アノード）に接続され、ドレイン電極ｄがアノード電源線ＶＣＣに接続される。アノード電源線ＶＣＣには、電源３０から正電源電圧が供給される。
初期化トランジスタＴＩＮＩは、有機ＥＬ素子１１１の第１電極の電位を初期化するための薄膜トランジスタである。初期化トランジスタＴＩＮＩのドレイン電極及びソース電極の一方に初期化電源線ＶＩＮＩが接続され、他方に有機ＥＬ素子１１１の第１電極が接続される。初期化トランジスタＴＩＮＩのゲート電極には、初期化信号線ＩＮＩが接続される。初期化トランジスタＴＩＮＩは、初期化信号線ＩＮＩに供給される電圧に従ってオン状態となり、有機ＥＬ素子１１１の第１電極の電位を初期化電圧にする。初期化トランジスタＴＩＮＩは、初期化信号線ＩＮＩに供給される電圧に従ってオン状態となり、駆動トランジスタＴＤのソース電極ｓの電位を初期化電圧にするとも言える。初期化電源線ＶＩＮＩには、有機ＥＬ素子１１１の第１電極の電位を初期化するための初期化電圧が電源３０から供給される。
参照トランジスタＴＲＥＦは、容量素子１１２に参照電圧を印加するための薄膜トランジスタである。参照トランジスタＴＲＥＦのドレイン電極及びソース電極の一方に参照電源線ＶＲＥＦが接続され、他方に駆動トランジスタＴＤのゲート電極ｇが接続される。参照トランジスタＴＲＥＦのゲート電極には、参照信号線ＲＥＦが接続される。参照トランジスタＴＲＥＦは、参照信号線ＲＥＦに供給される電圧に従ってオン状態となり、駆動トランジスタＴＤのゲート電極ｇを参照電圧にする。参照電源線ＶＲＥＦには、電源３０から参照電圧が供給される。
書込みトランジスタＴＷＳは、容量素子１１２にデータ信号に対応する電圧を印加するための薄膜トランジスタである。書込みトランジスタＴＷＳのドレイン電極及びソース電極の一方にデータ信号線ＳＩＧが接続され、他方に駆動トランジスタＴＤのゲート電極ｇが接続される。書込みトランジスタＴＷＳのゲート電極には、書込み信号線ＷＳが接続される。書込みトランジスタＴＷＳは、例えば、書き込み電圧に従ってオン状態となり、データ信号に対応する電圧を容量素子１１２に保持させる。書込み信号線ＷＳに入力される信号は、ゲート信号の一例である。
［１－２．輝度ムラ発生の説明］
上述したような表示装置１を用いて、有機ＥＬ素子１１１の第１電極の電位を初期化する初期化動作を行う場合に、輝度ムラが発生することについて図面を参照しながら説明する。図４は、比較例に係る表示部１１ａにおいて生じる輝度ムラの一例を示す概略図である。図４において、ドットハッチングの密度は、表示部１１ａが表示する画像の明るさを示す。ドットハッチングの密度が低いほど、画像が明るいことを意味する。なお、比較例に係る表示装置の構成は、表示装置１と同様であり、セレクタ回路を有する。
図４に示すように、表示装置の表示部１１ａにおいては、下方に他の領域より輝度が高い領域１１ａ１が発生する。このような輝度ムラが発生する原因の一つについて、図５を参照しながら説明する。図５は、比較例に係る画素１１０の駆動タイミングの一例を示す図である。図５には、各種信号の波形に加えて、初期化動作が行われている画素１１０における駆動トランジスタＴＤのゲート電極ｇ及びソース電極ｓの電位の波形が示されている。また、図５中のドットハッチング部分は、電位がフローティング状態であることを示す。また、図５の横軸は、時間を示しており、縦軸は信号のレベルを示している。
図５に示す「Ｓｉｇ」は、制御部２０からデータセレクタ回路１２０に供給されるデータ信号（制御信号）の波形を示している。図５に示す「ＳＥＬ１」は、第１セレクタ制御線ＳＥＬ１に供給される信号の波形を示しており、「ＳＥＬ２」は、第２セレクタ制御線ＳＥＬ２に供給される信号の波形を示している。図５に示す「ＳＩＧ１」は、データセレクタ回路１２０を介して第１信号線ＳＩＧ１に供給されるデータ信号の波形を示しており、「ＳＩＧ２」は、データセレクタ回路１２０を介して第２信号線ＳＩＧ２に供給されるデータ信号の波形を示している。図５に示す「ＷＳ１」は、書込み信号線ＷＳ１に供給される信号の波形を示しており、「ＷＳ２」は、書込み信号線ＷＳ２に供給される信号の波形を示している。
また、図５に示す「ＩＮＩｘ」は、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１）において書き込み動作が行われているときに、初期化動作が行われる画素１１０（例えば、図２に示す画素１１０ａｘ）の初期化信号線ＩＮＩに供給される信号の波形を示している。図５に示す「Ｓｘ」及び「Ｇｘ」は、初期化動作が行われている画素１１０における駆動トランジスタＴＤのソース電極ｓ及びゲート電極ｇの電位の波形を示している。なお、以下では、初期化動作が行われる画素を他の画素とも記載する。
また、図５に示す「ＩＮＩｘ＋１」は、書込み信号線ＷＳ２に接続された画素１１０（例えば、画素１１０ａ２）において書き込み動作が行われているときに、他の画素１１０（例えば、画素１１０ａｘ＋１）の初期化信号線ＩＮＩに供給される信号の波形を示している。図５に示す「Ｓｘ＋１」及び「Ｇｘ＋１」は、初期化動作が行われている画素１１０における駆動トランジスタＴＤのソース電極及びゲート電極ｇの電位の波形を示している。
図５に示すように、まず時点Ｔ０において、第１セレクタ制御線ＳＥＬ１に入力される信号が高レベルとなり、データセレクタ回路１２０を介して、第１信号線ＳＩＧ１とデータドライバ１３とが導通状態となる。これにより、第１信号線ＳＩＧ１にデータドライバ１３からのデータ信号が出力される。ここでのデータ信号は、第１信号線ＳＩＧ１に応じた電圧信号である。そして、時点Ｔ１において、第１セレクタ制御線ＳＥＬ１に入力される信号が低レベルとなり、第１信号線ＳＩＧ１の電位がフローティング状態となる。なお、時点Ｔ０から時点Ｔ１までの期間において、第２信号線ＳＩＧ２とデータドライバ１３とは、非導通状態である。
次に、時点Ｔ２において、第２セレクタ制御線ＳＥＬ２に入力される信号が高レベルとなり、データセレクタ回路１２０を介して、第２信号線ＳＩＧ２とデータドライバ１３とが導通状態となる。これにより、第２信号線ＳＩＧ２にデータドライバ１３からのデータ信号が出力される。ここでのデータ信号は、第２信号線ＳＩＧ２に応じた電圧信号である。そして、時点Ｔ３において、第２セレクタ制御線ＳＥＬ２に入力される信号が低レベルとなり、第２信号線ＳＩＧ２の電位がフローティング状態となる。
次に、時点Ｔ４において、書込み信号線ＷＳ１に入力される信号が高レベルとなり、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１及び１１０ｂ１）の容量素子１１２にデータ信号に対応する電圧を保持する書込み動作が開始される。つまり、第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２の両方がフローティング状態であるときに、書込み動作が行われる。
また、時点Ｔ４において、さらに、書込み信号線ＷＳ１とは異なる書込み信号線ＷＳに接続された画素１１０の初期化動作を行うために、当該画素１１０が接続されている初期化信号線ＩＮＩに入力される初期化信号が高レベルとなる。例えば、図２に示す書込み信号線ＷＳｘに接続された画素１１０ａｘ及び１１０ｂｘを含む複数の画素１１０のそれぞれにおいて、初期化信号線ＩＮＩに入力される初期化信号が高レベルとなる。これにより、初期化トランジスタＴＩＮＩのドレイン電極とソース電極との間が導通状態となる。したがって、有機ＥＬ素子１１１の第１電極、駆動トランジスタＴＤのソース電極ｓ及び容量素子１１２の当該ソース電極ｓに接続された電極の電位が初期化される（図５の破線枠を参照）。例えば、有機ＥＬ素子１１１の第１電極（アノード）などに、－３Ｖ程度の初期化電圧が印加される。
ここで、駆動トランジスタＴＤのゲート電極ｇとソース電極ｓとの間には、上述のとおり容量素子１１２が存在するため、ソース電極ｓの電位に伴ってゲート電極ｇの電位は変動し得る。特に、初期化動作を行う画素１１０（例えば、画素１１０ａｘ）が所定の明るさ以上で発光していた場合、初期化動作時に駆動トランジスタＴＤのソース電極ｓ及び容量素子１１２の当該ソース電極ｓに接続された電極の電位の変動が大きくなるため、ゲート電極ｇの電位の変動が顕著となる。具体的には、ソース電極ｓの電位の低下に伴って、ゲート電極ｇの電位も低下する（図５の破線枠を参照）。
初期化動作を行う画素１１０ａｘにおいて、ゲート電極ｇの電位が所定以上低下すると、画素１１０ａｘの書込みトランジスタＴＷＳがオンしてしまう。これにより、フローティング状態にあるデータ信号線から初期化動作を行う画素１１０に電位が供給されるので、本来書込み動作を行う画素１１０に供給される電位が下がってしまう。図２を例に説明すると、書込み動作を行う画素１１０ａ１と初期化動作を行う画素１１０ａｘとは第１信号線ＳＩＧ１により電気的に接続されている。そのため、画素１１０ａｘの書込みトランジスタＴＷＳがオンすると、画素１１０ａ１に対応したデータ信号を保持する第１信号線ＳＩＧ１から、当該画素１１０ａｘに電位が供給されてしまう。また、第１信号線ＳＩＧ１は、フローティング状態であり電源３０からのデータ信号の供給が行われないので、電位が低下する（図５に示す一点鎖線枠を参照）。また、書込み動作を行う画素１１０ｂ１においても同様に、供給されるデータ信号の電位が低下する。
次に、時点Ｔ５において、書込み信号線ＷＳ１に入力される信号が低レベルとなり、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１及び１１０ｂ１）の書込み動作が終了する。このとき、上記の理由により、本来より電圧が低いデータ信号が書込みを行う画素１１０ａ１に書き込まれるので、当該画素１１０ａ１における表示は、本来の明るさより暗くなる。なお、時点Ｔ４から時点Ｔ５までの期間は、書き込み動作を行う期間の一例である。
上述のような書込み動作が画素行ごとに順次行われる。例えば、図５に示す時点Ｔ６から時点Ｔ１１までは、書込み信号線ＷＳ２に接続された複数の画素１１０（例えば、画素１１０ａ２及び１１０ｂ２を含む複数の画素１１０）における各種信号のタイミングチャートを示す。時点Ｔ６から時点Ｔ１１までにおける書込み動作及び初期化動作の動作タイミングは、時点Ｔ０から時点Ｔ５までにおける書込み動作及び初期化動作の動作タイミングとそれぞれ同じであり、説明を省略する。
また、図示しないが、初期化動作を行う画素１１０ａｘ等において、例えば、時点Ｔ４以降のタイミングであり、かつ、初期化信号線ＩＮＩｘに高レベルの信号が入力されているタイミングで、参照信号線ＲＥＦに入力される参照信号が高レベルとなり、駆動トランジスタＴＤのゲート電極ｇに接続された電極に参照電圧が印加される。これにより、駆動トランジスタＴＤのゲート電極ｇには、１Ｖ程度の参照電圧が印加され、ソース電極ｓには、－３Ｖ程度の初期化電圧が印加された状態となる。つまり、駆動トランジスタＴＤのゲート電極ｇとソース電極ｓとの間、及び、容量素子１１２には、約４Ｖの電圧が印加された状態となる。ここで、駆動トランジスタＴＤとして、閾値電圧が４Ｖ未満であるものを用いる。この場合、駆動トランジスタＴＤのドレイン電極ｄとソース電極ｓとの間に、容量素子１１２に保持される電圧に応じた電流が流れる。このとき、有機ＥＬ素子１１１のアノードには、初期化トランジスタＴＩＮＩを介して－３Ｖ程度の初期化電圧が印加されており、カソードには、カソード電源線ＶＣＡＴＨによって＋１．５Ｖ程度のカソード電圧（負電源電圧）が印加されている。つまり、有機ＥＬ素子１１１には逆バイアスが印加されている状態となるため、有機ＥＬ素子１１１は発光しない。駆動トランジスタＴＤに流れる電流は、容量素子１１２に流れ込み、閾値補償動作において用いられる。
図６Ａ～図６Ｄは、それぞれ、時点ｔ＝ｔａ～ｔｄにおいて書込み動作が行われる画素１１０が含まれる行、及び、他の画素１１０が含まれる行の表示部１１ａにおける位置を示す概略図である。図６Ａ～図６Ｄにおいて、書込み動作が行われる画素１１０が含まれる画素行を行Ｒ１ａ～Ｒ１ｄで示し、他の画素１１０が含まれる画素行を行Ｒ２ａ～Ｒ２ｃで示している。
図６Ａ～図６Ｃに示すように、時点ｔ＝ｔｃまでは、画素１１０に書込み動作が行われる際に、他の画素１１０（行Ｒ２ａ～Ｒ２ｃ）において、初期化動作が行われる。ここで、時点ｔ＝ｔｃまでに書込み動作が行われる画素１１０に供給されるデータ信号は、当該画素１１０における書き込み動作と並行して他の画素１１０における初期化動作が行われるので、本来のデータ信号の電位より低くなる（図５に示す一点鎖線枠を参照）。このため、時点ｔ＝ｔｃまでは、有機ＥＬ素子１１１の輝度は、データドライバ１３が出力したデータ信号に対応する輝度より低くなる。なお、本来の電位は、データドライバ１３から供給されたデータ信号の電位であり、当該画素１１０に対応した電位である。
一方、時点ｔ＝ｔｃより後の時点では、画素１１０に書込み動作が行われる際に、他の画素１１０を含む画素行がブランキング期間に入ってしまうため、初期化動作が行われない。このように、時点ｔ＝ｔｃより後の時点では、書込み動作時に他の画素１１０の駆動トランジスタＴＤのゲート電極ｇの電位を低下させる要因がないため、他の画素１１０に電位が供給されない。したがって、時点ｔ＝ｔｃより後の時点で書込み動作が行われる画素１１０に供給されるデータ信号は、本来のデータ信号の電位となる。このため、時点ｔ＝ｔｃより後の時点では、有機ＥＬ素子１１１の輝度は、データドライバ１３が出力したデータ信号に対応する輝度となる。
以上のような現象が発生することで、図４に示すように、表示部１１ａの下方に他の領域より輝度が高い領域１１ａ１が発生する。
また、比較例に係る表示部１１ａにおいて生じる輝度ムラの他の一例について、図７及び図８を参照しながら説明する。図７は、比較例に係る表示部１１ａにおいて生じる輝度ムラの他の一例を示す概略図である。
図７に示すように、表示装置の表示部１１ａにおいては、黒表示を行う領域１１ａ２の上方に他の領域より輝度が高い領域１１ａ３が発生する。黒表示は、所定値以下の輝度の表示を意味する。このような輝度ムラが発生する原因の一つについて、図８を参照しながら説明する。図８は、比較例に係る画素の駆動タイミングの一例を示す図である。図８には、各種信号の波形に加えて、初期化動作が行われている画素１１０における駆動トランジスタＴＤのゲート電極ｇ及びソース電極ｓの電位の波形が示されている。なお、図８は、他の画素１１０が黒表示を行っていた画素１１０である場合について説明する。また、時点Ｔ２０から時点Ｔ３１までにおける動作は、図５示す時点Ｔ０から時点Ｔ１１までのそれぞれと同様であり、説明を省略する。
図８に示すように、時点Ｔ２４において、書込み信号線ＷＳ１に入力される信号が高レベルとなり、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１及び１１０ｂ１）の容量素子１１２にデータ信号に対応する電圧を保持する書込み動作が開始される。
また、時点Ｔ２４において、さらに、書込み信号線ＷＳ１とは異なる書込み信号線に接続された画素１１０の初期化動作を行うために、当該画素１１０が接続されている初期化信号線ＩＮＩに入力される初期化信号が高レベルとなる。例えば、図２に示す書込み信号線ＷＳｘに接続された画素１１０ａｘ及び１１０ｂｘを含む複数の画素１１０の各々において、初期化信号線ＩＮＩに入力される初期化信号が高レベルとなる。これにより、初期化トランジスタＴＩＮＩのドレイン電極とソース電極との間が導通状態となる。したがって、有機ＥＬ素子１１１の第１電極、駆動トランジスタＴＤのソース電極ｓ及び容量素子１１２の当該ソース電極ｓに接続された電極の電位が初期化される（図８の破線枠を参照）。
ここで、駆動トランジスタＴＤのゲート電極ｇとソース電極ｓとの間には、上述のとおり容量素子１１２が存在するため、ソース電極ｓの電位に伴ってゲート電極ｇの電位は変動し得る。しかしながら、他の画素１１０が黒表示を行っていた画素１１０である場合、駆動トランジスタＴＤのソース電極ｓ及び容量素子１１２の当該ソース電極ｓに接続された電極の電位がもともと低いので、初期化動作が行われても駆動トランジスタＴＤのソース電極ｓ及び容量素子１１２の当該ソース電極ｓに接続された電極の電位の変動が小さい。当該変動は、例えば、他の画素１１０が明るい表示を行っている場合より小さい。そのため、ソース電極ｓの電位に伴う駆動トランジスタＴＤのゲート電極ｇの電圧変動が小さい（図８の破線枠を参照）。
この場合、他の画素１１０において、ゲート電極ｇの電位の低下が小さいので、書込みトランジスタＴＷＳはオンしない。これにより、書込み動作が行われる画素１１０には、データドライバ１３から出力されたデータ信号が供給される。言い換えると、書込み動作が行われる画素１１０には、電位が低下していないデータ信号が供給される。よって、書込み動作が行われる画素１１０の有機ＥＬ素子１１１の輝度は、データドライバ１３が出力したデータ信号に対応する輝度となる。このように、他の画素１１０が黒表示を行っていた場合、書込み動作が行われる画素１１０は、本来の輝度の表示を行うことができる。
しかしながら、他の画素１１０が明るい表示を行っていた場合、図５～図６Ｄを用いて説明したように、初期化動作時に当該画素１１０の書込みトランジスタＴＷＳがオンしてしまう。これにより、書込み動作が行われる画素１１０は、本来より低い輝度の表示となる。ここでの明るいとは、例えば、初期化動作時に画素１１０の書込みトランジスタＴＷＳがオンしてしまうような駆動トランジスタＴＤのソース電極ｓ及び容量素子１１２の当該ソース電極ｓに接続された電極の電位に対応する明るさである。
上述のように、他の画素１１０の明るさ（具体的には、有機ＥＬ素子１１１の第１電極の電位）に応じて、書込み動作が行われる画素１１０に供給されるデータ信号の電位が変化し得る。そして、データ信号の電位の変化の違いが、書込み動作が行われる画素１１０の明るさの違い、つまり輝度ムラとなって表れる。
図９Ａ～図９Ｃは、それぞれ、比較例に係る表示装置の時点ｔ＝ｔｅ～ｔｇにおいて書込み動作が行われる画素１１０が含まれる行、及び、他の画素１１０が含まれる行の表示部１１ａにおける位置を示す概略図である。図９Ａ～図９Ｃにおいて、書込み動作が行われる画素１１０が含まれる画素行を行Ｒ１ｅ～Ｒ１ｇで示し、他の画素１１０が含まれる画素行を行Ｒ２ｅ～Ｒ２ｇで示している。
図９Ａ及び図９Ｃに示すように、時点ｔ＝ｔｅ及びｔｇでは、画素１１０に書込み動作が行われる際に、他の画素１１０（行Ｒ２ｅ及びＲ２ｇ）において、初期化動作が行われる。他の画素１１０は、黒表示を行っていた画素１１０ではないので、書込み動作が行われる画素１１０に供給されるデータ信号の電位は、本来の電位より低くなる。本来の電位とは、データドライバ１３から供給されたデータ信号の電位を意味する。
一方、時点ｔ＝ｔｆでは、画素１１０に書込み動作が行われる際に、他の画素１１０（行Ｒ２ｆ）が黒表示を行っていた画素１１０であるため、書込み動作が行われる画素１１０に供給されるデータ信号の電位は、本来の電位となる。そのため、画素１１０（行Ｒ１ｆの一部）の有機ＥＬ素子１１１の輝度は、画素１１０（行Ｒ１ｅ及び行Ｒ１ｇ）の有機ＥＬ素子１１１の輝度より明るくなる。
以上のような現象が発生することで、図７に示すように、表示部１１ａの黒表示を行う領域１１ａ２の上方に他の領域より輝度が高い領域１１ａ３が発生する。
［１－３．輝度ムラを抑制するための制御］
そこで、本実施の形態に係る表示装置１は、上述したような輝度ムラを低減することを目的とする。図１０は、本実施の形態に係る画素１１０の駆動タイミングの一例を示す図である。なお、図１０に示す時点Ｔ４０から時点Ｔ４３までの動作については、図５に示す時点Ｔ０から時点Ｔ３までのそれぞれと同様であり説明を省略する。
図１０に示すように、時点Ｔ４４において、書込み信号線ＷＳ１に入力される信号が高レベルとなり、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１及び１１０ｂ１）の容量素子１１２にデータ信号に対応する電圧を保持する書込み動作が開始される。これは、図５に示す時点Ｔ４における動作と同様である。
本実施の形態では、時点Ｔ４４において、他の画素１１０の初期化信号線ＩＮＩに入力される初期化信号が低レベルのままである。つまり、本実施の形態に係る表示装置１では、書込み動作と初期化動作とが並行して行われない。
次に、時点Ｔ４５において、書込み信号線ＷＳ１に入力される信号が低レベルとなり、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１及び１１０ｂ１）の書込み動作が終了する。これにより、他の画素１１０にデータ信号の電位が供給されないので、書込み動作が行われる画素１１０には、本来のデータ信号が供給される。
本実施の形態では、時点Ｔ４５において、さらに、書込み信号線ＷＳ１とは異なる書込み信号線に接続された画素１１０（他の画素１１０）の初期化動作を行うために、当該画素１１０が接続されている初期化信号線ＩＮＩに入力される初期化信号が高レベルとなる。例えば、図２に示す書込み信号線ＷＳｘに接続された画素１１０ａｘ及び１１０ｂｘを含む複数の画素１１０の各々において、初期化信号線ＩＮＩに入力される初期化信号が高レベルとなる。これにより、初期化トランジスタＴＩＮＩのドレイン電極とソース電極との間が導通状態となる。したがって、有機ＥＬ素子１１１の第１電極、駆動トランジスタＴＤのソース電極ｓ及び容量素子１１２の当該ソース電極ｓに接続された電極の電位が初期化される（図１０の破線枠を参照）。例えば、有機ＥＬ素子１１１の第１電極（アノード）などに、－３Ｖ程度の初期化電圧が印加される。
ここで、比較例と同様に、初期化動作が行われる画素１１０において、書込みトランジスタＴＷＳがオンしてしまいデータ信号線が保持するデータ信号の電位が低下する（図１０の一点鎖線枠を参照）。しかしながら、データ信号線ＳＩＧの電位が低下するタイミングにおいて、すでに書込み動作が行われる画素１１０における書込み動作が終了している（書込み動作が行われる画素１１０の書込みトランジスタＴＷＳがオフである）ので、電位が低下したデータ信号が当該画素１１０に供給されることがない。よって、書込み動作が行われる画素１１０の有機ＥＬ素子１１１は、データドライバ１３が出力したデータ信号に対応する輝度となる。つまり、当該画素１１０の有機ＥＬ素子１１１は、本来の輝度の明るさの表示を行うことができる。
上述のように、本実施の形態に係る表示装置１は、初期化動作を開始するタイミングを変更するだけで、回路構成を変更することなく、輝度ムラを低減することができる。
初期化信号線ＩＮＩに入力される初期化信号を高レベルとするタイミング、つまり初期化トランジスタＴＩＮＩをオンするタイミングは、書込み動作が行われる画素１１０の書込みトランジスタＴＷＳがオフするタイミング（時点Ｔ４５）より後であればよい。つまり、他の画素１１０（例えば、図２に示す画素１１０ａｘ等）の初期化動作は、書込み動作が行われる画素１１０（例えば、図２に示す画素１１０ａ１等）の書込み動作が終了した後に行われればよい。初期化トランジスタＴＩＮＩをオンするタイミングは、書込みトランジスタＴＷＳがオフするタイミングの直後であってもよい。つまり、初期化動作は、書き込み動作を行う期間（例えば、図１０に示す時点Ｔ４４から時点Ｔ４５までの期間）の直後に開始されてもよい。なお、直後は、書込み動作が行われる画素１１０の書込みトランジスタＴＷＳがオフした瞬間であってもよいし、オフした瞬間から多少の遅延を有していてもよい。
また、初期化トランジスタＴＩＮＩをオンするタイミングは、書込みトランジスタＴＷＳがオフするタイミングから所定期間経過後のタイミングであってもよい。
所定期間は、書込み信号線ＷＳ２に入力される信号が高レベルとなり、書込み信号線ＷＳ２に接続された画素１１０の書込み動作が開始される前に、他の画素１１０の書込みトランジスタＴＷＳがオフする電位まで上昇するのに要する時間に基づいて決定されてもよい。ここでの他の画素１１０は、書込み信号線ＷＳ２に接続された画素１１０（第３画素行の画素１１０）の前に書込み動作が行われた画素１１０（第１画素行の画素１１０）において、書込み動作が行われた後に初期化動作が行われた画素１１０（第２画素行の画素１１０）である。他の画素１１０は、初期化動作を行うことで、駆動トランジスタＴＤのゲート電極ｇの電位が低下するので、当該他の画素１１０の書込みトランジスタＴＷＳはオンするが、時間経過とともに当該ゲート電極ｇの電位は上昇する。そして、当該ゲート電極ｇの電位が書込みトランジスタＴＷＳがオフする電位まで上昇すると、当該書込みトランジスタＴＷＳはオフする。
そのため、他の画素１１０における初期化動作の開始から当該他の画素１１０の書込みトランジスタＴＷＳがオフするまでの期間を第３期間とし、第１画素行の画素１１０の書込み動作が終了してから第２画素行の画素１１０にデータ信号が供給されるまでの期間を第４期間とすると、所定期間は、第４期間から第３期間を差し引いた期間以下であるとよい。第３期間は、例えば、時点Ｔ４５から時点Ｔ４８までの期間である。なお、第４期間は、例えば、第１画素行の画素１１０の書込み動作が終了してから第２画素行の画素１１０の画素１１０の書き込み動作が開始されるまでの期間（例えば、時点Ｔ４５から時点Ｔ５０までの期間）であってもよい。
このように、所定期間は、他の画素１１０において書込みトランジスタＴＷＳがオンしている期間が、当該他の画素１１０以外の画素１１０のいずれの書込み期間とも重ならないように決定されるとよい。
また、所定期間は、駆動トランジスタＴＤのゲート電極ｇとソース電極ｓとの間の容量（例えば、容量素子１１２の容量）などに応じて決定されてもよい。
また、図１０では図示を省略しているが、書込みトランジスタＴＷＳがオンしている期間において、参照トランジスタＴＲＥＦはオフ状態である。そのため、駆動トランジスタＴＤは、書込み動作時においてオンしない。よって、表示装置１であれば、アノード電源線ＶＣＣから初期化電源線ＶＩＮＩまでを流れる貫通電流を発生させずに、輝度ムラを低減することができる。
上述のような書込み動作が画素行ごとに順次行われる。例えば、図１０に示す時点Ｔ４６から時点Ｔ５１までは、書込み信号線ＷＳ２に接続された複数の画素１１０（例えば、画素１１０ａ２及び１１０ｂ２を含む複数の画素１１０）における動作タイミングを示す。時点Ｔ４６から時点Ｔ５１までにおける書込み動作及び初期化動作の動作タイミングは、時点Ｔ４０から時点Ｔ４５までにおける書込み動作及び初期化動作の動作タイミングと同じであり、説明を省略する。
制御部２０は、上記のようなタイミングで書込み動作及び初期化動作が行われるように、ゲートドライバ１２及びデータドライバ１３を制御する。
［１－４．効果など］
以上のように、本実施の形態に係る表示装置１は、行列状に配置された複数の画素１１０と、複数の画素１１０における互いに異なる第１画素行及び第２画素行を含む画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための複数の書込み信号線ＷＳ（ゲート信号線の一例）と、複数の書込み信号線ＷＳにゲート信号を供給するゲートドライバ１２と、複数の画素１１０における画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ信号線ＳＩＧと、複数のデータ信号線ＳＩＧにデータ電圧を供給するデータドライバ１３と、複数のデータ信号線ＳＩＧのうち１以上のデータ信号線ＳＩＧごとに時分割でデータドライバ１３からのデータ電圧を供給するデータセレクタ回路１２０と、ゲートドライバ１２及びデータドライバ１３を制御する制御部２０とを備える。複数の画素１１０の各々は、第１電極及び第２電極を有する有機ＥＬ素子１１１（発光素子の一例）と、電圧を保持するための容量素子１１２と、有機ＥＬ素子１１１の第１電極と接続され、容量素子１１２に保持された電圧に応じた電流を有機ＥＬ素子１１１に供給する駆動トランジスタＴＤとを有する。そして、制御部２０は、第１画素行の画素１１０にデータ電圧を書き込む書き込み動作を行う期間の後に、第２画素行の画素１１０の有機ＥＬ素子１１１の第１電極の電位を初期化する初期化動作を行うように、ゲートドライバ１２及びデータドライバ１３を制御する。
これにより、第１画素行の画素１１０に書込み動作を行っている期間に、第２画素行の画素１１０の書込みトランジスタＴＷＳがオンすることを抑制することができる。つまり、第１画素行の画素１１０に書込み動作を行っている期間に、第２画素行の画素１１０にデータ信号の電位が供給されることを抑制することができる。よって、表示装置１は、輝度ムラを低減することができる。
例えば、表示装置１は、データセレクタ回路１２０を備える表示装置であり、データ電圧の書込み時に複数のデータ信号線ＳＩＧの各々がフローティング状態となる。このような表示装置１において、画素１１０の書込み動作の後に他の画素１１０の初期化動作を行うことで、書込み動作時にデータ電圧の電位が他の画素１１０に起因して低下することを抑制することができるので、輝度ムラを低減することができる。
また、複数の画素１１０の各々は、データ信号線ＳＩＧと駆動トランジスタＴＤのゲート電極ｇとの間に接続される書込みトランジスタＴＷＳを有する。複数の画素１１０は、第１画素行及び第２画素行と異なる第３画素行であって、第１画素行の書き込み動作の後に書き込み動作が行われる第３画素行を有する。そして、制御部２０は、第２画素行における初期化動作を行うことで当該第２画素行の画素１１０の書込みトランジスタＴＷＳがオンした後、第３画素行における書き込み動作の開始前に当該書込みトランジスタＴＷＳがオフするタイミングで第２画素行における初期化動作を開始するように、ゲートドライバ１２及びデータドライバ１３を制御する。
これにより、第３画素行の画素１１０にデータ信号を供給する時点で第２画素行の画素１１０の駆動トランジスタＴＤのゲート電極ｇの電位が、書込みトランジスタＴＷＳがオフする電位に上昇する。つまり、第３画素行の画素１１０にデータ信号を供給する時点で第２画素行の画素１１０の書込みトランジスタＴＷＳはオフ状態であるので、第２画素行の画素１１０により第３画素行の画素１１０に供給されるデータ信号の電位は低下しにくい。よって、表示装置１は、さらに輝度ムラを低減することができる。
また、制御部２０は、第１画素行における書き込み動作を行う期間の直後に、第２画素行における初期化動作を開始させるように、ゲートドライバ１２及びデータドライバ１３を制御する。
これにより、第２画素行の画素１１０の初期化動作を開始してから第３画素行の画素１１０にデータ信号を供給するまでの期間が長くなる。つまり、第２画素行の画素１１０の駆動トランジスタＴＤのゲート電極ｇの電位が、当該画素１１０の書込みトランジスタＴＷＳがオフする電位まで上昇しやすくなるので、第３画素行の画素１１０に供給されるデータ信号の電位が第２画素行の画素１１０により低下することを抑制することができる。よって、表示装置１は、さらに輝度ムラを低減することができる。
また、発光素子は、有機ＥＬ素子１１１である。
これにより、有機ＥＬ素子１１１を備える表示装置１において、輝度ムラを低減することができる。
（実施の形態２）
以下、本実施の形態に係る表示装置について、図面を参照しながら説明する。本実施の形態に係る表示装置は、初期化動作が行われる画素１１０において、参照トランジスタＴＲＥＦがオンされるタイミングに特徴を有する。
なお、以下の説明では、実施の形態１との相違点を中心に説明し、実施の形態１と同様の構成については同一の符号を付し、説明を省略又は簡略化する場合がある。本実施の形態に係る表示装置の構成は、実施の形態１に係る表示装置１と同様であり、説明を省略する。
［２－１．輝度ムラを抑制するための制御］
図１１は、本実施の形態に係る画素１１０の駆動タイミングの一例を示す図である。図１１に示す「ＲＥＦｘ」は、書込み信号線ＷＳ１に接続された画素１１０（例えば、画素１１０ａ１）において書き込み動作が行われているときに、初期化動作が行われる画素１１０（例えば、画素１１０ａｘ）の参照信号線ＲＥＦに供給される信号の波形を示している。また、図１１に示す「ＲＥＦｘ＋１」は、書込み信号線ＷＳ２に接続された画素１１０（例えば、画素１１０ａ２）において書き込み動作が行われているときに、初期化動作が行われる画素１１０（例えば、画素１１０ａｘ＋１）の参照信号線ＲＥＦに供給される信号の波形を示している。
図１１に示すように、時点Ｔ６０において、第１セレクタ制御線ＳＥＬ１に入力される信号が高レベルとなり、データセレクタ回路１２０を介して、第１信号線ＳＩＧ１とデータドライバ１３が導通状態となる。これは、図１０に示す時点Ｔ４０における動作と同様である。
また、本実施の形態では、時点Ｔ６０において、さらに、初期化動作が行われる画素１１０の参照信号線ＲＥＦに入力される信号が高レベルとなっており、参照トランジスタＴＲＥＦは、オン状態となっている。つまり、駆動トランジスタＴＤのゲート電極ｇの電位は、参照電源線ＶＲＥＦから供給される参照電圧となっている。参照信号線ＲＥＦに入力される信号が高レベルとなるタイミングは、例えば、データドライバ１３が、書込み動作が行われる画素１１０と接続されたデータ信号線にデータ信号を出力する前であってもよい。
時点Ｔ６１から時点Ｔ６３までにおける動作は、図１０に示す時点Ｔ４１から時点Ｔ４３までのそれぞれと同様であり、説明を省略する。なお、参照トランジスタＴＲＥＦは、時点Ｔ４１から時点Ｔ４３までの間も継続してオン状態となっている。つまり、参照トランジスタＴＲＥＦは、データドライバ１３から第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２にデータ信号が出力されているときにはオン状態である。データセレクタ回路１２０が第１信号線ＳＩＧ１及び第２信号線ＳＩＧ２のいずれかとデータドライバ１３とを通電状態としているときに、参照トランジスタＴＲＥＦは、オン状態であるとも言える。
次に、時点Ｔ６４において、書込み信号線ＷＳ１に入力される信号が高レベルとなり、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１及び１１０ｂ１）の容量素子１１２にデータ信号に対応する電圧を保持する書込み動作が開始される。また、時点Ｔ６４において、さらに、書込み信号線ＷＳ１とは異なる書込み信号線に接続された画素１１０の初期化動作を行うために、当該画素が接続されている初期化信号線ＩＮＩに入力される初期化信号を高レベルとする。つまり、書込み動作と初期化動作とが並行して行われる。
ここで、初期化動作が行われる画素１１０ａｘの駆動トランジスタＴＤのソース電極ｓの電位は低下するが、駆動トランジスタＴＤのゲート電極ｇの電位は、参照電圧が供給されているので、変動しない。つまり、駆動トランジスタＴＤのゲート電極ｇの電位は、駆動トランジスタＴＤのソース電極ｓの電位の変動に関わらず一定である。言い換えると、初期化動作の前後において、駆動トランジスタＴＤのゲート電極ｇの電位は、一定である。
次に、時点Ｔ６５において、書込み信号線ＷＳ１に入力される信号が低レベルとなり、書込み信号線ＷＳ１に接続された画素１１０（例えば、図２に示す画素１１０ａ１及び１１０ｂ１）の書込み動作が終了する。このとき、参照トランジスタＴＲＥＦは、オンのままである。なお、時点Ｔ６４から時点Ｔ６５までの期間は、第１期間の一例である。
次に、時点Ｔ６６において、参照信号線ＲＥＦに入力される信号が低レベルとなり、参照トランジスタＴＲＥＦはオフ状態となる。なお、参照信号線ＲＥＦに入力される信号が低レベルとなるタイミング、つまり参照トランジスタＴＲＥＦをオフするタイミングは、書込み動作が行われる画素１１０の書込みトランジスタＴＷＳがオフするタイミング以降であればよい。つまり、参照信号線ＲＥＦに入力される信号が低レベルとなるタイミングは、書込み動作が行われる画素１１０の書込み動作が終了した後に行われればよい。参照信号線ＲＥＦに入力される信号が低レベルとなるタイミングは、書込みトランジスタＴＷＳがオフするタイミングの直後であってもよいし、書込みトランジスタＴＷＳがオフするタイミングから所定期間経過後のタイミングであってもよい。
これにより、初期化動作が行われているときに駆動トランジスタＴＤのゲート電極ｇの電位を一定に保つことができるので、駆動トランジスタＴＤのゲート電極ｇとソース電極ｓとの間の容量によらずに輝度ムラを低減することができる。
なお、画素１１０ａｘの参照トランジスタＴＲＥＦをオンする期間は、初期化信号線ＩＮＩｘに入力される初期化信号が高レベルになる時点から、書込み信号線ＷＳ１に入力される信号が低レベルとなる時点までを含む期間であってもよい。当該期間は、例えば、図１１に示す時点Ｔ６４から時点Ｔ６５までを含む期間である。また、画素１１０ａｘの参照トランジスタＴＲＥＦをオンする期間は、初期化信号線ＩＮＩｘに入力される初期化信号が高レベルになる時点から、駆動トランジスタＴＤのソース電極ｓの電位Ｓｘが初期化電源線ＶＩＮＩから供給される初期化電圧になる時点を含む期間であってもよい。当該期間は、例えば、図１１に示す時点Ｔ６４から電位Ｓｘが一定となる時点（時点Ｔ６４と時点Ｔ６５との間の時点）までを含む期間である。
画素１１０ａｘの参照トランジスタＴＲＥＦをオンする期間は、画素１１０ａ１で書き込み動作を行う期間（第１期間）、又は、画素１１０ａｘで初期化動作が実質的に完了するまでの期間を含む期間であるとも言える。初期化動作が実質的に完了するとは、駆動トランジスタＴＤのソース電極ｓの電位Ｓｘが初期化電圧となり、初期化トランジスタＴＩＮＩがオンしていても電位Ｓｘが変化しなくなることを意味する。
このことから、画素１１０ａｘの参照トランジスタＴＲＥＦをオンするタイミングは、初期化信号線ＩＮＩｘに入力される初期化信号が高レベルになる時点（例えば、時点Ｔ６４）又は当該時点より前であるとよい。また、画素１１０ａｘの参照トランジスタＴＲＥＦをオフするタイミングは、書込み信号線ＷＳ１に入力される信号が低レベルとなる第１時点、又は、駆動トランジスタＴＤのソース電極ｓの電位Ｓｘが初期化電圧になる第２時点であるとよい。なお、画素１１０ａｘの参照トランジスタＴＲＥＦをオフするタイミングは、第１時点及び第２時点のうち、早い方の時点であってもよい。図１１の例では、画素１１０ａｘの参照トランジスタＴＲＥＦをオフするタイミングは、第２時点（時点Ｔ６４と時点Ｔ６５との間の時点）であるとよい。制御部２０は、例えば、例えば、ソース電極ｓの電位Ｓｘを計測するセンサから電位Ｓｘを取得することで、当該電位Ｓｘが初期化電圧になったか否かを判定してもよいし、初期化信号線ＩＮＩｘに入力される初期化信号が高レベルになる時点から所定期間経過したか否かにより電位Ｓｘが初期化電圧になったか否かを判定してもよい。
なお、時点Ｔ６４から時点Ｔ６５までを含む期間は、第２期間の一例である。図１１の例では、第１期間と第２期間とは、等しい期間である。なお、第２期間は、初期化動作の開始時点から第１期間の終了時点までを含む期間であれば、第１期間と等しい期間であることに限定されない。
上述のような書込み動作が画素行ごとに順次行われる。例えば、図１１に示す時点Ｔ６７から時点Ｔ７３までは、書込み信号線ＷＳ２に接続された複数の画素１１０（例えば、画素１１０ａ２及び１１０ｂ２を含む複数の画素１１０）における動作タイミングを示す。時点Ｔ６７から時点Ｔ７３までにおける書込み動作及び初期化動作の動作タイミングは、時点Ｔ６０から時点Ｔ６６における書込み動作及び初期化動作の動作タイミングとそれぞれ同じであり、説明を省略する。
なお、参照信号線ＲＥＦに入力される信号が高レベルとなる期間、つまり参照トランジスタＴＲＥＦがオンしている期間は、図１１の例に限定されない。参照信号線ＲＥＦに入力される信号が高レベルとなる期間は、少なくとも書込み動作が行われている期間（例えば、書込み信号線ＷＳに入力される信号が高レベルである期間）を含む期間であればよい。
［２－２．効果など］
以上のように、本実施の形態に係る表示装置１は、行列状に配置された複数の画素１１０と、複数の画素１１０における互いに異なる第１画素行及び第２画素行を含む画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための複数の書込み信号線ＷＳ（ゲート信号線の一例）と、複数の書込み信号線ＷＳにゲート信号を供給するゲートドライバ１２と、複数の画素１１０における画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ信号線ＳＩＧと、複数のデータ信号線ＳＩＧにデータ電圧を供給するデータドライバ１３と、複数のデータ信号線ＳＩＧのうち１以上のデータ信号線ＳＩＧごとに時分割でデータドライバ１３からのデータ電圧を供給するデータセレクタ回路１２０と、ゲートドライバ１２及びデータドライバ１３を制御する制御部２０とを備える。複数の画素１１０の各々は、第１電極及び第２電極を有する有機ＥＬ素子１１１（発光素子の一例）と、電圧を保持するための容量素子１１２と、有機ＥＬ素子１１１の第１電極と接続され、容量素子１１２に保持された電圧に応じた電流を有機ＥＬ素子に供給する駆動トランジスタＴＤと、参照電圧が印加される参照電源線ＶＲＥＦと、参照電源線ＶＲＥＦと駆動トランジスタＴＤのゲート電極ｇとの間に接続される参照トランジスタＴＲＥＦと、当該画素１１０に接続されたデータ信号線ＳＩＧと駆動トランジスタＴＤのゲート電極ｇとの間に接続される書込みトランジスタＴＷＳとを有する。そして、制御部２０は、第１画素行の画素１１０にデータ電圧を書き込む書き込み動作を行う第１期間に、第２画素行の画素１１０の有機ＥＬ素子１１１の第１電極の電位を初期化する初期化動作を行い、かつ、初期化動作の開始時点には参照トランジスタＴＲＥＦがオンしているように、ゲートドライバ１２及びデータドライバ１３を制御する。
これにより、第２画素行の画素１１０の駆動トランジスタＴＤのゲート電極ｇの電位が一定に保たれるので、第１画素行の画素１１０に書込み動作を行っている期間に、第２画素行の画素１１０の初期化動作が行われても、当該画素１１０の書込みトランジスタＴＷＳがオンしない。つまり、第１画素行の画素１１０に書込み動作が行っている期間において、第２画素行の画素１１０の書込みトランジスタＴＷＳはオフ状態であるので、第２画素行の画素１１０により第１画素行の画素１１０に供給されるデータ信号の電位は低下しにくい。よって、表示装置１は、さらに輝度ムラを低減することができる。
なお、第１期間に、第２画素行の画素１１０の有機ＥＬ素子１１１の第１電極の電位を初期化する初期化動作を行うとは、初期化動作を行う期間の少なくとも一部が第１期間と重なっていればよい。
また、制御部２０は、第１期間の終了時点に参照トランジスタＴＲＥＦをオフするように、ゲートドライバ１２及びデータドライバ１３を制御してもよい。
これにより、アノード電源線ＶＣＣから初期化電源線ＶＩＮＩまでを流れる貫通電流が、書込み動作の後も継続して流れることを抑制することができる。
また、制御部２０は、第１電極の電位が初期化電位になる時点に参照トランジスタＴＲＥＦをオフするように、ゲートドライバ１２及びデータドライバ１３を制御してもよい。
これにより、アノード電源線ＶＣＣから初期化電源線ＶＩＮＩまでを流れる貫通電流が、初期化動作が実質的に完了した後も継続して流れることを抑制することができる。
また、制御部２０は、第１期間の終了時点である第１時点、及び、第１電極の電位が初期化電位になる第２時点のうち、早い方の時点において、参照トランジスタＴＲＥＦをオフするように、ゲートドライバ１２及びデータドライバ１３を制御してもよい。
これにより、アノード電源線ＶＣＣから初期化電源線ＶＩＮＩまでを流れる貫通電流をさらに抑制することができる。
（その他の実施の形態）
以上、本開示に係る表示装置について、実施の形態に基づいて説明してきたが、本開示に係る表示装置は、上記実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る表示装置を内蔵した各種機器も本開示に含まれる。
例えば、本開示に係る表示装置１は、例えば、図１２に示すような薄型ディスプレイ装置２００として実現されてもよい。図１２は、薄型ディスプレイ装置２００の外観図である。このような薄型ディスプレイ装置２００は、初期化動作を行う場合に、従来よりも輝度ムラを低減することができる。
また、上記実施の形態では、表示装置１が有する発光素子は、有機ＥＬ素子１１１である例について説明したが、これに限定されない。発光素子は、他の自発光型の発光素子であってもよい。発光素子は、例えば、ＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：量子ドット発光ダイオード）を用いた発光素子であってもよい。
また、本開示の一態様は、上述した表示装置１を駆動する駆動方法として実現されてもよい。表示装置１は、行列状に配置された複数の画素１１０と、複数の画素１１０における互いに異なる第１画素行及び第２画素行を含む画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための複数の書込み信号線ＷＳ（ゲート信号線の一例）と、複数の書込み信号線ＷＳにゲート信号を供給するゲートドライバ１２と、複数の画素１１０における画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ信号線ＳＩＧと、複数のデータ信号線ＳＩＧにデータ電圧を供給するデータドライバ１３と、複数のデータ信号線ＳＩＧのうち１以上のデータ信号線ＳＩＧごとに時分割でデータドライバ１３からのデータ電圧を供給するデータセレクタ回路１２０とを備える。
例えば、複数の画素１１０の各々は、第１電極及び第２電極を有する有機ＥＬ素子１１１と、電圧を保持するための容量素子１１２と、有機ＥＬ素子１１１の第１電極と接続され、容量素子１１２に保持された電圧に応じた電流を有機ＥＬ素子１１１に供給する駆動トランジスタＴＤとを有する。そして、表示装置１の駆動方法は、第１画素行の画素１１０にデータ電圧を書き込む書き込み動作を行う期間の後に、第２画素行の画素１１０の有機ＥＬ素子１１１の第１電極の電位を初期化する初期化動作を行うように、ゲートドライバ１２及びデータドライバ１３を制御するステップを含む。
また、例えば、複数の画素１１０の各々は、第１電極及び第２電極を有する有機ＥＬ素子１１１と、電圧を保持するための容量素子１１２と、有機ＥＬ素子１１１の第１電極と接続され、容量素子１１２に保持された電圧に応じた電流を有機ＥＬ素子に供給する駆動トランジスタＴＤと、参照電圧が印加される参照電源線ＶＲＥＦと、参照電源線ＶＲＥＦと駆動トランジスタＴＤのゲート電極ｇとの間に接続される参照トランジスタＴＲＥＦと、当該画素１１０に接続されたデータ信号線ＳＩＧと駆動トランジスタＴＤのゲート電極ｇとの間に接続される書込みトランジスタＴＷＳとを有する。そして、表示装置１の駆動方法は、第１画素行の画素１１０にデータ電圧を書き込む書き込み動作を行う第１期間に、第２画素行の画素１１０の有機ＥＬ素子１１１の第１電極の電位を初期化する初期化動作を行い、かつ、初期化動作の開始時点及び第１期間の終了時点を含む第２期間にわたって参照トランジスタＴＲＥＦをオンするように、ゲートドライバ１２及びデータドライバ１３を制御するステップを含む。
本開示は、例えば、有機ＥＬ素子を用いたフラットパネルディスプレイに有用である。
１ 表示装置
１０ 表示パネル
１１、１１ａ 表示部
１１ａ１、１１ａ２、１１ａ３ 領域
１２ ゲートドライバ
１３ データドライバ
２０ 制御部
３０ 電源
１１０、１１０ａ１、１１０ａ２、１１０ａｘ、１００ａｘ＋１、１１０ｂ１、１１０ｂ２、１００ｂｘ、１００ｂｘ＋１ 画素
１１１ 有機ＥＬ素子（発光素子）
１１２ 容量素子
１２０ データセレクタ回路
２００ 薄型ディスプレイ装置
ｄ ドレイン電極
ｇ ゲート電極
ＩＮＩ、ＩＮＩｘ、ＩＮＩｘ＋１ 初期化信号線
ｓ ソース電極
ＳＥＬ セレクタ制御線
ＳＥＬ１ 第１セレクタ制御線
ＳＥＬ２ 第２セレクタ制御線
ＳＩＧ データ信号線
ＳＩＧ１ 第１信号線
ＳＩＧ２ 第２信号線
ＳＩＧ３ 第３信号線
ＲＥＦ 参照信号線
Ｒ１ａ～Ｒ１ｇ、Ｒ２ａ～Ｒ２ｃ、Ｒ２ｅ～Ｒ２ｇ 行
ＴＤ 駆動トランジスタ
ＴＩＮＩ 初期化トランジスタ
ＴＳ１、ＴＳ２ 選択トランジスタ
ＴＲＥＦ 参照トランジスタ
ＴＷＳ 書込みトランジスタ
ＶＣＡＴＨ カソード電源線
ＶＣＣ アノード電源線
ＶＩＮＩ 初期化電源線
ＶＲＥＦ 参照電源線
ＷＳ、ＷＳ１、ＷＳ２、ＷＳｘ、ＷＳｘ＋１ 書込み信号線（ゲート信号線）

Claims (8)

  1. 行列状に配置された複数の画素と、
    前記複数の画素における互いに異なる第１画素行及び第２画素行を含む画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための複数のゲート信号線と、
    前記複数のゲート信号線にゲート信号を供給するゲートドライバと、
    前記複数の画素における画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ信号線と、
    前記複数のデータ信号線に前記データ電圧を供給するデータドライバと、
    前記複数のデータ信号線のうち１以上のデータ信号線ごとに時分割で前記データドライバからの前記データ電圧を供給するデータセレクタ回路と、
    前記ゲートドライバ及び前記データドライバを制御する制御部とを備え、
    前記複数の画素の各々は、
    第１電極及び第２電極を有する発光素子と、
    電圧を保持するための容量素子と、
    前記発光素子の第１電極と接続され、前記容量素子に保持された電圧に応じた電流を前記発光素子に供給する駆動トランジスタとを有し、
    前記容量素子は、前記第１電極と前記駆動トランジスタのゲート電極との間に接続され、
    前記制御部は、前記第１画素行の画素に前記データ電圧を書き込む書き込み動作を行う期間の後に、前記第２画素行の画素の前記発光素子の前記第１電極の電位を初期化する初期化動作を行うように、前記ゲートドライバ及び前記データドライバを制御し、
    前記第１画素行の書き込み動作は、前記複数のデータ信号線のそれぞれに当該データ信号線に応じた前記データ電圧が供給された後、かつ、前記データセレクタ回路が前記複数のデータ信号線と前記データドライバとを非導通とするオフ状態に切り替わった後で行われ、
    前記第２画素行の前記初期化動作は、前記第１画素行における前記期間の後であって、かつ、前記データセレクタ回路が前記オフ状態を維持する際に行われる
    表示装置。
  2. 前記複数の画素の各々は、データ信号線と前記駆動トランジスタの前記ゲート電極との間に接続される書込みトランジスタを有し、
    前記複数の画素は、前記第１画素行及び前記第２画素行と異なる第３画素行であって、前記第１画素行の書き込み動作の後に書き込み動作が行われる第３画素行を有し、
    前記制御部は、前記第２画素行における前記初期化動作において、当該第２画素行の画素の前記書込みトランジスタがオンした後、前記第３画素行における前記書き込み動作の開始前に前記第２画素行の前記書込みトランジスタがオフするタイミングで前記第２画素行における前記初期化動作を開始するように、前記ゲートドライバ及び前記データドライバを制御する
    請求項１に記載の表示装置。
  3. 前記制御部は、前記第１画素行における前記書き込み動作を行う前記期間の直後に、前記第２画素行における前記初期化動作を開始させるように、前記ゲートドライバ及び前記データドライバを制御する
    請求項１に記載の表示装置。
  4. 行列状に配置された複数の画素と、
    前記複数の画素における互いに異なる第１画素行及び第２画素行を含む画素行ごとに配置され、画像データに対応したデータ電圧を書き込む画素行を選択するための複数のゲート信号線と、
    前記複数のゲート信号線にゲート信号を供給するゲートドライバと、
    前記複数の画素における画素列ごとに配置され、画像データに対応したデータ電圧を書き込むための複数のデータ信号線と、
    前記複数のデータ信号線に前記データ電圧を供給するデータドライバと、
    前記複数のデータ信号線のうち１以上のデータ信号線ごとに時分割で前記データドライバからの前記データ電圧を供給するデータセレクタ回路と、
    前記ゲートドライバ及び前記データドライバを制御する制御部とを備え、
    前記複数の画素の各々は、
    第１電極及び第２電極を有する発光素子と、
    電圧を保持するための容量素子と、
    前記発光素子の第１電極と接続され、前記容量素子に保持された電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
    前記データ信号線と前記駆動トランジスタのゲート電極との間に接続される書込みトランジスタと、
    参照電圧が印加される参照電源線と、
    前記参照電源線と、前記書込みトランジスタ及び前記駆動トランジスタのゲート電極の間とに接続される参照トランジスタとを有し、
    前記容量素子は、前記第１電極と前記駆動トランジスタの前記ゲート電極との間に接続され、
    前記制御部は、前記第１画素行の画素に前記データ電圧を書き込む書き込み動作を行う第１期間に、前記第２画素行の画素の前記発光素子の前記第１電極の電位を初期化する初期化動作を行い、かつ、前記初期化動作の開始時点には前記参照トランジスタがオンしているように、前記ゲートドライバ及び前記データドライバを制御し、
    前記第１画素行の書き込み動作は、前記複数のデータ信号線のそれぞれに当該データ信号線に応じた前記データ電圧が供給された後、かつ、前記データセレクタ回路が前記複数のデータ信号線と前記データドライバとを非導通とするオフ状態に切り替わった後で行われる
    表示装置。
  5. 前記制御部は、前記第１期間の終了時点に前記第２画素行の画素の前記参照トランジスタをオフするように、前記ゲートドライバ及び前記データドライバを制御する
    請求項４に記載の表示装置。
  6. 前記制御部は、前記第１電極の電位が初期化電位になる時点に前記参照トランジスタをオフするように、前記ゲートドライバ及び前記データドライバを制御する
    請求項４に記載の表示装置。
  7. 前記制御部は、前記第１期間の終了時点である第１時点、及び、前記第１電極の電位が初期化電位になる第２時点のうち、早い方の時点において、前記参照トランジスタをオフするように、前記ゲートドライバ及び前記データドライバを制御する
    請求項４に記載の表示装置。
  8. 前記発光素子は、有機ＥＬ素子である
    請求項１～７のいずれか１項に記載の表示装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006146158A (ja) 2004-11-17 2006-06-08 Samsung Sdi Co Ltd 発光表示装置及びその駆動方法
JP2008309910A (ja) 2007-06-13 2008-12-25 Sony Corp 表示装置、表示装置の駆動方法および電子機器
US20160155387A1 (en) 2014-12-02 2016-06-02 Samsung Display Co., Ltd. Organic light emitting display and driving method of the same
US20180357964A1 (en) 2017-06-12 2018-12-13 Lg Display Co., Ltd. Electroluminescent display

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4240059B2 (ja) * 2006-05-22 2009-03-18 ソニー株式会社 表示装置及びその駆動方法
JP5721736B2 (ja) * 2010-10-21 2015-05-20 シャープ株式会社 表示装置およびその駆動方法
WO2015033496A1 (ja) 2013-09-04 2015-03-12 パナソニック株式会社 表示装置および駆動方法
KR102218779B1 (ko) * 2014-07-04 2021-02-19 엘지디스플레이 주식회사 Oled 표시 장치
KR102504639B1 (ko) * 2016-06-20 2023-03-02 삼성디스플레이 주식회사 표시 패널, 표시 장치 및 표시 패널의 구동 방법
KR102369624B1 (ko) * 2017-06-30 2022-03-03 엘지디스플레이 주식회사 표시패널과 이를 이용한 전계 발광 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006146158A (ja) 2004-11-17 2006-06-08 Samsung Sdi Co Ltd 発光表示装置及びその駆動方法
JP2008309910A (ja) 2007-06-13 2008-12-25 Sony Corp 表示装置、表示装置の駆動方法および電子機器
US20160155387A1 (en) 2014-12-02 2016-06-02 Samsung Display Co., Ltd. Organic light emitting display and driving method of the same
US20180357964A1 (en) 2017-06-12 2018-12-13 Lg Display Co., Ltd. Electroluminescent display

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