WO2020085584A1 - 트랜지스터 기판 및 이를 포함하는 표시 장치 - Google Patents

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박준석
김광숙
김명화
김태상
박근철
전경진
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Definitions

  • the present invention relates to an electronic device. More specifically, the present invention relates to a transistor substrate and a display device including the same.
  • Transistors are used in various electronic devices such as display devices.
  • transistors are used as elements constituting pixel circuits and driving circuits in display devices such as liquid crystal displays and organic light emitting displays.
  • the transistor may include a gate electrode, a source electrode, a drain electrode, and a semiconductor layer electrically connected to the source electrode and the drain electrode.
  • the semiconductor layer is an important factor determining the characteristics of the transistor.
  • the semiconductor layer may include silicon (Si). Silicon may be divided into amorphous silicon and polycrystalline silicon depending on the crystal form. Amorphous silicon has a simple manufacturing process, but has low charge mobility, and thus has limitations in manufacturing high-performance transistors. Polycrystalline silicon has high charge mobility, but requires a step of crystallizing silicon, resulting in high manufacturing cost and complicated process.
  • oxide semiconductor having higher charge mobility, higher on / off ratio, and lower cost and higher uniformity than polycrystalline silicon.
  • the oxide semiconductor may be affected by hydrogen flowing from another adjacent insulating layer.
  • One object of the present invention is to provide a high-resolution transistor substrate and a display device including the same.
  • a transistor substrate is a substrate including a first region and a second region, disposed in the first region on the substrate, and comprising a silicon nitride.
  • a buffer layer disposed in the first region and the second region on the first buffer layer, a second buffer layer including silicon oxide, disposed in the first region on the second buffer layer, the first oxide semiconductor layer and the first
  • a second transistor including an electrode may be included.
  • top surfaces of the second buffer layer in the first region and the second region may be flat.
  • the first oxide semiconductor layer may include a first source region, a first drain region, and a first channel region positioned therebetween.
  • the second oxide semiconductor layer may include a second source region, a second drain region, and a second channel region positioned therebetween.
  • the length of the second channel region may be smaller than the length of the first channel region.
  • the length of the second channel region may be about 1.5 ⁇ m to about 4.0 ⁇ m.
  • the transistor substrate may further include an interlayer insulating layer disposed on the first gate electrode and the second gate electrode.
  • the first transistor may further include a first source electrode and a first drain electrode disposed on the interlayer insulating layer and connected to the first source region and the first drain region, respectively.
  • the second transistor may further include a second source electrode and a second drain electrode disposed on the interlayer insulating layer and connected to the second source region and the second drain region, respectively.
  • the charge mobility of the first oxide semiconductor layer may be greater than the charge mobility of the second oxide semiconductor layer.
  • the transistor substrate is a first gate insulating layer disposed between the first oxide semiconductor layer and the first gate electrode, and a second gate electrode disposed between the second oxide semiconductor layer and the second gate electrode.
  • a gate insulating layer may be further included.
  • each of the first transistor and the second transistor may be an n-channel transistor.
  • the transistor substrate may further include a metal layer disposed between the substrate and the first buffer layer and overlapping the first oxide semiconductor layer.
  • the metal layer may be connected to the first gate electrode.
  • the transistor substrate is disposed in the first region on the second buffer layer, spaced apart from the first transistor, and a third gate electrode overlapping the third oxide semiconductor layer and the third oxide semiconductor layer.
  • the third transistor may include a metal layer disposed between the substrate and the first buffer layer, and overlapping the third oxide semiconductor layer.
  • the charge mobility of the third oxide semiconductor layer may be greater than the charge mobility of the first oxide semiconductor layer.
  • the metal layer may be connected to the third gate electrode.
  • the transistor substrate is disposed in the second region on the second buffer layer, spaced apart from the second transistor, and a third gate electrode overlapping the third oxide semiconductor layer and the third oxide semiconductor layer.
  • a third transistor including the may be further included.
  • the length of the channel region of the third oxide semiconductor layer may be greater than the length of the channel region of the second oxide semiconductor layer.
  • the length of the channel region of the third oxide semiconductor layer may be about 4.0 ⁇ m or more.
  • the driving range of the third transistor may be greater than the driving range of the first transistor.
  • the transistor substrate according to the embodiment includes a substrate including a first region and a second region, a buffer layer disposed in the first region and the second region on the substrate, the A first transistor disposed in the first region on the buffer layer, the first transistor including a first oxide semiconductor layer and a first gate electrode overlapping the first oxide semiconductor layer, and disposed in the second region on the buffer layer, the second And a second transistor including an oxide semiconductor layer and a second gate electrode overlapping the second oxide semiconductor layer.
  • the hydrogen concentration of the buffer layer disposed in the first region may be greater than the hydrogen concentration of the buffer layer disposed in the second region.
  • the buffer layer is disposed in the first region on the substrate, the first buffer layer containing silicon nitride and the first region and the second region on the first buffer layer, and the silicon oxide A second buffer layer may be included.
  • a display device is disposed on a substrate including a driving unit and a pixel unit, the driving unit on the substrate, a first buffer layer including silicon nitride, and the first buffer layer A first buffer electrode disposed on the driving unit and the pixel unit on the second buffer layer including silicon oxide, and disposed on the driving unit on the second buffer layer, and overlapping the first oxide semiconductor layer and the first oxide semiconductor layer A first transistor comprising: a second transistor including a second gate electrode disposed on the pixel portion on the second buffer layer and overlapping the second oxide semiconductor layer and the second oxide semiconductor layer, and the pixel on the substrate A first electrode disposed in the negative portion, a second electrode facing the first electrode, and light emission disposed between the first electrode and the second electrode The it can be included.
  • the display device includes a third gate electrode disposed on the pixel portion on the second buffer layer, spaced apart from the second transistor, and overlapping a third oxide semiconductor layer and the third oxide semiconductor layer.
  • a third transistor may be further included.
  • the length of the channel region of the third oxide semiconductor layer may be greater than the length of the channel region of the second oxide semiconductor layer.
  • the display device may further include a scan line and a data line intersecting the scan line.
  • the second transistor may be connected to the scan line and the data line, and the third transistor may be connected to the display element.
  • the length of the channel region of the second oxide semiconductor layer may be about 1.5 ⁇ m to about 4.0 ⁇ m, and the length of the channel region of the third oxide semiconductor layer may be about 4.0 ⁇ m or more.
  • a first buffer layer including silicon nitride and a second buffer layer including silicon oxide are disposed under the first transistor, and silicon oxide is included under the second transistor. Only the second buffer layer may be disposed. Accordingly, charge mobility of the first oxide semiconductor layer of the first transistor may be increased by hydrogen supplied from the first buffer layer. In addition, since hydrogen is not supplied to the second transistor, a second transistor including a second oxide semiconductor layer having a short channel region length can be formed.
  • the materials of the buffer layer formed in the driving unit and the pixel unit differ from each other, charge mobility of the first transistor disposed in the driving unit increases, and 2 The length of the channel region of the transistor can be shortened. Accordingly, the number of first transistors disposed in the driving unit may decrease, and the area of the driving unit may decrease. Also, the number of second transistors formed in the pixel portion increases, so that a high-resolution display device can be implemented.
  • FIG. 1 is a cross-sectional view showing a transistor substrate according to an embodiment of the present invention.
  • FIG. 2 is a graph showing the voltage-current relationship of the first transistor of the transistor substrate of FIG. 1.
  • FIG. 3 is a graph showing the voltage-current relationship of the second transistor of the transistor substrate of FIG. 1.
  • FIG. 4 is a cross-sectional view showing a transistor substrate according to another embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a transistor substrate according to another embodiment of the present invention.
  • FIG. 6 is a graph showing the voltage-current relationship of the third transistor of the transistor substrate of FIG. 5.
  • FIG. 7 is a cross-sectional view showing a transistor substrate according to another embodiment of the present invention.
  • FIG. 8 is a graph showing the voltage-current relationship of the fourth transistor of the transistor substrate of FIG. 7.
  • FIG. 9 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 10 is a circuit diagram of one pixel of the display device of FIG. 9.
  • FIG. 11 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 12 is a cross-sectional view illustrating a display device according to another exemplary embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a display device according to another exemplary embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a transistor substrate according to an embodiment of the present invention.
  • a transistor substrate may include a substrate 110, a buffer layer 120, a first transistor TRa, and a second transistor TRb.
  • the substrate 110 may be an insulating substrate including glass, quartz, ceramic, plastic, and the like.
  • the substrate 110 may include a first region 1A and a second region 2A.
  • the buffer layer 120 may be disposed on the substrate 110.
  • the buffer layer 120 may prevent impurities such as oxygen and moisture from penetrating through the substrate 110.
  • the buffer layer 120 may provide a flat surface on the substrate 110.
  • the buffer layer 120 may include a first buffer layer 121 and a second buffer layer 122.
  • the first buffer layer 121 may be disposed in the first region 1A on the substrate 110.
  • the first buffer layer 121 may not be located in the second region 2A.
  • the first buffer layer 121 may include silicon nitride (SiNx). Silicon nitride (SiNx) can contain a relatively large amount of hydrogen. Therefore, the hydrogen concentration of the first buffer layer 121 may be relatively high.
  • the second buffer layer 122 may be disposed in the first region 1A and the second region 2A on the first buffer layer 121.
  • the second buffer layer 122 may be disposed on the substrate 110 to cover the first buffer layer 121.
  • the first buffer layer 121 and the second buffer layer 122 are disposed in the first region 1A on the substrate 110, and the second buffer layer 122 is disposed in the second region 2A on the substrate 110.
  • the second buffer layer 122 may include silicon oxide (SiOx). Silicon oxide (SiOx) may contain relatively little hydrogen. Therefore, the hydrogen concentration of the second buffer layer 122 may be relatively low.
  • the upper surfaces of the second buffer layer 122 in the first region 1A and the second region 2A may be flat. Therefore, the buffer layer 120 may provide flat surfaces to the first transistor TRa and the second transistor TRb.
  • the buffer layer 120 disposed in the first region 1A includes a first buffer layer 121 including silicon nitride (SiNx) containing a relatively large amount of hydrogen, and a second buffer layer 122 including silicon oxide (SiOx).
  • the buffer layer 120 disposed in the second region 2A may include only the second buffer layer 122 including silicon oxide (SiOx) containing relatively little hydrogen. Therefore, the hydrogen concentration of the buffer layer 120 disposed in the first region 1A may be greater than the hydrogen concentration of the buffer layer 120 disposed in the second region 2A.
  • the first transistor TRa may be disposed in the first region 1A on the buffer layer 120, and the second transistor TRb may be disposed in the second region 2A on the buffer layer 120.
  • the first transistor TRa may include a first oxide semiconductor layer 130a, a first gate electrode 150a, a first source electrode 173a, and a first drain electrode 175a.
  • the second transistor TRb may include a second oxide semiconductor layer 130b, a second gate electrode 150b, a second source electrode 173b, and a second drain electrode 175b.
  • each of the first transistor TRa and the second transistor TRb may be an n-channel transistor.
  • the present invention is not limited to this, and in other embodiments, each of the first transistor TRa and the second transistor TRb may be a p-channel transistor.
  • the first oxide semiconductor layer 130a is disposed in the first region 1A on the second buffer layer 122, and the second oxide semiconductor layer 130b is disposed in the second region 2A on the second buffer layer 122.
  • the first oxide semiconductor layer 130a may include a first source region 133a, a first drain region 135a, and a first channel region 131a positioned therebetween.
  • the second oxide semiconductor layer 130b may include a second source region 133b, a second drain region 135b, and a second channel region 131b positioned therebetween.
  • the first oxide semiconductor layer 130a and the second oxide semiconductor layer 130b are oxides of metals such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc And metals such as (Zn), indium (In), gallium (Ga), tin (Sn), and titanium (Ti), and combinations of oxides thereof.
  • the metal oxide is zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-gallium-zinc oxide (IGZO ), Indium-zinc-tin oxide (IZTO).
  • FIG. 2 is a graph showing the voltage-current relationship of the first transistor TRa of the transistor substrate of FIG. 1.
  • 3 is a graph showing the voltage-current relationship of the second transistor TRb of the transistor substrate of FIG. 1.
  • the charge mobility of the first oxide semiconductor layer 130a of the first transistor TRa is greater than that of the second oxide semiconductor layer 130b of the second transistor TRb. You can.
  • the charge mobility of the first oxide semiconductor layer 130a is about 11.9 cm 2 / V ⁇ sec
  • the charge mobility of the second oxide semiconductor layer 130b may be about 3.0 cm 2 / V ⁇ sec. have.
  • a first buffer layer 121 may be positioned between the first oxide semiconductor layer 130a and the substrate 110 positioned in the first region 1A.
  • a first buffer layer 121 including silicon nitride (SiNx) as well as a second buffer layer 122 including silicon oxide (SiOx) may be positioned under the first oxide semiconductor layer 130a.
  • the first buffer layer 121 including silicon nitride (SiNx) contains a relatively large amount of hydrogen, hydrogen in the first buffer layer 121 diffuses upward, so that a sufficient amount of hydrogen is contained in the first oxide semiconductor layer 130a. It can be introduced into. Therefore, the charge mobility of the first oxide semiconductor layer 130a may be greater than the charge mobility of the second oxide semiconductor layer 130b.
  • the length of the second channel region 131b may be smaller than the length of the first channel region 131a.
  • the length of the first channel region 131a may be about 4.0 ⁇ m or more, and the length of the second channel region 131b may be about 1.5 ⁇ m to about 4.0 ⁇ m.
  • the length of the first channel region 131a may be about 4.0 ⁇ m, and the length of the second channel region 131b may be about 2.0 ⁇ m.
  • the second buffer layer 122 may be positioned between the second oxide semiconductor layer 130b and the substrate 110 positioned in the second region 2A.
  • the second buffer layer 122 including silicon oxide (SiOx) may be positioned under the second oxide semiconductor layer 130b, and the first buffer layer 121 including silicon nitride (SiNx) may not be located.
  • the oxide semiconductor layer When hydrogen flows from the insulating layer to the oxide semiconductor layer, the oxide semiconductor layer is conductorized, so that the length of the effective channel region of the oxide semiconductor layer can be reduced. Since the second buffer layer 122 including silicon oxide (SiOx) contains relatively little hydrogen, it is possible to minimize hydrogen from flowing into the second oxide semiconductor layer 130b. Therefore, even if the length of the first channel region 131a is relatively short, it is possible to maintain the length of the effective channel region of a certain size or more.
  • SiOx silicon oxide
  • the first gate insulating layer 140a may be disposed on the first oxide semiconductor layer 130a, and the second gate insulating layer 140b may be disposed on the second oxide semiconductor layer 130b.
  • the first gate insulating layer 140a may overlap the first channel region 131a and the second gate insulating layer 140b may overlap the second channel region 131b.
  • the first gate insulating layer 140a and the second gate insulating layer 140b may include insulating materials such as silicon oxide (SiOx) and silicon nitride (SiNx).
  • the first gate insulating layer 140a and the second gate insulating layer 140b may be formed of the same material in the same manufacturing step.
  • the first gate insulating layer 140a does not cover the first source region 133a and the first drain region 135a, and the second gate insulating layer 140b includes the second source region 133b and the second drain region ( 135b), the interlayer insulating layer 160 may directly contact the first source region 133a, the first drain region 135a, the second source region 133b, and the second drain region 135b. have. Accordingly, since hydrogen is diffused from the interlayer insulating layer 160 adjacent to the first source region 133a, the first drain region 135a, the second source region 133b, and the second drain region 135b, the first The source region 133a, the first drain region 135a, the second source region 133b, and the second drain region 135b may be conductive.
  • the first gate electrode 150a may be disposed on the first gate insulating layer 140a, and the second gate electrode 150b may be disposed on the second gate insulating layer 140b.
  • the first gate electrode 150a may overlap the first oxide semiconductor layer 130a, and the second gate electrode 150b may overlap the second oxide semiconductor layer 130b.
  • the first gate electrode 150a may overlap the first channel region 131a, and the second gate electrode 150b may overlap the second channel region 131b.
  • the first gate electrode 150a and the second gate electrode 150b may include at least one of copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and molybdenum alloy.
  • the first gate electrode 150a and the second gate electrode 150b may be formed of the same material in the same manufacturing step.
  • An interlayer insulating layer 160 may be disposed on the first gate electrode 150a and the second gate electrode 150b.
  • the interlayer insulating layer 160 is disposed on the first region 1A and the second region 2A on the second buffer layer 122 to form the first oxide semiconductor layer 130a, the second oxide semiconductor layer 130b, and the first.
  • the gate electrode 150a and the second gate electrode 150b may be covered.
  • a first source electrode 173a and a first drain electrode 175a connected to the first source region 133a and the first drain region 135a are disposed in the first region 1A on the interlayer insulating layer 160, respectively.
  • the second source electrode 173b and the second drain electrode 175b are respectively connected to the second source region 133b and the second drain region 135b in the second region 2A on the interlayer insulating layer 160. It can be placed.
  • the first source electrode 173a, the first drain electrode 175a, the second source electrode 173b, and the second drain electrode 175b are each a first source through contact holes formed in the interlayer insulating layer 160
  • the region 133a, the first drain region 135a, the second source region 133b, and the second drain region 135b may be contacted.
  • the first source electrode 173a, the first drain electrode 175a, the second source electrode 173b, and the second drain electrode 175b are copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and at least one of molybdenum alloy.
  • the first source electrode 173a, the first drain electrode 175a, the second source electrode 173b, and the second drain electrode 175b may be formed of the same material in the same manufacturing step.
  • a first buffer layer 121 including silicon nitride (SiNx) and a second buffer layer 122 including silicon oxide (SiOx) are formed below the first transistor TRa.
  • the first oxide semiconductor layer 130a of the first transistor TRa may have a relatively large charge mobility. Accordingly, the number of first transistors TRa disposed in the first region 1A may be reduced, and the area of the first region 1A may be reduced.
  • the second transistor TRb may include a second channel region 131b having a relatively short length. Accordingly, the area of the second transistor TRb disposed in the second region 2A may be reduced, and the number of second transistors TRb disposed in the second region 2A may be increased.
  • FIG. 4 is a cross-sectional view showing a transistor substrate according to another embodiment of the present invention.
  • transistor substrate according to another embodiment described with reference to FIG. 4 is substantially the same except for the addition of the transistor substrate and the metal layer according to an embodiment described with reference to FIG. 1, descriptions of substantially the same or similar configurations Is omitted.
  • the transistor substrate according to another embodiment may further include a metal layer 180.
  • the metal layer 180 may be disposed in the first region 1A between the substrate 110 and the first buffer layer 121.
  • the metal layer 180 may overlap the first oxide semiconductor layer 130a. Specifically, the metal layer 180 may overlap the first channel region 131a.
  • the metal layer 180 may include at least one of copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and molybdenum alloy.
  • the metal layer 180 may be connected to the first gate electrode 150a.
  • the metal layer 180 may contact the first gate electrode 150a through a contact hole passing through the buffer layer 120.
  • the metal layer 180 may serve as a gate electrode of the first transistor TRa.
  • the first transistor TRa may be a double gate type transistor having a metal layer 180 as a lower gate electrode and a first gate electrode 150a as an upper gate electrode.
  • a current transfer path may be formed in a part of the oxide semiconductor layer adjacent to the gate electrode.
  • the upper portion of the first channel region 131a adjacent to the first gate electrode 150a and the lower portion of the first channel region 131a adjacent to the metal layer 180 are used as a current path.
  • the current transfer path may be extended, and the charge mobility of the first oxide semiconductor layer 130a may increase.
  • the charge mobility of the first oxide semiconductor layer 130a may be about 19.8 cm 2 / V ⁇ sec.
  • the first of the first transistor TRa is disposed.
  • the oxide semiconductor layer 130a may have a relatively large charge mobility. Accordingly, the number of first transistors TRa disposed in the first region 1A may be reduced, and the area of the first region 1A may be reduced.
  • FIG. 5 is a cross-sectional view showing a transistor substrate according to another embodiment of the present invention.
  • a transistor substrate according to another embodiment described with reference to FIG. 5 is substantially the same or similar to the transistor substrate according to an embodiment described with reference to FIG. 1 except for the addition of a metal layer and a third transistor. The description of the field is omitted.
  • a transistor substrate according to another embodiment may further include a metal layer 180 and a third transistor TRc.
  • the metal layer 180 may be disposed in the first region 1A between the substrate 110 and the first buffer layer 121.
  • the metal layer 180 may include at least one of copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and molybdenum alloy.
  • the metal layer 180 may serve as a gate electrode of the third transistor TRc.
  • the third transistor TRc may be disposed in the first region 1A on the buffer layer 120.
  • the third transistor TRc may be spaced apart from the first transistor TRa.
  • the third transistor TRc may include a third oxide semiconductor layer 130c, a third gate electrode 150c, a third source electrode 173c, and a third drain electrode 175c.
  • the third transistor TRc may be an n-channel transistor.
  • the present invention is not limited to this, and in another embodiment, the third transistor TRc may be a p-channel transistor.
  • a third oxide semiconductor layer 130c may be disposed in the first region 1A on the second buffer layer 122.
  • the third oxide semiconductor layer 130c may be spaced apart from the first oxide semiconductor layer 130a.
  • the third oxide semiconductor layer 130c may overlap the metal layer 180.
  • the third oxide semiconductor layer 130c may include a third source region 133c, a third drain region 135c, and a third channel region 131c positioned therebetween. Specifically, the third channel region 131c may overlap the metal layer 180.
  • the third oxide semiconductor layer 130c is an oxide of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc (Zn), indium (In), Metals such as gallium (Ga), tin (Sn), and titanium (Ti), and combinations of oxides thereof.
  • a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc (Zn), indium (In), Metals such as gallium (Ga), tin (Sn), and titanium (Ti), and combinations of oxides thereof.
  • the length of the third channel region 131c may be substantially the same as the length of the first channel region 131a. In one embodiment, the length of the third channel region 131c may be about 4.0 ⁇ m or more. For example, the length of the third channel region 131c may be about 4.0 ⁇ m.
  • the third gate insulating layer 140c may be disposed on the third oxide semiconductor layer 130c.
  • the third gate insulating layer 140c may overlap the third channel region 131c.
  • the third gate insulating layer 140c may include insulating materials such as silicon oxide (SiOx) and silicon nitride (SiNx).
  • the third gate insulating layer 140c may be formed of the same material in the same manufacturing steps as the first gate insulating layer 140a and the second gate insulating layer 140b. Since the third gate insulating layer 140c does not cover the third source region 133c and the third drain region 135c, the interlayer insulating layer 160 has a third source region 133c and a third drain region 135c. Can be in direct contact with. Accordingly, since hydrogen is diffused from the interlayer insulating layer 160 adjacent to the third source region 133c and the third drain region 135c, the third source region 133c and the third drain region 135c are to be conductors. You can.
  • the third gate electrode 150c may be disposed on the third gate insulating layer 140c.
  • the third gate electrode 150c may overlap the third oxide semiconductor layer 130c. Specifically, the third gate electrode 150c may overlap the third channel region 131c.
  • the third gate electrode 150c may include at least one of copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and molybdenum alloy.
  • the third gate electrode 150c may be formed of the same material in the same manufacturing step as the first gate electrode 150a and the second gate electrode 150b.
  • the third gate electrode 150c may be connected to the metal layer 180.
  • the third gate electrode 150c may contact the metal layer 180 through a contact hole passing through the buffer layer 120.
  • the third transistor TRc may be a double gate transistor having a metal layer 180 as a lower gate electrode and a third gate electrode 150c as an upper gate electrode.
  • FIG. 6 is a graph showing the voltage-current relationship of the third transistor TRc of the transistor substrate of FIG. 5.
  • the charge mobility of the third oxide semiconductor layer 130c of the third transistor TRc is greater than that of the first oxide semiconductor layer 130a of the first transistor TRa. You can. In one embodiment, the charge mobility of the first oxide semiconductor layer 130a is about 11.9 cm2 / V ⁇ sec, and the charge mobility of the third oxide semiconductor layer 130c can be about 19.8 cm2 / V ⁇ sec. have.
  • the metal layer 180 may be positioned below the third transistor TRc, while the metal layer 180 may not be positioned below the first transistor TRa.
  • the first transistor TRa an upper portion of the first channel region 131a adjacent to the first gate electrode 150a may be used as a current transfer path.
  • the third transistor TRc the upper portion of the third channel region 131c adjacent to the third gate electrode 150c and the lower portion of the third channel region 131c adjacent to the metal layer 180 may be used as a current transfer path. have. Therefore, the charge mobility of the third oxide semiconductor layer 130c may be greater than the charge mobility of the first oxide semiconductor layer 130a.
  • a third source electrode 173c and a third drain electrode 175c connected to the third source region 133c and the third drain region 135c, respectively, are disposed in the first region 1A on the interlayer insulating layer 160. Can be.
  • the third source electrode 173c and the third drain electrode 175c may contact the third source region 133c and the third drain region 135c through contact holes formed in the interlayer insulating layer 160, respectively.
  • the third source electrode 173c and the third drain electrode 175c may include at least one of copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and molybdenum alloy.
  • the third source electrode 173c and the third drain electrode 175c are the same as the first source electrode 173a, the first drain electrode 175a, the second source electrode 173b, and the second drain electrode 175b. It may be formed of the same material in the manufacturing step.
  • FIG. 7 is a cross-sectional view showing a transistor substrate according to another embodiment of the present invention.
  • the transistor substrate according to another embodiment described with reference to FIG. 7 is substantially the same except for the addition of the transistor substrate and the fourth transistor according to an embodiment described with reference to FIG. 1, and thus may The description is omitted.
  • a transistor substrate according to another embodiment may further include a fourth transistor TRd.
  • the fourth transistor TRd may be disposed in the second region 2A on the buffer layer 120.
  • the fourth transistor TRd may be spaced apart from the second transistor TRb.
  • the fourth transistor TRd may include a fourth oxide semiconductor layer 130d, a fourth gate electrode 150d, a fourth source electrode 173d, and a fourth drain electrode 175d.
  • the fourth transistor TRd may be an n-channel transistor. However, the present invention is not limited to this, and in another embodiment, the fourth transistor TRd may be a p-channel transistor.
  • the fourth oxide semiconductor layer 130d may be disposed in the second region 2A on the second buffer layer 122.
  • the fourth oxide semiconductor layer 130d may be spaced apart from the second oxide semiconductor layer 130b.
  • the fourth oxide semiconductor layer 130d may include a fourth source region 133d, a fourth drain region 135d, and a fourth channel region 131d positioned therebetween.
  • the fourth oxide semiconductor layer 130d is an oxide of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc (Zn), indium (In), Metals such as gallium (Ga), tin (Sn), and titanium (Ti), and combinations of oxides thereof.
  • a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc (Zn), indium (In), Metals such as gallium (Ga), tin (Sn), and titanium (Ti), and combinations of oxides thereof.
  • the length of the fourth channel region 131d may be greater than the length of the second channel region 131b.
  • the length of the second channel region 131b may be about 1.5 ⁇ m to about 4.0 ⁇ m, and the length of the fourth channel region 131d may be about 4.0 ⁇ m or more.
  • the length of the second channel region 131b may be about 2.0 ⁇ m, and the length of the fourth channel region 131d may be about 4.0 ⁇ m.
  • FIG. 8 is a graph showing the voltage-current relationship of the fourth transistor TRd of the transistor substrate of FIG. 7.
  • a driving range of the fourth transistor TRd may be greater than a driving range of the second transistor TRb.
  • the s-factor of the fourth transistor TRd may be greater than the s-factor of the second transistor TRb.
  • s-factor is a voltage-current characteristic of the transistor, and means a magnitude of a gate voltage required to increase the drain current 10 times when a gate voltage below a threshold voltage is applied.
  • the s-factor is commonly referred to as the sub-threshold slope.
  • the s-factor may be inversely proportional to the slope of a curve (hereinafter, V-I curve) indicating the relationship between the gate-source voltage (VGS) and the drain-source current (IDS) of the transistor.
  • the slope of the VI curve of the fourth transistor TRd may be smaller than the slope of the VI curve of the second transistor TRb, and thus, s ⁇ of the fourth transistor TRd
  • the factor may be greater than the s-factor of the second transistor TRb.
  • the s-factor of the second transistor TRb may be 0.37
  • the s-factor of the fourth transistor TRd may be 0.45.
  • the s-factor of the transistor is proportional to the driving range of the transistor, and thus, the driving range of the fourth transistor TRd may be larger than the driving range of the second transistor TRb.
  • the driving range of the second transistor TRb is 3.15 V
  • the driving range of the fourth transistor TRd may be 4.67 V.
  • the length of the fourth channel region 131d may be greater than the length of the second channel region 131b, and the driving range of the transistor may be proportional to the length of the channel region of the oxide semiconductor layer of the transistor. Therefore, the driving range of the fourth transistor TRd may be larger than the driving range of the second transistor TRb.
  • the fourth gate insulating layer 140d may be disposed on the fourth oxide semiconductor layer 130d.
  • the fourth gate insulating layer 140d may overlap the fourth channel region 131d.
  • the fourth gate insulating layer 140d may include an insulating material such as silicon oxide (SiOx) and silicon nitride (SiNx).
  • the fourth gate insulating layer 140d may be formed of the same material in the same manufacturing steps as the first gate insulating layer 140a and the second gate insulating layer 140b. Since the fourth gate insulating layer 140d does not cover the fourth source region 133d and the fourth drain region 135d, the interlayer insulating layer 160 includes the fourth source region 133d and the fourth drain region 135d. Can be in direct contact with. Accordingly, since hydrogen is diffused from the interlayer insulating layer 160 adjacent to the fourth source region 133d and the fourth drain region 135d, the fourth source region 133d and the fourth drain region 135d are to be conductive. You can.
  • the fourth gate electrode 150d may be disposed on the fourth gate insulating layer 140d.
  • the fourth gate electrode 150d may overlap the fourth oxide semiconductor layer 130d. Specifically, the fourth gate electrode 150d may overlap the fourth channel region 131d.
  • the fourth gate electrode 150d may include at least one of copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and molybdenum alloy.
  • the fourth gate electrode 150d may be formed of the same material in the same manufacturing step as the first gate electrode 150a and the second gate electrode 150b.
  • the fourth source electrode 173d and the fourth drain electrode 175d are respectively connected to the fourth source region 133d and the fourth drain region 135d in the second region 2A on the interlayer insulating layer 160. Can be.
  • the fourth source electrode 173d and the fourth drain electrode 175d may contact the fourth source region 133d and the fourth drain region 135d through contact holes formed in the interlayer insulating layer 160, respectively.
  • the fourth source electrode 173d and the fourth drain electrode 175d may include at least one of copper (Cu), copper alloy, aluminum (Al), aluminum alloy, molybdenum (Mo), and molybdenum alloy.
  • the fourth source electrode 173d and the fourth drain electrode 175d are the same as the first source electrode 173a, the first drain electrode 175a, the second source electrode 173b, and the second drain electrode 175b. It may be formed of the same material in the manufacturing step.
  • FIGS. 9 to 11 a display device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 9 to 11.
  • the display device may include a transistor substrate according to the above-described embodiments.
  • FIG. 9 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • the display device may include a pixel unit PP, a driver unit DP, and an integrated circuit mounting unit IC.
  • the pixel portion PP may include scan lines SL1 to SLn and data lines DL1 to DLm intersecting the scan lines SL1 to SLn. Also, the pixel portion PP may include a plurality of pixels PX emitting light of different colors.
  • the driving unit DP may be disposed on one side of the pixel unit PP.
  • the driver DP may be a scan driver.
  • the driver DP may generate a scan signal in response to the scan control signal supplied from the outside, and sequentially supply it to the scan lines SL1 to SLn.
  • the integrated circuit mounting unit IC may be disposed on the other side of the pixel unit PP.
  • a data driver may be disposed in the integrated circuit mounting unit IC.
  • the data driver may generate a data signal in response to data supplied from the outside and a data control signal, and supply the data signal to the data lines DL1 to DLm.
  • FIG. 10 is a circuit diagram of one pixel PX of the display device of FIG. 9.
  • one pixel PX of the display device includes signal lines SL, DL and PL, transistors Qs and Qd connected to the signal lines SL, DL and PL, It may include a storage capacitor (CST), and an organic light emitting diode (OLED).
  • CST storage capacitor
  • OLED organic light emitting diode
  • the signal lines SL, DL, and PL may include a scan line SL for transmitting a scan signal, a data line DL for transmitting a data signal, and a driving voltage line PL for transmitting the driving voltage ELVDD. have.
  • the transistors Qd and Qs may include a switching transistor (Qs) and a driving transistor (Qd).
  • the switching transistor Qs may have a control terminal, an input terminal, and an output terminal.
  • the control terminal may be connected to the scan line SL, the input terminal may be connected to the data line DL, and the output terminal may be connected to the driving transistor Qd.
  • the switching transistor Qs may transmit the data signal applied to the data line DL to the driving transistor Qd in response to the scan signal applied to the scan line SL.
  • the driving transistor Qd may have a control terminal, an input terminal, and an output terminal.
  • the control terminal is connected to the switching transistor Qs, the input terminal is connected to the driving voltage line PL, and the output terminal can be connected to the organic light emitting diode (OLED).
  • the driving transistor Qd may transmit a driving current Id having a different size according to a voltage applied between the control terminal and the output terminal to the organic light emitting diode OLED.
  • the storage capacitor CST may be connected between the control terminal and the input terminal of the driving transistor Qd.
  • the storage capacitor CST charges the data signal applied to the control terminal of the driving transistor Qd and maintains it even after the switching transistor Qs is turned off.
  • the organic light emitting diode OLED may have an anode connected to the output terminal of the driving transistor Qd and a cathode connected to a common voltage ELVSS.
  • the organic light emitting diode OLED can display an image by emitting light with different intensities according to the driving current Id.
  • FIGS. 9 and 10 a detailed structure of the display device illustrated in FIGS. 9 and 10 will be described in detail with reference to FIG. 11.
  • FIG. 11 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device is disposed on a substrate 110 including a driving unit DP and a pixel unit PP, and a driving unit DP and a pixel unit PP on the substrate 110.
  • the buffer layer 120 may include a first transistor TRa disposed in the driver unit DP on the buffer layer 120 and a second transistor TRb disposed in the pixel unit PP on the buffer layer 120.
  • the buffer layer 120 is disposed on the driving unit DP on the substrate 110 and is disposed on the first buffer layer 121 including silicon nitride (SiNx) and the driving unit DP and the pixel unit PP on the first buffer layer 121.
  • a second buffer layer 122 including silicon oxide (SiOx).
  • the first transistor TRa includes a first oxide semiconductor layer 130a and a first gate electrode 150a overlapping the first oxide semiconductor layer 130a
  • the second transistor TRb is a second oxide semiconductor layer
  • a second gate electrode 150b overlapping the 130b and the second oxide semiconductor layer 130b may be included.
  • the display device may include the transistor substrate illustrated in FIG. 1.
  • the pixel portion PP and the driver portion DP may correspond to the first region 1A and the second region 2A, respectively.
  • the second transistor TRb may be a driving transistor Qd.
  • the present invention is not limited to this, and in another embodiment, the second transistor TRb may be a switching transistor Qs.
  • a passivation layer 190 covering the second transistor TRb may be disposed.
  • the first electrode 210 may be disposed on the passivation layer 190.
  • the first electrode 210 is a transparent conductive material such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Zinc Oxide (ZnO), Indium Oxide (In2O3), or lithium (Li), calcium (Ca), fluorinated Reflective metals such as lithium / calcium (LiF / Ca), lithium fluoride / aluminum (LiF / Al), aluminum (Al), silver (Ag), magnesium (Mg), and gold (Au) may be included.
  • the first electrode 210 may be connected to the second source electrode 173b of the second transistor TRb to become the anode electrode of the organic light emitting diode (OLED).
  • a pixel defining layer 240 may be disposed on edges of the passivation layer 190 and the first electrode 210.
  • the pixel defining layer 240 may have an opening overlapping the first electrode 210.
  • the pixel-defining layer 240 may include polyacrylic, polyimide-based resins, silica-based inorganic materials, and the like.
  • a light emitting layer 220 may be disposed in the opening of the pixel defining layer 240.
  • the emission layer 220 may include an organic material.
  • the second electrode 230 may be disposed on the pixel defining layer 240 and the emission layer 220.
  • the second electrode 230 is a transparent conductive material such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Zinc Oxide (ZnO), Indium Oxide (In2O3), or lithium (Li), calcium (Ca), fluorinated Reflective metals such as lithium / calcium (LiF / Ca), lithium fluoride / aluminum (LiF / Al), aluminum (Al), silver (Ag), magnesium (Mg), and gold (Au) may be included.
  • the second electrode 230 may be the cathode electrode of the organic light emitting diode (OLED).
  • the first electrode 210, the light emitting layer 220, and the second electrode 230 may form an organic light emitting diode (OLED
  • the first buffer layer 121 including silicon nitride (SiNx) and the second buffer layer 122 including silicon oxide (SiOx) are disposed below the first transistor TRa.
  • the first oxide semiconductor layer 130a of the first transistor TRa may have a relatively large charge mobility. Accordingly, the number of first transistors TRa disposed in the driver DP may decrease, and the dead space of the display device may decrease as the area of the driver DP decreases. .
  • the second transistor TRb since only the second buffer layer 122 including silicon oxide (SiOx) is disposed under the second transistor TRb, the second transistor TRb
  • the second oxide semiconductor layer 130b may include a second channel region 131b having a relatively short length. Accordingly, the area of the second transistor TRb disposed in the pixel portion PP may decrease, and as the number of second transistors TRb disposed in the pixel portion PP increases, the resolution of the display device increases. Can increase.
  • FIG. 12 is a cross-sectional view illustrating a display device according to another exemplary embodiment of the present invention.
  • the display device according to another exemplary embodiment described with reference to FIG. 12 is substantially the same except for the addition of a metal layer and a display device according to an exemplary embodiment described with reference to FIG. 11, and thus descriptions of substantially identical or similar components Is omitted.
  • a display device may further include a metal layer 180 disposed between the substrate 110 and the first buffer layer 121 and overlapping the first oxide semiconductor layer 131a. have.
  • the display device according to the present exemplary embodiment may include the transistor substrate illustrated in FIG. 4.
  • the present invention is not limited to this, and the display device according to the present exemplary embodiment may include the transistor substrate illustrated in FIG. 5.
  • FIG. 13 is a cross-sectional view illustrating a display device according to another exemplary embodiment of the present invention.
  • the display device according to another exemplary embodiment described with reference to FIG. 13 is substantially the same except for the addition of the fourth transistor and the display device according to an exemplary embodiment described with reference to FIG. 11, so that the display devices are The description is omitted.
  • a display device may further include a fourth transistor TRd disposed in the pixel portion PP on the second buffer layer 122.
  • the fourth transistor TRd may be spaced apart from the second transistor TRb.
  • the fourth transistor TRd may include a fourth oxide semiconductor layer 130d and a fourth gate electrode 150d overlapping the fourth oxide semiconductor layer 130d.
  • the display device may include the transistor substrate illustrated in FIG. 7.
  • the second transistor TRb may be the switching transistor Qs
  • the fourth transistor TRd may be the driving transistor Qd.
  • the first electrode 210 may be connected to the fourth source electrode 173d of the fourth transistor TRd to become the anode electrode of the organic light emitting diode (OLED).
  • the length of the fourth channel region 131d of the fourth oxide semiconductor layer 130d may be greater than the length of the second channel region 131b of the second oxide semiconductor layer 130b.
  • the length of the second channel region 131b may be about 1.5 ⁇ m to about 4.0 ⁇ m, and the length of the fourth channel region 131d may be about 4.0 ⁇ m or more.
  • the length of the second channel region 131b may be about 2.0 ⁇ m, and the length of the fourth channel region 131d may be about 4.0 ⁇ m.
  • the driving range of the transistor may be proportional to the length of the channel region of the oxide semiconductor layer of the transistor. Therefore, the driving range of the fourth transistor TRd may be larger than the driving range of the second transistor TRb. As the fourth transistor TRd, which is the driving transistor Qd, has a relatively large driving range, the range of the intensity of the driving current Id transmitted to the organic light emitting diode OLED may be widened. Therefore, the organic light emitting diode (OLED) can express a more detailed gradation.
  • the transistor substrate according to exemplary embodiments of the present invention may be applied to a display device included in a computer, a laptop, a mobile phone, a smart phone, a smart pad, a PMP, a PDA, an MP3 player, and the like.
  • first buffer layer 122 second buffer layer
  • 130a first oxide semiconductor layer 130b: second oxide semiconductor layer
  • 150a first gate electrode 150b: second gate electrode
  • first electrode 220 light emitting layer
  • PP pixel portion TRa: first transistor

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Abstract

트랜지스터 기판은 제1 영역 및 제2 영역을 포함하는 기판, 기판 상의 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층, 제1 버퍼층 상의 제1 영역 및 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층, 제2 버퍼층 상의 제1 영역에 배치되고, 제1 산화물 반도체층 및 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 그리고 제2 버퍼층 상의 제2 영역에 배치되고, 제2 산화물 반도체층 및 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함할 수 있다.

Description

트랜지스터 기판 및 이를 포함하는 표시 장치
본 발명은 전자 장치에 관한 것이다. 보다 상세하게는, 본 발명은 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다.
트랜지스터는 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들면, 트랜지스터는 액정 표시 장치, 유기 발광 표시 장치 등의 표시 장치에서 화소 회로 및 구동 회로를 구성하는 소자로 이용되고 있다.
트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되는 반도체층을 포함할 수 있다. 반도체층은 트랜지스터의 특성을 결정하는 중요한 요소이다.
이러한 반도체층은 실리콘(Si)을 포함할 수 있다. 실리콘은 결정 형태에 따라 비정질 실리콘 및 다결정 실리콘으로 나누어질 수 있다. 비정질 실리콘은 제조 공정이 단순한 반면에 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있다. 다결정 실리콘은 전하 이동도가 높은 반면에 실리콘을 결정화하는 단계가 요구되어 제조 비용이 높고 공정이 복잡하다.
비정질 실리콘과 다결정 실리콘을 보완하기 위하여 비정질 실리콘보다 전하 이동도가 높고 온/오프 비율이 높으며, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체를 이용하는 트랜지스터에 대한 연구가 진행되고 있다. 다만, 산화물 반도체는 인접한 다른 절연층으로부터 유입되는 수소에 의해 영향을 받을 수 있다.
본 발명의 일 목적은 고해상도의 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 트랜지스터 기판은 제1 영역및 제2 영역을 포함하는 기판, 상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층, 상기 제1 버퍼층 상의 상기 제1 영역및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층, 상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 그리고 상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역 및 상기 제2 영역에서 상기 제2 버퍼층의 상면은 평탄할 수 있다.
일 실시예에 있어서, 상기 제1 산화물 반도체층은 제1 소스 영역, 제1 드레인 영역, 및 이들 사이에 위치하는 제1 채널 영역을 포함할 수 있다. 상기 제2 산화물 반도체층은 제2 소스 영역, 제2 드레인 영역, 및 이들 사이에 위치하는 제2 채널 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 채널 영역의 길이는 상기 제1 채널 영역의 길이보다 작을 수 있다.
일 실시예에 있어서, 상기 제2 채널 영역의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛일 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치되는 층간 절연층을 더 포함할 수 있다. 상기 제1 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제1 소스 영역 및 상기 제1 드레인 영역에 각각 연결되는 제1 소스전극 및 제1 드레인 전극을 더 포함할 수 있다. 상기 제2 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제2 소스영역 및 상기 제2 드레인 영역에 각각 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 산화물 반도체층의 전하 이동도는 상기 제2 산화물 반도체층의 전하 이동도보다 클 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제1 산화물 반도체층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층 및 상기 제2 산화물 반도체층과 상기 제2 게이트 전극 사이에 배치되는 제2 게이트 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 각각의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 n 채널 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기 제1 산화물 반도체층과 중첩하는 금속층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 금속층은 상기 제1 게이트 전극과 연결될 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 상기 제1 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터 및 상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기제3 산화물 반도체층과 중첩하는 금속층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 산화물 반도체층의 전하 이동도는 상기 제1 산화물 반도체층의 전하 이동도보다 클 수 있다.
일 실시예에 있어서, 상기 금속층은 상기 제3 게이트 전극과 연결될 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 클 수 있다.
일 실시예에 있어서, 상기 제3 산화물 반도체층의 채널 영역의 길이는 약 4.0 ㎛ 이상일 수 있다.
일 실시예에 있어서, 상기 제3 트랜지스터의 구동 범위는 상기 제1 트랜지스터의 구동 범위보다 클 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 트랜지스터 기판은 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상의 상기 제1 영역 및 상기 제2 영역에 배치되는 버퍼층, 상기 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 그리고 상기 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함할 수 있다. 상기 제1 영역에 배치되는 상기 버퍼층의 수소 농도는 상기 제2 영역에 배치되는 상기 버퍼층의 수소 농도보다 클 수 있다.
일 실시예에 있어서, 상기 버퍼층은 상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층 및 상기 제1 버퍼층 상의 상기 제1 영역 및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 구동부 및 화소부를 포함하는 기판, 상기 기판 상의 상기 구동부에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층, 상기제1 버퍼층 상의 상기 구동부 및 상기 화소부에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층, 상기 제2 버퍼층 상의 상기 구동부에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제2 버퍼층 상의 상기 화소부에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터, 상기기판 상의 상기 화소부에 배치되는 제1 전극, 상기 제1 전극과 대향하는 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광층을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 버퍼층 상의 상기 화소부에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함할 수 있다. 상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치는 스캔선 및 상기 스캔선과 교차하는 데이터선을 더 포함할 수 있다. 상기 제2 트랜지스터는 상기 스캔선 및 상기 데이터선과 연결되며, 상기 제3 트랜지스터는 상기 표시 소자와 연결될 수 있다.
일 실시예에 있어서, 상기 제2 산화물 반도체층의 상기 채널 영역의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛이고, 상기 제3 산화물 반도체층의 상기 채널 영역의 길이는 약 4.0 ㎛ 이상일 수 있다.
본 발명의 실시예들에 따른 트랜지스터 기판에 있어서, 제1 트랜지스터의 하부에는 실리콘 질화물을 포함하는 제1 버퍼층 및 실리콘 산화물을 포함하는 제2 버퍼층이 배치되고, 제2 트랜지스터의 하부에는 실리콘 산화물을 포함하는 제2 버퍼층만이 배치될 수 있다. 따라서, 제1 버퍼층으로부터 공급되는 수소에 의해 제1 트랜지스터의 제1 산화물 반도체층의 전하 이동도가 증가할 수 있다. 또한, 제2 트랜지스터에는 수소가 공급되지 않으므로 채널 영역의 길이가 짧은 제2 산화물 반도체층을 포함하는 제2 트랜지스터를 형성할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 구동부와 화소부에 형성되는 버퍼층의 물질이 서로 상이함에 따라, 구동부에 배치되는 제1 트랜지스터의 전하 이동도가 증가하고, 화소부에 배치되는 제2 트랜지스터의 채널 영역의 길이가 짧아질 수 있다. 따라서, 구동부에 배치되는 제1 트랜지스터들의 개수가 감소하여 구동부의 면적이 감소할 수 있다. 또한, 화소부에 형성되는 제2 트랜지스터들의 개수가 증가하여 고해상도의 표시 장치를 구현할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 2는 도 1의 트랜지스터 기판의 제1 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 3은 도 1의 트랜지스터 기판의 제2 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 6은 도 5의 트랜지스터 기판의 제3 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 8은 도 7의 트랜지스터 기판의 제4 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 10은 도 9의 표시 장치의 하나의 화소를 나타내는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 트랜지스터 기판 및 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 트랜지스터 기판을 설명한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 1을 참조하면, 일 실시예에 따른 트랜지스터 기판은 기판(110), 버퍼층(120), 제1 트랜지스터(TRa), 및 제2 트랜지스터(TRb)를 포함할 수 있다.
기판(110)은 유리, 석영, 세라믹, 플라스틱 등을 포함하는 절연성 기판일 수 있다. 기판(110)은 제1 영역(1A) 및 제2 영역(2A)을 포함할 수 있다.
기판(110) 상에는 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 기판(110)을 통해 산소, 수분 등과 같은 불순물이 침투하는 것을 방지할 수 있다. 버퍼층(120)은 기판(110) 상에 평탄한 면을 제공할 수 있다. 버퍼층(120)은 제1 버퍼층(121) 및 제2 버퍼층(122)을 포함할 수 있다.
제1 버퍼층(121)은 기판(110) 상의 제1 영역(1A)에 배치될 수 있다. 제1 버퍼층(121)은 제2 영역(2A)에는 위치하지 않을 수 있다. 제1 버퍼층(121)은 실리콘 질화물(SiNx)을 포함할 수 있다. 실리콘 질화물(SiNx)은 상대적으로 많은 수소를 함유할 수 있다. 따라서, 제1 버퍼층(121)의 수소 농도는 상대적으로 높을 수 있다.
제2 버퍼층(122)은 제1 버퍼층(121) 상의 제1 영역(1A) 및 제2 영역(2A)에 배치될 수 있다. 제2 버퍼층(122)은 기판(110) 상에 배치되어 제1 버퍼층(121)을 덮을 수 있다. 예를 들면, 기판(110) 상의 제1 영역(1A)에는 제1 버퍼층(121) 및 제2 버퍼층(122)이 배치되고, 기판(110) 상의 제2 영역(2A)에는 제2 버퍼층(122)이 배치될 수 있다. 제2 버퍼층(122)은 실리콘 산화물(SiOx)을 포함할 수 있다. 실리콘 산화물(SiOx)은 상대적으로 적은 수소를 함유할 수 있다. 따라서, 제2 버퍼층(122)의 수소 농도는 상대적으로 낮을 수 있다. 제1 영역(1A) 및 제2 영역(2A)에서 제2 버퍼층(122)의 상면은 평탄할 수 있다. 따라서, 버퍼층(120)은 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)에 평탄한 면을 제공할 수 있다.
제1 영역(1A)에 배치되는 버퍼층(120)은 상대적으로 많은 수소를 함유하는 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)을 포함하고, 제2 영역(2A)에 배치되는 버퍼층(120)은 상대적으로 적은 수소를 함유하는 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)만을 포함할 수 있다. 따라서, 제1 영역(1A)에 배치되는 버퍼층(120)의 수소 농도는 제2 영역(2A)에 배치되는 버퍼층(120)의 수소 농도보다 클 수 있다.
버퍼층(120) 상의 제1 영역(1A)에는 제1 트랜지스터(TRa)가 배치되고, 버퍼층(120) 상의 제2 영역(2A)에는 제2 트랜지스터(TRb)가 배치될 수 있다. 제1 트랜지스터(TRa)는 제1 산화물 반도체층(130a), 제1 게이트 전극(150a), 제1 소스 전극(173a), 및 제1 드레인 전극(175a)을 포함할 수 있다. 제2 트랜지스터(TRb)는 제2 산화물 반도체층(130b), 제2 게이트 전극(150b), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)을 포함할 수 있다.
일 실시예에 있어서, 각각의 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)는 n 채널 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 각각의 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)는 p 채널 트랜지스터일 수도 있다.
제2 버퍼층(122) 상의 제1 영역(1A)에는 제1 산화물 반도체층(130a)이 배치되고, 제2 버퍼층(122) 상의 제2 영역(2A)에는 제2 산화물 반도체층(130b)이 배치될 수 있다. 제1 산화물 반도체층(130a)은 제1 소스영역(133a), 제1 드레인 영역(135a), 및 이들 사이에 위치하는 제1 채널 영역(131a)을 포함할 수 있다. 제2 산화물 반도체층(130b)은 제2 소스 영역(133b), 제2 드레인 영역(135b), 및 이들 사이에 위치하는 제2 채널영역(131b)을 포함할 수 있다.
제1 산화물 반도체층(130a) 및 제2 산화물 반도체층(130b)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 예를 들면, 상기 금속 산화물은 아연 산화물(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중에서 적어도 하나를 포함할 수 있다.
도 2는 도 1의 트랜지스터 기판의 제1 트랜지스터(TRa)의 전압-전류 관계를 나타내는 그래프이다. 도 3은 도 1의 트랜지스터 기판의 제2 트랜지스터(TRb)의 전압-전류 관계를 나타내는 그래프이다.
도 2 및 도 3을 참조하면, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)의 전하 이동도는 제2 트랜지스터(TRb)의 제2 산화물 반도체층(130b)의 전하 이동도보다 클 수 있다. 일 실시예에 있어서, 제1 산화물 반도체층(130a)의 전하 이동도는 약 11.9 cm2/V·sec이고, 제2 산화물 반도체층(130b)의 전하 이동도는 약 3.0 cm2/V·sec일 수 있다.
제1 영역(1A)에 위치하는 제1 산화물 반도체층(130a)과 기판(110) 사이에는 제1 버퍼층(121)이 위치할 수 있다. 제1 산화물 반도체층(130a)의 하부에는 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122) 뿐만 아니라 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121)이 위치할 수 있다.
절연층으로부터 산화물 반도체층에 수소가 유입되는 경우, 산화물 반도체층 내에서 캐리어의 역할을 하는 수소량이 증가함에 따라, 산화물 반도체층의 전하 이동도가 증가할 수 있다. 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121)은 상대적으로 많은 수소를 함유하므로, 제1 버퍼층(121) 내의 수소가 상부로 확산되어, 충분한 양의 수소가 제1 산화물 반도체층(130a)으로 유입될 수 있다. 따라서, 제1 산화물 반도체층(130a)의 전하 이동도는 제2 산화물 반도체층(130b)의 전하 이동도보다 클 수 있다.
제2 채널 영역(131b)의 길이는 제1 채널 영역(131a)의 길이보다 작을 수 있다. 일 실시예에 있어서, 제1 채널 영역(131a)의 길이는 약 4.0 ㎛ 이상이고, 제2 채널 영역(131b)의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛일 수 있다. 예를 들면, 제1 채널영역(131a)의 길이는 약 4.0 ㎛이고, 제2 채널 영역(131b)의 길이는 약 2.0 ㎛일 수 있다.
제2 영역(2A)에 위치하는 제2 산화물 반도체층(130b)과 기판(110) 사이에는 제2 버퍼층(122)만이 위치할 수 있다. 제2 산화물 반도체층(130b)의 하부에는 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)이 위치하고 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121)은 위치하지 않을 수 있다.
절연층으로부터 산화물 반도체층에 수소가 유입되는 경우, 산화물 반도체층이 도체화되고, 따라서, 산화물 반도체층의 유효 채널 영역의 길이가 감소할 수 있다. 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)은 상대적으로 적은 수소를 함유하므로, 수소가 제2 산화물 반도체층(130b)으로 유입되는 것을 최소화할 수 있다. 따라서, 제1 채널 영역(131a)의 길이가 상대적으로 짧더라도, 일정한 크기 이상의 유효 채널 영역의 길이를 유지할 수 있다.
제1 산화물 반도체층(130a) 상에는 제1 게이트 절연층(140a)이 배치되고, 제2 산화물 반도체층(130b) 상에는 제2 게이트 절연층(140b)이 배치될 수 있다. 제1 게이트 절연층(140a)은 제1 채널 영역(131a)과 중첩하고, 제2 게이트 절연층(140b)은 제2 채널 영역(131b)과 중첩할 수 있다. 제1 게이트 절연층(140a) 및 제2 게이트 절연층(140b)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다. 제1 게이트 절연층(140a)과 제2 게이트 절연층(140b)은 동일한 제조 단계에서 동일한 물질로 형성될 수 있다. 제1 게이트 절연층(140a)이 제1 소스영역(133a) 및 제1 드레인 영역(135a)을 덮지 않고, 제2 게이트 절연층(140b)이 제2 소스영역(133b) 및 제2 드레인 영역(135b)을 덮지 않으므로, 층간 절연층(160)은 제1 소스영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)과 직접 접촉할 수 있다. 따라서, 제1 소스 영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)에 인접한 층간 절연층(160)으로부터 수소가 확산되므로, 제1 소스영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)이 도체화될 수 있다.
제1 게이트 절연층(140a) 상에는 제1 게이트 전극(150a)이 배치되고, 제2 게이트 절연층(140b) 상에는 제2 게이트 전극(150b)이 배치될 수 있다. 제1 게이트 전극(150a)은 제1 산화물 반도체층(130a)과 중첩하고, 제2 게이트 전극(150b)은 제2 산화물 반도체층(130b)과 중첩할 수 있다. 구체적으로, 제1 게이트 전극(150a)은 제1 채널 영역(131a)과 중첩하고, 제2 게이트 전극(150b)은 제2 채널영역(131b)과 중첩할 수 있다. 제1 게이트 전극(150a) 및 제2 게이트 전극(150b)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제1 게이트 전극(150a)과 제2 게이트 전극(150b)은 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
제1 게이트 전극(150a) 및 제2 게이트 전극(150b) 상에는 층간 절연층(160)이 배치될 수 있다. 층간 절연층(160)은 제2 버퍼층(122) 상의 제1 영역(1A) 및 제2 영역(2A)에 배치되어 제1 산화물 반도체층(130a), 제2 산화물 반도체층(130b), 제1 게이트 전극(150a), 및 제2 게이트 전극(150b)을 덮을 수 있다.
층간 절연층(160) 상의 제1 영역(1A)에는 제1 소스 영역(133a) 및 제1 드레인 영역(135a)에 각각 연결되는 제1 소스 전극(173a) 및 제1 드레인 전극(175a)이 배치되고, 층간 절연층(160) 상의 제2 영역(2A)에는 제2 소스 영역(133b) 및 제2 드레인 영역(135b)에 각각 연결되는 제2 소스전극(173b) 및 제2 드레인 전극(175b)이 배치될 수 있다. 제1 소스전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 층간 절연층(160)에 형성되는 접촉 구멍들을 통해 각각 제1 소스영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)과 접촉할 수 있다. 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제1 소스전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
본 발명의 일 실시예에 따른 트랜지스터 기판에 있어서, 제1 트랜지스터(TRa)의 하부에 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)이 배치됨에 따라, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)이 상대적으로 큰 전하 이동도를 가질 수 있다. 따라서, 제1 영역(1A)에 배치되는 제1 트랜지스터들(TRa)의 개수가 감소할 수 있고, 제1 영역(1A)의 면적이 감소할 수 있다.
또한, 본 발명의 일 실시예에 따른 트랜지스터 기판에 있어서, 제2 트랜지스터(TRb)의 하부에 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)만이 배치됨에 따라, 제2 트랜지스터(TRb)의 제2 산화물 반도체층(130b)이 상대적으로 짧은 길이의 제2 채널 영역(131b)을 포함할 수 있다. 따라서, 제2 영역(2A)에 배치되는 제2 트랜지스터(TRb)의 면적이 감소할 수 있고, 제2 영역(2A)에 배치되는 제2 트랜지스터들(TRb)의 개수가 증가할 수 있다.
이하, 도 4를 참조하여 본 발명의 다른 실시예에 따른 트랜지스터 기판을 설명한다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 4를 참조하여 설명하는 다른 실시예에 따른 트랜지스터 기판은 도 1을 참조하여 설명한 일 실시예에 따른 트랜지스터 기판과 금속층의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 4를 참조하면, 다른 실시예에 따른 트랜지스터 기판은 금속층(180)을 더 포함할 수 있다.
금속층(180)은 기판(110)과 제1 버퍼층(121) 사이의 제1 영역(1A)에 배치될 수 있다. 금속층(180)은 제1 산화물 반도체층(130a)과 중첩할 수 있다. 구체적으로, 금속층(180)은 제1 채널 영역(131a)과 중첩할 수 있다. 금속층(180)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다.
금속층(180)은 제1 게이트 전극(150a)과 연결될 수 있다. 예를 들면, 금속층(180)은 버퍼층(120)을 관통하는 접촉 구멍을 통해 제1 게이트 전극(150a)과 접촉할 수 있다.
금속층(180)은 제1 트랜지스터(TRa)의 게이트 전극의 역할을 할 수 있다. 이 경우, 제1 트랜지스터(TRa)는 금속층(180)을 하부 게이트 전극으로 갖고, 제1 게이트 전극(150a)을 상부 게이트 전극으로 갖는 더블 게이트형 트랜지스터일 수 있다.
게이트 전극에 인접하는 산화물 반도체층의 일부에는 전류 이동 경로가 형성될 수 있다. 제1 트랜지스터(TRa)에 있어서, 제1 게이트 전극(150a)에 인접한 제1 채널 영역(131a)의 상부 및 금속층(180)에 인접한 제1 채널 영역(131a)의 하부가 전류 이동 경로로 사용되므로, 전류 이동 경로가 확장되고, 제1 산화물 반도체층(130a)의 전하 이동도가 증가할 수 있다. 일 실시예에 있어서, 제1 산화물 반도체층(130a)의 전하 이동도는 약 19.8 cm2/V·sec일 수 있다.
본 발명의 다른 실시예에 따른 트랜지스터 기판에 있어서, 제1 트랜지스터(TRa)의 하부에 제1 게이트 전극(150a)과 연결되는 전극층(180)이 배치됨에 따라, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)이 상대적으로 큰 전하 이동도를 가질 수 있다. 따라서, 제1 영역(1A)에 배치되는 제1 트랜지스터들(TRa)의 개수가 감소할 수 있고, 제1 영역(1A)의 면적이 감소할 수 있다.
이하, 도 5를 참조하여 본 발명의 다른 실시예에 따른 트랜지스터 기판을 설명한다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 5를 참조하여 설명하는 다른 실시예에 따른 트랜지스터 기판은 도 1을 참조하여 설명한 일 실시예에 따른 트랜지스터 기판과 금속층 및 제3 트랜지스터의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 5를 참조하면, 다른 실시예에 따른 트랜지스터 기판은 금속층(180) 및 제3 트랜지스터(TRc)를 더 포함할 수 있다.
금속층(180)은 기판(110)과 제1 버퍼층(121) 사이의 제1 영역(1A)에 배치될 수 있다. 금속층(180)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 금속층(180)은 제3 트랜지스터(TRc)의 게이트 전극의 역할을 할 수 있다.
제3 트랜지스터(TRc)는 버퍼층(120) 상의 제1 영역(1A)에 배치될 수 있다. 제3 트랜지스터(TRc)는 제1 트랜지스터(TRa)와 이격될 수 있다. 제3 트랜지스터(TRc)는 제3 산화물 반도체층(130c), 제3 게이트 전극(150c), 제3 소스 전극(173c), 및 제3 드레인 전극(175c)을 포함할 수 있다.
일 실시예에 있어서, 제3 트랜지스터(TRc)는 n 채널 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제3 트랜지스터(TRc)는 p 채널 트랜지스터일 수도 있다.
제2 버퍼층(122) 상의 제1 영역(1A)에는 제3 산화물 반도체층(130c)이 배치될 수 있다. 제3 산화물 반도체층(130c)은 제1 산화물 반도체층(130a)과 이격될 수 있다. 제3 산화물 반도체층(130c)은 금속층(180)과 중첩할 수 있다. 제3 산화물 반도체층(130c)은 제3 소스영역(133c), 제3 드레인 영역(135c), 및 이들 사이에 위치하는 제3 채널 영역(131c)을 포함할 수 있다. 구체적으로, 제3 채널 영역(131c)은 금속층(180)과 중첩할 수 있다.
제3 산화물 반도체층(130c)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다.
제3 채널 영역(131c)의 길이는 제1 채널 영역(131a)의 길이와 실질적으로 같을 수 있다. 일 실시예에 있어서, 제3 채널 영역(131c)의 길이는 약 4.0 ㎛ 이상일 수 있다. 예를 들면, 제3 채널 영역(131c)의 길이는 약 4.0 ㎛일 수 있다.
제3 산화물 반도체층(130c) 상에는 제3 게이트 절연층(140c)이 배치될 수 있다. 제3 게이트 절연층(140c)은 제3 채널 영역(131c)과 중첩할 수 있다. 제3 게이트 절연층(140c)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다. 제3 게이트 절연층(140c)은 제1 게이트 절연층(140a) 및 제2 게이트 절연층(140b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다. 제3 게이트 절연층(140c)이 제3 소스 영역(133c) 및 제3 드레인 영역(135c)을 덮지 않으므로, 층간 절연층(160)은 제3 소스 영역(133c) 및 제3 드레인 영역(135c)과 직접 접촉할 수 있다. 따라서, 제3 소스 영역(133c) 및 제3 드레인 영역(135c)에 인접한 층간 절연층(160)으로부터 수소가 확산되므로, 제3 소스 영역(133c) 및 제3 드레인 영역(135c)이 도체화될 수 있다.
제3 게이트 절연층(140c) 상에는 제3 게이트 전극(150c)이 배치될 수 있다. 제3 게이트 전극(150c)은 제3 산화물 반도체층(130c)과 중첩할 수 있다. 구체적으로, 제3 게이트 전극(150c)은 제3 채널영역(131c)과 중첩할 수 있다. 제3 게이트 전극(150c)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제3 게이트 전극(150c)은 제1 게이트 전극(150a) 및 제2 게이트 전극(150b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
제3 게이트 전극(150c)은 금속층(180)과 연결될 수 있다. 예를 들면, 제3 게이트 전극(150c)은 버퍼층(120)을 관통하는 접촉 구멍을 통해 금속층(180)과 접촉할 수 있다. 이 경우, 제3 트랜지스터(TRc)는 금속층(180)을 하부 게이트 전극으로 갖고, 제3 게이트 전극(150c)을 상부 게이트 전극으로 갖는 더블 게이트형 트랜지스터일 수 있다.
도 6은 도 5의 트랜지스터 기판의 제3 트랜지스터(TRc)의 전압-전류 관계를 나타내는 그래프이다.
도 2 및 도 6을 참조하면, 제3 트랜지스터(TRc)의 제3 산화물 반도체층(130c)의 전하 이동도는 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)의 전하 이동도보다 클 수 있다. 일 실시예에 있어서, 제1 산화물 반도체층(130a)의 전하 이동도는 약 11.9 cm2/V·sec이고, 제3 산화물 반도체층(130c)의 전하 이동도는 약 19.8 cm2/V·sec일 수 있다.
제3 트랜지스터(TRc)의 하부에는 금속층(180)이 위치하는 반면에 제1 트랜지스터(TRa)의 하부에는 금속층(180)이 위치하지 않을 수 있다. 제1 트랜지스터(TRa)에 있어서, 제1 게이트 전극(150a)에 인접한 제1 채널 영역(131a)의 상부가 전류 이동 경로로 사용될 수 있다. 제3 트랜지스터(TRc)에 있어서, 제3 게이트 전극(150c)에 인접한 제3 채널 영역(131c)의 상부 및 금속층(180)에 인접한 제3 채널 영역(131c)의 하부가 전류 이동 경로로 사용될 수 있다. 따라서, 제3 산화물 반도체층(130c)의 전하 이동도는 제1 산화물 반도체층(130a)의 전하 이동도보다 클 수 있다.
층간 절연층(160) 상의 제1 영역(1A)에는 제3 소스 영역(133c) 및 제3 드레인 영역(135c)에 각각 연결되는 제3 소스 전극(173c) 및 제3 드레인 전극(175c)이 배치될 수 있다. 제3 소스 전극(173c) 및 제3 드레인 전극(175c)은 층간 절연층(160)에 형성되는 접촉 구멍들을 통해 각각 제3 소스영역(133c) 및 제3 드레인 영역(135c)과 접촉할 수 있다. 제3 소스 전극(173c) 및 제3 드레인 전극(175c)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제3 소스전극(173c) 및 제3 드레인 전극(175c)은 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
이하, 도 7을 참조하여 본 발명의 다른 실시예에 따른 트랜지스터 기판을 설명한다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 7을 참조하여 설명하는 다른 실시예에 따른 트랜지스터 기판은 도 1을 참조하여 설명한 일 실시예에 따른 트랜지스터 기판과 제4 트랜지스터의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 7을 참조하면, 다른 실시예에 따른 트랜지스터 기판은 제4 트랜지스터(TRd)를 더 포함할 수 있다.
제4 트랜지스터(TRd)는 버퍼층(120) 상의 제2 영역(2A)에 배치될 수 있다. 제4 트랜지스터(TRd)는 제2 트랜지스터(TRb)와 이격될 수 있다. 제4 트랜지스터(TRd)는 제4 산화물 반도체층(130d), 제4 게이트 전극(150d), 제4 소스 전극(173d), 및 제4 드레인 전극(175d)을 포함할 수 있다.
일 실시예에 있어서, 제4 트랜지스터(TRd)는 n 채널 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제4 트랜지스터(TRd)는 p 채널 트랜지스터일 수도 있다.
제2 버퍼층(122) 상의 제2 영역(2A)에는 제4 산화물 반도체층(130d)이 배치될 수 있다. 제4 산화물 반도체층(130d)은 제2 산화물 반도체층(130b)과 이격될 수 있다. 제4 산화물 반도체층(130d)은 제4 소스 영역(133d), 제4 드레인 영역(135d), 및 이들 사이에 위치하는 제4 채널 영역(131d)을 포함할 수 있다.
제4 산화물 반도체층(130d)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다.
제4 채널 영역(131d)의 길이는 제2 채널 영역(131b)의 길이보다 클 수 있다. 일 실시예에 있어서, 제2 채널 영역(131b)의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛이고, 제4 채널영역(131d)의 길이는 약 4.0 ㎛ 이상일 수 있다. 예를 들면, 제2 채널영역(131b)의 길이는 약 2.0 ㎛이고, 제4 채널 영역(131d)의 길이는 약 4.0 ㎛일 수 있다.
도 8은 도 7의 트랜지스터 기판의 제4 트랜지스터(TRd)의 전압-전류 관계를 나타내는 그래프이다.
도 3 및 도 8을 참조하면, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다.
제4 트랜지스터(TRd)의 s-factor는 제2 트랜지스터(TRb)의 s-factor보다 클 수 있다. 여기서, s-factor란 트랜지스터의 전압-전류 특성으로, 문턱 전압 이하의 게이트 전압이 인가될 때 드레인 전류를 10배 증가시키기 위하여 필요한 게이트 전압의 크기를 의미한다. s-factor는 부문턱 기울기(sub-threshold slope)로 흔히 불린다. s-factor는 트랜지스터의 게이트-소스 전압(VGS)과 드레인-소스 전류(IDS)의 관계를 나타내는 곡선(이하, V-I 곡선)의 기울기에 반비례할 수 있다.
도 3 및 도 8에 도시된 바와 같이, 제4 트랜지스터(TRd)의 V-I 곡선의 기울기가 제2 트랜지스터(TRb)의 V-I 곡선의 기울기보다 작을 수 있고, 따라서, 제4 트랜지스터(TRd)의 s-factor가 제2 트랜지스터(TRb)의s-factor보다 클 수 있다. 일 실시예에 있어서, 제2 트랜지스터(TRb)의 s-factor는 0.37이고, 제4 트랜지스터(TRd)의 s-factor는0.45일 수 있다. 한편, 트랜지스터의 s-factor는 트랜지스터의 구동 범위에 비례하고, 따라서, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다. 일 실시예에 있어서, 제2 트랜지스터(TRb)의 구동 범위는 3.15 V이고, 제4 트랜지스터(TRd)의 구동 범위는 4.67 V일 수 있다.
상술한 바와 같이, 제4 채널 영역(131d)의 길이는 제2 채널 영역(131b)의 길이보다 클 수 있고, 트랜지스터의 구동 범위는 트랜지스터의 산화물 반도체층의 채널 영역의 길이에 비례할 수 있다. 따라서, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다.
제4 산화물 반도체층(130d) 상에는 제4 게이트 절연층(140d)이 배치될 수 있다. 제4 게이트 절연층(140d)은 제4 채널 영역(131d)과 중첩할 수 있다. 제4 게이트 절연층(140d)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다. 제4 게이트 절연층(140d)은 제1 게이트 절연층(140a) 및 제2 게이트 절연층(140b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다. 제4 게이트 절연층(140d)이 제4 소스 영역(133d) 및 제4 드레인 영역(135d)을 덮지 않으므로, 층간 절연층(160)은 제4 소스 영역(133d) 및 제4 드레인 영역(135d)과 직접 접촉할 수 있다. 따라서, 제4 소스 영역(133d) 및 제4 드레인 영역(135d)에 인접한 층간 절연층(160)으로부터 수소가 확산되므로, 제4 소스영역(133d) 및 제4 드레인 영역(135d)이 도체화될 수 있다.
제4 게이트 절연층(140d) 상에는 제4 게이트 전극(150d)이 배치될 수 있다. 제4 게이트 전극(150d)은 제4 산화물 반도체층(130d)과 중첩할 수 있다. 구체적으로, 제4 게이트 전극(150d)은 제4 채널영역(131d)과 중첩할 수 있다. 제4 게이트 전극(150d)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제4 게이트 전극(150d)은 제1 게이트 전극(150a) 및 제2 게이트 전극(150b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
층간 절연층(160) 상의 제2 영역(2A)에는 제4 소스 영역(133d) 및 제4 드레인 영역(135d)에 각각 연결되는 제4 소스 전극(173d) 및 제4 드레인 전극(175d)이 배치될 수 있다. 제4 소스전극(173d) 및 제4 드레인 전극(175d)은 층간 절연층(160)에 형성되는 접촉 구멍들을 통해 각각 제4 소스영역(133d) 및 제4 드레인 영역(135d)과 접촉할 수 있다. 제4 소스전극(173d) 및 제4 드레인 전극(175d)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제4 소스 전극(173d) 및 제4 드레인 전극(175d)은 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
이하, 도 9 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다.
본 실시예에 따른 표시 장치는 전술한 실시예들에 따른 트랜지스터 기판을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 9를 참조하면, 일 실시예에 따른 표시 장치는 화소부(PP), 구동부(DP), 및 집적회로 실장부(IC)를 포함할 수 있다.
화소부(PP)는 스캔선들(SL1 내지 SLn) 및 스캔선들(SL1 내지 SLn)과 교차하는 데이터선들(DL1 내지 DLm)을 포함할 수 있다. 또한, 화소부(PP)는 서로 다른 색의 광을 방출하는 복수의 화소들(PX)을 포함할 수 있다.
구동부(DP)는 화소부(PP)의 일 측에 배치될 수 있다. 일 실시예에 있어서, 구동부(DP)는 스캔 구동부일 수 있다. 이 경우, 구동부(DP)는 외부로부터 공급되는 스캔 제어 신호에 대응하여 스캔 신호를 생성하고, 이를 스캔선들(SL1 내지 SLn)로 순차적으로 공급할 수 있다.
집적회로 실장부(IC)는 화소부(PP)의 타 측에 배치될 수 있다. 일 실시예에 있어서, 집적회로 실장부(IC)에는 데이터 구동부가 배치될 수 있다. 상기 데이터 구동부는 외부로부터 공급되는 데이터 및 데이터 제어 신호에 대응하여 데이터 신호를 생성하고, 이를 데이터선들(DL1 내지 DLm)로 공급할 수 있다.
도 10은 도 9의 표시 장치의 하나의 화소(PX)를 나타내는 회로도이다.
도 10을 참조하면, 일 실시예에 따른 표시 장치의 하나의 화소(PX)는 신호선들(SL, DL, PL), 신호선들(SL, DL, PL)에 연결된 트랜지스터들(Qs, Qd), 스토리지 커패시터(storage capacitor, CST), 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함할 수 있다.
신호선들(SL, DL, PL)은 스캔 신호를 전달하는 스캔선(SL), 데이터 신호를 전달하는 데이터선(DL), 및 구동 전압(ELVDD)을 전달하는 구동 전압선(PL)을 포함할 수 있다.
트랜지스터들(Qd, Qs)은 스위칭 트랜지스터(switching transistor)(Qs) 및 구동 트랜지스터(driving transistor)(Qd)를 포함할 수 있다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가질 수 있다. 상기 제어 단자는 스캔선(SL)에 연결되고, 상기 입력 단자는 데이터선(DL)에 연결되며, 상기 출력 단자는 구동 트랜지스터(Qd)에 연결될 수 있다. 스위칭 트랜지스터(Qs)는 스캔선(SL)에 인가되는 상기 스캔 신호에 응답하여 데이터선(DL)에 인가되는 상기 데이터 신호를 구동 트랜지스터(Qd)에 전달할 수 있다.
구동 트랜지스터(Qd)는 제어 단자, 입력 단자 및 출력 단자를 가질 수 있다. 상기 제어 단자는 스위칭 트랜지스터(Qs)에 연결되고, 상기 입력 단자는 구동 전압선(PL)에 연결되며, 상기 출력 단자는 유기 발광 다이오드(OLED)에 연결될 수 있다. 구동 트랜지스터(Qd)는 상기 제어 단자와 상기 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 유기 발광 다이오드(OLED)에 전달할 수 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(Qd)의 상기 제어 단자와 상기 입력 단자 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 구동 트랜지스터(Qd)의 상기 제어 단자에 인가되는 상기 데이터 신호를 충전하고, 스위칭 트랜지스터(Qs)가 턴 오프(turn-off)된 뒤에도 이를 유지할 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(Qd)의 상기 출력 단자에 연결되는 애노드(anode) 및 공통 전압(ELVSS)에 연결되는 캐소드(cathode)를 가질 수 있다. 유기 발광 다이오드(OLED)는 구동 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시할 수 있다.
이하, 도 9 및 도 10에 도시된 표시 장치의 구체적인 구조에 대해 도 11을 참고하여 상세히 설명한다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 11을 참조하면, 일 실시예에 따른 표시 장치는 구동부(DP) 및 화소부(PP)를 포함하는 기판(110), 기판(110) 상의 구동부(DP) 및 화소부(PP)에 배치되는 버퍼층(120), 버퍼층(120) 상의 구동부(DP)에 배치되는 제1 트랜지스터(TRa), 및 버퍼층(120) 상의 화소부(PP)에 배치되는 제2 트랜지스터(TRb)를 포함할 수 있다. 버퍼층(120)은 기판(110) 상의 구동부(DP)에 배치되고 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 제1 버퍼층(121) 상의 구동부(DP) 및 화소부(PP)에 배치되고, 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)을 포함할 수 있다. 제1 트랜지스터(TRa)는 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a)과 중첩하는 제1 게이트 전극(150a)을 포함하고, 제2 트랜지스터(TRb)는 제2 산화물 반도체층(130b) 및 제2 산화물 반도체층(130b)과 중첩하는 제2 게이트 전극(150b)을 포함할 수 있다.
본 실시예에 따른 표시 장치는 도 1에 도시된 트랜지스터 기판을 포함할 수 있다. 이 경우, 화소부(PP) 및 구동부(DP)는 각각 제1 영역(1A) 및 제2 영역(2A)에 상응할 수 있다.
본 실시예에 있어서, 제2 트랜지스터(TRb)는 구동 트랜지스터(Qd)일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른실시예에 있어서, 제2 트랜지스터(TRb)는 스위칭 트랜지스터(Qs)일 수도 있다.
제2 트랜지스터(TRb) 상에는 이를 덮는 보호막(190)이 배치될 수 있다. 보호막(190) 상에는 제1 전극(210)이 배치될 수 있다. 제1 전극(210)은ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au) 등의 반사성 금속을 포함할 수 있다. 제1 전극(210)은 제2 트랜지스터(TRb)의 제2 소스 전극(173b)과 연결되어 유기 발광 다이오드(OLED)의 상기 애노드 전극이 될 수 있다.
보호막(190) 및 제1 전극(210)의 가장자리 상에는 화소 정의막(240)이 배치될 수 있다. 화소 정의막(240)은 제1 전극(210)과 중첩하는 개구부를 가질 수 있다. 화소 정의막(240)은 폴리아크릴계, 폴리이미드계 등의 수지, 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(240)의 상기 개구부에는 발광층(220)이 배치될 수 있다. 발광층(220)은 유기물을 포함할 수 있다. 화소 정의막(240) 및 발광층(220) 상에는 제2 전극(230)이 배치될 수 있다. 제2 전극(230)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au) 등의 반사성 금속을 포함할 수 있다. 제2 전극(230)은 유기 발광 다이오드(OLED)의 상기 캐소드 전극이 될 수 있다. 제1 전극(210), 발광층(220), 및 제2 전극(230)은 유기 발광 다이오드(OLED)를 형성할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 트랜지스터(TRa)의 하부에 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)이 배치됨에 따라, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)이 상대적으로 큰 전하 이동도를 가질 수 있다. 따라서, 구동부(DP)에 배치되는 제1 트랜지스터들(TRa)의 개수가 감소할 수 있고, 구동부(DP)의 면적이 감소함에 따라 표시 장치의 데드 스페이스(dead space)의 면적이 감소할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제2 트랜지스터(TRb)의 하부에 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)만이 배치됨에 따라, 제2 트랜지스터(TRb)의 제2 산화물 반도체층(130b)이 상대적으로 짧은 길이의 제2 채널 영역(131b)을 포함할 수 있다. 따라서, 화소부(PP)에 배치되는 제2 트랜지스터(TRb)의 면적이 감소할 수 있고, 화소부(PP)에 배치되는 제2 트랜지스터들(TRb)의 개수가 증가함에 따라 표시 장치의 해상도가 증가할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 12를 참조하여 설명하는 다른 실시예에 따른 표시 장치는 도 11을 참조하여 설명한 일 실시예에 따른 표시 장치와 금속층의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 12를 참조하면, 다른 실시예에 따른 표시 장치는 기판(110)과 제1 버퍼층(121) 사이에 배치되고, 제1 산화물 반도체층(131a)과 중첩하는 금속층(180)을 더 포함할 수 있다.
본 실시예에 따른 표시 장치는 도 4에 도시된 트랜지스터 기판을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 본 실시예에 따른 표시 장치는 도 5에 도시된 트랜지스터 기판을 포함할 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 13을 참조하여 설명하는 다른 실시예에 따른 표시 장치는 도 11을 참조하여 설명한 일 실시예에 따른 표시 장치와 제4 트랜지스터의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 13을 참조하면, 다른 실시예에 따른 표시 장치는 제2 버퍼층(122) 상의 화소부(PP)에 배치되는 제4 트랜지스터(TRd)를 더 포함할 수 있다. 제4 트랜지스터(TRd)는 제2 트랜지스터(TRb)와 이격될 수 있다. 제4 트랜지스터(TRd)는 제4 산화물 반도체층(130d) 및 제4 산화물 반도체층(130d)과 중첩하는 제4 게이트 전극(150d)을 포함할 수 있다.
본 실시예에 따른 표시 장치는 도 7에 도시된 트랜지스터 기판을 포함할 수 있다. 본 실시예에 있어서, 제2 트랜지스터(TRb)는 스위칭 트랜지스터(Qs)이고, 제4 트랜지스터(TRd)는 구동 트랜지스터(Qd)일 수 있다. 제1 전극(210)은 제4 트랜지스터(TRd)의 제4 소스 전극(173d)과 연결되어 유기 발광 다이오드(OLED)의 상기 애노드 전극이 될 수 있다.
제4 산화물 반도체층(130d)의 제4 채널 영역(131d)의 길이는 제2 산화물 반도체층(130b)의 제2 채널 영역(131b)의 길이보다 클 수 있다. 일 실시예에 있어서, 제2 채널영역(131b)의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛이고, 제4 채널 영역(131d)의 길이는 약 4.0 ㎛ 이상일 수 있다. 예를 들면, 제2 채널 영역(131b)의 길이는 약 2.0 ㎛이고, 제4 채널 영역(131d)의 길이는 약 4.0 ㎛일 수 있다.
트랜지스터의 구동 범위는 트랜지스터의 산화물 반도체층의 채널 영역의 길이에 비례할 수 있다. 따라서, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다. 구동 트랜지스터(Qd)인 제4 트랜지스터(TRd)가 상대적으로 큰 구동 범위를 가짐에 따라, 유기 발광 다이오드(OLED)에 전송되는 구동 전류(Id)의 세기의 범위가 넓어질 수 있다. 따라서, 유기 발광 다이오드(OLED)가 좀 더 세밀한 계조를 표현할 수 있다.
본 발명의 예시적인 실시예들에 따른 트랜지스터 기판은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 트랜지스터 기판 및 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
<부호의 설명>
110: 기판 120: 버퍼층
121: 제1 버퍼층 122: 제2 버퍼층
130a: 제1 산화물 반도체층 130b: 제2 산화물 반도체층
150a: 제1 게이트 전극 150b: 제2 게이트 전극
210: 제1 전극 220: 발광층
230: 제2 전극 1A: 제1 영역
2A: 제2 영역 DP: 구동부
PP: 화소부 TRa: 제1 트랜지스터
TRb: 제2 트랜지스터

Claims (24)

  1. 제1 영역및 제2 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층;
    상기 제1 버퍼층 상의 상기 제1 영역 및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층;
    상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터; 및
    상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하는, 트랜지스터 기판.
  2. 제1 항에있어서,
    상기 제1 영역 및 상기 제2 영역에서 상기 제2 버퍼층의 상면은 평탄한, 트랜지스터 기판.
  3. 제1 항에있어서,
    상기 제1 산화물 반도체층은 제1 소스 영역, 제1 드레인 영역, 및 이들 사이에 위치하는 제1 채널 영역을 포함하고,
    상기 제2 산화물 반도체층은 제2 소스 영역, 제2 드레인 영역, 및 이들 사이에 위치하는 제2 채널 영역을 포함하는, 트랜지스터 기판.
  4. 제3 항에있어서,
    상기 제2 채널 영역의 길이는 상기 제1 채널 영역의 길이보다 작은, 트랜지스터 기판.
  5. 제3 항에있어서,
    상기 제2 채널 영역의 길이는 1.5 ㎛ 내지 4.0 ㎛인, 트랜지스터 기판.
  6. 제3 항에있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치되는 층간 절연층을 더 포함하고,
    상기 제1 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제1 소스 영역 및 상기 제1 드레인 영역에 각각 연결되는 제1 소스 전극 및 제1 드레인 전극을 더 포함하며,
    상기 제2 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제2 소스 영역 및 상기 제2 드레인 영역에 각각 연결되는 제2 소스전극 및 제2 드레인 전극을 더 포함하는, 트랜지스터 기판.
  7. 제1 항에있어서,
    상기 제1 산화물 반도체층의 전하 이동도는 상기 제2 산화물 반도체층의 전하 이동도보다 큰, 트랜지스터 기판.
  8. 제1 항에있어서,
    상기 제1 산화물 반도체층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층; 및
    상기 제2 산화물 반도체층과 상기 제2 게이트 전극 사이에 배치되는 제2 게이트 절연층을 더 포함하는, 트랜지스터 기판.
  9. 제1 항에있어서,
    각각의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 n 채널 트랜지스터인, 트랜지스터 기판.
  10. 제1 항에있어서,
    상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기 제1 산화물 반도체층과 중첩하는 금속층을 더 포함하는, 트랜지스터 기판.
  11. 제10 항에 있어서,
    상기 금속층은 상기 제1 게이트 전극과 연결되는, 트랜지스터 기판.
  12. 제1 항에있어서,
    상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 상기 제1 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기 제3 산화물 반도체층과 중첩하는 금속층을 더 포함하는, 트랜지스터 기판.
  13. 제12 항에 있어서,
    상기 제3 산화물 반도체층의 전하 이동도는 상기 제1 산화물 반도체층의 전하 이동도보다 큰, 트랜지스터 기판.
  14. 제12 항에 있어서,
    상기 금속층은 상기 제3 게이트 전극과 연결되는, 트랜지스터 기판.
  15. 제1 항에있어서,
    상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하는, 트랜지스터 기판.
  16. 제15 항에 있어서,
    상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 큰, 트랜지스터 기판.
  17. 제15 항에 있어서,
    상기 제3 산화물 반도체층의 채널 영역의 길이는 4.0 ㎛ 이상인, 트랜지스터 기판.
  18. 제15 항에 있어서,
    상기 제3 트랜지스터의 구동 범위는 상기 제2 트랜지스터의 구동 범위보다 큰, 트랜지스터 기판.
  19. 제1 영역및 제2 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 영역 및 상기 제2 영역에 배치되는 버퍼층;
    상기 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터; 및
    상기 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 영역에 배치되는 상기 버퍼층의 수소 농도는 상기 제2 영역에 배치되는 상기 버퍼층의 수소 농도보다 큰, 트랜지스터 기판.
  20. 제19 항에 있어서,
    상기 버퍼층은:
    상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층; 및
    상기 제1 버퍼층 상의 상기 제1 영역 및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층을 포함하는, 트랜지스터 기판.
  21. 구동부 및 화소부를 포함하는 기판;
    상기 기판 상의 상기 구동부에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층;
    상기 제1 버퍼층 상의 상기 구동부 및 상기 화소부에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층;
    상기 제2 버퍼층 상의 상기 구동부에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제2 버퍼층 상의 상기 화소부에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터;
    상기 기판 상의 상기 화소부에 배치되는 제1 전극;
    상기 제1 전극과 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광층을 포함하는, 표시 장치.
  22. 제21 항에 있어서,
    상기 제2 버퍼층 상의 상기 화소부에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 큰, 표시 장치.
  23. 제22 항에 있어서,
    스캔선; 및
    상기 스캔선과 교차하는 데이터선을 더 포함하고,
    상기 제2 트랜지스터는 상기 스캔선 및 상기 데이터선과 연결되며,
    상기 제3 트랜지스터는 상기 표시 소자와 연결되는, 표시 장치.
  24. 제22 항에 있어서,
    상기 제2 산화물 반도체층의 상기 채널 영역의 길이는 1.5 ㎛ 내지 4.0 ㎛이고,
    상기 제3 산화물 반도체층의 상기 채널 영역의 길이는 4.0 ㎛ 이상인, 표시 장치.
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