KR101256446B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 액정표시장치 및 발광장치 등의 반도체 장치에 있어서, 보다 더 고해상화(화소 소의 증대), 소형화에 따른 각 표시 화소 피치의 미세화, 및 화소부를 구동하는 구동 회로의 집적화를 이루기 위해, 복수의 소자를 한정된 면적에 형성하여, 화소가 차지하는 면적을 축소하여 집적하는 것을 목적으로 한다. 본 발명은 회절격자 패턴 또는 반도체로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 게이트 전극형성용 포토리소그래피 공정에 적용하여 복잡한 게이트 전극을 형성한다. 또한 마스크를 변경하는 것만으로, 공정 수를 늘리는 일 없이, 동일 기판 위에 상기 멀티 게이트 구조인 톱 게이트형 TFT와 싱글 게이트 구조인 톱 게이트형 TFT를 형성할 수 있다.
반도체, 화소, 게이트, 피치, 패턴, 마스크

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a 내지 1d는 본 발명의 반도체 장치를 제조하는 공정을 나타낸 단면도다.(실시예 1)
도 2a 내지 2c는 본 발명의 반도체 장치를 제조하는 공정을 나타낸 단면도다.(실시예 1)
도 3은 본 발명의 반도체 장치를 나타내는 단면도다.(실시예 2)
도 4는 본 발명의 반도체 장치를 나타내는 단면도다.(실시예 3)
도 5a 내지 5d는 노광 마스크의 상면도 및 단면도를 도시한 도면이다.(실시예 4)
도 6a와 6b는 유리 기판 위에 형성한 레지스트 패턴의 단면 사진이다.(실시예 5)
도 7a와 7b는 반도체 장치의 제조 공정을 나타내는 단면도다.(실시예 5)
도 8은 액티브 매트릭스형 EL표시장치의 구성을 나타내는 단면도다.(실시예 6)
도 9는 액티브 매트릭스형 EL표시장치의 구동회로의 일부를 나타내는 평면도 다.(실시예 6)
도 10은 액티브 매트릭스형 EL표시장치의 화소부의 등가회로를 도시한 도면이다.(실시예 6)
도 11은 액티브 매트릭스형 EL표시장치의 화소부의 구조를 도시한 도면이다.(실시예 6)
도 12a와 12b는 액티브 매트릭스형 EL표시장치의 화소부의 일부(용량부)를 나타내는 단면도다.(실시예 6)
도 13a와 13b는 액티브 매트릭스형 EL표시장치의 제조 도중의 상면도와 단면도다.(실시예 7)
도 14a와 14b는 액티브 매트릭스형 EL표시장치의 구성을 나타내는 단면도다.(실시예 7)
도 15는 액티브 매트릭스형 EL표시장치의 구성을 나타내는 단면도다.(실시예 7)
도 16a와 16b는 EL모듈의 예를 도시한 도면이다.
도 17은 액정 표시장치의 구성을 나타낸 단면도다.
도 18은 액정 표시장치의 화소의 구성을 나타낸 도면이다.
도 19는 노광 마스크 패턴을 나타낸 도면이다.
도 20은 보조 패턴을 설치한 노광 마스크 패턴을 나타낸 도면이다.
도 21a와 21b는 액정 모듈의 예를 나타낸 도면이다.
도 22a 내지 22d는 전자기기의 예를 나타낸 도면이다.
도 23은 전자기기의 일례를 도시한 도면이다.
[기술분야]
본 발명은 박막 트랜지스터(이하, TFT라고 한다)로 구성된 회로를 가지는 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들면 액정 표시 패널로 대표되는 전기광학장치나 유기발광소자를 가지는 발광 표시장치를 부품으로 탑재한 전자 장치에 관한 것이다.
본 명세서에서 반도체 장치라는 것은 반도체 특성을 이용함으로써 기능을 할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체 장치다.
[종래기술]
최근, 절연 표면을 가지는 기판 위에 형성된 반도체 박막(두께 수∼수백nm 정도)을 사용해서 박막 트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기광학장치와 같은 전자 디바이스에 널리 응용되며, 특히 화상표시장치의 스위칭 소자로서 서둘러 개발되어 왔다.
특히, 매트릭스형으로 배치된 표시 화소마다 TFT로 이루어진 스위칭소자를 설치한 액티브 매트릭스형 표시장치(액정 표시장치나 발광 표시장치)가 활발히 개 발되고 있다.
액티브 매트릭스형 표시장치에 있어서는, 화소부에서 유효화면 영역을 넓히는 개발이 진행되어 왔다. 유효화면영역의 면적을 크게 하기 위해서는 화소부에 배치되는 TFT(화소TFT)가 차지하는 면적을 가능한 한 작게 할 필요가 있다. 또한 제조 비용의 저감을 꾀하기 위해서 구동회로를 화소부와 동일 기판 위에 형성하는 개발도 진행되어 왔다. 그중에서도, 폴리실리콘막을 사용한 TFT는, 아모포스 실리콘막을 사용한 TFT보다도 전계 효과 이동도가 높으므로 고속 동작이 가능하다.
표시장치에 탑재되는 모듈에는, 기능 블록마다 화상표시를 행하는 화소부나, CMOS회로를 기본으로 한 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로, 샘플링 회로 등의 화소부를 제어하기 위한 구동회로가 한 장의 기판 위에 형성된다.
동일 기판 위에 구동회로와 화소부를 형성했을 경우, 구동회로를 TAB방식으로 설치한 것에 비해, 프레임부라고 불리는 화소 영역 이외의 영역이 차지하는 면적이 커지는 경향이 있다. 프레임부의 면적을 더 작게 하기 위해서, 구동회로를 구성하는 회로 규모를 작게 할 필요가 절실히 요구된다.
특히, 유기발광소자(EL소자)를 매트릭스형으로 배치한 발광 표시장치에 있어서는, 하나의 화소에 역할이 다른 복수의 TFT가 필요하다. 또한 액정 표시장치에 있어서도, 하나의 화소에 스위칭용 TFT와 SRAM 등의 기억소자를 형성하는 시도가 이루어졌다. 또한 동일 기판 위에 화소부와 구동회로를 형성할 경우에 있어서도, 가능한 한 소형화하는 것이 요구된다.
일본국 공개특허공보 특개2001-51622에는, EL표시장치에 있어서, 멀티 게이 트 구조(직렬로 접속된 두 개 이상의 채널 형성 영역을 가지는 반도체층을 활성층으로 하는 구조)의 TFT를 사용하는 것이 기재되어 있다.
또한 일본국 공개특허공보 특개2002-151523에는, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 게이트 전극형성용 포토리소그래피 공정에 적용한 TFT제조 공정이 기재되어 있다.
또한 일본국 공개특허공보 특개2002-203862에는, 다른 도전 재료로 이루어지는 2층 구조를 가지는 게이트 전극이며, 게이트 전극의 하층인 제1층은, 게이트 전극의 제2층보다도 전극 폭이 넓고, 제1층의 일부를 통과시켜서 반도체층에 도핑을 행하는 TFT제조 공정이 기재되어 있다.
본 발명은, 동작 성능 및 신뢰성 높은 회로를 구비한 반도체 장치를 제공하는 것을 과제로 한다. 그리고, 반도체 장치의 신뢰성을 향상시킴으로써, 그것을 구비하는 전자기기의 신뢰성을 향상시키는 것을 과제로 한다. 또한 본 발명은 반도체 장치에 대한 제조 과정을 간략화하여 제조 비용을 줄이는 것을 과제로 한다.
또한 본 발명은, 액정 표시장치로 대표되는 전기광학장치, EL소자를 가지는 발광 장치, 및 반도체 장치에서, 더욱 고선명화(화소 수의 증대), 소형화에 따르는 각 표시 화소 피치의 미세화, 및 화소부를 구동하는 구동회로의 집적화를 진척하도록, 복수의 소자를 한정된 면적에 형성하고, 소자가 차지하는 면적을 축소해서 집 적하는 것을 과제로 한다. 그리고, 전기광학장치나 발광 장치의 화질을 향상시키거나 여러 가지 회로를 집적화해서 소형화를 꾀하는 것에 의해, 그것을 구비하는 전자기기의 품질을 향상시키는 것을 과제로 한다.
본 발명은 오프 전류치가 낮고, 핫 캐리어 주입에 의한 열화를 억제하는 새로운 멀티 게이트 구조의 TFT를 제공한다. 오프 전류치라는 것은 트랜지스터를 스위칭소자로 했을 경우, 비선택시(오프 상태시)에 전하가 새어 트랜지스터를 통해서 흐르는 전류의 값이다.
구체적으로는, 두 개의 채널 형성 영역을 가지는 더블 게이트형 트랜지스터의 경우, TFT의 채널길이를 포함하고, 기판 주평면과 수직한 면으로 절단한 단면구조에 있어서, 게이트 전극의 중앙부 및 양단부에 위치하는 전극두께를 얇게 한 구조로 한다. 또한 게이트 절연막을 사이에 두고 게이트 전극의 얇은 부분과 겹치는 반도체층에는, n형태 또는 p형 도전성을 부여하는 불순물원소를 첨가하고, 불순물영역을 설치함으로써 서로 이간 배치된 세 개의 불순물영역을 형성한다. 또한, 세 개의 각 불순물영역 사이에는 채널 형성 영역이 배치된다. 게이트 전극의 두꺼운 부분이, 중앙부를 사이에 끼워서 2개소 설치되어 있고, 한쪽의 게이트 전극의 두꺼운 부분과 게이트 절연막을 사이에 두고 겹쳐 있는 제1의 채널 형성 영역(채널길이 Ll)과, 다른 한쪽의 게이트 전극의 두꺼운 부분과 게이트 절연막을 사이에 두고 겹쳐 있는 제2의 채널 형성 영역(채널길이 L2)이 설치된다.
또한 게이트 전극의 외측에 위치하는 반도체층에 소스 영역과 드레인 영역을 설치하였다. 또한 게이트 전극 및 게이트 절연막 위쪽에는 층간 절연막이 설정된 다. 또한 층간 절연막 위에 소스 배선이 설정되고, 소스 영역에 도달하는 컨택트 홀을 사이에 두고 소스 영역과 소스 배선이 전기적으로 접속한다. 또한 마찬가지로 층간 절연막 위에 드레인 배선이 설치되고, 드레인 영역에 도달하는 컨택트 홀을 사이에 두고 드레인 영역과 드레인 배선이 전기적으로 접속된다.
또한 본 발명은, 두 개의 채널 형성 영역을 가지는 더블 게이트형 트랜지스터에 한정되지 않고, 동일 기판 위에 채널 형성 영역의 수가 다른 복수 종류의 멀티 게이트 구조의 TFT를 제조할 수 있다. 또한 공정 수를 증가하지 않고, 동일 기판 위에 더블 게이트형 트랜지스터나 단일 게이트형 트랜지스터를 설치할 수 있다. 따라서 최적의 구조의 트랜지스터를 적용해서 여러 가지 회로를 구성할 수 있다.
본 발명은 화소부에 멀티 게이트 구조의 트랜지스터를 배치할 경우에 유효하고, 화소부에서 멀티 게이트 구조의 트랜지스터가 차지하는 면적을 축소해서 집적할 수 있다. 또한 유효 화상표시 면적을 충분하게 확보할 수 있고, 고선명화가 가능해 진다.
또한 동일 기판 위에 구동회로와 화소부를 형성했을 경우, 구동회로를 TAB방식으로 설치한 것에 비해, 프레임부라고 불리는 화소영역 이외의 영역이 차지하는 면적이 커지는 경향이 있다.
본 발명은 화소부를 구동하는 구동회로의 일부에 멀티 게이트 구조의 트랜지스터를 배치할 경우에도 유효하고, 구동회로가 차지하는 면적을 축소해서 집적할 수 있다. 본 발명은 프레임부의 축소화(좁은 프레임)를 가능케 한다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면을 가지는 기판 위쪽에 직 렬로 접속된 두 개 이상의 채널 형성 영역을 가지는 반도체층과, 상기 반도체층 위쪽에 게이트 절연층과, 상기 게이트 절연층 위에 도전층의 적층으로 된 게이트 전극을 가지고, 상기 반도체층은, 소스 영역과, 드레인 영역과, 소스 영역과 드레인 영역 사이에 제1의 채널 형성 영역 및 제2의 채널 형성 영역과, 제1의 채널 형성 영역과 제2의 채널 형성 영역의 사이에 중간 불순물영역을 가지고, 게이트 전극의 적층 중 하나를 구성하는 제1의 도전층은, 제1의 채널 형성 영역, 중간 불순물 영역, 및 제2의 채널 형성 영역과 적어도 겹치고, 게이트 전극의 적층 중 하나를 구성하는 제2의 도전층은, 제1의 도전층에 접하고, 상기 제1의 채널 형성 영역과 겹치고, 게이트 전극의 적층 중 하나를 구성하는 제3의 도전층은, 제1의 도전층에 접하고, 상기 제2의 도전층과는 이간 배치되어서 상기 제2의 채널 형성 영역과 겹치는 것을 특징으로 하는 반도체 장치다.
또한 상기 구성에 있어서, 상기 제2의 도전층과 상기 제3의 도전층은 동일한 재료인 것을 하나의 특징으로 한다.
또한 상기 각 구성에 있어서, 상기 제1의 도전층과 상기 제2의 도전층은 다른 재료인 것을 하나의 특징으로 한다.
또한 상기 각 구성에 있어서, 상기 제1의 도전층은, 제1의 채널 형성 영역의 폭과, 제2의 채널 형성 영역의 폭과, 중간 불순물영역의 폭을 합한 값보다도 큰 폭을 가지는 것을 하나의 특징으로 한다.
또한 상기 각 구성에 있어서, 상기 제2의 도전층의 폭이 제1의 채널 형성 영역의 폭과 동일한 것을 하나의 특징으로 한다.
또한 상기 각 구성에 있어서, 상기 제3의 도전층의 폭은, 제2의 채널 형성 영역의 폭과 동일한 것을 하나의 특징으로 한다.
또한 상기 각 구성에 있어서, 상기 제1의 도전층의 막 두께는, 상기 제2의 도전층 및 상기 제3의 도전층보다 얇은 것을 하나의 특징으로 한다.
또한 상기 각 구성에 있어서, 상기 소스 영역, 및 상기 드레인 영역은, 제1의 도전층의 외측에 위치하는 것을 하나의 특징으로 한다.
또 다른 발명의 구성은, 절연 표면을 가지는 기판 위쪽에, 직렬로 접속된 두 개 이상의 채널 형성 영역을 가지는 반도체층과, 상기 반도체층 위쪽에 게이트 절연층과, 상기 게이트 절연층 위에 도전층의 적층으로 된 게이트 전극을 가지고, 상기 반도체층은, 한 쌍의 고농도 불순물영역과, 한 쌍의 고농도 불순물영역의 사이에 제1의 채널 형성 영역 및 제2의 채널 형성 영역과, 한쪽의 고농도 불순물영역과 제1의 채널 형성 영역 사이에 제1의 저농도 불순물영역과, 또 다른 한쪽의 고농도 불순물영역과 제2의 채널 형성 영역 사이에 제2의 저농도 불순물영역과, 제1의 채널 형성 영역과 제2의 채널 형성 영역의 사이에 중간 불순물영역을 가지고, 게이트 전극의 적층 중 하나를 구성하는 제1의 도전층은, 제1의 저농도 불순물영역, 제1의 채널 형성 영역, 중간 불순물영역, 제2의 저농도 불순물영역, 및 제2의 채널 형성 영역과 적어도 겹치고, 게이트 전극의 적층 중 하나를 구성하는 제2의 도전층은, 제1의 도전층에 접하고, 상기 제1의 채널 형성 영역과 겹치고, 게이트 전극의 적층 중 하나를 구성하는 제3의 도전층은, 제1의 도전층에 접하고, 상기 제2의 도전층과는 이간 배치되어서 상기 제2의 채널 형성 영역과 겹치는 것을 특징으로 하는 반도 체 장치다.
또한 상기 구성에 있어서, 제1의 저농도 불순물영역과 제2의 저농도 불순물영역은, 같은 농도로 n형태 또는 p형태의 불순물원소를 포함하는 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 중간 불순물영역은, 제1의 저농도 불순물영역 또는 제2의 저농도 불순물영역과 같은 농도로 n형태 또는 p형태의 불순물원소를 포함하는 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 제1의 저농도 불순물영역의 폭과, 제2의 저농도 불순물영역의 폭이 동일하다는 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제2의 도전층과 상기 제3의 도전층은, 동일한 재료인 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제1의 도전층과 상기 제2의 도전층은, 다른 재료인 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제1의 도전층은, 제1의 채널 형성 영역의 폭과, 제2의 채널 형성 영역의 폭과, 중간 불순물영역의 폭과 제1의 저농도 불순물영역의 폭과, 제2의 저농도 불순물영역의 폭을 합한 폭을 가지는 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제2의 도전층의 폭은, 제1의 채널 형성 영역의 폭과 동일한 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제3의 도전층의 폭은, 제2의 채널 형성 영역 의 폭과 동일한 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제1의 도전층의 막 두께는, 상기 제2의 도전층 및 상기 제3의 도전층보다 얇은 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 한 쌍의 고농도 불순물영역은, 제1의 도전층의 외측에 위치하는 것을 하나의 특징으로 한다.
또한 상기 구조를 실현하기 위해서, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 게이트 전극형성용 포토리소그래피 공정에 적용해서 복잡한 게이트 전극을 형성하는 제조 공정도 본 발명의 하나다. 또한 포토마스크 또는 레티클에 해상도 한계 이하의 슬릿을 설치해서 복잡한 형상을 가지는 게이트 전극을 형성해도 된다. 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용하면 복잡한 게이트 전극을 공정 수를 늘리지 않고 형성할 수 있다. 본 발명은 간략하고 제조 비용을 저감하기 위한 반도체 장치의 제조 공정을 제공한다.
본 발명의 제조 공정에 관한 구성은, 반도체층 위에 절연막을 형성하고, 상기 절연막 위에 제1의 도전막을 형성하고, 상기 제1의 도전막 위에 제2의 도전막을 형성하고, 상기 반도체층 위쪽의 제2의 도전막 위에 양단부 및 중앙부에 막 두께의 얇은 레지스트 패턴을 형성하고, 에칭을 행해서 반도체층 위쪽에 제1의 폭을 가지는 제1의 도전층과, 제1의 도전층 위에 서로 이간 배치된 제2의 도전층 및 제3의 도전층을 형성하고, 상기 제1의 도전층을 마스크로 해서 상기 반도체층에 불순물원 소를 첨가해서 제1의 도전층의 외측에 위치하는 반도체층에 한 쌍의 고농도 불순물영역을 형성하고, 상기 제2의 도전층 및 상기 제3의 도전층을 마스크로 해서 상기 반도체층에 불순물원소를 첨가해서 제1의 도전층과 겹치는 반도체층에 저농도 불순물영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
또한 상기 구성에 있어서, 제1의 도전층은, 제1의 도전막을 에칭함으로써 형성되고, 제2의 도전층 및 제3의 도전층은 제2의 도전막을 에칭함으로써 형성되는 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 제1의 도전층의 폭은, 제2의 도전층의 폭과 제3의 도전층의 폭의 합보다도 넓은 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 레지스트 패턴은, 회절격자 패턴, 또는 반투막을 가지는 포토마스크 또는 레티클을 사용해서 형성하는 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제1의 도전층, 상기 제2의 도전층, 및 상기 제3의 도전층은, 게이트 전극인 것을 하나의 특징으로 한다.
또한 본 발명은 게이트 전극을 형성하는 데 한정되지 않고, 반도체 집적회로에 쓰이는 다양한 배선과 전극에 적용할 수 있다. 예를 들면, 회절격자 패턴, 또는 반투막을 가지는 포토마스크 또는 레티클을 사용해서 공정 수를 늘리지 않고 복잡한 형상을 가진 소스 전극, 드레인 배선, 연결 전극 등을 제조할 수 있다. 물론 회절 격자 패턴이나 반투막을 가지는 포토마스크나 레티클을 다수의 공정에 사용하여, 반도체 집적회로에 쓰이는 다양한 배선과 전극을 형성할 수 있다.
본 발명의 하나의 특징은 회절 격자 패턴이나 반투막을 가지는 포토마스크나 레티클을 투명 도전막(화소 전극이나 발광소자의 애노드 또는 캐소드)과 박막 트랜지스터 사이에서 전극을 접속하는 데 사용하는 것이며, 본 발명의 반도체 장치 제조에 관한 공정의 또 다른 특징은 반도체층을 덮는 절연막을 형성하고, 상기 절연막 위에 제1의 도전막, 제2의 도전막, 및 제3의 도전막을 적층형성하고, 제3의 도전막 위에 부분적으로 막 두께가 다른 레지스트 패턴을 형성하고, 에칭을 행하여 제1의 도전막, 제2의 도전막, 및 제3의 도전막이 적층 된 부분과, 제1의 도전막의 단층의 부분을 가지는 전극을 형성하고, 상기 절연막 위에, 제1의 도전층의 단층의 부분 윗면에 접해서 겹치는 투명 도전막을 형성하는 단계를 포함한다.
또한 상기 구성에 있어서, 상기 레지스트 패턴은, 회절격자 패턴, 또는 반투막을 가지는 포토마스크 또는 레티클을 사용해서 형성하는 것을 하나의 특징으로 한다. 예를 들면, 회절격자 패턴, 또는 반투막을 가지는 포토마스크 또는 레티클을 사용해서 복잡한 전극을 형성할 수 있다. 전극으로서, 연결 전극은 세 개의 층을 가지고, 최하층인 제1의 도전층의 단층의 부분에만 접해서 겹치는 투명 도전막을 형성할 수 있다.
또한 상기 구성에 있어서, 상기 부분적으로 막 두께가 다른 레지스트 패턴은, 제1의 막 두께를 가지는 부위와, 제1의 막보다 얇은 제2의 막 두께를 가지는 부위를 가지고, 제2의 막 두께를 가지는 부위는, 레지스트 패턴의 선단부인 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제1의 도전막은, 상기 절연막에 형성된 컨택 트 홀을 통해서 반도체층의 일부에 접해 있는 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제1의 도전막은, 고융점 금속단체 또는 고융점 금속화합물인 것을 하나의 특징으로 한다. 투명 도전막은 상기 투명 도전막에 접하는 금속 재료의 형태에 따라 높은 컨택 저항을 가질 수 있다. 예를 들면, 알루미늄과 ITO는 갈바닉 부식을 일으켜 컨택 저항을 증가시킨다. 연결 전극의 제1, 제2층이 각각 고융점 금속과 알루미늄이면, ITO는 알루미늄과 접촉하지 않고 최하층인 고융점 금속에 연결될 수 있다.
또한 상기 구성에 있어서, 상기 제2의 도전막은, 알루미늄 단체 또는 알루미늄 합금인 것을 하나의 특징으로 한다.
또한 상기 구성에 있어서, 상기 제3의 도전막은, 고융점 금속단체 또는 고융점 금속화합물인 것을 하나의 특징으로 한다.
또한 트랜지스터의 활성층이 되는 반도체층은, 결정구조를 포함하는 반도체막에 의해 형성된다. 다시 말해, 단결정 반도체막이라도 좋고, 다결정 반도체막이나 미결정 반도체막이라도 좋다.
또한 트랜지스터의 활성층이 되는 반도체층으로서 반도체기판을 사용할 수도 있다. 반도체기판은, 단결정 실리콘 기판 또는 화합물 반도체기판이며, 대표적으로는, n형 또는 p형의 단결정 실리콘 기판, GaAs기판, InP기판, GaN기판, SiC기판, 사파이어 기판, 또는 ZnSe기판이다. 반도체기판을 사용할 경우, 기판의 주면(소자형성면 또는 회로 형성면)의 제1의 소자형성 영역에 n형 웰을, 제2의 소자형성 영역에 p형 웰을 각각 선택적으로 형성한다. 그리고, 복수의 소자형성 영역을 구획하 기 위한 소자분리 영역이 되는 필드 산화막을 형성한다. 필드 산화막은 두꺼운 열산화막이며, 공지의 LOCOS법으로 형성할 수 있다. 또한, 소자분리법은, LOCOS법에 한정되지 않고, 예를 들면 소자분리 영역은 트렌치 분리법을 이용해서 트렌치 구조를 가져도 된다. 또는 LOCOS 구조와 트렌치 구조의 조합이어도 된다. 다음으로, 실리콘 기판의 표면을, 예를 들면 열산화 시킴으로써 게이트 절연막을 형성한다. 게이트 절연막은, CVD법을 이용해서 형성해도 되고, 산화질화규소막이나 산화규소막이나 질화규소막이나 그것들의 적층막을 사용할 수 있다.
EL을 사용한 발광소자는 표시장치 등에 쓰이고, 전형적으로 루미네선스 재료가 유기 화합물이냐 무기 화합물이냐에 따라 분류되는데, 전자는 유기 EL소자, 후자는 무기 EL소자라 불린다. 본 발명에 따른 반도체 장치를 사용해서, 유기 EL소자와 무기 EL소자 중 어느 것을 이용해도 발광 표시장치를 제조할 수 있다.
무기 EL소자는 분산형 무기 EL소자와 박막형 무기 EL소자로 분류된다. 전자는 루미네선스 재료의 입자가 바인더에 분산하는 EL층을 가지는 반면, 후자는 루미네선스 재료의 박막으로 구성된 EL층을 가진다는 차이가 있다. 그러나 고전기장에서 가속된 전자를 얻는다는 것은 동일하다. 루미네선스를 얻는 방식으로서, 도너 준위와 억셉터 준위를 이용한 도너-억셉터 재결합 루미네선스와 금속 이온의 내측 쉘 전자 천이를 이용한 국부 루미네선스가 있다. 일반적으로 분산형 무기 EL소자는 도너-억셉터 재결합 루미네선스를 생산하고 박막 무기 EL소자는 국부 루미네선스를 생산한다.
또한, 본 명세서에서는, EL소자의 양극과 음극 간에 형성된 모든 층을 유기 발광층이라고 정의한다. 유기발광층에는 구체적으로, 발광층, 정공주입층, 전자주입층, 정공수송층, 전자수송층 등이 포함된다. 기본적으로 EL소자는, 양극, 발광층, 음극이 차례로적으로 적층된 구조를 가지고, 이 구조뿐만 아니라, 양극, 정공주입층, 발광층, 음극의 순으로 적층한 구조나, 양극, 정공주입층, 발광층, 전자수송층, 음극의 순으로 적층한 구조를 가진 것도 있다.
EL소자는 전기장을 가함으로써 발생하는 루미네선스(Electroluminescence)가 얻어지는 유기 화합물(유기발광 재료)을 포함하는 층(이하, 유기발광층이라 한다)과, 양극과, 음극을 가진다. 유기 화합물에 있어서의 루미네선스에는, 단일항 여기상태로부터 기저상태에 되돌아올 때의 발광(형광)과 삼중항 여기상태로부터 기저상태에 되돌아올 때의 발광(인광)이 있다. 본 발명의 발광 장치는, 전술한 발광 중, 어느 한쪽의 발광을 사용해도 되고, 양쪽의 발광을 사용해도 된다.
이하, 본 발명의 실시예에 대해서 도면을 참조해서 상세하게 설명한다. 본 발명은 이하에 나타내는 실시예에 한정하지 않고, 그 요지를 일탈하지 않는 범위에서 각종 변형이 가능하다.
(실시예 1)
본 실시예는, 더블 게이트 구조의 TFT의 게이트 전극을 이온 도핑시의 마스크로서 사용하여, 불순물영역을 자기정합적으로 형성하고, 하나의 TFT에 있어서의 두 개의 채널 형성 영역의 간격을 2μm 미만으로 하기 위한 공정에 대해서 나타낸 다.
우선, 절연 표면을 가지는 기판(101) 위에 제1절연막(바탕절연막)(102)을 형성한다. 절연 표면을 가지는 기판(101)으로서는, 투광성을 가지는 기판, 예를 들면 유리 기판, 결정화 유리 기판, 혹은 플라스틱 기판을 사용할 수 있다. 나중에 형성되는 박막 트랜지스터를 톱 이미션 발광 표시장치에 적용할 경우, 또는 반사형 액정 표시장치에 적용할 경우에는 세라믹 기판, 반도체기판, 금속기판 등도 사용할 수 있다.
제1절연막(102)으로는, 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막(SiOxNy) 등의 절연막을 사용한다. 이어서, 제1절연막(102) 위에 반도체층(103)을 형성한다.
반도체층(103)은 공지의 수단(스퍼터링법, LPCVD법, 또는 플라즈마CVD법 등)에 의해 비정질구조를 가지는 반도체막을 형성하고, 가열처리에 의해 결정화된 결정성 반도체막을 형성하고, 결정성 반도체막 위에 레지스트 막을 형성한 후, 노광 및 현상을 행해서 얻어지는 제1의 레지스트 마스크를 사용해서 원하는 형상으로 패터닝 해서 형성한다.
이 반도체층(103)의 두께는 25∼80nm(바람직하게는 30∼70nm)의 두께로 형성한다. 결정질 반도체막의 재료에 한정은 없지만, 바람직하게는 실리콘 또는 실리콘 게르마늄(SiGe)합금 등으로 형성하면 된다.
상기 가열처리로서는, 가열로, 레이저조사, 레이저광 대신에 램프로부터 발진되는 빛의 조사(이하, 램프 어닐링로 표기한다), 또는 그것들을 조합해서 사용할 수 있다.
또한 니켈 등의 촉매를 첨가한 후에 상기 가열처리를 행하는 열결정화법에 의해 결정성 반도체막을 형성해도 된다. 이때, 니켈 등의 촉매를 사용한 열결정화법을 이용해서 결정화를 행해서 결정질 반도체막을 얻을 경우에는, 결정화 후에 니켈 등의 촉매를 제거하는 게터링(gettering) 처리를 행하는 것이 바람직하다.
또한 레이저 결정화법으로 결정질 반도체막을 제조할 경우에는, 연속 발진형 레이저빔(CW레이저빔)이나 펄스 발진형 레이저빔(펄스레이저빔)을 사용할 수 있다. 여기에서 사용할 수 있는 레이저빔은, Ar레이저, Kr레이저, 엑시머레이저 등의 기체레이저, 단결정의 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, GdVO4, 혹은 다결정(세라믹)의 YAG, Y203, YVO4, YAlO3, GdVO4에, 불순물로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수 종 첨가되어 있는 것을 매질로 하는 레이저, 유리레이저, 루비레이저, 아렉산드라이트레이저, Ti:사파이어레이저, 동증기 레이저 또는 금증기 레이저 중 일종 또는 복수 종으로부터 발진 되는 것을 사용할 수 있다. 이러한 레이저빔의 기본파, 및 이들 기본파의 제2고조파 내지 제4고조파의 레이저빔을 조사함으로써 입경이 큰 결정을 얻을 수 있다. 예를 들면 Nd:YVO4레이저(기본파 1064nm)의 제2고조파(532nm)나 제3고조파(355nm)를 사용할 수 있다. 이때 레이저의 에너지밀도는 0.01∼100MW/cm2 정도(바람직하게는 0.1∼10MW/cm2)가 필요하다. 그리고, 주사 속도를 10∼2000cm/sec 정도로 해서 조사한다.
또한, 단결정의 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, GdVO4, 혹은 다결정(세라믹)의 YAG, Y203, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수 종 첨가되어 있는 것을 매질로 하는 레이저, Ar이온레이저, 또는 Ti:사파이어레이저는, 연속발진을 시키는 것이 가능하다. 또한, Q 스위치 동작이나 모드 동기 등을 행함으로써 10MHz 이상의 발진 주파수로 펄스 발진을 시키는 것도 가능하다. 10MHz 이상의 발진 주파수로 레이저빔을 발진시키면, 반도체막이 레이저에 의해 용융하고나서 고화하기까지 사이에, 다음 펄스가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스레이저를 사용할 경우와 달리, 반도체막 내에서 고액 계면을 연속적으로 이동시킬 수 있으므로, 주사 방향을 향해서 연속적으로 성장한 결정립을 얻을 수 있다.
매질로서 세라믹(다결정)을 사용하면, 단시간 및 저비용으로 자유스러운 형상의 매질을 형성하는 것이 가능하다. 단결정을 사용할 경우, 통상, 직경 수 mm, 길이 수십 mm의 원기둥 모양의 매질이 이용되고 있지만, 세라믹을 사용하는 경우에는 한층 더 큰 매질을 형성할 수 있다.
발광에 직접 기여하는 매질 중의 Nd, Yb 등의 도펀트의 농도를 크게 바꿀 수는 없으므로, 농도를 증가시키는 것에 의한 레이저의 출력 향상에는 어느 정도 한계가 있다. 그렇지만, 세라믹의 경우, 단결정과 비교해서 매질의 크기를 현저하게 크게 할 수 있으므로 대폭적인 출력 향상을 기대할 수 있다.
또한, 세라믹의 경우에는, 평행육면체 형상이나 직방체 형상의 매질을 용이 하게 형성할 수 있다. 이러한 형상의 매질을 사용하여, 발진 광을 매질의 내부에서 지그재그로 진행시키면, 발진 광로를 길게 잡을 수 있다. 따라서 증폭이 커져, 큰 출력으로 발진시킬 수 있게 된다. 또한 이러한 형상의 매질로부터 출사되는 레이저빔은 출사시의 단면형상이 사각형 형상이므로, 둥근 형상의 빔과 비교하면, 선상 빔으로 정형하는 데도 유리하다. 이렇게 출사된 레이저빔을, 광학계를 사용해서 정형함으로써, 짧은 변의 길이 1mm 이하, 긴 변의 길이 수mm∼수m의 선상 빔을 용이하게 얻을 수 있게 된다. 또한 여기광을 매질에 균일하게 조사함으로써, 선상 빔은 긴 변 방향으로 에너지 분포가 균일한 것이 된다.
이 선상 빔을 반도체막에 조사함으로써, 반도체막의 전체 면을 따라 균일하게 어닐링할 수 있게 된다. 선상 빔의 양단까지 균일한 어닐링이 필요한 경우에는, 그 양단에 슬릿을 배치하여, 에너지의 쇠퇴부를 차광하는 등의 연구가 필요하다.
이렇게 하여 얻어지는 강도가 균일한 선상 빔을 사용해서 반도체막을 어닐링하고, 이 반도체막을 사용해서 전자기기를 제조하면, 그 전자기기의 특성은 양호하고 균일하다.
또한 필요에 따라 TFT의 경계치를 제어하기 위해서 미량의 불순물원소(붕소 또는 인)의 도핑을 반도체층에 대하여 행한다. 여기에서는, 디보란(B2H6)을 질량분리하지 않고 플라즈마 여기한 이온 도프법을 이용한다.
이어서, 제1의 레지스트 마스크를 제거한 후, 불산을 포함하는 에천트로 산화막을 제거함과 동시에 반도체층의 표면을 세정한다. 그리고, 반도체층을 덮는 제2절연막(게이트 절연막)(104)을 형성한다. 제2절연막(104)은 플라즈마CVD법 또는 스퍼터링법 또는 열산화법을 이용하고, 두께를 1∼200nm, 바람직하게는 20nm∼120nm으로 한다. 제2절연막(104)으로서는, 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막 등의 절연막으로 이루어진 막을 형성한다. 여기에서는, 플라즈마CVD법에 의해 115nm의 두께로 산화질화 실리콘막(조성비 Si=32％, 0=59％, N=7％, H=2％)을 형성한다.
이어서, 제1도전층(105a)과 제2도전층(106b)의 적층을 형성하고, 제2의 레지스트 마스크가 되는 마스크 패턴(107a)을 형성한다. 이상의 공정으로, 도 1a의 상태를 얻을 수 있다.
도 1a에 있어서 기판(101) 위에 제1절연막(바탕절연막)(102), 반도체층(103), 제2절연막(게이트 절연막)(104)이 형성되고, 그 위에 제1도전층(105a), 제2도전층(106a)이 형성되어 있다. 마스크 패턴(107a)은 노광 공정에 의해 포토레지스트를 사용해서 형성한다.
이때, 마스크 패턴(107a)은 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용하고, 도 1a에 나타내는 형상, 다시 말해, TFT의 채널길이를 포함하고, 기판 주평면에 수직한 면으로 절단한 단면에 있어서 중앙부 및 양단부의 막 두께가 얇은 형상으로 한다. 또한 포토마스크 또는 레티클에 해상도 한계 이하의 슬릿을 설치해서 상기 복잡한 형상을 가지는 레지스트를 형성해도 좋다. 또한 현상 후에 약 200℃로 베이킹하여 마스크 패턴(107a)을 변형시켜도 좋다.
제1도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN) 또는 몰리브 덴(Mo) 등의 고융점금속, 또는 고융점금속을 주성분으로 하는 합금 혹은 화합물을 10∼50nm의 두께로 형성한다. 또한 제2도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN) 또는 몰리브덴(Mo) 등의 고융점금속, 또는 고융점금속을 주성분으로 하는 합금 혹은 화합물로 100∼600nm의 두께로 형성한다.
제1도전층과 제2도전층을 각각 다른 도전 재료로 사용하여, 후에 행하는 에칭 공정에서 에칭 레이트의 차이가 생기도록 한다. 제1도전층으로는 TaN막을 사용하고, 제2도전층으로는 텅스텐막을 사용한다.
다음으로, 도 1b에 나타낸 바와 같이 드라이에칭에 의해 제2도전층(106a)의 에칭을 행한다. 에칭 가스로는, CF4, SF6, Cl2, 02을 사용한다. 에칭 속도의 향상을 위해 ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 사용한 드라이에칭 장치를 사용한다. 또한 마스크 패턴(107a)에 근거하는 가공 형상에 있어서, 단부 혹은 측벽부를 테이퍼 형상으로 가공하기 위해서는, 기판 측에 음의 바이어스 전압을 인가한다.
레지스트로 형성한 마스크 패턴(107a)은 전계에서 가속된 이온에 의해 스퍼터되어, 이간 배치된 마스크 패턴(107b)이 된다.
다음으로, 도 1c에 나타낸 바와 같이 에칭 가스를 CF4, Cl2로 바꾸어서 제1도전층인 질화 탄탈의 에칭을 행한다.
이렇게 해서 도 1c에 나타낸 바와 같이 제2절연막(104) 위에 제1도전층(105b), 제2도전층(106b)으로 된 제1의 도전 적층 패턴이 형성된다. 단부에 있어 서의 테이퍼 형상이 기판(101)의 표면과 이루는 각도는 10∼30도로 한다. 이 각도는 주로 제2도전층의 막 두께와의 관계로 결정되지만, 이 테이퍼부가 차지하는 길이를 개략 0.2∼1.5μm, 바람직하게는 0.5∼1μm이 되도록 한다.
이어서, 에칭 가스에 BCl3, Cl2, 02을 사용하여, 제2도전층(106b)을 마스크 패턴(107b)에 근거하여 선택적으로 에칭한다. 레지스트로 형성한 마스크 패턴(107b)은 전계에서 가속된 이온에 의해 스퍼터되어, 한층 더 사이즈가 축소된 마스크 패턴(107c)이 된다. 여기에서의 에칭에 있어서, 기판 측에 인가하는 바이어스 전압을 낮게 해서 제1도전층(105b)은 잔존하게 한다. 제2도전층과 제3도전층(106c)의 단부는 제1도전층(105b)보다도 내측으로 후퇴하고, 후술하는 바와 같이 그 후퇴량으로 Lov(a lower-concentration impurity region overlapped with a gate electrode)의 길이가 결정된다. 이렇게 해서 제1도전층(105b), 제2도전층, 제3도전층(106c)으로 이루어진 제2의 도전 적층 패턴이 형성된다(도 1d).
이어서, 반도체층(103)에 일도전형 불순물을 첨가한다. 제2의 도전 적층 패턴을 사용해서 자기정합적으로 LDD나 소스 영역이나 드레인 영역을 형성할 수 있다.
도 2a는 게이트 전극과 오버랩하는 LDD영역을 형성하기 위한 도핑 처리이며, 제2도전층이나 제3도전층이 적층되어 있지 않은 제1도전층(105b)의 영역을 투과시켜서, 일도전형 불순물의 이온을 제1도전층(105b)의 하방에 위치하는 반도체층(103)에 첨가해서 제1농도의 일도전형 불순물영역(108a, 108b, 109)을 형성한다. 여기에서는, 일도전형 불순물의 이온으로서 인(또는 As)을 사용하여, n채널형 TFT 를 제조한다.
제2절연층이나 제1도전층의 막 두께에도 의존하지만, 이 경우에는 50kV 이상의 가속 전압을 필요로 한다. 제1농도의 일도전형 불순물영역(108a, 108b, 109)의 불순물영역의 불순물 농도는 LDD영역을 전제로 하여 1×1016∼5×1018 atoms/cm3(SIMS측정에서의 피크치)로 한다.
상기 도핑 처리시, 제2도전층이나 제3도전층(106c)과 겹치는 위치의 반도체층 부분은, 일도전형 불순물의 이온은 첨가되지 않는 영역이 되고, 후에 형성되는 TFT의 채널 형성 영역으로서 기능 하는 부분이 된다. 일도전형 불순물의 이온이 첨가되지 않는 영역은 반도체층에 복수, 여기에서는 두 개 형성된다. 본 명세서에서는, 이 복수 개 영역(채널 형성 영역), 여기에서는 복수의 영역에 끼워지는 일도전형 불순물영역을 중간 불순물영역(109)이라고 부른다.
도 2b는 게이트 전극의 외측에 위치하는 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리이며, 제2의 도전 적층 패턴을 마스크로 해서 일도전형 불순물의 이온을 반도체층(103)에 첨가해서 제2농도의 일도전형 불순물영역(110, 111)을 형성한다. 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리는 가속 전압을 30kV 이하로 하여 실행한다. 제2농도의 일도전형 불순물영역(110)의 불순물 농도는 1×1019∼5×1021 atoms/cm3(SIMS측정에서의 피크치)로 한다.
도핑의 순서는 상기 순서로 특별히 한정되지 않고, 먼저 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리를 우선 행한 후, LDD영역을 형성하기 위한 도 핑 처리를 행해도 된다. 또한 여기에서는 도핑 처리를 2회에 나누어서 다른 농도의 불순물영역을 형성하지만, 처리 조건을 조절해서 1회의 도핑 처리로 다른 농도의 불순물영역를 형성해도 된다.
이어서, 질화규소를 사용하는 제3절연막(112)을 형성한다. 그리고, 반도체층에 첨가된 불순물원소의 활성화 및 수소화를 행한다.
계속해서, 투광성을 가지는 무기재료(산화 실리콘, 질화 실리콘, 산화질화 실리콘 등) 또는, 저유전율의 유기 화합물재료(감광성 또는 비감광성의 유기수지재료)를 사용해서 제4절연막(113)을 형성한다. 또한 실록산을 포함하는 재료를 사용해서 제4절연막을 형성해도 된다. 이때, 실록산은 실리콘(Si)과 산소(0)와의 결합에 의해 골격구조가 구성되는 재료이며, 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 치환기로서, 플루오로기를 사용해도 된다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용해도 된다.
계속해서, 제3의 포토마스크를 사용해서 레지스트로 된 마스크를 형성하고, 층간 절연막으로 기능 하는 제3절연막(112), 및 제4절연막(113), 및 게이트 절연막으로 기능 하는 제2절연막(104)을 선택적으로 에칭해서 컨택트 홀을 형성한다. 그리고, 레지스트로 된 마스크를 제거한다.
이어서, 스퍼터링법으로 금속적층막을 성막한 후, 제4의 포토마스크를 사용해서 레지스트로 된 마스크를 형성하고, 선택적으로 금속적층막을 에칭하여, 반도체층에 접하는 소스 전극(114)과 드레인 전극(115)을 형성한다.
TFT의 소스 전극(114) 또는 드레인 전극(115)과 동시에 접속 전극(복수의 TFT 사이를 전기적으로 접속하는 전극)이나 단자 전극(외부전원과 접속하기 위한 전극)도 제4절연막(113) 위에 형성할 수 있다. 그리고, 레지스트로 된 마스크를 제거한다. 금속적층막은 막 두께 100nm의 Ti막과, 막 두께 350nm의 Si를 미량 포함하는 Al막과, 막 두께 100nm의 Ti막의 3층 적층으로 한다. 금속적층막은 같은 금속 스퍼터 장치 내에서 연속으로 형성하는 것이 바람직하다.
이상의 공정으로, 도 2c에 나타낸 멀티 게이트 구조인 톱 게이트형 TFT가 완성된다.
이상과 같이, 본 실시예는, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크를 사용해서 노광함으로써, 복잡한 형상을 가지는 마스크 패턴(107a)을 형성하고, 마스크 패턴(107a)을 사용한 에칭에 의해 제2의 도전 적층 패턴을 얻어서 게이트 전극으로 한다. 본 발명에 의해, 반도체층과 겹치는 두 개의 제2도전층의 간격을 좁힐 수 있고, 결과적으로 두 개의 채널 형성 영역의 간격을 좁힐 수 있다. 또한 중간 불순물영역의 폭(채널 길이 방향의 폭)을 짧게 할 수 있다. 따라서, 멀티 게이트 구조인 톱 게이트형 TFT의 점유 면적을 축소할 수 있다.
도 2c에 나타낸 더블 구조 TFT에 있어서, 예를 들면 채널길이 L을 2μm, LDD 영역의 폭을 0.7μm, 두 개의 제2도전층의 간격, 즉 두 개의 채널 형성 영역 사이 간격을 0.7μm로 할 수 있다. 따라서, 더블 구조 TFT의 게이트 전극 폭, 즉 제2의 도전 적층 패턴의 폭(채널길이 방향의 폭)을 6.1μm(0.7μm+2μm+0.7μm+2μm+0.7 μm)로 할 수 있다.
회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 사용하지 않고 일반적인 노광을 사용했을 경우, 더블 게이트 구조의 TFT를 제조하는 경우에는, 노광 한계에 의해 두 개의 채널 형성 영역의 간격을 2μm 미만으로 하는 것은 곤란했다.
따라서, 핫 캐리어 열화에 대한 수명시간을 연장하기 위해서, TFT의 게이트 전극과 오버랩하는 LDD 영역을 형성할 수 있다.
또한 제2의 도전 적층 패턴을 마스크로 함으로써 LDD영역을 자기정합적으로 형성할 수 있다.
또한 마스크를 변경하는 것만으로, 공정 수를 늘리는 않고, 동일 기판 위에 상기 멀티 게이트 구조인 톱 게이트형 TFT와 단일 게이트 구조인 톱 게이트형 TFT를 형성할 수 있다. 따라서, 최적 구조의 트랜지스터를 할당해서 여러 가지 회로를 구성할 수 있다.
본 실시예에서는, n채널형 TFT를 사용하여 설명했지만, n형 불순물원소 대신에 p형 불순물원소를 사용함으로써 p채널형 TFT를 형성할 수 있다.
또한 동일 기판 위에 n채널형 TFT와 p채널형 TFT를 형성할 수 있고, 이들 TFT를 상보적으로 조합함으로써 CMOS 회로를 구성할 수도 있다. CMOS 회로라는 것은 적어도 하나의 n채널형 TFT와 하나의 p채널형 TFT를 가지는 회로(인버터 회로, NAND회로, AND회로, NOR회로, OR회로, 시프트 레지스터 회로, 샘플링 회로, D/A컨버터 회로, A/D컨버터 회로, 래치 회로, 버퍼 회로 등)를 가리킨다. 덧붙여, 이들 CMOS 회로를 조합함으로써 SRAM이나 DRAM 등의 메모리 소자나 그 밖의 소자를 기판 위에 구성할 수 있다. 또한 여러 가지의 소자나 회로를 집적해서 CPU를 기판 위에 구성하는 것도 가능하다.
(실시예 2)
본 실시예에서는 실시예 1의 패터닝 방법을 이용하여, 동일 기판 위에 다른 구조의 TFT를 제조한 예를 도 3을 이용하여 설명한다.
도 3은 기판(201) 및 제1절연막(바탕절연막)(202) 위에, 단일 게이트 구조의 n채널형 TFT 및 더블 게이트 구조의 n채널형 TFT가 형성된 예를 게시하고 있다. 도 3에 있어서, 단일 게이트 구조의 n채널형 TFT는, 제1도전층(210) 및 제2도전층(211)을 게이트 전극으로 가지며, 반도체층은 불순물영역(220), 불순물영역(222), 채널 형성 영역(221)을 가지고 있다. 불순물영역(220) 및 불순물영역(222)은 n형 도전성을 부여하는 불순물원소를 첨가하고, 소스 전극(212)과 드레인 전극(213)이 접속되어 있다. 단일 게이트 구조의 n채널형 TFT의 게이트 전극은 단일 게이트이며, 더블 게이트 구조의 n채널형 TFT보다 제1도전층(210) 및 제2도전층(211)의 폭이 넓고 채널 길이도 길다.
또한 도 3에 있어서, 더블 게이트 구조의 n채널형 TFT는 제1도전층(250), 제2도전층(251), 및 제2도전층(252)을 게이트 전극으로 가지고 있고, 반도체층은 불순물영역(260), 중간 불순물영역(262), 불순물영역(264), 채널 형성 영역(261), 및 채널 형성 영역(263)을 가지고 있다. 불순물영역(260), 중간 불순물영역(262), 및 불순물영역(264)에는 n형 도전성을 부여하는 불순물원소를 첨가하고, 불순물영 역(260), 및 불순물영역(264)에는 소스 전극(253), 또는 드레인 전극(254)이 접속되어 있다. 더블 게이트 구조의 n채널형 TFT에 있어서의 게이트 전극은, 제1도전층(250) 위에 제2도전층(251), 및 제2도전층(252)이 인접해서 설정되는 구조다. 또한 도 3에 있어서, 반도체층을 덮도록 제2절연막(게이트 절연막)(206)이 설정되고, 게이트 전극층을 덮도록 제3절연막(204), 및 제4절연막(205)이 설치된다. 제1도전층(210)으로 덮여있는 불순물영역(220) 부분은 저농도 불순물영역이며, LDD영역으로 기능 한다. 마찬가지로, 제1도전층(210)으로 덮여있는 불순물영역(222) 부분은 저농도 불순물영역이다. 제1도전층(250)으로 덮인 불순물영역(260, 264) 부분은 저농도 불순물영역이다. 또한 중간 불순물영역(262)은 저농도 불순물영역이다.
본 실시예는 실시예 1과 자유롭게 조합할 수 있다.
(실시예 3)
본 실시예에서는, 실시예 1의 패터닝 방법을 이용하여, 동일 기판 위에 다른 구조의 TFT를 제조한 예를 도 4를 이용하여 설명한다.
도 4는 기판(301) 및 제1절연막(바탕절연막)(302) 위에, 2종류의 더블 게이트 구조의 n채널형 TFT가 형성된 예를 게시하고 있다. 도 4에 있어서, 제1의 더블 게이트 구조의 n채널형 TFT는, 제1도전층(310), 제1의 도전층(311), 제2도전층(312), 및 제2의 도전층(313)을, 게이트 전극으로서 가지고, 반도체층은 불순물영역(320), 다른 농도 불순물영역을 포함하는 중간 불순물영역(322), 불순물영역(324), 채널 형성 영역(321), 채널 형성 영역(323)을 가지고 있다. 불순물영역(320), 중간 불순물영역(322), 및 불순물영역(324)은 n형 도전성을 부여하는 불 순물원소로 첨가되고, 불순물영역(320), 및 불순물영역(324)에는 소스 전극(314), 또는 드레인 전극(315)이 접속되어 있다. 제1의 더블 게이트 구조의 n채널형 TFT에 있어서의 게이트 전극은, 제1도전층(310) 위에 제2도전층(312), 제1도전층(311) 위에 제2도전층(313)이 각각 적층으로 설정되는 구조다.
또한 도 4에 있어서, 제2의 더블 게이트 구조의 n채널형 TFT는, 제1도전층(350), 제2도전층(351), 및 제2도전층(352)을, 게이트 전극으로서 가지고 있고, 반도체층은 불순물영역(360), 중간 불순물영역(362), 불순물영역(364), 채널 형성 영역(361), 및 채널 형성 영역(363)을 가지고 있다. 불순물영역(360), 중간 불순물영역(362), 및 불순물영역(364)에는 n형 도전성을 부여하는 불순물원소를 첨가하고, 불순물영역(360), 및 불순물영역(364)에는 소스 전극(353), 또는 드레인 전극(354)이 접속되어 있다. 제2의 더블 게이트 구조의 n채널형 TFT에 있어서의 게이트 전극은, 제1도전층(350) 위에 제2도전층(351), 및 제2도전층(352)이 인접해서 설정되는 구조다. 또한 도 4에 있어서, 반도체층을 덮도록 제2절연막(게이트 절연막)(306)이 설치되고, 게이트 전극층을 덮도록 제3절연막(304), 및 제4절연막(305)이 설치된다. 제1도전층(310)으로 덮여있는 채널 형성 영역(321)과 불순물영역(320) 사이 부분은 저농도 불순물영역이고 LDD영역으로 기능 한다. 제1도전층(310)으로 덮여있는 중간 불순물영역(322)의 양단은 저농도 불순물영역이다. 제1도전층(311)으로 덮여있는 채널 형성 영역(323)과 불순물영역(324) 사이 영역은 저농도 불순물영역이다. 제1도전층(350)으로 덮여있는 채널 형성 영역(361)과 불순물영역(360) 사이 영역은 저농도 불순물영역이다. 제1도전층(350)으로 덮여있는 채널 형성 영역(363)과 불순물영역(364) 사이 영역은 저농도 불순물영역이다. 또한 중간 불순물영역(362)은 저농도 불순물영역이다. 이들 다른 구조를 가지는 두 형태의 TFT는 게이트 전극을 만드는 데 다른 마스크 패턴을 사용하여 제조할 수 있다.
본 실시예는 실시예 1 또는 실시예 2과 자유롭게 조합할 수 있다.
(실시예 4)
본 실시예에서는, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 노광 마스크에 대해서 도 5a 내지 5d를 이용하여 설명한다.
도 5a는 노광 마스크의 일부를 확대한 평면도다. 또한 도 5a에 대응하는 노광 마스크의 일부의 단면도를 도 5b에 나타낸다. 도 5b에는 노광 마스크와, 레지스트가 전체 면에 도포 형성된 기판을 대응시켜서 도시하고 있다.
도 5b에서 도 1a과 동일한 부위는 동일한 부호를 사용하여 설명한다.
도 5a에 있어서, 노광 마스크에는 Cr 등의 금속막으로 이루어진 차광부(401a, 401b)와, 보조 패턴으로서, 반투막이 설정된 부분(402)이 설치되어 있다. 차광부(401a)의 폭은 t1로 나타내고, 차광부(401b)의 폭은 t2로 나타내고, 반투막이 설정된 부분(402)의 폭은 S1로 나타낸다. 차광부(401b)와 차광부(401b)와의 간격은 S1이라고도 할 수 있다.
도 5b에 있어서, 노광 마스크에는 투광성 베이스(400)에 MoSiN으로 된 반투막(402)을 설치하고, 반투막(402)과 적층 하도록 Cr 등의 금속막으로 된 차광부(401a, 401b)를 설치한다.
도 5a 및 도 5b에 나타내는 노광 마스크를 사용해서 레지스트 막의 노광을 행하면, 도 5b에 나타낸 바와 같이 비노광 영역(403a)와 노광 영역(403b)이 형성된다. 노광시에는 빛의 차광부 유입이나 반투막 통과에 의해 도 5b에 나타내는 노광 영역(403b)이 형성된다.
이어서, 현상을 행하면, 노광 영역(403b)이 제거되고, 비노광 영역(403a)이 잔존한다. 도 1a에 나타내는 레지스트 패턴(107a)은 필요시 가열공정으로 얻을 수 있다.
또한 다른 노광 마스크의 예로서, 복수의 슬릿을 가지는 회절격자 패턴(412)을 차광부(401b)와 차광부(401b) 사이에 설치한 노광 마스크의 평면도를 도 5c에 나타낸다. 도 5c에 나타내는 노광 마스크를 사용해도 마찬가지로 비노광 영역(403a)이 잔존한다. 이어, 도 1a에 나타내는 레지스트 패턴(107a)이 가열에 의해 얻어진다.
또한 다른 노광 마스크의 예로서, 차광부(401a)와 차광부(401b) 사이에 노광 한계 이하의 간격을 설치한 노광 마스크의 평면도를 도 5d에 나타낸다. 예를 들면 tl을 6μm, t2를 6μm, S1을 1μm로 한 노광 마스크를 사용해서 최적의 노광 조건으로 노광한 후, 실시예 1의 제조 공정에 따르면, 2개의 채널 형성 영역의 간격이 2μm 미만인 더블 게이트 구조의 TFT를 제조할 수 있다. 도 5d에 나타내는 노광 마스크를 사용해도 마찬가지로 비노광 영역(403a)이 잔존한다. 이어, 가열에 의해 도 1a에 나타내는 레지스트 패턴(107a)이 얻어진다.
본 실시예는 실시예 1, 실시예 2, 또는 실시예 3과 자유롭게 조합할 수 있 다.
(실시예 5)
본 실시예에서는 세 개의 채널 형성 영역을 가지는 멀티 게이트 구조의 TFT를 제조하는 예를 도 6a, 6b, 도 7a, 7b를 이용하여 설명한다.
실시예 4에 나타낸 노광 마스크를 적용하여, 막 두께가 다른 부분에 비해 두꺼운 부분을 3개소 갖는 레지스트 패턴을 형성하고, 그 단면사진을 도 6a에 나타냈다. 또한 완만한 표면으로 하기 위해서, 200℃로 가열했다. 이 가열 후의 단면사진을 도 6b에 나타낸다.
도 6a 또는 6b에 나타내는 레지스트 패턴을 사용하여, 실시예 1에 나타내는 제1도전층과 제2도전층의 적층을 패터닝해서 세 개의 채널 형성 영역을 가지는 멀티 게이트 구조의 TFT의 게이트 전극을 제조할 수 있다.
도 7a에 도 6a에 해당하는 공정단면도를 나타낸다. 이때, 도 7a에 있어서, 도 6a와 동일한 부위에는 동일한 부호를 사용하여 설명한다.
도 7a에 있어서 기판(101) 위에 제1절연막(바탕절연막)(102), 반도체층(103), 제2절연막(게이트 절연막)(104)이 형성되고, 그 위에 제1도전층(105a), 제2도전층(106a)이 형성되어 있다. 마스크 패턴(501)은 노광 공정에 의해 포토레지스트를 사용해서 형성한다. 마스크 패턴(501)은 막 두께가 다른 부분에 비해 두꺼운 부분을 3개소 가지고, 한가운데 부분의 길이가 다른 부분보다 길다. 따라서, 이 마스크 패턴으로 에칭되는 제2도전층은 폭이 다르고, 결과적으로 채널길이가 다른 세 개의 채널 형성 영역을 가지는 멀티 게이트 구조의 TFT가 된다.
또한, 마스크 패턴(501)은, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용하여, 도 7a에 나타내는 형상으로 할 수 있다. 마스크 패턴은 필요시 가열공정에 의해 도 6b에 나타낸 바와 같이 완만한 표면으로 할 수 있다.
이후의 공정을 실시예 1 와 마찬가지로 진행하면, 도 7b에 나타낸 세 개의 채널 형성 영역을 가지는 멀티 게이트 구조의 TFT가 완성된다.
도 7b에 있어서, 멀티 게이트 구조의 TFT는, 제1도전층(502), 제2도전층(503), 제3도전층(504), 제4도전층(505)을 게이트 전극으로서 가지고 있다. 또한 반도체층은, 중간 불순물영역(509)을 2개소에 구비하고, 제1농도의 일도전형 불순물영역(508a, 508b), 제2농도의 일도전형 불순물영역(510, 511)을 가지고 있다. 또한 도 7b에 있어서, 반도체층을 덮도록 제3절연막(512), 및 제4절연막(513)이 설치된다. 또한 멀티 게이트 구조의 TFT는, 소스 전극(514)과 드레인 전극(515)을 가지고 있다.
또한 노광 마스크를 변경하는 것만으로, 동일 기판 위에 도 7b의 구조를 가지는 TFT와 도 2c의 구조를 가지는 TFT를 공정 수를 늘리는 않고 형성할 수 있다.
본 실시예는 실시예 1, 실시예 2, 실시예 3, 또는 실시예 4와 자유롭게 조합할 수 있다.
(실시예 6)
본 실시예에서는, 액티브 매트릭스형 발광 장치의 구조에 대해서, 도 8, 도 9, 도 10, 도 11, 도 12a 및 12b를 이용해서 제조 방법과 함께, 이하에 설명한다.
우선, 기판(610) 위에 바탕절연막을 형성한다. 기판(610) 측을 표시면으로 해서 발광을 추출할 경우, 기판(610)으로는 광 투과성을 가지는 유리 기판이나 석영기판을 사용할 수 있다. 또한 처리 온도를 견디어낼 수 있는 내열성을 가지는 광 투과성의 플라스틱 기판을 사용할 수도 있다. 또한 기판(610) 측과는 반대의 면을 표시면으로 해서 발광을 추출할 경우, 전술한 기판 이외에 실리콘 기판, 금속기판 또는 스테인레스 기판의 표면에 절연막을 형성한 것을 사용해도 된다. 여기에서는 기판(610)으로 유리 기판을 사용한다. 이때, 유리 기판의 굴절률은 약 1.55다.
바탕절연막(611)으로는, 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막 등의 절연막으로 이루어진 바탕막을 형성한다. 여기에서는 바탕막으로서 단층 구조를 사용한 예를 들었다. 그러나, 상기 절연막을 2층 이상 적층 시킨 구조로 해도 된다. 또한, 기판의 요철이나, 기판으로부터의 불순물확산이 문제가 안 된다면, 특별히 바탕절연막을 형성하지 않아도 된다.
이어서, 바탕절연막(611) 위에 반도체층을 형성한다. 반도체층은, 비정질 구조를 가지는 반도체막을 공지의 수단(스퍼터링법, LPCVD법, 또는 플라즈마CVD법 등)에 의해 성막한 후, 공지의 결정화 처리(레이저 결정화법, 열결정화법, 또는 니켈 등의 촉매를 사용한 열결정화법 등)로 얻어지는 결정질 반도체막을 제1의 포토마스크를 사용해서 원하는 형상으로 패터닝 하여, 반도체층을 형성한다. 이때, 플라즈마CVD법을 이용하면, 바탕절연막과, 비정질구조를 가지는 반도체막을 대기에 노출하지 않고 연속적으로 적층할 수 있다. 이 반도체막은 25∼80nm(바람직하게는 30∼70nm)의 두께로 형성한다. 결정질 반도체막의 재료에 한정은 없지만, 바람직하 게는 실리콘 또는 실리콘 게르마늄(SiGe)합금 등으로 형성하면 좋다.
계속해서 레지스트 마스크를 제거한다. 이어서, 필요에 따라 TFT의 경계치를 제어하기 위해서, 미량의 불순물원소(붕소 또는 인)의 도핑을 반도체층에 대하여 행한다. 여기에서는, 디보란(B2H6)을 질량 분리하지 않고 플라즈마 여기한 이온 도프법을 이용한다.
이어, 불산을 포함하는 에천트로 반도체층 표면의 산화막을 제거함과 동시에 반도체층의 표면을 세정한다.
그리고, 반도체층을 덮는 절연막을 형성한다. 절연막은 플라즈마CVD법 또는 스퍼터링법을 이용하여, 두께 1∼200nm로 형성한다. 바람직하게는 10nm∼50nm로 얇게 해서 실리콘을 포함하는 절연막의 단층 또는 적층구조로 형성한 후에 마이크로파에 의한 플라즈마를 사용한 표면 질화처리를 행한다. 절연막은, 후에 형성되는 TFT의 게이트 절연막으로서 기능 한다.
다음으로, 절연막 위에 막 두께 20∼100nm의 제1의 도전막과, 막 두께 100∼400nm의 제2의 도전막을 적층 형성한다. 본 실시예에서는, 절연막(613) 위에 막 두께 50nm의 질화탄탈막, 막 두께 370nm의 텅스텐막을 차례로 적층 하고, 실시예 1에 나타낸 패터닝으로 각 게이트 전극 및 각 배선을 형성한다. 본 실시예에서는, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용하여, 각 게이트 전극 및 각 배선을 형성한다.
이때, 여기에서는 도전막을 TaN막과 W막의 적층으로 했지만, 특별히 한정되지 않고, Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물 재료의 적층으로 형성해도 된다. 또한 인 등의 불순물원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막을 사용해도 된다. 또한 2층 구조에 한정되지 않고, 예를 들면 막 두께 50nm의 텅스텐막, 막 두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막 두께 30nm의 질화 티타늄 막을 차례로 적층한 3층 구조로 해도 된다.
상기 제1의 도전막 및 제2의 도전막의 에칭(제1의 에칭 처리 및 제2의 에칭 처리)에는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용하는 것이 바람직하다. ICP 에칭법을 이용하고, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극온도 등)을 적절히 조절함으로써 원하는 테이퍼 형상으로 막을 에칭할 수 있다.
이어서, n형 도전성을 부여하는 불순물원소를 반도체층에 첨가하기 위해서, 게이트 전극을 마스크로 해서 전체 면에 도핑하는 제1의 도핑 처리를 한다. 제1의 도핑 처리는 이온 도프법, 혹은 이온주입법으로 할 수 있다. 이온 도프법의 조건은 도스량을 1.5×1013atoms/cm2로 하고 가속 전압을 50∼100kV로 한다. n형 도전성을 부여하는 불순물원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용한다.
계속해서, 레지스트로 이루어진 마스크를 형성한 후, 반도체에 n형 도전성을 부여하는 불순물원소를 고농도로 도프하기 위한 제2의 도핑 공정을 행한다. 마스크는, 화소부의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역과, 구동회로부의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역을 보호하기 위해서 설치한다.
제2의 도핑 공정에 있어서의 이온 도프법의 조건은 도스량을 1×1013∼5×1015/cm2로 하고 가속 전압을 60∼100keV로 한다.
그리고, 마스크를 제거한 후, 새롭게 레지스트로 된 마스크를 형성하고, 반도체에 p형 도전성을 부여하는 불순물원소(대표적으로는 붕소)를 고농도로 도프하기 위한 제3의 도핑 공정을 행한다. 마스크는 화소부의 n채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역과, 구동회로부의 n채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역을 보호하기 위해서 설치한다.
이 후, 레지스트 마스크를 제거한다. 상기 공정으로 각각의 반도체층에 n형 또는 p형 도전성을 가지는 불순물영역이 형성된다.
계속해서, 스퍼터링법, LPCVD법, 또는 플라즈마CVD법 등을 이용하여 수소를 포함하는 절연막을 성막한 후, 반도체층에 첨가된 불순물원소의 활성화 및 수소화를 행한다. 수소를 포함하는 절연막으로는 PCVD법에 의해 얻어지는 질화산화규소막(SiNO막)을 사용한다. 여기에서는, 수소를 포함하는 절연막의 막 두께는 50nm∼200nm로 한다. 또한, 결정화를 조장하는 금속 원소, 대표적으로는 니켈을 사용해서 반도체막을 결정화시켰을 경우, 활성화와 동시에 채널 형성 영역에 있어서의 금속 원소를 저감하는 게터링도 행할 수 있다. 수소를 포함하는 절연막은, 층간 절연막의 첫 번째 층이며, 산화규소를 포함한다.
이어서, 스퍼터링법, LPCVD법, 또는 플라즈마CVD법 등을 이용해서 층간 절연막의 두 번째 층이 되는 무기절연막을 형성한다. 무기절연막으로는, 산화 실리콘 막, 질화 실리콘막 또는 산화질화 실리콘막 등의 절연막의 단층 또는 적층을 사용한다. 여기에서는 무기절연막의 막 두께는 600nm∼800nm로 한다.
그리고, 포토마스크를 사용해서 레지스트로 된 마스크를 형성하고, 절연막을 선택적으로 에칭해서 컨택트 홀을 형성한다. 그리고, 레지스트로 된 마스크를 제거한다.
계속해서, 스퍼터링법에 의해 금속막을 적층한 후, 포토마스크를 사용해서 레지스트로 된 마스크를 형성하고, 선택적으로 금속적층막을 에칭하여, TFT의 소스 전극 또는 드레인 전극으로 기능 하는 전극을 형성한다. 이때, 금속적층막은 동일한 금속 스퍼터 장치 내에서 연속해서 형성한다. 그리고, 레지스트로 된 마스크를 제거한다.
이상의 공정으로, 동일 기판 위에 폴리실리콘막을 활성층으로 하는 톱 게이트형 TFT(636, 637, 638, 639)를 제조할 수 있다.
이때, 화소부에 배치되는 TFT(638)는 하나의 TFT에 복수의 채널 형성 영역을 가지는 n채널형 TFT다. TFT(638)는 더블 게이트형 TFT다. 또한 화소부에는, 후에 형성되는 발광소자와 전기적으로 접속하는 TFT(639)가 설정된다. 여기에서는, 오프 전류 저감을 위해, TFT(639)로서 더블 게이트형 p채널형 TFT를 나타냈지만, 특별히 한정되지 않고, 단일 게이트형 TFT로 해도 된다.
또한 구동회로부에 배치되는 TFT(636)는 게이트 전극과 겹치는 저농도 불순물 영역(LDD영역이라고도 한다)을 구비한 n채널형 TFT이며, TFT(637)는 p채널형 TFT다. TFT(636, 637) 둘 다 단일 게이트 구조의 TFT다. 구동회로부에서는, TFT(636)과 TFT(637)을 상보적으로 접속함으로써 CMOS회로를 구성하고, 여러 종류의 회로를 실현할 수 있다. 또한 필요시, 멀티 게이트 구조의 TFT로 할 수 있다.
이어서, 제1의 전극(623), 다시 말해, 유기발광소자의 양극(또는 음극)을 형성한다. 제1의 전극(623)으로서, 일함수가 큰 재료, 예를 들면 Ni, W, Cr, Pt, Zn, Sn, In 또는 Mo로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료, 예를 들면 TiN, TiSiXNY, WSiX, WNX, WSiXNY, NbN을 사용하고, 단층 막 또는 그것들의 적층막을 총 막 두께 100nm∼800nm의 범위로 형성한다.
구체적으로는 제1의 전극(623)으로, 투광성을 가지는 도전성 재료로 이루어지는 투명 도전막을 사용하면 되고, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물 등을 사용할 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐아연 산화물(IZO), 산화규소를 첨가한 인듐 주석 산화물(ITSO) 등도 사용할 수 있다.
또한 각 투광성을 가지는 도전성 재료의 조성비 예를 서술한다. 산화텅스텐을 포함하는 인듐 산화물의 조성비는, 산화텅스텐 1.Owt％, 인듐 산화물 99.Owt％로 할 수 있다. 산화텅스텐을 포함하는 인듐아연 산화물의 조성비는, 산화텅스텐 1.Owt％, 산화아연 0.5wt％, 인듐 산화물 98.5wt％로 할 수 있다. 산화티탄을 포함하는 인듐 산화물의 조성비는 산화티탄 1.Owt％∼5.Owt％, 인듐 산화물 99.Owt％∼95.Owt％로 할 수 있다. 인듐 주석 산화물(ITO)의 조성비는 산화 주석 10.Owt％, 인듐 산화물 90.Owt％로 할 수 있다. 인듐아연 산화물(IZO)의 조성비는, 산화아연 10.7wt％, 인듐 산화물 89.3wt％로 하면 된다. 산화티탄을 포함하는 인듐 주석 산화물의 조성비는 산화티탄 5.Owt％, 산화 주석 10.Owt％, 인듐 산화물 85.Owt％로 하면 된다. 상기 조성비는 예이며, 적절히 그 조성비의 비율을 설정할 수 있다.
계속해서, 도포법에 의해 얻어지는 절연막(예를 들면 유기 수지막)을 패터닝하여, 제1의 전극(623)의 단부를 덮는 절연물(629)(뱅크, 분리벽, 장벽, 제방 등이라고 불린다)을 형성한다.
이어서, 유기 화합물을 포함하는 층(624)을, 증착법 또는 도포법을 이용해서 형성한다.
유기 화합물을 포함하는 층(624)은, 적층이며, 유기 화합물을 포함하는 층(624)의 한 층으로서 버퍼층을 사용할 수 있다. 버퍼층은 유기 화합물과 무기화합물을 포함하는 복합재료이며, 상기 무기화합물은 상기 유기 화합물에 대하여 전자수용성을 나타낸다. 버퍼층은 유기 화합물과 무기화합물을 포함하는 복합재료이며, 상기 무기화합물은 산화티탄, 산화지르코늄, 산화하프늄, 산화바나듐, 산화니오브, 산화탄탈, 산화크롬, 산화몰리브덴, 산화텅스텐, 산화망간, 및 산화레늄으로 이루어진 군에서 선택되는 어느 하나 또는 복수를 가진다. 버퍼층은 홀 수송성을 가지는 유기 화합물과, 무기화합물을 포함하는 복합재료다.
예를 들면 제1의 전극(623)과 제2의 전극의 사이에는 유기 화합물을 포함하는 적층(버퍼층과 유기 화합물층의 적층)을 설치하는 것이 바람직하다. 버퍼층은 금속산화물(산화몰리브덴, 산화텅스텐, 산화레늄 등)과 유기 화합물(홀 수송성을 가지는 재료, 예를 들면 4, 4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(약칭: TPD), 4, 4',-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭:α-NPD), 4, 4'-비스{N-[4-(N, N-디-m-토릴아미노)페닐]-N-페닐아미노)비페닐(약칭: DNTPD), 등)을 포함하는 복합층이다. 또한 발광층으로는 예를 들면 트리스(8-퀴놀리노라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴놀리노라토)알루미늄(약칭: Almq3), α-NPD 등을 사용할 수 있다. 또한 발광층은 불순물 재료를 포함해도 되는데, 예를 들면 N, N'-디메틸퀴나크리돈(약칭:DMQd)이나, 쿠마린 6이나, 루브렌 등을 사용할 수 있다. 제1의 전극과 제2의 전극의 사이에 설치되는 적층은 저항 가열법 등의 증착법에 의해 형성할 수 있다.
버퍼층의 막 두께를 조절함으로써, 제1의 전극과 유기 화합물층 사이의 거리를 제어하여 발광 효율을 높일 수 있다. 버퍼층의 막 두께를 조절함으로써, 각 발광소자로부터의 발광 색이 선명하게 표시된 뛰어난 영상을 표시할 수 있고, 낮은 전력소비를 가지는 발광 장치를 실현할 수 있다.
이어서, 제2의 전극(625), 다시 말해, 유기발광소자의 음극(또는 양극)을 형성한다. 제2의 전극(625)으로는, MgAg, MgIn, AlLi 등의 합금, 또는 투명 도전막(ITO 등)을 사용한다.
계속해서, 증착법 또는 스퍼터링법에 의해 보호층(626)을 형성한다. 보호층(626)은 제2의 전극(625)을 보호한다. 보호층(626)을 통과시켜서 발광소자의 발광을 추출할 경우, 보호층(626)을 투명한 재료로 하는 것이 바람직하다. 또한, 필요하지 않으면 보호층(626)은 설치하지 않아도 된다.
이어서, 밀봉기판(633)을 밀봉재료(628)로 점착시켜 발광소자를 밀봉한다. 다시 말해, 발광 표시장치에서 표시영역 외주를 밀봉재료로 둘러싸서, 한 쌍의 기판으로 밀봉한다. TFT의 층간 절연막은 기판 전체 면에 설치되므로, 밀봉재료의 패턴이 층간 절연막의 바깥 둘레보다도 내측에 그려졌을 경우, 밀봉재료 패턴의 외측에 위치하는 층간 절연막의 일부로부터 수분이나 불순물이 침입할 우려가 있다. 따라서, TFT의 층간 절연막으로서 사용하는 절연막의 외주는, 밀봉재료의 패턴의 내측, 바람직하게는, 밀봉재료 패턴과 겹치도록 해서 절연막의 단부를 밀봉재료가 덮도록 한다. 이때, 밀봉재료(628)로 둘러싸인 영역에는 충전재료(627)를 충전한다. 또는, 밀봉재료(628)로 둘러싸인 영역에는 건조한 불활성가스를 충전한다.
마지막으로 FPC 632를 이방성 도전막(631)으로 공지의 방법에 의해 단자전극과 점착시킨다. 이때, 단자전극은 제1의 전극(623)과 같은 공정으로 얻어지는 투명 도전막을 최상층에 사용하는 것이 바람직하며, 상기 단자전극은 게이트 배선과 동시에 형성된 도전막 위에 투명 도전막이 형성된 구조를 가지는 전극이다.
또한 도 9는 구동회로의 평면도이며, 도 9의 쇄선 X-Y에서 절단한 단면은 도 8의 구동회로부에 대응한다.
또한 도 11은 화소부의 평면도를 나타내는데, 도 11의 쇄선 E-F에서 절단한 단면이, 도 8에 있어서의 화소부의 p채널형 TFT(639)의 단면구조에 대응한다. 또한 도 11의 쇄선 M-L에서 절단한 단면이, 도 8에 있어서의 화소부의 n채널형 TFT(638)의 단면구조에 대응한다. 이때, 도 11의 부호 680으로 나타낸 실선은, 절연물(629)의 가장자리를 나타낸다. 다만, 도 11에서는 제2도전층만을 도시할 뿐, 제1도전층은 도시하지 않는다.
또한 도 11의 쇄선 V-W으로 절단한 단면을 도 12b에 나타낸다. 도 12b에 있어서, 도 8과 동일한 부분에는 동일한 부호를 사용한다. 도 12b에 나타낸 바와 같이 제1용량(801), 제2용량(802), 제3용량(803)이 형성된다. 제1용량(801)은 게이트 절연막을 유전체로 해서, 인이 첨가된 반도체층(681, 683, 685)과, 제1도전층(686)으로 형성되는 용량이다. 또한 제2용량(802)은 게이트 전극을 유전체로 해서, 반도체층(TFT의 채널 형성 영역과 같은 불순물 농도를 가지는 반도체층(682, 684))과, 제1도전층(686)으로 형성되는 용량이다. 또한 제3용량(803)은 층간 절연막을 유전체로 해서, 제2도전층과, 전원선(699)으로 형성되는 용량이다.
용량부에 있어서는, 도 12a에 나타나 있는 바와 같은 레지스트 패턴(690)을 형성하기 위해서, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용한다. 제1도전층을 통과시켜서 인을 반도체층에 첨가함으로써, 제1용량(801)의 증대를 꾀하고 있다.
단, 도 12b에서는, 절연물(629)의 형성 직후의 단면구조를 보이고 있다.
이상의 공정에 의해, 화소부와 구동회로와 단자부를 동일 기판 위에 형성할 수 있다.
본 실시예에 있어서, 오프 전류 저감을 위해 화소부의 TFT를 더블 게이트 구조로 하고, 본 실시예 1 또는 실시예 4를 이용해서 두 개의 채널 형성 영역의 간격을 좁혀 TFT의 점유 면적을 축소한다.
또한 발광 장치에 있어서 발광 장치의 발광 표시면은 일면 또는 양면으로 할 수 있다. 제1의 전극(623)과 제2의 전극(625)을 투명 도전막으로 형성했을 경우, 발광소자의 빛은, 기판(610) 및 밀봉기판(633)을 통과해서 양측으로부터 추출된다. 이 경우, 밀봉기판(633)이나 충전재료(627)로는 투명한 재료를 사용하는 것이 바람직하다.
또한 제2의 전극(625)을 금속막으로 형성하고, 제1의 전극(623)을 투명 도전막으로 형성했을 경우, 발광소자의 빛은, 기판(610)만을 통과해서 한쪽으로부터 추출되는 구조, 즉 보텀 이미션형이 된다. 이 경우, 밀봉기판(633)이나 충전재료(627)로는 투명한 재료를 사용하지 않아도 된다.
또한 제1의 전극(623)을 금속막으로 형성하고, 제2의 전극(625)을 투명 도전막으로 형성했을 경우, 발광소자의 빛은, 밀봉기판(633)만을 통과해서 한쪽으로부터 추출되는 구조, 즉 톱 이미션형이 된다. 이 경우, 기판(610)은 투명한 재료를 사용하지 않아도 된다.
또한 제1의 전극(623) 및 제2의 전극(625)은 일함수를 고려해서 재료를 선택할 필요가 있다. 단 제1의 전극 및 제2의 전극은, 화소 구성에 따라 모두 양극, 또는 음극이 될 수 있다. 구동용 TFT의 극성이 p채널형일 경우, 제1의 전극을 양극, 제2의 전극을 음극으로 하는 것이 바람직하다. 또한 구동용 TFT의 극성이 n채널형일 경우, 제1의 전극을 음극, 제2의 전극을 양극으로 하는 것이 바람직하다.
또한 풀 컬러 표시인 경우, 본 실시예의 화소부에 있어서의 등가 회로도를 도 10에 나타낸다. 도 10의 TFT(638)는 도 8의 스위칭 TFT(638)에 대응하고, TFT(639)는 전류제어용 TFT(639)에 대응한다. 적색을 표시하는 화소에서, 전류제어용 TFT(639)의 드레인 영역에 적색을 발광하는 OLED 703R가 접속되고, 소스 영역에 는 애노드측 전원선 (R)706R이 설치된다. 또한 OLED 703R에는, 캐소드측 전원선(700)이 설치된다. 또한 녹색을 표시하는 화소에는, 전류제어용 TFT의 드레인 영역에 녹색을 발광하는 OLED 703G가 접속되고, 소스 영역에는 애노드측 전원선 (G)706G가 설치된다. 또한 청색을 표시하는 화소에는, 전류제어용 TFT의 드레인 영역에 청색을 발광하는 OLED 703B가 접속되고, 소스 영역에는 애노드측 전원선 (B)706B이 설치된다. 각각 다른 색의 화소에는 EL 재료에 따라 다른 전압을 각각 인가한다.
또한 발광 장치에 있어서, 화면표시의 구동방법은 특별히 한정되지 않고, 예를 들면 점 순차 구동방법이나 선 순차 구동방법이나 면 순차 구동방법 등을 사용할 수 있다. 대표적으로는, 선 순차 구동방법으로 해서 시분할 계조구동방법이나 면적 계조구동방법을 적절히 사용할 수 있다. 또한 발광 장치의 소스 선에 입력하는 영상신호는 아날로그 신호여도 되고, 디지털 신호여도 되며, 적절히 영상신호에 맞춰서 구동회로 등을 설계하면 된다.
또한, 디지털 비디오신호의 발광 장치에 있어서, 화소에 입력되는 비디오신호는 정전압(CV)인 것과, 정전류(CC)인 것이 있다. 비디오신호가 정전압(CV)인 것에는, 발광소자에 인가되는 신호의 전압이 일정한 것(CVCV)과, 발광소자에 인가되는 신호의 전류가 일정한 것(CVCC)이 있다. 또한 비디오신호가 정전류인 것(CC)에는, 발광소자에 인가되는 신호의 전압이 일정한 것(CCCV)과, 발광소자에 인가되는 신호의 전류가 일정한 것(CCCC)이 있다.
또한 발광 장치에 있어서, 정전파괴 방지를 위한 보호 회로(보호 다이오드 등)를 형성해도 된다.
본 실시예는 실시예 1, 실시예 2, 실시예 3, 실시예 4, 또는 실시예 5와 자유롭게 조합할 수 있다.
(실시예 7)
본 실시예는 실시예 6과는 화소의 배치가 일부 다른 발광 장치의 일례를 도 13, 도 14a, 14b, 및 도 15를 이용해서 이하에 설명한다.
도 13a는 절연 표면을 가지는 기판 위에, 반도체층과, 반도체층을 덮는 절연막(게이트 절연막)과, 제1도전층 및 제2도전층으로 된 도전 적층 패턴을 형성한 직후의 화소부의 평면도다.
도 13a의 쇄선 0-P에서 절단한 단면구조에 해당하는 단면도가 도 13b이다.
본 실시예에서는, 회절격자 패턴 또는 반투막으로 된 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용하여, 제2도전층(1702)과 겹치지 않는 제1도전층(1701)을 부분적으로 형성하고 있다. 예를 들면 도 13b에 나타낸 바와 같이, 반도체층과 겹치지 않는 게이트 절연막(1703) 상의 배선에 있어서는, 제1도전층(1704)과 제2도전층(1705)의 단면을 일치시킨다.
또한 화소부에 배치하는 n채널형 TFT부에 있어서는, 제1도전층(1704)과 겹치는 LDD영역을 형성하기 위해서 반도체층과 겹치는 부분에 있어서, 제1도전층(1704)이 제2도전층(1705)보다 폭이 넓고, 제2도전층(1705)과 겹치지 않는 제1도전층(1704)을 가지고 있다.
또한 용량부에 있어서는, 한쪽에서의 제1도전층과 제2도전층과의 단면은 일 치하지만, 다른 한쪽에는 제2도전층과 겹치지 않는 제1도전층을 가지고 있다. 용량부에 있어서 제2도전층과 겹치지 않는 제1도전층의 폭은, n채널형 TFT부에 있어서의 제2도전층과 겹치지 않는 제1도전층의 폭보다도 넓다. 이때 용량부에 있어서 한쪽에서의 제1도전층(1701)과 제2도전층(1702)의 단부는 일부 에칭 조건에서는 일치하지 않는다. 용량부에 있어서 단부 사이의 간격은 n채널형 TFT부에 있어서 제2도전층(1705)과 겹치지 않은 제1도전층(1704) 부분의 거리 이내인 것이 바람직하다.
용량부에 있어서는, 제1도전층(1701)을 통과시켜서 제1도전층과 겹치는 반도체층에 n형 도전성을 부여하는 불순물원소가 첨가되어 있고, 용량의 한쪽 전극으로서 기능 하고 있다.
또한 화소부에 배치되는 p채널형 TFT에 있어서는, 반도체층과 게이트 절연막을 사이에 두고 겹치는 제1도전층과 제2도전층과의 단면을 일치시킨다.
이와 같이 동일 기판상에서, 제1도전층과 제2도전층의 단면형상이 여러 가지인 배선이나 전극을 설계할 수 있다.
이후의 공정을 실시예 6에 따라, 층간 절연막에 대하여 반도체층에 달하는 컨택트 홀을 형성하는 공정까지 행한다.
그리고 나서, 층간 절연막 위에 제3도전층, 제4도전층, 및 제5도전층을 적층 형성한다. 이때, 제3도전층, 제4도전층, 및 제5도전층은, 동일한 금속 스퍼터링 장치 내에서 연속으로 형성한다.
본 실시예에서는, 회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용하여, 층간 절연막 위에 형성하는 배선을 패터닝하는 것도 특징으로 한다.
회절격자 패턴 또는 반투막으로 이루어진 광강도 저감 기능을 가지는 보조 패턴을 설치한 포토마스크에 의해, 후에 형성하는 전극(1623)과 겹치는 부분의 막 두께가 다른 부분보다 얇은 레지스트 패턴을 형성한다.
이 레지스트 패턴을 마스크로 해서, 에칭을 행하여, 제3도전층(1640)이 단층으로 존재하는 부분과 제3도전층(1640), 제4도전층, 및 제5도전층(1641)이 적층으로 존재하는 부분을 가지는 접속 전극을 형성한다. 제3도전층(1640) 및 제5도전층(1641)으로는, 고융점금속단체 또는 고융점금속화합물을 사용하면 되는데, 예를 들면 티타늄이나 몰리브덴을 사용한다. 또한 제4도전층으로는, 알루미늄 단체 또는 알루미늄 합금을 사용한다. 이 접속 전극은, p채널형 TFT(1639)의 반도체층과 전기적으로 접속되어 있다. 또한 접속 전극과 같은 방법으로, TFT의 소스 전극 또는 드레인 전극으로 기능 하는 전극도 형성한다.
이상의 공정으로, 동일 기판 위에 폴리실리콘막을 활성층으로 하는 톱 게이트형 TFT(1636, 1637, 1638, 1639)를 제조할 수 있다.
또한, 화소부에 배치되는 TFT(1638)는, 하나의 TFT에 복수의 채널 형성 영역을 가지는 n채널형 TFT다. TFT(1638)는 더블 게이트형 TFT다. 또한 화소부에는, 후에 형성되는 발광소자와 전기적으로 접속하는 TFT(1639)가 설치된다. TFT(1639)에 있어서는, 반도체층과 게이트 절연막을 사이에 두고 겹치는 제1도전층과 제2도전층과의 단면을 일치시키고 있다. 또한 여기에서는, 오프 전류 저감을 위해 TFT(1639)로서, 더블 게이트형 p채널형 TFT를 나타냈지만, 특별히 한정되지 않고, 단일 게이 트형 TFT로 해도 된다.
또한 구동회로부에 배치되는 TFT(1636)는 게이트 전극과 겹치는 저농도 불순물영역(LDD영역이라고도 부른다)을 구비한 n채널형 TFT이며, TFT(1637)는 p채널형 TFT다. 두 TFT(1636, 1637) 모두 단일 게이트 구조의 TFT다. 구동회로부에 있어서는, TFT(1636)과 TFT(1637)를 상보적으로 접속함으로써 CMOS회로를 구성하고, 여러 가지 종류의 회로를 실현할 수 있다. 또한 필요하다면, TFT(1636, 1637)를 멀티 게이트 구조의 TFT로 할 수 있다. TFT(1637)에 있어서는, 반도체층과 게이트 절연막을 사이에 두고 겹치는 제1도전층과 제2도전층과의 단면을 일치시키고 있고, 제1도전층이 제2도전층보다 폭이 넓고, 제2도전층과 겹치지 않는 제1도전층을 가진다.
이어서, 투명 도전막을 성막한 후, 패터닝 해서 발광소자의 한쪽이 되는 전극(1623)을 형성한다. 제1의 전극(1623)으로는, 투광성을 가지는 도전성 재료로 이루어지는 투명 도전막을 사용할 수 있고, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물 등을 사용할 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐아연 산화물(IZO), 산화규소를 첨가한 인듐 주석 산화물(ITSO) 등도 사용할 수 있다. 전극(1623)은 접속 전극의 제3도전층(1640)과 접해서 전기적으로 접속해 있다. 이때, 전극(1623)은 제4도전층, 및 제5도전층(1641)과는 접촉하지 않는다.
계속해서, 인접하는 전극(1623)을 구분하기 위한 절연물(1629)을 형성한다. 절연물(1629)을 형성한 단계의 평면도가 도 14a이다. 또한 도 14a에 있어서, 쇄선 Q-R에서 절단한 단면도가 도 14b다.
이후의 공정에서는, 실시예 6에 따라, 유기 화합물층(1624)이나, 발광소자의 다른 한쪽이 되는 전극(1625)을 형성한다.
이어서, 실시예 6과 같은 방법으로, 증착법 또는 스퍼터링법에 의해 보호층(1626)을 형성한다.
그리고 나서, 실시예 6과 마찬가지로 밀봉기판(1633)을 밀봉재료(1628)로 점착시켜 발광소자를 밀봉한다. 또한, 밀봉재료(1628)로 둘러싸인 영역에는 충전재료(1627)를 충전한다. 또는, 밀봉재료(1628)로 둘러싸인 영역에는 건조한 불활성가스로 충전한다.
마지막으로 FPC 1632를 이방성 도전막(1631)으로 공지의 방법에 의해 단자 전극과 점착시킨다.(도 15)
또한 도 14a에 있어서, 쇄선 S-T에서 절단한 단면도가 도 15의 화소부의 n채널 TFT에 해당한다.
본 실시예는 실시예 1, 실시예 2, 실시예 3, 실시예 4, 실시예 5, 또는 실시예 6과 자유롭게 조합할 수 있다.
(실시예 8)
여기에서는, 도 16a, 16b를 이용하여, 발광 표시 패널에 FPC나, 구동용 구동 IC를 설치하는 예에 관하여 설명한다.
도 16a에 도시한 도면은, FPC(1209)를 4개소의 단자부(1208)에 부착한 발광 장치의 평면도의 일례를 보이고 있다. 기판(1210) 위에는 발광소자 및 TFT를 포함 하는 화소부(1202)와, TFT를 포함하는 게이트측 구동회로(1203)와 TFT를 포함하는 소스측 구동회로(1201)가 형성되어 있다. TFT의 활성층은 결정구조를 가지는 반도체막으로 구성되어 있고, 이들 회로는 동일 기판 위에 형성되어 있다. 따라서, 시스템 온 패널을 실현한 EL표시 패널을 제조할 수 있다.
이때, 기판(1210)은 콘택부 이외에 보호막으로 덮여 있고, 보호막 위에 광촉매 기능을 가지는 물질을 포함하는 바탕층이 설치된다.
또한 화소부를 끼워 넣도록 2개소에 설정된 접속 영역(1207)은, 발광소자의 제2의 전극을 하층의 배선과 콘택 시키기 위해서 설치한다. 또한, 발광소자의 제1의 전극은 화소부에 설치된 TFT와 전기적으로 접속해 있다.
또한 밀봉기판(1204)은, 화소부 및 구동회로를 둘러싸는 밀봉재료(1205), 및 밀봉재료에 둘러싸인 충전재료에 의해 기판(1210)에 고정되어 있다. 또한 투명한 건조제를 포함하는 충전재료를 충전하는 구성으로 해도 된다. 또한 화소부와 겹치지 않는 영역에 건조제를 배치해도 좋다.
또한 도 16a에 나타낸 구조는, XGA 클래스에서 비교적 큰 사이즈(예를 들면 대각선 4.3인치)의 발광 장치로 적합한 예를 보인데 반해, 도 16b는 좁아진 프레임의 소형 사이즈(예를 들면 대각선 1.5인치)로 적합한 COG 방식을 채용한 예다.
도 16b에 있어서, 기판(1310) 위에 구동 IC(1301)를 설치하고, 구동 IC에 앞서 배치된 단자부(1308)에 FPC(1309)를 설치한다. 설치되는 구동 IC(1301)는 생산성을 향상시킨다는 관점에서, 한 변이 300mm 내지 1000mm 이상의 사각형 기판 위에 여러 개 형성하는 것이 바람직하다. 즉, 기판 위에 구동회로부와 입출력 단자를 하 나의 유닛으로 하는 회로 패턴을 복수 개 형성하고, 마지막으로 분할해서 구동 IC를 개별적으로 추출할 수 있다. 구동 IC의 긴 변의 길이는, 화소부의 한 변의 길이나 화소 피치를 고려해서, 긴 변이 15∼80mm, 짧은 변이 1∼6mm의 사각형 형상으로 형성해도 되고, 화소 영역의 한 변, 또는 화소부의 한 변과 각 구동회로의 한 변을 더한 길이로 형성해도 된다.
구동 IC가 IC칩에 비해 외형 크기 면에서 우수한 점은 긴 변의 길이에 있어서, 긴 변이 15∼80mm로 형성된 구동 IC를 사용하면, 화소부에 대응해서 설치하는 데 필요한 수가 IC칩을 사용할 경우보다도 적으므로, 제조상 제품 수율을 향상시킬 수 있다. 또한 유리 기판 위에 구동 IC를 형성하면, 모체로서 사용하는 기판의 형상에 한정되지 않으므로 생산성에 해를 입지 않는다. 이는, 원형 실리콘 웨이퍼로부터 IC칩을 추출할 경우에 비하면, 큰 우위 점이다.
또는 TAB 방식을 채용해도 되는데 그 경우는, 복수의 테이프를 붙이고, 상기 테이프에 구동 IC를 설치하면 된다. COG 방식의 경우와 마찬가지로, 단수의 테이프에 단수의 구동 IC를 설치해도 되는데, 이 경우에는, 강도의 문제로, 구동 IC를 고정하기 위한 금속편 등을 함께 부착하는 것이 바람직하다.
또한 화소부(1302)와 구동 IC(1301)의 사이에 설치된 접속 영역(1307)은 발광소자의 제2의 전극을 하층의 배선과 콘택 시키기 위해서 설치한다. 이때, 발광소자의 제1의 전극은 화소부에 설치된 TFT와 전기적으로 접속해 있다.
또한 밀봉기판(1304)은 화소부(1302)를 둘러싸는 밀봉재료(1305), 및 밀봉재료에 둘러싸인 충전재료에 의해 기판(1310)에 고정되어 있다.
또한 화소부의 TFT의 활성층으로서 비정질 반도체막을 사용할 경우에는, 구동회로를 동일 기판 위에 형성하는 것은 곤란하므로, 큰 사이즈라도 도 16b의 구성으로 한다.
여기에서는 표시장치로서 액티브 매트릭스형 발광 장치의 예를 게시했지만, 액티브 매트릭스형 액정 표시장치에도 물론 적용할 수 있다. 액티브 매트릭스형 액정 표시장치에 있어서는, 매트릭스형으로 배치된 화소 전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 구체적으로는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 소자 기판에 설치된 화소 전극과 대향 기판에 설치된 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다. 대향 기판과 소자 기판은, 동일한 간격으로 배치되며, 액정재료가 충전되어 있다. 액정재료로는, 밀봉재료를 폐패턴으로 해서 기포가 들어가지 않도록 감압 하에서 액정의 적하를 행하고, 양쪽의 기판을 접합하는 방법을 이용해도 되고, 개구부를 가지는 씰링 패턴을 설치하고, TFT 기판을 점착한 후에 모세관 현상을 이용해서 액정을 주입하는 딥 방식(퍼 올리기 방식)을 이용해도 된다.
또한 컬러 필터를 사용하지 않고, 빛 셔터를 행하고, RGB의 3색 백라이트 광원을 고속으로 점멸시키는 필드 시퀀셜 방식의 구동방법을 이용한 액정 표시장치에도 본 발명을 적용할 수 있다.
이상과 같이, 본 발명을 실시하여, 즉 실시예 1 내지 7 중 어느 하나의 제조 방법 또는 구성을 이용하여, 여러 가지 전자기기, 즉 FPC나, 구동용 구동 IC를 패 널에 설치할 수 있다.
(실시예 9)
본 실시예에서는 액정 표시장치의 구성에 대해서 도면을 참조해서 설명한다.
도 17에서는, 기판(1010) 위에 바탕절연막(1011)을 형성한다. 기판(1010)으로는, 광 투과성을 가지는 유리 기판이나 석영 기판을 사용할 수 있다. 또한 처리 온도를 견디어낼 수 있는 내열성을 가지는 광 투과성 플라스틱 기판을 사용해도 된다. 또한 반사형 액정 표시장치의 경우에는, 전술의 기판의 이외에 실리콘 기판, 금속 기판 또는 스테인레스 기판의 표면에 절연막을 형성한 것을 사용해도 된다. 여기에서는 기판(1010)으로서 유리 기판을 사용한다.
바탕절연막(1011)으로는, 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막 등의 절연막으로 된 바탕막을 형성한다. 여기에서는 바탕막을 단층 구조로 한 예를 게시하였다. 그러나 상기 절연막을 2층 이상 적층시킨 구조로 해도 된다. 이때, 기판의 요철이나, 기판으로부터의 불순물확산이 문제가 안 된다면, 특별히 바탕절연막을 형성하지 않아도 된다.
또는 마이크로파로 여기되고, 전자온도가 2eV 이하, 이온 에너지가 5eV 이하, 전자밀도가 1011∼1013/cm3 정도인 고밀도 플라즈마로 기판의 표면을 직접 처리할 수도 있다. 플라즈마의 생성으로는, 레이디얼 슬롯안테나를 사용한 마이크로파 여기 플라즈마 처리 장치를 사용할 수 있다. 이 경우, 질소(N2), 또는 암모니아(NH3), 아산화질소(N20) 등의 질화물 기체를 도입하면, 유리 기판의 표면을 질화 할 수 있다. 이 유리 기판의 표면에 형성된 질화물층은, 질화규소를 주성분으로 하므로, 유리 기판 측으로부터 확산해 오는 불순물의 블록킹 층으로서 이용할 수 있다. 이 질화물층 위에 산화규소막 또는 산화질화규소막을 플라즈마 CVD법으로 형성해서 바탕층(1011)으로 해도 된다.
이어서, 바탕절연막 위에 반도체층을 형성한다. 반도체층은 비정질구조를 가지는 반도체막을 스퍼터링법, LPCVD법, 또는 플라즈마CVD법 등에 의해 성막한 후, 결정화 처리로서, 레이저 결정화법, 열결정화법, 또는 니켈 등의 촉매를 사용한 열결정화법 등을 행해서 얻어지는 결정질 반도체막을 제1의 포토마스크를 사용해서 원하는 형상으로 패터닝하고, 반도체층을 형성한다. 이때, 플라즈마CVD법을 이용하면, 바탕절연막과, 비정질구조를 가지는 반도체막을 대기에 노출하지 않고 연속적으로 적층할 수 있다. 이 반도체막은 25∼80nm(바람직하게는 30∼70nm)의 두께로 형성한다. 결정질 반도체막의 재료에 한정은 없지만, 바람직하게는 실리콘 또는 실리콘 게르마늄(SiGe)합금 등으로 형성하면 좋다.
반도체층에 대하여, 필요에 따라 TFT의 경계치를 제어하기 위해서, 미량의 불순물원소(붕소 또는 인)의 도핑을 반도체층에 대하여 행한다. 예를 들면 디보란(B2H6)을 질량분리하지 않고 플라즈마 여기한 이온 도프법을 이용할 수 있다.
이어서, 불산을 포함하는 에천트로 반도체층 표면의 산화막을 제거함과 동시에 반도체층의 표면을 세정한다. 그리고, 반도체층을 덮는 게이트 절연층을 형성한다. 이 게이트 절연층은 후에 형성되는 TFT의 게이트 절연막으로서 기능 한다. 게이트 절연층은 플라즈마CVD법 또는 스퍼터링법을 이용하여, 두께 1∼200nm로 형성 한다. 바람직하게는 10nm∼50nm로 얇게 해서 실리콘을 포함하는 절연막의 단층 또는 적층구조로 형성한 후에 마이크로파에 의한 플라즈마를 사용한 표면질화처리를 행한다. 이 경우, 상기 절연막의 표면을, 상기와 마찬가지로, 마이크로파로 여기되어, 전자온도가 2eV 이하, 이온 에너지가 5eV 이하, 전자밀도가 1011∼1013/cm3 정도인 고밀도 플라즈마처리에 의해 산화 또는 질화처리해서 치밀화해도 된다. 이 처리는 게이트 절연층의 형성에 앞서 행해도 된다. 즉, 반도체층 표면에 대하여 플라즈마처리를 행한다. 이때, 기판온도를 300∼450℃로 해서 산화 분위기(O2, N2O 등) 또는 질화분위기(N2, NH3 등)에서 처리함으로써, 그 위에 퇴적하는 게이트 절연층과 양호한 계면을 형성할 수 있다.
계속해서, 게이트 절연층 위에 막 두께 20∼100nm의 제1의 도전막과, 막 두께 100∼400nm의 제2의 도전막을 적층 형성한다. 본 실시예에서는, 게이트 절연층 위에 막 두께 30nm의 질화탄탈막, 막 두께 370nm의 텅스텐막을 순차 적층하고, 실시예 1에 나타낸 패터닝을 행해서 각 게이트 전극 및 각 배선을 형성한다. 본 실시예에서는, 회절격자 패턴 또는 반투막으로 된 광강도저감 기능을 가지는 보조 패턴을 설치한 포토마스크 또는 레티클을 사용하여, 각 게이트 전극 및 각 배선을 형성한다. 이 태양은 실시예 1에서 설명한 것과 동일하다.
이때, 여기에서는 도전막을 질화탄탈(TaN)막과 텅스텐(W)막과의 적층으로 했지만, 특별히 한정되지 않고, Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료의 적층으로 형성해도 된다. 또는 인 등의 불순물원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막을 사용해도 된다. 또한 2층 구조에 한정되지 않고, 예를 들면 막 두께 50nm의 텅스텐막, 막 두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막 두께 30nm의 질화티타늄막을 순차 적층한 3층 구조로 해도 된다.
상기 제1의 도전막 및 제2의 도전막의 에칭(제1의 에칭 처리 및 제2의 에칭 처리)으로는 ICP 에칭법을 이용하는 것이 바람직하다. ICP 에칭법을 이용하고, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극온도 등)을 적절히 조절함으로써 원하는 테이퍼 형상으로 막을 에칭할 수 있다.
이어서, n형 도전성을 부여하는 불순물원소를 반도체층에 첨가하기 위해서, 게이트 전극을 마스크로 해서 전체 면에 도핑하는 제1의 도핑 처리를 한다. 제1의 도핑 처리는 이온 도프법, 혹은 이온주입법으로 할 수 있다. 이온 도프법의 조건은 도스량을 1.5×1013atoms/cm2로 하고 가속 전압을 50∼100kV로 한다. n형 도전성을 부여하는 불순물원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용한다.
계속해서, 레지스트로 이루어진 마스크를 형성한 후, 반도체에 n형 도전성을 부여하는 불순물원소를 고농도로 도프하기 위한 제2의 도핑 공정을 행한다. 마스크는, 화소부의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역과, 구동회로부의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역을 보호하기 위해서 설치한다. 제2의 도핑 공정에 있어서의 이온 도프법 의 조건은 도스량을 1×1013∼5×1015atoms/cm2로 하고 가속 전압을 60∼100kV로 한다.
그리고 나서, 반도체에 p형 도전성을 부여하는 불순물원소(대표적으로는 붕소)를 고농도로 도프하기 위한 제3의 도핑 공정을 행한다. 마스크는, 화소부의 n채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역과, 구동회로부의 n채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역 등을 보호하기 위해 설치한다.
이상의 공정으로 각각의 반도체층에 n형 또는 p형 도전형을 가지는 불순물영역이 형성된다.
이어서, 스퍼터링법, LPCVD법, 또는 플라즈마CVD법 등을 사용하여, 수소를 포함하는 절연막을 성막한다. 이 절연막은 질화 실리콘 또는 산화질화 실리콘으로 형성한다. 이 절연막은 반도체층의 오염을 막는 보호막으로서의 기능을 포함한다. 이 절연막을 퇴적한 후에, 수소 가스를 도입해서 상기한 바와 같이 마이크로파로 여기된 고밀도 플라즈마 처리를 함으로써 절연막의 수소화를 행해도 된다. 또는, 암모니아 가스를 도입하여, 절연막의 질화와 수소화를 행해도 된다. 또는, 산소, NO2가스 등과 수소 가스를 도입하여, 산화질화처리와 수소화처리를 행해도 된다. 이 방법에 의해, 질화처리, 산화처리 혹은 산화질화처리를 함으로써 절연막의 표면을 치밀화할 수 있고, 이에 따라 보호막으로서의 기능을 강화할 수 있다. 이 절연막에 도입된 수소는 그 후 400∼450℃의 열처리에 의해, 절연막을 형성하는 질화실리콘 으로부터 방출되어, 반도체막(1060)을 수소화할 수 있다.
그리고 나서, 스퍼터링법, LPCVD법, 또는 플라즈마CVD법 등을 이용해서 제1의 층간 절연막을 형성한다. 제1의 층간 절연막으로는, 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막 등의 절연막의 단층 또는 적층을 사용한다. 제1의 층간 절연막의 막 두께는 600nm∼800nm로 한다. 이어서, 포토마스크를 사용해서 레지스트로 된 마스크를 형성하고, 제1의 층간 절연막을 선택적으로 에칭해서 컨택트 홀을 형성한다. 그리고, 레지스트로 된 마스크를 제거한다.
이어서, 스퍼터링법에 의해 금속막을 적층한 후, 포토마스크를 사용해서 레지스트로 된 마스크를 형성하고, 선택적으로 금속적층막을 에칭하여, TFT의 소스 전극 또는 드레인 전극으로 기능 하는 전극을 형성한다. 이때, 금속적층막은 동일한 금속 스퍼터링 장치 내에서 연속으로 형성한다. 그리고 나서, 레지스트로 된 마스크를 제거한다.
이상의 공정으로, 동일 기판 위에 폴리실리콘막을 활성층으로 하는 톱 게이트형 TFT(1036, 1037, 1038)를 제조할 수 있다.
이때, 화소부에 배치되는 TFT(1038)는 하나의 TFT에 복수의 채널 형성 영역을 가지는 n채널형 TFT다. TFT(1038)는 멀티 게이트형 TFT다.
또한 구동회로부에 배치되는 TFT(1036)는 게이트 전극과 겹치는 저농도불순물영역을 구비한 n채널형 TFT이며, TFT(1037)는 p채널형 TFT다. 모두 단일 게이트 구조의 TFT다. 구동회로부에 있어서는, TFT(1036)과 TFT(1037)를 상보적으로 접속함으로써 CMOS회로를 구성하고, 여러 종류의 회로를 실현할 수 있다. 또한 필요에 따라, 상기 TFT(1036, 1037)를 멀티 게이트 구조의 TFT로 할 수 있다.
그리고 나서 제2의 층간 절연막(1023)을 형성한다. 제2의 층간 절연막(1023)은 폴리이미드, 아크릴수지 등의 유기수지 절연재료를 사용하여, 스핀 도포법으로 형성한다. 이 제2의 층간 절연막(1023)은 바탕 표면의 요철의 영향을 표면에 반영시키지 않도록 하는 평탄화막의 기능을 가진다.
이어서, 제2의 층간 절연막(1023)에, 하층에 위치하는 n채널형 TFT(1038)에 접속하는 배선(1051)을 노출시키는 컨택트 홀을 형성하고, 화소전극(1024)을 형성한다. 화소전극(1024)으로는, 투광성을 가지는 도전성 재료로 이루어지는 투명도전막을 사용하면 되고, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐주석 산화물 등을 사용할 수 있다. 물론, 인듐주석 산화물(ITO), 인듐아연 산화물(IZO), 산화규소를 첨가한 인듐주석 산화물(ITSO) 등도 사용할 수 있다.
이제, 각 투광성을 가지는 도전성 재료의 조성비 예를 서술한다. 산화텅스텐을 포함하는 인듐 산화물의 조성비는, 산화텅스텐 1.Owt％, 인듐 산화물 99.Owt％로 할 수 있다. 산화텅스텐을 포함하는 인듐아연 산화물의 조성비는, 산화텅스텐 1.Owt％, 산화아연 0.5wt％, 인듐 산화물 98.5wt％로 할 수 있다. 산화티탄을 포함하는 인듐 산화물의 조성비는 산화티탄 1.Owt％∼5.Owt％, 인듐 산화물 99.Owt％∼95.Owt％로 할 수 있다. 인듐 주석 산화물(ITO)의 조성비는 산화주석 10.Owt％, 인듐 산화물 90.Owt％로 할 수 있다. 인듐아연 산화물(IZO)의 조성비는, 산화아연 10.7wt％, 인듐 산화물 89.3wt％로 하면 된다. 산화티탄을 포함하는 인듐 주석 산 화물의 조성비는 산화티탄 5.Owt％, 산화 주석 10.Owt％, 인듐 산화물 85.Owt％로 하면 된다. 상기 조성비는 예이며, 적절히 그 조성비의 비율을 설정할 수 있다.
화소전극(1024) 위에는, 배향막(1025)을 형성한다. 또한 대향기판(1033)에도 마찬가지로, 투광성을 가지는 도전성 재료로 이루어지는 투명도전막으로 대향전극(1029), 배향막(1030)을 형성한다.
이어서, 기판(1010)과 대향기판(1033)을 사이에 간격을 두고 실링 재료(1028)로 고정한다. 이 기판 사이 간격은, 스페이서(1026)로 유지한다. 기판(1010)과 대향기판(1033) 사이에는, 액정층(1027)을 형성한다. 액정층(1027)은 적하 방식에 의해, 대향기판(1033)을 고정하기 전에 형성할 수 있다.
마지막으로 FPC(1032)를 이방성 도전막(1031)으로 공지의 방법을 이용하여 단자전극과 점착시킨다(도 17 참조). 이때, 단자전극은 화소전극(1024)과 같은 공정으로 얻어지는 투명 도전막을 최상층에 사용하는 것이 바람직하며, 상기 단자전극은 게이트 배선과 동시에 형성된 도전막 위에 투명 도전막이 형성된 구조를 가지는 전극이다.
도 18은 도 17에 대응하는 화소부의 평면도를 나타낸다. 화소는 소스 신호선(1050)과 게이트 배선(1061)의 교차부에 설치되고, n채널형 트랜지스터(1038)와 용량소자(1039)를 가진다. 이때, 도 18에서는 액정소자의 액정을 구동하는 한 쌍의 전극 중 한쪽의 전극(화소전극(1024))만을 나타낸다.
n채널형 트랜지스터(1038)는 반도체층(1060)과, 제1의 절연층과, 제1의 절연층을 사이에 두고 반도체층(1060)과 겹치는 게이트 배선(1061)의 일부로 구성된다. 반도체층(1060)이 n채널형 트랜지스터(1038)의 채널부를 형성한다. n채널형 트랜지스터(1038)의 소스 및 드레인 중 하나는, 컨택트 홀에 의해 소스 신호선(1050)과 접속되고, 다른 쪽은 컨택트 홀에 의해 배선(1051)과 접속되어 있다. 배선(1051)은 컨택트 홀에 의해 화소전극(1024)과 접속되어 있다. 배선(1051)은 소스 신호선(1050)과 동일한 도전층을 사용하고, 동시에 패터닝해서 형성할 수 있다.
용량소자(1039)는 반도체층과, 제1의 절연층과 제1의 절연층을 사이에 두고 반도체층과 겹치는 용량배선(1052)을 한 쌍의 전극으로 하고, 제1의 절연층을 유전층으로 한 구성의 용량소자로 할 수 있다.
또한 도 18에 나타내는 반도체층(1060)을 형성하기 위한 포토마스크는, 도 19에 나타내는 마스크 패턴(1020)을 구비하고 있다. 이 마스크 패턴(1020)은, 포트리소그래피 공정에서 사용하는 레지스트가 포지티브형인가 네거티브형인가에 따라 다르다. 포지티브형 레지스트를 사용할 경우, 도 19에 나타내는 마스크 패턴(1020)은 다각형의 톱 A를 삭제한 형상으로 되어 있다. 또한 굴곡부 B에 있어서는, 그 각부가 직각이 되지 않도록 복수 단에 걸쳐 굴곡된 형상으로 되어 있다. 이 포토마스크의 패턴은, 예를 들면 패턴의 각부(직각 삼각형)의 한 변을 10μm 이하의 크기로 삭제하고 있다.
도 19에 나타내는 마스크 패턴(1020)의 형상은 도 18에 나타내는 반도체층(1060)에 반영된다. 그 경우, 마스크 패턴(1020)과 유사한 형상이 전사되어도 좋지만, 마스크 패턴(1020)의 각부가 한층 더 둥그러지도록 전사되어도 된다. 즉, 마스크 패턴(1020)보다도 한층 더 패턴 형상을 매끄러운 모양으로 한 라운드부를 형 성해도 된다.
또한 이 게이트 배선을 형성하기 위한 포토마스크는, 도 20에 나타내는 마스크 패턴(1021)을 구비하고 있다. 이 마스크 패턴(1021)은, 각부(직각 삼각형)의 한 변을 10μm 이하, 또는 배선의 선 폭의 1/5 이상, 1/2 이하의 크기로 각부를 삭제한다. 또한 반도체층과 겹치는 부위에 있어서는, Cr 등의 금속막으로 된 차광부와, 보조 패턴으로서, 반투막이 설치된 부분(1022)을 가지고 있다. 이 구성은 도 5a 내지 5c에서 설명한 것과 동일한 구성이다.
도 20에 나타내는 마스크 패턴(1021)의 형상은 도 18에 나타내는 게이트 배선(1061)에 반영된다. 그 경우, 마스크 패턴(1021)과 유사한 형상이 전사되어도 좋지만, 마스크 패턴(1021)의 각 부가 한층 더 둥글어지도록 전사되어도 된다. 즉, 마스크 패턴(1021)보다도 한층 더 패턴 형상을 매끄러운 형상으로 한 라운드부를 형성해도 되는데 즉, 게이트 배선(1061)의 각부는, 선 폭의 1/2 이하, 1/5 이상으로 코너부를 둥글게 한다. 볼록부는 플라즈마에 의한 드라이 에칭시, 이상방전에 의한 미분의 발생을 억제하고, 오목부에서는, 세정시, 발생한 미분이라도, 모퉁이에 쉽게 모이는 것을 씻어내어, 수율 향상을 크게 기대할 수 있다는 효과가 있다.
소스 신호선(1050) 및 배선(1051)을 형성하기 위한 포토마스크의 패턴도 동일하며, 그 각부를 한 변이 10μm 이하, 또는 배선의 선 폭의 1/5 이상, 1/2 이하의 길이로 면취한 형상의 것을 사용한다. 이 포토마스크의 패턴을 사용해서 마스크 패턴을 제조해 상기 마스크 패턴을 사용한 에칭 가공에 의해 소스 신호선(1050) 및 접속 배선(1051)을 패터닝 형성한다. 소스 신호선(1050) 및 접속 배선(1051)의 패 턴의 각부를 둥글게 할 수도 있다. 즉, 노광 조건이나 에칭 조건을 적절히 설정함으로써, 포토마스크의 패턴보다도 더욱 소스 신호선(1050) 및 배선(1051)의 패턴 형상을 매끄러운 형상으로 할 수도 있다. 이렇게 해서, 각부가 둥글어진 소스 신호선(1050) 및 배선(1051)이 형성된다.
배선이나 전극에 있어서, 굴곡부나 배선 폭이 변화되는 부위의 각부를 매끈하게 해서, 둥글게 하는 것에 의해 이하의 효과가 얻어진다. 볼록부를 면취함으로써, 플라즈마를 사용한 드라이 에칭시, 이상방전에 의한 미분의 발생을 억제할 수 있다. 또한 오목부를 면취함으로써, 발생한 미분이라도, 세정시 상기 미분이 모퉁이에 모이는 것을 방지하고, 상기 미분을 씻어 버릴 수 있다. 이렇게 해서, 제조 공정에 있어서의 티끌이나 미분의 문제를 해소하고, 제품 수율을 향상시킬 수 있다.
이상의 공정에 의해, 화소부와 구동회로와 단자부를 동일 기판 위에 형성할 수 있다. 본 실시예에서는, 오프 전류 저감을 위해 화소부의 n채널형 TFT를 더블 게이트 구조로 하고, 두 개의 채널 형성 영역의 간격을 좁혀 TFT의 점유 면적을 축소한다.
본 실시예는 실시예 1, 실시예 2, 실시예 3, 실시예 4와 자유롭게 조합할 수 있다.
(실시예 10)
도 21a, 21b를 참조하여, 실시예 9에 의해 얻어지는 액정 표시 패널에 FPC나, 구동용 구동 IC를 설치하는 예에 관하여 설명한다.
도 21a에 도시한 도면은, FPC(1409)를 2개소의 단자부(1408)에 부착한 표시장치의 평면도의 일례를 보이고 있다. 기판(1410) 위에는 액정층 및 TFT를 포함하는 화소부(1402)와, TFT를 포함하는 게이트측 구동회로(1403)와, TFT를 포함하는 소스측 구동회로(1401)가 형성되어 있다. TFT의 활성층은 결정구조를 가지는 반도체막으로 구성되어 있고, 동일 기판 위에 이들 회로를 형성하고 있다. 따라서, 시스템 온 채널을 실현한 액정 표시 패널을 제조할 수 있다.
대향기판(1404)은 화소부 및 구동회로를 둘러싸는 실링 재료(1405)에 의해 기판(1410)에 고정되어 있다. 도 21a에 나타낸 구조는, XGA클래스에서 비교적 큰 사이즈(예를 들면 대각선 4.3인치)의 표시장치에 적합한 예를 게시하지만, 도 21b는 프레임을 좁게 한 소형 사이즈(예를 들면 대각선 1.5인치)에 적합한 COG방식을 채용한 예이다.
도 21b에서, 기판(1510) 위에 구동 IC(1501)를 설치하고, 구동 IC에 앞서 배치된 단자부(1508)에 FPC(1509)를 설치한다. 설치되는 구동 IC(1501)는 생산성을 향상시킨다는 관점에서, 한 변이 300mm 내지 1000mm 이상인 사각형 기판 위에 여러 개 형성하는 것이 바람직하다. 즉, 기판 위에 구동회로부와 입출력 단자를 하나의 유닛으로 하는 회로 패턴을 복수 개 형성하고, 마지막으로 분할해서 구동 IC를 개별적으로 추출할 수 있다. 구동 IC의 긴 변의 길이는 화소부의 한 변의 길이나 화소 피치를 고려하여, 긴 변이 15∼80mm, 짧은 변이 1∼6mm인 사각형으로 형성해도 되고, 화소 영역의 한 변, 또는 화소부의 한 변과 각 구동회로의 한 변을 더한 길이로 형성해도 된다.
구동 IC가 IC칩에 비해 외형 크기 면에서 유리한 점은 긴 변의 길이에 있어, 긴 변이 15∼80mm로 형성된 구동 IC를 사용하면, 화소부에 대응해서 설치하는 데에 필요한 수가 IC칩을 사용할 경우보다도 적어져, 제조상의 제품 수율을 향상시킬 수 있다. 또한 유리 기판 위에 구동 IC를 형성하면, 모체로서 사용하는 기판의 형상에 한정되지 않으므로 생산성에 손해를 입지 않는다. 이는 원형의 실리콘 웨이퍼로부터 IC칩을 추출할 경우와 비교하면, 큰 우위 점이다.
또는 TAB방식을 채용해도 되는데, 그 경우는, 복수의 테이프를 부착하여, 상기 테이프에 구동 IC를 설치하면 된다. COG 방식의 경우와 마찬가지로, 단수의 테이프에 단수의 구동 IC를 설치해도 되는데, 이 경우에는, 강도의 문제로, 구동 IC를 고정하기 위한 금속편 등을 함께 붙이는 것이 바람직하다.
또한 대향기판(1504)은 화소부(1502)를 둘러싸는 실링 재료(1505)에 의해 기판(1510)에 고정되어 있다.
이상과 같이, 즉 실시예 1 내지 5 중 어느 하나의 제조 방법 또는 구성을 이용하여, 여러 가지 전자기기, 즉 FPC나, 구동용 구동 IC를 패널에 설치할 수 있다.
(실시예 11)
본 발명의 반도체 장치, 및 전자기기로서, 비디오카메라, 디지털카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 장착용 오디오 장치 등), 노트형 PC, 게임 기기, 휴대 정보단마컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들 전자기기의 구체적인 예를 도 22a 내지 22d 및 도 23에 나타낸다.
도 22a는 디지털 카메라로, 본체(2101), 표시부(2102), 촬영부, 조작키(2104), 셔터(2106) 등을 포함한다. 이때, 도 22a는 표시부(2102) 측에서 본 도면으로, 촬영부는 보이지 않는다. 본 발명에 의해, 매우 세밀한 표시부를 가지고, 신뢰성이 높은 디지털 카메라가 실현된다.
도 22b는 노트형 PC로, 본체(2201), 케이싱(2202), 표시부(2203), 키보드(2204), 외부접속 포트(2205), 포인팅 마우스(2206) 등을 포함한다. 본 발명에 의해, 매우 세밀한 표시부를 가지고, 신뢰성 높은 노트형 PC를 실현할 수 있다.
도 22c는 기록 매체를 구비한 휴대형 화상재생장치(구체적으로는 DVD재생장치)로, 본체(2401), 케이싱(2402), 표시부A(2403), 표시부B(2404), 기록 매체(DVD 등)판독부(2405), 조작키(2406), 스피커부(2407) 등을 포함한다. 표시부A(2403)는 주로 화상정보를 표시하고, 표시부B(2404)는 주로 문자정보를 표시한다. 이때, 기록 매체를 구비한 화상재생장치에는 가정용 게임 기기 등도 포함된다. 본 발명에 의해, 매우 세밀한 표시부를 가지고, 신뢰성 높은 화상재생장치를 실현할 수 있다.
도 22d는 표시장치로, 케이싱(1901), 지지대(1902), 표시부(1903), 스피커(1904), 비디오 입력 단자(1905) 등을 포함한다. 이 표시장치는, 전술한 실시예에서 나타낸 제조 방법에 따라 형성한 박막 트랜지스터를 그 표시부(1903) 및 구동회로에 사용함으로써 제조된다. 이때, 표시장치에는 액정 표시장치, 발광 장치 등이 있고, 구체적으로는 컴퓨터용, 텔레비전 수신용, 광고 표시용 등의 모든 정보표 시용 표시장치가 포함된다. 본 발명에 의해, 매우 세밀한 표시부를 가지고, 신뢰성 높은 표시장치, 특히 22인치∼50인치의 대화면을 가지는 대형의 표시장치를 실현할 수 있다.
도 23에 나타내는 휴대전화기는, 조작 스위치류(904), 마이크로폰(905) 등을 구비한 본체(A)와, 표시 패널(A)(908), 표시 패널(B)(909), 스피커(906) 등을 구비한 본체(B)를 구비하고, 힌지(910)로 개폐 가능하게 연결되어 있다. 표시 패널(A)(908)과 표시 패널(B)(909)은 회로기판(907)과 함께 본체(B)의 케이싱(903) 안에 수납된다. 표시 패널(A)(908) 및 표시 패널(B)(909)의 화소부는 케이싱(903)에 형성된 통로 창에서 볼 수 있게 배치된다.
표시 패널(A)(908)과 표시 패널(B)(909)은, 그 휴대전화기(900)의 기능에 따라 화소 수 등의 사양을 적절히 설정할 수 있다. 예를 들면 표시 패널(A)(908)을 주화면으로 하고 표시 패널(B)(909)을 부화면으로 조합할 수 있다.
본 발명에 의해, 매우 세밀한 표시부를 가지고, 신뢰성 높은 휴대 정보단말을 실현할 수 있다.
본 실시예에 관련된 휴대전화기는, 그 기능이나 용도에 따라 여러 가지 태양으로 변용할 수 있다. 예를 들면 힌지(910) 부위에 촬영소자를 삽입하여, 카메라가 부착된 휴대전화기로 해도 된다. 또한 조작 스위치류(904), 표시 패널(A)(908), 표시 패널(B)(909)을 하나의 케이싱 내에 넣어, 일체화한 구성으로도 상기 작용 효과를 나타낼 수 있다. 또한 표시부를 복수 개 구비한 정보표시 단말에 본 실시예의 구성을 적용해도 동일한 효과를 얻을 수 있다.
이상과 같이, 본 발명을 실시하여, 즉 실시예 1 내지 10 중 어느 하나의 제조 방법 또는 구성으로, 여러 가지 전자기기를 완성할 수 있다.
본 출원은 2005년 5월 20일에 일본 특허청에 출원된 일본특허 출원번호 2005-148836, 2005년 5월 23에 일본 특허청에 출원된 일본특허 출원번호 2005-150271에 근거하는 것으로, 그 모든 내용은 본 발명에 인용된다.
발광 장치에 있어서, 하나의 화소에 다른 역할을 하는 복수의 TFT가 필요하다. 따라서 화소부에 멀티 게이트 구조의 TFT를 배치할 경우, 본 발명에 의해, 멀티 게이트 구조의 TFT가 차지하는 면적을 축소해서 집적할 수 있고, 매우 세밀한 발광 장치를 실현할 수 있다.
또한 액정 표시장치에 있어서도, 본 발명에 의해, 하나의 화소에 스위칭용 TFT와 인버터 회로로 이루어진 메모리 소자(SRAM, DRAM 등)를 작은 면적에 형성하여, 유효 화면영역의 면적을 크게 할 수 있고, 하나의 화소 사이즈를 작게 할 수 있다. 따라서 매우 세밀한 액정 표시장치를 실현할 수 있다.
또한 본 발명에 의해, 멀티 게이트 구조의 TFT의 내압을 향상시킬 수 있고, 그 멀티 게이트 구조의 TFT를 구비하는 반도체 장치의 신뢰성을 향상시킬 수 있다. 덧붙여, 반도체 장치의 신뢰성을 향상시킴으로써, 반도체 장치를 구비하는 전자기기의 신뢰성을 향상시킬 수 있다.

Claims (52)

  1. 소스 영역과, 드레인 영역과, 소스 영역과 드레인 영역 사이에 제1의 채널 형성 영역 및 제2의 채널 형성 영역과, 제1의 채널 형성 영역과 제2의 채널 형성 영역의 사이에 중간 불순물영역을 가지는 반도체층과,
    상기 반도체층 위쪽에 게이트 절연층과,
    상기 게이트 절연층 위쪽에 제1의 도전층, 제1의 도전층에 접하는 제2의 도전층, 제1의 도전층에 접하는 제3의 도전층을 구비하는 게이트 전극을 포함하는 반도체 장치로서,
    상기 제1의 도전층은 상기 제1의 채널 형성영역, 상기 중간 불순물영역, 및 상기 제2의 채널 형성 영역과 적어도 겹치고,
    상기 제2의 도전층은 상기 제1의 채널 형성 영역과 겹치고,
    상기 제3의 도전층은 상기 제2의 도전층과는 이간 배치되며 상기 제2의 채널 형성 영역과 겹치는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1의 도전층은 상기 제1의 채널 형성 영역의 폭과, 상기 제2의 채널 형성 영역의 폭과, 상기 중간 불순물영역의 폭을 합한 값보다도 큰 폭을 가지는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1항에 있어서,
    상기 소스 영역, 및 상기 드레인 영역은, 상기 제1의 도전층의 외측에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 한 쌍의 고농도 불순물영역과, 한 쌍의 고농도 불순물영역의 사이에 제1의 채널 형성 영역 및 제2의 채널 형성 영역과, 한 쌍 중 한쪽의 고농도 불순물영역과 제1의 채널 형성 영역 사이에 제1의 저농도 불순물영역과, 다른 한쪽의 고농도 불순물영역과 제2의 채널 형성 영역 사이에 제2의 저농도 불순물영역과, 제1의 채널 형성 영역과 제2의 채널 형성 영역의 사이에 중간 불순물영역을 가지는 반도체층과,
    상기 반도체층 위쪽에 게이트 절연층과,
    상기 게이트 절연층 위쪽에 제1의 도전층, 제1의 도전층에 접하는 제2의 도전층, 제1의 도전층에 접하는 제3의 도전층을 구비하는 게이트 전극을 구비하는 반 도체 장치로서,
    상기 제1의 도전층은 상기 제1의 저농도 불순물영역, 상기 제1의 채널 형성영역, 상기 중간 불순물영역, 상기 제2의 저농도 불순물영역, 및 상기 제2의 채널 형성 영역과 적어도 겹치고,
    상기 제2의 도전층은 상기 제1의 채널 형성 영역과 겹치고,
    상기 제3의 도전층은 상기 제2의 도전층과는 이간 배치되며 상기 제2의 채널 형성 영역과 겹치는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1의 저농도 불순물영역과 상기 제2의 저농도 불순물영역은, 동일한 농도로 n형 또는 p형 불순물원소를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 중간 불순물영역은, 상기 제1의 저농도 불순물영역 또는 상기 제2의 저농도 불순물영역과 동일한 농도로 n형 또는 p형 불순물원소를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 9항에 있어서,
    상기 제1의 저농도 불순물영역의 폭은 상기 제2의 저농도 불순물영역의 폭과 동일한 것을 특징으로 하는 반도체 장치.
  13. 제 1항 또는 제 9항에 있어서,
    상기 제2의 도전층과 상기 제3의 도전층은, 동일한 재료로 형성된 것을 특징으로 하는 반도체 장치.
  14. 제 1항 또는 제 9항에 있어서,
    상기 제1의 도전층과 상기 제2의 도전층은, 다른 재료로 형성된 것을 특징으로 하는 반도체 장치.
  15. 제 9항에 있어서,
    상기 제1의 도전층은, 제1의 채널 형성 영역의 폭과, 제2의 채널 형성 영역의 폭과, 중간 불순물영역의 폭과, 제1의 저농도 불순물영역의 폭과, 제2의 저농도 불순물영역의 폭을 합한 폭을 가지는 것을 특징으로 하는 반도체 장치.
  16. 제 1항 또는 제 9항에 있어서,
    상기 제2의 도전층의 폭은, 제1의 채널 형성 영역의 폭과 동일한 것을 특징으로 하는 반도체 장치.
  17. 제 1항 또는 제 9항에 있어서,
    상기 제3의 도전층의 폭은, 상기 제2의 채널 형성 영역의 폭과 동일한 것을 특징으로 하는 반도체 장치.
  18. 제 1항 또는 제 9항에 있어서,
    상기 제1의 도전층의 막 두께는, 상기 제2의 도전층 또는 상기 제3의 도전층보다 얇은 것을 특징으로 하는 반도체 장치.
  19. 제 9항에 있어서,
    상기 한 쌍의 고농도 불순물영역은, 제1의 도전층의 외측에 위치하는 것을 특징으로 하는 반도체 장치.
  20. 반도체층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 제1의 도전막을 형성하는 단계와,
    상기 제1의 도전막 위에 제2의 도전막을 형성하는 단계와,
    상기 제2의 도전막 위에 단면도로부터 레지스트 패턴의 나머지 부분보다 얇은 단부들 및 중앙부를 가지는 상기 레지스트 패턴을 형성하는 단계와,
    상기 제2의 도전막과 상기 제1의 도전막에 에칭을 행해서, 상기 제1의 도전막으로부터 제1의 도전패턴과, 상기 제2의 도전막으로부터 상기 제1의 도전패턴 위에 서로 이간 배치된 복수의 제2의 도전패턴을 형성하는 단계와,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여, 상기 반도체층에 한 쌍의 제1의 불순물영역을 형성하는-상기 제1의 불순물영역의 양쪽이 상기 제1의 도전패턴의 외측에 위치됨- 단계와,
    상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여 상기 반도체층에 제2의 불순물영역을 형성하는-상기 제2의 불순물영역이 상기 제1의 도전패턴과 겹침-단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막 위에 제1의 도전막을 형성하는 단계와,
    상기 제1의 도전막 위에 제2의 도전막을 형성하는 단계와,
    상기 제2의 도전막 위에 단면도로부터 레지스트 패턴의 나머지 부분보다 얇은 단부들 및 중앙부를 가지는 상기 레지스트 패턴을 형성하는 단계와,
    상기 제2의 도전막과 상기 제1의 도전막에 에칭을 행해서, 상기 제1의 도전막으로부터 제1의 도전패턴과, 상기 제2의 도전막으로부터 상기 제1의 도전패턴 위에 서로 이간 배치된 복수의 제2의 도전패턴을 형성하는 단계와,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여, 상기 반도체층에 한 쌍의 제1의 불순물영역을 형성하는-상기 제1의 불순물영역의 양쪽이 상기 제1의 도전패턴의 외측에 위치됨- 단계와,
    상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여 상기 반도체층에 제2의 불순물영역을 형성하는-상기 제2의 불순물영역이 상기 제1의 도전패턴과 겹침-단계와,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴 위에 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 소스전극과 드레인 전극을 형성하는 단계와,
    상기 소스전극과 상기 드레인 전극 중 한쪽에 접속된 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 반도체층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 제1의 도전막을 형성하는 단계와,
    상기 제1의 도전막 위에 제2의 도전막을 형성하는 단계와,
    상기 제2의 도전막 위에 상부면이 오목한 레지스트 패턴을 형성하는 단계와,
    상기 제2의 도전막과 상기 제1의 도전막에 에칭을 행해서, 상기 제1의 도전막으로부터 제1의 도전패턴과, 상기 제2의 도전막으로부터 상기 제1의 도전패턴 위에 서로 이간 배치된 복수의 제2의 도전패턴을 형성하는 단계와,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여, 상기 반도체층에 한 쌍의 제1의 불순물영역을 형성하는-상기 제1의 불순물영역의 양쪽이 상기 제1의 도전패턴의 외측에 위치됨- 단계와,
    상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여 상기 반도체층에 제2의 불순물영역을 형성하는-상기 제2의 불순물영역이 상기 제1의 도전패턴과 겹침-단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막 위에 제1의 도전막을 형성하는 단계와,
    상기 제1의 도전막 위에 제2의 도전막을 형성하는 단계와,
    상기 제2의 도전막 위에 상부면이 오목한 레지스트 패턴을 형성하는 단계와,
    상기 제2의 도전막과 상기 제1의 도전막에 에칭을 행해서, 상기 제1의 도전막으로부터 제1의 도전패턴과, 상기 제2의 도전막으로부터 상기 제1의 도전패턴 위에 서로 이간 배치된 복수의 제2의 도전패턴을 형성하는 단계와,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여, 상기 반도체층에 한 쌍의 제1의 불순물영역을 형성하는-상기 제1의 불순물영역의 양쪽이 상기 제1의 도전패턴의 외측에 위치됨- 단계와,
    상기 복수의 제2의 도전패턴을 마스크로 해서 상기 반도체층에 불순물원소를 첨가하여 상기 반도체층에 제2의 불순물영역을 형성하는-상기 제2의 불순물영역이 상기 제1의 도전패턴과 겹침-단계와,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴 위에 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 소스전극과 드레인 전극을 형성하는 단계와,
    상기 소스전극과 상기 드레인 전극 중 한쪽에 접속된 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 20항, 제 32항, 제 33항 또는 제 34항 중 어느 한 항에 있어서,
    상기 제1의 도전패턴의 폭은, 상기 복수의 제2의 도전패턴의 폭의 합보다 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 20항, 제 32항, 제 33항 또는 제 34항 중 어느 한 항에 있어서,
    상기 레지스트 패턴은, 회절격자 패턴이나 반투과막을 갖는, 포토마스크 또는 레티클을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 20항, 제 32항, 제 33항 또는 제 34항 중 어느 한 항에 있어서,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴은 게이트 전극으로서의 기능을 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 20항, 제 32항, 제 33항 또는 제 34항 중 어느 한 항에 있어서,
    상기 제2의 불순물영역은, LDD영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제 20항, 제 32항, 제 33항 또는 제 34항 중 어느 한 항에 있어서,
    상기 한 쌍의 제1의 불순물영역은 소스영역과 드레인영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 반도체층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 제1의 도전막을 형성하는 단계와,
    상기 제1의 도전막 위에 제2의 도전막을 형성하는 단계와,
    상기 제2의 도전막 위에 단면도로부터 레지스트 패턴의 나머지 부분보다 두꺼운 단부들 및 중앙부를 가지는 상기 레지스트 패턴을 형성하는 단계와,
    상기 제2의 도전막과 상기 제1의 도전막에 에칭을 행해서, 상기 제1의 도전막으로부터 제1의 도전패턴과, 상기 제2의 도전막으로부터 상기 제1의 도전패턴 위에 서로 이간 배치된 복수의 제2의 도전패턴을 형성하는 단계와,
    복수의 채널형성영역, 복수의 제1의 불순물영역, 복수의 제2의 불순물영역 및 복수의 제3의 불순물영역을, 일 도전성을 부여하는 불순물원소를 첨가하여서 상기 반도체층에 형성하는 단계를 포함하고,
    상기 제1의 불순물영역의 각각은, 상기 제1의 도전패턴의 외측에 위치되고, 상기 제2의 불순물영역의 각각은 상기 제1의 도전패턴과 겹치고, 상기 제3의 불순물영역의 각각은 2개의 상기 복수의 채널형성영역 사이에 위치되고,
    상기 제2의 도전패턴의 수와 상기 복수의 채널형성영역의 수는 동일하고, 그 수는 최소 3인 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 반도체층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 제1의 도전막을 형성하는 단계와,
    상기 제1의 도전막 위에 제2의 도전막을 형성하는 단계와,
    상기 제2의 도전막 위에 단면도로부터 레지스트 패턴의 나머지 부분보다 두꺼운 단부들 및 중앙부를 가지는 상기 레지스트 패턴을 형성하는 단계와,
    상기 제2의 도전막과 상기 제1의 도전막에 에칭을 행해서, 상기 제1의 도전막으로부터 제1의 도전패턴과, 상기 제2의 도전막으로부터 상기 제1의 도전패턴 위에 서로 이간 배치된 복수의 제2의 도전패턴을 형성하는 단계와,
    복수의 채널형성영역, 복수의 제1의 불순물영역, 복수의 제2의 불순물영역 및 복수의 제3의 불순물영역을, 일 도전성을 부여하는 불순물원소를 첨가하여서 상기 반도체층에 형성하는 단계와,
    상기 제1의 도전패턴과 상기 복수의 제2의 도전패턴 위에 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막을 거쳐 상기 제1의 불순물영역에 전기적으로 각각 접속된 소스전극과 드레인 전극을 형성하는 단계와,
    상기 소스전극과 상기 드레인 전극 중 한쪽에 접속된 화소전극을 형성하는 단계와,
    상기 제1의 불순물영역의 각각은, 상기 제1의 도전패턴의 외측에 위치되고, 상기 제2의 불순물영역의 각각은 상기 제1의 도전패턴과 겹치고, 상기 제3의 불순물영역의 각각은 2개의 상기 복수의 채널형성영역 사이에 위치되고,
    상기 제2의 도전패턴의 수와 상기 복수의 채널형성영역의 수는 동일하고, 그 수는 최소 3인 것을 특징으로 하는 반도체 장치의 제조방법.
  42. 반도체층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 제1의 도전막을 형성하는 단계와,
    상기 제1의 도전막 위에 제2의 도전막을 형성하는 단계와,
    상기 제2의 도전막 위에, 레지스트 패턴의 나머지 부분과 비교하여 두께에 있어서 두꺼운 3개의 부분을 갖는 상기 레지스트 패턴을 형성하는-상기 3개의 부분에서, 상기 레지스트 패턴의 중앙부의 길이가 상기 레지스트 패턴의 단부들의 길이보다 길다- 단계와,
    상기 제2의 도전막과 상기 제1의 도전막에 에칭을 행해서, 상기 제1의 도전막으로부터 제1의 도전패턴과, 상기 제2의 도전막으로부터 상기 제1의 도전패턴 위에 서로 이간 배치된 복수의 제2의 도전패턴을 형성하는 단계와,
    복수의 채널형성영역, 복수의 제1의 불순물영역, 복수의 제2의 불순물영역 및 복수의 제3의 불순물영역을, 일 도전성을 부여하는 불순물원소를 첨가하여서 상기 반도체층에 형성하는 단계를 포함하고,
    상기 제1의 불순물영역의 각각은, 상기 제1의 도전패턴의 외측에 위치되고, 상기 제2의 불순물영역의 각각은 상기 제1의 도전패턴과 겹치고, 상기 제3의 불순물영역의 각각은 2개의 상기 복수의 채널형성영역 사이에 위치되고,
    상기 제2의 도전패턴의 수와 상기 복수의 채널형성영역의 수는 동일하고, 그 수는 최소 3인 것을 특징으로 하는 반도체 장치의 제조방법.
  43. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 제1의 도전패턴의 폭은, 상기 복수의 제2의 도전패턴의 폭의 합보다 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 레지스트 패턴은, 회절격자 패턴을 갖는 포토마스크를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 레지스트 패턴은, 반투과막을 갖는 포토마스크를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 레지스트 패턴은, 회절격자 패턴을 갖는 레티클을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 레지스트 패턴은, 반투과막을 갖는 레티클을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 제1의 도전패턴과 상기 제2의 도전패턴은 게이트 전극으로서의 기능을 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 제1의 불순물영역의 각각에서의 상기 불순물 원소의 농도는 상기 제2의 불순물영역의 각각에서의 상기 불순물 원소의 농도보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 제1의 불순물영역은 소스영역과 드레인영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 반도체층은, 단결정 반도체막, 다결정 반도체막 및 미결정 반도체막 중 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제 40항 내지 제 42항 중 어느 한 항에 있어서,
    상기 반도체층은, 단결정 실리콘 기판, GaAs 기판, InP기판, SiC 기판, 사파이어 기판 및 ZnSe기판으로부터 선택된 반도체 기판의 일부인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020085584A1 (ko) * 2018-10-22 2020-04-30 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 포함하는 표시 장치

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8038495B2 (en) 2006-01-20 2011-10-18 Samsung Mobile Display Co., Ltd. Organic light-emitting display device and manufacturing method of the same
KR100673765B1 (ko) 2006-01-20 2007-01-24 삼성에스디아이 주식회사 유기전계발광 표시장치 및 그 제조방법
KR100635514B1 (ko) 2006-01-23 2006-10-18 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
JP4624309B2 (ja) * 2006-01-24 2011-02-02 三星モバイルディスプレイ株式會社 有機電界発光表示装置及びその製造方法
JP4456092B2 (ja) 2006-01-24 2010-04-28 三星モバイルディスプレイ株式會社 有機電界発光表示装置及びその製造方法
KR100688795B1 (ko) 2006-01-25 2007-03-02 삼성에스디아이 주식회사 유기전계발광 표시장치 및 그 제조방법
KR100685853B1 (ko) 2006-01-25 2007-02-22 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
KR100671646B1 (ko) * 2006-01-25 2007-01-19 삼성에스디아이 주식회사 유기 전계 발광 표시장치 및 그 제조 방법
US8164257B2 (en) * 2006-01-25 2012-04-24 Samsung Mobile Display Co., Ltd. Organic light emitting display and method of fabricating the same
KR100671641B1 (ko) * 2006-01-25 2007-01-19 삼성에스디아이 주식회사 유기 전계 발광 표시장치 및 그 제조 방법
KR100688796B1 (ko) * 2006-01-25 2007-03-02 삼성에스디아이 주식회사 유기전계발광 표시 장치 및 그의 제작 방법
JP4633674B2 (ja) 2006-01-26 2011-02-16 三星モバイルディスプレイ株式會社 有機電界発光表示装置及びその製造方法
KR100671647B1 (ko) * 2006-01-26 2007-01-19 삼성에스디아이 주식회사 유기전계발광 표시 장치
KR100732808B1 (ko) * 2006-01-26 2007-06-27 삼성에스디아이 주식회사 유기전계발광 표시장치의 제조방법
KR100688790B1 (ko) * 2006-01-27 2007-03-02 삼성에스디아이 주식회사 유기 전계 발광 표시장치 및 그 제조 방법
KR100671639B1 (ko) * 2006-01-27 2007-01-19 삼성에스디아이 주식회사 유기 전계 발광 표시장치 및 그 제조 방법
KR100732817B1 (ko) 2006-03-29 2007-06-27 삼성에스디아이 주식회사 유기전계발광 표시장치 및 그 제조방법
JP5459899B2 (ja) 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US8334537B2 (en) * 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
TWI456663B (zh) 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
TWI575293B (zh) * 2007-07-20 2017-03-21 半導體能源研究所股份有限公司 液晶顯示裝置
WO2009107686A1 (en) * 2008-02-27 2009-09-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof, and electronic device
EP2416355B1 (en) * 2009-04-02 2016-12-21 Murata Manufacturing Co., Ltd. Circuit board
EP2443622A4 (en) * 2009-06-18 2012-11-14 Hewlett Packard Development Co CURRENT CONTROLLED PIXEL CIRCUITS AND ASSOCIATED METHODS
JPWO2011021303A1 (ja) * 2009-08-21 2013-01-17 パイオニア株式会社 撮像装置
WO2011021439A1 (ja) * 2009-08-21 2011-02-24 シャープ株式会社 液晶表示装置および液晶表示装置の製造方法
KR101113394B1 (ko) * 2009-12-17 2012-02-29 삼성모바일디스플레이주식회사 액정표시장치의 어레이 기판
KR101020945B1 (ko) * 2009-12-21 2011-03-09 엘지이노텍 주식회사 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법
JP2011248347A (ja) 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd フォトマスク
US8304840B2 (en) * 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
CN102169288A (zh) * 2010-12-02 2011-08-31 南京大学扬州光电研究院 一种在蓝宝石基板上进行光刻的方法
KR20120075037A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
JP2013069864A (ja) * 2011-09-22 2013-04-18 Canon Inc 検出装置及び検出システム
US8916483B2 (en) * 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
JP2014165310A (ja) * 2013-02-25 2014-09-08 Japan Display Inc 表示装置
TWI741298B (zh) 2013-10-10 2021-10-01 日商半導體能源研究所股份有限公司 半導體裝置
KR20150078155A (ko) * 2013-12-30 2015-07-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR101425143B1 (ko) * 2014-02-11 2014-08-13 케이세미(주) 패턴화 사파이어 기판 제조용 레티클의 패턴 구조
JP6481994B2 (ja) * 2014-10-23 2019-03-13 東京エレクトロン株式会社 画素電極のパターン形成方法および形成システム
CN105633101A (zh) 2016-04-01 2016-06-01 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置
CN110197831B (zh) * 2019-06-19 2021-09-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示面板
CN112309969B (zh) * 2020-10-29 2022-10-18 厦门天马微电子有限公司 阵列基板的成型方法、阵列基板以及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345453A (ja) 2000-03-27 2001-12-14 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法
JP2002076351A (ja) 2000-08-29 2002-03-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002164546A (ja) 2000-11-28 2002-06-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2003229437A (ja) 1998-11-16 2003-08-15 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818715A (en) * 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
KR940007451B1 (ko) * 1991-09-06 1994-08-18 주식회사 금성사 박막트랜지스터 제조방법
US5744381A (en) * 1995-03-13 1998-04-28 Kabushiki Kaisha Toshiba Method of inspecting a pattern formed on a sample for a defect, and an apparatus thereof
JPH1032327A (ja) 1996-07-12 1998-02-03 Nittetsu Semiconductor Kk 半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクル
JPH10144928A (ja) * 1996-11-08 1998-05-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6420073B1 (en) * 1997-03-21 2002-07-16 Digital Optics Corp. Fabricating optical elements using a photoresist formed from proximity printing of a gray level mask
US6071652A (en) * 1997-03-21 2000-06-06 Digital Optics Corporation Fabricating optical elements using a photoresist formed from contact printing of a gray level mask
US6461970B1 (en) * 1998-06-10 2002-10-08 Micron Technology, Inc. Method of reducing defects in anti-reflective coatings and semiconductor structures fabricated thereby
JP3883706B2 (ja) * 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
JP2000112114A (ja) * 1998-10-08 2000-04-21 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP4159712B2 (ja) 1998-11-17 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、アクティブマトリクス型表示装置、液晶表示装置、エレクトロルミネッセンス表示装置、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP1049167A3 (en) * 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3904807B2 (ja) 1999-06-04 2007-04-11 株式会社半導体エネルギー研究所 表示装置
US8853696B1 (en) * 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
US6541294B1 (en) * 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP3538084B2 (ja) * 1999-09-17 2004-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US6534425B1 (en) * 1999-12-02 2003-03-18 Seagate Technology Llc Mask design and method for controlled profile fabrication
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
US6872604B2 (en) * 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
US6613620B2 (en) * 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4954401B2 (ja) 2000-08-11 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の製造方法
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP5046452B2 (ja) * 2000-10-26 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW494580B (en) * 2001-04-30 2002-07-11 Hannstar Display Corp Manufacturing method of thin film transistor and its driving devices
US7042024B2 (en) * 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
CN1316633C (zh) * 2004-07-08 2007-05-16 吉林大学 多栅双沟道结构的多晶硅薄膜晶体管

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229437A (ja) 1998-11-16 2003-08-15 Semiconductor Energy Lab Co Ltd 半導体装置
JP2001345453A (ja) 2000-03-27 2001-12-14 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法
JP2002076351A (ja) 2000-08-29 2002-03-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002164546A (ja) 2000-11-28 2002-06-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020085584A1 (ko) * 2018-10-22 2020-04-30 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 포함하는 표시 장치
US11950455B2 (en) 2018-10-22 2024-04-02 Samsung Display Co., Ltd. Transistor substrate and display device comprising same

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