KR20070019578A - 노광 마스크 - Google Patents

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KR20070019578A
KR20070019578A KR1020060075629A KR20060075629A KR20070019578A KR 20070019578 A KR20070019578 A KR 20070019578A KR 1020060075629 A KR1020060075629 A KR 1020060075629A KR 20060075629 A KR20060075629 A KR 20060075629A KR 20070019578 A KR20070019578 A KR 20070019578A
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히데토 오누마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명에 따라, 볼록부가 단부에 형성되지 않고, 단부가 완만한 형상을 갖는 레지스트를 형성할 수 있는 반투명막을 구비한 노광 마스크가 제공된다. 노광에 관하여 상이한 위상 및 투과율을 갖는 제 1 영역 및 제 2 영역을 갖는 노광 마스크에서, 제 1 영역 및 제 2 영역을 통해 투과하는 노광에 관한 위상차 Δθ, 및 노광에 관한 제 2 영역의 투과율 n은 다음 식 1을 만족시키도록 정의된다.
[식 1]
Δθ ≤ arccos (-√n/2)
따라서, 상이한 두께 및 에지가 완만한 형상인 영역들을 갖는 레지스트가 형성될 수 있다. 이러한 레지스트에 의한 에칭 등의 공정을 수행함으로써, 상이한 두께를 갖는 영역들이 자체-정렬 방식으로 형성될 수 있다.
노광 마스크, 하프톤 마스크, 액티브 매트릭스 디스플레이, 투광 기판, 차광막

Description

노광 마스크{Exposure mask}
도 1a는 하프톤 마스크(halftone mask)의 반투명 영역(semi-transparent region)을 통해 투과되는 노광(exposure light)과 투명 영역(transparent region)을 통해 투과되는 노광 사이의 위상차 (Δθ), 및 반투명막의 투과율 n이 변경될 때 반투명 영역과 투명 영역 사이의 경계 근처의 기판상의 노광 강도의 관계를 도시하는 그래프이고; 도 1b는 하프톤 마스크의 단면도.
도 2는 하프톤 마스크 및 하프톤 마스크를 사용하여 형성된 레지스트 패턴(resist pattern)의 단면도.
도 3a 내지 3d는 반도체 장치의 제조 단계들을 도시하는 단면도들.
도 4a 내지 4c는 반도체 장치의 제조 단계들을 도시하는 단면도들.
도 5는 발광 장치의 단면도.
도 6은 화소부의 정면도.
도 7은 화소부의 등가 회로(equivalent circuit)를 도시하는 도면.
도 8a 내지 8c는 발광 장치의 제조 단계들을 도시하는 단면도들.
도 9a 및 도 9b는 각각 모듈의 일 예를 도시하는 도면.
도 10a 내지 10e는 각각 전자 장치의 일 예를 도시하는 도면.
도 11은 전자 장치의 일 예를 도시하는 도면.
도 12는 종래의 하프톤 마스크를 사용하여 형성된 레지스트 패턴의 단면 사진.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200: 투광 기판 101: 반투명막
104: 차광막 201: 하프톤막
205: 레지스트 패턴 611: 베이스 절연막
636, 637, 638, 639: 톱 게이트 TFT들
본 발명은 노광 마스크에 관한 것이며, 특히 노광 마스크의 위상차(phase difference) 및 투과율(transmittance)의 최적 조건들에 관한 것이다.
본원 명세서에서, "반도체 장치(semiconductor device)"는 반도체 특성을 이용하여 기능하는 임의의 장치를 의미하는 것으로, 전기-광학 장치들, 반도체 회로들 및 전자 장치들은 모두 반도체 장치의 범주에 포함되는 것에 유의하자.
박막 트랜지스터(thin film transistors; TFTs)를 이용하는 액티브 매트릭스형 액정 또는 EL 디스플레이 기술은 최근에 주목받고 있다. 액티브 매트릭스 디스플레이(active matrix display)는 패시브 매트릭스 디스플레이(passive matrix display)에 비해 응답 속도(response speed) 및 콘트라스트(contrast)에서 유리하다.
디스플레이를 갖는 그러한 반도체 장치들에 대해, 역할이 상이한 여러 가지 TFT들이 그의 용도 및 기능에 따라 사용되고 있고; 즉, 작은 오프-전류 값을 실현한 LDD (Lightly Doped Drain) 구조, 핫캐리어들(hotcarriers)에 반한 척도로서 우수하고 게이트 전극 및 LDD 영역이 오버랩된 영역을 갖는 GOLD(Gate Overlapped LDD), 단일-드레인 구조 등이 사용되고 있다.
종래, LDD 영역 및 GOLD 영역은 마스크로서 게이트 전극과 자체-정렬 방식으로 형성되어 있고, 포토리소그래피 단계들(photolithography steps)의 수의 증가가 억제될 수 있는 점이 유리하다.
LDD 구조 및 GOLD 구조의 형성이 건식 에칭(dry etching) 등의 공정만을 사용함으로써 형성되는 경우; 단일 드레인 구조, LDD 구조 및 GOLD 구조는 각각의 회로에 대해 별개로 형성될 수 있다.
더욱이, 게이트 전극의 측벽 상에 스페이서(spacer)(측벽(side wall)이라 칭하기도 함)를 형성하는 공정을 사용함으로써 LDD 영역을 형성하는 경우에, 제조 공정이 복잡해질 수 있다.
상기 문제들을 해결하는 방법으로서, 반투명막으로 된 광 강도 저감 기능을 갖는 보조 패턴(assistant pattern)(하프톤 막(halftone film))을 구비한 포토마스크(photomask) 또는 레티클(reticle)을 게이트 전극 형성용 포토리소그래피 공정에 사용함으로써, 각각의 회로에 대해 LDD 구조, GOLD 구조 및 단일 드레인 구조를 갖는 트랜지스터가 형성된다 (참조 문헌 1: 일본국 특허 공개 제 2002-151523호). 하프톤 막을 구비한 그러한 포토마스크 또는 레티클을 노광 마스크(하프톤 마스크) 라 하는 것에 주의하자.
상기 하프톤 마스크를 사용함으로써 목적 게이트 전극을 얻기 위해 레지스트를 제조하는 경우, 레지스트의 형상은 하프톤 마스크의 노광에 관한 위상차 및 투과율에 의존한다. 따라서, 노광의 투과율 및 위상차는 제어될 필요가 있다.
예를 들면, LDD 영역이 자체-정렬 방식으로 형성될 수 있는 게이트 전극을 얻기 위해 필요한 레지스트의 형상은 이 레지스트의 중앙부가 특정 두께의 영역을 갖고, 이 레지스트의 양 단부를 포함하는 영역은 중앙부보다 작은 두께의 영역을 갖고, 양 단부 모두는 완만한 기울기를 갖는 형상이다.
도 12는 i-라인의 투과율(365mm), n=0.2(또는 T=20%로 정의되기도 함) 및 i-라인의 위상차(Δθ=130°)의 조건에서 형성된 하프톤 마스크를 사용함으로써 제조된 레지스트 형상을 도시한다. 화살표들로 지시된 바와 같이, 레지스트의 양 단부 모두는 볼록하다. 도전층이 게이트 전극을 형성하기 위해 도 12에 나타낸 레지스트를 사용하여 에칭될 때, 도전층은 볼록한 부분 아래에서 국소적으로 두껍게 된다. 결과적으로, 게이트 전극의 형성 후에 수행된 반도체 층에 대한 도핑 단계에서, 국소적으로-두꺼운 도전체층 아래 층에 제공된 반도체층의 캐리어 농도(carrier concentration)는 국소적으로 변화된다.
그의 이유로서 다음이 고려된다; 즉, 하프톤 마스크의 투명 영역을 통해 투과되는 노광 및 하프톤막(반투명 영역)을 통해 투과되는 노광은 상호 간섭하고, 하프톤막의 경계 부분을 통해 투과되는 노광의 세기는 감소됨으로써, 볼록한 부분은 레지스트의 단부(하프톤막의 경계부)에 형성된다
상기 문제점들을 해결하려는 관점에서, 본 발명의 목적은 양 단부에 볼록한 부분을 형성하지 않고, 상이한 두께를 갖는 레지스트를 얻기 위해 하프톤 마스크의 최적 조건을 제안하는 것이다.
본 발명에 따라, 투명 영역 및 반투명 영역을 통해 투과하는 노광의 위상차 Δθ, 노광에 관한 반투명 영역의 투과율 n은 다음 수학식 1을 만족시킨다.
Δθ ≤ arccos (-√n/2)
본 발명에 따라, 투명 영역 및 반투명 영역을 통해 투과되는 노광의 위상차 Δθ, 노광에 관한 반투명 영역의 투과율 n은 다음 수학식 2를 만족시키고, 투과율 n은 0.15 내지 0.8의 범위이다.
Δθ ≤ arccos (-√n/2)
본 발명에 따라, 투광 기판(light-transmitting substrate), 이 투광 기판상으로 제공된 반투명막 및 이 반투명막상으로 제공된 차광막(light-shielding film)을 포함하는 노광 마스크가 제공되고, 노광에 관한 투광 기판과 반투명막 사이의 위상차 Δθ, 노광에 관한 반투명막의 투과율 n은 다음 수학식 3을 만족시킨다.
Δθ ≤ arccos (-√n/2)
본 발명에 따라, 투광 기판, 이 투광 기판상으로 제공된 반투명막, 및 이 반투명막상으로 제공된 차광막을 포함하는 노광 마스크가 제공되고, 노광에 관한 투광 기판과 반투명막 사이의 위상차는 -100°내지 100°범위이다.
본 발명에 따라, 투광 기판, 이 투광 기판상으로 제공된 반투명막, 및 이 반투명막상으로 제공된 차광막을 포함하는 노광 마스크가 제공되고, 노광에 관한 투광 기판과 반투명막 사이의 위상차는 -90°내지 90°범위이다.
본 발명에 따라, Cr막 또는 Cr의 다중층으로 형성된 막은 차광막으로서 사용된다.
본 발명에 따라, Mo 및 Si를 함유하는 합금, Cr 및 Si를 함유하는 합금, 또는 Cr은 반투명막용 물질로서 사용된다.
본 발명에 따라, 노광에 관한 반투명막의 투과율 n은 0.15 내지 0.8 범위이다.
본 발명에 따라, 노광은 i-라인 (파장: 365 nm)이다.
여기서, 하프톤 마스크는 포토리소그래피 공정에서 특정 투과율을 갖는 영역 및 차광 영역을 갖도록 형성된 포토마스크이다. 이 마스크는 광 강도를 저감시키는 기능을 갖고, 투과율이 1 내지 99% 범위인 반투명막으로 제조된 보조 패턴(이하 하프톤 막 또는 단지 반투명막 또는 보조 패턴이라 칭함)이 노광 투과율이 약 100% (n=1.0)인 투광 기판상에 제공되는 구조를 갖고, 이 보조 패턴상에 차광막이 제공된다. 하프톤 마스크는 투명 영역, 반투명 영역, 및 차광 영역의 적어도 3개의 영역이 포함되는 한 상기 구조로 제한되지 않는 것에 주의하자.
본 발명의 하프톤 마스크를 사용하여 노광을 수행함으로써, 레지스트막의 두께는 노광 영역 내에서 조절될 수 있다. 따라서, 상이한 두께의 영역들 및 완만한 형상을 갖는 에지를 갖는 그러한 레지스트가 형성될 수 있다. 이러한 레지스트를 사용하여 에칭과 같은 공정을 수행함으로써, 상이한 두께를 갖는 영역들은 자체-정렬된 방식으로 수행될 수 있다. 그 결과, 상이한 전극 구조들을 갖는 트랜지스터, 캐패시터, 및 레지스터 각각은 예를 들면 동일한 패터닝(가공) 공정에 의해 별개로 형성될 수 있다. 따라서, 상이한 모드들을 갖는 소자들은 회로 특징들에 따라 제조 단계들의 수를 증가시키지 않고 제조되고 집적화될 수 있다.
본 발명은 수반된 도면들을 참조하여 실시 형태들에 의해 완전히 기재할 수 있지만, 여러 가지 변화들 및 변형들이 당업자들에게 명백할 것임을 이해될 것이다. 따라서, 그러한 변화들 및 변형들이 본 발명의 범위에서 벗어나지 않는 한, 이들은 본원에 포함되는 것으로서 해석되어야 한다.
(실시 형태 1)
도 1b는 투광 기판(100), 반투명막(101), 및 차광막(104)을 포함하는 하프톤 마스크를 보여준다. 도 1a는 도 1b에 나타낸 하프톤 마스크에 대해서와 마찬가지로, 투명 영역(여기서, 반투명막(101)이 오버랩되지 않는 투광 기판(100)의 영역)을 통해 투과되는 노광(107)과 반투명 영역(여기서, 유일하게 반투명막(101) 및 투광 기판(100)이 상호 오버랩되는 영역)을 통해 투과되는 노광(106) 사이의 위상차(Δθ) 및 노광에 관한 반투명막(101)의 투과율 n이 변화될 때 반투명 영역과 투명 영역 사이의 경계 근처를 통해 투과되는 노광(108)의 세기 간의 관계를 도시하는 그래프이다. 경계 근처를 통해 투과되는 노광은 반투명막(101)의 단부 표면 또는 단부를 통해 투과되는 상기 노광일 수도 있음에 주의하자. 그래프에 나타난 각각의 곡선은 발명자가 밝혀낸 다음 근사식 (4)으로 표현된다.
f(Δθ) ≒ 1 + n + 2√n cosΔθ
상기 수학식 4는 반투명막을 제공하지 않는 노광 강도가 1이라고 가정하여 표준화된다.
예를 들면, n=0.2 가 만족되는 경우, 하프톤 마스크의 투명 영역을 통해 투과된 노광과 그의 반투명 영역을 통해 투과된 노광 사이의 위상차가 130°일 때, 투명 영역과 반투명 영역 사이의 경계 근처의 노광 강도는 1보다 작다. 결과적으로, 투명막과 반투명막 사이의 경계 근처의 광의 투과율이 감소됨으로써, 볼록부(convex portion)가 도 12에 나타낸 바와 같이 레지스트의 에지들에 형성된다.
다음으로, 위상차가 약 90°이하일 때, 투과율 n=0.1 내지 0.7인 경우, 노광 세기는 1 이상으로 된다. 따라서, 이 경우, 하프톤 마스크의 투명 영역 및 반투명막을 통해 투과되는 각각의 노광은 상호 간섭하고, 강해짐으로써, 레지스트는 완만한 에지들을 갖고, 볼록부가 단부에 형성되지 않은 레지스트가 형성될 수 있다. 투과율 n이 1에 근접할수록, 위상차가 90°인 경우, 노광 세기는 더 커지게 되는 것에 주의하자. 그러나 투과율 n이 1에 매우 근접할 때, 반투명막에 대응하는 레지스트 두께는 현상시에 소멸된다. 따라서, 반투명막의 투과율 n은 0.8 이하인 것이 바람직하다.
하프톤 마스크의 투명 영역을 통해 투과되는 노광 및 그의 반투명 영역을 통해 투과되는 노광이 상호 간섭하는 경우, 즉, 수학식 4에서 f(Δθ)의 값이 1 이상일 때, 볼록 형상이 단부에 형성되지 않은 레지스트가 형성될 수 있다. 수학식 4에서 f(Δθ) ≥ 1로 구해질 때, 다음 수학식 5가 얻어질 수 있다.
Δθ ≤ arccos (-√n / 2)
따라서, 위상차 Δθ 및 투과율 n은 수학식 5를 만족시키는 것이 바람직하다. 투과율 n은 0.1 내지 0.8 범위 (바람직하게는 0.15 내지 0.8, 더 바람직하게는 0.2 내지 0.5)인 것이 바람직하다. 또한, 위상차 Δθ는 -100°내지 100°범위 (바람직하게는 -90°내지 90°, 더 바람직하게는 60°내지 90°)인 것이 바람직하다.
도 2는 본 발명의 하프톤 마스크 및 이 하프톤 마스크를 사용하여 형성된 레지스트 패턴의 개략도이다. 노광 마스크에서, 규화몰리브덴(MoSi)으로 제조된 하프톤막(201)은 투광 기판(200) 상에 제공되고, 크롬(Cr) 등의 금속막으로 제조된 차광막(204)은 기판(200) 상으로 적층된다. 하프톤막(201)에 대해서와 마찬가지로, i-라인(파장: 365 nm)에 관한 투과율(n)이 0.15 이상이고, 투광 기판(200)을 통해 통과되는 i-라인과 투광 기판(200) 및 하프톤막(201)을 통해 통과되는 i-라인 사이의 위상차 (Δθ)가 90°이하인 것이 요구된다. 더욱이, 하프톤막(201)은 수학식 5의 위상차 및 투과율을 만족시키는, 예를 들면 n ≥ 0.15 및 Δθ ≤ 90°의 조건을 만족시키는 Si 및 금속의 화합물 등을 사용하여 형성될 수도 있다. Si 및 금속의 화합물로서, Si 및 Mo의 합금 또는 화합물, 예를 들면 MoSi, MoSiO 또는 MoSiON이 이용된다. 대안으로, Cr 및 Si의 합금 또는 화합물, 예를 들면 CrSi가 이용될 수 있다. 더욱이, Cr이 홀로 사용될 수 있다. 기판(202) 상에 형성된 편평한 레지스트(203)는 노광 마스크 상방으로부터 노광으로 조사된다. 이어서, 포토레지스트 공정을 통해, 레지스트 패턴(205)이 형성된다.
하프톤막의 양 단부에서 광 강도는 투명 영역을 통해 전송되는 노광과 반투명 영역을 통해 전송되는 노광 사이의 간섭에 의해 강화되기 때문에, 단부에 볼록부를 갖지 않고, 도 2에 나타낸 바와 같이 투명 영역과 반투명 영역 사이의 경계에 완만한 단부를 갖는 레지스트 패턴(205)이 얻어질 수 있다. 다시 말하자면, 두꺼운 제 1 영역이 차광막(204)에 대응하는 위치에 형성되고, 제 1 영역보다 얇은 제 2 영역이 차광막이 오버랩되지 않는 반투명막에 대응하는 위치에 형성되고, 제 3 영역은 차광막(204) 및 하프톤막(201)이 오버랩되지 않는 투광 기판(200)에 대응하는 기판상에 형성되는 형상의 레지스트 패턴이 제조될 수 있고, 제 2 영역은 이 제 2 영역과 제 3 영역 사이의 경계 근처에서 볼록하지 않다. 이러한 레지스트 패턴(205)을 사용함으로써, 상이한 형상들을 갖는 게이트 전극들은 동일한 기판상으로 자체-정렬 방식으로 형성될 수 있고, LDD 영역의 폭 등은 각각의 기판에 따라 조절될 수 있다.
여기서, 반투명하다는 것은 투명 영역을 통한 노광의 투과율을 100%인 것으로 가정하는 경우 반투명막의 투과율은 1 내지 99% 범위 내임을 의미한다. 반투명막의 최적 투과율은 발명자의 경험에 따라 15 내지 80% 범위 내인 것에 주의하자.
따라서, 하프톤 마스크에서, 투명 영역 및 반투명 영역을 통해 투과된 i-라인의 위상차는 100°이하(바람직하게는 90°이하)인 것이 바람직하고, 투과율 n은 0.15 내지 0.8 범위인 것이 바람직하다.
투명 영역 및 반투명 영역을 통해 투과되는 노광의 위상 차를 정확하게 조절하는 방법으로서, 투광 기판은 그러한 에칭 공정을 수행함으로써 소정의 깊이로 제거될 수 있음에 주의하자.
또한, 도 2에서, 차광막(204)은 유사한 형상을 갖는 레지스트가 하프톤막(201)의 두께를 조절하거나 또는 그의 간격을 배치함으로써 형성될 수 있는 한 생략될 수 있다.
이러한 실시 형태에서, 포토마스크 또는 게이트 전극을 형성하는 레티클에 대해, 포지티브형 레지스트용 패턴 구조가 사용된다. 포지티브형 레지스트는 노광으로 조사된 영역이 현상액에 용해될 수 있는 레지스트이다. 가능한 경우, 네가티브형 레지스트도 또한 사용될 수 있다. 네가티브형 레지스트는 노광으로 조사된 영역이 현상액에 용해될 수 없는 레지스트이다.
다음으로, 본 발명의 하프톤 마스크를 사용함으로써 TFT의 게이트 전극을 형성하는 단계들은 도 3a 내지 3d를 참조하여 기재할 것이다.
먼저, 베이스막으로서 제 1 절연막(302)이 절연 표면을 갖는 기판(301) 위에 형성된다. 절연 표면을 갖는 기판(301)에 대해서와 마찬가지로, 유리 기판, 결정질 유리 기판, 또는 플라스틱 기판 등의 투광 기판이 사용될 수 있다. 또한, 이후에 형성될 박막 트랜지스터가 상부 방출형의 발광 디스플레이 장치 또는 반사형 액 정 디스플레이 장치에 사용되는 경우, 세라믹 기판, 반도체 기판, 금속 기판 등이 이용될 수도 있다. 반도체 기판, 실리콘 기판, 예를 들면 n-형 또는 p-형 단일 결정질 실리콘 기판 또는 고순도 실리콘 기판이 이용될 수 있다. 예를 들면, n-형 기판을 이용하는 경우, p-형 불순물이 주입되는 p-웰(p-well)은 반도체 층으로서 이러한 웰의 상부층을 이용하는 MOS 트랜지스터가 TFT 대신에 형성될 수 있도록 형성된다.
제 1 절연막(302)으로서, 절연막, 예를 들면 이산화실리콘막, 질화실리콘막 또는 산화질화 실리콘막(SiOxNy)의 단일층 또는 다중층이 사용된다. 후속하여, 반도체층(303)은 제 1 절연막(302) 상에 형성된다.
반도체층(303)은 다음과 같이 형성된다: 비정질 구조를 갖는 반도체막은 공지된 방법(예, 스퍼터링, LPCVD, 또는 플라즈마 CVD)에 의해 형성되고, 결정화된 결정질 반도체막을 형성하도록 열 처리에 의해 결정화되고; 레지스트막은 결정질 반도체막 상에 형성되고, 이어서 노광 및 현상이 수행되어 제 1 레지스트 마스크를 얻고; 결정질 반도체막은 제 1 레지스트 마스크를 사용하여 목적하는 형상으로 가공된다.
이러한 반도체층(303)은 25 내지 80nm 두께 (바람직하게는 30 내지 70 nm)를 갖도록 형성된다. 결정질 반도체막의 재료는 제한되지 않는다; 그러나, 결정질 반도체막은 실리콘, 실리콘-게르마늄(SiGe) 합금 등으로 형성되는 것이 바람직하다.
상기 열 처리를 위해, 가열 노, 레이저 조사, 레이저 광 대신에 램프로부터 방출되는 광선에 의한 조사 (이하, 램프 어니일링(lamp annealing)이라 칭함) 또는 이들의 조합이 사용될 수 있다.
대안으로, 결정질 반도체막은 니켈 등의 촉매가 부가된 후 상기 열처리가 수행되는 열적 결정화에 의해 형성될 수 있다. 그러한 결정화가 결정질 반도체막을 얻기 위해 니켈 등의 촉매를 사용하는 열적 결정화에 의해 수행될 때, 결정화 후 니켈 등의 촉매를 제거하는 게터링 처리를 수행하는 것이 바람직함에 주의해야 한다.
더욱이, 결정질 반도체막이 레이저 결정화(laser crystallization)에 의해 수행되는 경우, 연속 웨이브 레이저 빔(continuous wave laser beam; CW 레이저 빔) 또는 펄스 웨이브 레이저 빔(pulsed wave laser beam)(펄스 레이저 빔(pulsed laser beam))이 사용될 수 있다. 본원에 사용될 수 있는 레이저 빔으로서, Ar 레이저, Kr 레이저, 및 엑시머 레이저(excimer laser) 등의 1종류 이상의 가스 레이저로부터 방출된 레이저 빔; 매질로서 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4의 단일 결정 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중의 한 종류 이상으로 도핑된 YAG, Y2O3, YVO4, YAlO3 또는 GdVO4의 다결정(세라믹); 유리 레이저(glass laser); 루비 레이저; 알렉산드라이트 레이저(alexandrite laser); Ti:사파이어 레이저; 구리 증기 레이저; 및 금 증기 레이저가 사용될 수 있다. 이들 레이저 빔의 기본파들 또는 이들 기본파들의 제 2 내지 제 4 고조파에 의한 조사(irradiation)는 큰 입도를 갖는 결정들이 얻어질 수 있게 한다. 예를 들면, Nd:YVO4 레이저(기본파: 1064 nm)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 사용될 수 있다. 이 경우 레이저의 에너지 밀도는 약 0.01 내지 100 MW/cm2 (바람직하게는 0.1 내지 10 MW/cm2)일 필요가 있다. 이어서, 조사는 약 10 내지 2000 cm/sec의 스캐닝 속도로 수행된다.
매질로서 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4의 단일 결정 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중의 한 종류 이상으로 도핑된 YAG, Y2O3, YVO4, YAlO3 또는 GdVO4의 다결정(세라믹); Ar 이온 레이저; 또는 Ti:사파이어 레이저를 사용하는 레이저에 대해서와 같이, 연속파 진동(continuous wave oscillation)이 가능하고, 반면에, Q-스위치 오퍼레이션, 모드 로킹 등을 수행함으로써 10 MHz 이상의 진동 주파수에서 펄스된 진동이 역시 가능하다. 10 MHz 이상의 진동 주파수에서 펄스된 진동이 수행될 때, 반도체막은 이 반도체막이 레이저에 의해 용융된 후 고형화될 때까지 다음 펄스에 의해 조사된다. 따라서, 낮은 반복 속도에서 펄스 레이저를 사용하는 경우와 달리, 반도체막에서 고체-액체 인터페이스(solid-liquid interface)는 연속적으로 이동될 수 있고, 따라서 스캐닝 방향으로 연속적으로 성장한 결정 입자들이 얻어질 수 있다.
세라믹(다결정)이 매질로서 사용될 때, 이 매질은 단시간 내에 낮은 단가로 임의의 형상으로 형성될 수 있다. 단결정이 사용될 때 직경이 수 mm이고 길이가 수십 mm인 컬럼형 매질이 일반적으로 사용되는 한편, 세라믹이 사용될 때 크기가 보다 큰 매질이 형성될 수 있다.
매질 내의 발광에 직접적으로 기여하는 Nd 및 Yb 등의 도펀트의 농도는 단결정인지 또는 다결정인지 무관하게 현저히 변화될 수 없기 때문에, 농도를 증가시킴으로써 레이저 파워의 개선은 어느 정도까지 제한된다. 그러나 세라믹의 경우, 매질의 크기가 단결정과 비교한 바 현저히 증가될 수 있기 때문에 파워의 과감한 개선이 예상될 수 있다.
더욱이, 세라믹의 경우에, 평행 육면체 형상 또는 입방체 형상의 매질이 용이하게 형성될 수 있다. 이러한 형상의 매질이 발광된 광을 매질 내에서 지그재그로 운행하기 위해 사용될 때, 발광 경로는 더 길어질 수 있다. 따라서, 증폭은 큰 파워에 의해 진동을 가능케 하기 위해 증가된다. 또한, 이러한 형상의 매질로부터 방출된 레이저 빔은 이 빔이 방출될 때 4변형 형상의 단면을 갖고, 따라서 원형 형상과 비교한 바 선형 빔으로 성형되는데 유리하다. 광학 시스템을 사용함으로써 이와 같이 방출된 레이저 빔을 성형하는 것은 길이가 1 mm 이하인 짧은 측면 및 길이가 수 mm 내지 수 m인 긴 측면을 갖는 선형 레이저 빔을 용이하게 얻는 것이 가능하게 한다. 또한, 여기 광으로 매질을 균일하게 조사하는 것은 레이저 빔이 보다 긴 측면 방향으로 균일한 에너지 분포를 갖게 한다.
이러한 레이저 빔에 의한 반도체막의 조사는 반도체막의 전체 표면이 보다 균일한 어니일링을 허용한다. 균일한 어니일링이 선형 빔의 양 단부까지 요구되는 경우, 에너지 감쇠부(energy attenuating portion)에서 광선을 차폐하기 위해 양 단부에 슬릿들을 배열하는 등의 기술이 요구된다.
반도체막을 어니일링시키기 위해 이와 같이 얻어진 균일한 강도의 선형 빔을 사용하고, 이러한 반도체막을 사용하여 전자 장치를 제조함으로써, 이 전자 장치는 선호되는 균일한 특성들을 갖는다.
이어서, 필요할 경우, 소량의 불순물 소자(붕소 또는 인)에 의한 도핑은 TFT의 임계 전압을 조절하기 위해 반도체 층에 대해 수행되고; 여기서 디보란(B2H6)이 질량-분리되지 않지만 플라즈마-여기되는 이온 도핑(ion doping)이 사용된다.
후속하여, 제 1 레지스트 마스크를 제거한 후, 산화물막은 불화수소산 함유 에칭제에 의해 제거되고, 동시에 반도체층의 표면은 에칭제에 의해 세정된다. 이어서, 반도체층을 커버하는 게이트 절연막(gate insulating film)인 제 2 절연막(304)이 형성된다. 제 2 절연막(304)은 플라즈마 CVD, 스퍼터링, 또는 열적 산화에 의해 1 내지 200 nm, 바람직하게는 70 내지 120 nm의 두께를 갖도록 형성된다. 제 2 절연막(304)으로서, 산화 실리콘막, 질화 실리콘막, 또는 산화질화 실리콘막 등의 절연막으로 구성된 막이 형성되고; 여기서, 산화질화 실리콘막(조성비: Si=32%, O=59%, N=7%, 및 H=2%)은 플라즈마 CVD에 의해 115 nm의 두께를 갖도록 형성된다.
베이스막으로서 절연층, 반도체층, 게이트 절연층, 층간 절연층 등을 기판상에 형성한 후, 산화 또는 질화는 기판, 베이스막으로서 절연층, 반도체층, 게이트 절연층, 층간 절연층 등의 표면을 산화 또는 질화시키도록 플라즈마 처리에 의해 수행될 수 있다. 반도체층 또는 절연층이 플라즈마 처리에 의해 산화 또는 질화될 때, 그의 표면은 CVD 또는 스퍼터링에 의해 형성된 절연막보다 더 큰 밀도를 갖는 절연막이 되도록 재형성될 수 있다. 따라서, 핀홀들 등의 결함들이 억제될 수 있고, 반도체 장치는 개선된 특성들을 나타낼 수 있다. 상기 플라즈마 처리는 게이트 전극층, 소스 전극층, 드레인 전극층, 배선층 등에 적용될 수 있음으로써 질화물막 또는 산화물막은 질화 또는 산화에 의해 형성될 수 있다.
막이 플라즈마 처리에 의해 산화되는 경우, 이 플라즈마 처리는 산소 분위기 (예, 산소(O2) 및 희소 가스(rare gas)(He, Ne, Ar, Kr 및 Xe 중의 적어도 하나 함유)를 포함하는 분위기; 산소, 수소(H2), 및 희소 가스를 포함하는 분위기; 또는 일산화 이질소 및 희소 가스를 포함하는 분위기)에서 수행된다. 다른 한편, 막이 플라즈마 처리에 의해 질화되는 경우, 플라즈마 처리는 질소 분위기(예, 질소(N2) 및 희소 가스(He, Ne, Ar, Kr, 및 Xe 중의 적어도 하나 함유)를 포함하는 분위기; 질소, 수소 및 희소 가스를 포함하는 분위기; 또는 NH3 및 희소 가스를 포함하는 분위기)에서 수행된다. 희소 가스로서, 예를 들면 Ar이 사용될 수 있다. 대안으로, Ar 및 Kr의 혼합 가스가 사용될 수 있다. 따라서, 그러한 플라즈마 처리에 의해 형성된 절연막은 플라즈마 처리를 위해 사용된 희소 가스(He, Ne, Ar, Kr, 및 Xe 중의 적어도 하나 함유)를 포함하고, Ar이 사용된 경우, Ar은 절연막에 함유된다.
또한, 그러한 플라즈마 처리가 제 2 절연막(304)에 대해 수행되는 경우, 플라즈마 처리는 상기 가스를 함유하는 분위기에서 1.5 eV 이하의 전자 온도 및 1 x 1011 cm-3 이상의 전자 밀도에서 수행된다. 특히, 전자 밀도는 1 x 1011 내지 1 x 1013 cm-3 범위이고, 플라즈마의 전자 온도는 0.5 내지 1.5 eV 범위이다. 플라즈마의 전자 밀도는 높고, 기판 위에 형성된 처리되어야 할 대상물 (여기서, 게이트 절연층으로서 기능하는 제 2 절연막(304)) 주변의 전자 온도는 낮고; 따라서, 처리되어야 할 대상물은 플라즈마로 인해 손상되는 것이 방지될 수 있다. 또한, 1 x 1011 cm-3 이상 만큼 큰 플라즈마 전자 밀도 때문에, 플라즈마 처리에 의해 처리되어야 할 대상물을 산화 또는 질화시킴으로써 형성된 산화물막 또는 질화물막은 CVD, 스퍼터링 등 및 농축에 의해 형성된 막과 비교한 바, 막 두께의 균일성이 우수할 수 있다. 또한, 플라즈마의 전자 온도는 1.5 eV 이하로 낮기 때문에, 산화 또는 질화 처리는 플라즈마 처리가 유리 기판의 스트레인점보다 적어도 100℃ 만큼 낮은 온도에서 수행될 때 충분히 수행될 수 있다. 플라즈마를 생산하기 위한 주파수로서, 마이크로파(2.45 GHz) 등의 고 주파수 파들이 사용될 수 있다. 본원 명세서에서, 플라즈마 처리는 달리 주지되지 않는 한, 상기 조건에서 수행되는 것에 주의하자.
다음으로, 제 1 도전층(305a) 및 제 2 도전층(306a)의 적층이 형성될 수 있다. 적층은 제 1 도전층 및 제 2 도전층의 2개의 층들로 제한되지 않고, 3개 층 이상의 적층 또한 사용될 수 있다.
제 1 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN), 또는 몰리브덴(Mo) 등의 내화 금속, 또는 주성분으로서 내화 금속을 함유하는 합금 또는 화합물로 20 내지 50 nm 두께로 형성된다. 또한, 제 2 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN), 또는 몰리브덴(Mo) 등의 내화 금속, 또는 주성 분으로서 내화 금속을 함유하는 합금 또는 화합물로 300 내지 600 nm 두께로 형성된다.
여기서, 2개의 층들, 즉, 제 1 도전층 및 제 2 도전층은 각각 상이한 도전성 물질을 사용하여 형성됨으로써, 이후에 수행되는 에칭 단계에서 에칭 속도의 차이가 발생한다. TaN은 제 1 도전층에 대해 사용되고, 텅스텐막은 제 2 도전층으로서 사용된다.
후속하여, 레지스트막이 제 2 도전층(306a) 상에 전체적으로 도포된 후, 노광은 도 3a에 나타낸 마스크를 사용하여 수행된다. 여기서, 1.5㎛ 두께의 레지스트막이 도포되고, 해상도가 1.5㎛인 노광기가 노광을 위해 사용된다. 노광을 위해 사용된 광은 i-라인(파장: 365 nm)이고, 노광 에너지는 20 내지 140 mJ/cm2 범위에서 선택된다. 또한, 광선은 i-라인으로만 제한되지 않고, i-라인, g-라인 (파장: 436 nm) 및 h-라인 (파장: 405 nm)이 혼합된 광은 노광을 위해 사용될 수도 있다.
도 3a에서, 노광 마스크에 대해서와 같이, Cr 등의 금속막으로 형성된 차광부(401) 및 광 강도를 감소시키는 기능을 갖는 보조 패턴으로서 반투명막(402)을 구비한 부분(반투명부 또는 하프톤막이라 칭하기도 함)이 제공된다. 반투명막(402)으로서, i-라인에 대한 투과율(n)이 0.2이고, 투광 기판(400)을 통해 투과되는 노광과 투광 기판(400) 및 반투명막(402)을 통해 투과된 노광 사이의 위상차가 90°가 되도록 두께, 재료, 조성 등이 제어되는 반투명막이 이용된다. 노광 마스크의 단면도에서, 차광부(401)의 폭은 t2로 표시되고, 반투명막(402)을 구비한 부분의 폭은 t1로 표시된다.
노광이 도 3a에 나타낸 노광 마스크를 사용함으로써 레지스트막에 대해 수행될 때, 도 3a에 나타낸 비노광 영역(403a)은 차광부(401) 둘레에 전도되거나 또는 반투명막(402)을 구비한 부분을 통해 투과된 광에 의해 형성된다.
이어서, 현상을 수행함으로써, 노광 영역(403b)이 제거되고, 도 3b에 나타낸 바와 같이, 큰 두께의 영역 및 상기 영역보다 작은 두께의 영역을 갖는 레지스트 패턴(307a)이 제 2 도전층(306a) 위에서 얻어질 수 있다. 레지스트 패턴(307a)에서, 작은 두께의 영역의 레지스트 두께는 노광 에너지를 조절함으로써 조절될 수 있다.
다음으로, 제 2 도전층(306a) 및 제 1 도전층(305a)의 에칭은 건식 에칭에 의해 수행된다. 에칭 가스로서, CF4, SF6, Cl2 및 O2 중의 적어도 하나가 이용된다. ECR (Electron Cyclotron Resonance) 또는 ICP (Inductively Coupled Plasma) 등의 고밀도 플라즈마 소스를 이용하는 건식 에칭 장치가 에칭 속도를 개선시키기 위해 이용된다. 제 2 절연막(304)은 에칭될 수도 있고, 에칭 조건에 따라 부분적으로 작아지는 것에 주의해야 한다.
ICP 에칭 장치를 이용하는 경우가 여기 기재되지만; 본 발명은 특별히 제한되지 않고, 예를 들면, 평행-평판 에칭 장치, 마그네트론 에칭 장치, ECR 에칭 장치 또는 헬리콘형 에칭 장치가 채용될 수도 있음에 주의하자. 또한, 본 발명은 건식 에칭에 의해 제한되지 않고, 습식 에칭이 사용될 수도 있다. 또한, 건식 에칭 과 습식 에칭의 조합이 채용될 수도 있다.
그러한 방식으로, 도 3c에 나타낸 바와 같이, 제 1 도전층(305b) 및 제 2 도전층(306b)으로 구성된 도전성 적층의 패턴은 제 2 절연막(304) 위에 형성된다. 에칭에 의해, 제 1 도전층(305b)의 양 측벽들이 노광되고, 반면에 제 2 도전층(306b)이 현상되지 않는 동일한 영역이 노광된다. 제 1 도전층(305b)의 양 측벽들은 테이퍼 형상(taper shape)을 가질 수 있다. 또한, 제 2 도전층(306b)의 양 측벽들은 테이퍼 형상을 가질 수도 있다.
다음으로, 레지스트 패턴(307b)이 제거된 후, 하나의 도전형을 갖는 불순물이 반도체층(303)에 부가된다. 여기서, 인(또는 As)이 하나의 도전형을 갖는 불순물의 이온으로서 사용되어 n-채널 TFT를 형성한다. 도전성 적층의 패턴을 사용함으로써, LDD 영역(GOLD 영역), 소스 영역 및 드레인 영역이 측벽을 형성함이 없이 자체-정렬 방식으로 형성될 수 있다.
게이트 전극 외부에 제공된 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리가 수행되는 경우, 하나의 도전형을 갖는 불순물의 이온들은 마스크로서 도전성 적층의 패턴을 사용함으로써 반도체층(303)에 부가되어, 하나의 도전형을 갖는 고농도 불순물 영역들(310, 311)을 형성한다. 소스 영역 및 드레인 영역을 형성하기 위한 도핑 조건으로서, 가속 전압은 50 kV 이하로 설정된다. 하나의 도전성 유형을 갖는 고농도 불순물 영역들(310, 311)의 불순물 농도는 1 x 1019 내지 5 x 1021/cm3 (SIMS 측정에 의한 피크값)로 설정된다.
또한, 게이트 전극과 오버랩되는 LDD 영역(GOLD 영역)을 형성하는 도핑 처리가 수행되는 경우, 하나의 도전형을 갖는 불순물의 이온들은 제 2 도전층이 적층되지 않는 영역 내의 제 1 도전층(305b)을 통해 반도체층(303)에 부가되어, 하나의 도전형을 갖는 저농도 불순물 영역들(309a, 309b)을 형성한다. 이 경우 도핑 조건으로서, 제 2 도전층 또는 제 1 도전층의 두께에 좌우되지만, 50 kV 이상의 가속 전압이 요구된다. 하나의 도전형을 갖는 저농도 불순물 영역들(309a, 309b)의 불순물 농도는 1 x 1017 내지 5 x 1019/cm3 (SIMS 측정에 의한 피크값)로 설정되고, 단 그것은 LDD 영역이다.
도핑 순서는 특별히 제한되지 않고; 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리를 수행한 후, LDD 영역(GOLD 영역)을 형성하기 위한 도핑 처리가 수행될 수 있거나, 또는 대안으로, LDD 영역(GOLD 영역)을 형성하기 위한 도핑 처리를 수행한 후, 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리가 수행될 수 있음에 주의하자.
또한, 상이한 농도를 갖는 불순물 영역들을 형성하도록 도핑 처리가 2회 별개로 수행되는 경우가 본원에 개시되었지만, 상이한 농도를 갖는 불순물 영역들은 처리 조건을 조절함으로써 하나의 도핑 처리에 의해 형성될 수도 있다.
또한, 레지스트 패턴이 도핑 전에 제거된 경우가 본원에 개시되었지만, 레지스트 패턴은 도핑 처리 후 제거될 수도 있다. 도핑이 남겨진 레지스트 패턴에 의해 수행될 때, 레지스트 패턴으로 제 2 도전층의 표면을 보호하면서 도핑이 수행될 수 있다.
도핑 처리의 경우에, 제 2 도전층이 오버랩되는 위치의 반도체층은 하나의 도전형을 갖는 불순물의 이온들이 부가되지 않는 영역이고, 이후에 형성되는 TFT의 채널 형성 영역으로서 기능하는 것에 주의하자.
또한, 반도체층(303)과 교차된 부분의 도전성 적층 (제 1 도전층(305b) 및 제 2 도전층(306b))의 패턴은 게이트 전극으로 된다. 더욱이, 제 2 도전층(306b)이 오버랩되지 않는 제 1 도전층(305b)의 영역은 Lov 영역의 길이이다. Lov 영역은 게이트 전극이 오버랩되는 저농도 불순물 영역(LDD 영역)을 의미하는 것에 주의하자. Lov 영역의 필요한 길이는 TFT를 포함하는 회로의 유형 또는 용도에 따라 결정될 수 있고, 노광 마스크 또는 에칭 조건은 길이에 기초하여 설정될 수 있다. "ov"는 "오버랩(overlap)"을 의미하는 것에 주의하자.
그 후, 산화질화 실리콘을 사용하는 제 3 절연막(312)이 형성된다. 이어서, 반도체 층에 부가된 불순물 원소들의 활성화 및 수소화가 수행된다.
후속하여, 제 4 절연막(313)은 투광 무기 재료(light transmitting inorganic material)(예, 산화 실리콘, 질화 실리콘, 또는 산화질화 실리콘) 또는 낮은 유전 상수를 갖는 유기 화합물 재료 (감광성 또는 비감광성 유기 수지 물질, 예, 폴리이미드 또는 폴리벤조옥사졸)를 사용하여 형성된다. 대안으로, 제 4 절연막은 실록산 함유 물질을 사용하여 형성될 수 있다. 실록산은 실리콘(Si) 및 산소(O) 결합에 의해 형성된 골격 구조를 포함하는 물질임에 주의하자. 치환체로서, 적어도 수소(예, 알킬기 또는 방향족 탄화수소)를 함유하는 유기기가 사용된다. 플루오로기가 치환체로서 사용될 수도 있다. 대안으로, 치환체로서, 적어도 수소 및 플루오로기를 함유하는 유기기 모두가 사용될 수 있다.
이어서, 레지스트로 제조된 마스크는 제 3 포토마스크를 사용하여 형성되고, 층간 절연막으로서 기능하는 제 3 절연막(312), 제 4 절연막(313), 및 게이트 절연막으로서 기능하는 제 2 절연막(304)이 선택적으로 에칭되어 콘택트 홀을 형성한다. 그 후, 레지스트로 제조된 마스크가 제거된다.
금속 적층막이 스퍼터링에 의해 제 4 절연막(313) 상에 형성된 후, 레지스트로 제조된 마스크는 제 4 포토마스크를 사용하여 형성되고, 금속 적층막은 선택적으로 에칭되어 반도체층과 접촉하는 소스 전극(314) 및 드레인 전극(315)을 형성한다.
접속 전극(connection electrode)(복수의 TFTs를 전기적으로 접속시키는 전극) 또는 단자 전극(외부 전원에 접속되는 전극)은 제 4 절연막(313) 위의 TFT의 소스 전극(314) 및 드레인 전극(315)과 동시에 형성될 수도 있음에 주의해야 한다. 이어서, 레지스트로 제조된 마스크가 제거된다. 금속 적층막은 100 nm 두께의 Ti막, 350 nm 두께인 소량의 Si를 함유하는 Al막, 및 100 nm 두께인 Ti막의 3개 층들의 적층을 갖는다. 금속 적층막은 동일한 금속 스퍼터링 장치에서 연속적으로 형성되는 것이 바람직하다.
상기 단계들을 통해, 채널 형성 영역의 양 측면들 상에 하나의 도전성 유형을 갖는 저농도 불순물 영역들(309a, 309b)을 갖는 탑-게이트 TFT는 도 3d에 도시된 바와 같이 형성된다. 도 3d에서, 채널 길이(L)가 도시된다.
상기한 바와 같이, 이 실시 형태에서, 노광은 이 노광에 관하여 하프톤 마스크의 투과율 및 위상차가 조절되는 포토마스크를 사용하여 수행됨으로써, 단부가 완만한 형상을 갖는 레지스트 패턴(307a)이 형성되고, 게이트 전극은 이러한 레지스트 패턴을 사용하여 얻어진다. 레지스트 패턴(307a)의 작은 두께를 갖는 부분의 길이를 조절함으로써, Lov 영역의 길이는 자체-정렬 방식으로 조절될 수 있다.
이 실시 형태에서 n-채널 TFT를 사용하는 것에 대해 설명되지만; p-채널 TFT는 n-형 불순물 요소 대신에 p-형 불순물 요소를 사용함으로써 형성될 수도 있다.
더욱이, n-채널 TFT 및 p-채널 TFT는 동일한 기판 위에 형성될 수도 있으며, 이들 TFT를 상보적으로 조합함으로써, CMOS 회로가 형성될 수 있다. CMOS 회로는 적어도 하나의 n-채널 TFT 및 하나의 p-채널 TFT (예, 인버터 회로, NAND 회로, AND 회로, NOR 회로, OR 회로, 시프트 레지스터 회로, 샘플링 회로, D/A 컨버터 회로, A/D 컨버터 회로, 래치 회로, 또는 버퍼 회로)를 갖는 회로를 지시한다. 또한, CMOS 회로들을 조합함으로써, SRAM 또는 DRAM 등의 메모리 소자 또는 다른 소자가 기판 위에 형성될 수 있다. 더욱이, CPU는 여러 소자들 또는 회로들을 집적함으로써 기판 위에 형성될 수도 있다.
또한, 이 실시 형태에서 단일 게이트 구조를 갖는 탑 게이트 TFT를 사용하는 것에 대한 설명이 이루어지지만; 복수의 채널 형성 영역들을 갖는 다중 게이트 구조를 갖는 탑 게이트 TFT가 형성될 수도 있다. 또한, 단일 게이트 구조를 갖는 탑 게이트 TFT 및 다중 게이트 구조를 갖는 탑 게이트 TFT는 제조 공정수를 증가시키지 않고 노광 마스크를 변화시킴으로써만 동일한 기판 위에 형성될 수도 있다. 단 일 게이트 구조는 하나의 TFT가 하나의 게이트 전극을 갖는 구조임에 주의해야 한다. 다중 게이트 구조는 복수의 게이트 전극들이 제공되는 구조이고, 여기서 2개 이상의 TFT는 직렬로 접속되고, TFT의 각각의 게이트 전극들이 접속된다.
따라서, 제조 공정수의 증가 없이, 노광 마스크를 변화시킴으로써만 여러 가지 회로들이 적절한 구조들을 갖는 트랜지스터들을 할당함으로써 동일한 기판상으로 형성될 수 있다.
(실시 형태 2)
이 실시 형태에서, 다음 케이스는 도 4a 내지 도 4c를 참조하여 기재될 것이고; 제조 공정수의 증가 없이 본 발명의 조건을 만족시키는 노광 마스크를 사용함으로써, 드레인 측면 상의 Lov 영역이 소스 측면 상의 그것보다 더 넓은 구조를 갖는 탑 게이트 TFT 및 채널 형성 영역 각각의 양 측면들 상의 Lov 영역들이 동일한 폭을 갖는 구조의 탑 게이트 TFT가 동일한 기판상에 형성된다.
도 4a에서, 기판(500) 및 절연층(508) 위에, 반도체층(502) 및 반도체층(503)이 형성된다. 반도체층(502) 및 반도체층(503)을 커버하도록, 게이트 절연층(504), 제 1 도전막(505) 및 제 2 도전막(506)이 형성되고, 레지스트 패턴(529), 레지스트 패턴(539), 및 레지스트 패턴(549)이 도 4a에 나타낸 바와 같이 각각 상이한 형상들을 갖도록 형성된다. 이들 레지스트 패턴들은 실시 형태 1에 개시된 바와 같이, 하프톤 마스크 및 투광 기판으로 구성되고, 하프톤 마스크 및 투광 기판을 통해 투과된 노광과 하프톤 마스크를 통해 투과된 노광 사이의 위상차 및 하프톤 마스크의 투과율이 식 5를 만족시키는 노광 마스크를 사용함으로써 형성된다. 따라서, 볼록부는 레지스트 패턴들의 각각의 단부에 형성되지 않고, 이 레지스트 패턴의 단부는 완만한 형상을 갖는다.
레지스트 패턴(529)은 양 측면들 각각 상에 완만한 단차들을 갖는 형상(도 4a의 단면에서 대칭 형상)을 갖고, 레지스트 패턴(539)은 중앙에서 벗어나 배치된 위치에 볼록부를 갖는 형상(도 4a의 단면에서 비대칭 형상)을 갖고, 레지스트 패턴(549)은 단차나 볼록부 또는 오목부를 갖지 않는 형상(도 4a의 단면에서 대칭 형상)을 갖는다.
패터닝은 에칭 공정에 의해 레지스트 패턴들(529, 539, 549)을 사용하여 수행되고, 그에 따라 제 1 게이트 전극층(521), 제 2 게이트 전극층(522), 제 1 게이트 전극층(531), 제 2 게이트 전극층(532), 제 1 배선층(541), 및 제 2 배선층(542)을 형성한다.
하나의 도전성 유형을 갖는 불순물 원소가 마스크로서 사용된 제 2 게이트 전극층들(522, 532)을 갖는 반도체층들(502, 503)에 부가되고, 그로 인해 저농도 불순물 영역들(524a, 524b, 534a, 534b)을 형성한다(도 4b 참조).
더욱이, 하나의 도전성 유형을 갖는 불순물 원소가 마스크로서 사용된 제 1 게이트 전극층(521), 제 2 게이트 전극층(522), 제 1 게이트 전극층(531), 및 제 2 게이트 전극층(532)을 갖는 반도체층들(502, 503)에 부가되고, 그로 인해 고농도 불순물 영역들(525a, 525b, 535a, 535b)을 형성한다
이어서, 레지스트 패턴(523), 레지스트 패턴(533), 및 레지스트 패턴(543)이 제거된다.
이러한 방식으로, 제 1 TFT 부(530), 제 2 TFT 부(520), 및 배선부(540)가 동일한 기판 위에 형성될 수 있다. 제 1 TFT부(530)에서, 소스 측면 상에 저농도 불순물 영역(536a)을 갖고, 드레인 측면 상에 저농도 불순물 영역(536b)을 갖는 TFT가 형성되고; 저농도 불순물 영역(536b)은 저농도 불순물 영역(536a)보다 더 폭넓다. 제 2 TFT 부(520)에서, 채널 형성 영역의 양 측면들 상에 저농도 불순물 영역들(526a, 526b)을 각각 갖는 TFT가 형성된다(도 4c 참조). 또한, 단부들이 정렬된 적층, 즉, 제 1 배선층(541) 및 제 2 배선층(542)의 적층이 배선부(540)에서 얻어진다.
또한, 동일한 레지스트 패턴을 사용함으로써, 제 1 TFT부(530)의 그것과 동일한 구조는 캐패시터 및 TFT가 동일한 기판 위에 형성될 수 있도록 형성될 수 있다. 그러한 경우에, 유전체로서 게이트 절연층(504)을 포함하는 캐패시터가 또한 형성될 수 있다.
(실시 형태 3)
이 실시 형태에서, 액티브 매트릭스 발광 장치의 구조는 그의 제조 방법에 따라 도 5 및 6을 참조하여 기재할 것이다.
먼저, 절연 표면을 갖는 기판(601) 위에, 베이스 절연막(611)이 형성된다. 발광이 디스플레이 표면으로서 기판(610) 측면에 의해 추출되는 경우, 투광 특성을 갖는 유리 기판 또는 석영 기판이 기판(610)으로서 사용될 수 있다. 더욱이, 가공 온도에 저항할 수 있는 열 저항 특성을 갖는 투광 플라스틱 기판이 사용될 수도 있다. 다른 한편, 발광이 디스플레이 표면으로서 기판(610) 측면에 대해 반대쪽 표 면에 의해 추출되는 경우, 절연막이 형성되는 실리콘 기판, 금속 기판, 또는 스테인레스강 기판이 상기 기판들과 마찬가지로 형성될 수도 있고; 여기서, 유리 기판이 기판(610)으로서 사용될 수 있다. 유리 기판의 내화율은 약 1.55이다.
베이스 절연막(611)으로서, 산화 실리콘막, 질화 실리콘막, 또는 산화질화 실리콘막 등의 절연막으로 구성된 베이스막이 형성된다. 본원에 개시된 것은 단일층 구조가 베이스막으로서 사용된 경우이지만; 2개 이상의 절연층들을 적층한 구조가 사용될 수도 있다. 베이스 절연막은 기판의 오목도 및 볼록도 및 기판으로부터 불순물 확산이 쟁점이 되지 않을 때 형성될 필요가 없음에 주의하자.
후속하여, 반도체층은 베이스 절연막(611) 위에 형성된다. 반도체층은 다음과 같이 형성된다: 비정질 구조를 갖는 반도체막은 공지된 방법(예, 스퍼터링, LPCVD, 또는 플라즈마 CVD)에 의해 형성되고, 결정질 반도체막을 형성하도록 공지된 결정화 처리 (예, 레이저 결정화, 열 결정화, 또는 니켈 등의 촉매를 사용한 열 결정화)에 의해 결정화되고; 결정질 반도체막은 제 1 포토마스크를 사용하여 목적된 형상으로 가공된다(패터닝). 플라즈마 CVD를 사용함으로써, 베이스 절연막 및 비정질 구조를 갖는 반도체막은 대기에 노출됨 없이 연속적으로 적층될 수 있음에 주의해야 한다. 반도체막은 25 내지 80 nm (바람직하게는 30 내지 70 nm)의 두께를 갖도록 형성된다. 결정질 반도체막의 재료는 특별히 제한되지 않고, 바람직하게는, 실리콘 또는 실리콘-게르마늄(SiGe) 합금이 사용된다.
여기서, 비정질 구조를 갖는 반도체막을 결정화시키는 기술로서, 일본국 특허 공개 제 8-78329호에 개시된 기술이 사용된다. 이 공보에 개시된 기술에 따라, 결정화를 촉진시키는 금속 원소가 비정질 실리콘막에 선택적으로 부가되고, 열 처리가 그에 대해 수행됨으로써, 부가된 영역으로부터 확장하는 결정 구조를 갖는 반도체막을 형성한다.
결정질 반도체막의 형성 방법의 일 예는 아래 상세히 기재될 것이다.
먼저, 중량 1 내지 100 ppm의 결정화(여기서 니켈)를 촉진시키는 촉매 분해를 갖는 금속 원소를 함유하는 아세트산 니켈 용액은 비정질 구조를 갖는 반도체막의 표면 위로 스피너(spinner)를 사용하여 코팅되고, 그에 의해 니켈-함유층이 형성된다. 코팅에 의해 니켈-함유층을 형성하는 방법 이외의 방법으로서, 스퍼터링, 증발, 또는 플라즈마 처리에 의해 극도의 박막을 형성하는 방법이 사용될 수도 있다. 또한, 전체 표면을 코팅하는 실시예가 본원에 개시되었지만, 니켈-함유층은 마스크를 사용함으로써 선택적으로 형성될 수도 있다.
이어서, 열 처리는 결정화를 위해 수행된다. 이 경우, 규화물은 반도체의 결정화를 촉진시키기 위해 금속 원소와 접촉하는 반도체막 부분에 형성되고, 결정화는 핵으로서 규화물을 사용함으로써 가공된다. 이러한 방식으로, 결정 구조를 갖는 반도체막이 얻어진다. 결정화 후에 반도체막에 함유된 산소의 농도는 바람직하게는 5 x 1018 원자/cm3 이하임을 주의해야 한다. 여기서, 탈수소화를 위한 열처리를 수행한 후(1시간 동안 500℃), 결정화를 위한 열 처리(4 내지 24시간 동안 550 내지 650 ℃)가 수행된다. 또한, 강력한 광 조사를 사용함으로써 결정화를 수행하는 경우에, 적외선, 가시 광선 및 자외선 또는 이들의 조합물 중의 임의의 것 이 사용될 수 있다. 필요할 경우, 비정질 구조를 갖는 반도체막에 함유된 수소를 방전시키기 위한 열 처리는 강한 광선의 조사 전에 수행될 수 있다는 것을 주의하라. 대안으로, 열 처리 및 강한 광선 조사는 결정화와 동시에 수행될 수 있다. 생산성의 견지에서, 결정화는 강한 광 조사에 의해 수행되는 것이 바람직하다.
이러한 방식으로 얻어진 결정질 반도체막에서, 금속 원소(여기서는 니켈)가 남아있다. 금속 원소가 막에 균일하게 분포되지 않더라도, 그것은 평균 1 x 1019 원자/cm3 이상의 농도로 남아있다. 말할 필요도 없이, TFT 등의 여러 반도체 소자들은 그러한 상태로 균일하게 형성될 수 있지만; 금속 원소는 이후에 기재되는 바와 같이 게터링(gettering)에 의해 제거된다.
여기서, 결정화 단계에서 형성된 천연 산화물막은 레이저광 조사 전에 제거된다. 이러한 천연 산화물막은 고농도로 니켈을 함유하고; 따라서, 그것은 제거되는 것이 바람직하다.
이어서, 결정화 정도(막의 전체 부피에서 결정화된 성분의 정도)를 증가시키고, 결정 입자들에 남아있는 결함들을 보상하기 위해, 결정질 반도체막은 레이저광으로 조사된다. 레이저광으로 결정질 반도체막을 조사하는 경우, 왜곡들(distortions) 또는 융기들(ridges) 등이 형성되고, 박층 표면의 산화물막(도시되지 않음)이 표면 위에 형성된다. 레이저광으로서, 펄스 진동자인 레이저 광원으로부터 방출된 400 nm 이하의 파장의 엑시머 레이저광, YAG 레이저의 제 2 또는 제 3 고조파가 사용될 수 있다. 대안으로, 기본파의 제 2 내지 제 4 고조파는 연속적 인 파형 진동이 가능한 고상 레이저에 의해 이용될 수 있다. 전형적으로, Nd:YVO4 레이저 (기본파: 1064 nm)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 사용될 수 있다.
후속하여, 결정질 반도체막 (순간적으로 약 400 내지 1000℃까지 반도체막을 가열하기 위한 열처리)의 왜곡들을 감소시키기 위한 제 1 열처리는 질소 분위기에서 수행되고, 그에 따라 편평한 반도체막을 얻는다. 순간적으로 가열하기 위한 열처리로서, 기판이 가열된 가스에 투입하고 수분 방치한 후 꺼내는 열처리 또는 강한 광 조사에 의한 열처리가 사용될 수 있다. 열 처리 조건에 따라서 뿐만 아니라, 왜곡이 감소됨에 따라 결정 입자에 남겨진 결함들이 보상되고, 즉, 결정성이 개선될 수 있다. 더욱이, 왜곡들은 이러한 열 처리에 의해 감소되기 때문에, 니켈은 후기 게터링 단계에서 용이하게 게터링될 수 있다. 이러한 열 처리에서 온도가 결정화 온도보다 낮을 때, 니켈은 고체-페이스트 상태를 유지하면서 실리콘막 내로 이동함에 주의해야 한다.
이어서, 희소 가스 원소를 함유하는 반도체막은 결정질 반도체막 상으로 형성된다. 희소 가스 원소를 함유하는 반도체막을 형성하기 전에, 에칭 스토퍼(etching stopper)(배리어층이라 칭함)로서 작용하는 산화물막은 1 내지 10nm의 두께로 형성될 수 있다. 배리어층은 반도체막의 왜곡들을 감소시키기 위해 열 처리에 의해 동시에 형성될 수 있다.
희소 가스 원소 함유 반도체막은 플라즈마 CVD 또는 스퍼터링에 의해 형성되 고, 그에 따라 10 내지 300 nm 두께의 게터링 사이트(gettering site)를 형성한다. 희소 가스 원소로서, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)으로부터 선택된 하나 또는 복수의 종류가 사용되고, 특히, 저렴한 가스인 아르곤(Ar)이 바람직하다.
여기서, PCVD가 사용된다. 재료 가스로서, 비율(모노실란:아르곤)이 0.1:99.9 내지 1:9, 바람직하게는 1:99 내지 5:95로 조절될 수 있는 모노실란 및 아르곤이 사용되어 반도체막을 형성한다. 막-형성에서 RF 전력 밀도는 0.0017 내지 0.48 W/cm2인 것이 바람직하다. 막의 품질은 게터링 효과를 얻기에 충분히 개선되고, 반면에 막-형성 속도는 개선되기 때문에 RF 전력 밀도는 가능한 한 높은 것이 바람직하다. 또한, 막-형성 중에 압력은 1.333 Pa(0.01 토르) 내지 133.322 Pa(1 토르)로 조절되는 것이 바람직하다. 압력이 높을수록, 막-형성 속도가 더 개선되는 한편, 막에 함유된 Ar 농도는 압력이 높을 때 감소된다. 더욱이, 막-형성 온도는 300 내지 500℃인 것이 바람직하다. 이러한 방식으로, 반도체막은 1 x 1018 내지 1 x 1022 원자/cm3, 바람직하게는 1 x 1020 내지 1 x 1021 원자/cm3의 농도로 아르곤을 함유하는 플라즈마 CVD에 의해 형성될 수 있다. 상기 범위 내에서 제 2 반도체막을 형성하는 조건을 조절함으로써, 막-형성 중에 배리어 층에 대한 손상이 감소됨으로써, 반도체막의 두께의 변화 및 반도체막에 형성된 홀들 등의 결함이 방지될 수 있다.
막 내에 불활성 가스인 희소 가스 원소의 이온들을 포함시키는 의미는 2가지 이다: 하나는 댕글링 결합(dangling bond)이 반도체막에 왜곡을 부여하도록 형성되고, 다른 하나는 왜곡이 반도체막의 격자들 사이에 주어진다는 것이다. 반도체막의 격자들 사이에 왜곡을 제공하기 위해, 아르곤(Ar), 크립톤(Kr), 또는 크세논(Xe) 등의 실리콘의 그것보다 큰 원자 반경을 갖는 원소를 사용하는 것이 현저히 효과적이다. 또한, 희소 가스 원소를 막 내로 함유시킴으로써, 격자 왜곡뿐만 아니라 댕글링 결합이 게터링 작용에 기여하도록 형성된다.
후속하여, 열 처리는 결정질 반도체막에서 금속 원소(니켈)의 농도를 감소시키는 게터링을 위해 또는 금속 원소를 제거하기 위해 수행된다. 게터링을 위한 열 처리로서, 강한 광 조사를 사용한 처리, 노(furnace)를 사용한 열 처리 또는 기판이 가열된 가스에 투입하고 수분 방치한 후 꺼내는 열처리를 사용하는 처리가 사용될 수 있고; 여기서, 게터링을 위한 제 2 열처리 (순간적으로 약 400 내지 1000℃까지 반도체막을 가열하기 위한 열처리)가 질소 분위기에서 수행된다.
이러한 제 2 열처리에 의해, 금속 원소는 희소 가스 원소를 함유하는 반도체막으로 이동함으로써, 배리어 층으로 커버된 결정질 반도체막에 함유된 금속 원소가 제거되거나, 또는 금속 원소의 농도가 감소된다. 결정질 반도체막에 함유된 금속 원소는 기판 표면에 수직인 방향으로 및 희소 가스 원소를 함유하는 반도체막 쪽으로 이동한다.
게터링에서 금속 원소의 이동 거리는 결정질 반도체막의 두께와 거의 동일한 거리일 수 있고, 따라서, 게터링은 비교적 짧은 시간에 수행될 수 있다. 여기서, 니켈은 희소 가스 원소를 함유하는 반도체막으로 이동함으로써, 니켈은 결정질 반 도체막에서 분리되지 않고, 게터링이 충분히 수행됨으로써, 결정질 반도체막은 거의 니켈을 함유하지 않고, 즉, 막 내의 니켈 농도는 1 x 1018 원자/cm3 이하, 바람직하게는 1 x 1017 원자/cm3 이하이다. 희소 가스 원소를 함유하는 반도체막 뿐만 아니라 배리어층은 게터링 사이트로서 기능하는 것에 주의해야 한다.
후속하여, 희소 가스 원소를 함유하는 반도체막만이 에칭 스토퍼로서 배리어층을 사용하여 선택적으로 제거된다. 희소 가스 원소를 함유하는 반도체막만을 선택적으로 에칭하는 방법으로서, ClF3에 의한 플라즈마를 사용하는 건식 에칭, 또는 히드라진 또는 테트라에틸암모늄 히드록사이드((CH3)4NOH: 약어는 TMAH)를 함유하는 수용액 등의 알칼리 용액을 사용하는 습식 에칭이 사용될 수 있다. 에칭으로 인해 결정질 반도체막에 핀 홀이 형성되는 것을 방지하도록 오버 에칭 시간이 단축될 수 있음에 주의해야 한다.
다음으로, 배리어층은 불화수소산을 함유하는 에칭제에 의해 제거된다.
또한, 희소 가스 원소를 함유하는 반도체막을 형성하기 전에, 챔버 내에서 F 등의 불순물을 제거하기 위해 플러시 기질(flush substance)을 사용하는 플러싱 처리가 수행될 수 있다. 플러싱 처리는 다음과 같이 수행된다: 모노실란은 플러시 기질로서 사용되고, 기판 표면에 대한 플러싱 처리를 수행하기 위해 5 내지 20분 동안, 바람직하게는 10 내지 15분 동안 8 내지 10 SLM의 가스 유동률로 챔버 내로 연속적으로 도입된다(실란 플러시라 칭하기도 함). 1 SLM은 1000 sccm, 즉 0.06 m3/h임에 주의하자.
상기 공정들을 통해, 양호한 결정질 반도체막이 얻어질 수 있다.
결정질 반도체막이 제 1 포토마스크를 사용함으로써 목적하는 형상으로 가공된 후, 레지스트 마스크가 제거된다. 후속하여, 필요할 경우, 미량의 불순물 원소(붕소 또는 인)의 도핑은 TFT의 문턱 전압을 제어하기 위해 반도체층에 대해 수행되고; 여기서, 디보란(B2H6)이 질량-분리되지 않지만, 플라즈마-여기되는 이온 도핑이 사용된다.
이어서, 반도체층의 표면상의 산화물막은 불화수소산을 함유하는 에칭제를 사용함으로써 제거되고, 동시에, 반도체층의 표면이 세정된다.
다음으로, 반도체층을 커버하기 위한 절연층이 형성된다. 절연막은 플라즈마 CVD 또는 스퍼터링에 의해 1 내지 200 nm 두께로 형성된다. 절연막은 단일층 구조 또는 실리콘을 함유하는 절연막의 적층 구조로 10 내지 50 nm의 작은 두께를 갖도록 형성되는 것이 바람직하고, 이어서 마이크로파 플라즈마를 사용하는 표면 질화 처리가 수행된다. 절연막은 이후에 형성되는 TFT의 게이트 절연막으로서 기능한다.
후속하여, 절연막 위에, 20 내지 100 nm의 두께를 갖는 제 1 도전막 및 100 내지 400 nm 두께의 제 2 도전막이 적층된다. 이러한 실시 형태에서, 30 nm 두께의 질화 탄탈막 및 370 nm 두께의 텅스텐막이 절연막(613) 위에 순차로 적층되고, 실시 형태 1에 개시된 바의 가공(패터닝)은 각각의 게이트 전극 및 각각의 배선을 형성하기 위해 수행된다.
도전막이 여기서 TaN막 및 W막의 적층이더라도, 본 발명은 특별히 제한되지 않고, 도전막은 Ta, W, Ti, Mo, Al, 및 Cu로부터 선택된 원소 또는 주성분으로서 이 원소를 함유하는 합금 재료 또는 화합물 재로의 적층으로 형성될 수도 있음에 주의하자. 또한, 인 등의 불순물 원소로 도핑된 다결정 실리콘막으로 전형화된 반도체막이 사용될 수도 있다. 더욱이, 본 발명은 2층 구조로 제한되지 않고, 예를 들면 50 nm 두께로 된 텅스텐막, 500 nm 두께로 된 알루미늄-실리콘 합금(Al-Si)막, 및 30 nm 두께로 된 질화 티탄막이 순차로 적층된 3층 구조가 채용될 수도 있다.
ICP(유도 결합형 플라즈마(inductivity coupled plasma)) 에칭은 제 1 도전막 및 제 2 도전막을 에칭하기 위해(1 에칭 처리 및 제 2 에칭 처리) 사용되는 것이 바람직하다. ICP 에칭을 사용하고, 에칭 조건(예, 코일형 전극에 인가된 전력량, 기판 측면 상의 전극에 인가된 전력량, 또는 기판측의 전극 온도)을 적절히 조절함으로써, 막들은 목적된 형상으로 에칭될 수 있다.
이어서, 마스크로서 게이트 전극을 사용함으로써 전체 표면에 도핑하는 제 1 도핑 단계는 반도체층에 n-형 도전성을 부여하는 불순물 소자를 부가하도록 수행된다. 제 1 도핑 단계는 이온 도핑 또는 이온 주입(ion injecting)에 의해 수행될 수 있다. 이온 도핑은 도즈량이 1.5 x 1014 원자/cm2이고, 가속 전압이 60 내지 100 kV인 조건에서 수행된다. n-형 도전성을 부여하는 불순물 원소로서, 인(P) 또 는 비소(As)가 일반적으로 사용된다.
레지스트로 제조된 마스크가 형성된 후, 제 1 도핑 단계에서보다 높은 농도로 n-형 도전성을 부여하는 불순물 원소로 반도체층을 도핑하는 제 2 도핑 공정이 수행된다. 마스크는 화소부에 p-채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그의 주변부, 화소부의 n-채널 TFT의 일부 및 드라이버 회로부에 p-채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그의 주변부를 보호하기 위해 제공된다.
제 2 도핑 단계는 도즈량이 5 x 1014 내지 5 x 1015 원자/cm2이고, 가속 전압이 50 내지 100 kV인 조건에서 수행된다. 제 2 도핑 공정에서 가속 전압은 제 1 도핑 공정에서 그것보다 낮게 설정되는 것에 주의하자.
이어서, 마스크를 제거한 후, 레지스트로 제조된 마스크가 새롭게 형성되고, 고농도로 p-형 도전성을 부여하는 불순물 원소(일반적으로, 붕소)로 반도체층을 도핑하는 제 3 도핑 단계가 수행된다. 마스크는 화소부에 n-채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그의 주변부, 및 드라이버 회로부에 n-채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그의 주변부를 보호하기 위해 제공된다.
그 후, 레지스트 마스크가 제거된다. 상기 단계들을 통해, n-형 또는 p-형 도전성을 갖는 불순물 영역이 각각의 반도체 층에 형성된다.
후속하여, 수소를 함유하는 절연막은 LPCVD, 플라즈마 CVD 등에 의해 형성되 고, 이어서 반도체층에 부가된 불순물 원소의 활성화 및 수소 첨가(hydrogenation)가 수행된다. 수소를 함유하는 절연막으로서, PCVD에 의해 얻어진 산화질화 실리콘막(SiNO막)이 사용된다. 수소를 함유하는 절연막의 두께는 여기서 50 내지 200 nm이다. 수소를 함유하는 절연막은 층간 절연막의 제 1 층이고 산화 실리콘을 함유하는 것에 주의해야 한다.
이어서, 층간 절연막의 제 2 층인 무기 절연막은 스퍼터링, LPCVD, 플라즈마 CVD 등에 의해 형성된다. 무기 절연막으로서, 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막 등의 절연막의 단일층 또는 적층이 사용된다. 무기 절연막의 두께는 여기서 600 내지 800 nm이다.
다음으로, 레지스트로 제조된 마스크는 포토마스크를 사용함으로써 형성되고, 절연막은 선택적으로 에칭되어 콘택트 홀(contact hole)을 형성한다. 이어서, 레지스트로 제조된 마스크가 제거된다.
금속막이 스퍼터링에 의해 적층된 후, 레지스트로 제조된 마스크는 포토마스크를 사용함으로써 형성되고, 금속 적층막은 선택적으로 에칭되고, 그로 인해 TFT의 소스 전극 또는 드레인 전극으로서 기능하는 전극을 형성한다. 금속 적층막은 동일한 금속 스퍼터링 장치에서 연속적으로 형성되는 것에 주의하자. 이어서, 레지스트로 제조된 마스크가 제거된다.
상기 공정들을 통해, 활성층으로서 폴리실리콘막을 포함하는 톱 게이트 TFT들 (636, 637, 638, 639) 각각은 동일한 기판 위에 제조될 수 있다.
화소부에 제공된 TFT(638)는 하나의 TFT에 복수의 채널 형성 영역들을 갖는 n-채널 TFT인 것에 주의하자. 더욱이, TFT(638)은 이중 게이트 TFT이다. 또한, 화소부에서, 이후에 형성되는 발광 소자에 전기적으로 접속된 TFT(639)가 제공되고; 이중 게이트 p-채널 TFT가 오프 전류를 감소시키기 위해 여기서 TFT(639)로 기재되더라도, 본 발명은 특별히 제한되지 않고, 단일 게이트 TFT가 사용될 수도 있다. 이중 게이트 구조는 2개의 게이트들이 제공된 구조를 의미하고, 여기서 2개의 TFT들은 직렬로 접속되고, TFT들의 각각의 게이트 전극들이 접속되는 것에 주의하자. 단일 게이트 구조와 비교하면, 이중 게이트 구조는 오프 전류를 추가로 감소시킬 수 있다.
드라이버 회로부에 제공된 TFT(636)는 채널 형성 영역의 양 측면 상에 각각 상이한 폭을 갖는 2개의 저농도 불순물 영역(Lov 영역이라 칭하기도 함)을 갖는 n-채널 TFT이다. 2개의 저농도 불순물 영역들은 자체-정렬 방식으로 게이트 전극으로 오버랩된다. 또한, TFT(637)는 소스측 및 드레인측 모두에 동일한 폭을 갖는 저농도 불순물 영역들(Lov 영역들)을 갖는 p-채널 TFT이다. TFT 각각은 단일 게이트 TFT이다. 드라이버 회로부에서, CMOS 회로는 TFT들(636, 637)을 상보적으로 접속시킴으로써 구성되고, 그로 인해 여러 가지 종류의 회로들을 달성한다. 필요할 경우, 멀티 게이트 TFT가 형성될 수 있다.
이어서, 제 1 전극(623), 즉, 발광 소자의 양극(또는 음극)이 형성된다. 제 1 전극(623)으로서, Ni, W, Cr, Pt, Zn, Sn, In 및 Mo로부터 선택된 원소 등의 큰 작업 기능을 갖는 재료, 또는 주성분으로서 상기 원소를 함유하는 합금 재료, 예를 들면 TiN, TiSiXNY, WSiX, WNX, WSiXNY, 또는 NbN의 단층막 또는 적층막이 100 내지 800 nm의 전체 두께를 갖도록 사용될 수 있다.
특히, 제 1 전극(623)은 발광 도전성 물질로 형성된 투명한 도전성 필름을 사용함으로써 형성될 수 있고, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 산화 아연 인듐, 산화 티탄을 함유하는 산화 인듐, 산화 티탄을 함유하는 산화 주석 인듐 등이 사용될 수 있다. 다시 말할 필요 없이, 산화 주석 인듐(ITO), 산화 아연 인듐(IZO), 산화 실리콘이 첨가된 산화 주석 인듐(ITSO) 등이 사용될 수도 있다.
각각의 발광 도전성 재료에서 조성비의 예는 이하 기재된다. 산화 텅스텐을 함유하는 산화 인듐의 조성비에 대해, 산화 텅스텐은 1.0 중량%일 수 있고, 산화 인듐은 99.0 중량%일 수 있다. 산화 텅스텐을 함유하는 산화 아연 인듐의 조성비에 대해, 산화 텅스텐은 1.0 중량%일 수 있고, 산화 아연은 0.5 중량%일 수 있고, 산화 인듐은 98.5 중량%일 수 있다. 산화 티탄을 함유하는 산화 인듐의 조성비에 대해, 산화 티탄은 1.0 내지 5.0 중량%일 수 있고, 산화 인듐은 99.0 내지 95.0 중량%일 수 있다. 산화 주석 인듐(ITO)의 조성비에 대해, 산화 주석은 10.0 중량%일 수 있고, 산화 인듐은 90.0 중량%일 수 있다. 산화 아연 인듐 (IZO)의 조성비에 대해, 산화 아연은 10.7 중량%일 수 있고, 산화 인듐은 89.3 중량%일 수 있다. 더욱이, 산화 티탄을 함유하는 산화 주석 인듐의 조성비에 대해, 산화 티탄은 5.0 중량%일 수 있고, 산화 주석은 10.0 중량%일 수 있고, 산화 인듐은 85.0 중량%일 수 있다. 상기한 바의 조성비는 단지 예이고, 그 조성비는 적절히 설정될 수 있다.
이어서, 코팅법에 의해 얻어진 절연막(예, 유기 수지막)은 제 1 전극(623)의 단부를 커버하는 절연체(629)(뱅크, 격벽, 배리어, 제방 등)를 형성하도록 에칭 등에 의해 가공된다. 절연체(629)는 마스크를 사용하는 가공에 의해 형성되도록 제한되지 않고, 감광 재료를 사용하는 노광 및 현상만으로 형성될 수도 있음에 주의하자.
이어서, EL층(발광층)(624)은 증착법 또는 코팅법에 의해 형성된다.
EL층(발광층)(624)은 적층이고, 버퍼층은 EL층(발광층)(624)의 하나의 층으로서 사용될 수 있다. 버퍼층은 유기 화합물 및 무기 화합물의 복합체 재료를 사용하여 형성되고, 무기 화합물은 유기 화합물에 관하여 전자 수용성(electron-accepting property)을 갖는다. 무기 화합물로서, 산화 티탄, 산화 지르코늄, 산화 하프늄, 산화 바나듐, 산화 니오븀, 산화 탄탈, 산화 크롬, 산화 몰리브덴, 산화 텅스텐, 산화 망간 및 산화 루테늄 중의 하나 또는 복수가 사용될 수 있다. 버퍼층은 홀-수송성을 갖는 유기 화합물 및 무기 화합물의 복합체 재료로 형성될 수 있다.
예를 들면, 적층된 EL층(발광층)(버퍼층 및 EL 층의 적층)은 제 1 전극(623)과 제 2 전극 사이에 제공되는 것이 바람직하다. 버퍼층은 산화 금속(예, 산화 몰리브덴, 산화 텅스텐, 또는 산화 루테늄) 및 유기 화합물을 포함하는 복합체층이다. 유기 화합물은 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(약어: TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약어: α-NPD), 또는 4,4'-비스{N- [4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노}비페닐(약어: DNTPD) 등의 홀-수송성을 갖는 재료이다. 더욱이, 버퍼층 상에 제공된 EL층에 대해, 예를 들면, tris(8-퀴놀리노라토)알루미늄(약어: Alq3), tris(4-메틸-8-퀴놀리노라토)알루미늄(약어: Almq3), 또는 α-NPD가 사용될 수 있다. 또한, 도펀트 재료가 EL층에 함유될 수도 있고, 예를 들면 N,N'-디메틸퀴나크리돈(약어: DMQd), 쿠마린 6, 또는 루브렌이 사용될 수 있다. 제 1 전극과 제 2 전극 사이에 제공된 적층된 EL층 (발광층)은 저항 가열법 등의 증착법에 의해 형성될 수 있다.
버퍼층의 두께를 조절함으로써, 제 1 전극과 EL층 사이의 거리가 조절될 수 있고, 발광 효율이 증진될 수 있다. 버퍼층의 두께를 조절함으로써, 각각의 발광 소자의 발광색이 분명히 디스플레이된 우수한 이미지가 디스플레이될 수 있고, 전력 소비가 적은 발광 장치가 실현될 수 있다.
다음으로, 제 2 전극(625), 즉, 발광 소자의 양극(또는 음극)이 형성된다. 제 2 전극(625)으로서, MgAg, MgIn, 또는 AlLi 등의 합금 또는 투명한 도전막(예, ITO)이 사용된다.
이어서, 보호층(626)은 증착법 또는 스퍼터링에 의해 형성된다. 보호층(626)은 제 2 전극(625)을 보호한다. 발광 소자의 발광이 보호층(626)을 통해 추출될 때, 투명한 재료가 사용되는 것이 바람직하다. 제 2 전극을 보호하기 위한 제 3 전극은 보호층(626)과 제 2 전극(625) 사이에 형성될 수 있음에 주의하자. 필요하지 않을 경우, 보호층(626)은 제공될 필요가 없다.
후속하여, 시일링 기판(sealing substrate; 633)은 발광 소자를 시일링하기 위해 시일링 재료(628)가 부착된다. 다시 말하자면, 발광 디스플레이 장치는 디스플레이 영역을 시일링 재료로 포위함으로써 한 쌍의 기판에 의해 시일링된다. TFT의 층간 절연 필름은 기판의 전체 표면 상으로 제공되고; 따라서, 시일링 재료의 패턴이 층간 절연 필름의 주변부 내로 잡아 당겨지는 경우, 시일링 재료의 패턴 외부에 위치한 층간 절연막의 일부로부터 습기 또는 불순물이 들어갈 수 있다. 따라서, TFT의 층간 절연막으로서 사용되는 절연막의 주변부는 시일링 재료의 패턴 내부에, 바람직하게는 시일링 재료의 패턴과 오버랩하도록 제공됨으로써 시일링 재료는 절연막의 단부를 커버한다. 시일링 재료(628)로 포위된 영역은 충전재(627)로 충전된다. 대안으로, 시일링 재료(628)로 포위된 영역은 건조 불활성 가스로 충전된다.
마지막으로, FPC (가요성 인쇄 회로)(632)는 이방성 도전막(631)을 통해 공지된 방법에 의해 단자 전극에 부착된다. 이 단계에서 단면도가 도 5에 도시된다. 단자 전극에 대해, 제 1 전극(623)에서와 동일한 단계에 의해 얻어진 투명한 도전막이 최상층으로 사용되는 것이 바람직하고, 게이트 배선과 동시에 형성된 단자 전극 위에 형성된다.
도 6은 화소부의 평면도이고, 도 6에서 쇄선(E-F)을 따라 취한 단면은 도 5의 화소부에서 p-채널 TFT(639)의 단면 구조에 대응한다. 또한, 도 6에서 쇄선(M-L)을 따라 취한 단면은 도 5의 화소부에서 n-채널 TFT(638)의 단면 구조에 대응한다. 도 6에서 참조 번호 680으로 표시된 실선은 절연체(629)의 주변 경계를 지시 함에 주의해야 한다. 제 1 전극(623) 만이 도 6에 도시되었기 때문에, 제 1 전극(623) 위에 형성된 EL 층, 제 2 전극 등은 도시되지 않는다.
상기 단계들을 통해, 화소 영역, 드라이버 회로 및 단자부가 동일한 기판 위에 형성될 수 있다.
이러한 실시 형태에서, 이중 게이트 구조는 오프 전류를 감소시키기 위해 화소부의 TFT에 대해 사용되고, 상이한 폭들을 갖는 LDD 영역들이 채널 형성 영역의 양 측면들 각각에 제공된 TFT는 드라이버 회로에서 n-채널 TFT로서 사용된다.
또한, 발광 장치에서, 발광 디스플레이 표면은 한쪽 측면이나 양측면들 상에 제공될 수 있다. 제 1 전극(623) 및 제 2 전극(625) 모두가 투명한 도전막을 사용하여 형성되는 경우, 발광 소자의 광은 기판(610) 및 시일링 기판(633)을 통해 양 측면으로 추출된다. 이 경우, 시일링 기판(633) 및 충전재(627)에 대해, 투명한 재료가 사용되는 것이 바람직하다.
대안으로, 제 2 전극(625)이 금속막으로 형성되고, 제 1 전극(623)이 투명한 도전막으로 형성되는 경우, 발광 소자의 광이 기판(610) 만을 통해 한쪽 측면으로 추출되는 구조, 즉 바텀 발광 구조(bottom emission structure)가 얻어진다. 이러한 경우, 시일링 기판(633) 및 충전재(627)에 대해, 투명한 재료가 반드시 사용되지는 않는다.
다른 대안으로, 제 1 전극(623)이 금속막으로 형성되고, 제 2 전극(625)이 투명한 도전막으로 형성되는 경우, 발광 소자의 광이 시일링 기판(633) 만을 통해 한쪽 측면으로 추출되는 구조, 즉 탑 발광 구조(top emission structure)가 얻어진 다. 이러한 경우, 기판(610)에 대해, 투명한 재료가 반드시 사용되지는 않는다.
제 1 전극(623) 및 제 2 전극(625)에 대한 재료들은 작업 기능을 고려하여 선택될 필요가 있다. 제 1 전극(623) 및 제 2 전극(625) 각각은 화소 구조에 따라 양극 또는 음극일 수 있다. 구동 TFT의 극성이 p-채널형인 경우, 제 1 전극은 양극일 수 있고, 제 2 전극은 음극일 수 있다. 구동 TFT의 극성이 n-채널형인 경우, 제 1 전극은 음극일 수 있고, 제 2 전극은 양극일 수 있다.
도 7은 풀 칼라 디스플레이(full color display)의 경우에 이 실시 형태에서 화소부의 등가 회로도이다. 도 7에서 TFT(638)는 도 5에서 스위칭 TFT(638)에 대응하고, TFT(639)는 도 5에서 전류 제어 TFT(639)에 대응한다. 적색을 디스플레이하는 화소에서, 적색을 발광하는 OLED(703R)는 전류 제어 TFT(639)의 드레인 영역에 접속되고, 그의 소스 영역은 양극측 전원선(R)(706R)에 접속된다. 또한, OLED(703R)는 음극측 전원선(700)에 접속된다. 녹색을 디스플레이하는 화소에서, 녹색을 발광하는 OLED(703G)는 전류 제어 TFT의 드레인 영역에 접속되고, 그의 소스 영역은 양극측 전원선(G)(706G)에 접속된다. 또한, 청색을 디스플레이하는 화소에서, 청색을 발광하는 OLED(703B)는 전류 제어 TFT의 드레인 영역에 접속되고, 그의 소스 영역은 양극측 전원선(B)(706B)에 접속된다. EL 재료들 각각에 따라 상이한 색들을 발광하는 소자들에 상이한 전압이 인가된다.
또한, 발광 장치에서, 이미지 디스플레이를 위한 구동 방법은 특별히 제한되지 않고, 예를 들면, 점 순차 구동법, 선 순차 구동법, 면적 순차 구동법 등이 사용될 수 있다. 일반적으로, 선 순차 구동법이 이용되고, 반면에 시분할 그레이 스 케일 구동법 또는 면적 그레이 스케일 구동법이 적절히 이용될 수 있다. 더욱이, 발광 장치의 소스선으로 입력된 비디오 신호는 아날로그 신호 또는 디지털 신호일 수 있고, 비디오 신호에 따라, 드라이버 회로 등은 적절히 설계될 수 있다.
더욱이, 디지털 비디오 신호를 이용하는 발광 장치의 경우에, 화소로 입력되는 비디오 신호는 정전압(CV) 또는 정전류(CC)를 갖는다. 정전압(CV)을 갖는 비디오 신호에 대해, 발광 소자에 인가되는 신호의 전압이 일정한 경우(CVCV), 및 발광 소자에 인가된 신호의 전류가 일정한 경우(CVCC)가 있다. 또한, 정전류(CC)를 갖는 비디오 신호에 대해, 발광 소자에 인가되는 신호의 전압이 일정한 경우(CCCV), 및 발광 소자에 인가된 신호의 전류가 일정한 경우(CCCC)가 있다.
더욱이, 발광 장치에서, 정전 파괴(electrostatic breakdown)를 방지하기 위한 보호 회로(예, 보호 다이오드)가 제공될 수도 있다.
더욱이, 이중 게이트 구조가 도 5에 대응하여 각각의 스위칭 TFT 및 전류 제어(구동) TFT에 대해 채용되더라도, p-형 또는 n-형 단일 게이트 구조는 또한 TFT들의 일방 또는 양방에 대해 채용될 수도 있다.
더욱이, 여기서 디스플레이 장치로서 액티브 매트릭스 발광 장치의 경우에 대한 설명이 이루어지더라도, 본 발명은 액티브 매트릭스 액정 디스플레이 장치에 적용될 수도 있다. 본 발명을 액정 디스플레이 장치에 적용시키는 경우, 본 발명의 반투명막을 구비한 노광 마스크는 액정 디스플레이 장치의 화소부 및 드라이버 회로부에 사용되는 TFT를 형성하는데 사용된다. 상이한 두께를 갖는 적어도 2개의 영역들 및 완만한 형상의 에지를 갖는 레지스트를 사용하여 이루어지는 에칭 등의 공정을 수행함으로써, 상이한 두께의 게이트 전극 등은 자체-정렬 방식으로 형성될 수 있다. 더욱이, 본 발명은 소스 또는 드레인 전극에 도달하는 콘택트 홀이 게이트 전극 위에 형성된 층간 절연막에 형성될 때도 적용될 수 있다. 따라서, 상이한 형상, 상이한 깊이들의 개구부들(opening portions) 등을 갖는 전극들이 제조 단계들의 수를 증가시킴 없이 형성될 수 있다. 결과적으로, 회로 특성들에 따라 제공되어야 할 소자들을 집적시킬 수 있다.
이 실시 형태는 실시 형태 1 및 2 중의 임의의 형태와 자유롭게 조합될 수 있다.
(실시 형태 4)
더욱이, 하프톤 마스크를 구비한 레티클 또는 포토마스크가 실시 형태 1 내지 3에 개시된 게이트 배선의 패턴을 형성하기 위해 사용되는 경우가 있지만; 하프톤 마스크를 구비한 레티클 또는 포토마스크는 층간 절연막에 콘택트 개구를 형성하기 위해 사용될 수도 있다.
이 실시 형태는 도 8a 내지 8c를 참조하여, 본 발명의 하프톤 마스크들을 구비한 레티클들 또는 포토마스크들이 게이트 전극들을 형성하고, 층간 절연 필름 내에 콘택트 개구들을 형성하고, 접속 배선의 패턴을 형성하기 위해 사용되는 경우를 개시한다.
실시 형태 2에 따라, 베이스 절연막(718)이 절연 표면을 갖는 기판(710) 위에 제공된 후, 반도체층 및 이 반도체층을 커버하는 게이트 절연막(714)이 형성된다. 이어서, 제 1 도전막 및 제 2 도전막이 적층된다. 레지스트 패턴은 광 강도 를 감소시키는 기능을 갖는 보조 패턴을 구비한 레티클 또는 포토마스크를 사용하여 형성되고, 에칭되어 게이트 전극 및 배선을 형성한다.
여기서, 실시 형태 1 내지 3과 유사하게, 제 1 도전층(731) 및 제 2 도전층(732)는 제 1 TFT부(730)에 형성되고, 제 1 도전층(721) 및 제 2 도전층(722)은 제 2 TFT부(720)에 형성된다. 각각의 전극 구조들은 실시 형태 1 내지 3에 이미 개시되어 있고, 따라서, 그의 상세한 설명은 여기서 생략된다.
또한, 도 8a에 나타낸 바와 같이, 배선부 및 콘택트부(740)에서, 상부 배선과 접촉하는 영역은 제 1 도전층(744)의 폭이 제 2 도전층(745)의 그것보다 큰 형상을 갖는다. 따라서, 상부 배선에 대한 정렬 일탈이 발생하는 경우조차, 제 1 도전층과의 접촉이 얻어질 수 있다. 더욱이, 접촉 영역을 제외한 배선은 제 1 도전층(741) 및 제 2 도전층(742)의 각각의 단부가 정렬되는 형상을 갖는다.
이어서, 제 2 TFT부(720)를 커버하는 레지스트가 형성된 후, n-형 도전성을 부여하는 불순물 원소가 반도체층에 부가된다. n-형 도전성을 부여하는 불순물 원소의 부가에 의해, 드레인 영역(735a), 소스 영역(735b), 제 1 LDD 영역(736a), 및 제 2 LDD 영역(736b)이 자체-정렬 방식으로 형성된다. n-형 도전성을 부여하는 불순물 원소의 부가는 일 회의 도핑 처리에 의해서나 복수회의 도핑 처리들에 의해 수행될 수 있음에 주의하자.
도 8a에 도시된 바와 같이, 제 1 LDD 영역(736a)의 폭은 채널 길이 방향으로 제 LDD 영역(736b)의 그것보다 크다. 또한, 제 1 LDD 영역(736a) 및 제 2 LDD 영역(736b)은 제 1 도전층(731)을 그 내부에 개입된 게이트 절연막(714)과 오버랩한 다.
이어서, 레지스트 패턴이 제거된 후, 제 1 TFT부(730)를 커버하는 레지스트 패턴이 형성된다. p-형 도전성을 부여하는 불순물 원소가 반도체층에 부가된다. p-형 도전성을 부여하는 불순물 원소의 부가에 의해, 드레인 영역(725a), 소스 영역(725b), 제 3 LDD 영역(726a), 및 제 4 LDD 영역(726b)이 자체-정렬 방식으로 형성된다.
도 8a에 나타낸 바와 같이, 제 3 LDD 영역(726a) 및 제 4 LDD 영역(726b)의 각각의 폭들은 채널 길이 방향으로 대략적으로 동일하다. 또한, 제 3 LDD 영역(726a) 및 제 4 LDD 영역(726b)은 제 1 도전막(721)을 그 사이에 개입된 게이트 절연막(714)과 오버랩한다.
또한, 불순물 원소들을 부가하는 순서는 특별히 제한되지 않고; 예를 들면, p-형 도전성을 부여하는 불순물 원소가 먼저 반도체층에 부가될 수 있고, 이어서, n-형 도전성을 부여하는 불순물 원소가 반도체층에 부가될 수 있다.
이어서, 반도체층에 부가된 불순물 원소들의 활성화가 수행된 후, 층간 절연막(715)이 형성되고, 그 위에 레지스트 필름이 도포된다.
후속하여, 광 강도를 감소시키는 기능을 갖는 보조 패턴을 구비한 레티클 또는 포토마스크를 사용하여, 레지스트막의 노광 및 현상이 수행되어, 도 8a에 나타낸 레지스트 패턴(750)을 형성한다. 레지스트 패턴(750)은 하위 절연막에 개구를 형성하는 마스크이고, 광 강도를 감소시키는 기능을 갖는 보조 패턴을 구비한 레티클 또는 포토마스크 덕에, 상이한 깊이의 개구들이 제공될 수 있다.
이어서, 에칭은 레지스트 패턴(750)을 사용하여 수행하여 층간 절연막(715) 및 게이트 절연막(714)에 개구를 형성한다. 이러한 에칭에 따라, 층간 절연막(715) 및 게이트 절연막(714)에서 개구 형성은 레지스트 패턴(750)을 에칭하면서 수행되고, 그에 따라 상이한 깊이의 개구들을 형성한다.
이어서, 레지스트 패턴이 제거된다. 이 단계에서 단면도가 도 8b에 표시된다.
후속하여, 제 3 도전층(예, 질화 티탄 필름) 및 제 4 도전층(예, 알루미늄 필름)의 적층이 형성된다. 패터닝이 수행되고, 그에 따라 접속 배선의 제 3 도전층(761), 접속 배선의 제 4 도전층(766), 드레인 배선의 제 3 도전층(762), 드레인 배선의 제 4 도전층(767), 소스 배선의 제 3 도전층(763), 및 소스 배선의 제 4 도전층(768)을 형성한다. 또한, 제 2 TFT부에서, 접속 전극의 제 3 도전층(765), 접속 전극의 제 4 도전층(770), 소스 전극의 제 3 도전층(764), 및 소스 전극의 제 4 도전층(769)이 형성된다. 여기서, 광 강도를 감소시키는 기능을 갖는 보조 패턴을 구비한 레티클 또는 포토마스크가 접속 전극의 패턴을 형성하기 위해 사용된다. 접속 전극의 제 3 도전층(765)의 폭은 채널 길이 방향으로 접속 전극의 제 4 도전층(770)의 그것보다 크다.
이어서, 플라즈마 처리는 제 4 도전층들을 산화시키는 것이 수행됨으로써, 산화물막들(771)이 제 4 도전층들 각각의 표면들 상에 형성된다.
제 4 도전층이 플라즈마 처리에 의해 산화되는 경우, 플라즈마 처리는 산소 분위기 (예, 산소(O2) 및 희소 가스(He, Ne, Ar, Kr 및 Xe 중의 적어도 하나 함유)의 분위기, 산소, 수소 (H2) 및 희소 가스의 분위기, 또는 일산화 이질소 및 희소 가스의 분위기)에서 수행된다. 다른 한편, 막이 플라즈마 처리에 의해 질화되는 경우, 플라즈마 처리는 질소 분위기 (예, 질소(N2) 및 희소 가스(He, Ne, Ar, Kr 및 Xe 중의 적어도 하나 함유)의 분위기, 질소, 수소 및 희소 가스의 분위기; 또는 NH3 및 희소 가스의 분위기)에서 수행된다. 희소 가스로서, 예를 들면 Ar이 사용될 수 있다. 더욱이, Ar 및 Kr의 혼합 가스가 사용될 수도 있다. 따라서, 플라즈마 처리에 의해 형성된 절연막은 플라즈마 처리에 사용된 희소 가스(He, Ne, Ar, Kr 및 Xe 중의 적어도 하나 함유)를 함유하고, Ar을 사용하는 경우, 절연막은 Ar을 함유한다.
또한, 플라즈마 처리가 제 4 도전층들에 대해 수행되는 경우, 플라즈마 처리는 상기 가스의 분위기에서 전자 밀도가 1 x 1011 cm-3 이상이고, 플라즈마의 전자 온도가 1.5 eV 이하인 경우에 수행된다. 특히, 그 처리는 전자 밀도가 1 x 1011 내지 1 x 1013 cm-3 범위이고, 플라즈마의 전자 온도가 0.5 내지 1.5 eV 범위인 경우에 수행된다. 플라즈마의 전자 밀도는 높고, 기판상에 형성된 처리되어야 할 대상물 (여기서, 제 4 도전층) 주변의 전자 온도는 낮기 때문에, 처리되어야 할 대상물에 대해 플라즈마로 인해 손상되는 것이 방지될 수 있다. 더욱이, 1 x 1011 cm-3 이상 만큼 큰 플라즈마 전자 밀도 때문에, 플라즈마 처리를 사용하여 처리되어야 할 대상물을 산화 또는 질화시킴으로써 형성된 산화물막 또는 질화물막은 CVD, 스퍼터링 등에 의해 형성된 막과 비교한 바, 막 두께의 균일성이 우수하고, 치밀한 막 품질을 갖는다. 또한, 플라즈마의 전자 온도는 1.5 eV 이하로 낮기 때문에, 산화 또는 질화 처리는 종래의 플라즈마 처리 또는 열 산화법과 비교한 바, 낮은 온도에서 수행될 수 있다. 예를 들면, 산화 또는 질화 처리는 유리 기판의 스트레인점보다 100℃ 이상 만큼 낮은 온도에서 플라즈마 처리에 의해서조차 충분히 수행될 수 있다. 플라즈마를 생산하기 위한 주파수로서, 마이크로파(2.45 GHz) 등의 고 주파수 파형이 사용될 수 있다는 것을 주의하라.
이어서, 발광 소자를 구성하는 전극(772)이 형성된다. 전극(772)은 접속 전극의 제 3 도전층(765)과 부분적으로 오버랩되도록 제공되고, TFT에 전기적으로 접속된다. 전극(772)은 Ni, W, Cr, Pt, Zn, Sn, In 및 Mo로부터 선택된 원소 등의 큰 작업 기능을 갖는 재료, 또는 주성분으로서 상기 원소를 함유하는 합금 재료, 예를 들면 TiN, TiSiXNY, WSiX, WNX, WSiXNY, 또는 NbN의 단층막 또는 적층막이 100 내지 800 nm의 전체 두께를 갖도록 형성될 수 있다.
이어서, 발광 소자를 구성하기 위해 전극(772)의 단부를 커버하는 절연체(773)(뱅크, 격벽(partition wall), 배리어, 제방(embankment) 등)가 형성된다.
이어서, EL층(발광층)(774)은 증착법 또는 코팅법에 의해 전극(772) 위에 형성된다.
다음으로, 발광 소자를 구성하는 다른 전극인 전극(775)는 EL층(발광층)(774) 위에 형성된다. 전극(775)에 대해, MgAg, MgIn 또는 AlLi 등의 합금, 또는 투명한 도전막(예, ITO)이 사용될 수 있다.
이러한 방식으로, 제 2 TFT부(720)에서, 전극(772), EL층(발광층)(774), 및 전극(775)으로 구성된 발광 소자 및 이 발광 소자에 접속된 p-채널 TFT가 형성된다. 발광 소자에 접속된 TFT에 대해, 동일한 폭을 갖는 LDD 영역들은 오프 전류를 감소시키기 위해 제공되는 것이 바람직하다.
더욱이, 드라이버 회로의 버퍼 회로의 일부를 구성하는 TFT에 대해, 제 1 TFT부(730)에 나타낸 n-채널 TFT가 제공되는 것이 바람직하다. 제 1 TFT부(730)에 나타낸 n-채널 TFT는 드레인 근처에서 전기장 강도를 이완시킬 수 있고, 그에 따라 회로의 열화를 억제할 수 있다. 더욱이, 제 1 TFT부(730)에 나타낸 n-채널 TFT는 기생 용량(prastic capacitance)을 감소시킬 수 있고, 그에 따라 회로의 전력 소비를 감소시킬 수 있다.
이 실시 형태는 실시 형태 1 내지 3 중의 임의의 형태와 자유롭게 조합될 수 있다.
(실시 형태 5)
이 실시 형태는 도 9a 및 9b를 참조하여 FPC 또는 구동용 드라이버 IC가 발광 디스플레이 패널 상에 설치된 예를 기재할 것이다.
도 9a는 FPC(1209)가 4개의 단자부들(1208) 각각에 부착된 발광 장치의 평면도의 예를 도시한다. 기판(1210) 위로, 발광 소자 및 TFT를 포함하는 화소 부(1202), TFT를 포함하는 게이트 드라이버 회로(1203), 및 TFT를 포함하는 소스 드라이버 회로(1201)가 형성된다. TFT의 활성층은 결정 구조를 갖는 반도체막으로 구성되고, 이들 회로들은 동일한 기판상에 형성된다. 따라서, 시스템-온-패널(system-on-panel)을 실현하는 EL 디스플레이 패널이 제조될 수 있다.
기판(1210)은 콘택트부를 제외하고는 보호막으로 커버되고, 광촉매 기능(photocatalyst function)을 갖는 기질을 함유하는 베이스층은 보호 필름 위에 제공됨에 주의하자.
또한, 화소부의 양 측면들 각각에 제공된 2개의 접속 영역들(1207)은 발광 소자의 제 2 전극이 하위층의 배선과 접촉하도록 제공된다. 발광 소자의 제 1 전극은 화소부에 제공된 TFT에 전기적으로 접속된다.
시일링 기판(1204)은 화소부 및 드라이버 회로들을 감싸는 시일링 재료(1205) 및 이 시일링 재료에 의해 감싸인 충전재 재료에 의해 기판(1210)에 고정된다. 투명한 건조제를 함유하는 충전재 재료로 충전된 구조가 사용될 수도 있다. 더욱이, 화소부가 오버랩되지 않는 영역에 건조제가 제공될 수도 있다.
더욱이, 도 9a에 나타낸 구조는 XGA 클래스의 비교적 큰 크기(예, 4.3 인치 대각)를 갖는 발광 장치에 적절한 예인 한편, 도 9b는 좁은 프레임의 소형 크기(예, 1.5 인치 대각)에 적절한 COG 방법을 채용한 예를 도시한다.
도 9b에서, 드라이버 IC(1301)는 기판(1310) 위에 장착되고, FPC (1309)는 드라이버 IC 너머로 제공된 단자부(1308) 위에 장착된다. 생산성을 증가시키는 양태에서, 한쪽 측면이 300 내지 1000 mm 이상인 직사각형 기판 위로 복수의 드라이 버 IC(1301)가 형성되는 것이 바람직하다. 다시 말하자면, 각각 하나의 유닛으로서 드라이버 회로부 및 입출력 단자를 갖는 복수의 회로 패턴들은 드라이버 IC들이 별개로 얻어질 수 있도록 기판 위에 형성되고 분리된다. 드라이버 IC의 길이에 대해, 드라이버 IC는 화소부의 한쪽 측면의 길이 또는 화소 피치를 고려하여, 긴 쪽이 15 내지 80 mm이고 짧은 쪽이 1 내지 6 mm인 직사각형 형상을 갖도록 형성될 수 있거나, 또는 더 긴 쪽의 길이가 화소 영역의 한쪽에 대응하는 길이 또는 각각의 드라이버 회로의 한쪽 및 화소부의 한쪽을 상호 부가함으로써 얻어진 길이가 되도록 형성될 수 있다.
외부 치수에 대해, 드라이버 IC는 긴 쪽의 길이로 IC 칩에 비해 장점을 갖는다. 긴 쪽이 15 내지 80 mm로 형성된 드라이버 IC가 사용될 때, 화소부에 대응하게 설치하는데 필요한 드라이버 IC들의 수는 IC 칩을 사용하는 경우보다 적고, 그에 따라 제조 수율이 개선된다. 또한, 드라이버 IC가 유리 기판상에 형성될 때, 드라이버 IC는 호스트 기판(host substrate)의 형상에 의해 제한되지 않기 때문에, 생산성은 감소되지 않는다. 이는 원형 실리콘 웨이퍼(circular silicon wafer)로부터 IC 칩들을 꺼내는 경우와 비교한 바 크게 유리하다.
또한, TAB법 (테잎 자동화 본딩)이 사용될 수도 있고, 그 경우, 복수의 테잎들이 부착되고, 드라이버 IC들이 테잎 상에 설치될 수 있다. COG법의 경우와 같이, 단일 드라이버 IC는 단일 테잎 상에 설치될 수 있고; 이 경우, 드라이버 IC를 고정시키기 위한 금속편 등은 강도를 강화시키기 위해 함께 부착될 수 있다.
화소부(1302)와 드라이버 IC(1301) 사이에 제공된 접속 영역(1307)은 발광 소자의 제 2 전극이 하위 층의 배선과 접촉하도록 제공된다. 발광 소자의 제 1 전극은 화소부에 제공된 TFT에 전기적으로 접속된다.
또한, 시일링 기판(1304)은 화소부를 포위한 시일링 재료(1305) 및 이 시일링 재료로 감싸진 충전재 재료에 의해 기판(1310)에 고정된다.
비정질 반도체막이 화소부의 TFT의 활성층으로서 사용되는 경우, 동일한 기판 위에 드라이버 회로를 형성하는 것은 난해하고, 따라서, 도 9b의 구조는 큰 크기에 대해서조차 채용된다.
액티브 매트릭스 발광 장치는 여기서 디스플레이 장치의 일 예로써 도시되더라도, 본 발명은 또한 액티브 매트릭스 액정 디스플레이 장치에 적용될 수도 있다. 액티브 매트릭스 액정 디스플레이 장치에서, 매트릭스에 배열된 화소 전극들은 스크린상에 디스플레이 패턴을 형성하도록 구동된다. 특히, 전압은 선택된 화소 전극 및 이 화소 전극에 대응하는 반대 전극에 인가되고, 따라서 소자 기판 위에 제공된 화소 전극과 반대 기판 위에 제공된 반대 전극 사이의 액정층은 광학적으로 변조되고, 광학 변조는 관찰자에 의해 디스플레이 패턴으로서 인식된다. 반대 기판 및 소자 기판은 균일한 간격으로 배열되고, 그 사이의 공간은 액정 재료로 충전된다. 액정 재료에 대해, 폐쇄된 패턴으로서 시일링 재료를 사용함으로써 기포가 들어가지 않도록 감압 하에 액정 재료가 적가되고, 기판들이 상호 부착되는 방법이 사용될 수 있고; 대안으로, 개구부를 갖는 시일 패턴을 제공하고, TFT 기판들을 부착시킨 후 모세관 현상(capillary phenomenon)을 이용하여 액정이 주입되는 침지법(dip method)(펌핑법(pumping method))이 사용될 수 있다.
본 발명은 컬러 필터를 사용하지 않고 광 셔터가 행해지고, R, G 및 B의 3색에 대한 백라이트 광원이 고속으로 플래쉬 온오프되는 필드 순차 구동 방식을 사용하는 액정 디스플레이 장치에 적용될 수도 있다.
상기한 바와 같이, 본 발명을 구현함으로써, 즉, 실시 형태 1 내지 4 중의 임의의 형태에 개시된 제조 방법 또는 구조를 사용함으로써, 여러 가지 전자 장치들이 완성될 수 있다.
(실시 형태 6)
본 발명의 노광 마스크를 사용함으로써 제조된 반도체 장치 및 전자 장치로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착 디스플레이), 네비게이션 시스템, 오디오 재생 장치(예, 카 오디오 또는 오디오 컴퍼넌트 시스템), 노트북 개인용 컴퓨터, 게임기, 모바일 정보 단말기(예, 모바일 컴퓨터, 모바일폰, 모바일 게임기, 또는 전자책), 기록 매체가 장착된 영상 재생 장치(특히, 디지털 버서타일 디스크(DVD) 등의 기록 매체를 재생하고, 영상을 디스플레이하기 위한 디스플레이를 구비한 장치) 등이 있다. 도 10a 내지 10e 및 도 11은 전자 장치들의 특정 예들을 도시한다.
도 10a는 본체(2101), 디스플레이부(2102), 영상부, 조작키들(2104), 셔터(2106) 등을 포함하는 디지털 카메라를 도시한다. 도 10a는 디스플레이부(2102)의 도면이고, 영상부는 도시되지 않음에 주목하자. 본 발명의 하프톤 마스크를 사용함으로써, 고해상도 디스플레이부를 갖는 고도로 신뢰할 수 있는 디지털 카메라가 실현될 수 있다. 도 10a에 도시된 디지털 카메라는 디스플레이부(2102) 상에 TV 스크린을 디스플레이할 수 있는 TV가 장착된 디지털 카메라일 수 있음에 주의하자.
도 10b는 본체(2201), 섀시(2202), 디스플레이부(2203), 키보드(2204), 외부 접속부(2205), 포인팅 마우스(2206) 등을 포함하는 노트북 개인용 컴퓨터를 보여준다. 본 발명의 하프톤 마스크를 사용함으로써, 고해상도 디스플레이부를 갖는 고도로 신뢰할 수 있는 노트북 개인용 컴퓨터가 실현될 수 있다.
도 10c는 본체(2401), 섀시(2402), 디스플레이부 A(2403), 디스플레이부 B(2404), 기록 매체(예, DVD) 판독부(2405), 조작키들(2406), 스피커부(2407) 등을 포함하는 기록 매체가 장착된 모바일 영상 재생 장치(구체적으로, DVD 재생 장치)를 보여준다. 디스플레이부 A(2403)는 주로 영상 정보를 디스플레이하고, 디스플레이부 B(2404)는 주로 캐릭터 정보를 디스플레이한다. 기록 매체가 장착된 영상 재생 장치는 가정용 게임기를 포함하기도 하는 것에 주의해야 한다. 본 발명의 하프톤 마스크를 사용함으로써 고해상도 디스플레이부를 갖는 고도로 신뢰할 수 있는 영상 재생 장치가 실현될 수 있다.
도 10d는 섀시(1901), 지지체(1902), 디스플레이부(1903), 스피커(1904), 비디오 입력 단자(1905) 등을 포함하는 디스플레이 장치를 보여준다. 이 디스플레이 장치는 디스플레이부(1903)에 대해 상기 실시 형태들에 개시된 제조 방법에 의해 형성된 박막 트랜지스터 및 드라이버 회로를 사용함으로써 제조된다. 디스플레이 장치로서, 정보를 디스플레이하는 모든 종류의 디스플레이 장치들, 예를 들면 개인용 컴퓨터용 장치들, TV 방송을 수신하기 위한 장치, 광고를 디스플레이하는 장치 등을 포함하여, 액정 디스플레이 장치, 발광 장치 등이 있음에 주의하자. 본 발명의 하프톤 마스크를 사용함으로써, 고해상도 디스플레이부를 갖는 고도로 신뢰할 수 있는 디스플레이 장치, 특히 22 내지 50인치의 큰 스크린을 갖는 대형 디스플레이 장치가 실현될 수 있다.
더욱이, 본 발명의 하프톤 마스크를 사용하여 형성된 TFT를 갖는 박막 집적 회로는 추가로 안테나 등을 형성함으로써 비접촉형 박막 집적 회로 장치(무선 IC 태그 또는 RFID (무선 주파수 식별)이라 칭하기도 함)로서 사용될 수도 있다. 여러 전자 장치들에 IC 태그를 부착함으로써, 그러한 장치들의 유통 경로가 명확해질 수 있다.
도 10e는 무선 IC 태그(1942)가 부착되는 패스포트(1941)를 도시한다. 무선 IC 태그(1942)가 패스포트(1941)에 내장될 수도 있다. 마찬가지로, 무선 IC 태그는 운전 면허증, 크레딧 카드, 지폐, 코인, 증권, 상품권, 티켓, 여행자 수표(T/C), 건강 보험증, 주민증, 호적 등본 등에 부착되거나 또는 내장될 수 있다. 이 경우, 이러한 대상물이 실제인 것을 도시하는 정보만이 무선 IC 태그에 입력되고, 정보가 불법으로 판독 또는 기입되지 않도록 액세스 권한이 설정된다. 상기한 바와 같이 태그로서 사용함으로써, 실제 대상물은 위조된 것들과 구별될 수 있다. 또한, 무선 IC 태그는 메모리로서 사용될 수도 있다. 더욱이, 대상물들을 포장하기 위한 포장 용기, 기록 매체, 개인용 소지품, 식품, 의류, 생활용품, 전자 장치들 등에 무선 IC 태그를 제공함으로써, 검사 시스템 등의 시스템이 더욱 효율적으로 휴대될 수 있다.
도 11에 도시된 모바일폰은 조작 스위치(904), 마이크로폰(905) 등을 구비한 본체(A)(901), 및 디스플레이 패널(A)(908), 디스플레이 패널(B)(909), 스피커(906) 등을 구비한 본체(B)(902)를 포함하고, 이들 본체 모두는 개폐 가능하도록 힌지(910)에 의해 접속된다. 디스플레이 패널(A)(908) 및 디스플레이 패널(B)(909)는 회로 기판(907)과 함께 본체(B)(902)의 섀시(903) 내로 혼입된다. 디스플레이 패널(A)(908) 및 디스플레이 패널(B)(909)의 화소부들은 섀시(903)에 형성된 개구 창으로부터 보일 수 있도록 배열된다.
화소들의 수 등의 디스플레이 패널(A)(908) 및 디스플레이 패널(B)(909)의 명세는 모바일폰(900)의 기능에 따라 적절히 설정될 수 있다. 예를 들면, 디스플레이 패널(A)(908) 및 디스플레이 패널(B)(909)은 각각 메인 디스플레이 스크린 및 서브-디스플레이 스크린으로서 조합하여 사용될 수 있다.
본 발명의 하프톤 마스크를 사용함으로써, 고해상도 디스플레이부를 갖는 고도로 신뢰할 수 있는 모바일 정보 단말기가 실현될 수 있다.
이 실시 형태의 모바일폰은 기능 또는 용도에 따라 여러 가지 모드로 변화될 수 있다. 예를 들면, 영상 장치를 힌지(910)로 통합함으로써, 카메라가 장착된 모바일폰이 제공될 수 있다. 또한, 조작 스위치들(904), 디스플레이 패널(A)(908) 및 디스플레이 패널(B)(909)이 하나의 섀시 내로 혼입되는 경우, 상기 효과가 얻어질 수 있다. 더욱이, 이러한 실시 형태의 구조가 복수의 디스플레이부를 구비한 정보 디스플레이 단말기에 적용되는 경우, 유사한 효과가 얻어질 수 있다.
상기한 바와 같이, 본 발명을 구현함으로써, 즉, 실시 형태 1 내지 5 중 임 의의 것에 개시된 제조 방법 및 구조를 사용함으로써, 여러 가지 전자 장치들이 완성될 수 있다.
본 발명에 따라, 투명 영역을 통해 투과된 노광과 하프톤막을 통해 투과된 노광 사이의 위상차, 및 투과율이 하프톤 마스크에서 식 5의 관계를 만족시키기 때문에, 상이한 두께의 영역들을 갖는 레지스트는 볼록부가 단부에 형성되지 않고, 단부가 완만한 형상을 가질 수 있다. 상기 조건을 만족시키는 하프톤 마스크를 사용함으로써, 여러 가지 회로들이 제조 단계들의 수를 증가시키지 않고, 자체-정렬 방식으로 동일한 기판상으로 형성될 수 있다.
본원 발명은 2005년 8월 12일자로 일본국 특허청에 출원된 일본국 특허 출원 제 2005234906호에 기초하며, 그의 전문을 이에 참조 문헌으로서 인용한다.
본 발명은 양 단부에 볼록한 부분을 형성하지 않고, 상이한 두께를 갖는 레지스트를 얻기 위해 하프톤 마스크의 최적 조건을 제안하는 것이다.

Claims (13)

  1. 투명 영역 및 반투명 영역을 통해 투과하는 i-라인(365 nm)의 위상차 Δθ, 및 노광에 관한 상기 반투명 영역의 투과율 n이 다음 식 1
    [식 1]
    Δθ ≤ arccos (-√n/2)
    을 만족시키는 노광 마스크.
  2. 투명 영역 및 반투명 영역을 통해 투과하는 i-라인(365 nm)의 위상차 Δθ, 및 노광에 관한 상기 반투명 영역의 투과율 n은 다음 식 2
    [식 2]
    Δθ ≤ arccos (-√n/2)
    를 만족시키고, 상기 투과율 n은 0.15 내지 0.8의 범위인, 노광 마스크.
  3. 노광 마스크에 있어서:
    투광 기판;
    상기 투광 기판 위로 제공된 반투명막; 및
    상기 반투명막 위로 제공된 차광막을 포함하고,
    i-라인(365 nm)에 관한 투광 기판과 반투명막 사이의 위상차 Δθ, 및 i-라인(365 nm)에 관한 반투명막의 투과율 n은 다음 식 3
    [식 3]
    Δθ ≤ arccos (-√n/2)
    을 만족시키는, 노광 마스크.
  4. 제 3 항에 있어서,
    상기 차광막은 Cr막을 포함하는, 노광 마스크.
  5. 제 3 항에 있어서,
    Mo 및 Si를 함유하는 합금, Cr 및 Si를 함유하는 합금 또는 Cr이 반투명막용 물질로서 사용되는, 노광 마스크.
  6. 제 3 항에 있어서,
    상기 i-라인(365 nm)에 관한 반투명막의 투과율은 0.15 내지 0.8 범위인, 노광 마스크.
  7. 노광 마스크에 있어서:
    투광 기판;
    상기 투광 기판 위에 제공된 반투명막; 및
    상기 반투명막 위에 제공된 차광막을 포함하고,
    i-라인(365 nm)에 관한 상기 투광 기판과 상기 반투명막 사이의 위상차는 -90°내지 90°범위인, 노광 마스크.
  8. 제 7 항에 있어서,
    상기 차광막은 Cr막을 포함하는, 노광 마스크.
  9. 제 7 항에 있어서,
    Mo 및 Si를 함유하는 합금, Cr 및 Si를 함유하는 합금 또는 Cr이 반투명막용 물질로서 사용되는, 노광 마스크.
  10. 제 7 항에 있어서,
    상기 i-라인(365 nm)에 관한 반투명막의 투과율은 0.15 내지 0.8 범위인, 노광 마스크.
  11. 투명 영역 및 반투명 영역을 통해 투과되는 i-라인(365 nm)의 위상차 Δθ, 및 노광에 관한 상기 반투명 영역의 투과율 n이 다음 식 1
    [식 1]
    Δθ ≤ arccos (-√n/2)
    을 만족시키는 것인 노광 마스크를 사용하여 레지스트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 레지스트 패턴은 게이트 전극들을 형성하기 위해 사용되는, 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 레지스트 패턴은 콘택트 홀들을 형성하기 위해 사용되는, 반도체 장치의 제조 방법.
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