KR101289299B1 - 노광 마스크 및 그것을 이용한 반도체 장치 제조 방법 - Google Patents

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마사하루 나가이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 반투과부에서 균일한 두께의 포토레지스트 층을 형성할 수 있는 노광 마스크 및 노광 마스크의 사용에 의해 TFT 기판 제조에 필요한 노광 단계(마스크 수) 수가 감소되는 반도체 장치 제조 방법을 제공한다. 노광 마스크가 사용되는데, 그것은 투과부, 반투과부 및 차광부를 포함하고, 반투과부는 라인과 공간이 반복적으로 형성되는 곳에서 광 강도 감소 기능을 갖고, 여기서 노광 장치의 해상도가 n으로 표현되고 및 투영 배율이 1/m(m≥1)로 표현될 때, 차광 재료의 라인 폭 L과 반투과부에서 차광 재료 사이의 공간 폭 S의 합은 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시킨다.
반도체 장치 제조 방법, 노광 장치, 노광 마스크, 포토레지스트

Description

노광 마스크 및 그것을 이용한 반도체 장치 제조 방법{Light exposure mask and method for manufacturing semiconductor device using the same}
도 1a 내지 도 1d는 노출 마스크 및 광 강도 분포(실시예 모드 1)에 대한 평면을 도시하는 다이아그램.
도 2a 내지 도 2d는 반도체 장치 제조 공정(실시예 모드 2)에 대한 횡단부도.
도 3a 내지 도 3f는 반도체 장치 제조 공정(실시예 모드 3)에 대한 횡단부도.
도 4a 내지 도 4c는 반도체 장치 제조 공정(실시예 모드 4)에 대한 횡단부도.
도 5는 발광 장치(실시예 모드 5)에 대한 횡단부도.
도 6은 픽셀부(실시예 모드 5)에 대한 평면도.
도 7은 픽셀부의 등가회로(실시예 모드 5)에 대한 다이아그램.
도 8a 내지 도 8c는 발광 장치(실시예 모드 6)에 대한 횡단부도.
도 9a 및 도 9b는 모듈의 예(실시예 모드 7)를 도시하는 다이아그램.
도 10a 내지 도 10e는 전기 장치(실시예 모드 8)를 도시하는 다이아그램.
도 11은 전기 장치(실시예 모드 8)의 예를 도시하는 다이아그램.
도 12a 및 도 12b는 각각 노광 마스크의 횡단부도 및 포토레지스트 층의 횡단부 포토그래프.
도 13a 및 도 13b는 각각 노광 마스트의 횡단부도 및 포토레지스트 층의 횡단부 포토그래프.
도 14a 내지 제 14c는 각각 노광 마스크의 횡단부도, 레지스트 패턴의 횡단부 포토그래프 및 도전성 적재 패턴의 개략적 관찰 포토그래프.
<도면의 주요 부호에 대한 간단한 설명>
102 : 제 1 절연막 103 : 반도체층
105b : 제 1 도전 층 106b : 제 2 도전 층
107b : 레지스트 패턴 110, 111 : 불순물 영역
203, 207 : 라인 204, 208 : 공간
1. 본 발명의 분야
본 발명은 노광 단계에 사용된 노광 마스크 및 상기 노광 마스크를 이용하여 박막 트랜지스터(이하, TFT로 참조됨)를 포함하는 회로를 갖는 반도체 장치의 제조 방법에 관한 것이다. 예를 들면, 본 발명은 액정 디스플래이 패널 또는 유기 발광 소자를 포함하는 발광 디스플래이 장치로 대표되는 전기-광학 장치가 부품으로서 탑재되는 전기 장치를 제조하는 방법에 관한 것이다.
이 명세서에서 용어 "반도체 장치"는 일반적으로 반도체 특성을 이용하여 작동될 수 있는 장치를 의미하며, 전기-광학 장치, 반도체 회로 및 전기 장치는 모두 이 반도체 장치에 포함된다.
2. 관련 기술의 설명
박막 트랜지스터(이하 TFT라 함)가 제공된 반도체 장치를 제조하는데 포토레지스트로 제조된 마스크를 형성시키기 위해서, 형성 전후로 많은 단계가 요구된다. 요구되는 단계는, 예를 들면, 기판 클리닝, 레지스트 재료 도포, 프리-베이킹, 노광, 현상, 포스트-베이크등이다.
포토 레지스트로 제조된 마스크는 에칭 처리 또는 도핑 처리 후에 제거될 필요가 있고, 그 제거 또한 많은 단계를 필요로 한다. 요구되는 단계는 예를 들면, O2, H2O, CF4등으로부터 선택된 하나의 가스를 이용하는 에싱(ashing) 처리, 다양한 종류의 화학물질등을 이용하는 필링(peeling) 처리인데, 필링 처리는 에싱 처리 및 화학물질등을 이용하는 처리와 조합된다. 이 경우에, 화학물질을 이용하는 그 필링 처리는 화학적 처리, 순수 물로 하는 린스 처리 및 기판 건조와 같은 단계를 필요로 한다. 따라서, 포토레지스트로 제조된 마스크의 사용은 반도체 장치 제조 단계 수를 증가시키는 문제점을 야기한다. 노광 단계 수에서의 감소, 즉, 노광 단계에 사용된 마스크 수의 감소가 공정 시간 및 비용에서의 감소를 위해 필요하다.
마스크 수의 감소를 위한 한 방법으로서, 노광을 투광시킬 수 있는 투광 기판과 투광 기판위에 크롬등으로 형성된 차광부 및 차광 재료의 선과 공간이 각각의 소정 선폭으로 반복적으로 형성된 곳에서 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크를 사용하는 노광 방법이 제안 되었다. 선과 공간에 의해 형성된 반투과부를 포함하는 노광 마스크는 또한 그래이-톤 노광 마스크(gray-tone light exposure)로 참조되고, 이 노광 마스크를 사용하는 노광은 또한 그래이-톤 노광로 참조된다. 이 노광 마스크를 사용함으로써, 하나의 포토레지스트 층이 현상되어 적어도 두 개의 상이한 두께를 갖는다. 이어서, 이 포토레지스트가 에싱되는 동안에 에칭되는 하나의 층이 에칭되는데, 이것은 하나의 노광 단계를 통하여 두 층을 에칭하여 상이한 패턴으로 형성되도록 한다. 이것은 한 노광 단계, 즉, 하나의 마스크(예를 들면, 문헌 1: 일본국 특허 공개 제 2002-151523 호 참조)를 생략시킬 수 있다.
1:1의 투영 배율을 갖는 노광 장치를 이용하는 경우에, 예를 들면, 반투과부를 포함하는 노광 마스크가 형성되어 라인 및 공간 각각의 폭이 노광 장치의 해상도(해상 한계)보다 작다. 따라서, 라인 및 공간은 해상되지 않고, 기판위에 얼룩진고, 그러므로 기판위의 반투과부를 통해 투광된 노광양은 거의 모든 반투과부에 걸쳐 균질해진다. 그 결과, 포토레지스트 층은 반투과부에서 작은 두께로 형성될 수 있다.
그러나, 고해상도의 노광 장치를 사용하는 경우에, 라인 및 공간의 각각이 해상도 보다 작게 형성되는 경우에도 포토레지스트 층이 작은 두께로 형성될 수 없는 경우 또는 포토레지스트 층이 작은 두께로 형성될 수 있는 경우에도 균일한 두께로 형성될 수 없는 경우가 존재한다. 도 13a 및 도 13b는 그것의 예를 도시하고 있다. 도 13a는 노광 마스트에 대한 개략적인 횡단부를 도시하고, 도 13b는 노광 마스크를 이용하는 노광 및 현상이 얻어지는 포토레지스트 층의 횡단부 포토그래프이다. 도 13a에서 노광 마스크의 위치 및 도 13b의 횡단 포토르래프에서 포토레지스트의 위치는 실질적으로 일치한다. 1:1의 투영 배율과 1,5 ㎛의 해상도를 갖는 노광 장치가 사용되었다. 라인과 공간의 각각이 도 13a에 도시된 해상도 보다 작은 노광 장치를 이용하는 경우에도, 작고 균일한 두께의 영역을 갖는 포토레시스트 층이 형성될 수 있는 경우가 있다. 각 라인이 1.0 ㎛의 폭을 갖고, 각 공간이 0.5 ㎛의 폭을 갖는 도 13a의 노광 마스크의 영역에서, 포토레지스트 층이 작은 두께로 형성되지 않고, 큰 두께, 거의 차광부와 동일한 두께로 형성된다.
본 발명은 TFT를 포함하는 반도체 장치의 생산성을 개선하고 비용을 감소시키는 것에 관한 것이고, 작고 균일한 두께 영역을 갖는 포토레지스트 층을 형성시킬 수 있는 노광 마스크와, TFT 기판 제조에 필요한 노광 단계(마스크 수)가 노광 마스크를 사용하여 감소되는 반도체 장치 제조 방법을 제공한다.
전술한 목적을 달성하기 위해서, 본 발명의 한 구성은 투과부, 차광부 및 라인과 공간이 반복적으로 형성되는 곳에서 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크를 사용하며, 여기서 노광 장치의 해상도가 n으로 표현되고, 투영 배율이 1/m(m≥1)로 표현될 때, 차광 재료 라인 폭 L과 반투과부 차광 재료 사이의 공간 폭 S의 합, n 및 m 사이의 관계는 (n/3) × m ≤ L + S ≤ (3n/2) × m 식을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시킨다.
양호하게는, 한 구성이, L 및 S의 합, n 및 m 이 (2n/3) × m ≤ L + S ≤ (6n/5) × m 식을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 노광 마스크를 사용한다.
예를 들면, 노광 장치가 1.5 ㎛의 해상도와 1:1의 투영비(1/m)(m=1)를 갖는 경우에, 반투과부의 라인 폭(L)은 L ＜ 1.0 ㎛ 식을 만족시킨다.
노광 마스크는 또한 포토마스크 또는 레티클로 참조된다. 투영-타입 노광 장치는 노광 장치로서 사용될 수 있다. 1:1 의 투영 배율을 갖는 노광 장치 또는 1/m의 투영 배율(축소 투영)을 갖는 축소-투영 노광 장치가 사용될 수 있다.
해상도(n)는 노광되는 표면상의 한계를 나타내는 반면에, 라인 폭(L) 및 공간 폭(S)은 노광 마스크상의 크기를 나타낸다. 따라서, 해상도(n), L 및 S는 단순히 서로 각각 비교되어, 1:1의 투영 배율을 갖는 노광 장치를 사용할 때에 그 들 사이의 크기를 결정한다. 그러나, 해상도(n), L 및 S는 단순히 서로 각각 비교되어, 1/m의 투영 배율(축소 투영 배율)의 축소-투영 노광 장치를 사용할 때에는 그들 사이의 크기 관계를 결정할 수 없다. 이 경우에, 해상도(n), L 및 S가 서로 ㄱ각각 비교되어, 축소 투영 노광 장치를 사용하는 경우에도, 투영 배율의 역수(1/m)로 해상도(n)에 곱하여 그들 사이의 배율 관계를 결정할 수 있다. 이런 이유 때문 에, 전술한 조건식에서 해상도(n)에 투영 배율(m)(m ≥ 1)의 역수(축소 배율)를 곱한다. 1:1의 투영 배율을 갖는 노광 장치를 사용하는 경우에는, 투영 배율(m)의 역수(1/m)는 1이 된다.
본 발명의 다른 특징은 전술된 노광 장치를 이용하여 두꺼운 제 1 영역과 제 1 영역의 한측에서 제 1 영역보다 얇은 제 2 영역을 갖는 레지스트 패턴을 형성하고, 그 래지스트 패턴을 사용하여 에칭되는 막을 선택적으로 에칭하는 것이다.
전술한 노광 마그크의 반투과부는 스트라이프(슬릿에서)에서 반복적으로 형성되는 라인 및 공간을 구비할 수 있다. 대안적으로, 반투과부는 차광 재료로 제조된 직사각형 패턴을 구비하는데, 그것은 그리드 또는 기하학적으로 주기적으로 배열된다. 더욱이, 반투과부는 패턴들이 균일한 폭을 갖는한 다른 패턴을 구비할 수 있다. 반투과부에 포함된 라인들은 차광 재료로 제조되고, 차광부와 동일한 차광 재료를 사용하여 형성될 수 있다.
전술한 관계를 만족시키는 노광 마스크에서, 반투과부를 차광부의 한측에 배열시키는 것이 특히 유리하다.
본 발명의 반도체 장치 제조 방법의 한 특징은, 반도체층 위에 절연막을 형성하는 단계; 그 절연막 위에 도전막을 형성하는 단계; 그 도전막 위에, 반투과부를 포함하는 노광 마스크를 이용하여 제 1 영역 및 제 1 영역의 한측 상에서 제 1 영역 보다 얇은 제 2 영역을 갖는 레지스트 패턴을 형성하는 단계; 그 레지스트 패턴을 이용하여 도전막을 에칭함으로써 제 1 영역 및 제 1 영역의 한측에서 제 1 영역 보다 얇은 제 2 영역을 갖는 게이트 전극을 형성하는 단계; 및 마스크로서 게이트 전극을 사용하여 반도체층에 불순물 원소를 주입하여 게이트 전극 외측에 소스 영역과 드레인 영역을 형성하고, 게이트 전극의 제 2 영역을 통하여 반도체층내로 불순물을 주입하여 제 1 불순물 영역과 게이트 전극의 제 2 영역과 중첩되는 영역에 제 2 불순물 영역을 형성하는 단계를 포함하고, 여기서, 노광 장치의 해상도가 n으로 표현되고 및 투영 배율이 1/m(m≥1)로 표현될 때, 차광 재료의 라인 폭 L과 반투과부에서 차광 재료 사이의 공간 폭은 S의 합, n 및 m의 관계가 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 노광 마스크를 사용함으로써 포토 레지스트가 형성된다.
양호하게는, 한 특징이 L, S , n 및 m 사이의 관계가 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시킨다.
예를 들면, 반투과부의 라인 폭(L)은 노광 장치의 해상도(n)이 1.5 ㎛ 이고, 1:1의 투영 배율(1/m)(m=1)을 가지는 경우에, L < 1.0 ㎛ 를 만족시킨다.
본 발명의 제 1 및 제 2 불순물 영역의 다른 특징은 소스 영역 및 드레인 영역의 농도 보다 낮은 농도의 n-형 또는 p-형 도전성을 부여하는 불순물 원소를 함유하는 것이다.
도 12a 및 도 12b는 실질적으로 전술한 관계를 만족시키는 노광 마스크를 사용하여 노광 및 현상을 수행하는 예를 도시하고 있다. 도 12a는 노광 마스크의 개략적인 횡단부도이고, 도 12b는 그 노광 마스크를 이용하여 노광 및 현상에 의해 얻은 포토레지스트 층의 횡단부 포토크래프이다. 도 12a에서 노광 마스크의 위치와 도 12b의 횡단부 포토그래프에서 포토레지스트 층의 위치는 실제적으로 서로 각각 일치한다. 1:1의 투영 배율과 1.5 ㎛ 의 해상도를 갖는 노광 장치가 사용된다. 도 12a의 노광 마스크에서, 각 라인은 1.5 ㎛ 의 폭을 갖고, 각 공간은 1.0 ㎛ 의 폭을 가지며, 그 라인 및 공간은 전술한 관계를 만족시킨다. 노광 및 현상이 이 노광 마스크를 이용하여 수행되는 경우에, 작고 거의 균일한 두께를 갖는 포토레지스트 층이 도 12b에 도시된 바와 같이 형성될 수 있다.
전술한 관계를 만족하는 반투과부를 포함하는 노광 마스크를 이용하여 노광을 수행함으로써, 노광되는 표면 위의 반투과부를 투과한 노광 양은 반투과부에서 거의 균질하다. 따라서, 반투과부에서 포토레지스트 층이 작고 균일한 두께로 형성될 수 있다. 에칭되는 층은 포토레지스트 층의 작은 두께의 이 부분을 사용하여 에칭될 수 있다. 포토레지스트 층의 작은 두께의 이 부분에서, 에칭되는 층이 큰 두께의 한 부분 보다 작은 두께를 갖도록 에칭될 수 있다. 포토레지스트 층의 작은 두께를 갖는 이 부분에서, 에칭되는 층의 패턴은 큰 두께의 부분의 그것과 다른 모양으로 형성될 수 있다. 이어서, 이 레지스트 패턴을 이용하여, 게이트 전극, 다른 전극, 배선등이 높은 정확도로 원하는 패턴으로 형성될 수 있다. 두꺼운 제 1 영역과 제 1 영역의 한측에서 제 1 영역 보다 얇은 제 2 영역을 갖는 게이트 전극이 노광 마스크를 이용하여 형성되는 경우에, 게이트 전극과 중첩되는 낮은 농도의 불순물 영역(Lov 영역)이 이온 도핑시에 마스크로서 게이트 전극을 사용하여 채널 형성 영역의 한측 또는 양측에서 자체 배열 방법으로 형성될 수 있다.
자체 배열 방법으로 게이트 전극과 중첩되는 낮은 농도의 불순물 영역(Lov 영역)을 갖는 TFT(GOLD 구조: 게이트-드레인 중첩 LDD)를 포함하는 반도체 장치를 제조함으로써, 마스크 수가 감소되고, GOLD 구조 제조시에 정확한 정열이 불필요해진다. 따라서, 기판 클린닝, 레지스트 재료 도포, 프리-베이킹, 노광, 현상, 포스트-베이킹이 생략되고, 공정 시간이 단축될 수 있다. 또한, 제조 비용이 감소되고 제품 수율이 개선될 수 있다.
전술한 관계를 만족하는 반투과부를 포함하는 노광 마스크를 사용함으로써, Lov 영역이 자체 배열 방법으로 형성될 수 있다. 또한, 길이(채널 길이 방향에서의 길이)에 아무런 제한이 없고, 길이는 충분히 고정된다. 더욱이, 채널 형성 영역의 양 측에 Lov 영역이 상이한 길이로 형성될 수 있다.
본 발명의 실시예 모드는 이하에서 첨부된 도면을 참조하여 상세히 기술될 것이다. 본 발명은 이하에 기술되는 실시예 모드에 한정되지 않고, 다양한 변형이 본 발명의 정신을 이탈하지 않은 한 가능함을 이해할 것이다.
(실시예 모드 1)
이 실시예 모드에서는, 라인 및 공간으로 형성된 반투과부를 포함하는 노광 마스크, 또는 직사각형 패턴 및 공간이 도 1a 내지 도 1d를 참조하여 기술될 것이다.
노광 마스크 평면에 대한 특수한 예가 도 1a 내지 도 1c에 도시되었다. 또한, 노광 마스크를 사용할 때에 광 강도 분포에 대한 예가 도 1d에 도시되었다. 도 1a 내지 도 1c에 도시된 노광 마스크는 차광부(P), 반투과부(Q) 및 투과부(R)를 포함한다. 도 1a에 도시된 노광 마스크의 반투과부(Q)에서, 라인(203) 및 공간(204)은 반복적으로 스트라이프(슬릿에서) 상태로 제공되고, 라인(203) 및 공간(204)은 차광부(P)의 에지(202)에 평행하게 배열된다. 이 반투과부에서, 차광 재료로 제조된 각 라인(203)의 폭 L이고, 차광 재료 사이의 각 공간은 S 이다. 노광 마스크는 L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 양호하게는, 노광 마스크는 L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 라인(203)은 차광 재료로 제조되고, 차광부(P)의 차광 재료와 동일한 재료로 형성될 수 있다. 라인(203)은 직사각형 모양으로 형성되나, 모양이 그것에 제한되지 않는다. 라인이 균일한 폭을 갖는 한 받아드릴 수 있다. 예를 들면, 각 라인은 둥근 코너를 가는 모양일 수 있다.
전술한 관계를 만족시키는 노광 마스크를 사용함으로써, 노광 표면상에 반투과부를 통해 투광되는 노광량은 거의 반투과부에서 균질하고, 반투과부의 노광부의 포토레지스트 층이 작고 균일한 두께로 형성되어 높은 정확도로 원하는 패턴을 얻는다.
도 1b는 다른 예를 도시하고 있다. 노광 마스크의 반투과부(Q)에서, 라인(207) 및 공간(208)은 차광부(P) 에지(206)에 수직으로 배열된다. 노광 마스크는, 반투과부 각 라인(207)의 폭(L) 및 각 공간(208)의 폭(S), 노광 장치의 해상도(n)와 투영 배율(1/m)(m≥1) 사이의 관계가 도 1a와 유사하게 전술한 조건을 만족하는 경우에 사용된다. 환언하면, 노광 마스크는, L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 양호하게는, 노광 마스크는, L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 차광부(P) 에지(206) 및 반투과부(Q) 에지(207)는 서로 각각 접촉할 수 있거나, 도시된 바와 같이 거리(T)로 배열될 수 있다. 거리(T)가 n × m (n 은 해상도, m은 투영 배율의 역수) 보다 짧으면, 받아들일 수 있다. 도 1b의 노광 마스크는 라인 및 공간의 배열을 제외하고 재료, 모양등에서 도 1a의 그것들과 유사하다.
반투과부(Q)의 라인 및 공간은 도 1a 또는 도 1b 중의 어느 하나일 수 있다. 또한, 도 1a 및 도 1b의 조합이 또한 사용될 수 있다. 더욱이, 반투과부(Q)의 라인 및 공간이 도 1a 및 도 1b의 중간 방향, 즉, 차광부(P) 에지에 대해 경사지게 배열될 수 있다. 이 경우에 또한, 노광 마스크는 라인 및 공간의 배열을 제외하고 재료, 모양등에서 도 1a의 그것들과 유사할 수 있다.
반투과부(Q)는 도 1a 및 도 1b에 도시된 바와 같이, 스프라이프로 배열되는 라인 및 공간을 구비하거나 또는 다른 패턴을 구비할 수 있다. 예를 들면, 반투과부(Q)는, 도 1c에 기하학적으로 또는 그리드로 주기적으로 배열된 차광 재료로 제조된 직사각형 패턴(212)을 구비할 수 있다. 도 1c에서, 짧은 측 방향에서 각 직사각형 패턴(212)의 폭(L)은 각 라인의 폭(S)과 일치한다. 노광 마스크는, 각 직사각형 패턴(212)의 폭(L) 및 각 공간(213)의 폭(S), 노광 장치의 해상도(n)과 투영 배율(1/m)(m≥1) 사이의 관계가 도 1a와 유사하게 전술한 조건을 만족하는 경우에 사용된다. 환언하면, 노광 마스크는 L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 양호하게는, 노광 마스크는, L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 직사각형 패턴(212)은 차광 재료로 제조되고, 차광부(P)와 동일한 차광 재료로 형성될 수 있다.
반투과부의 라인 및 공간(또는 직사각형 패턴 및 공간)은 도 1a 내지 도 1c에 도시된 바와 같이 주기적으로 또는 비주기적으로 배열될 수 있다. 비주기적으로 배열되는 경우에, 서로 각각 인접한 라인 및 공간(또는 직사각형 패턴 및 공간)이 전술한 조건을 만족시키는 한 수용될 수 있다. 전술한 조건을 만족하는 범위내에서 라인 및 공간(직사각형 패턴 및 공간) 각각의 폭을 조정함으로써, 노광의 실제적인 양이 변화될 수 있고, 현상 후의 노광 레지스트의 두께가 조정될 수 있다.
이 노광 단계에서 레지스트로 사용된 네가티브-타입 레지스트을 사용하는 것은 어렵고, 따라서, 노광 마스크의 패턴은 포지티브-타입 레지스트가 전제된다. 투영 타입 노광 장치가 노광 장치로서 사용될 수 있다. 1:1의 투영 배율을 갖는 노광 장치 또는 1/m의 투영 배율을 갖는 축소 투영 노광 장치가 사용될 수 있다.
도 1a 내지 도 1c 각각에 도시된 노광 마스크는 노광으로 조사되고, 차광부(P)에서의 광 강도는 대략 0 이 되고, 투과부(R)에서의 광 강도는 약 100 %가 된다. 다른 한편, 반투과부에서의 광 강도는 10-70 % 범위에서 조정되고, 그것의 일반적인 광 강도 분포의 한 예가 도 1d의 광 강도 분포(214)로서 도시되었다. 노광 마스크의 반투과부(Q)의 광 강도는 라인 폭(L) 및 공간 폭(S)(또는 짧은 측 방향에서 직사각형 패턴의 폭(L) 및 짧은 측 방향에서 공간(S))을 조정함으로써 조정될 수 있다.
또한, 전술한 관계를 만족시키는 노광 마스크에서, 반투과부(Q)를 차광부(P)의 한측부상에 배열시키는 것, 즉 환언하면, 반투과부(Q)를 차광부(P) 및 투과부(R) 사이에 배열시키는 것이 특히 효과적이다.
(실시예 모드 2)
이 실시예 모드는 실시예 모드 1에 기술된 노광 마스크를 이용하여 패턴닝에 의해 TFT의 게이트 전극을 형성시키고, 이온-도핑시에 마스크로서 게이트 전극을 이용하여 자체-정렬 방법으로 채널 형성 영역의 양측 상에 저-농도 불순물 영역을 형성시키는 공정을 도시하고 있다.
먼저, 제 1 절연막(102, 베이스 절연막)이 절연 면을 갖는 기판 위에 형성된다. 절연 면을 갖는 기판(101)으로서 유기 기판, 결정화 유리 기판 또는 플라스틱 기판과 같은 투광 기판이 사용될 수 있다. 후에 형성되는 박막 트랜지스터가 탑-발산 발광 디스플래이 장치 또는 반사성 액정 디스플래이 장치에 적용되는 때에, 세라믹 기판, 반도체 기판, 금속 기판등이 또한 사용될 수 있다.
제 1 절연막(102)이, 산화 실리콘막, 질화 실시콘막 또는 산질화 실리콘(SiOXNY)막과 같은 절연막의 단일 층 또는 적층을 이용하여 형성된다. 다음으로, 반도체층(103)이 제 1 절연막(102)위에 형성된다.
반도체층(103)은 다음과 같이 형성된다. 비정질 구조를 갖는 반도체막이 스퍼터링법, LPCVD법 또는 플라즈마법과 같은 공지된 방법에 의해 형성되고, 열처리에 의해 결정화된 결정성 반도체막이 형성되고, 레시스트막이 결정성 반도체막 위에 형성되며, 이어서 결정성 반도체막이 노광 및 현상에 의해 얻어진 제 1 레지스트 마스크를 이용하여 원하는 모양으로 패턴화된다.
반도체층(103)은 25-80 nm(양호하게는, 30-70 nm)의 두께로 형성된다. 결정성 반도체막을 위한 재료는 제한되지 않지만, 게르마늄 실리콘(SiGe) 합금등이 양호하게 사용된다.
열처리로서, 가열로, 레이저 조사, 레이저 조사 대신에 램프로부터 발광된 광으로의 조사(이하에서 램프 어닐닝으로 참조됨) 또는 그들의 조합이 사용될 수 있다.
대안적으로, 결정성 반도체막이 열 처리가 니켈과 같은 촉매 부가후에 수행되는 열 결정화법에 의해 형성될 수 있다. 결정성 반도체막이 니켈과 같은 촉매를 사용하여 열 결정화법에 의한 결정화에 의해 얻어지는 때에, 결정화 후에 니켈과 같은 촉매 제거를 위해 게터링 처리를 수행하는 것이 바람직하다.
결정성 반도체막이 레이저 결정화법에 의해 얻어지는 때에, 연속파 레이저 비임(CW 레이저 비임) 또는 펄스 레이저 비임이 사용될 수 있다. 여기에 사용될 수 있는 레이저 비임으로서, Ar 레이저, Kr 레이저 또는 엑시머 레이저와 같은 하나 또는 그 이상 종류의 가스 레이저; 미디엄으로서 단결정 YAG, YVO4, 고토 감람석(Mg2SiO4), YAlO3 또는 GdVO4, 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm 및 Ta 중의 하나 또는 그 이상으로 도핑된 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3 또는 GdVO4; 글래스 레지저; 루비 레이저; 알렉산드라이트 레이저; Ti-사파이어 레이저; 구리 증기상 레이저 및 금 증기상 레이저가 사용될 수 있다. 큰 직경을 갖는 결정립이 전술한 레이저 비임의 기본 파장 또는 그 기본파의 제 2 고조파 내지 제 4 고조파으로의 조사에 의해 얻어질 수 있다. 예를 들면, Nd:YO4 레이저(기본 파장: 1064 nm)의 제 2 고조파 또는 제 3 고조파가 사용될 수 있다. 이 레이저는 CW 레이저 또는 펄스 레이저일 수 있다. CW 레이저로서 발광 될 때에, 레이저의 파워 강도는 약 0.01 MW/cm2 내지 100 MW/cm2(양호하게는, 0.1 MW/cm2 내디 10 MW/cm2)가 되는 것이 요구된다. 조사를 위한 스캔닝 비율은 약 10 cm/sec 내지 2000 cm/sec 로 세팅된다.
미디엄으로서 단결정 YAG, YVO4, 고토 감람석(Mg2SiO4), YAlO3 또는 GdVO4, 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm 및 Ta 중의 하나 또는 그 이상으로 도 핑된 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3 또는 GdVO4; Ar 이온 레이저; 또는 Ti: 사파이어 레이저는 CW 레이저일 수 있다. 선택적으로, Q-스위치 작동 모드 로킹등을 수행함으로써 10 MHz 또는 그 이상의 반복 비율로 펄스될 수 있다. 레이저 비임이 10 MHz 또는 그 이상의 반복 비율로 펄스되는 때에, 반도체막은 앞서의 레이저로 용융된 후 그리고 응고되기 전에 후속의 펄스 레이저로 조사된다. 따라서, 낮은 반복 비율을 갖는 펄스 레이저 사용의 경우와는 다르게, 고상 및 액상 사이의 인터페이스는 반도체막에서 연속적으로 이동할 수 있어서, 스캔 방향으로 연속적으로 성장한 결정립이 얻어질 수 있다.
세라믹(가결정)이 미디엄(medium)으로서 사용되는 경우에, 미디엄은 낮은 비용으로 단시간에 원하는 모양으로 형성될 수 있다. 단결정을 사용하는 경우에, 수 mm의 직경과 수십 mm의 길이를 갖는 칼럼 미디엄이 일반적으로 사용된다. 그러나, 세라믹을 사용하는 경우에는, 큰 미디엄이 형성될 수 있다.
발광에 직접 기여하는, 미디엄에서 Nd 또는 Yb로서 도펀트의 농도는 단결정 또는 다결정에서 크게 변화할 수 없다. 따라서, 농도 증가에 의한 레이저 출력의 개선에는 어느 정도의 제한이 존재한다. 그러나, 세라믹을 사용하는 경우에는, 미디엄의 크기는 단결정을 사용하는 경우와 비교해서 크게 증가될 수 있고, 출력에서 큰 개선이 기대될 수 있다.
더욱이, 세라믹을 사용하는 경우에, 평향 사변형 모양 또는 직사각형 강체 모양을 갖는 미디엄이 용이하게 형성될 수 있다. 그러한 모양을 갖는 미디엄이 사 용되고 미디엄 내부에서 발광이 지그재그로 진행되는 경우에, 발광 경로가 연장될 수 있다. 따라서, 광은 크게 증폭되고, 높은 출력으로 발산될 수 있다. 또한, 그러한 모양을 갖는 미디엄으로부터 발산된 레이저는 발산시에 사변형 단부 모양을 갖고, 선형 비임으로 모양이 결정되는 원형 비임에 비해 유리한 효과를 갖는다. 광학 시스템을 사용하여 전술한 바와 같이 발산되는 레이저 비임의 모양을 결정함으로써, 단측에서 1 mm 정도의 길이를 갖고, 장측에서 수 내지 수십 mm의 길이를 갖는 선형 레이저가 용이하게 얻어질 수 있다. 더욱이, 미디엄을 여기광으로 균일하게 조사함으로써, 선형 비임이 장측 방향에서 균일한 에너지 분포를 갖는다.
반도체막을 이 선형 비임으로 조사함으로써, 반도체막의 전면이 보다 균일하게 어닐링될 수 있다. 균일한 어닐닝이 선형 비임의 양 단부에서 요구되는 경우에, 에너지가 허비되는 일부를 차단하기 위해 양 단부에 슬릿을 제공하는 장치등이 필요하게 된다.
전술된 바와 같이 얻어진 균일한 강도의 선형 비임이 반도체막 어닐닝을 위해 사용되고, 전자 장치가 이 반도체막을 이용하여 제조되는 때에, 전자 장치의 특성이 양호하고 균일하게 된다.
다음으로, 필요한 경우에, 반도체층이 TFT의 임계값을 제어하기 위해서 불순물 원소(붕소 또는 인)의 적은 양으로 도프된다. 여기서, 다이보래인(B2H6)이 질량으로 분리되지 않고 플라즈마에 의해 여기되는 이온 도핑 방법이 사용된다.
이어서, 제 1 레지스트 마스크가 제거된 후에, 반도체층 표면상의 산화막이 풀루오르화 수소산을 함유하는 에천트에 의해 제거되고, 반도체층의 표면이 동시에 세정된다. 이어서, 제 2 절연막(104, 게이트 절연막)이 형성되어 반도체층을 커버한다. 제 2 절연막(104)은 1-200 nm, 양호하게는, 70-120 nm 두께로 플라즈마 CVD법, 스퍼터링법 또는 열 산화법에 의해 형성된다. 제 2 절연막(104)으로서 산화 실리콘막, 질화 실리콘막 또는 산질화실리콘막과 같은 절연막으로 제조된 막이 사용된다. 여기서, 산질화 실리콘막(조성 비율: Si=32 %, O=59 %, N= 7 % 및 H=2 %)이 115 nm 두께로 플라스마 CVD법에 의해 형성된다.
또한, 기판을 형성한 후에, 베이스막으로서 절연 층, 반도체층, 게이트 절연 층등, 기판 표면, 베이스막으로서 절연 층, 반도체층, 게이트 절연 층, 층간 절연 층등이 플라즈마 처리로 산화 공정 또는 질화 공정에 의해 산화되거나 또는 질화된다. 반도체층 또는 절연 층을 산화 또는 질화시키기 위해 플라즈마 처리가 사용되는 경우에, 반도체층 또는 절연 층의 표면은 변형되고, CVD법 또는 스퍼터링법에 의해 형성된 절연막 보다 더 밀도가 큰 절연 막이 형성될 수 있다. 따라서, 핀 홀과 같은 결함이 억제되고, 반도체 장치의 특성등이 개선된다. 또한, 전술한 플라즈마 처리가 게이트 절연 층, 소스 전극 층, 드레인 전극 층, 배선 층등에 적용될 수 있고, 질화막 또는 산화막이 질화 또는 산화 공정에 의해 형성될 수 있다.
플라즈마 처리에 의해 막이 산화되는 경우에, 플라즈마 처리는 산소 분위기(예를 들면, 산소(O2), 희가스(rare gas)(He, Ne, Ar,Kr, 및 Xe 중의 적어도 하나를 포함하는 분위기), 산소, 수소(H2) 및 희가스를 포함하는 분위기 또는 일산화 질소 및 희가스를 포함하는 분위기)에서 수행된다는 점에 주의한다. 다른 한편, 막이 플라즈마 처리에 의해 질화되는 경우에, 플라즈마 처리는 질소 분위기(예를 들면, 질소(N2) 및 희가스(He, Ne, Ar,Kr, 및 Xe 중의 적어도 하나를 포함하는 분위기), 질소, 수소 및 희가스를 포함하는 분위기 또는 NH3 및 희가스를 포함하는 분위기)에서 수행된다. 희가스로서 예를 들면, Ar이 사용될 수 있다. 선택적으로, Ar 및 Kr의 혼합가스가 사용될 수 있다. 결과적으로, 플라즈마 처리에 의해 형성된 절연 막은 플라즈마 처리에 사용된 희가스(He, Ne, Ar,Kr, 및 Xe 중의 적어도 하나를 포함하는)를 함유하고, 절연막은 Ar을 사용하는 경우 Ar을 함유한다.
또한, 플라즈마 처리가 제 2 절연막에 수행되는 경우에, 플라즈마 처리는 1 × 1011 cm-3 또는 그 보다 높은 전자 밀도와 1.5 eV 또는 그 보다 낮은 플라즈마의 전자 온도로 전술된 가스 분위기하에서 수행된다. 특히, 플라즈마 처리는 1 × 1011 cm-3 내지 1 × 1013 cm-3의 전자 밀도와 0.5 eV 내지 1.5 eV 플라즈마 전자 온도로 수행된다. 플라즈마의 전자 밀도가 높고, 처리되는 물체 주위(여기서는, 기판 위에 형성되는 게이트 절연 층으로 작용하는 제 2 절연 층(104))의 전자 온도가 낮기 때문에, 플라즈마에 의한 물체에의 손상이 방지되도록 처리된다. 또한, 플라즈마의 전자 밀도가 1 × 1011 cm-3 또는 그 보다 높기 때문에, 플라즈마 처리를 이용하여 처리되는 물체를 산화 또는 질화에 의해 형성되는 산화막 또는 질화막은, CVD 법, 스퍼터링법등에 의해 형성되는 조밀한 막 품질과 비교하여 두께등에서 우수한 균일성을 갖는다. 더욱이, 플라즈마의 전자 온도가 1.5 eV 또는 그 보다 낮은 정도로 낮기 때문에, 산화 또는 질화 처리가 통상적인 플라즈마 처리 또는 열 산화 처리법의 그것 보다 낮은 온도에서 수행될 수 있다. 예를 들면, 산화 또는 질화 처리는, 플라즈마 처리가 100 ℃ 또는 그 보다 높은 온도로 유리 기판의 변형점 보다 낮은 온도에서 수행되는 경우에도, 충분히 수행될 수 있다. 마이크로파와 같은 높은 주파수(2.45 GHz)가 플라즈마 형성용 주파수로 사용될 수 있다. 이하에서, 플라즈마 처리는 다른 언급이 없으면, 전술한 조건하에서 수행된다.
다음으로, 제 1 도전 층(105a) 및 제 2 도전 층(106a)의 적재 층이 형성된다. 적재 층들은 제 1 도전 층 및 제 2 도전 층의 이 두 층에 한정되지 않고, 세 개 또는 그 이상의 층이 사용될 수 있다.
제 1 도전 층(105a)은 텅스텐(W), 크롬(Cr), 탄탈룸(Ta), 질화탄탈룸(TaN) 또는 몰리브데늄(Mo)과 같은 내화 금속, 또는 20-50 nm의 두께를 갖는 메인 부품으로서 내화 금속을 함유하는 합금 또는 혼합물로 형성된다. 또한, 제 2 도전 층(106a)은 텅스텐(W), 크롬(Cr), 탄탈룸(Ta), 질화탄탈룸(TaN) 또는 몰리브데늄(Mo)과 같은 내화 금속, 또는 300-600 nm의 두께를 갖는 메인 부품으로서 내화 금속을 함유하는 합금 또는 혼합물로 형성된다.
여기서, 두 층들, 즉, 제 2 도전 층 및 제 2 도전 층은 상이한 도전 재료를 사용하여 형성되어, 에칭 비율에서 차이가 수행되는 에칭 단계에서 발생한다. TaN 막이 제 1 도전 층으로 사용되고, 텅스텐이 제 2 도전 층으로 사용된다.
다음으로, 제 2 도전 층(106a)이 레지스트막으로 코팅된 후에, 노광이 도 2a에 도시된 노광 마스크를 이용하여 수행된다. 여기서, 제 2 도전 층(106a)이 1.5 ㎛의 두께를 갖는 1.5 ㎛의 해상도와 1:1의 투영 배율을 갖는 노광 장치가 사용된다. 노광에 사용되는 광은 i-라인(파장: 365 nm)이고, 노광 에너지는 20 mJ/cm3 내지 140 mJ/cm3의 범위에서 선택된다. 또한, 광은 i-라인에 제한되지 않는다. i-라인, g-라인(파장: 436 nm) 및 h-라인(파장: 405 nm)가 혼합되는 광이 또한 노광을 위해 사용될 수 있다.
도 2a에는, 노광 마스크가 노광을 투광시킬 수 있는 투광 기판(400) 위에 Cr과 같은 금속막으로 제조된 투과부(401) 및 라인 및 공간이 각각 소정의 라인 폭을 가지고 형성되는 곳에서 광 강도 축소기능을 갖는 반투과부(402)가 구비된다. 차광 재료의 라인 폭이 L이고, 차광 재료 사이의 공간 폭이 S일 때에, 마스크가 노광 마스크로서 사용되고, 거기서, L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 양호하게는, 노광 마스크는, L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다.
예를 들면, 1.5 ㎛의 해상도 및 1:1의 투영 배율을 갖는 노광 장치가 사용될 수 있고, 반투과부에서 0.5 ㎛의 라인 폭 및 1.0 ㎛의 공간 폭을 갖는 노광 마스크가 사용될 수 있다.
레지스트 막이 도 2a에 도시된 노광 마스크를 이용하여 노광될 때에, 비-노광 영역(403a) 및 노광 영역(403b)이 레지스트 막에 형성된다. 노광에서, 도 2a에 도시된 노광 영역(403b)이 차광부(401) 주위를, 그리고 반투과부(402)를 관통하여 통과하는 노광에 의해 형성된다.
현상이 수행되는 경우에, 노광부(403b)가 제거되고, 얇은 영역과 한측 상의 얇은 영역보다 두꺼운 영역을 갖는 레지스트 패턴(107a)이 도 2b에 도시된 바와 같이, 제 2 도전 층(106a) 위에 얻어질 수 있다. 레지스트 영역(107a)에서, 얇은 영역의 레시스트 두께는 노광 에너지를 조절함으로써 조절될 수 있다. 도 2a에 도시된 노광 마스크를 사용함으로써, 레지스트 패턴의 얇은 영역이 균일한 두께로 얻어질 수 있다.
다음으로, 제 2 도전 층(106a) 및 제 1 도전 층(105a)이 드라이 에칭에 의해 에칭된다. 레지스트 패턴(107a)을 에싱하는 동안에 드라이 에칭이 수행된다. 에칭 가스로서, CF4, SF6, Cl2 및/또는 O2가 사용된다. ECR(Electron Cyclone Resonance) 또는 ICP(Inductively Coupled Plasma)와 같은 고밀도 플라즈마 소스를 이용하는 드라이 에칭이 사용되어 에칭 비율을 개선시킨다. 제 2 절연막(104)은 또한 에칭되고 에칭 조건에 따라서 부분적으로 얇아진다.
ICP 에칭 장치를 사용하는 한 예가 이곳에 기술되지만, 특별한 제한은 없다. 예를 들면, 평행판 에칭 장치, 마그네트론 에칭 장치, ECR 에칭 장치 또는 헬리콘 에칭 장치가 사용될 수 있다. 또한, 에칭이 드라이 에칭에 한정되지 않는다. 습식 에칭이 사용되거나, 드라이 에칭법 및 습식 에칭법의 조합이 사용될 수 있다.
그러한 방법에서, 제 1 도전층(105b) 및 제 2 도전층(105b)을 포함하는 도전 적재 패턴이 도 2에 도시된 바와 같이 제 2 절연막(104) 위에 형성된다. 에칭을 통하여, 제 1 도전층(105b)의 양 측벽이 노출되고, 또한 제 2 도전층(105b)와 중첩되지 않는 영역이 노출된다. 제 1 도전층(105a)의 각 측벽을 테이퍼 모양을 갖는다. 또한, 제 2 도전층(105b)의 각 측벽도 또한 테이퍼 모양을 갖는다.
다음으로, 레지스트 패턴(107b)이 제거된 후에, 반도체층(103)에 도전형 불순물의 분배가 이루어진다. 여기서, 도전형 불순물의 한 이온으로서 인(또는 As)가 사용되고, n-채널 TFT가 제조된다. 도전성 적재 패턴을 사용함으로써, 소스 영역 및 드레인 영역이 측벽 형성 없이도 자체-배열 방식으로 형성될 수 있다.
반도체층 및 게이트 전극 외측에 소스 영역 및 드레인 영역을 형성하기 위해 도핑 처리를 수행할 때에, 도전형 불순물 분배가 마스크로서 도전성 적재 패턴을 사용하여 반도체층(103)에× 부가되어 도전형태를 갖는 고농도 불순물 영역(110, 111)을 형성한다. 소스 영역 및 드레인 영역 형성을 위한 도핑 조건에 대해서는, 도핑이 50-100 kV의 가속 전압에서 수행된다. 도전 형태를 갖는 고농도 불순물 영역(110, 111) 각각의 불순물 농도는 1 × 1019/cm3 - 5 × 1021 /cm3로 세팅된다(SIMS 측정에 의한 최고 값).
또한, 게이트 전극과 중첩되는 LDD 영역을 형성하기 위한 도핑 처리를 수행할 때에, 도전 형태 불순물 분배의 이온이 제 2 도전 층과 중첩되지 않는 영역에서 제 1 도전 층(105b)을 통하여 반도체층(103)에 부가되어 하나의 도전 형태를 갖는 저농도 불순물 영역(109a, 109b)을 형성한다. 도핑 조건은 제 2 절연 층과 제 1 절연 층의 두께에 의존 하지만, 이 경우에는 60-100 kV의 가속 전압을 필요로 한다. 도전 형태를 갖는 낮은 농도 불순물 영역(109a, 109b) 각각의 불순물 농도는, LDD 영역이라는 전제하에, 1 × 1017/cm3 - 5 × 1019 /cm3로 세팅된다(SIMS 측정에 의한 최고 값).
도핑 순서는 특별히 제한되지 않고, LDD 영역 형성을 위한 도핑 처리는 소스 영역 및 드레인 영역 형성을 위한 도핑 처리 후에 수행될 수 있다. 또한, 소스 영역 및 드레인 영역 형성을 위한 도핑 처리는 LDD 영역 형성을 위한 도핑 처리 후에 수행될 수도 있다.
상이한 농도를 갖는 불순물 영역 형성을 위해 별도로 두번 도핑 처리를 하는 예가 여기에 기술되었지만, 상이한 농도를 갖는 불순물 영역이 처리 조건을 조정함으로써 한 번의 도핑 처리로 수행될 수 있다.
또한, 도핑 전에 레지스트 패턴이 제거되는 예가 기술되었지만, 레지스트 패턴은 도핑 후에도 또한 제거될 수 있다. 레지스트 팬턴이 제거된 상태에서 도핑이 수행되는 때에는, 레지스트 패턴으로 제 2 도전 층의 표면을 보호하는 동안에 도핑이 수행될 수 있다.
전술한 도핑을 수행하는 경우에, 도 2 도전 층과 중첩되는 위치의 반도체층은, 도전형 불순물 분배의 이온이 부가되지 않고 후에 형성되는 TFT의 채널 형성 영역으로서 기능하는 영역이다.
또한, 반도체층(103)과 교차하는 부분에서의 도전 적재 패턴(제 1 도전 층(105a) 및 제 2 도전 층(105b))은 게이트 전극으로서 작용한다. 또한, 게이트 전극과 중첩되는 낮은 농도의 불순물 영역(109a, 109b)의 각각은 Lov 영역으로 참조된다. 그 Lov 영역은 제 2 도전 층(106b)과 중첩되지 않는 제 1 도전 층(105b)의 일부 영역을 이용하여 형성된다. Lov의 필요한 길이는 TFT를 포함하는 회로의 형태 또는 응용에 따라서 결정되고, 포토마스크 또는 에칭 조건은 그 길이에 기초한다.
이어서, 제 3 절연 층(112)이 산질화 실리콘을 사용하여 형성된다. 이어서, 반도체층에 부가되는 불순물 원소가 활성화되고 수소화된다.
다음으로, 제 4 절연 층(113)이, (산화 실리콘, 질화 실리콘 또는 산질화 실리콘과 같은) 투광 무기물 재료 또는 (폴리미드 또는 폴리벤조사졸과 같은 감광성 또는 비-감광성 유기물 수지 재료)와 같은 낮은 절연 상수를 갖는 유기 화합물을 이용하여 형성된다. 또한, 제 4 절연 층이 실록산을 포함하는 재료를 이용하여 형성된다. 실록산은 실리콘(Si) 및 산소(O)의 결합에 의해 형성되는 골격 구조를 포함하는 재료이다. 치환체로서, 적어도 수소(예를 들면, 알킬 그룹 또는 방향족 수화 탄소)를 포함하는 유기물 그룹이 사용된다. 또한, 치환체로서, 플로로 그룹이 사용된다. 또한, 적어도 수소 및 플로로 그룹을 포함하는 유기물 그룹이 치환체로서 사용될 수 있다.
이어서, 레지스트로 제조된 마스크가 제 3 포토마스크를 사용하여 형성되고, 층간 절연막으로 기능하는 제 3 절연 층(112) 및 제 4 절연 층(113)과 게이트 절연막으로 기능하는 제 2 절연막(104)이 선택적으로 에칭되어 콘택 홀을 형성한다. 그 후에, 레지스트로 제조된 마스크가 제거된다.
스퍼터링법에 의해 제 4 절연막(113)위에 금속의 적재막이 형성된 후에, 레지스트의 마스크가 제 4 포토마스크를 이용하여 형성되고, 금속의 적재막이 선택적으로 에칭되어 반도체층과 접촉하는 소스 및 드레인 전극(114, 115)을 형성한다.
접속 전극(복수의 TFT를 서로 각각 전기적으로 연결시키기 위한 전극)과 단자 전극(외부 동력 공급부와의 접속을 위한 전극)이 또한, TFT의 소스 및 드레인 전극(114, 115)의 형성과 동시에 제 4 절연막(113) 위에 형성될 수 있다. 이어서, 레지스트의 마스크가 제거된다. 금속의 적재막은, 100 nm 두께의 Ti 막, 350 nm 두께의 소량의 Si를 함유하는 Al 막 및 100 nm 두께의 Ti 막과 같은 세 층의 적재 구조를 갖는다. 동일한 금속 스퍼터링 장치에서 금속 적재막을 연속적으로 형성하는 것이 바람직하다.
전술한 단계를 통하여, 채널 형성 영역의 양측에 낮은 불순물 농도 영역(109a, 109b)을 포함하는 탑-게이트 TFT가 도 2d에 도시된 바와 같이 형성된다.
전술한 바와 같이, 이 실시예 모드에서는, 작고 균일한 두께를 갖는 반투과부에 포토레지스트 층을 포함하는 레지스트 패턴(107a)이, 도 2a에 도시된 반투과부를 포함하는 노광 마스크를 이용하여 노광을 수행함으로써 형성되고, 게이트 전극이 그 레지스트 패턴을 이용하여 얻어진다. 이어서, 게이트 전극과 중첩되는 낮은 농도의 불순물 영역이, 채널 형성 영역의 양측에 자체 배열 방법으로 이온 도핑시에 마스크로서 게이트 전극을 사용하여 형성된다.
자체 배열 방법으로 게이트 전극과 중첩되는 낮은 농도의 불순물 영역(Lov 영역)을 갖는 TFT(GOLD 구조: 게이트-드레인 중첩 LDD)을 포함하는 반도체 장치를 제조함으로써, 마스크 숫자가 감소될 수 있고, GOLD 구조의 제조시에 정확한 배열이 불필요해진다. 따라서, 기판 클리닝, 레지스트 재료 도포, 프레 베이킹, 현상, 및 포스트-베이킹과 같은 많은 단계가 생략될 수 있고, 프로세싱 시간이 감소될 수 있다. 또한, 제조 비용이 감소되고, 제품 수율이 개선될 수 있다.
이 실시예 모드에서, Lov 영역의 형성은 핫 캐리어의 형성을 억제할 수 있고, 반도체 소자의 열화를 방지할 수 있다. 이 Lov 영역은 자체 배열 방법으로 형성될 수 있다. 또한, 길이(채널 길이 방향에서의 길이)에 어떤 제한도 없고, 그 길이는 충분히 확보될 수 있다. 또한, 채널 형성 영역 양측의 Lov 영역이 상이한 길이로 형성될 수 있다.
반도체 장치가 다양한 회로를 포함하고, 조건에 따라서, 양호한 핫 캐리어 대항 효과가 있는 Lov 영역을 갖는 GOLD 구조가 적절하고, 작은 오프-전류값이 주어지는 Loff 영역(게이트 전극과 중첩되지 않은 낮은 농도의 불순물 영역)을 갖는 구조가 적절하며, 낮은 불순물 영역없이 소스 및 드레인 영역을 갖는 구조가 적절한 경우들이 있다. 이 실시예 모드에서, 각 회로는 동일한 기판위에 GOLD 구조 또는 다른 구조를 구비한 상태로 별개로 형성될 수 있다.
이 실시예 모드는, 도 2a에 도시된 바와 같이, 반투과부를 포함하는 노광 마스크를 사용하여 두꺼운 제 1 영역과 제 1 영역의 한측보다 얇은 제 2 영역을 포함하는 게이트 전극을 형성하는 한 예를 기술하고 있다. 그러나, 게이트 전극뿐 아니라 다른 전극 또는 배선등을 또한 형성하는 경우에, 두꺼운 영역 및 그 두꺼운 영역의 한측의 얇은 영역을 갖는 전극 또는 배선등이 도 2a에 도시된 반투과부를 포함하는 노광 마스크를 이용하여 얻어질 수 있다.
이 실시예 모드에서, n-채널을 이용하여 설명이 이루어지지만, n-형 도전성을 분배하는 불순물 원소(인 또는 비소로 대표되는 주기율표 15 그룹에 속하는 원소) 대신에, p-형 도전성을 분배하는 불순물 원소(붕소등으로 대표되는 주기율표 13 그룹에 속하는 원소)를 이용하여 형성될 수 있다.
또한, n-채널 TFT 및 p-채널 TFT가 동일한 기판 위에 형성될 수 있고, 그리고, 보충적으로 이들 TFT를 조합하여 CMOS 회로가 또한 형성될 수 있다. 그 CMOS 회로는, (인버터 회로, NAND 회로, AND 회로, NOR 회로, OR 회로, 시프트 레지스터 회로, 샘플링 회로, D/A 컨버터 회로, A/D 컨버터 회로, 래치 회로 또는 버퍼 회로와 같은) 적어도 하나의 n-채널 회로 및 하나의 p-채널 회로를 갖는 하나의 회로로 참조된다. 또한, 이들 CMOS 회로들을 조합함으로써, SRAM 또는 DRAM 또는 다른 소자가 기판위에 형성될 수 있다. 더욱이, CPU가 또한 다양한 소자들 및 회로들을 집접함으로써 기판 위에 형성될 수 있다.
또한, 전술된 구조(채널 형성 영역의 양 측에 동일한 폭의 Lov 영역을 갖는 구조)의 탑-게이트 TFT 및 채널 형성 영역의 한측에서 나머지 한측보다 넓은 Lov 영역의 구조를 갖는 탑-게이트 TFT가, 단계 수의 증가 없이도 노광 마스크의 변경에 의해 동일한 기판 위에 형성될 수 있다.
이 실시예 모드에서, 싱글 게이트 구조의 탑-게이트 TFT를 사용하여 설명이 이루어지지만, 다수의 채널 형성 영역을 갖는 멀티 게이트 구조의 탑-게이트 TFT가 또한 형성될 수 있다. 또한, 싱글 게이트 구조의 탑-게이트 TFT와 멀티 게이트 구조의 탑-게이트 TFT가 단계 수의 증가 없이도 노광 마스크의 변경에 의해 형성될 수 있다.
따라서, 다양한 회로가 멀티 팩쳐링 단계 수의 증가 없이도 적정한 구조의 트랜지스터를 형성함으로써 동일한 기판 위에 형성될 수 있다.
이 실시예 모드는 실시예 모드 1와 자유롭게 조합될 수 있다.
(실시예 모드 3)
실시예 모드 2에서 기술된 도전성 적재 패턴을 형성하는 방법은 특히 제한되지 않는다. 여기서, 공정 동안에 수회에 걸쳐 에칭 조건들을 변화시킴으로써 도전성 적재 패턴을 형성하는 한 예가 도 3a 내지 도 3F를 참조하여 기술될 것이다.
먼저, 실시예 모드 2와 유사하게, 레지스트 패턴(307a)이 제 2 도전 층(306a) 위에 형성된다. 도 3a는 도 2b에 대응한다.
도 3a에서, 제 1 절연막(302, 베이스 절연막), 반도체층(303), 제 2 절연막(304, 게이트 절연막)이 기판(301) 위에 형성되고, 제 1 도전 층(305a) 및 제 2 도전 층(306a)이 그 위에 형성된다.
다음으로, 에칭이 제 1 에칭 조건하에서 수행되어 각각이 도 3b에 도시된 바와 같이 하나의 단차를 갖는 레지스트 패턴(307a) 및 제 2 도전 층(306b)이 형성된 다. 제 2 도전막(306b)의 일부는 제 1 에칭 조건하에서 테이퍼 모양으로 형성된다.
연속적으로, 에칭이 제 1 에칭 조건하에서 수행되어 도 3c에 도시된 상태를 얻게 된다. 이 단계에서, 하나의 단차가 없는 상태의 레지스트 패턴(307c)이 형성된다. 테이퍼 모양으로 제 2 도전 층(306c)의 일부를 형성하는 동안에 두께는 감소된다.
이어서, 에칭이 제 1 에칭 조건하에서 연속적으로 수행되어 도 3d에 도시된 상태를 얻게 된다. 레지스트 패턴의 크기는 더욱 감소되어 레지스트 패턴(307d)을 얻게된다. 두꺼운 제 1 영역과 제 1 영역의 양측에서 제 1 영역 보다 얇은 제 2 영역을 포함하는 돌출 제 2 도전 층(306d)이 형성되고, 제 1 도전 층(305a)의 일부가 노출된다.
다음으로, 에칭이 마스크로서 돌출 제 2 도전층(306d)을 사용하여 제 2 에칭 조건하에 수행되어 제 1 도전 층(305b)이 형성된다.
연속적으로, 제 3 에칭 조건하에서 이방성 에칭이 수행되어 제 2 도전 층(306e)이 형성된다. 이 이방성 에칭에서, 제 1 도전 층 및 제 2 도전 층 사이에 에칭 비율이 차이가 큰 것이 중요하고, 제 1 도전 층과 제 2 도전 층에 대한 상이한 도전 재료를 사용하는 것이 양호하다. 또한, 제 3 에칭 조건을 조절함으로써, 제 2 절연막이 이 이방성 에칭에 의해 부분적으로 얇아지는 것을 방지할 수 있다.
전술된 바와 같이, 에칭 조건을 미세하게 변경함으로써 도전성 적재 패턴이 형성될 때에, 도전성 적재 패턴의 모양에서의 변동이 억제될 수 있다.
그 후속의 단계는 실시예 모드 2와 동일하고, 따라서, 그것의 상세한 설명은 여기서 생략한다.
이 실시예 모드는 실시예 모드 1 또는 2와 자유롭게 조합될 수 있다.
(실시예 모드 4)
여기서, 도 4a 내지 도 4c는 전술된 구조(채널 형성 영역의 양 측에 동일한 폭의 Lov 영역을 갖는 구조)의 탑-게이트 TFT와, 소스 측의 그것보다 드레인 측에서 더 넓은 Lov 영역의 구조를 갖는 탑-게이트 TFT가, 단계 수의 증가 없이도 노광 마스크의 변경에 의해 동일한 기판 위에 형성될 수 있다.
도 4a에서, 반도체층(502, 503)이 기판(500) 및 절연 층(508) 위에 형성된다. 게이트 절연 층(504), 제 1 도전 막(505) 및 제 2 도전 막(506)이 형성되어 반도체층들(502, 503)을 커버하고, 상이한 모양을 갖는 레지스트 패턴(529, 539, 549)이 노광 마스크를 사용하여 형성된다.
이들 레지스트 패턴들이 도 4a에 도시된 노광 마스크를 사용하여 형성된다. 실시예 모드 1 또는 2와 유사하게, 반투과부의 차광 재료의 라인 폭은 L이고, 차광 재료 사이의 공간 폭은 S이고, 노광 마스크가, L 및 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 양호하게는, 노광 마스크는, L 및 S의 합과, n 및 m 사이의 관계가 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는 경우에 사용된다. 반투과부의 배열, 재료 및 모양등은 실시예 모드 1 또는 2에서 기술된 것들과 유사하다. 투영형 노광 장치가 노광 장치로서 사용될 수 있다. 1:1의 투영 배율을 갖는 노광 장치 또는 1/m의 축소 투영의 노광 장치가 사용될 수 있다.
레지스트 패턴(529)이 차광부(551)의 양측에서 동일한 폭을 갖는 반투과부(552)가 구비된 마스크를 사용하여 형성되고, 레지스트 패턴(539)은 차광부(553)의 한측에 넓은 반투과부(554) 및 다른 측에 좁은 반투과부(554)를 구비한 노광 장치를 사용하여 형성되며, 레지스트 패턴(549)은 단지 차광부(555) 만이 구비된 노광 장치를 사용하여 형성된다. 레지스트 패턴(529)은 양측에 완만한 단차가 구비된 모양(도 4a의 단부에서 대칭적인 모양)을 갖고, 레지스트 패턴(539)은 중심으로부터 시프트되는 위치에 돌출부될 모양(도 4a의 단부에서 비대칭인 모양)을 갖고, 레지스트 패턴(549)은 단차, 돌출부 및 함몰부가 없는 모양(도 4a의 단부에서 대칭인 모양)을 갖는다.
패터닝은 레지스트 패턴(529, 539, 549)을 에칭 처리하는 것에 의해 수행되어, 제 1 게이트 전극 층(521, 531)), 제 2 게이트 전극 층(522, 532), 제 1 배선 층(541) 및 제 2 배선 층(542)이 형성된다.
도전형 불순물 분배 원소가 마스크로서 제 2 게이트 전극 층(522, 532)을 사용하여 반도체층(502, 503)에 부가되어 낮은 농도의 불순물 영역(524a, 524b, 534a, 534b)을 형성한다(도 4b 참조).
또한, 도전형 불순물 분배 원소가 마스크로서 제 1 게이트 전극 층(521, 531) 및 제 2 게이트 전극 층(522, 532)을 사용하여 반도체층(520, 503)에 부가되어, 고농도 불순물 영역(525a, 525b, 535a, 535b)을 형성한다.
이어서, 레지스트 패턴(523, 533, 543)이 제거된다.
이 실시예에서, 제 1 TFT부(520), 제 2 TFT부(530) 및 배선부(540)가 동일한 기판 위에 형성될 수 있다. 제 1 TFT부(520)는 소스 측에 낮은 농도 불순물 영역(526a) 및 드레인 측의 낮은 농도 불순물 영역(526b)를 포함하는 하나의 TFT를 구비한다. 낮은 농도 불순물 영역(526a, 526b)은 동일한 폭으로 형성된다. 제 2 TFT부(530)는 채널 형성 영역 양측에 낮은 농도의 불순물 영역(536a, 536b)을 포함하는 하나의 TFT를 구비한다. 낮은 농도의 불순물 영역(536b)은 낮은 농도의 불순물 영역(536a) 보다 넓다(도 4c 참조). 배선부(540)는 에지의 위치가 서로 각각 대응하는 적재층, 즉, 제 1 배선 층(541) 및 제 2 배선 층(542)의 적재층을 구비한다.
또한, 동일한 레지스트 패턴을 사용함으로써, 제 2 TFT부(530)의 그것과 동일한 구조가 형성되어, 캐패시터 및 TFT가 동일한 기판 위에 형성될 수 있다. 그 경우에, 절연부로서 게이트 절연 층(504)를 사용하는 캐패시터가 또한 형성될 수 있다.
이 실시예는 실시예 모드 1, 2 또는 3과 자유롭게 조합될 수 있다.
(실시예 모드 5)
이 실시예 모드에서는, 액티브 매트릭스 발광 장치의 구조 및 그것의 제조 방법이 이하에 도 5 및 도 6을 참조하여 설명될 것이다.
먼저, 베이스 절연막이 절연면을 갖는 기판(610) 위에 형성된다. 발광이 디스플래이면으로서 기판(610) 측부를 이용하는 경우에, 기판(610)은 발광 특성을 갖는 유기 기판 또는 수정 기판일 수 있다. 또한, 공정 온도에 견딜 수 있는 열 저 항 특성을 갖는 투광 플라스틱 기판이 사용될 수 있다. 다른 한편, 디스플래이면으로서 기판(610) 측의 대향 면을 이용하여 발광하는 경우에는, 그것의 표면이 절연막으로 커버된 실리콘 기판, 금속 기판 또는 스태인리스 기판이 상기 기판의 정위치에 사용될 수 있다. 여기서는, 유리 기판이 기판(610)으로서 사용된다. 그 유리 기판의 굴절률은 약 1.55 이다.
베이스 절연막(611)으로서, 산화 실리콘막, 질화 실리콘막 또는 산질화 실리콘막과 같은 절연막으로 제조된 베이스막이 형성된다. 여기서는, 베이스막으로서 싱글 층 구조를 사용하는 한 예가 기술되지만, 둘 또는 그 이상의 절연막을 적재하는 구조가 사용될 수 있다. 베이스 절연막은, 기판의 불균일과 기판으로부터의 불순물 확산이 문제되지 않은 경우에는, 반드시 형성되어야 하는 것은 아니다.
다음으로, 반도체층이 베이스 절연막위에 형성된다. 그 반도체층은 다음과 같이 형성된다. 스퍼터링법, LPCVD법 또는 플라즈마법과 같은 공지된 방법에 의해 비정질 구조를 갖는 반도체막이 형성된 후에, 이어서, 레이저 결정화법, 열 결정화법 또는 니켈과 같은 촉매를 사용하는 열 결정화법과 같은 공지된 결정화 처리에 의해 얻어진 결정성 반도체 막이 제 1 포토마스크를 사용하여 원하는 모양으로 패턴화된다. 베이스 절연막 및 비정질 구조를 갖는 반도체 막은 플라즈마 CVD법을 이용하여 대기에 노출되지 않은 상태에서 연속적으로 적재될 수 있다. 이 반도체 막의 두께는 25-80 nm(양호하게는, 30-70 nm) 이다. 결정성 반도체 막의 재료는 특별히 제한되지 않지만, 실리콘, 실리콘-게르마늄 합금이 양호하게 사용될 수 있다.
여기서는, 비정질 구조를 갖는 반도체 막의 결정화 기술로서, 일본국 특서 공개 제 H8-78329 호에 기술된 기술을 사용한다. 그 문헌에 개시된 기술에 따르면, 결정화 촉진 금속 원소가 비정질 실리콘 막에 선택적으로 부가되고, 부가된 영역으로부터 팽창되는 결정성 구조를 갖는 반도체 막이 열처리의 수행에 의해 형성된다.
이하에서, 결정성 반도체 막 형성법의 한 예가 상세하게 설명된다.
먼저, 비정질 구조를 갖는 반도체 막 표면이 1-100 ppm의 결정화 촉진을 위한 금속 촉매(여기서는 니켈)를 함유하는 니켈 아세테이트 용액으로 스파이너에 의해 코팅되고, 니켈 함유 층이 형성된다. 코팅외에 니켈 함유 층의 형성을 위한 다른 방법으로서, 스퍼터링법, 증발법 또는 플라즈마 처리에 의한 매우 얇은 막 형성을 위한 방법이 사용될 수 있다. 또한, 여기서는 전면을 코팅하는 한 예가 도시되었지만, 니켈 함유 층이 마스크를 사용하여 선택적으로 형성될 수 있다.
다음으로, 결정화를 위해 열 처리가 수행된다. 이 경우에, 규화물이, 반도체의 결정화를 촉진시키기 위해 금속 원소와 접촉하는 반도체 막의 일부에 형성되고, 결정화가 핵으로서 그 규화물을 사용하여 진행된다. 이런 방법에서, 결정성 구조를 갖는 반도체 막이 형성된다. 결정화 후에 반도체 막에 함유된 산소 농도는 양호하게 5 × 1018 /cm3 또는 그 이하가 된다. 여기에서, 탈수소화를 위한 열 처리(500 ℃ 에서 1 시간 동안)후에, 결정화를 위한 열 처리(550-650 ℃ 에서 4-24 시간 동안)가 수행된다. 강한 광 조사에 의해 결정화을 수행하는 경우에는, 적외선, 가시광선, 자외선 또는 그들의 조합 중 어느 것이라도 사용될 수 있다. 필요 한 경우에, 비정질 구조를 갖는 반도체 막에 함유된 수소 방출을 위한 열 처리가 강한 광 조사전에 수행될 수 있다. 또한, 결정화를 위해 강한 광 조사 및 열 처리가 동시에 수행될 수 있다. 생산성을 고려하면, 결정화는 양호하게 강한 광 조사에 의해 수행된다.
그러한 방법으로 얻어진 결정성 반도체 막에서, 금속 원소(여기서는 니켈)이 잔존한다. 그 막에는 금속 원소가 균일하게 분포하지 않지만, 평균 1 × 1019/cm3 을 넘는 농도로 잔류한다. TFT와 같은 다양한 반도체 원소가 그러한 상태에서 조차 형성될 수 있으나, 금속 원소는 다음의 게터링법에 의해 제거된다.
여기에서는, 결정화 단계에서 형성된 자연적인 산화막이 레이저 광 조사전에 제거된다. 이 자연적인 산화막은 고농도의 니켈을 함유하므로, 그것이 제거되는 것이 바람직하다.
다음으로, 결정화 비율(막의 전체 부피에 대한 결정성 성분의 비)을 증가시키고, 결정립에 잔존하는 결함을 보수하기 위해서, 결정성 반도체 막이 레이저 광으로 조사된다. 결정성 반도체 막을 레이저 광으로 조사하는 그 경우에, 반도체 막에 왜곡부 또는 릿지가 형성되고, (도시되지 않은) 얇은 표면의 산화막이 표면에 형성된다. 이 레이저 광으로서, 펄스 레이저 광원에서 발광된 400 nm 정도 파장의 엑시머 레이저 광 또는 YAG 레이저의 제 2 고조파 또는 제 3 고조파가 사용다. 선택적으로, 기본파의 제 2 내지 제 4 고조파가 연속파 진동을 가능하게 하는 고체-상태 레이저의 사용으로 사용될 수 있다. 일반적으로, Nd:YVO4 레이저(기본 파장: 1064 nm)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 사용될 수 있다.
이어서, 결정성 반도체 막의 왜곡부 감소를 위한 제 1 열처리(반도체 막을 약 400-1000 ℃ 로 순간적으로 가열하기 위한 열처리)가 질소 분위기에서 수행되고, 편평한 반도체 막이 얻어진다. 순간적인 가열을 위한 열처리로서, 강한 광 조사에 의한 열처리 또는 기판을 가열된 가스내로 넣고 수분후에 꺼내는 열처리가 사용될 수 있다. 열 처리의 조건에 따라서, 왜곡부가 감소되고, 동시에 결정립에 잔존하는 결함이 보수되는데, 환언하면, 결정성이 개선된다. 또한, 이 열처리에 의해 왜곡부가 감소되고, 따라서, 니켈이 다음의 게터링 단계에서 용이하게 게터링될 수 있다. 그 열처리에서 온도가 결정화 온도 보다 낮은 경우에, 니켈은 실리콘막에서 고체 상태로 이동한다.
이어서, 희가스 원소를 함유하는 반도체 막이 결정성 반도체 막 위에 형성된다. 에칭 스토퍼(배리어 층으로 참조됨)로 작용하는 산화막이 희가스 원소 함유 반도체 막을 형성하기 전에 1-10 nm 두께로 형성된다. 배리어 층은 반도체 막의 왜곡부 감소를 위한 열 처리와 동시에 형성된다.
희가스 원소 함유 반도체 막이 플라즈마 CVD법 또는 스퍼터링 법에 의해 형성되고, 10-300 nm 두께의 게터링 사이트가 형성된다. 희가스 원소는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)으로부터 선택된 원소의 하나 또는 복수 종류일 수 있다. 그들 중에서, 저렴한 아르곤(Ar)이 양호하다.
여기서는, PCVD법이 사용된다. 재료 가스로서 모노실래인 및 아르곤을 사용하여 증착이 수행되는데, (모노실래인: 아르곤)의 비율은 0.1:99.9-1:9로, 양호하 게는, 1:99-5:95 로 제어된다. 증착시의 RF 동력 밀도는 양호하게는 0.0017 -0.48 W/cm2 이 된다. 높은 RF 동력 밀도는 게터링 효과를 제공하고 전착 비율을 개선시키기에 충분한 막 품질을 제공한다. 또한, 전착시의 압력은 1.333 Pa(0.01 Torr)-133.322 Pa(1 Torr)가 양호하다. 압력은 가능한 한 높을 수록 바람직한데, 전착 비율이 개선되기 때문이다. 그러나, 압력이 높은 경우에, 막에 함유된 아르곤의 농도가 감소된다. 전착 온도는 300-500 ℃ 가 바람직하다. 이 방법에서, 반도체 막은 플라즈마 CVD법에 의해 형성되는데, 그 막은 1 × 1018 - 1 × 1022/cm3, 양호하게는, 1 × 1020 - 1 × 1021/cm3 농도의 아르곤을 함유한다. 전술된 범위내에서 희가스 원소를 함유하는 반도체 막을 증착 조건을 제어함으로써, 증착 동안의 배리어 층에 대한 손실이 감소되어, 반도체 막 두께의 변동과 반도체 막에 형성된 홀과 같은 결함의 발생이 방지된다.
막에 불활성 가스인 희가스 이온의 포함에는 두 가지 의미가 있다. 하나는, 불포화 결합의 형성이고, 다른 하나는 반도체 막을 왜곡시키는 것이다. 반도체 막의 왜곡을 위해서, 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe)과 같은 실리콘 원자 반경보다 큰 원자 반경을 갖는 원소를 사용하는 것이 매우 효과적이다. 또한, 막이 희가스 원소를 포함하는 경우에, 반도체 막이 왜곡될 뿐 아니라, 불포화 결합이 형성되고, 이것은 게터링 작용에 기여하게 된다.
연속적으로, 열 처리가 수행되어, 결정성 반도체 막에서 금속 원소(니켈)의 농도를 감소시키거나 또는 금속 원소를 제거한다. 게터링을 위한 열 처리로서, 강 한 광 조사, 노를 이용한 열 처리 또는 기판을 가열 가스에 넣은 후 수분 후에 꺼내는 열 처리가 사용된다. 여기서는, 질소 분위기에서 게터링을 위한 제 2 열 처리(반도체 막을 약 400-1000 ℃ 에서 순간적으로 가열하는 열 처리)가 수행된다.
상기 제 2 열 처리에 의해, 금속 원소는 희가스 원소를 함유하는 반도체 막으로 이동하고, 배리어 층으로 커버된 결정성 반도체 막에 함유된 금속 원소는 제거되거나 또는 금속 원소의 농도가 감소된다. 결정성 반도체 막에 함유된 그 금속 원소는 기판 표면에 수직인 방향으로 희가스 원소를 함유한 반도체 막을 향해 이동한다.
게터링에서 금속 원소가 이동하는 거리는 대략 결정성 반도체 막의 두께와 동등하고, 따라서, 게터링이 비교적 단시간에 완성될 수 있다. 여기서는, 니켈이 희가스 원소를 함유하는 반도체 막으로 이동하므로, 니켈이 결정성 반도체 막에서 분리되지 않고, 게터링이 충분히 수행되어 결정성 반도체 막이 어떤 니켈도 함유하지 않게 되는데, 환언하면, 막에서의 니켈의 농도는 1 × 1018/cm3 또는 그 이하, 양호하게는, 1 × 1017/cm3 또는 그 이하가 된다. 희가스 원소를 포함하는 반도체 막뿐 아니라 배리어 층도 게터링 사이트로서 작용한다.
다음으로, 희가스 원소를 함유하는 반도체 막만이 에칭 스토퍼로서 배리어 층을 이용하여 선택적으로 제거된다. 희가스 원소를 함유하는 반도체 막만을 선택적으로 에칭하기 위한 방법으로서, ClF3에 의한 플라즈마 사용을 하지 않는 상태의 드라이 에칭 또는, 하이드래진 또는 테트라에틸암모니움 수산화물((CH3)4NOH)(약칭: TMAH)을 함유하는 수용액과 같은 알칼리 용액을 사용하는 습식 에칭이 사용될 수 있다. 이 에칭에 의해 핀 홀이 결정성 반도체 막에 형성되는 것을 방지하도록 오버-에칭 시간이 단축된다.
다음으로, 배리어 층이 플루오르화 수소산을 함유하는 에칭 시약에 의해 제거된다.
또한, 희가스 원소를 함유하는 반도체 막을 형성하기 전에, 플러시 물질을 사용하여 플러시 처리가 수행되어 챔버의 F와 같은 불순물을 제거한다. 5-20 분 동안, 양호하게는, 10-15 분동안에 8-10 SLM의 가스 유동률로 플러시 물질로서 모노실래인을 도입하는 동안에, 불순물이 기판에 부착하는 것을 방지하기 위한 처리(또한 플러시 처리 또는 실래인 플러시로 참조됨)가 챔버의 내측벽을 코팅함으로서 수행된다. SLM은 1000 sccm, 즉, 0.06 m3/h에 대응한다.
전술한 단계를 통하여, 양호한 결정성 막이 얻어질 수 있다.
제 1 포토마스크를 이용하여 결정성 반도체 막이 원하는 모양으로 패턴화된 후에, 레지스트 마스크가 제거된다. 이어서, 필요한 경우에, 반도체층이 불순물 원소(붕소 또는 인)의 소량으로 도핑되어, TFT의 임계값을 제어한다. 여기서는, 다이보래인(B2H6)이 질량에 의해 분리되지 않지만 플라즈마에 의해 여기되는 이온 도핑법이 사용된다.
이어서, 반도체층의 산화막이 플루오르화 수소산을 함유하는 에칭 시약을 이용하여 제거되고, 동시에 반도체층의 표면이 클린닝된다.
다음으로, 절연막이 형성되어 반도체층을 커버한다. 그 절연막은 1-200 nm 두께로 플라즈마 CVD법 또는 스퍼터링법에 의해 형성된다. 이 절연막은 실리콘을 함유하는 절연막의 싱글-층 구조 또는 적재-층 구조로 10-50 nm의 작은 두께로 형성되고, 이어서, 마이크로파의 플라즈마을 이용하는 표면 질화 처리가 수행된다. 그 절연막은 후에 형성되는 TFT의 게이트 절연막으로 작용한다.
연속적으로, 20-100 nm 두께의 제 1 도전막과 100-400 nm 두께의 제 2 도전막이 절연막 위에 적재된다. 이 실시예 모드에서, 30 nm 두께의 탄탈늄 질화막과 370 nm 두께의 텅스텐 막이 절연막(613) 위에 연속적으로 적재되고, 각 게이트 전극 및 각 배선이 실시예 모드 1 또는 2에서 기술된 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크를 이용하여 형성된다. 투영-형 노광 마스크 장치가 노광 장치로서 사용될 수 있다. 선택적으로, 1:1의 투영 배율의 노광 장치 또는 1/m의 투영 배율을 갖는 축소 투영 노광 장치가 사용될 수 있다.
도전 막은 여기서 TaN 막 및 W 막의 적재층이나, 특별한 제한은 없다. 도전막은 Ta, W, Ti, Mo, Al 및 Cu로부터 선택된 한 원소, 또는 합금 재료 또는 주성분으로서 전술한 원소를 함유하는 혼합물 재료의 적재층일 수 있다. 또한, 인과 같은 불순물 원소로 도핑된 다결정 실리콘막으로 대표되는 반도체 막이 사용된다. 또한, 두 층 구조로 제한되지 않고, 예를 들면, 50 nm 두께의 텅스텐 막, 500 nm 두께의 알루미늄 실리콘 합금(Al-Si)막 및 30 nm 두께의 탄탈늄 질화막이 연속적으로 적재된 세-층 구조가 또한 사용될 수 있다.
ICP(유도 결합형 플라즈마) 에칭 방법이 제 1 도전막 제 2 도전막을 에칭하기 위해(제 1 에칭 처리 및 제 2 에칭 처리) 사용되는 것이 양호하다. ICP 에칭법을 사용하고 에칭 조건(코일 모양 전극에 인가되는 동력의 양, 기판 측의 전극에 인가되는 동력의 양, 기판 측의 전극 온도등)을 적절하게 조정함으로써, 막이 원하는 모양으로 에칭될 수 있다.
다음으로, 도핑이 마스크로서 게이트 전극을 사용하여 전면에서 수행되는 제 1 도핑 단계가 수행되어 반도체층에 불순물 분배 n-형 도전성이 부여된다. 제 1 도핑 단계는 이온 도핑법 또는 이온 주입법에 의해 수행될 수 있다. 그 이온 도핑법은 1.5 × 1014 원자/cm2 의 투입 양과, 60-100 kV의 가속 전압 조건하에서 수행된다. 제 1 도핑 단계를 통하여, 제 2 도전막과 중첩되지 않는 제 1 도전막의 일부 영역을 통하여 불순물 원소를 반도체층에 부가함으로써, 게이트 전극과 중첩되는 낮은 농도의 불순물 영역이 형성될 수 있다. n-형 도전성을 부여하는 불순물 원소로서 인(P) 또는 비소(As)가 일반적으로 사용된다.
레지스트 마스크를 형성한 후에, 제 1 도핑 단계에의 그것보다 높은 농도의 n-형 도전성을 부여하는 불순물 원소로 반도체층을 도핑하기 위한 제 2 도핑 단계가 수행된다. 그 마스크는 픽셀부 및 그 주변 영역에서 p-채널 TFT를 형성하는 반도체층의 소스 영역 및 드레인 영역과, 픽셀부의 n-채널 TFT의 일부와, 그리고 구동기 회로 및 그것의 주변에서 p-채널 TFT를 형성하는 반도체층의 소스 영역 및 드레인 영역을 보호하도록 구비된다.
제 2 도핑 단계가, 5 × 1014 - 5 × 1015 /cm2 투여량과 50-100 kV의 가속 전압 조건하의 이온 도핑법에 의해 수행된다. 제 2 도핑 단계를 통하여, n-채널 TFT의 소스 영역 및 드레인 영역이 형성된다. 제 2 단계의 가속 전압은 제 1 단계의 가속 전압보다 낮게 세팅된다.
이어서, 마스크를 제거한 후에, 레시스트 마스크가 새롭게 형성되고, 고농도의 p-형 도선성 부여 불순물 원소로 반도체층을 도핑하는 제 3 도핑 단계가 수행된다. 그 마스크는 픽셀부 및 그 주변 영역에서 n-채널 TFT를 형성하는 반도체층의 소스 영역 및 드레인 영역과, 그리고 구동기 회로 및 그것의 주변에서 n-채널 TFT를 형성하는 반도체층의 소스 영역 및 드레인 영역을 보호하도록 구비된다. 제 3 도핑 단계를 통하여, p-채널 TFT의 소스 영역 및 드레인 영역이 형성된다.
연속적으로, 레지스트 마스크가 제거된다. 전술한 단계를 통하여, n-형 또는 p-형 도전성을 갖는 불순물 영역이 각 반도체층에 형성된다.
다음으로, LPCVD법 및 CVD법등에 의하여 수소를 함유하는 절연막을 형성한 후에, 반도체층에 부가된 불순물 원소가 활성화되고 수소와 화합된다. 수소를 함유하는 절연 막으로서, PCVD법에 의해 얻은 산질화막(SiNO 막)이 사용된다. 여기서는, 수소를 함유하는 절연막의 두께가 50-200 nm로 세팅된다. 수소 함유 절연막은 층간 절연막의 제 1 층이고, 산화 실리콘을 함유한다.
이어서, 무기물 절연막이 스퍼터링법, PCVD법 또는 플라즈마법 CVD법등에 의해 층간 절연막의 제 2 층으로서 형성된다. 무기물 절연막으로서, 산화 실리콘막, 질화 실리콘막 또는 산질화 실리콘막과 같은 절연막의 싱글-층 구조 또는 적재층 구조가 사용된다. 여기서는, 무기물 절연막의 두께가 600-800 nm로 세팅된다.
다음으로, 레지스트 마스크가 포토마스크를 이용하여 형성되고, 콘택 홀이 절연막을 선택적으로 에칭하여 형성되며, 적재 금속막이 선택적으로 에칭되어 TFT의 소스 전극 또는 드레인 전극으로 작용하는 전극을 형성한다. 적재 금속막은 동일한 스퍼터링 장치에서 연속적으로 형성된다. 이어서, 레지스트로 제조된 마스크가 제거된다.
전술한 단계를 통하여, 각각이 액티브 층으로서 폴리실리콘 막을 포함하는 탑-게이트 TFT(636, 637, 638, 639)가 동일한 기판 위에 제조될 수 있다.
픽셀부에 구비된 TFT(638)는 하나의 TFT에 다수의 채널 형성 영역을 포함하는 n-채널 TFT이란 것에 주의한다. 그 TFT(638)는 더불 게이트 TFT이다. 그 TFT(638)는 채널 형성 영역의 양측에 낮은 농도의 불순물 영역을 포함한다. 각각의 낮은 농도 불순물 영역은 게이트 전극과 중첩되는 영역(Lov 영역)과 게이트 전극과 중첩되지 않는 영역(Loff 영역)을 포함한다. 픽셀부에서, 후에 형성되는 발광 소자에 전기적으로 접속되는 TFT(639)가 구비된다. 여기서는, 전류를 감소시키기 위해서, TFT(639)가 더불 게이트 p-채널로서 기술되었지만, 그러나, 특별한 제한은 없다. TFT(639)는 싱글-게이트 TFT일 수 있다.
또한, 구동기 회로부에 구비된 TFT(636)는 채널 형성 영역의 양측에 낮은 농도 불순물 영역(Lov 영역)을 포함하는 n-채널 TFT 이다. 각 낮은 농도 불순물 영역은 자체-배열 방법으로 게이트 전극과 중첩된다. TFT(637)는 소스측 및 드레인 측 에서 동일한 폭을 갖는 불순물 영역을 포함하는 p-채널 TFT이다. 양 TFT는 싱글 게이트 TFT이다. 구동기 회로에서, CMOS 회로가 TFT(636, 637)를 서로 각각 보조적으로 연결함으로써 형성될 수 있고, 회로의 다양한 종류가 실현될 수 있다. 필요한 경우에, 멀티-게이트 TFT가 사용될 수 있다.
다음으로, 제 1 전극, 즉, 유기 발광 소자의 양극(또는 음극)이 형성된다. 그 제 1 전극은 100-800 nm의 전체 두께로, Ni, W, Cr, Pt, Zn, Sn, In 및 Mo으로부터 선택된 하나의 원소, 또는 TiN, TiSiXNY, WSiX, WNX, WSiXNY 또는 NbN과 같은 주성분으로서 그 원소를 함유하는 합금 재료의 싱글-층막 또는 적재-층막을 사용하여 형성된다.
특히, 투광 도전 재료로 제조된 투명 도전막이 제 1 전극(623)으로서 사용된다. 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 산화 아연 인듐, 산화 티타늄을 포함하는 산화 인듐, 산화 티타늄을 함유하는 산호 주석 인듐등이 사용될 수 있다. 산화 주석 인듐(ITO), 산화 아연 인듐(IZO), 산화 실리콘이 부가되는 산화 주석 인듐(ITSO) 등이 또한 사용될 수 있다.
각 투광 도전 재료의 조성비의 예가 기술될 것이다. 산화 텅스텐을 함유하는 산화 인듐에서, 산화 텅스텐의 조성비는 1.0 중량 %이고, 산화 인듐의 조성비는 99.0 중량 %이다. 산화 텅스텐을 포함하는 산화 아연 인듐에서, 산화 텅스텐의 조성비는 1.0 중량 %이고, 산화 아연의 조성비는 0.5 중량 %이며, 산화 인듐의 조성비는 98.5 중량 %이다. 산화 텅스텐을 함유하는 산화 인듐에서, 산화 티타늄의 조 성비는 1.0 - 5.0 중량 %이고, 산회 인듐의 조성비는 99.0 - 95.0 중량 %이다. 산화 주석 인듐(ITO)에서, 산화 주석의 조성비는 10.0 중량 %이고, 산화 인듐의 조성비는 90.0 중량 %이다. 산화 아연 인듐(IZO)에서, 산화 아연의 조성비는 10.7 중량 %이고, 산화 인듐의 조성비는 89.3 중량 %이다. 산회 티타늄을 함유하는 산화 주석 인듐에서, 산화 티타늄의 조성비는 5.0 중량 %이고, 산화 주석의 조성비는 10.0 중략 %이며, 산화 인듐의 조성비는 85.0 중략 %이다. 전술된 조성비는 단지 예이고, 다른 조성비가 적절하게 세팅될 수 있다.
무기물 절연막의 제 2 층간 절연막이, TFT의 소스 전극 또는 드레인 전극으로 작용하는 전극을 형성한 후에 100-150 nm 두께로 형성되고, 제 1 전극(623)이 TFT(639)에 도달하는 콘택 홀을 형성한 후에 형성될 수 있다는 점에 주의한다. 제 2 층간 절연 막이 산화 실리콘막, 질화 실리콘막 또는 산질화 실리콘막과 같은 무기물 절연막의 싱글 층 또는 둘 또는 그 이상의 층을 사용하여 형성될 수 있다. 또한, 무기물 절연막이 스퍼터링법, LPCVD법 또는 플라즈마 CVD법등을 이용하여 형성될 수 있다. 제 2 층간 절연막은 50 - 500 nm(양호하게는, 100 - 300 nm)의 두께로 형성된다. 제 2 층간 절연막의 형성은 구동기 회로부에서 TFT, 배선등이 노출되는 것을 방지할 수 있고, 그들을 보호할 수 있다.
이어서, 코팅법에 의해 얻어진 절연막(예를 들면, 유기물 수지막)이 패턴화되어 전극(623)의 단부를 커버하는 절연체(629, 뱅크, 파티션벽, 배리어, 임뱅크먼트등으로 참조됨)를 형성한다. 절연체(629)는 또한 마스크를 사용하여 패터닝하는데 제한 없이 감광 재료를 사용하여 단지 노광 및 현상에 의해 형성될 수 있다.
다음으로, 유기 화합물을 함유하는 층(624)이 증발법 또는 코팅법에 의해 형성된다.
유기화합물을 함유하는 층(624)은 적재층이고, 버퍼층이 유기 화합물을 함유하는 층(624)의 한 층으로서 사용된다. 그 버퍼층은 유기 화합물 또는 무기 화합물을 혼합 재료를 사용하여 형성되고, 무기 화합물은 유기 화합물에 대해 전자 수용 특성을 보인다. 그 버퍼층은 유기 화합물과 무기 화합물을 함유하는 혼합물을 이용하여 형성되고, 무기 화합물은, 산화 티타늄, 산화 지르코늄, 산화 하프늄, 산화 반다늄, 산화 니오븀, 산화 탄탈늄, 산화 크롬, 산화 몰리브데늄, 산화 텅스텐, 산화 마그네슘 및 산화 레늄 중의 하나 복수 이다. 그 버퍼층은 홀 운송 특성을 갖는 유기 화합물 또는 무기 화합물을 함유하는 혼합물을 이용하여 형성된다.
예를 들면, 제 1 전극(623) 및 제 2 전극 사이에 유기 화합물을 함유하는 적재층(버퍼 층과 유기 화합물 층의 적재층)을 제공하는 것이 양호하다. 버퍼층은 금속 산화물 및 유기 화합물을 함유하는 혼합층이다. 유기 화합물은, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]바이페닐1(약칭: TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]바이페닐1(약칭: α-NPD) 또는 4,4'-비스{N-[4-(N,N-디-m-톨리라미노)페닐1]-N-페닐아미노}바이페닐(약칭: DNTPD)와 같은 홀-운송 특성을 갖는 재료이다. 하나의 EL 층이 버퍼층 위에 구비되고, 그 EL 층은 예를 들면, 트리스(8-퀴노리노라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8- 퀴노리노라토)알루미늄(약칭: Almq3) 또는 α-NPD를 이용하여 형성될 수 있다. 또한, EL 층은 도핑 재료를 함유하는데, 예를 들면, N,N'-디에틸퀴나크리돈(약칭:DMQd), 쿠마린 6, 루브렌등이 사용될 수 있다. 제 1 전극 및 제 2 전극 사이에 제공된 유기 화합물을 함유하는 적재층이 저항 가열법과 같은 증발법에 의해 형성될 수 있다.
버퍼층의 두께를 조정함으로써, 제 1 전극 및 유기 화합물 층 사이의 거리가 제어될 수 있고, 따라서, 발광 효율이 개선될 수 있다. 버퍼층의 두께를 조정함으로써, 각 발광 소자의 선명한 발광 색상을 가진 우수한 영상이 디스플래이되고, 낮은 동력 소모의 발광 장치가 달성될 수 있다.
다음으로, 제 2 전극(625), 즉, 유기 발광 소자의 음극(또는 양극)이 형성된다. 제 2 전극(625)으로서, MgAg, MgIn 또는 AlLi와 같은 합금 또는 투명 도전막(ITO와 같은)이 사용된다.
이어서, 보호층(626)이 증발법 또는 스퍼터링법에 의해 형성된다. 그 보호층(626)은 제 2 전극(625)을 보호한다. 발광 소자의 발광이 보호층(626)을 통하여 추출되는 경우에는, 투명 재료가 양호하게 사용된다. 필요하지 않은 경우에는, 보호층(626)은 제공되지 않아도 된다.
연속적으로, 발광 소자는 밀봉 재료(628)로 밀봉 기판(633)을 부착시킴으로써 밀봉된다. 환언하면, 디스플래이 영역이 밀봉 영역에 의해 감싸지고, 발광 디스플래이 장치가 한 쌍의 기판으로 밀봉된다. TFT의 층간 절연막이 기판의 전면 위에 제공된다. 따라서, 밀봉 재료의 한 패턴이 층간 절연막의 외주연 내측에 드로잉되는 경우에, 수분 및 불순물이 밀봉 재료 패턴 외측에 위치한 층간 절연막의 일부로부터 유입될 수 있다. 따라서, TFT의 층간 절연막으로 사용된 절연막의 외주 가 밀봉 재료 패턴의 내측에, 양호하게는, 밀봉 재료 패턴과 중첩되게 제공되어서, 밀봉 재료가 절연막의 단부를 커버하게 된다. 밀봉 재료(628)로 둘러싸인 영역은 필러(627)로 충진된다. 선택적으로, 밀봉 재료(628)로 감싸인 그 영역은 건조한 불활성 가스로 충진된다.
마지막으로, FPC(632)가 이방성 도전막(631)으로 공지된 방법에 의해 단자 전극에 부착된다. 이 상태의 단부도가 도 5에 도시되었다. 단자 전극에 대해서, 제 1 전극(623)과 동일한 단계에서 얻어진 투명 도전막이 양호하게 최상층으로 사용되고, 게이트 배선과 동시에 형성된 단자 전극 위에 형성된다.
도 6은 픽셀부의 평면도이고, 도 6의 체인 라인 E-F를 따라 취한 단부는 도 5의 픽셀부의 p-채널 TFT의 단부 구조와 일치한다. 또한, 도 6의 체인 라인 M-L 라인을 따라 취한 단부는 도 5의 픽셀부의 n-채널 TFT(638)의 단부 구조와 일치한다. 도 6에서 참조 번호 680으로 표시된 실선은 절연체(629)의 에지를 나타낸다. 단지 제 2 도전 층만이 도 6에 도시되었고, 제 2 도전 층은 도시되지 않았다. 픽셀부에서 n-채널 TFT(638) 및 p-채널 TFT(639) 각각의 소스 전극 또는 드레인 전극이 반도체층과 중첩되도록 배열되거나 또는, 패라시틱(parasitic) 캐패시턴스가 감소되길 원하는 경우에는 반도체층과 필요한 부분만이 중첩되도록 배열된다.
전술한 단계를 통하여, 픽셀부, 구동기 회로부 및 단자부가 동일한 기판 위에 형성될 수 있다.
이 실시예 모드에서, 픽셀부의 TFT가 전류를 감소시키는 더불-게이트 구조를 갖도록 형성되고, 실시예 모드 2의 TFT는 픽셀부 및 구동기 회로부에서 TFT의 각각 으로서 사용된다.
또한, 발광 소자에서, 발광 디스플래이면은 한측에 또는 양측에 제공될 수 있다. 제 1 전극(623) 및 제 2 전극(625) 양자가 투명 도전막을 사용하여 제공되는 경우에, 발광 소자의 광이 기판(610) 및 밀봉 기판(633)을 통하여 양측에 추출된다.
제 2 전극(625)이 금속막으로 제조되고, 제 1 전극(623)이 투명 도전막으로 제조되는 경우에, 발광 소자의 광이 단지 기판(610)을 통하여 한측에 추출되는 구조, 즉, 하부 발산 구조가 얻어질 수 있다. 이 경우에, 투명 재료가 밀봉 기판(633) 및 필러(627)에 반드시 사용될 필요는 없다.
제 1 전극(623)이 금속막으로 제조되고, 제 2 전극(625)이 투명 도전막으로 제조되는 경우에, 발광 소자의 광이 단지 밀봉 기판(633)을 통하여 한측에 추출되는 구조, 즉, 상부 발산 구조가 얻어질 수 있다. 이 경우에, 투명 재료가 기판(610)에 반드시 사용될 필요는 없다.
제 1 전극(623) 및 제 2 전극(625)용 재료는 작업 기능을 고려하여 선택될 필요가 있다. 제 1 전극(623) 및 제 2 전극(625) 각각은 픽셀 구조에 따라서 양극 또는 음극으로서 작용할 수 있다. 구동기 TFT의 극성이 p-채널형인 경우에, 제 1 전극은 양극이 양호하고, 제 2 전극이 음극이 되는 것이 양호하다. 구동기 TFT의 극성이 n-채널형인 경우에는, 제 1 전극이 음극이고, 제 2 전극이 양극이 되는 것이 양호하다.
도 7은 완전한 색상 디스플래이가 수행되는 경우의 이 실시예 모드의 픽셀부 에서 등가 회로 다이아그램을 도시하고 있다. 도 7의 TFT(638)는 도 5의 스위칭 TFT(638)과 일치하고, TFT(639)는 전류 제어 TFT(639)에 일치한다. 도 7에서, 참조 번호 704는 소스 배선을 그리고, 705는 게이트 배선을 나타낸다. 레드를 디스플래이하는 픽셀에서, 레드 광을 발산하는 OLED(703R)은 전류 제어 TFT(639)의 드레인 영역에 접속되고, 양극측 동력 공급 라인(R)(706R)이 소스 영역에 제공된다. 또한, OLED(703R)은 음극측 동력 공급 라인(700)을 구비한다. 그린을 디스플래이하는 픽셀에서, 그린 광을 발산하는 OLED(703G)가 전류 제어 TFT의 드레인 영역에 접속되고, 양극측 동력 공급 라인(G)(706G)이 소스 영역에 제공된다. 블루를 발산하는 픽셀에서, 블루 광을 발산하는 OLED(703b)가 전류 제어 TFT의 드레인 영역에 접속되고, 양극측 동력 공급 라인(B)(706B)이 소스 영역에 제공된다. 상이한 전압이 EL 재료에 따라서 상이한 색상을 발산하는 픽셀에 인가된다.
발광 장치에서, 영상 디스플래이용 구동 방법은 특히 제한되지 않고, 예를 들면, 도트 연속 구동 방법, 라인 연속 구동 방법 또는 면적 연속 구동 방법이 사용될 수 있다. 일반적으로, 라인 연속 구동 방법이 사용되고, 타임 분할 그래이 스캐일 구동 방법 또는 면적 그래이 스캐일 구동 방법이 적절하게 사용될 수 있다. 더욱이, 발광 장치의 소스 라인에 입력된 비디오 신호는 아날로그 또는 디지털 신호일 수 있다. 구동기 회로등은 비디오 신호에 따라서 적절하게 디자인될 수 있다.
또한, 디지털 비디오 신호를 사용하는 발광 장치에서, 픽셀에 입력된 비디오 신호는 일정 전압(CV)에서의 비디오 신호와 일정 전류(CC)에서의 비디오 신호로 분 류된다. 일정 전류(CC)에서의 비디오 신호는 또한 발광 소자에 일정 전압이 인가된(CVCV) 비디오 신호와, 방광 소자에 일정한 전류가 인가된(CVCC) 비디오 신호로 분류된다. 또한, 일정 전류(CC)에서의 비디오 신호는 발광 소자에 일정 전압이 인가된(CCCV) 비디오 신호와 발광 소자에 일정 전류가 인가된(CCCC) 비디오 신호로 분류된다.
또한, 발광 장치에서, 정전기적 방전을 방지하기 위한 보호 회로(보호 다이오드와 같은)가 구비될 수 있다.
여기에서는, 디스플래이 장치가 예로서 액티브 발광 장치로서 기술되지만, 본 발명은 또한 액티브 매트릭스 액정 디스플래이 장치에 적용될 수 있다. 또한 본 발명을 액티브 매트릭스 액정 디스플래이 장치에 적용하는 경우에, 픽셀부에 배열된 각 게이트 전극 및 각 배선이 실시예 모드 1 또는 2에서 기술된 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크를 이용하여 형성될 수 있다. 따라서, 마스크의 수는 감소될 수 있고, GOLD 구조를 제조하는데 정확한 배열이 불필요하게 된다. 이어서, 기판 클리닝, 레지스트 재료 도포, 프리-베이킹, 노광, 현상, 포스트-베이킹과 같은 여러 단계가 생략될 수 있고, 공정 시간이 단축될 수 있다.
이 실시예 모드는 실시예 모드 1-4와 자유롭게 조합될 수 있다.
(실시예 모드 6)
실시예 모드 2-5는 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크의 각각이 게이트 전극 및 배선을 형성하는데 사용되는 예들을 기술하고 있지만, 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크가 층간 절연막에서 콘택 개구 형성을 위해 사용될 수 있다.
이 실시예 모드는, 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크가 층간 절연막에서 콘택 홀 형성을 위해, 그리고 접속 배선의 패턴 형성을 위해 사용되는 예를 도 8a 내지 도 8c를 참조하여 설명될 것이다.
실시예 모드 2에 따르면, 절연면을 갖는 기판(710) 위에 베이스 절연막(718)을 형성한 후에, 반도체층과 반도체층을 커버하는 게이트 절연막(714)이 형성된다. 이어서, 제 1 도전막과 제 2 도전막이 적재된다. 레지스트 패턴이 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크를 이용하여 형성되고, 이어서 제 1 도전막과 제 2 도전막이 에칭되어 게이트 전극 및 배선을 형성한다.
여기서는, 실시예 모드 2와 유사하게, 제 1 도전 층(731) 및 제 2 도전 층(732)이 제 1 TFT부(730)에 형성되고, 제 1 도전 층(721) 및 제 2 도전 층(722)이 제 2 TFT부(720)에 형성된다. 그것의 전극 구조는 실시예 모드 2에서 설명되었고, 따라서, 그것의 상세한 설명은 생략한다.
또한, 도 8a에 도시된 바와 같이, 배선부 및 콘택부(740)에서, 제 1 도전 층(744)이 상부 배선과의 접촉을 위한 부분에서 제 2 도전 층(745) 보다 넓다. 따라서, 배선이 상부 층과 잘못 배열되는 경우 조차도, 배선은 또한 제 1 도전 층과 접촉할 수 있다. 또한, 접촉부를 제외한 부분에서, 제 1 도전 층(741)의 단부와 제 2 도전 층(742)이 서로 각각 일치한다.
다음으로, 제 2 TFT를 커버하는 레지스트 패턴을 형성한 후에, n-형 전도성을 부여하는 불순물이 반도체층에 부가된다. n-형 전도성을 부여하는 불순물 원소의 첨가함으로써, 드레인 영역(735a), 소스 영역(735b), 제 1 LDD 영역(736a) 및 제 2 LDD 영역(736b)이 자체 배열 방법으로 형성된다. n-형 전도성 분배 불순물 원소의 부가는 싱글 도핑 처리 또는 복수회의 도핑 처리에 의해 수행될 수 있다.
도 8a에 도시된 바와 같이, 제 1 LDD 영역(736a)과 제 2 LDD 영역(736b)이 채널 길이 방향에서 대략 동일한 폭을 갖는다. 또한, 제 1 LDD 영역(736a) 및 제 2 LDD 영역(736b)은 그들 사이에 개재된 상태로 제 1 도전 층(731) 및 게이트 절연 막(714)과 중첩된다.
연속적으로, 레지스트 패턴을 제거한 후에, 레지스트 패턴이 새롭게 형성되어 제 1 TFT부(730)를 커버한다. 이어서, p-형 도전성을 부여하는 불순물 원소가 반도체층에 부가된다. p-형 전도성을 부여하는 불순물 원소의 첨가함으로써, 드레인 영역(725a), 소스 영역(725b), 제 3 LDD 영역(726a) 및 제 4 LDD 영역(726b)이 자체 배열 방법으로 형성된다.
도 8a에 도시된 바와 같이, 제 3 LDD 영역(726a)과 제 4 LDD 영역(726b)이 채널 길이 방향에서 대략 동일한 폭을 갖는다. 또한, 제 3 LDD 영역(726a) 및 제 4 LDD 영역(726b)은 그들 사이에 개재된 상태로 제 1 도전 층(731) 및 게이트 절연 막(714)과 중첩된다.
불순물 원소를 부가하는 순서는 특별히 제한되지 않는다. 예를 들면, p-형 전도성을 부여하는 불순물 원소는 먼저 반도체층에 부가될 수 있고, 이어서, n-형 전도성을 부여하는 불순물 원소가 반도체층에 부가될 수 있다.
연속적으로, 반도체층에 부가된 불순물 원소를 활성화시킨 후에, 층간 절연막(715)이 형성된 후에 레지스트막으로 코팅된다.
연속적으로, 레지스트막이, 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크를 이용하여 노광되고 현상되어, 도 8a에 도시된 레지스트 패턴(750)을 형성한다. 그 레지스트 패턴(750)은 낮은 절연막의 개구 형성을 위한 마스크이고, 광 강도 감소 기능을 갖는 투과부(781)를 포함하는 노광 마스크로 인해 상이한 깊이를 갖는 개구가 형성된다. 배선부 및 콘택부(740)에서, 층간 절연막(714)인 단지 하나의 층이 제 2 도전 층(745) 위에 제공되고, 따라서, 얕은 개구가 제 2 도전 층(745) 위에 제공된다. 대조적으로, 제 1 TFT부(730)와 제 2 TFT부(720) 각각에서, 층간 절연막(715) 및 게이트 절연막(714)인 두 개 층이 소스 영역 및 드레인 영역 각각 위에 형성되고, 따라서, 깊은 개구가 소스 영역 및 드레인 영역 위에 제공된다. 이곳에 사용된 노광 마스크의 반투과부(781)의 조건들(모양, 크기, 라인 및 공간의 배열등과 같은)은 실시예 모드 1등에 기술된 노광 마스크의 그것들과 상이할 수 있다. 본 발명에서는, 실시예 모드 1등에서 기술된 조건들을 갖는 노광 마스크와 상이한 조건들의 노광 마스크가 조합되어 사용될 수 있다.
이어서, 에칭이 레지스트 패턴(750)을 사용하여 수행되어 층간 절연막(715) 및 게이트 절연막(714)에서 개구를 형성한다. 이 에칭에 따르면, 개구가 레지스트 패턴(750)을 에칭하는 동안에 층간 절연 막(715) 및 게이트 절연막(714)에 개구가 형성되어 상이한 깊이의 개구가 형성된다,
이어서, 레지스트 패턴이 제거된다. 도 8b는 이 상태의 단부도이다.
다음으로, 제 3 도전 층(질화 티타늄막과 같은)과 제 4 도전 층(알루미늄막과 같은)의 적재층이 형성된다. 패턴닝이 수행되어 접속 배선으로서 제 3 도전 층(761), 접속 배선으로서 제 4 도전 층(766), 드레인 배선으로서 제 3 도전 층(763), 드레인 배선으로서 제 4 도전 층(767), 소스 배선으로서 제 3 도전 층(763) 및 소스 배선으로서 제 4 도전 층(768)이 형성된다. 또한, 제 2 TFT부에서, 접속 전극으로서 제 3 도전 층(765), 접속 전극으로서 제 4 도전 층(770), 소스 전극으로서 제 3 도전 층(769) 및 소스 전극으로서 제 4 도전 층(764)이 형성된다. 여기서는, 접속 전극의 패턴 형성을 위해, 광 강도 감소 기능을 갖는 반투과부를 포함하는 노광 마스크가 사용되었다. 접속 전극으로서 제 3 도전 층(765)은 접속 전극으로서 제 4 도전 층(770)의 그것보다 큰 면적을 갖는다.
연속적으로, 플라즈마 처리가 수행되어 제 4 도전 층들을 산화시키어 산화막(771)이 제 4 도전 층의 표면에 형성된다.
플라즈마 처리에 의해 제 4 도전 층들이 산화되는 경우에, 플라즈마 처리는 산소 분위기 하에서(예를 들면, 산소(O2) 및 희가스(He, Ne, Ar, Kr 및 Xe 중의 적어도 하나를 함유하는) 분위기 하에서, 또는 산소, 수소(H2) 및 희가스를 포함하는 분위기 하에서, 또는 일산화 이질소 및 희가스를 포함하는 분위기 하에서) 수행된다. 다른 한편, 막이 플라즈마 처리에 의해 질화될 때에, 플라즈마 처리는 질소 분위기(예를 들면, 질소(N2) 및 희가스(He, Ne, Ar, Kr 및 Xe 중의 적어도 하나를 함유하는) 분위기, 또는 질소, 수소 및 희가스를 포함하는 분위기, 또는 NH3 및 희가스를 포함하는 분위기) 하에서 수행된다. 희가스로서, 예를 들면, Ar이 사용된 다. 더욱이, Ar 및 Kr의 혼합 가스가 사용될 수 있다. 따라서, 플라즈마 처리에 의해 얻어진 절연막은 플라즈마 처리에 사용된 희가스(He, Ne, Ar, Kr 및 Xe 중의 적어도 하나를 함유하는)를 함유하고, 절연막은 Ar을 사용하는 경우에 Ar을 함유한다.
플라즈마 처리가 제 4 도전 층들에 수행되는 경우에, 플라즈마 처리는 전술된 가스 분위기하에서, 1 × 1011 /cm3 또는 그 보다 높은 전자 밀도와, 1.5 eV 또는 그 보다 낮은 플라즈마 전자 온도에서 수행된다. 특히, 플라즈마 처리는 1 × 1011 - 1 × 1013/cm3 의 전자 밀도와 0.5 - 1.5 eV의 플라즈마 전자 온도에서 수행된다. 플라즈마의 전자 밀도가 높고 기판 위에 형성된 처리되는 물체(여기서는, 제 4 도전 층) 부근의 전자 온도가 낮기 때문에, 처리되는 물체에의 플라즈마에 의한 손상이 방지될 수 있다. 또한, 플라즈마의 전자 밀도가 1 × 1011 /cm3 또는 그 보다 높기 때문에, 플라즈마 처리를 이용하여 처리되는 물체를 산화 또는 질화시키는 것에 의해 형성되는 산화막 또는 질화막은, CVD법 또는 스퍼터링법등에 의해 형성된 막과 비교하여 두께등에서 우수한 균일성과 조밀한 막 품질을 갖는다. 더욱이, 플라즈마의 전자 온도가 1.5 eV 또는 그 보다 낮기 때문에, 산화 또는 질화 처리가 통상적인 플라즈마 처리 또는 열 산화법의 온도 보다 낮은 온도에서 수행될 수 있다. 예를 들면, 산화 또는 질화 처리는, 유기 기판 변형점 보다 100 ℃ 또는 그 이상 낮은 온도에서 플라즈마 처리를 수행하는 경우에도, 충분히 수행될 수 있다.
마이크로파(2.45 GHZ)와 같은 고주파가 플라즈마 형성을 위한 주파수로서 사 용될 수 있다.
이어서, 방광 소자에 포함된 하나의 전극(772)이 형성된다. 이 전극(772)은 접속 전극으로서 제 3 도전 층(765)과 부분적으로 중첩되도록 배열되고, TFT에 전기적으로 접속된다. 그 전극(772)은 100-800 nm의 전체 두께를 갖는, Ni, W, Cr, Pt, Zn, Sn, In 및 Mo으로부터 선택된 하나의 원소, 또는 TiN, TiSiXNY, WSiX, WNX, WSiXNY 또는 NbN과 같은 주성분으로서 그 원소를 함유하는 합금 재료와 같은 높은 작업 기능을 갖는 재료의 싱글-층막 또는 적재-층막을 사용하여 형성된다.
이어서, 발광 소자에 포함된 전극(772)의 한 단부를 커버하는 절연체(773)(뱅크, 파티션벽, 배리어, 임뱅크먼트등으로 참조됨)가 형성된다.
연속적으로, 유기 화합물을 포함하는 층(774)이 증발법 또는 코팅법에 의해 전극(772) 위에 형성된다.
다음으로, 발광 소자에 포함된 다른 전극(775)이 유기 화합물을 함유하는 층(774) 위에 형성된다. 그 전극(775)은 MgAg, MgIn 또는 AlLi와 같은 합금 또는 투명 도전성 막(ITO 막과 같은)을 사용하여 형성된다.
이 방법에서는, 제 2 TFT부(720)에서, 전극(775)을 포함하는 발광 소자, 유기 화합물을 함유하는 층(774) 및 발광 소자에 접속된 전극(775)과 p-채널 TFT가 형성된다. 발광 소자에 접속된 TFT에서, 동일한 폭의 LDD가 전류를 감소시키기 위해 제공된다.
또한, 구동기 회로의 버퍼 회로의 일부를 구성하는 TFT로서, 제 1 TFT 부(730)에 도시된 n-채널 TFT가 양호하게 구비된다. 제 1 TFT부(730)에 도시된 그 n-채널 TFT는 드레인 부근에서 전기장 강도를 약화시키고, 따라서 회로의 열화를 방지할 수 있다.
이 실시예 모드는 실시예 모드 1-5의 어떤 것과도 조합될 수 있다.
(실시예 모드 7)
여기서는, FPC 또는 구동기 IC를 발광 디스플래이 패널에 장착시키는 한 예가 도 9a 및 도 9b를 참조하여 기술될 것이다.
도 9a는 FPC(1209)가 네 개의 단자부(1208)에 부착되는 발광 장치의 평면에 대한 예를 도시하고 있다. 발광 소자 및 하나의 TFT를 포함하는 픽셀부(1202), TFT를 포함하는 게이트 구동기 회로(1203) 및 TFT를 포함하는 소스 구동기 회로(1201)가 기판(1201) 위에 형성된다. 각 TFT의 액티브 층이 결정성 구조를 갖는 반도체 막으로 제조되고, 이들 회로는 동일한 기판 위에 형성된다. 따라서, 시스템-온 패널을 구현하는 EL 패널이 제조될 수 있다.
기판(1201)은 콘택부를 제외하고는 보호막으로 커버되고, 광 촉매기능을 갖는 물질을 함유하는 베이스 층이 보호막 위에 형성된다.
또한, 픽셀부를 샌드위치하기 위해 제공된 두 개의 접속부(1207)가 제공되어, 발광 소자의 제 2 전극이 낮은 층의 배선과 접촉하게 된다. 발광 소자의 제 1 전극은 픽셀부에 제공된 TFT에 전기적으로 접속된다.
밀봉 기판(1204)이 픽셀부 및 구동기 회로를 감싸는 밀봉 재료(1205)와 밀봉 재료로 감싸진 필러 재료로 기판(1201)에 고정된다. 투명 드라이 에이전트를 함유 하는 필러 재료로 충진된 구조가 또한 사용될 수 있다. 또한, 드라이 에이전트는 픽셀부와 중첩되지 않는 영역에 제공될 수 있다.
도 9a는 XGA 클래스의 비교적 큰 크기(예를 들면, 4.3 인치의 대각선을 갖는)를 갖는 발광 장치에 적절한 예를 도시하는 반면에, 도 9b는 좁은 프래임(예를 들면, 1.5 인치의 대각선을 갖는)의 미소 크기에 적절한 COG 법을 사용하는 예를 도시하고 있다.
도 9b에서, 구동기 IC(1301)가 기판(1301) 위에 장착되고, FPC(1309)가 구동기 IC의 단부에 제공된 단자부(1308) 위에 장착된다. 다수의 구동기 IC(1301)가 생산성 개선을 위해, 300 - 1000 nm의 한측부를 갖거나 또는 1000 nm 보다 긴 한측부를 갖는 직사각형 기판위에 형성된다. 환언하면, 각각이 구동기 회로부 및 유니트로서 입력-출력 단자를 포함하는 다수의 회로 패턴이 기판 위에 형성되고, 구동기 IC 각각이 마지막으로 분할함으로써 꺼내진다. 픽셀부의 측부 길이 또는 픽셀 피치를 고려하면, 구동기 IC는 15 - 80 nm의 긴 측부와 1 - 6 nm의 짧은 측부를 갖는 직사각형 모양으로 형성된다. 또한, 구동기 IC는 픽셀부와 동일한측부 길이를 갖도록 또는 각 구동기 회로의 측부 길이에 픽셀부의 측부 길이를 부가하는 길이로 형성될 수 있다.
IC 칩에 대한 구동기 IC의 외부 크기의 특징은 긴 측부의 길이이다. 15 - 80 nm의 긴 측부 길이를 갖는 구동기 IC를 사용하는 경우에, 픽셀부에 따른 장착되는데 필요한 구동기 IC의 수는 IC 칩을 사용하는 경우보다 적다. 따라서, 제조 수율이 개선될 수 있다. 구동기 회로가 유리 기판에 형성되는 경우에, 생산성이 감소 되지 않는데, 모체로서 사용된 기판의 모양에 제한이 없기 때문이다. 이것은 IC 칩을 원형 실리콘 기판에서 꺼내는 경우와 비교하여 큰 잇점이 있다.
선택적으로, TAB 법이 사용될 수 있다. 그 경우에, 다수의 테이프가 부착되고, 구동기 IC가 그 테이프 상에 장착된다. COG 법의 경우와 유사하게, 싱글 구동기 IC가 싱글 테이프상에 장착될 수 있다. 이 경우에, 구동기 IC 고정용 금속 피스등이 강도를 고려하여 함께 부착될 수 있다.
픽셀부(1302) 및 구동기 IC(1301) 사이에 제공된 접속 영역(1307)이 구비되어, 발광 소자의 제 2 전극이 낮은 층의 배선과 접촉하게 된다. 발광 소자의 제 1 전극은 픽셀부에 제공된 TFT와 전기적으로 접속된다.
또한, 밀봉 기판(1304)이 픽셀부(1302)를 감싸는 밀봉 재료와 그 밀봉 재료로 감싸진 필러 재료로 기판(1301)에 고정된다.
비정질 반도체막이 픽셀부의 각 TFT의 액티브 층으로서 사용되는 경우에는, 동일한 기판 위에 구동기 회로를 형성하는 것이 어렵고, 따라서, 도 9b의 구조가 또한 큰 크기에 대해서 사용된다.
액티브 매트릭스 발광 장치가 여기에서 디스플래이 장치로서 기술되었으나, 본 발명은 또한 액티브 매트릭스 액정 디스플래이 장치에 적용될 수 있다. 그러한 액티브 매트릭스 액정 디스플래이 장치에서, 매트릭스에 배열된 픽셀 적극은 피동되어 스크린 상에 디스플래이 패턴을 형성한다. 특히, 전압이 선택된 픽셀 전극 및 픽셀 전극에 대응하는 대향 전극 사이에 인가되고, 따라서, 소자 기판 위에 구비된 픽셀 전극과 대향 기판 위에 구비된 대향 전극 사이의 액정 층이 광학적으로 변조 된다. 이 광학 변조는 관찰자에 의해 디스플래리 패턴으로 인식된다. 대향 기판 및 소자 기판이 균일한 간격으로 배열되고, 그들 사이의 공간이 액정 재료로 충진된다. 액정 재료에 대해서는, 액정 재료가 낮은 압력하에 강하하여 버불이 밀폐 패턴으로서 밀봉 재료를 사용하여 유입되지 않고, 기판이 서로 각각 부착되는 방법이 사용된다. 또한, 딥법(펌핑 방법)이 사용되는데, 그 방법에 의하면, 개구를 갖는 밀봉 패턴을 제공하고 TFT 기판에 부착시킨 후에, 모세관 현상을 이용하여 액정이 주입된다.
본 발명은 또한 필드 연속 구동법을 사용하여 액정 디스플래이에 적용되는데, 그 방법에서는, 칼라 필터가 아닌 광 셔터가 사용되고, R, G 및 B의 세 칼라에 대한 후광 소스가 고속으로 온 및 오프로 플러시된다.
다양한 전기 장치가 전술된 바와 같이 본 발명을 구현하는 실시예 모드 1-6 중의 어떤 것에 기술된 제조 방법 또는 구조를 이용하여 제조될 수 있다.
(실시예 모드 8)
본 발명의 반도체 장치 및 전기 장치의 한 예로서, 다음의 설명이 주어질 수 있다. 즉, 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글형 디스플래이(헤드 장착 디스플래이), 네비게이션 시스템, 싸운드 재생 시스템(카오디오 부품등), 컴퓨터, 게임기, 휴대용 정보 단자(이동 컴퓨터, 이동 전화기, 이동 게임기, 전자 서적등), 기록 매질을 구비한 영상 재생 장치(특히, 디지털 버서타일 디스크(DVD)와 같은 기록 매질을 재생시키고 영상 디스플래이용 디스플래이를 구비한 장치)등을 들 수 있다. 이들 전기 장치의 특수한 예가 도 10a 내지 도 11에 도시되 었다.
도 10a는 디지털 카메라를 도시하는데, 그것은 메인 몸체(2101), 디스플래이부(2102), 영상부, 작동 키이(2104), 셔터(2106)등을 포함한다. 도 10a는 디스플래이부(2106) 측부로부터 본 도면이고, 영상부는 도시되지 않았다. 본 발명은 높은 해상도 디스플래이부를 갖는 높은 신뢰성을 지닌 디지털 카메라를 구현시킬 수 있다.
도 10b는 노트북 개인 컴퓨터를 도시하는데, 그것은 메인 몸체(2201), 섀시(2202), 디스플래이부(2203), 키이보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206)등을 포함한다. 본 발명은 높은 해상도 디스플래이부를 갖는 높은 신뢰성을 지닌 노트북 개인용 컴퓨터를 구현시킬 수 있다.
도 10c는 기록 매질을 구비한 이동 영상 재생 장치(특히, DVD 재생 장치)를 도시하는데, 그것은 메인 몸체(2401), 섀시(2402), 디스플래이부 A(2403), 디스플래이부 B(2404),기록 매질(DVD와 같은) 기록부(2405), 작동 키이(2406), 스피커부(2407)등을 포함한다. 디스플래이부 A(2403)은 주로 영상 정보를 디스플래이하고, 디스플래이부 B(2404)는 주로 문자 정보를 디스플래이한다. 기록 매질을 구비한 영상 재생 장치는 가정용 게임기를 포함한다. 본 발명은 높은 해상도 디스플래이부를 갖는 높은 신뢰성을 지닌 영상 재생 장치를 구현시킬 수 있다.
도 10d는 디스플래이 장치를 도시하는데, 그것은 섀시(1901), 지지부(1902), 디스플래이부(1903), 스피커(1904), 비디오 입력 단자(1905)등을 포함한다. 이 디스플래이 장치는 디스플래이부 및 구동기 회로에 대해서 전술한 실시예 모드에서 기술된 제조 방법에 의해 형성된 박막 트랜시스터에 의해 제조된다. 디스플래이 장치는 그것의 범주에서, 액정 디스플래이 장치, 발광 장치등을 포함하고, 특히, 개인 컴퓨터용, TV 방송 수신용, 광고 디스플래이용 장치와 같은 정보 디스플래이용의 모든 종류의 디스플래이 장치를 포함한다. 본 발명은 높은 해상도를 갖는 높은 신뢰도의 디스플래이 장치, 특히 22 인치-50 인치의 큰 스크린을 갖는 큰 규모의 디스플래이 장치를 구현할 수 있다.
본 발명의 TFT를 갖는 박막 집적 회로는 또한 안테나등이 추가적으로 형성되는 경우에는, 무접촉 박막 집적 회로 장치(또한 무선 IC 태그 또는 RFID(라디오 주파수 식별) 태그로 참조됨)로서 사용될 수 있다. IC 태그를 다양한 전기 장치에 부착시킴으로써, 전기 장치의 채널 분포가 명료해질 수 있다.
도 10e는 무선 IC 칩이 부착되는 패스포트(1941)를 도시하고 있다. 또한, 무선 IC 태그(1942)는 패스포트(1941)에 내장될 수 있다. 유사하게, 무선 IC 태그는 구동기의 라이센스, 신용카드, 뱅크노트, 동전, 신분증, 상품권, 승차권, 여행객 체크(T/C), 건강 보험 카드, 주민등록증, 가족 등록부에 부착 또는 내장될 수 있다. 이 경우에, 이것이 진실한 것이라는 것을 보여주는 정보만이 무선 IC 태그에 입력되고, 접근 권한은 정보의 권한 없는 리딩 또는 라이팅을 방지하도록 세팅되는데, 이것은 다른 실시예 모드에서 기술된 메모리의 사용에 의해 달성될 수 있다. 전술된 바와 같은 태그로서 메모리를 사용함으로써, 진정한 것이 모조된 것과 구별될 수 있다. 또한, 포장 콘테이너에 무선 IC 칩을 제공함으로써, 기록 매질, 개인용 소시품, 음식물, 의복, 생활 용품류 및 전자 장치등의 검사 시스템과 같은 한 시스템의 효율성이 개선될 수 있다.
도 11에 도시된 이동 전화기에서, 작동 스위치(904), 마이크로폰(905)등을 포함하는 메인 몸체(A)(901)이 힌지(910)로 디스플래이 패널(A)(908), 디스플래이 패털(B)(909), 스피커(906)등을 포함하는 메인 몸체(B)(902)에 개방 및 밀폐 가능하도록 접속된다. 디스플래이 패널(A)(908) 및 디스플래이 패널(B)(909)은 회로 보드(907)와 함께 메인 몸체(B)(902)의 섀시(903)에 저장된다. 피스플래이 패널(A)(908) 및 디스플래이 패널(B)(909)은 섀시(903)에 형성된 개방 윈도우를 통하여 볼수 있도록 위치된다.
디스플래이 패널(A)(908) 및 디스플래이 패널(B)(909)에 대해서는, 픽셀 수와 같은 명세 사항이 이동 전화(900)의 기능에 따라서 적절하게 결정된다. 예를 들면, 디스플래이 패널(A)(908)과 디스플래이 패널(B)(909)은 메인 스크린 및 서브-스크린으로서 각각 조합될 수 있다.
본 발명은 높은 해상도의 디스플래이부를 갖는 높은 신뢰도의 이동 전화기를 굿현할 수 있다.
이 실시예 모드에 따르는 이동 전화기는 그것의 기능 또는 응용에 따라서 다양한 모드로 변형될 수 있다. 예를 들면, 힌지(910)에서 영상 소자와 합체됨으로써 카메라-장착 이동 전화기가 될 수 있다. 작동 스위치(904), 디스플래이 패널(A)(908), 그리고 디스플래이 패널(B)(909)은 하나의 섀시에 저장되고, 전술한 효과가 얻어질 수 있다. 또한, 유사한 효과가 이 실시예 모드의 구조가 다수의 디스플래이부를 구비한 정보 디스플래이 단자에 적용될 수 있다.
전술된 바와 같이, 다양한 전기 장치가 실시예 모드 1-7 중의 어느 것에 기술된 제조 방법 또는 구조를 이용하여 제조될 수 있고, 이것은 본 발명을 구현한다.
(실시예 모드 9)
도 14a 내지 도 14c는 노광 마스크를 이용하여 노광 및 현상을 실질적으로 수행하는 한 예가 도시되었는데, 그곳에서, 차광 재료의 라인 폭은 L과, 반투과부에서 차광 재료 사이의 공간 폭은 S의 합과, 노광 장치의 해상도(n) 및 투영 배율(1/m)(m≥1) 사이의 관계가 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키고, n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시킨다. 도 14a는 노광 마스크의 개략적인 횡단부를 도시하고, 도 14b는 이 노광 마스크를 이용하여 노광 및 현상을 수행하여 얻은 레지스트 패턴의 횡단부 포토그래프이다. 도 14a에서 노광 마스크의 위치와 도 14b의 횡단부 포토그래프에서의 레지스트 패턴의 위치는 실제적으로 서로 각각 대응한다. 1:1의 투영 배율과 1.5 ㎛ 의 해상도를 갖는 노광 장치가 사용된다. 도 14a의 노광 마스크에서, 각 라인은 0.5 ㎛ 폭을 갖고, 각 공간은 1.0 ㎛ 폭을 가지며, 라인과 공간은 전술한 관계를 만족시킨다. 이 노광 마스크를 이용하여 노광 및 현상이 수행되는 경우에, 작고 거의 균일한 두께를 갖는 레지스트 패턴이 도 14b에 도시된 바와 같이 형성된다.
이 레지스트 패턴은 제 2 도전 층이 제 1 도전 층 위에 적재되는 두 도전 층 위에 형성된다. 여기에서는, TaN 막이 제 1 도전 층으로서 사용되고, 텅스텐 막이 제 2 도전 층으로서 사용되었다.
다음으로, 제 2 도전 층 및 제 1 도전 층이 드라이 에칭에 의해 에칭된다. 드라이 에칭은 레지스트 패턴을 에싱하는 동안에 수행된다. 에칭 가스로서, CF4, SF6, Cl2 및/또는 O2가 사용된다. ECR(Electron Cyclone Resonance) 또는 ICP(Inductively Coupled Plasma)와 같은 고밀도 플라즈마 소스를 이용하는 드라이 에칭이 사용되어 에칭 비율을 개선시킨다. 여기서는, ICP 에칭 장치를 이용하는 한 예가 기술되었다.
이 방법에서, 제 1 도전 층과 제 2 도전 층을 포함하는 도전성 적재 패턴이 도 14c에 도시된 바와 같이 형성된다. 도 14c는 개략적인 관찰 포토그래프이다. 드라이 에칭에 의해, 제 1 도전 층 및 제 2 도전 층은 에칭되고 투과부, 즉, 레지스트 패턴이 형성되지 않은 영역에서 제거된다. 차광부, 즉, 레지스트 패턴이 두껍운 영역에서, 제 2 도전 층과 제 1 도전 층이 에칭되지 않고 존재하는데, 레지스트 패턴이 마스크로서 작용하기 때문이다. 반투과부, 즉, 레지스트 패턴이 얇은 영역에서는, 제 2 도전 층이 에칭되고 제거되는 반면에, 제 1 도전 층은 에칭되지 않고 존재한다. 따라서, 에칭은 제 1 도전 층의 양측을 노출시키고, 제 2 도전 층과 중첩되지 않는 영역을 노출시킨다.
반투과부를 갖고 전술한 바와 같은 관계를 만족시키는 노광 마스크를 이용하여 노광을 수행하는 것에 의해, 노광되는 표면상의 반투과부에 투광되는 노광량은 거의 반투과부에서 동질적이고, 반투과부에서 레지스트 패턴이 작고 균일한 두께로 형성될 수 있다. 에칭되는 층은 레지스트 패턴의 얇은 부분을 이용하여 에칭될 수 있다. 레지스트 패턴의 얇은 부분에서, 에칭되는 층은 두꺼운 부분보다 얇게 형성될 수 있다. 레지스트 패턴의 얇을 부분에서, 에칭되는 층의 패턴이 두꺼운 부분의 모양과 상이한 모양으로 형성된다. 이 레지스트 패턴을 이용함으로써, 게이트 전극, 다른 전극, 배선등이 높은 정확도로 원하는 패턴으로 형성될 수 있다. 두꺼운 제 1 영역과 제 1 영역의 한측 상에서 제 1 영역 보다 얇은 제 2 영역을 포함하는 게이트 전극이 이 노광 마스크를 이용하여 형성되는 경우에, 게이트 전극과 중첩되는 낮은 농도의 불순물 영역(Lov 영역)이 이온 도핑시에 마스크로서 게이트 전극을 사용함으로써 채널 형성 영역의 한측 상에 또는 양측상에 자체 배열 방법으로 형성될 수 있다.
이 실시예는 실시예 모드 1-8의 어느 것과도 자유롭게 조합될 수 있다.
본 발명은 반투과부에서 작고 균일한 두께의 포토레지스트 층을 형성할 수 있는 포토마스크를 제공함으로써, 노광 단계 수(마스크 수)를 감소시키고, 반도체 장치의 생산성을 개선시키며 그 제조 비용을 감소시킬 수 있다. 본 발명에 따르면, 다양한 회로가 동일한 기판 위에 형성될 수 있고, 적정한 폭을 갖는 LDD 영역이 자제 배열 방법으로 각 회로에 형성될 수 있다. 또한, LDD 영역의 폭은 각 회로에 대해 정확하게 제어될 수 있다. 각 회로에서 TFT의 LDD 영역을 적정화시킴으로써, 동력 소모에서의 감소 및 고속 구동이 달성될 수 있다.
예를 들면, 채널 형성 영역의 양측 상에서 상이한 폭의 LDD 영역을 갖는 TFT, 채널 형성 영역의 양 측상에서 동일한 폭의 LDD 영역을 갖는 TFT 및 LDD 영역이 없는 TFT등이 단계 수의 증가 없이도 동일한 기판 위에 형성될 수 있다.
본 출원은 그 내용이 이곳에 참조로서 포함된, 2005년 8월 12 일 일본국 특허청에 출원된 일본국 특허 출원 제 2005-234791 호에 근거하고 있다.

Claims (14)

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  9. 반도체층 위에 절연막을 형성하는 단계;
    상기 절연막 위에 도전막을 형성하는 단계;
    상기 도전막 위에, 반투과부를 포함하는 노광 마스크를 이용하여 레지스트 패턴을 형성하는 단계로서, 상기 레지스트 패턴은 제 1 영역 및 상기 제 1 영역의 측부 상에 상기 제 1 영역보다 얇은 제 2 영역을 갖는, 상기 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 이용하여 상기 도전막을 에칭함으로써 제 1 영역 및 상기 제 1 영역의 측부 상에 상기 제 1 영역보다 얇은 제 2 영역을 갖는 게이트 전극을 형성하는 단계; 및
    마스크로서 상기 게이트 전극을 이용하여 상기 반도체층에 불순물 원소를 주입하여 상기 게이트 전극 외측에 소스 영역과 드레인 영역을 형성하고, 상기 게이트 전극의 상기 제 2 영역을 통하여 상기 반도체층내로 상기 불순물 원소를 주입하여 제 1 불순물 영역 및 상기 게이트 전극의 상기 제 2 영역과 중첩되는 영역에 제 2 불순물 영역을 형성하는 단계를 포함하고,
    노광 장치의 해상도가 n으로 표현되고 투영 배율이 1/m(m=1)로 표현될 때, 차광 재료의 라인 폭 L과 상기 반투과부에서 차광 재료들 사이의 공간 폭S의 합이 조건식 (n/3) × m ≤ L + S ≤ (3n/2) × m 을 만족시키는 상기 노광 마스크를 이용함으로써 상기 레지스트 패턴이 형성되고,
    n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는, 반도체 장치 제조 방법.
  10. 반도체층 위에 절연막을 형성하는 단계;
    상기 절연막 위에 도전막을 형성하는 단계;
    상기 도전막 위에, 반투과부를 포함하는 노광 마스크를 이용하여 레지스트 패턴을 형성하는 단계로서, 상기 레지스트 패턴은 제 1 영역 및 상기 제 1 영역의 측부 상에 상기 제 1 영역보다 얇은 제 2 영역을 갖는, 상기 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 이용하여 상기 도전막을 에칭함으로써 제 1 영역 및 상기 제 1 영역의 측부 상에 상기 제 1 영역보다 얇은 제 2 영역을 갖는 게이트 전극을 형성하는 단계; 및
    마스크로서 상기 게이트 전극을 이용하여 상기 반도체층에 불순물 원소를 주입하여 상기 게이트 전극 외측에 소스 영역과 드레인 영역을 형성하고, 상기 게이트 전극의 상기 제 2 영역을 통하여 상기 반도체층내로 불순물 원소를 주입하여 제 1 불순물 영역과 상기 게이트 전극의 상기 제 2 영역과 중첩되는 영역에 제 2 불순물 영역을 형성하는 단계를 포함하고,
    노광 장치의 해상도가 n으로 표현되고 투영 배율이 1/m(m=1)로 표현될 때, 차광 재료의 라인 폭 L과 상기 반투과부에서 차광 재료들 사이의 공간 폭 S의 합이 조건식 (2n/3) × m ≤ L + S ≤ (6n/5) × m 을 만족시키는 상기 노광 마스크를 이용함으로써 상기 레지스트 패턴이 형성되고,
    n, m, 및 L의 관계가 L < (2n/3) × m 을 만족시키는, 반도체 장치 제조 방법.
  11. 삭제
  12. 삭제
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 및 제 2 불순물 영역 각각은 상기 소스 영역 및 상기 드레인 영역 각각의 농도보다 낮은 농도에서 n-형 또는 p-형 전도성을 부여하는 불순물 원소를 함유하는, 반도체 장치 제조 방법.
  14. 삭제
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