JP4679437B2 - 半導体装置の作製方法 - Google Patents

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本発明は、絶縁膜または半導体層にプラズマ処理を行う工程を含む半導体装置及びその作製方法に関する。
近年、ガラスなどの絶縁表面を有する基板上に形成された半導体薄膜(厚さ数ナノメートルから数百ナノメートル程度)を用いて電界効果型トランジスタ(MOSトランジスタ、薄膜トランジスタ、絶縁ゲート型トランジスタなどを含む。以下、単に「トランジスタ」ともいう。)を構成する技術が注目されている。トランジスタは、集積回路や液晶表示装置などに広く応用されている。そして、電子器機の高性能化の要求に応じて、より微細な構造のトランジスタの開発が求められている。
トランジスタの微細化を図るためには、ゲート電極やソースおよびドレイン配線などの導電層だけでなく、ゲート絶縁層を初めとする絶縁層を薄く設ける必要がある。通常、トランジスタのゲート絶縁層などは、プラズマCVD法やスパッタリング法などにより薄膜を堆積することで作製されている(例えば、特許文献1参照)。
トランジスタの応用分野として、アクティブマトリクスディスプレイとも呼ばれるディスプレイ技術が知られている。これは、マトリクス状に配置された画素毎にトランジスタを設け、そのトランジスタのスイッチング動作により、液晶やエレクトロルミネセンス素子などの表示媒体の駆動を行うものである。アクティブマトリクス方式のディスプレイにでは、画素における有効画素領域(透過型液晶表示装置であれば、一画素における光が透過できる面積の割合。エレクトロルミネセンス素子を用いる表示装置であれば、一画素における発光する面積の割合。)を広げる開発が進められている。有効画素領域の面積を大きくするには画素に配置されるトランジスタの占める面積をできるだけ小さくする必要がある。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。その中で、多結晶シリコン膜を用いたトランジスタは、水素化アモルファスシリコン膜を用いたトランジスタよりも電界効果移動度が高いので高速動作が可能であることが知られている。
同一基板上に駆動回路と画素部を薄膜トランジスタで形成した場合、駆動回路をCOG(Chip On Glass)などの表面実装方式やフィルム状配線基板上にドライバICを実装したTAB(Tape Automated Bonding)方式と比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。画素の構成においても、1つの画素にスイッチング用のトランジスタとスタティックRAM(SRAM)などの記憶素子とを組み合わせる試みがなされている。
このような背景において、複雑な構造のトランジスタの微細化を容易にするために、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク或いはレチクルをゲート電極形成用フォトリソグラフィ工程に適用することが知られている(例えば、特許文献2参照)。また、異なる導電材料からなる2層構造を有するゲート電極であって、ゲート電極の下層である第1層は、ゲート電極の第2層よりも電極幅が広く、第1層の一部を通過させて半導体層にドーピングを行うことが知られている(例えば、特許文献3参照)。
特開2001−135824号公報 特開2002−151523号公報 特開2002−203862号公報
しかしながら、CVD法やスパッタ法により数ナノメートルの厚さで形成した絶縁膜は、膜の内部に欠陥を有している。例えばプラズマCVD法で形成した絶縁膜をゲート絶縁層として用いる場合、リーク電流の発生や半導体層とゲート電極間のショートなどの恐れがある。また、熱酸化法によって、例えば、半導体層の表面を酸化させることによって緻密な絶縁膜を形成することができるが、トランジスタの作製においては、コストの面からガラスなどの耐熱性の低い基板を用いるため、熱酸化法を利用することは困難である。
本発明は上記問題を鑑み、導電層、絶縁膜または半導体層などを積層させて形成させる場合において、気相成長法やスパッタ法などで形成した膜に比べて、緻密で欠陥が少ない良質な膜を形成する半導体装置の作製方法および半導体装置の提供を課題とする。
本発明は、動作性能および信頼性の高い回路を備えた半導体装置を提供することを課題とする。そして、半導装置の信頼性を向上させることにより、それを備える電子機器の信頼性を向上させることを課題とする。
また、本発明は半導体装置において、今後のさらなる高精細化(画素数の増大)、小型化に伴う各表示画素ピッチの微細化及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。そして、半導体装置の画質を向上させる、或いは様々な回路を集積化して小型化を図ることにより、それを備える電子機器の品質を向上させることを課題とする。
本発明は、連続発振レーザ若しくは10MHz以上の周波数で発振するレーザビームを照射しながら一方向に走査して半導体層を結晶化若しくは再結晶化させる工程と、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成するフォトリソグラフィー工程と、低電子温度で高電子密度のプラズマを利用した、半導体層、絶縁膜若しくは導電層表面の酸化処理、窒化処理若しくは表面改質処理を行う工程とを有している。
本発明は、ゲート絶縁層の厚さが10nmから120nm、好ましくは10nmから90nmであり、チャネル長が0.2μmから8μm、好ましくは0.52μmから3μmであり、ショートチャネル効果の発生しないレベルでの電界効果型トランジスタの微細化を行う場合であって、nチャネル型トランジスタにあっては、ゲート電極とオーバーラップする低濃度ドレイン(LDD)領域を設けるときに、駆動電圧に応じて、そのオーバーラップの割合を自由に設計することができるように上記工程を行う。また、駆動電圧が1.5Vから6V、好ましくは3Vから5Vで動作させるシフトレジスタ及び/又は論理回路は、0.2μmから1μmの長さで、ゲート電極とオーバーラップする低濃度ドレイン領域を有するように上記工程を行う。これらより高い電圧で、かつ、20V以下、代表的には、8Vから18Vで動作するトランジスタは、1μmから5μmのゲート電極とオーバーラップする低濃度ドレイン領域を有するように上記工程を行う。
本発明の一は、連続発振レーザ光若しくは発振周波数が10MHz以上100GHz以下のパルスレーザ光で結晶化若しくは再結晶化して形成された半導体層と、電子温度が3eV以下であり電子密度が1×1011cm−3以上のプラズマで生成された酸素ラジカル及び/又は窒素ラジカルによって酸化若しくは窒化処理により半導体層に接して形成された絶縁膜と、前記半導体層の上方に第1のマスクパターンおよび第2のマスクパターンにより形成された導電層とを含み、第1のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第2のマスクパターンは膜厚を意図的に異ならせていないで形成する半導体装置である。
本発明の一は、連続発振レーザ光若しくは発振周波数が10MHz以上100GHz以下のパルスレーザ光で結晶化若しくは再結晶化して形成された半導体層と、電子温度が3eV以下であり電子密度が1×1011cm−3以上のプラズマで生成された酸素ラジカル及び/又は窒素ラジカルによって酸化若しくは窒化処理により半導体層に接して形成された第1の絶縁膜と、第1の絶縁膜に接して形成された第2の絶縁膜と、前記半導体層の上方に第1のマスクパターンおよび第2のマスクパターンにより形成された導電層とを含み、第1のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第2のマスクパターンは膜厚を意図的に異ならせていないで形成する半導体装置である。
本発明の一は、連続発振レーザ光若しくは発振周波数が10MHz以上100GHz以下のパルスレーザ光で結晶化若しくは再結晶化して形成された半導体層と、電子温度が3eV以下であり電子密度が1×1011cm−3以上のプラズマで生成された酸素ラジカル及び/又は窒素ラジカルによって酸化若しくは窒化処理により半導体層に接して形成された絶縁膜と、前記半導体層の上方に第1のマスクパターンおよび第2のマスクパターンにより形成された導電層とを含み、第1のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第2のマスクパターンは膜厚を意図的に異ならせていないで形成する半導体装置である。
本発明の一は、半導体層を連続発振レーザ光若しくは発振周波数が10MHz以上100GHz以下のパルスレーザ光で結晶化若しくは再結晶化する第1のステップと、第1のステップにおいて結晶化若しくは再結晶化された半導体層に、電子温度が3eV以下であり電子密度が1×1011cm−3以上のプラズマで生成された酸素ラジカル及び/又は窒素ラジカルによって酸化若しくは窒化処理をして半導体層に接する絶縁膜を形成する第2のステップと、半導体層の上方に導電層を形成し、第1のマスクパターンおよび第2のマスクパターンに基づいて導電層をエッチングする第3のステップとを含み、第1のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第2のマスクパターンは膜厚を意図的に異ならせていないで形成する。
本発明の一は、半導体層を連続発振レーザ光若しくは発振周波数が10MHz以上100GHz以下のパルスレーザ光で結晶化若しくは再結晶化する第1のステップと、第1のステップにおいて結晶化若しくは再結晶化された半導体層に、電子温度が3eV以下であり電子密度が1×1011cm−3以上のプラズマで生成された酸素ラジカル及び/又は窒素ラジカルによって酸化若しくは窒化処理をして半導体層に接する第1の絶縁膜を形成する第2のステップと、第1の絶縁膜上に、第2の絶縁膜を堆積する第3のステップと、半導体層の上方に導電層を形成し、第1のマスクパターンおよび第2のマスクパターンに基づいて導電層をエッチングする第4のステップとを含み、第1のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第2のマスクパターンは膜厚を意図的に異ならせていないで形成する。
本発明の一は、半導体層を連続発振レーザ光若しくは発振周波数が10MHz以上100GHz以下のパルスレーザ光で結晶化若しくは再結晶化する第1のステップと、第1のステップにおいて結晶化若しくは再結晶化された半導体層上に、絶縁膜を堆積する第2のステップと、絶縁膜に、電子温度が3eV以下であり電子密度が1×1011cm−3以上のプラズマで生成された酸素ラジカル及び/又は窒素ラジカルによって酸化若しくは窒化処理をして半導体層に接する絶縁膜を形成する第3のステップと、半導体層の上方に導電層を形成し、第1のマスクパターンおよび第2のマスクパターンに基づいて導電層をエッチングする第4のステップとを含み、第1のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第2のマスクパターンは膜厚を意図的に異ならせていないで形成する。
なお、本明細書において半導体装置とは、液晶表示装置、電気光学装置、エレクトロルミネセンス素子を利用した表示装置、発光装置、半導体集積回路および電子機器、電気器具、その他少なくとも一部に半導体特性を利用して機能する装置全般を指すものとする。
本発明によれば、プラズマ処理により下地膜として機能する絶縁膜を酸化または窒化して表面を改質することによって、CVD法やスパッタ法で絶縁膜と比較して緻密でピンホールなどの欠陥の少ない良質な膜を形成することができるため、トランジスタなどの半導体素子の特性の向上や安定化を図ることができる。
本発明によれば、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることで、トランジスタの駆動条件などを考慮して、ゲート電極や低濃度ドレインの構成を自由に設計して製造することができる。すなわち、同一基板上に駆動電圧やその極性など駆動条件の異なるトランジスタを、その動作特性に応じて作り込むことができる。また、ゲート電極と、それと同層で形成する配線の断面形状を異ならせることができるので、配線密度を高めることができる。
本発明によれば、画素と画素を駆動するドライバと論理回路とを同一の絶縁表面上に形成する作製方法において、各回路に適した構成の素子を作製することができる。こうして、より高性能で且つ信頼性の高い装置を得ることができる。
(実施の形態1)
図1は、半導体装置の製造に係るプラズマ処理装置の一例を示す。図1のプラズマ処理装置は、プラズマの生成が可能な複数の処理室と、各処理室に基板を搬送する共通室及び基板を出し入れするロードロック室を備えている。このように、絶縁膜、導電層または半導体層の成膜およびプラズマ処理を連続して行う場合には、複数の処理室を備えたプラズマ処理装置を用いることができる。なお、図1は、本実施の形態で示すプラズマ処理装置の一構成例を上面からみた図である。
図1で例示するプラズマ処理装置は、第1の処理室302、第2の処理室303、第3の処理室304、第4の処理室305、ロードロック室301、306、共通室307を有している。それぞれの処理室は気密性を有している。各処理室には、真空排気手段、ガス導入手段、プラズマ発生手段が備えられている。
ロードロック室301、306は、試料(処理基板)を各処理室に搬入するための部屋である。共通室307は、それぞれのロードロック室301、306および第1の処理室302、第2の処理室303、第3の処理室304、第4の処理室305に対して共通に配置されている。基板101はロードロック室301、306から共通室307を経由して各処理室に搬送される。第1の処理室302、第2の処理室303、第3の処理室304、第4の処理室305は、基板101に導電層、絶縁層または半導体層の成膜処理、エッチング処理、若しくはプラズマ処理などを行うための部屋である。また、共通室307とロードロック室301、306、第1の処理室302、第2の処理室303、第3の処理室304、第4の処理室305との間にはゲートバルブ309、310、311、312、313、314が設けられている。なお、共通室307には、ロボットアーム308が設けてあり、ロボットアーム308によって、基板101が各部屋へ運ばれる。
第1の処理室302、第2の処理室303、第3の処理室304及び第4の処理室305は、目的に応じて処理室の内部の構成が異なっている。処理の内容としては、プラズマ処理、成膜処理、熱処理、エッチング処理などがある。図2は、プラズマ処理を行うための処理室内の構成例である。処理室内には、プラズマ処理を行う基板101を配置するための支持台317と、ガスを導入するためのガス供給部318と、排気口319と、アンテナ320と、誘電体板321と、プラズマ発生用の高周波を供給する高周波供給部322とを有している。また、支持台317に温度制御部323を設けることによって、基板101の温度を制御することも可能である。以下に、プラズマ処理の一例に関して説明する。
ここで、プラズマ処理とは、半導体層、絶縁膜、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて用いるガスを選択すれば良い。
例えば、酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部318から酸素または窒素を含むガスを導入する。例えば、酸素を含むガスとしては、酸素(O)と希ガスまたは酸素と水素と希ガスの混合ガスを導入することができる。また窒素を含むガスとしては、窒素と希ガスまたはアンモニアガスと希ガスの混合ガスを導入することができる。次に、基板101を温度制御部323を有する支持台317に配置させ、基板101を100℃から550℃の温度範囲内で加熱する。なお、基板101と誘電体板321との間隔は、20nmから80mm(好ましくは20nmから60mm)の範囲内とする。
次に、高周波供給部322からアンテナ320にマイクロ波を供給する。ここでは、周波数2.45GHzのマイクロ波を供給する。そして、マイクロ波をアンテナ320から誘電体板321を通して処理室内に導入することによって、プラズマ励起により活性化された高密度プラズマ324が生成される。マイクロ波の導入によりプラズマの励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体層の表面を酸化又は窒化することができる。
例えば、NHガスとArガス雰囲気中でプラズマ処理を行った場合、マイクロ波によりNHガスとArガスとが混合された高密度励起プラズマが生成される。NHガスとArガスとが混合された高密度励起プラズマ中では、導入されたマイクロ波によりArガスが励起されてラジカル(Ar)が生成され、当該ArラジカルとNH分子とが衝突することにより窒素ラジカル(NHラジカルを含む場合もある)が生成される。そのラジカルと基板101とが反応して、当該基板101の窒化を行うことができる。その後、NHガスとArガスとが、排気口319から処理室外へ排気される。また、酸素又は亜酸化窒素などを導入した場合には、酸素ラジカル(OHラジカルを含む場合もある)が生成され基板101若しくは基板101上にある薄膜の酸化を行うことができる。
図3は、プラズマで薄膜の堆積を行うための処理室内の構成例である。処理室内には、薄膜が堆積される基板101を配置するための支持台317と、ガスを導入する細孔が開いた電極板325、高周波電力導入部326、ガス導入部327、排気口319とを有している。また、支持台317に温度制御部323を設けることによって、基板101の温度を制御することも可能である。
図3の処理室で半導体層を堆積するには、シラン(SiH)、ジシラン(Si)、ゲルマン(GeH)などの半導体材料ガスと、必要に応じて水素、ヘリウム、アルゴン、キセノンなどのバランスガスを導入してプラズマを励起すれば、基板101上に薄膜を形成することができる。絶縁膜を堆積するには、シラン若しくはジシランに、窒素、酸素、亜酸化窒素、アンモニアなどのガスを加えれば良い。また、TEOS(Tetraethyl ortho silicate、(CO)Si)に代表される有機シランを用いても良い。プラズマを励起する周波数は、10MHzから120MHzのHF帯乃至VHF帯、2.45GHzに代表されるマイクロ波帯の周波数を適用することができる。マイクロ波帯の周波数を適用する場合には、処理室内の構成は図2と同様としても良く、導入するガス種を変えれば良い。いずれにしても、このようなロードロック式の装置を用いることにより大気中に開放することなく連続して処理を行うことができる。
多結晶シリコン膜や、単結晶シリコンの表面に高密度プラズマを用いた処理により、1nmから20nm、代表的には5nmから10nmの絶縁膜を当該半導体に形成することができる。この場合の反応は固相反応であるため、当該絶縁膜と半導体層との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体層(多結晶シリコン(結晶性シリコン)、単結晶シリコン)を直接酸化(若しくは窒化)するため、形成される絶縁膜において膜厚のばらつきを、きわめて小さくすることができる。加えて、多結晶シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
電界効果型トランジスタにおいて、この高密度プラズマによる固相反応で半導体層を直接酸化、窒化若しくは酸窒化してゲート絶縁層を形成することができる。また、高密度プラズマによる固相反応で半導体層に形成した絶縁膜に、プラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し積層させたゲート絶縁層としても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁層の一部又は全部に含んで形成される電界効果型トランジスタは、特性のばらつきを小さくすることができる。
また、半導体層に対し、連続発振レーザ若しくは10MHz以上の周波数で発振するパルスレーザビームを照射しながら一方向に走査して結晶化させて得られた結晶性半導体層は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネルが形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることができる。
以下に、具体例として、基板101に対して、第1の処理室302において下地絶縁層を成膜し、第2の処理室303においてプラズマ処理を行い、第3の処理室304において半導体層を成膜する一例について説明する。
まず、基板101は多数枚が収納されたカセット315ごとロードロック室301に搬入される。カセット315の搬入後、ロードロック室301の搬入扉を閉鎖する。この状態において、ゲートバルブ309を開けてカセット315から処理基板を1枚取り出し、ロボットアーム308によって共通室307に配置させる。この際、共通室307において基板101の位置合わせが行われる。
次に、ゲートバルブ309を閉鎖し、ついでゲートバルブ311を開ける。そして、第1の処理室302へ基板101を移送する。第1の処理室302内で、150℃から300℃の温度で成膜処理を行い下地絶縁層を形成する。下地絶縁層としては、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNxOy)(x>y)などの酸素または窒素を有する絶縁層の単層構造、またはこれらの積層構造で設けることができる。ここでは、第1の処理室302において、プラズマCVD法により、1層目の絶縁層として窒化酸化シリコン膜を形成し、2層目の絶縁層として酸化窒化シリコン膜を形成する。なお、プラズマCVD法に限られず、ターゲットを用いたスパッタ法により形成してもよい。
次に、下地絶縁層を成膜した後、基板101はロボットアーム308によって共通室307に引き出され、第2の処理室303に移送される。第2の処理室303内では、下地絶縁層に対してプラズマ処理を行うことによって、下地絶縁層を酸化または窒化させる。ここでは、第2の処理室303において、酸素雰囲気下(例えば、酸素と希ガス雰囲気下または酸素と水素と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下)でプラズマ処理を行うことによって、下地絶縁層の表面を酸化させる。
次に、下地絶縁層の表面を酸化または窒化させた後、基板101はロボットアーム308によって共通室307に引き出され、第3の処理室304に移送される。第3の処理室304内では、150℃から300℃の温度で成膜処理を行い、プラズマCVD法により半導体層を形成する。なお、半導体層としては、微結晶半導体層、非晶質シリコン膜、非晶質ゲルマニウム膜、非晶質シリコンゲルマニウム膜またはこれらの積層膜などを使用することができる。また、半導体層の形成温度を350℃から500℃として水素濃度を低減するための熱処理を省略してもよい。なお、ここではプラズマCVD法を用いて形成する例を示したが、ターゲットを用いたスパッタ法を用いて形成してもよい。
以上のように、半導体層を成膜した後、基板101はロボットアーム308によってロードロック室306に移送され、カセット316に収納される。
なお、上記は一例であり、例えば、半導体層を形成した後に続けて第4の処理室305を用いて導電層や絶縁層を形成してもよいし、さらに処理室の数を増やすことも可能である。また、下地絶縁層を形成する前に基板101にプラズマ処理をして、当該基板101の表面を酸化または窒化することもできる。
このように、本実施の形態で示したプラズマ処理装置を用いることによって、大気に曝されることなく導電層、絶縁層または半導体層の成膜やプラズマ処理を連続して行うことができる。そのため、汚染物の混入の防止や生産効率の向上を実現することができる。
(実施の形態2)
典型的に13.56MHzの周波数で励起される平行平板型のプラズマCVD法で成膜される酸化シリコン膜は、成膜中のプラズマダメージや未反応ガス種によって、膜中に欠陥が多く生成されてしまう場合がある。このような酸化シリコン膜を適用してトランジスタを作製すると、しきい値電圧や電界効果移動度などの各種特性に悪影響を与えることが問題である。
まず、図4(A)で示すように基板101上に、スパッタ法、減圧CVD法、プラズマCVD法を用いて、下地絶縁層102として窒化シリコン膜を50nmから100nmの厚さに形成する。下地絶縁層102としての窒化シリコン膜は、NH、N、SiHガスを導入して、250℃乃至400℃、好ましくは300℃乃至350℃の基板温度で成膜する。この場合、窒化シリコン膜に代えて酸窒化シリコン膜を適用しても良い。酸窒化シリコン膜は、N、NH、SiH、NOをソースガスとしてプラズマCVD法で形成することができる。基板101としては、無アルカリガラスとも呼ばれる、アルミノシリケートガラス、アルミノホウケイ酸ガラスやバリウムホウケイ酸ガラスなどを適用することができる。
下地絶縁層102の表面に高密度プラズマ処理による酸化膜形成する。それによって、下地絶縁層102の表面にプラズマ処理により生成されるプラズマ酸化層104が形成される(図4(B))。この場合、O又はNOと、Ar、Kr、Xe、Neなどから選択された希ガスとを処理室内に導入して、マイクロ波で励起したプラズマ処理を行い、下地絶縁層102の表面を酸化する。酸素ラジカル(OHラジカルを含む場合もある)によって、窒化シリコン膜中の窒素が酸素に置き換わり、1nmから10nmの厚さでプラズマ酸化層104が形成される。このプラズマ酸化層104は、電子温度が3eV以下、好ましくは1.5eV以下であって、電子密度が1×1011cm−3以上のプラズマで形成されるので、プラズマCVD法で堆積した酸化シリコン膜に比べ欠陥準位密度の低い良質な膜が得られる。なお、このとき、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)が含まれる場合があり、例えばArを用いた場合には膜中にArが含まれてる場合がある。
次に、プラズマ酸化層104上にスパッタ法、減圧CVD法、プラズマCVD法を用いてシリコン若しくはシリコンを主成分(例えばSiGe1−xなど)とする半導体層106を形成する(図4(C))。ここでは、プラズマ酸化層104と半導体層106を、図1で示すプラズマ処理装置によって、連続して形成することができる。プラズマ酸化層104と半導体層106を大気に曝さずに連続して形成することにより、半導体層106への不純物の混入を防止することができる。
このような工程を実現するためのプラズマ処理装置の構成を図1を参照して説明する。第1の処理室302は、下地絶縁層102を堆積する部屋とする。この場合、第1の処理室302内の構成は、図3に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。第2の処理室303は、高密度プラズマ処理を行う処理室であり、その内部構成は図2と同様なものとする。第3の処理室304を半導体層を堆積する部屋とする。この内部構成は、図3に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成してシリコン膜を堆積する構成としても良い。さらに、第4の処理室305において、半導体層を堆積した基板を、減圧下にてシーズヒータ若しくはランプヒータにより450℃から600℃で加熱できるようにして、半導体層中に含まれる水素を除去する脱水素処理を行う部屋としても良い。
プラズマ酸化層104上の半導体層106は、熱処理やレーザ光若しくは強光の照射により結晶化することが好ましい。例えば、半導体層に対し連続発振レーザ若しくは10MHz以上の周波数で発振するパルスレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体層は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネルが形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることができる。また、金属元素を添加して450℃から750℃の熱処理で結晶化させても良い。この熱処理による結晶化方法とレーザビーム照射による結晶化法を組み合わせて、半導体層106の結晶化を行っても良い。
図4(E)は、半導体層106を選択的にエッチングして島状の半導体層106a、106bを形成し、当該島状の半導体層106a、106bをチャネル形成領域として用いたnチャネル型トランジスタ130、pチャネル型トランジスタ132を有する半導体装置を作製する工程を示す。
半導体層106a、106bを覆うようにゲート絶縁層108として酸化シリコン膜を形成する。ゲート絶縁層は、高密度プラズマ処理によって形成される絶縁層のみを用いても良いし、それにプラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁層を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁層をゲート絶縁層の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。当該ゲート絶縁層108の表面は、窒素雰囲気下で高密度プラズマ処理により窒化しても良い。
その後、ゲート電極110としてスパッタ法などの方法を用いてモリブデン(Mo)、タングステン(W)、クロム(Cr)、タンタル(Ta)、ニッケル(Ni)などで形成する。半導体層106a、106bにはソース及びドレイン領域を形成する不純物領域の他、ゲート電極の側面にサイドウォールを形成してドーピングを行って低濃度ドレイン領域を形成しても良い。さらに保護膜としてパッシベーション層112、層間絶縁層114、配線116を形成しても良い。
このように、プラズマ処理により下地膜として機能する絶縁層を酸化または窒化して表面を改質することによって、CVD法やスパッタ法で絶縁層と比較して緻密でピンホールなどの欠陥の少ない良質な膜を形成することができるため、トランジスタなどの半導体素子の特性の向上や安定化を図ることができる。
(実施の形態3)
結晶性の半導体層を形成するために、ガラス基板と当該半導体層との間に形成する絶縁層は、基板から不純物が半導体層に拡散することを防ぐこと、ガラス基板の表面を平坦化することを目的としている。不純物に対する拡散ブロッキング膜としては、窒化シリコン膜が適しているが、窒化シリコン膜は内部応力が高いので厚膜化して平坦化の効果を高めることができない。本実施の形態は、高密度プラズマ処理を有効に用いて下地膜を形成する態様について、図5を参照して説明する。
まず、基板101を用意し、基板101表面をフッ酸(HF)、アルカリまたは純水を用いて洗浄する。基板101は、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラス、アルミノシリケートガラスなどのガラス基板、石英基板、セラミック基板またはステンレスを含む金属基板などを用いることができる。他にも、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルフォン(PES)に代表されるプラスチックや、アクリルなどの可撓性を有する合成樹脂からなる基板を用いることも可能である。以降の説明においては基板101としてガラス基板を用いる場合を示す。
次に、高密度プラズマ処理を行い基板101を窒化することによって、当該基板101の表面にプラズマ窒化処理層118を形成する(図5(A))。高密度プラズマ処理は、窒素、アンモニア、亜酸化窒素など窒化物気体と、希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を用い、マイクロ波で励起されたプラズマにより行う。処理温度は150℃から400℃、好ましくは250℃から400℃で行うと良い。この高密度プラズマ処理により形成されるプラズマ窒化処理層118は1nmから10nm、典型的には3nmから5nmの厚さに形成される。プラズマ窒化処理層118には基板101の主成分として含まれる元素(例えば、シリコン、アルミニウム、ホウ素、バリウムなど)の窒化物が含まれる。特に、プラズマ窒化処理層118には窒化シリコンが主成分として含まれることにより、拡散ブロッキング膜として機能させることができる。
次に、プラズマ窒化処理層118上に下地膜として機能する下地絶縁層102を形成する(図5(B))。下地絶縁層102としては、スパッタ法、減圧CVD法、プラズマCVD法などを用いて、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)(x>y)などの絶縁層の単層構造又はこれらの積層構造で設ける。この酸化シリコンを主成分とする下地絶縁層102は、平坦化のためと、応力を緩和するために50nmから150nmの厚さに形成する。
さらに、下地絶縁層102の表面に対し、基板101の表面を処理したときと同様の高密度プラズマ処理を行い、プラズマ窒化層120を形成しても良い(図5(C))。この場合、窒素、アンモニア及び亜酸化窒素から選ばれた一種又は複数種と、Ar、Kr、Xe、Neなどから選択された希ガスとを導入して、マイクロ波で励起したプラズマ処理を行い、酸化シリコンを主成分とする下地絶縁層102の表面を窒化する。窒素ラジカル(NHラジカルを含む場合もある)によって、酸化シリコン膜中の酸素が窒素に置き換わり、1nmから5nmの厚さでプラズマ窒化層120が形成される。プラズマ窒化層120は、電子温度が3eV以下、好ましくは1.5eV以下であって、電子密度が1×1011cm−3以上のプラズマで行われるので、プラズマCVD法で堆積した窒化シリコン膜に比べ欠陥準位密度の低い良質な膜が得られる。なお、このとき、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)が含まれる場合があり、例えばArを用いた場合には膜中にArが含まれてる場合がある。すなわち、プラズマ窒化層120を1nmから5nmの厚さに形成することにより、当該窒化シリコン膜中の固定電荷の影響や応力の影響を排除して、この上側に形成される半導体層と良好な界面を形成することができる。
次に、プラズマ窒化層120上にスパッタ法、減圧CVD法、プラズマCVD法を用いてシリコン若しくはシリコンを主成分(例えばSiGe1−xなど)とする半導体層106を形成する(図5(D))。ここでは、プラズマ窒化層120と半導体層106を、図1で示すプラズマ処理装置によって、連続して形成することができる。プラズマ窒化層120と半導体層106を大気に曝さずに連続して形成することによって、半導体層106への不純物の混入を防止することができる。
このような工程を実現するためのプラズマ処理装置の構成を図1を参照して説明する。第1の処理室302は、下地絶縁層102を堆積する部屋とする。この場合、第1の処理室302内の構成は、図3に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。第2の処理室303は、高密度プラズマ処理を行う処理室であり、その内部構成は図2と同様なものとする。第3の処理室304を半導体層を堆積する部屋とする。この内部構成は、図3に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。さらに、第4の処理室305において、半導体層を堆積した基板を、減圧下にてシーズヒータ若しくはランプヒータにより450℃から600℃で加熱できるようにして、半導体層中に含まれる水素を除去する脱水素処理を行う部屋としても良い。
次に、半導体層106を選択的にエッチングして島状の半導体層106a、106bを形成し、当該島状の半導体層106a、106bをチャネル形成領域として用いたnチャネル型トランジスタ130、pチャネル型トランジスタ132を有する半導体装置を作製することができる(図5(E))。なお、ここでは、基板101としてガラス基板を用い、窒素雰囲気下でプラズマ処理を行うことにより当該ガラス基板の表面を窒化してプラズマ窒化処理層118を形成し、その上に下地絶縁層102として酸化シリコン(SiOx)を形成し、当該下地絶縁層102上に、高密度プラズマ処理によりプラズマ窒化層120を形成している。そして、半導体層106a、106bを覆うようにゲート絶縁層108として酸化シリコンを形成し、当該ゲート絶縁層108を窒素雰囲気下でプラズマ処理により窒化する。その後、ゲート電極110としてスパッタ法などの方法を用いてモリブデン(Mo)、タングステン(W)、クロム(Cr)、タンタル(Ta)、ニッケル(Ni)などで形成し、窒素雰囲気下プラズマ処理を行うことによりゲート電極110の表面を窒化する。例えば、ゲート電極110として、モリブデン(Mo)を用いた場合にはMoの表面に金属窒化層122が形成されている。なお、ゲート電極110として、モリブデン(Mo)を用いた場合、通常モリブデン(Mo)は酸化されやすいが窒素雰囲気下でプラズマ処理を行うことにより当該モリブデン(Mo)の表面を窒化することによって、モリブデン(Mo)の酸化を防止することができる。
このように、プラズマ処理により基板101表面を酸化または窒化することによって、基板に含まれるナトリウム(Na)などのアルカリ金属やアルカリ土類金属などの不純物元素が半導体素子に混入して汚染することを防止することができる。
(実施の形態4)
本実施の形態では、高密度プラズマ処理工程によって、島状に形成した半導体層の端部において、リーク電流を抑えることのできるゲート絶縁層を形成する方法について図6を参照して説明する。
図6(A)は、実施の形態2と同様にして、基板101に下地絶縁層102、プラズマ酸化層144、半導体層106a、106bを形成した後、プラズマCVD法で窒化シリコン層124を1nmから5nmの厚さに形成する。この場合、窒化シリコン層124は、膜中に含有するシリコンの割合が多くなるように成膜する。所謂このシリコンリッチの窒化シリコン膜を成膜する条件としては、例えば、SiH、NH、Hを反応ガスとして用い、放電電力を低くし、反応圧力を高く設定する。この場合、SiHとNHの流量比を0.15程度とすると良い(SiH/NH=0.15)。また、反応ガスに窒素を加えても良い。このような成膜条件で堆積したシリコンリッチの窒化シリコン膜は段差被覆性が良くなる。すなわち、20nmから100nmの厚さで形成された半導体層106a、106bの側壁部にも、絶縁基板表面のような平坦な部分と比べて70%以上の膜厚で、窒化シリコン膜を堆積させることができる。
図6(B)では、酸素、亜酸化窒素のような酸素を含むガスを導入して、マイクロ波励起で低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成する。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)により、シリコンリッチの窒化シリコン層124を酸化する。このプラズマ処理により形成されるプラズマ酸化層126は、窒化シリコン層124中の窒素が酸素と置き換わり酸化した層が形成される。窒化シリコン層124に含まれるシリコンも酸化される。このプラズマ酸化層126は、電界効果型トランジスタにおけるゲート絶縁層とすることができる。
プラズマ酸化層126は、島状に加工された半導体層106a、106bの表面及び側面に被覆性良く堆積した窒化シリコン層124を、高密度プラズマによって酸化されたものである。この場合の酸化反応は固相反応であるため、当該酸化シリコン膜と半導体層との界面準位密度はきわめて低くすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い酸化シリコン膜を半導体層の表面及び側面に形成することができる。
また、図6(C)に示すように、プラズマ処理で生成されたプラズマ酸化層126に重ねてプラズマCVD法で絶縁層、例えば酸化シリコン層128を積層させても良い。ゲート絶縁層の厚さは、トランジスタの駆動電圧を考慮して(スケーリング則に従って)決める必要がある。プラズマ処理で生成されたプラズマ酸化層126のみでは膜厚が不十分な場合は、前述のようにプラズマCVD法で酸化シリコン層128を積層させて膜厚を調整しても良い。例えば、5Vから15Vで駆動するトランジスタについては、5nmの厚さに形成したプラズマ酸化層126上に80nmの酸化シリコン層128をプラズマCVD法で堆積しても良い。なお、酸化シリコン層128に換えて、窒化シリコン膜や酸窒化シリコン膜を適用することもできる。
このような工程を実現するためのプラズマ処理装置の構成を図1を参照して説明する。第1の処理室302は、下地絶縁層102を堆積する部屋とする。この場合、第1の処理室302内の構成は、図3に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。第2の処理室303は、高密度プラズマ処理を行う処理室であり、その内部構成は図2と同様なものとする。第3の処理室304は酸化シリコン層128を堆積する部屋とする。この場合、第3の処理室304内の構成は、図3に示す構成となる。また、酸化シリコン膜に換えて酸窒化シリコン膜など他の絶縁層を堆積する場合には、処理室に導入する反応ガス種を変更すれば良い。第4の処理室305は、スパッタリング用の処理室として、ゲート電極を形成する導電層を堆積する部屋とすることもできる。いずれにしても、このようなプラズマ処理装置で、清浄な半導体層の表面にゲート絶縁層となる絶縁層の形成から、ゲート電極を形成する導電層の形成までを、大気に触れさせることなく連続して行うことができる。
その後、ゲート電極110としてスパッタ法などの方法を用いてモリブデン(Mo)、タングステン(W)、クロム(Cr)、タンタル(Ta)、ニッケル(Ni)などで形成する。半導体層106a、106bにはソース及びドレイン領域を形成する不純物領域の他、ゲート電極の側面にサイドウォールを形成してドーピングを行って低濃度ドレイン領域を形成しても良い。さらに保護膜としてパッシベーション層112、層間絶縁層114、配線116を形成しても良い。
このように、プラズマ処理により下地膜として機能する絶縁層を酸化または窒化して表面を改質することによって、CVD法やスパッタ法で絶縁層と比較して緻密でピンホールなどの欠陥の少ない良質な膜を形成することができるため、トランジスタなどの半導体素子の特性の向上や安定化を図ることができる。
(実施の形態5)
本実施の形態は、酸化シリコン、窒化シリコン及び酸化シリコン膜を順次積層した構造を含む半導体装置の製造工程について図面を参照して説明する。
図7(A)は下地膜の形成工程を示す。基板101に、実施の形態2と同様にして下地絶縁層102とプラズマ酸化層104を形成して、下地絶縁層とする。下地絶縁層の構成は、実施の形態3のものを適用しても良い。
図7(B)は、半導体層の形成工程を示す。半導体層106は、非晶質半導体層を形成し、その後非晶質半導体層をレーザ結晶化法、RTA(Rapid Thermal Annealing)又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法などを用いて結晶化させて結晶性半導体層としたものである。
好ましい方法として適用されるレーザ結晶化法は、連続発振型のレーザビームやパルス発振型のレーザビームを半導体層に照射しながら走査して結晶化を行う。レーザ発振器は、Arレーザ、Krレーザ、エキシマレーザなどの気体レーザ、単結晶のYAG、YVO、フォルステライト(MgSiO)、YAlO、GdVO、若しくは多結晶(セラミック)のYAG、Y、YVO、YAlO、GdVOに、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザのうち一種または複数種を用いることができる。このようなレーザビームの基本波及びこれらの基本波の第2高調波から第4高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVOレーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。
なお、単結晶のYAG、YVO、フォルステライト(MgSiO)、YAlO、GdVO、若しくは多結晶(セラミック)のYAG、Y、YVO、YAlO、GdVOに、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、Arレーザ、またはTi:サファイアレーザは、連続発振をさせることが可能であり、Qスイッチ動作やモード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせる。
このようなレーザ発振器において、非線形光学素子を用いて、レーザ発振器からパルス発振されたレーザ光の波長を変換し、第2高調波、第3高調波を照射して半導体層の結晶化を行うことができる。パルス発振レーザにおいて、発振周波数が10MHz以上、好ましくは10MHz以上100GHz以下であり、パルス幅がct<4nd(c:光速、t:パルス幅、n:半導体層の支持体となる基板の屈折率、d:基板の厚さ)、好ましくはct<2ndを満たすパルスレーザ光(例えば、パルス幅が1nsec以下)を照射すると、半導体層がレーザによって溶融してから固化するまでの間に、次のパルスが半導体層に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
また、媒質としてセラミック(多結晶)を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。セラミックの場合では平行六面体形状や直方体形状の媒質を容易に形成することが可能であり、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ1mm以下、長辺の長さ数ミリメートルから数メートルの線状ビームを容易に得ることが可能となる。
図7(C)は、半導体層106に対してトランジスタのしきい値電圧を制御するために行う一導電型不純物のドーピング工程であり、必要に応じて行えば良い。例えば、半導体層106に対してp型の導電型を付与する不純物元素としてボロンをドーピングする。
図7(D)は、半導体層106をエッチングする工程である。半導体層106を選択的にエッチングして、半導体層106a、半導体層106b、半導体層106cを形成する。ここで、半導体層106aは記憶素子を形成するために用い、半導体層106b及び半導体層106cはロジック回路に用いるものとする。
図8(A)は、ゲート絶縁層を形成するための第1の工程を示している。半導体層106a、半導体層106b、半導体層106cに対してプラズマ処理を行いプラズマ酸化層134を1nmから10nmの厚さで形成する。このプラズマ処理は実施の形態4と同様に行う。ここでは、酸素を含む雰囲気中でプラズマ処理を行い、半導体層106a、半導体層106b、半導体層106cの表面を酸化する。それによりプラズマ酸化層134を形成する。この場合、プラズマ酸化層134として、酸化シリコン膜に代えて酸窒化シリコン(SiOxNy:x>y)を形成しても良い。プラズマCVD法やスパッタ法により形成した酸化シリコン膜または酸化窒化シリコン膜は、膜の内部に欠陥を含んでいるため膜質が十分でない。そのため、酸素雰囲気下で半導体層にプラズマ処理を行い酸化することによって、当該半導体層上に、CVD法やスパッタ法などにより形成した絶縁層より緻密な絶縁層を形成することができる。また、半導体層の上方にCVD法やスパッタ法などを用いて設けられた絶縁層を介して導電層を設ける場合、半導体層の端部において絶縁層が十分被覆できない状態が発生して半導体層と導電層間でショートなどが発生する恐れがある。しかし、あらかじめ半導体層の表面にプラズマ処理を用いて酸化または窒化することによって、半導体層の端部における絶縁層の被覆不良を防止することができる。
図8(B)は、ゲート絶縁層を形成するための第2の工程を示している。プラズマ酸化層134として形成された酸化シリコン膜及び下地膜を覆うように窒化シリコン層136を5nmから50nmの厚さで形成する。この場合、窒化シリコン膜に代えて窒酸化シリコン膜(SiNxOy:x>y)を形成しても良い。いずれにしても窒素を主成分の一とする絶縁層を形成する。この窒化シリコン層136を形成する窒化シリコン膜には、クラスタ状のシリコンを含ませておくと良い。すなわち、窒化シリコン膜に電荷保持できるような状態を作り、ノンボラタイルメモリを構成する要素とすることができる。この場合、窒化シリコン膜中にシリコンのクラスタが含まれるように成膜する。この成膜条件としては、例えば、シラン、アンモニア、水素を反応ガスとして用い、放電電力を低くし、反応圧力を高く設定する。この場合、シランとアンモニアの流量比を0.15程度とすると良い(SiH/NH=0.15)。また、反応ガスに窒素を加えても良い。
また、電荷保持機能を持たせるために、プラズマ酸化層134上に分散された導電性粒子または半導体粒子(以下、「分散粒子」と示す。)を形成しても良い。分散粒子の作製方法としては、スパッタリング法、プラズマCVD法、減圧CVD法、蒸着法、液滴吐出法などの公知の手法を用いることができる。分散粒子の大きさは、0.1nmから10nm、好ましくは2nmから5nmである。半導体粒子の材料としては、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金などを用いることができる。また、分散粒子としてシリコン微結晶を用いることもできる。また、酸素雰囲気下または窒素雰囲気下でプラズマ処理を行うことにより、分散微粒子の表面を酸化または窒化してもよい。なお、分散微粒子の他にも導電層を設けることも可能である。
図8(C)は、ゲート絶縁層を形成するための第3の工程を示している。窒化シリコン層136に対して酸化雰囲気中でプラズマ処理を行う。このプラズマ処理により、窒化シリコン層136中の窒素が酸素と置き換わり、プラズマ酸化層138が形成される。また、窒化シリコン層136中に含まれるクラスタ状のシリコンも酸化される。プラズマ処理により形成されるプラズマ酸化層138としての酸化シリコン膜は2nmから10nmの厚さで形成される。
図9(A)は、ロジック部の窒化シリコン層136を選択的に酸化する工程である。具体的には、ロジック部の窒化シリコン膜に対して酸化雰囲気中でプラズマ処理を行い酸化する。この場合、半導体層106aがある領域はマスク140を形成してプラズマに曝されないようにする。このプラズマ処理により、半導体層106b及び半導体層106cがある領域の窒化シリコン膜は、膜中の窒素が酸素に置き換えられて、絶縁層としての酸化シリコン層142が形成される。
このような工程を実現するためのプラズマ処理装置の構成を図1を参照して説明する。第1の処理室302は、高密度プラズマ処理を行う処理室であり、その内部構成は図2と同様なものとする。第1の処理室302では半導体層の窒化処理を行う。第2の処理室303は、下地絶縁層102を堆積する部屋とする。この場合、第2の処理室303内の構成は、図3に示す構成となる。第3の処理室304は、高密度プラズマ処理を行う処理室であり、その内部構成は図2と同様なものとする。第3の処理室304では窒化シリコン膜の酸化処理を行う。第4の処理室305は、高密度プラズマ処理を行う処理室として用意しておいても良い。いずれにしても、このようなプラズマ処理装置で、清浄な半導体層の表面にゲート絶縁層となる絶縁層の形成からゲート電極を形成する導電層の形成までを、大気に触れさせることなく連続して行うことができる。
図9(B)は、ゲート電極を形成する工程である。図9(A)におけるマスク140を除去し、半導体層106a、半導体層106b、半導体層106cの上方にゲート電極144、146、148を形成する。ゲート電極144、146、148は、第1の導電層144a、146a、148aと、第2の導電層144b、146b、148bとの積層構造で設ける場合を例示している。第1の導電層144a、146a、148aとしては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)などの金属又は当該金属の窒化物を用いると好ましい。金属窒化物としては、例えば、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデンなどがある。第2の導電層144b、146b、148bの密着性を高め、酸化を防ぐからである。また、第2の導電層144b、146b、148bは、代表的には、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)などから選択される金属、若しくはこれらの金属を主成分とする合金材料若しくは化合物材料で形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
図9(B)では、それぞれの半導体層に一導電型又はそれとは逆の導電型を付与する不純物を導入している。半導体層106aに対しては、ゲート電極144をマスクとしてn型を付与する不純物元素を導入する。半導体層106bに対してはゲート電極146をマスクとしてp型を付与する不純物元素を導入する。半導体層106cに対してはゲート電極148をマスクとしてn型を付与する不純物元素を導入する。半導体層に不純物の導入は、一導電型又はそれとは逆の導電型を付与する不純物元素若しくはそれを含むイオン種を電界で加速して注入する方法で行う。注入するイオン種について質量分離するか否かは、どちらを選択しても良い。このようにして各半導体層に形成された不純物領域は、ソース及びドレイン領域を形成する。この場合、当該不純物領域内に濃度差をつけて、低濃度ドレイン領域を形成しても良い。
図9(C)は、層間絶縁層及び配線を形成する工程である。ゲート電極144、146、148を覆って層間絶縁層114を形成し、半導体層106a、半導体層106b、半導体層106cのソースまたはドレイン領域と電気的に接続するように層間絶縁層114上に配線116を形成する。このようにして、半導体層106a、半導体層106b、半導体層106cにおいて、ゲート電極144、146、148と重なる領域をチャネル領域として利用するトランジスタが得られる。
電荷蓄積層として機能する窒化シリコン層136を半導体層106aとゲート電極144の間に有するトランジスタ152は、不揮発性メモリ素子として動作させることができる。すなわち、電荷保持機能を持った窒化シリコン膜をゲート絶縁層に含んでいる。また、ロジック部に形成されるトランジスタ154、156は、プラズマ処理により形成されたプラズマ酸化層134で半導体層106b及び半導体層106cと界面を形成することにより、界面準位密度が低減するので、しきい値電圧などの特性ばらつきが抑えられている。
以上のように、マイクロ波で励起され、低電子温度で高電子密度のプラズマで生成されるラジカルを用い、酸化若しくは窒化処理をすることにより、従来必要であった成膜工程を省略することができると共に、特に異種材料で成る層の積層界面を良好な状態とすることができる。また、機能の異なる絶縁層を同一基板上に形成することができる。
(実施の形態6)
実施の形態5において、図9(A)で示す窒化シリコン層136を選択的に酸化する工程は、他の工程に置き換えることができる。図10(A)において、メモリ部に形成されているプラズマ酸化層138の上面にに導電層150を形成する。そして、図10(B)で示すように、半導体層106a上の導電層150を残して、他はエッチングした後、酸素若しくは酸化物気体を導入してプラズマ処理を行う。この場合、導電層150がマスクとなるので、それに覆われていない窒化シリコン層136を酸化することができる。導電層150も酸化される可能性があるが、酸化されても導電性を失わないタンタル、チタン、モリブデンなどを用いておけば良い。その後、図10(C)で示すように、導電層150を除去せずにそのまま第1の導電層及び第2の導電層を積層しゲート電極を形成すれば良い。このため、記憶素子部に形成されるパターニングされた導電層は3層構造になっている。
(実施の形態7)
本実施の形態は、ショートチャネル効果の発生しないレベルでのトランジスタの微細化を行う場合であって、nチャネル型トランジスタにはゲート電極とオーバーラップする低濃度ドレイン(LDD)領域を有せしめる工程について、図11を参照して説明する。
まず、実施の形態2と同様にして、基板101に、下地絶縁層102として窒化シリコン膜、及びプラズマ酸化層104として酸化シリコン膜を形成し、下地膜とする。さらに半導体層106a、106bを形成する。
半導体層106a、106bの表面に対して、実施の形態5と同様に、高密度プラズマ処理を行いプラズマ酸化層134を1nmから10nmの厚さで形成する。このプラズマ酸化層134は、電界効果トランジスタのゲート絶縁層として用いる。また、プラズマ酸化層134に重ねて、プラズマCVD法やスパッタリング法などの成膜技術を使って、酸化シリコン膜や窒化シリコン膜などの絶縁層を堆積しても良い。
ゲート電極を形成する導電層は、単層若しくは複数の導電層を組み合わせて形成する。図11(A)において、第1導電層158としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)などの金属でも良いが、好ましくは当該金属から選ばれた窒化物を用いる。第1導電層158は30nmから50nmの厚さで形成する第1導電層158として、金属窒化物を用いると、その下層側に位置するプラズマ酸化層134と良好な接触を形成することができる。すなわち、密着性良く第1導電層158を形成することができる。金属窒化物としては、例えば、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデンなどがある。第2導電層160は、代表的には、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)などから選択される金属、若しくはこれらの金属を主成分とする合金材料若しくは化合物材料で形成することができる。第2導電層160は300nmから600nmの厚さで形成する。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
次いで、第1導電層158と第2導電層160をエッチング加工するためのマスクパターンを形成する。マスクパターンはフォトリソグラフィー工程によって形成する。マスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成する。図11(A)では、マスクパターンの断面形状において、(チャネル長方向において)中央部が厚く両端部が薄くなるように意図的に膜厚を異ならせたマスクパターン162と、膜厚を意図的に異ならせていないマスクパターン164、166を形成した状態を示している。
すなわち、図11(A)において、このフォトリソグラフィー工程において用いるフォトマスクまたはレチクル10は、レジストを感光させるに十分な光を透過する基板に、露光光を遮断するパターン11と、感光及び非感光の途中の状態を与えるレベル(グレーレベル)の露光を行うことのできるハーフトーンパターン12を含んでいる。具体的には、その領域はスリット(グリッドともいう)での回折格子を用いて実質的に透過光を減衰させ、又は実質的な透過光量を減らすもの(例えば、MoSi系の薄膜)で形成される。また、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後にレジストの形状が変化する温度(例えば、約200℃以上)のベークを行ってマスクパターンを変形させてもよい。
マスクパターン162、164の形状は、それを使って第1導電層158及び第2導電層160をエッチング加工するときに、その形状を反映させることができる。例えば、マスクパターン162のような形状は、エッチング加工後の第1の導電層及び第2の導電層の形状に反映させることができる。これは、エッチング加工において、マスクパターンも幾分か蝕刻されるからである。このような作用を有効に利用すると、1回のフォトリソグラフィー工程(1回の露光)で、断面形状の異なる複数のパターンを同時に形成することができる。図11(A)において、マスクパターン162はnチャネル型トランジスタのゲート電極を、マスクパターン164はpチャネル型トランジスタのゲート電極を、マスクパターン166はゲート電極と接続し同時に形成されるゲート配線を形成するものである。
一例として、第1導電層158として窒化タンタル膜を形成し、第2導電層160としてタングステン膜を形成した場合を例示する。第2導電層160であるタングステン膜に対するドライエッチングのエッチングガスとしては、CF、SF、Cl、Oを用いる。エッチング速度の向上にはECR(Electron Cyclotron Resonance)やICP(Inductively Coupled Plasma)などの高密度プラズマ源を用いたドライエッチング装置を用いても良い。また、マスクパターン162、164に基づく加工形状において、端部もしくは側壁部をテーパー形状に加工するためには、基板側に負のバイアス電圧を印加する。次いで、エッチングガスをCF、Clに切り替えて第1の導電層158である窒化タンタル膜のエッチングを行う。
そして、エッチングガスに、BCl、Cl、Oを用いて、第1導電層158をマスクパターンに基づいて選択的にエッチングする。レジストで形成したマスクパターン162、164は電界で加速されたイオンによりスパッタされ、さらにサイズが縮小されることとなる。ここでのエッチングにおいて、基板側に印加するバイアス電圧は低くして第1の導電層は残存せしめるようにする。第2の導電層の端部は第1の導電層よりも内側に後退する。
こうして図11(B)で示すように、nチャネル型トランジスタを形成する半導体層106a上に第1導電層158a、第2導電層160aからなる第1の導電積層パターンが形成される。端部における第1の導電層の突出部は、以降の工程で自己整合的に形成される低濃度ドレイン(LDD)領域の構成に反映される。この場合、当該突出部の寸法は、nチャネル型トランジスタの駆動条件などを考慮して自由に設定することができる。また、pチャネル型トランジスタを形成する半導体層106b上には、第1導電層158b、第2導電層160bからなる第2の導電積層パターンが形成される。このパターンは第1導電層158bを突出させた形状とはなっていない。第1導電層158c、第2導電層160cで形成される配線パターンも同様である。
図11(C)は、半導体層の一導電型若しくはそれとは逆の導電型の不純物領域を形成した状態を示している。nチャネル型トランジスタを形成する半導体層106aにソース及びドレインを形成するn型不純物領域168、低濃度ドレイン領域170を形成している。低濃度ドレイン領域170は、第2導電層160aをマスクとしてn型を付与する不純物(例えば、リン)を注入する。ソース及びドレインを形成するn型不純物領域168は、第1導電層158a、第2導電層160aをマスクとしてn型を付与する不純物を注入する。従って、低濃度ドレイン領域170は、半導体層106aの第1導電層158aと重なる領域に形成される。すなわち、ゲート電極とオーバーラップする低濃度不純物領域が形成される。また、pチャネル型トランジスタを形成する半導体層106bには、ソース及びドレインを形成するp型不純物領域172が形成されている。
その後、図11(D)に示すように、パッシベーション層112、層間絶縁層114、配線116を形成しても良い。
このように、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることで、トランジスタの駆動条件などを考慮して、ゲート電極や低濃度ドレインの構成を自由に設計して製造することができる。すなわち、同一基板上に駆動電圧やその極性など駆動条件の異なるトランジスタを、その動作特性に応じて作り込むことができる。また、ゲート電極と、それと同層で形成する配線の断面形状を異ならせることができるので、配線密度を高めることができる。
(実施の形態8)
複数の画素と、当該複数の画素に信号を入力するドライバ回路と、画像信号処理や複雑な演算処理、プログラムに基づくデータ処理及びデータの記憶などを行う論理回路とを同一絶縁表面上に作製する方法について図面を参照して説明する。
画素の作製方法の一例として、図12(A)に示す構成の画素の作製方法を示す。図12(A)において、画素は、ゲート電極210(ゲート配線)と信号線224との交差部に配置され、スイッチングトランジスタ234と駆動トランジスタ236と容量素子238と発光素子240とを有する。また、画素には、電源線228から電源が供給されている。スイッチングトランジスタ234のソース及びドレインの一方は信号線224に接続され、他方は駆動トランジスタ236のゲート及び容量素子238の一対の電極のうち一方に接続されている。容量素子238の一対の電極のうち他方と、駆動トランジスタ236のソース及びドレインの一方とは、電源線228に接続されている。駆動トランジスタ236のソース及びドレインの他方は、発光素子240に接続されている。スイッチングトランジスタ234としてNチャネル型のトランジスタを用い、駆動トランジスタ236としてPチャネル型のトランジスタを用いる例を示す。発光素子240は、一対の電極を有し、当該一対の電極の間に電流が流れることによって発光する。本実施の形態では、発光素子240の一対の電極のうち駆動トランジスタ236に接続された側の画素電極232までの作製方法を説明する。
また、論理回路を構成する素子の作製方法として、CMOS(nチャネル型トランジスタ200及びpチャネル型トランジスタ202)の作製方法を代表で示す。ドライバが有する素子の作製方法として、CMOS(nチャネル型トランジスタ204及びpチャネル型トランジスタ206)の作製方法を代表で示す。
論理回路及びドライバ回路の作製工程を図13乃至図16で示し、画素の作製工程を図17乃至図20で示す。なお、論理回路及びドライバ回路が形成される基板と画素が形成される基板とは同じであって、図13乃至図16と図17乃至図20とにおいて同じ符号と用いて示す。また、図13乃至図16と図17乃至図20とにおいて、同時に形成される部分は同じ符号を用いて示す。
基板101上に下地絶縁層102を形成する。下地絶縁層102上に、非晶質半導体層を形成し、その後非晶質半導体層を結晶化させ、半導体層106を形成する(図13(A)、図17(A))。非晶質半導体層の結晶化には、レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法などを用いることができる。
熱処理を伴った結晶化法と、連続発振レーザ若しくは10MHz以上の周波数で発振するパルスレーザビームを照射する結晶化法とを組み合わせても良い。連続発振レーザ若しくは10MHz以上の周波数で発振するパルスレーザビームを照射することで、結晶化された半導体層の表面を平坦なものとすることができる。それにより、結晶性半導体層上に形成される絶縁層(ゲート絶縁層)を薄膜化することも可能であり、また、ゲート絶縁層の耐圧を向上させることに寄与することができる。
基板101としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラス、アルミノシリケートガラスなどのガラス基板、石英基板、セラミック基板などを用いることができる。また、半導体基板の表面に絶縁層を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板を用いても良い。基板の表面を、CMP法などの研磨により平坦化しておいても良い。また、ガラス基板、石英基板や、半導体基板を研磨して薄くした基板を用いてもよい。
下地絶縁層102としては、酸化シリコンや、窒化シリコンまたは窒化酸化シリコンなどの絶縁層を用いることができる。下地絶縁層102によって、基板101に含まれるNaなどのアルカリ金属やアルカリ土類金属がトランジスタの活性層となる半導体層に拡散し、トランジスタの特性に悪影響をおよぼすのを防ぐことができる。下地絶縁層102は、単層の構造でもよいし2層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地絶縁層102を必ずしも設ける必要はない。
高密度プラズマによって基板101の表面を直接処理してもよい。高密度プラズマは、マイクロ波、例えば2.45GHzを使うことによって生成される。なお、高密度プラズマとしては電子密度が1×1011/cmから5×1013/cmで電子温度が2eV以下、イオンエネルギーが5eV以下であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。窒化性雰囲気、例えば、窒素(N)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、または窒素と水素(H)と希ガス雰囲気下、またはアンモニア(NH)と希ガス雰囲気下において、上記高密度プラズマ処理を行うことによって、基板101表面を窒化することができる。基板101としてガラスや石英、シリコンウエハなどを用いた場合、基板101の表面に形成された窒化物層は窒化シリコンを主成分とするので、基板101側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化シリコン膜または酸窒化シリコン膜をプラズマCVD法で形成して下地絶縁層102としても良い。
また、酸化シリコンや酸窒化シリコンなどからなる下地絶縁層102の表面に対し同様な高密度プラズマ処理を行うことにより、その表面及び表面から1nmから10nmの深さを窒化処理をすることができる。例えば、下地絶縁層102として窒化酸化シリコン(SiNxOy)(x>y)を形成した後、当該窒化酸化シリコン膜に窒素を含む雰囲気中でプラズマ処理を行うことにより、当該窒化酸化シリコン膜の表面を窒化し、その後当該窒化酸化シリコン膜上に酸化窒化シリコン(SiOxNy)(x>y)を形成する積層する構造とする。一般的に、CVD法やスパッタ法により形成した窒化酸化シリコン膜は、膜の内部に欠陥を有し膜質が十分でないため、窒素雰囲気中で高密度プラズマ処理を行い窒化することによって、当該窒化酸化シリコン膜の表面を改質しより緻密な膜を形成することができる。その結果、基板101からその上に形成する半導体素子への不純物元素の混入をより防止することができる。
次に、半導体層106に対してp型の導電型を付与する不純物元素をドーピングする。ここでは、不純物元素としてホウ素(B)をドーピングする(図13(B)、図17(B))。このドーピングは、トランジスタのチャネル形成領域となる部分に対して行われ、トランジスタのしきい値を制御するためのものである。
次に、半導体層106を選択的にエッチングして、半導体層106a、半導体層106b、半導体層106c、半導体層106d(図13(C))、半導体層106a、半導体層106b、半導体層106cを形成する(図17(C))。図13(C)の半導体層106aおよび半導体層106bは論理回路に用いるものであり、図13(C)の半導体層106cおよび半導体層106dはドライバ回路に用いるものであり、図17(C)の半導体層106a、半導体層106b及び半導体層106cは画素に用いるものである。
次に、半導体層106a、半導体層106b、半導体層106c、半導体層106dに対してプラズマ処理を行い酸化または窒化させることによって、当該半導体層の表面にプラズマ酸化層134を形成する(図14(A)、図18(A))。ここでは、酸素を含む雰囲気中でプラズマ処理を行い、半導体層106a、半導体層106b、半導体層106c、半導体層106dを酸化することによってプラズマ酸化層134を形成する。プラズマ酸化層134は、酸化シリコン(SiOx)または酸化窒化シリコン(SiOxNy)(x>y)であることが好ましい。この反応は、固相反応であるため、プラズマ酸化層134と半導体層との界面準位密度はきわめて低くすることができる。また、一般的に、CVD法やスパッタ法により形成した酸化シリコン膜または酸化窒化シリコン膜は、膜の内部に欠陥を含んでいるため膜質が十分でない。これに対して、酸素雰囲気下で高密度プラズマ処理を行い半導体層表面を酸化した絶縁層は、CVD法やスパッタ法などにより形成した絶縁層より緻密とすることができる。また、半導体層の上方にCVD法やスパッタ法などを用いて設けられた絶縁層を介して導電層を設ける場合、半導体層の端部において絶縁層の段切れなどによる被覆不良が生じ半導体層と導電層間でショートなどが発生する恐れがある。しかし、あらかじめ半導体層の表面にプラズマ処理を用いて酸化または窒化することによって、半導体層の端部における絶縁層の被覆不良を防止することができる。更に、このような、高密度プラズマ処理は、半導体層(結晶性シリコン、或いは多結晶シリコン)を直接酸化(若しくは窒化)するため、理想的には、形成される絶縁層の厚さのばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁層を形成することができる。
nチャネル型トランジスタ200及びpチャネル型トランジスタ202のゲート絶縁層は、高密度プラズマ処理によって形成されるプラズマ酸化層134のみを用いる。一方、nチャネル型トランジスタ204、pチャネル型トランジスタ206、スイッチングトランジスタ234及び駆動トランジスタ236のゲート絶縁層は、高密度プラズマ処理によって形成されるプラズマ酸化層134に、プラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁層178を堆積したものを用いる。いずれにしても、高密度プラズマで形成したプラズマ酸化層134をゲート絶縁層の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。更に、容量素子238は、誘電体層として高密度プラズマ処理によって形成されるプラズマ酸化層134を利用する。プラズマ酸化層134は1nmから15nm、好ましくは5nmから10nmの厚さで形成され緻密な膜であるので、大きな電荷容量を持つ容量素子238を形成することができる。
また、半導体層に対し、連続発振レーザ若しくは10MHz以上の周波数で発振するパルスレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体層は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネルが形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることができる。
次に、プラズマ酸化層134及び下地絶縁層102を覆うように、第1導電層158と第2導電層160を成膜する(図14(B)、図18(B))。第1導電層158としては、窒化タンタルを用い、第2導電層160としてタングステンを用いることができる。また、第1導電層158や第2導電層160の材料はこれに限定されるものではなく、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)などから選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
第1導電層158及び第2導電層160をエッチングし、第1導電層158aと第2導電層160aとでなるゲート電極174と、第1導電層158bと第2導電層160bとでなるゲート電極176と、第1導電層158d及び第2導電層160dでなる容量電極208とを形成する(図14(C)、図18(C))。また、これらの導電層を形成すると同時に、ゲート電極210を形成することができる。
これらの導電層は、回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節する。こうして、現像されたレジストマスクにおいて、レジストマスクが厚い部分と、厚い部分より薄い部分と、開口部分とを形成することができる。回折格子パターンを用いる方法では、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストマスクを形成する。現像後に約200℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。当該レジストマスクを用いて、第1導電層158及び第2導電層160をエッチングすることによって、ゲート電極174とゲート電極176と容量電極208とを形成することができる。こうして、第1の導電層のみが形成される領域と、第1の導電層と第2の導電層が積層されている領域とを1枚のフォトマスクで連続して形成することができる。
すなわち、駆動電圧が5V以下、好ましくは3V未満で動作するトランジスタにあっては、ゲート絶縁層の厚さを10nmから15nm程度とする。そして、チャネル長が0.2μmから1μmのnチャネル型のトランジスタに低濃度ドレインを設けるために第1導電層158aの幅(チャネル長方向の幅)を、第2導電層160aの幅よりも広くなるように形成する。第2導電層160aから第1導電層158aが突出する領域は、後の工程で自己整合的に低濃度ドレインを形成するために、ドレイン側の一方に設けられていれば良い。その突出幅は、0.1μmから0.5μmとすれば良い。
次いで、ゲート電極174、ゲート電極176及び容量電極208上に、プラズマ酸化層134及び下地絶縁層102を覆うように、絶縁層178を形成する。絶縁層178を覆うように第3導電層180を形成する。第3導電層180を覆うように第4導電層182を形成する(図15(A)、図19(A))。
絶縁層178としては、CVD法(プラズマCVD法や熱CVD法)で堆積した酸化シリコン(SiO)膜や窒化シリコン(SiNx)膜や窒化酸化シリコン(SiNxOy、x>y)膜を用いることができる。
第3導電層180としては、窒化タンタルを用い、第4導電層182としてタングステンを用いることができる。また、第3導電層180や第4導電層182の材料はこれに限定されるものではなく、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)などから選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
第3導電層180及び第4導電層182をエッチングし、第3導電層180aと第4導電層182aとでなるゲート電極184と、第3導電層180bと第4導電層182bとでなるゲート電極186と、第3導電層180c及び第4導電層182cでなるゲート電極210と、第3導電層180d及び第4導電層182dでなるゲート電極212とを形成する(図15(B)、図19(B))。
これらの導電層は、回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節する。こうして、現像されたレジストマスクにおいて、レジストマスクが厚い部分と、開口部分と、前記厚い部分より薄い部分とを形成することができる。回折格子パターンを用いる方法では、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストマスクを形成する。現像後に約200℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。当該レジストマスクを用いて、第3の導電層及び第4の導電層をエッチングすることによって、ゲート電極184とゲート電極186とゲート電極210とゲート電極212とを形成することができる。こうして、第3の導電層のみが形成される領域と、第3の導電層と第4の導電層が積層されている領域とを1枚のフォトマスクで連続して形成することができる。
次に、半導体層106b、半導体層106d(図15(C))及び半導体層106b、半導体層106c(図19(C))を覆うマスク188を形成する。ゲート電極174、ゲート電極184、ゲート電極210をマスクとして、半導体層106a、半導体層106c及び半導体層106aにn型を付与する不純物元素(ここではリン(P)の例を示す)を導入する。第1の導電層と第2の導電層との両方が形成されている部分には、n型を付与する不純物元素はほとんど添加されない。第1の導電層も第2の導電層も形成されていない部分には、n型を付与する不純物元素が添加された領域(以下、不純物領域という)が形成される。第1の導電層が形成され且つ第2の導電層が形成されていない部分には、第1の導電層を介してn型を付与する不純物元素が添加されるため、前記不純物領域と比較して低濃度にn型を付与する不純物元素が添加された領域(以下、低濃度ドレイン領域、LDD領域という)が形成される。第1の導電層の膜厚は第2の導電層の膜厚よりも薄く形成されている。第1の導電層の厚さは、10kVから100kVの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。第3の導電層と第4の導電層との両方が形成されている部分には、n型を付与する不純物元素はほとんど添加されない。第3の導電層も第4の導電層も形成されていない部分には、n型を付与する不純物元素が添加された領域(以下、不純物領域という)が形成される。第3の導電層が形成され且つ第4の導電層が形成されていない部分には、第3の導電層を介してn型を付与する不純物元素が添加されるため、前記不純物領域と比較して低濃度にn型を付与する不純物元素が添加された領域(以下、低濃度不純物領域、LDD領域という)が形成される。第3の導電層の膜厚は第4の導電層の膜厚よりも薄く形成されている。第3の導電層の厚さは、10kVから100kVの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。
こうして、半導体層106aにおいて、n型不純物領域190aと、低濃度不純物領域192が形成される(図15(C))。半導体層106cにおいて、n型不純物領域190bと、低濃度不純物領域194とが形成される(図15(C))。半導体層106aにおいて、n型不純物領域214と、低濃度不純物領域216が形成される(図19(C))。低濃度不純物領域は第1導電層と重なるように形成され、ゲート電極とオーバーラップするLDD領域を形成している。本実施の形態の作製方法によって、ゲート電極とオーバーラップするLDD領域を自己整合的に形成することができる。
すなわち、駆動電圧が5V以下、好ましくは3V未満で動作させるドライバ回路のnチャネル型のトランジスタにあっては、ゲート絶縁層の厚さが10nmから120nm、好ましくは10nmから90nmであり、チャネル長が0.2μmから5μm、好ましくは0.52μmから3μmであり、低濃度ドレイン領域はドレイン側の一方にあれば良い。一方、画素のnチャネル型トランジスタにあっては、ソース及びドレインの極性が反転する場合があるので、ゲート電極の両側に低濃度ドレインが自己整合的に形成されるように、第3導電層180cと第4導電層182cをエッチング加工する。この場合、上述の回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることで、それぞれのトランジスタにおけるゲート電極の断面形状を異ならせて製造することができる。また、ゲート電極と同じ層で接続する配線(ゲート配線)は、第1の導電層を庇状に加工する必要がないが、そのような形状も、回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いれば、一度に露光することができる。
次に、マスク188を除去した後、半導体層106a、半導体層106c及び半導体層106aを覆うマスク196を形成する。ゲート電極176、ゲート電極186、ゲート電極212、容量電極208をマスクとして、半導体層106b、半導体層106d(図15(D))、半導体層106b及び半導体層106c(図19(D))にp型を付与する不純物元素(ここではボロン(B)の例を示す)を導入する。第1の導電層と第2の導電層との両方共が形成されている部分には、p型を付与する不純物元素はほとんど添加されない。第1の導電層も第2の導電層も形成されていない部分には、p型を付与する不純物元素が添加された領域(不純物領域)が形成される。第3の導電層と第4の導電層との両方共が形成されている部分には、p型を付与する不純物元素はほとんど添加されない。第3の導電層も第4の導電層も形成されていない部分には、p型を付与する不純物元素が添加された領域(不純物領域)が形成される。第3の導電層が形成され且つ第4の導電層が形成されていない部分には、第3の導電層を介してp型を付与する不純物元素が添加されるため、前記不純物領域と比較して低濃度にp型を付与する不純物元素が添加された領域(低濃度不純物領域、LDD領域)が形成される。第3の導電層の膜厚は第4の導電層の膜厚よりも薄く形成されている。第3の導電層の厚さは、10kVから100kVの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。
こうして、半導体層106bにおいて、p型不純物領域198aが形成される(図15(D))。半導体層106dにおいて、p型不純物領域198bが形成される(図15(D))。半導体層106bにおいて、p型不純物領域218が形成される(図19(D))。半導体層106cにおいて、p型不純物領域220と低濃度不純物領域222とが形成される(図19(D))。
次いで、ゲート電極184、ゲート電極186、ゲート電極210、ゲート電極212、または絶縁層178を覆うように、層間絶縁層114を形成する(図16(A)、図20(A))。
層間絶縁層114としては、無機絶縁層や有機絶縁層の単層または積層構造を用いることができる。無機絶縁層としては、CVD法により形成された酸化シリコン膜や、SOG(Spin On Glass)法により塗布された酸化シリコン膜などを用いることができ、有機絶縁層としてはポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂などの膜を用いることができる。
層間絶縁層114として、シリコン(Si)と酸素(O)との結合で骨格構造が構成される材料を用いることもできる。この材料の置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。
次いで、層間絶縁層114に不純物領域に達するコンタクトホールを形成する。当該コンタクトホール上に導電層を形成し、当該導電層をパターニングすることによって、配線116、信号線224、配線226、電源線228、配線230を形成する。更に、配線230と接するように、画素電極232を形成する(図16(B)、図20(B))。
配線116、信号線224、配線226、電源線228、配線230としては、銅(Cu)、アルミニウム(Al)や銀(Ag)や金(Au)、クロム(Cr)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、タングステン(W)、ニッケル(Ni)、炭素(C)などの金属、金属化合物を1つまたは複数有する導電材料を用いることができる。
画素電極232としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物なども用いることができる。
以上のとおり、nチャネル型トランジスタ200、pチャネル型トランジスタ202、nチャネル型トランジスタ204、pチャネル型トランジスタ206、スイッチングトランジスタ234、駆動トランジスタ236、容量素子238を形成することができる。
図12(A)に示した構成の画素の上面図が図12(B)である。図12(B)において、d〜d’、e〜e’及びf〜f’の断面図が図20(B)に相当する。
半導体層106a、半導体層106b、半導体層106c、半導体層106d、第1の導電層(第1導電層158aなど)、第2の導電層(第2導電層160aなど)、第3の導電層(第3導電層180aなど)、第4の導電層(第4導電層182aなど)、配線116、画素電極232と同時にパターニングされ形成される配線は、L字形に折れ曲がった各コーナー部であって直角三角形の一辺が10μm以下、または、配線の線幅の1/2以下で、線幅の1/5以上の長さに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直 な2つの第1直線と、これら2つの第1直線と約45度の角度をなす一つの第2直線と、で形成される直角 2等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに2つの鈍 角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第1直線と第2直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角2等辺三角形の互いに等しい2辺の長さは、配線幅の1/5以上1/2以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。凸部のコーナー部に丸みをおびさせることによって、プラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。凹部のコーナー部に丸みをおびさせることによって、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
本実施の形態に示した作製方法によって、ドライバ回路のCMOS(nチャネル型トランジスタ204及びpチャネル型トランジスタ206)よりも、論理回路のCMOS(nチャネル型トランジスタ200及びpチャネル型トランジスタ202)のゲート絶縁層の膜厚を薄くすることができる。一般に、論理回路は画素のドライバ回路に対して扱う信号の電圧振幅が小さい。本実施の形態の作製方法によって、電圧振幅の小さい信号が入力されるトランジスタのゲート絶縁層を薄くすることができるので、複数の回路を同一絶縁表面上に一体形成する構成において、各回路の要求する特性に対応して素子を作り分けることができる。
また、本実施の形態に示した作製方法によって、論理回路のCMOSのpチャネル型トランジスタ202には、低濃度不純物領域(LDD領域)を設けていない。論理回路のCMOSのnチャネル型トランジスタ200、ドライバ回路のCMOSのnチャネル型のnチャネル型トランジスタ204、及び画素のnチャネル型のスイッチングトランジスタ234には、チャネル長方向(キャリアの流れる方向)において、ゲート電極の両側もしくは片側のみに設けられるサイドウォールに重なる低濃度不純物領域(LDD領域)を設けることができる。ホットエレクトロン劣化等が特に顕著となるnチャネル型のトランジスタにのみ、当該劣化を抑制するLDD領域を設けることができるので、複数の回路を同一絶縁表面上に一体形成する構成において、各回路の要求する特性に対応して素子を作り分けることができる。
容量素子238の誘電層の膜厚を薄くすることができる。また、容量素子238において、第1導電層158dを介して導電型を付与する不純物元素を添加し、第1導電層158dと重なる半導体層106cの一部を低抵抗化することができる。そのため、第1導電層158dと重なる半導体層106cの一部を容量素子238の一対の電極のうち一方の電極として機能させる上で好ましい。更に、第2導電層160dを補助的な電極として利用することにより、第1導電層158dは、その膜厚が薄くても電極として十分に機能させることができる。
以上のとおり、画素と画素を駆動するドライバ回路と論理回路とを同一の絶縁表面上に形成する作製方法において、各回路に適した構成の素子を作製することができる。こうして、より高性能で且つ信頼性の高い装置が得られる。
すなわち、ゲート絶縁層の厚さが10nmから120nm、好ましくは10nmから90nmであり、チャネル長が0.2μmから5μm、好ましくは0.52μmから3μmであり、ショートチャネル効果の発生しないレベルでの電界効果型トランジスタの微細化を行う場合であって、nチャネル型トランジスタにはゲート電極とオーバーラップする低濃度ドレイン(LDD)を設けるときに、駆動電圧に応じて、そのオーバーラップの割合を自由に設計することができる。駆動電圧が1.5Vから6V、好ましくは3Vから5Vで動作させるシフトレジスタ及び/又は論理回路は、0.2μmから1μmの長さで、ゲート電極とオーバーラップする低濃度ドレイン領域を有するようにできる。これらより高い電圧で、かつ、20V以下、代表的には、8Vから18Vで動作するトランジスタは、1μmから5μmのゲート電極とオーバーラップする低濃度ドレイン領域を有せしめることができる。
また、配線のレイアウトにおいては、ゲート電極の形状に制約されずに独立して設計することができる。それにより、画素部とドライバ回路(さらに論理回路)を同一基板状に形成する場合において、それぞれの回路ブロック毎にデザインルールを異ならせて製造することができる。それにより、画素部以外の領域(ドライバ回路や引き回し配線などを含む領域)の面積を縮小することができ、表示用パネルの狭額縁化を図ることができる。
本実施の形態は、エレクトロルミネセンス素子を用いた表示装置(EL表示装置)や液晶の電気光学的作用を利用した液晶表示装置に適用することができる。
(実施の形態9)
本実施の形態は、本発明に係るデジタルカメラ、コンピュータ、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)、テレビジョン装置、携帯電話機ついて、図21と図22を参照して説明する。
図21(A)はデジタルカメラであり、本体412、表示部414、撮像部、操作キー416、シャッター418等を含む。なお、図21(A)は表示部414側からの図であり、撮像部は示していない。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラを実現できる。
図21(B)はコンピュータであり、本体420、筐体411、表示部424、キーボード426、外部接続ポート428、ポインティングマウス430等を含む。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高いコンピュータを実現することができる。
図21(C)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体432、筐体434、表示部A436、表示部B438、記録媒体読込部440(DVD等)、操作キー442、スピーカー部444等を含む。表示部A436は主として画像情報を表示し、表示部B438は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。
また、図21(D)はテレビジョン装置であり、筐体446、支持台448、表示部450、スピーカ452、ビデオ入力端子454などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成したトランジスタをその表示部450および駆動回路に用いることにより作製される。具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高い表示装置、特に22インチから50インチの大画面を有する大型の表示装置を実現することができる。
図22で示す携帯電話機は、操作スイッチ類404、マイクロフォン405などが備えられた本体(A)401と、表示パネル(A)408、表示パネル(B)409、スピーカ406などが備えられた本体(B)402とが、蝶番410で開閉可能に連結されている。表示パネル(A)408と表示パネル(B)409は、回路基板407と共に本体(B)402の筐体403の中に収納される。表示パネル(A)408及び表示パネル(B)409の画素部は筐体403に形成された開口窓から視認できるように配置される。
表示パネル(A)408と表示パネル(B)409は、その携帯電話機400の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル(A)408を主画面とし、表示パネル(B)409を副画面として組み合わせることができる。
本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。
本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番410の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類404、表示パネル(A)408、表示パネル(B)409を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。
以上の様に、本発明を実施する、即ち実施の形態1乃至8のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。
半導体装置の製造に係るプラズマ処理装置の一例を示す図である。 高密度プラズマ処理を行う処理室の内部構成の一例を示す図である。 プラズマCVDによる成膜処理を行う処理室の内部構成の一例を示す図である。 実施の形態2における半導体装置の製造工程を説明する図である。 実施の形態3における半導体装置の製造工程を説明する図である。 実施の形態4における半導体装置の製造工程を説明する図である。 実施の形態5における半導体装置の製造工程を説明する図である。 実施の形態5における半導体装置の製造工程を説明する図である。 実施の形態5における半導体装置の製造工程を説明する図である。 実施の形態6における半導体装置の製造工程を説明する図である。 実施の形態7における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 実施の形態8における半導体装置の製造工程を説明する図である。 電気器具の一例を説明する図である。 電気器具の一例を説明する図である。
符号の説明
10 フォトマスクまたはレチクル
11 露光光を遮断するパターン
12 ハーフトーンパターン
101 基板
102 下地絶縁層
104 プラズマ酸化層
106 半導体層
106a 半導体層
106b 半導体層
106c 半導体層
106d 半導体層
108 ゲート絶縁層
110 ゲート電極
112 パッシベーション層
114 層間絶縁層
116 配線
118 プラズマ窒化処理層
120 プラズマ窒化層
122 金属窒化層
124 窒化シリコン層
126 プラズマ酸化層
128 酸化シリコン層
130 nチャネル型トランジスタ
132 pチャネル型トランジスタ
134 プラズマ酸化層
136 窒化シリコン層
138 プラズマ酸化層
140 マスク
142 酸化シリコン層
144 ゲート電極
144a 第1の導電層
144b 第2の導電層
146 ゲート電極
146a 第1の導電層
146b 第2の導電層
148 ゲート電極
148a 第1の導電層
148b 第2の導電層
150 導電層
152 トランジスタ
154 トランジスタ
156 トランジスタ
158 第1導電層
158a 第1導電層
158b 第1導電層
158c 第1導電層
158d 第1導電層
160 第2導電層
160a 第2導電層
160b 第2導電層
160c 第2導電層
160d 第2導電層
162 マスクパターン
164 マスクパターン
166 マスクパターン
168 n型不純物領域
170 低濃度ドレイン領域
172 p型不純物領域
174 ゲート電極
176 ゲート電極
178 絶縁層
180 第3導電層
180a 第3導電層
180b 第3導電層
180c 第3導電層
180d 第3導電層
182 第4導電層
182a 第4導電層
182b 第4導電層
182c 第4導電層
182d 第4導電層
184 ゲート電極
186 ゲート電極
188 マスク
190a n型不純物領域
190b n型不純物領域
192 低濃度不純物領域
194 低濃度不純物領域
196 マスク
198a p型不純物領域
198b p型不純物領域
200 nチャネル型トランジスタ
202 pチャネル型トランジスタ
204 nチャネル型トランジスタ
206 pチャネル型トランジスタ
208 容量電極
210 ゲート電極
212 ゲート電極
214 n型不純物領域
216 低濃度不純物領域
218 p型不純物領域
220 p型不純物領域
222 低濃度不純物領域
224 信号線
226 配線
228 電源線
230 配線
232 画素電極
234 スイッチングトランジスタ
236 駆動トランジスタ
238 容量素子
240 発光素子
301 ロードロック室
302 第1の処理室
303 第2の処理室
304 第3の処理室
305 第4の処理室
306 ロードロック室
307 共通室
308 ロボットアーム
309 ゲートバルブ
310 ゲートバルブ
311 ゲートバルブ
312 ゲートバルブ
313 ゲートバルブ
314 ゲートバルブ
315 カセット
316 カセット
317 支持台
318 ガス供給部
319 排気口
320 アンテナ
321 誘電体板
322 高周波供給部
323 温度制御部
324 高密度プラズマ
325 電極板
326 高周波電力導入部
327 ガス導入部
400 携帯電話機
401 本体(A)
402 本体(B)
403 筐体
404 操作スイッチ類
405 マイクロフォン
406 スピーカ
407 回路基板
408 表示パネル(A)
409 表示パネル(B)
410 蝶番
412 本体
414 表示部
416 操作キー
418 シャッター
420 本体
422 筐体
424 表示部
426 キーボード
428 外部接続ポート
430 ポインティングマウス
432 本体
434 筐体
436 表示部A
438 表示部B
440 記録媒体読込部
442 操作キー
444 スピーカー部
446 筐体
448 支持台
450 表示部
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  1. 半導体膜に対し、連続発振レーザ光もしくは発振周波数が10MHz以上100GHz以下のパルスレーザ光を照射して、前記半導体膜を結晶化もしくは再結晶化
    前記結晶化もしくは再結晶化された半導体膜を選択的にエッチングして島状半導体層を形成し、
    前記島状半導体層上に、シリコンリッチの窒化シリコンからなる絶縁膜を成膜し、
    前記絶縁膜に対し、電子温度が3eV以下であり電子密度が1×1011cm−3以上であるプラズマで生成された酸素ラジカルによって酸化処理を行い、
    前記酸化処理された絶縁膜上に、導電層を形成し、
    前記導電層を、回折格子パターンあるいは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルを用いた、膜厚を意図的に異ならせて形成した第1のマスクパターンおよび膜厚を意図的に異ならせず形成した第2のパターンを用いてエッチングすることを特徴とする半導体装置の作製方法。
  2. ガラス基板に対し、電子温度が3eV以下であり電子密度が1×10 11 cm −3 以上であるプラズマで生成された窒素ラジカルによって窒化処理をして、プラズマ窒化膜を形成し、
    前記ガラス基板上に、半導体膜を形成し、
    前記半導体膜に対し、連続発振レーザ光もしくは発振周波数が10MHz以上100GHz以下のパルスレーザ光を照射して、前記半導体膜を結晶化もしくは再結晶化し、
    前記結晶化もしくは再結晶化された半導体膜を選択的にエッチングして島状半導体層を形成し、
    前記島状半導体層上に、シリコンリッチの窒化シリコンからなる絶縁膜を成膜し、
    前記絶縁膜に対し、電子温度が3eV以下であり電子密度が1×10 11 cm −3 以上であるプラズマで生成された酸素ラジカルによって酸化処理を行い、
    前記酸化処理された絶縁膜上に、導電層を形成し、
    前記導電層を、回折格子パターンあるいは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルを用いた、膜厚を意図的に異ならせて形成した第1のマスクパターンおよび膜厚を意図的に異ならせず形成した第2のパターンを用いてエッチングすることを特徴とする半導体装置の作製方法。
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