JP5177962B2 - 半導体装置 - Google Patents

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Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
特に、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置）が盛んに開発されている。
アクティブマトリクス型の表示装置においては、画素部において有効画面領域を広げる開発が進められている。有効画面領域の面積を大きくするには画素部に配置されるＴＦＴ（画素ＴＦＴ）の占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。中でも、ポリシリコン膜を用いたＴＦＴは、アモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度が高いので高速動作が可能である。
表示装置に搭載されるモジュールには、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素部を制御するための駆動回路が一枚の基板上に形成される。
同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。
特に、有機発光素子（ＥＬ素子）をマトリクス状に配置した発光表示装置においては、１つの画素に役割の異なる複数のＴＦＴが必要とされている。また、液晶表示装置においても、１つの画素にスイッチング用のＴＦＴとＳＲＡＭなどの記憶素子とを形成する試みがなされている。また、同一基板上に画素部と駆動回路とを形成する場合においても、できるだけ小型化することが望まれている。
特許文献１には、ＥＬ表示装置において、マルチゲート構造（直列に接続された２つ以上のチャネル形成領域を有する半導体層を活性層とする構造）のＴＦＴを用いることが記載されている。
また、特許文献２には、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク或いはレチクルをゲート電極形成用フォトリソグラフィ工程に適用したＴＦＴ作製工程が記載されている。
また、特許文献３には、異なる導電材料からなる２層構造を有するゲート電極であって、ゲート電極の下層である第１層は、ゲート電極の第２層よりも電極幅が広く、第１層の一部を通過させて半導体層にドーピングを行うＴＦＴ作製工程が記載されている。
特開２００１−５１６２２ 特開２００２−１５１５２３ 特開２００２−２０３８６２
本発明は、動作性能および信頼性の高い回路を備えた半導体装置を提供することを課題とする。そして、半導体装置の信頼性を向上させることにより、それを備える電子機器の信頼性を向上させることを課題とする。また、半導体装置の作製工程の単純化を図り、製造コストの低減も課題とする。
また、本発明は、液晶表示装置に代表される電気光学装置、ＥＬ素子を有する発光装置、ならびに半導体装置において、今後のさらなる高精細化（画素数の増大）、小型化に伴う各表示画素ピッチの微細化、及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。そして、電気光学装置や発光装置の画質を向上させる、或いは様々な回路を集積化して小型化を図ることにより、それを備える電子機器の品質を向上させることを課題とする。
本発明は、オフ電流値が低く、且つ、ホットキャリア注入による劣化を抑制する新規なマルチゲート構造のＴＦＴを提供する。なお、オフ電流値とは、トランジスタをスイッチング素子とした場合、非選択時（オフ状態時）に電荷がもれてしまいトランジスタを通じて流れる電流の値のことである。
具体的には、二つのチャネル形成領域を有するダブルゲート型のトランジスタの場合、トランジスタのチャネル長を含み、且つ、基板主平面と垂直な面で切断した断面構造において、ゲート電極の中央部及び両端部に位置する電極厚さを薄くした構造とする。さらにゲート絶縁膜を介してゲート電極の薄い部分と重なる半導体層には、ｎ型またはｐ型を付与する不純物元素を添加して、不純物領域を設けることで互いに離間配置された３つの不純物領域を形成する。なお、３つの各不純物領域の間にはチャネル形成領域が配置される。ゲート電極の厚い部分が、中央部を挟んで２箇所設けられており、一方のゲート電極の厚い部分とゲート絶縁膜を介して重なっている第１のチャネル形成領域（チャネル長Ｌ１）と、もう一方のゲート電極の厚い部分とゲート絶縁膜を介して重なっている第２のチャネル形成領域（チャネル長Ｌ２）とが設けられている。
また、ゲート電極の外側に位置する半導体層にソース領域とドレイン領域とを設けている。また、ゲート電極およびゲート絶縁膜上方には層間絶縁膜が設けられる。また、層間絶縁膜上にソース配線が設けられ、ソース領域に達するコンタクトホールを介してソース領域とソース配線が電気的に接続する。また、同様に層間絶縁膜上にドレイン配線が設けられ、ドレイン領域に達するコンタクトホールを介してドレイン領域とドレイン配線が電気的に接続する。
また、本発明は、二つのチャネル形成領域を有するダブルゲート型のトランジスタに限定されず、同一基板上にチャネル形成領域の数の異なる複数種類のマルチゲート構造のＴＦＴを作製することができる。また、工程数を増加することなく、同一基板上にダブルゲート型のトランジスタやシングルゲート型のトランジスタを設けることができる。従って、最適な構造のトランジスタを割り当てて様々な回路を構成することができる。
本発明は、画素部にマルチゲート構造のトランジスタを配置する場合に有効であり、画素部においてマルチゲート構造のトランジスタが占める面積を縮小して集積することができる。また、有効画像表示面積を十分に確保することができ、高精細化が可能となる。
また、同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。
本発明は、画素部を駆動する駆動回路の一部にマルチゲート構造のトランジスタを配置する場合にも有効であり、駆動回路が占める面積を縮小して集積することができる。本発明により、額縁部の縮小化（狭額縁化）が可能となる。
本明細書で開示する発明の構成は、絶縁表面を有する基板上方に、直列に接続された二つ以上のチャネル形成領域を有する半導体層と、前記半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなるゲート電極とを有し、前記半導体層は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に第１のチャネル形成領域及び第２のチャネル形成領域と、第１のチャネル形成領域と第２のチャネル形成領域の間に中間不純物領域とを有し、ゲート電極の積層の一つを構成する第１の導電層は、第１のチャネル形成領域、中間不純物領域、及び第２のチャネル形成領域と少なくとも重なり、ゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第１のチャネル形成領域と重なり、ゲート電極の積層の一つを構成する第３の導電層は、第１の導電層上に接し、且つ、前記第２の導電層とは離間配置されて前記第２のチャネル形成領域と重なることを特徴とする半導体装置である。
また、上記構成において、前記第２の導電層と前記第３の導電層は、同じ材料であることを特徴の一つとしている。
また、上記各構成において、前記第１の導電層と前記第２の導電層は、異なる材料であることを特徴の一つとしている。
また、上記各構成において、前記第１の導電層は、第１のチャネル形成領域の幅と、第２のチャネル形成領域の幅と、中間不純物領域の幅とを合計した値よりも大きい幅を有することを特徴の一つとしている。
また、上記各構成において、前記第２の導電層の幅は、第１のチャネル形成領域の幅と同一であることを特徴の一つとしている。
また、上記各構成において、前記第３の導電層の幅は、第２のチャネル形成領域の幅と同一であることを特徴の一つとしている。
また、上記各構成において、前記第１の導電層の膜厚は、前記第２の導電層及び前記第３の導電層よりも薄いことを特徴の一つとしている。
また、上記各構成において、前記ソース領域、および前記ドレイン領域は、第１の導電層の外側に位置することを特徴の一つとしている。
また、他の発明の構成は、絶縁表面を有する基板上方に、直列に接続された二つ以上のチャネル形成領域を有する半導体層と、前記半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなるゲート電極とを有し、前記半導体層は、一対の高濃度不純物領域と、一対の高濃度不純物領域の間に第１のチャネル形成領域及び第２のチャネル形成領域と、一方の高濃度不純物領域と第１のチャネル形成領域との間に第１の低濃度不純物領域と、もう一方の高濃度不純物領域と第２のチャネル形成領域との間に第２の低濃度不純物領域と、第１のチャネル形成領域と第２のチャネル形成領域の間に中間不純物領域とを有し、ゲート電極の積層の一つを構成する第１の導電層は、第１の低濃度不純物領域、第１のチャネル形成領域、中間不純物領域、第２の低濃度不純物領域、及び第２のチャネル形成領域と少なくとも重なり、ゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第１のチャネル形成領域と重なり、ゲート電極の積層の一つを構成する第３の導電層は、第１の導電層上に接し、且つ、前記第２の導電層とは離間配置されて前記第２のチャネル形成領域と重なることを特徴とする半導体装置である。
また、上記構成において、第１の低濃度不純物領域と第２の低濃度不純物領域は、同じ濃度でｎ型またはｐ型の不純物元素を含むことを特徴の一つとしている。
また、上記構成において、前記中間不純物領域は、第１の低濃度不純物領域または第２の低濃度不純物領域と同じ濃度でｎ型またはｐ型の不純物元素を含むことを特徴の一つとしている。
また、上記構成において、第１の低濃度不純物領域の幅と、第２の低濃度不純物領域の幅は同じであることを特徴の一つとしている。
また、上記構成において、前記第２の導電層と前記第３の導電層は、同じ材料であることを特徴の一つとしている。
また、上記構成において、前記第１の導電層と前記第２の導電層は、異なる材料であることを特徴の一つとしている。
また、上記構成において、前記第１の導電層は、第１のチャネル形成領域の幅と、第２のチャネル形成領域の幅と、中間不純物領域の幅と第１の低濃度不純物領域の幅と、第２の低濃度不純物領域の幅と、を合計した幅を有することを特徴の一つとしている。
また、上記構成において、前記第２の導電層の幅は、第１のチャネル形成領域の幅と同一であることを特徴の一つとしている。
また、上記構成において、前記第３の導電層の幅は、第２のチャネル形成領域の幅と同一であることを特徴の一つとしている。
また、上記構成において、前記第１の導電層の膜厚は、前記第２の導電層及び前記第３の導電層よりも薄いことを特徴の一つとしている。
また、上記構成において、前記一対の高濃度不純物領域は、第１の導電層の外側に位置することを特徴の一つとしている。
また、上記構造を実現するため、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して複雑なゲート電極を形成する作製工程も本発明の一つである。また、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて複雑な形状を有するゲート電極を形成してもよい。回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることで工程を増やすことなく複雑なゲート電極を形成することができる。本発明により、半導体装置の作製工程の単純化を図り、製造コストの低減も可能となる。
本発明の作製工程に関する構成は、半導体層上に絶縁膜を形成し、該絶縁膜上に第１の導電膜を形成し、該第１の導電膜上に第２の導電膜を形成し、前記半導体層上方の第２の導電膜上に両端部および中央部に膜厚の薄いレジストパターンを形成し、エッチングを行って半導体層上方に第１の幅を有する第１の導電層と、第１の導電層上に互いに離間配置された第２の導電層及び第３の導電層と、を形成し、前記第１の導電層をマスクとして前記半導体層に不純物元素を添加して第１の導電層の外側に位置する半導体層に一対の高濃度不純物領域を形成し、前記第２の導電層及び前記第３の導電層をマスクとして前記半導体層に不純物元素を添加して第１の導電層と重なる半導体層に低濃度不純物領域を形成することを特徴とする半導体装置の作製方法である。
また、上記構成において、第１の導電層は、第１の導電膜をエッチングすることで形成され、第２の導電層及び第３の導電層は、第２の導電膜をエッチングすることで形成されることを特徴の一つとしている。
また、上記構成において、第１の導電層の幅は、第２の導電層の幅と第３の導電層の幅の和よりも広いことを特徴の一つとしている。
また、上記構成において、前記レジストパターンは、回折格子パターン、或いは半透膜を有するフォトマスク又はレチクルを使用して形成することを特徴の一つとしている。
また、上記構成において、前記第１の導電層、前記第２の導電層、及び前記第３の導電層は、ゲート電極であることを特徴の一つとしている。
また、本発明はゲート電極の形成に限定されず、半導体集積回路に用いられる様々な配線や電極に適用することができる。例えば、回折格子パターン、或いは半透膜を有するフォトマスク又はレチクルを使用し、工程を増やすことなく、薄膜トランジスタのソース電極やドレイン配線や接続電極などの形状を複雑な形状とすることができる。勿論、複数の工程で回折格子パターン、或いは半透膜を有するフォトマスク又はレチクルを使用することができ、半導体集積回路に用いられる様々な配線や電極を形成することができる。
また、透明導電膜（画素電極や発光素子の陽極或いは陰極）と薄膜トランジスタとの接続電極に回折格子パターン、或いは半透膜を有するフォトマスク又はレチクルを使用することも本発明の一つであり、本発明の作製工程に関する他の構成は、半導体層を覆う絶縁膜を形成し、該絶縁膜上に第１の導電膜、第２の導電膜、及び第３の導電膜を積層形成し、第３の導電膜上に部分的に膜厚の異なるレジストパターンを形成し、エッチングを行って、第１の導電膜、第２の導電膜、及び第３の導電膜が積層された部分と、第１の導電膜の単層の部分とを有する電極を形成し、前記絶縁膜上に、第１の導電層の単層の部分上面と接して重なる透明導電膜を形成することを特徴とする半導体装置の作製方法である。
また、上記構成において、前記レジストパターンは、回折格子パターン、或いは半透膜を有するフォトマスク又はレチクルを使用して形成することを特徴の一つとしている。例えば、回折格子パターン、或いは半透膜を有するフォトマスク又はレチクルを使用し、工程を増やすことなく複雑な電極を形成することができる。上記電極は、接続電極を３層とし、最下層の第１の導電層の単層の部分上面のみと接して重なる透明導電膜を形成することができる。
また、上記構成において、前記部分的に膜厚の異なるレジストパターンは、第１の膜厚を有する部位と、第１の膜厚より薄い第２の膜厚を有する部位とを有し、第２の膜厚を有する部位は、レジストパターンの先端部であることを特徴の一つとしている。
また、上記構成において、前記第１の導電膜は、前記絶縁膜に形成されたコンタクトホールを通じて半導体層の一部と接していることを特徴の一つとしている。
また、上記構成において、前記第１の導電膜は、高融点金属単体または高融点金属化合物であることを特徴の一つとしている。透明導電膜は、接する金属材料の種類によっては、接触抵抗が高くなることがある。例えばアルミニウムとＩＴＯは電触を生じて接触抵抗が高くなる。接続電極の１層目を高融点金属とし、２層をアルミニウムとした場合、ＩＴＯをアルミニウムに接触させることなく、最下層の高融点金属と接続することができる。
また、上記構成において、前記第２の導電膜は、アルミニウム単体またはアルミニウム合金であることを特徴の一つとしている。
また、上記構成において、前記第３の導電膜は、高融点金属単体または高融点金属化合物であることを特徴の一つとしている。
また、トランジスタの活性層となる半導体層は、結晶構造を含む半導体膜で形成される。即ち、単結晶半導体膜でもよいし、多結晶半導体膜や微結晶半導体膜でもよい。
また、トランジスタの活性層となる半導体層として半導体基板を用いることもできる。半導体基板は、単結晶シリコン基板または化合物半導体基板であり、代表的には、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板である。半導体基板を用いる場合、基板の主面（素子形成面または回路形成面）の第１の素子形成領域にｎ型ウェルを、第２の素子形成領域にｐ型ウェルをそれぞれ選択的に形成する。そして、複数の素子形成領域を区画するための素子分離領域となるフィールド酸化膜を形成する。フィールド酸化膜は厚い熱酸化膜であり、公知のＬＯＣＯＳ法を用いて形成すればよい。なお、素子分離法は、ＬＯＣＯＳ法に限定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組み合わせであってもよい。次いで、シリコン基板の表面を、例えば熱酸化させることによってゲート絶縁膜を形成する。ゲート絶縁膜は、ＣＶＤ法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜や窒化珪素膜やそれらの積層膜を用いることができる。
ところで、表示装置などに用いられるエレクトロルミネセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。本発明の半導体装置では、有機ＥＬ素子または無機ＥＬ素子のどちらを用いても発光表示装置を作製することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。前者は、発光材料の粒子をバインダ中に分散させた電界発光層を有し、後者は、発光材料の薄膜からなる電界発光層を有している点に違いはあるが、高電界で加速された電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオンの内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機ＥＬではドナー−アクセプター再結合型発光、薄膜型無機ＥＬ素子では局在型発光である場合が多い。
なお、本明細書では、有機ＥＬ素子の陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に有機ＥＬ素子は、陽極、発光層、陰極が順に積層された構造を有しており、この構造に加えて、陽極、正孔注入層、発光層、陰極の順に積層した構造や、陽極、正孔注入層、発光層、電子輸送層、陰極の順に積層した構造を有していることもある。
有機ＥＬ素子は、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極と、陰極とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、発光表示装置を作製する場合は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
発光装置においては、１つの画素に役割の異なる複数のＴＦＴが必要とされているため、画素部においてマルチゲート構造のＴＦＴを配置する場合、本発明により、マルチゲート構造のＴＦＴが占める面積を縮小して集積することができ、高精細な発光装置を実現することができる。
また、液晶表示装置においても、本発明により、一つの画素にスイッチング用ＴＦＴとインバータ回路からなるメモリ素子（ＳＲＡＭ、ＤＲＡＭなど）とを小さい面積で形成し、有効画面領域の面積を大きくすることができ、さらに一つの画素サイズを小さくすることができるため、高精細な液晶表示装置を実現することができる。
また、本発明により、マルチゲート構造のＴＦＴの耐圧を向上させることができ、そのマルチゲート構造のＴＦＴを備える半導体装置の信頼性を向上させることができる。加えて、半導体装置の信頼性を向上させることにより、半導体装置を備える電子機器の信頼性を向上させることができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、本発明は以下に示す実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。
（実施の形態１）
本実施の形態は、ダブルゲート構造のＴＦＴのゲート電極をイオンドーピング時のマスクとして用い、不純物領域を自己整合的に形成し、且つ、１つのＴＦＴにおける２つのチャネル形成領域の間隔を２μｍ未満とするための工程について示す。
まず、絶縁表面を有する基板１０１上に第１絶縁膜（下地絶縁膜）１０２を形成する。絶縁表面を有する基板１０１としては、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、もしくはプラスチック基板を用いることができる。後に形成される薄膜トランジスタをトップエミッション型（上方射出型）の発光表示装置に適用する場合、或いは反射型の液晶表示装置に適用する場合にはセラミックス基板、半導体基板、金属基板等も用いることができる。
第１絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。次いで、第１絶縁膜１０２上に半導体層１０３を形成する。
半導体層１０３は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により非晶質構造を有する半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を形成し、結晶性半導体膜上にレジスト膜を形成した後、露光および現像を行って得られた第１のレジストマスクを用いて所望の形状にパターニングして形成する。
この半導体層１０３の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
上記加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。
また、ニッケルなどの触媒を添加した後に上記加熱処理を行う熱結晶化法により結晶性半導体膜を形成してもよい。なお、ニッケルなどの触媒を用いた熱結晶化法を用いて結晶化を行って結晶質半導体膜を得た場合は、結晶化後にニッケルなどの触媒を除去するゲッタリング処理を行うことが好ましい。
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
このようにして得られた強度が均一な線状ビームを用いて半導体膜をアニールし、この半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
次いで、第１のレジストマスクを除去した後、フッ酸を含むエッチャントで酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁膜（ゲート絶縁膜）１０４を形成する。第２絶縁膜１０４はプラズマＣＶＤ法またはスパッタ法または熱酸化法を用い、厚さを１〜２００ｎｍ、好ましくは２０ｎｍ〜１２０ｎｍとする。第２絶縁膜１０４としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
次いで、第１導電層１０５ａと第２導電層１０６ａの積層を形成し、第２のレジストマスクとなるマスクパターン１０７ａを形成する。以上の工程で、図１（Ａ）の状態を得ることができる。
図１（Ａ）において基板１０１上に第１絶縁膜（下地絶縁膜）１０２、半導体層１０３、第２絶縁膜（ゲート絶縁膜）１０４が形成され、その上に第１導電層１０５ａ、第２導電層１０６ａが形成されている。マスクパターン１０７ａは光露光工程によりフォトレジストを用いて形成する。
なお、マスクパターン１０７ａは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、図１（Ａ）に示す形状、即ち、ＴＦＴのチャネル長を含み、且つ、基板主平面と垂直な面で切断した断面において中央部及び両端部の膜厚が薄い形状とする。また、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってマスクパターン１０７ａを変形させてもよい。
第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を１０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で１００〜６００ｎｍの厚さに形成する。
ここでは、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。第１導電層としてはＴａＮを用い、第２導電層としてはタングステン膜を用いる。
次に、図１（Ｂ）に示すように、ドライエッチングにより第２導電層１０６ａのエッチングを行う。エッチングガスには、ＣＦ４、ＳＦ６、Ｃｌ２、Ｏ２を用いる。エッチング速度の向上にはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｚｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いる。また、マスクパターン１０７ａに基づく加工形状において、端部もしくは側壁部をテーパー形状に加工するためには、基板側に負のバイアス電圧を印加する。
レジストで形成したマスクパターン１０７ａは電界で加速されたイオンによりスパッタされ、離間配置されたマスクパターン１０７ｂとなる。
次に、図１（Ｃ）に示すようにエッチングガスをＣＦ４、Ｃｌ２に切り替えて第１導電層である窒化タンタルのエッチングを行う。
こうして図１（Ｃ）で示すように、第２絶縁膜１０４上に第１導電層１０５ｂ、第２導電層１０６ｂからなる第１の導電積層パターンが形成される。端部におけるテーパー形状の基板１０１の表面と成す角度は１０〜３０度にする。この角度は主に第２導電層の膜厚との関係で決まるが、このテーパー部の占める長さが概略０．２〜１．５μｍ、好ましくは０．５〜１μｍとなるようにする。
そして、エッチングガスに、ＢＣｌ３、Ｃｌ２、及びＯ２を用いて、第２導電層１０６ｂをマスクパターン１０７ｂに基づいて選択的にエッチングする。レジストで形成したマスクパターン１０７ｂは電界で加速されたイオンによりスパッタされ、さらにサイズが縮小されたマスクパターン１０７ｃとなる。ここでのエッチングにおいて、基板側に印加するバイアス電圧は低くして第１導電層１０５ｂは残存せしめるようにする。第２導電層と第３導電層１０６ｃの端部は第１導電層１０５ｂよりも内側に後退し、後述するようにその後退量でＬｏｖ（ゲート電極と重なる低濃度不純物領域）の長さが決まる。こうして第１導電層１０５ｂ、第２導電層と第３導電層１０６ｃから成る第２の導電積層パターンが形成され、これが半導体層１０３と交差する部位においてゲート電極となる。（図１（Ｄ））
次いで、半導体層１０３への一導電型不純物の添加を行う。第２の導電積層パターンを用いて自己整合的にＬＤＤやソース領域やドレイン領域を形成することができる。
図２（Ａ）はゲート電極とオーバーラップするＬＤＤ領域を形成するためのドーピング処理であり、第２導電層又は第３導電層と積層していない領域の第１導電層１０５ｂを透過させて、一導電型不純物のイオンを第１導電層１０５ｂの下方に位置する半導体層１０３に添加して第１濃度の一導電型不純物領域１０８ａ、１０８ｂ、１０９を形成する。ここでは、一導電型不純物のイオンとしてリン（またはＡｓ）を用い、ｎチャネル型ＴＦＴを作製する。
第２絶縁層や第１導電層の膜厚にもよるが、この場合には５０ｋＶ以上の加速電圧を要する。第１濃度の一導電型不純物領域１０８ａ、１０８ｂ、１０９の不純物領域の不純物濃度は、ＬＤＤ領域を前提とすると１×１０１６〜５×１０１８／ｃｍ３（ＳＩＭＳ測定でのピーク値）とする。
なお、上記ドーピング処理の際、第２導電層又は第３導電層１０６ｃと重なる位置の半導体層は、一導電型不純物のイオンは添加されない領域となり、後に形成されるＴＦＴのチャネル形成領域として機能する部分となる。一導電型不純物のイオンが添加されない領域は半導体層に複数、ここでは２つ形成される。本明細書では、この複数の領域（チャネル形成領域）、ここでは２つの領域に挟まれる一導電型不純物領域１０９を中間不純物領域と呼ぶ。
図２（Ｂ）はゲート電極の外側に位置するソース領域及びドレイン領域を形成するためのドーピング処理であり、第２の導電積層パターンをマスクとして一導電型不純物のイオンを半導体層１０３に添加して第２濃度の一導電型不純物領域１１０、１１１を形成する。ソース領域及びドレイン領域を形成するためのドーピング処理は、加速電圧を３０ｋＶ以下として行なう。第２濃度の一導電型不純物領域１１０、１１１の不純物濃度は１×１０１９〜５×１０２１／ｃｍ３（ＳＩＭＳ測定でのピーク値）とする。
なお、ドーピングの順序は上記順序に特に限定されず、先にソース領域及びドレイン領域を形成するためのドーピング処理を先に行った後、ＬＤＤ領域を形成するためのドーピング処理を行ってもよい。また、ここではドーピング処理を２回に分けて異なる濃度の不純物領域の形成を行っているが、処理条件を調節して１回のドーピング処理で異なる濃度の不純物領域の形成を行ってもよい。
その後、窒化珪素を用いる第３絶縁膜１１２を形成する。そして、半導体層に添加された不純物元素の活性化および水素化を行う。
次いで、透光性を有する無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）または、低誘電率の有機化合物材料（感光性又は非感光性の有機樹脂材料）を用いて第４絶縁膜１１３を形成する。また、シロキサンを含む材料を用いて第４絶縁膜を形成してもよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜として機能する第３絶縁膜１１２、及び第４絶縁膜１１３、及びゲート絶縁膜として機能する第２絶縁膜１０４を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
次いで、第４絶縁膜１１３上にスパッタ法で金属積層膜を成膜した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、半導体層に接するソース電極１１４またはドレイン電極１１５を形成する。
なお、ＴＦＴのソース電極１１４またはドレイン電極１１５と同時に接続電極（複数のＴＦＴ間を電気的に接続する電極）や端子電極（外部電源と接続するための電極）も第４絶縁膜１１３上に形成することができる。そして、レジストからなるマスクを除去する。なお、金属積層膜は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。金属積層膜は、同じメタルスパッタ装置内で連続して形成することが好ましい。
以上の工程で、図２（Ｃ）に示したマルチゲート構造であるトップゲート型ＴＦＴが完成する。
以上のように、本実施形態は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクを用いて露光することによって、複雑な形状を有するマスクパターン１０７ａを形成し、マスクパターン１０７ａを用いたエッチングにより第２の導電積層パターンを得てゲート電極としている。本発明により、半導体層と重なる２つの第２導電層の間隔を狭めることができ、結果的に２つのチャネル形成領域の間隔を狭めることができる。また、中間不純物領域の幅（チャネル長方向の幅）を短くすることができる。従って、マルチゲート構造であるトップゲート型ＴＦＴの占有面積を縮小することができる。
図２（Ｃ）に示したダブル構造のＴＦＴにおいて、例えば、チャネル長Ｌを２μｍ、ＬＤＤ領域の幅を０．７μｍ、第２導電層と第３導電層の間隔、即ち２つのチャネル形成領域の間隔を０．７μｍとすることができる。従って、ダブル構造のＴＦＴのゲート電極幅、即ち第２の導電積層パターンの幅（チャネル長方向の幅）を６．１μｍ（０．７μｍ＋２μｍ＋０．７μｍ＋２μｍ＋０．７μｍ）とすることができる。
回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを用いずに通常の露光を用いた場合、ダブルゲート構造のＴＦＴを作製する場合は、露光限界により２つのチャネル形成領域の間隔を２μｍ未満とすることは困難であった。
加えて、ホットキャリア劣化に対する寿命時間を延長するため、ＴＦＴのゲート電極とオーバーラップするＬＤＤ領域を形成することができる。
また、第２の導電積層パターンをマスクとすることでＬＤＤ領域を自己整合的に形成することができる。
また、マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記マルチゲート構造であるトップゲート型ＴＦＴとシングルゲート構造であるトップゲート型ＴＦＴを形成することができる。従って、最適な構造のトランジスタを割り当てて様々な回路を構成することができる。
本実施の形態では、ｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。
また、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができ、これらのＴＦＴを相補的に組み合わせることによってＣＭＯＳ回路を構成することもできる。ＣＭＯＳ回路とは、少なくとも一つのｎチャネル型ＴＦＴと一つのｐチャネル型ＴＦＴとを有する回路（インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シフトレジスタ回路、サンプリング回路、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、ラッチ回路、バッファ回路など）を指している。加えて、これらのＣＭＯＳ回路を組み合わせることによってＳＲＡＭやＤＲＡＭなどのメモリ素子やその他の素子を基板上に構成することができる。また、さまざまな素子や回路を集積してＣＰＵを基板上に構成することも可能である。
（実施の形態２）
本実施の形態では、実施の形態１のパターニング方法を用いて、同一基板上に異なる構造のＴＦＴを作製した例を図３を用いて説明する。
図３は、基板２０１及び第１絶縁膜（下地絶縁膜）２０２上に、シングルゲート構造ｎチャネル型ＴＦＴ及びダブルゲート構造のｎチャネル型ＴＦＴが形成された例を示している。図３において、シングルゲート構造のｎチャネル型ＴＦＴは、第１導電層２１０及び第２導電層２１１を、ゲート電極をとして有しており、半導体層は不純物領域２２０、不純物領域２２２、チャネル形成領域２２１を有している。不純物領域２２０及び不純物領域２２２はｎ型を付与する不純物元素を添加されており、ソース電極２１２、またはドレイン電極２１３が接続されている。シングルゲート構造ｎチャネル型ＴＦＴのゲート電極はシングルゲートであり、ダブルゲート構造のｎチャネル型ＴＦＴより第１導電層２１０及び第２導電層２１１の幅が広くチャネル長も長くなっている。
また、図３において、ダブルゲート構造のｎチャネル型ＴＦＴは、第１導電層２５０、第２導電層２５１、及び第３導電層２５２を、ゲート電極として有しており、半導体層は不純物領域２６０、中間不純物領域２６２、不純物領域２６４、チャネル形成領域２６１、及びチャネル形成領域２６３を有している。不純物領域２６０、中間不純物領域２６２、及び不純物領域２６４はｎ型を付与する不純物元素を添加されており、不純物領域２６０、及び不純物領域２６４にはソース電極２５３、またはドレイン電極２５４が接続されている。ダブルゲート構造のｎチャネル型ＴＦＴにおけるゲート電極は、第１導電層２５０上に第２導電層２５１、及び第２導電層２５２が隣接して設けられる構造である。また、図３において、半導体層を覆うように第２絶縁膜（ゲート絶縁膜）２０６が設けられ、ゲート電極層を覆うように第３絶縁膜２０４、及び第４絶縁膜２０５が設けられている。なお、不純物領域２２０のうち、第１導電層２１０と重なる領域は低濃度不純物領域となり、ＬＤＤ領域として機能する。また、同様に、不純物領域２２２のうち第１導電層２１０と重なる領域は低濃度不純物領域となる。また不純物領域２６０，２６４のうち、第１導電層２５０と重なる領域は低濃度不純物領域となる。また、中間不純物領域２６２も低濃度不純物領域となる。
本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１のパターニング方法を用いて、同一基板上に異なる構造のＴＦＴを作製した例を図４を用いて説明する。
図４は、基板３０１及び第１絶縁膜（下地絶縁膜）３０２上に、２種類のダブルゲート構造のｎチャネル型ＴＦＴが形成された例を示している。図４において、第１のダブルゲート構造のｎチャネル型ＴＦＴは、第１導電層３１０、第１の導電層３１１、第２導電層３１２、及び第３の導電層３１３を、ゲート電極をとして有しており、半導体層は不純物領域３２０、異なる濃度の不純物領域を有する中間不純物領域３２２、不純物領域３２４、チャネル形成領域３２１、チャネル形成領域３２３を有している。不純物領域３２０、中間不純物領域３２２、及び不純物領域３２４はｎ型を付与する不純物元素を添加されており、不純物領域３２０、及び不純物領域３２４にはソース電極３１４、またはドレイン電極３１５が接続されている。第１のダブルゲート構造のｐチャネル型ＴＦＴにおけるゲート電極は、第１導電層３１０上に第２導電層３１２、第１導電層３１１上に第３導電層３１３がそれぞれ積層して設けられる構造である。
また、図４において、第２のダブルゲート構造のｎチャネル型ＴＦＴは、第１導電層３５０、第２導電層３５１、及び第３導電層３５２を、ゲート電極として有しており、半導体層は不純物領域３６０、中間不純物領域３６２、不純物領域３６４、チャネル形成領域３６１、及びチャネル形成領域３６３を有している。不純物領域３６０、中間不純物領域３６２、及び不純物領域３６４はｎ型を付与する不純物元素を添加されており、不純物領域３６０、及び不純物領域３６４にはソース電極３５３、またはドレイン電極３５４が接続されている。第２のダブルゲート構造のｎチャネル型ＴＦＴにおけるゲート電極は、第１導電層３５０上に第２導電層３５１、及び第３導電層３５２が隣接して設けられる構造である。また、図４において、半導体層を覆うように第２絶縁膜（ゲート絶縁膜）３０６が設けられ、ゲート電極層を覆うように第３絶縁膜３０４、及び第４絶縁膜３０５が設けられている。また、チャネル形成領域３２１と不純物領域３２０の間には第１導電層３１０と重なる低濃度不純物領域が形成され、ＬＤＤ領域として機能する。また、中間不純物領域３２２の両側にも第１導電層３１０と重なる低濃度不純物領域が形成される。また、チャネル形成領域３２３と不純物領域３２４の間にも第１導電層３１１と重なる低濃度不純物領域が形成される。また、チャネル形成領域３６１と不純物領域３６０の間にも第１導電層３５０と重なる低濃度不純物領域が形成される。また、チャネル形成領域３６３と不純物領域３６４の間にも第１導電層３５０と重なる低濃度不純物領域が形成される。また、中間不純物領域３６２も低濃度不純物領域となる。２つのＴＦＴは、ゲート電極形成のためのマスクパターン形状を異ならせることにより作り分けることができる。
本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置した露光マスクについて図５を用いて説明する。
図５（Ａ）は、露光マスクの一部を拡大した上面図である。また、図５（Ａ）に対応する露光マスクの一部の断面図を図５（Ｂ）に示す。図５（Ｂ）には露光マスクと、レジストが全面に塗布形成された基板とを対応させて図示している。
図５（Ｂ）で図１（Ａ）と同じ箇所は同一の符号を用いて説明する。
図５（Ａ）において、露光マスクは、Ｃｒなどの金属膜からなる遮光部４０１ａ、４０１ｂと、補助パターンとして、半透膜が設けられた部分４０２とが設置されている。遮光部４０１ａの幅は、ｔ１と示し、遮光部４０１ｂの幅は、ｔ２と示し、半透膜のみが設けられた部分４０２の幅はＳ１と示している。遮光部４０１ｂと遮光部４０１ｂとの間隔がＳ１とも言える。
図５（Ｂ）上図において、露光マスクは、透光性の基体４００にＭｏＳｉＮからなる半透膜４０２を設け、半透膜４０２と積層するようにＣｒなどの金属膜からなる遮光部４０１ａ、４０１ｂを設けている。
図５（Ａ）及び図５（Ｂ）上図に示す露光マスクを用いてレジスト膜の露光を行うと、レジスト膜中に非露光領域４０３ａと露光領域４０３ｂが形成される。露光時には光が、回り込みや半透膜を通過すること等によって図５（Ｂ）下図に示す露光領域４０３ｂが形成される。
そして、現像を行うと、露光領域４０３ｂが除去されて、 非露光領域４０３ａが残存する。必要であれば、加熱処理を行って、図１（Ａ）に示すレジストパターン１０７ａを形成してもよい。
また、他の露光マスクの例として、複数のスリットを有する回折格子パターン４１２を遮光部４０１ｂと遮光部４０１ｂとの間に設けた露光マスクの上面図を図５（Ｃ）に示す。図５（Ｃ）に示す露光マスクを用いても同様に非露光領域４０３ａを残存させることができる。また、加熱を行えば図１（Ａ）に示すレジストパターン１０７ａが得られる。
また、他の露光マスクの例として、遮光部４０１ｂと遮光部４０１ｂとの間に露光限界以下の間隔を設けた露光マスクの上面図を図５（Ｄ）に示す。例えば、ｔ１を６μｍ、ｔ２を６μｍ、Ｓ１を１μｍとした露光マスクを用いて最適な露光条件で露光した後、実施の形態１の作製工程に従えば、２つのチャネル形成領域の間隔が２μｍ未満であるダブルゲート構造のＴＦＴを作製することができる。図５（Ｄ）に示す露光マスクを用いても同様に非露光領域４０３ａを残存させることができる。また、加熱を行えば図１（Ａ）に示すレジストパターン１０７ａが得られる。
また、本実施の形態は実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
（実施の形態５）
本実施の形態では３つのチャネル形成領域を有するマルチゲート構造のＴＦＴを作製する例を図６、図７を用いて説明する。
実施の形態４に示した露光マスクを応用して、膜厚が他の箇所と比べて厚い箇所を３箇所有するレジストパターンを形成し、その断面写真図を図６（Ａ）に示した。また、なだらかな表面とするため、２００℃の加熱を行った。この加熱後の断面写真図を図６（Ｂ）に示す。
図６（Ａ）または（Ｂ）に示すレジストパターンを用いて、実施の形態１に示す第１導電層と第２導電層の積層をパターニングして３つのチャネル形成領域を有するマルチゲート構造のＴＦＴのゲート電極を作製すればよい。
図７（Ａ）に図６（Ａ）に相当する工程断面図を示す。なお、図７（Ａ）において、図６（Ａ）と同一の箇所には同じ符号を用いて説明する。
図７（Ａ）において基板１０１上に第１絶縁膜（下地絶縁膜）１０２、半導体層１０３、第２絶縁膜（ゲート絶縁膜）１０４が形成され、その上に第１導電層１０５ａ、第２導電層１０６ａが形成されている。マスクパターン５０１は光露光工程によりフォトレジストを用いて形成する。マスクパターン５０１は、膜厚が他の箇所と比べて厚い箇所を３箇所有し、真ん中の箇所の長さが他の箇所より長くなっている。従って、このマスクパターンでエッチングされる第２導電層は、幅が異なり、結果的にチャネル長が異なる３つのチャネル形成領域を有するマルチゲート構造のＴＦＴとなる。
なお、マスクパターン５０１は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、マスクパターンを図７（Ａ）に示す形状とすることができる。必要があれば、加熱を行い、図６（Ｂ）に示したなだらかな表面を有するマスクパターンとすることもできる。
以降の工程は、実施の形態１と同様にすれば、図７（Ｂ）に示した３つのチャネル形成領域を有するマルチゲート構造のＴＦＴが完成する。
図７（Ｂ）において、マルチゲート構造のＴＦＴは、第１導電層５０２、及び第２導電層５０３、第３導電層５０４、第４導電層５０５をゲート電極として有している。また、半導体層は、中間不純物領域５０９を２箇所有しており、第１濃度の一導電型不純物領域５０８ａ、５０８ｂ、第２濃度の一導電型不純物領域５１０、５１１を有している。また、図７（Ｂ）において、半導体層を覆うように第３絶縁膜５１２、及び第４絶縁膜５１３が設けられている。また、マルチゲート構造のＴＦＴは、ソース電極５１４またはドレイン電極５１５を有している。
また、露光マスクを変更するだけで、同一基板上に図７（Ｂ）の構造を有するＴＦＴと図２（Ｃ）等の構造を有するＴＦＴとを工程数を増やすことなく形成することができる。
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。
（実施の形態６）
本実施の形態では、アクティブマトリクス型の発光装置の構造について、図８、図９、図１０、図１１、及び図１２を用いて作製方法とともに、以下に説明する。
まず、基板６１０上に下地絶縁膜を形成する。基板６１０側を表示面として発光を取り出す場合、基板６１０としては、光透過性を有するガラス基板や石英基板を用いればよい。また、処理温度に耐えうる耐熱性を有する光透過性のプラスチック基板を用いてもよい。また、基板６１０側とは逆の面を表示面として発光を取り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。ここでは基板６１０としてガラス基板を用いる。なお、ガラス基板の屈折率は１．５５前後である。
下地絶縁膜６１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として単層構造を用いた例を示すが、前記絶縁膜を２層以上積層させた構造を用いても良い。なお、基板の凹凸や、基板からの不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。
次いで、下地絶縁膜６１１上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
次いで、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
そして、半導体層を覆う絶縁膜を形成する。絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。絶縁膜は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
次いで、絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施の形態では、絶縁膜６１３上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、実施の形態１に示したパターニングを行って各ゲート電極及び各配線を形成する。本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、各ゲート電極及び各配線を形成する。
なお、ここでは導電膜をＴａＮ膜とＷ膜との積層としたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。
上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。
次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ゲート電極をマスクとして全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を５０〜１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
次いで、レジストからなるマスクを形成した後、半導体にｎ型を付与する不純物元素を高濃度にドープするための第２のドーピング工程を行う。マスクは、画素部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、駆動回路部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域等に不純物をドープしないために設ける。
第２のドーピング工程におけるイオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う。
次いで、マスクを除去した後、新たにレジストからなるマスクを形成し、半導体にｐ型を付与する不純物元素（代表的にはボロン）を高濃度にドープするための第３のドーピング工程を行う。マスクは、画素部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域等に不純物をドープしないために設ける。
この後、レジストマスクを除去する。以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む絶縁膜を成膜した後、半導体層に添加された不純物元素の活性化および水素化を行う。水素を含む絶縁膜は、ＰＣＶＤ法により得られる窒化酸化珪素膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む絶縁膜の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域における金属触媒の低減を行うゲッタリングをも行うことができる。なお、水素を含む絶縁膜は、層間絶縁膜の１層目であり、酸化珪素を含んでいる。
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる無機絶縁膜を形成する。無機絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは無機絶縁膜の膜厚は６００ｎｍ〜８００ｎｍとする。
次いで、フォトマスクを用いてレジストからなるマスクを形成し、絶縁膜を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはドレイン電極として機能する電極を形成する。なお、金属積層膜は、同じメタルスパッタ装置内で連続して形成する。そして、レジストからなるマスクを除去する。
以上の工程で、同一基板上にポリシリコン膜を活性層とするトップゲート型のＴＦＴ６３６、６３７、６３８、６３９が作製できる。
なお、画素部に配置されるＴＦＴ６３８は、一つのＴＦＴに複数のチャネル形成領域を有するｎチャネル型ＴＦＴである。ＴＦＴ６３８は、ダブルゲート型のＴＦＴである。また、画素部には、後に形成される発光素子と電気的に接続するＴＦＴ６３９が設けられる。ここでは、オフ電流低減のため、ＴＦＴ６３９として、ダブルゲート型のｐチャネル型ＴＦＴを示したが、特に限定されず、シングルゲート型のＴＦＴとしてもよい。
また、駆動回路部に配置されるＴＦＴ６３６はゲート電極と重なる低濃度不純物領域（ＬＤＤ領域とも呼ぶ）を備えたｎチャネル型ＴＦＴであり、ＴＦＴ６３７はｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴＦＴである。駆動回路部においては、ＴＦＴ６３６とＴＦＴ６３７を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現することができる。また、必要であれば、マルチゲート構造のＴＦＴとすることができる。
次いで、第１の電極６２３、即ち、有機発光素子の陽極（或いは陰極）を形成する。第１の電極６２３として、仕事関数の大きい材料、例えば、Ｎｉ、Ｗ、Ｃｒ、Ｐｔ、Ｚｎ、Ｓｎ、ＩｎまたはＭｏから選ばれた元素、または前記元素を主成分とする合金材料、例えばＴｉＮ、ＴｉＳｉＸＮＹ、ＷＳｉＸ、ＷＮＸ、ＷＳｉＸＮＹ、ＮｂＮを用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ〜８００ｎｍの範囲で用いればよい。
具体的には第１の電極６２３として、透光性を有する導電性材料からなる透明導電膜を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
また、各透光性を有する導電性材料の、組成比例を述べる。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物の組成比は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。
次いで、塗布法により得られる絶縁膜（例えば、有機樹脂膜）をパターニングして、第１の電極６２３の端部を覆う絶縁物６２９（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。
次いで、有機化合物を含む層６２４を、蒸着法または塗布法を用いて形成する。
有機化合物を含む層６２４は、積層であり、有機化合物を含む層６２４の一層としてバッファ層を用いてもよい。バッファ層は、有機化合物と無機化合物とを含む複合材料であり、前記無機化合物は、前記有機化合物に対して電子受容性を示す。バッファ層は、有機化合物と無機化合物とを含む複合材料層であり、前記無機化合物は、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、および酸化レニウムからなる群より選ばれるいずれか一または複数である。バッファ層は、ホール輸送性を有する有機化合物と、無機化合物とを含む複合材料層である。
例えば、第１の電極６２３と第２の電極の間には有機化合物を含む積層（バッファ層と有機化合物層の積層）を設けることが好ましい。バッファ層は、金属酸化物（酸化モリブデン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料（例えば４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス｛Ｎ−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））とを含む複合層である。また、発光層は、例えば、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）や、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）や、α−ＮＰＤなどを用いることができる。また、発光層は、ドーパント材料を含ませてもよく、例えば、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）や、クマリン６や、ルブレンなどを用いることができる。第１の電極と第２の電極の間に設けられる有機化合物を含む積層は、抵抗加熱法などの蒸着法によって形成すればよい。
バッファ層の膜厚を調節することによって、第１の電極と有機化合物層との距離を制御し、発光効率を高めることができる。バッファ層の膜厚を調節することによって、各発光素子からの発光色がきれいに表示された優れた映像を表示でき、低消費電力化された発光装置を実現することができる。
次いで、第２の電極６２５、即ち、有機発光素子の陰極（或いは陽極）を形成する。第２の電極６２５としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電膜（ＩＴＯなど）を用いる。
次いで、蒸着法またはスパッタ法により保護層６２６を形成する。保護層６２６は、第２の電極６２５を保護する。保護層６２６を通過させて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層６２６は設けなくともよい。
次いで、封止基板６３３をシール材６２８で貼り合わせて発光素子を封止する。即ち、発光表示装置は、表示領域の外周をシール材で囲み、一対の基板で封止される。ＴＦＴの層間絶縁膜は、基板全面に設けられているため、シール材のパターンが層間絶縁膜の外周縁よりも内側に描画された場合、シール材のパターンの外側に位置する層間絶縁膜の一部から水分や不純物が浸入する恐れがある。従って、ＴＦＴの層間絶縁膜として用いる絶縁膜の外周は、シール材のパターンの内側、好ましくは、シール材パターンと重なるようにして絶縁膜の端部をシール材が覆うようにする。なお、シール材６２８で囲まれた領域には充填材６２７を充填する。或いは、シール材６２８で囲まれた領域には乾燥した不活性ガスを充填する。
最後にＦＰＣ６３２を異方性導電膜６３１により公知の方法で端子電極と貼りつける。なお、端子電極は、第１の電極６２３と同じ工程で得られる透明導電膜を最上層に用いることが好ましく、ゲート配線と同時に形成された導電積層上に形成した構造の電極である。
また、図９は駆動回路の上面図であり、図９中の鎖線Ｘ−Ｙで切断した断面が、図８の駆動回路部に対応している。
また、図１１は、画素部の上面図を示しており、図１１中の鎖線Ｅ−Ｆで切断した断面が、図８における画素部のｐチャネル型ＴＦＴ６３９の断面構造に対応している。また、図１１中の鎖線Ｍ−Ｌで切断した断面が、図８における画素部のｎチャネル型ＴＦＴ６３８の断面構造に対応している。なお、図１１中の６８０で示した実線は、絶縁物６２９の周縁を示している。ただし、図１１においては、第２導電層のみを図示しており、第１導電層は図示していない。
また、図１１中の鎖線Ｖ−Ｗで切断した断面を図１２（Ｂ）に示す。図１２（Ｂ）において、図８と同一の部分には同じ符号を用いる。鎖線Ｖ−Ｗで切断した周辺は容量部である。図１２（Ｂ）に示すように第１容量８０１、第２容量８０２、第３容量８０３が形成される。第１容量８０１は、ゲート絶縁膜を誘電体として、リンが添加された半導体層６８１、６８３、６８５と、第１導電層６８６とで形成される容量である。また、第２容量８０２は、ゲート絶縁膜を誘電体として、半導体層（ＴＦＴのチャネル形成領域と同じ不純物濃度を有する半導体層６８２、６８４）と、第１導電層６８６とで形成される容量である。また、また、第３容量８０３は、層間絶縁膜を誘電体として、第２導電層と、電源線６９９で形成される容量である。
容量部においては、図１２（Ａ）に示すようなレジストパターン６９０を形成するため、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いる。第１導電層を通過させてリンを半導体層に添加することによって、第１容量８０１の増大を図っている。
ただし、図１２（Ｂ）においては、絶縁物６２９の形成直後の断面構造を示している。
以上の工程によって、画素部と駆動回路と端子部とを同一基板上に形成することができる。
本実施の形態において、オフ電流低減のために画素部のＴＦＴをダブルゲート構造とし、本実施の形態１または実施の形態４を用いて２つのチャネル形成領域の間隔を狭め、ＴＦＴの占有面積を縮小している。
また、発光装置において、発光装置の発光表示面は、一面または両面であってもよい。第１の電極６２３と第２の電極６２５とを透明導電膜で形成した場合、発光素子の光は、基板６１０及び封止基板６３３を通過して両側に取り出される。この場合、封止基板６３３や充填材６２７は透明な材料を用いることが好ましい。
また、第２の電極６２５を金属膜で形成し、第１の電極６２３を透明導電膜で形成した場合、発光素子の光は、基板６１０を通過して一方のみに取り出される構造、即ちボトムエミッション型となる。この場合、封止基板６３３や充填材６２７は透明な材料を用いなくともよい。
また、第１の電極６２３を金属膜で形成し、第２の電極６２５を透明導電膜で形成した場合、発光素子の光は、封止基板６３３を通過して一方のみに取り出される構造、即ちトップエミッション型となる。この場合、基板６１０は透明な材料を用いなくともよい。
また、第１の電極６２３及び第２の電極６２５は仕事関数を考慮して材料を選択する必要がある。但し第１の電極及び第２の電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用ＴＦＴの極性がｐチャネル型である場合、第１の電極を陽極、第２の電極を陰極とするとよい。また、駆動用ＴＦＴの極性がＮチャネル型である場合、第１の電極を陰極、第２の電極を陽極とすると好ましい。
また、フルカラー表示する場合、本実施の形態の画素部における等価回路図を図１０に示す。図８中の６３８が図１０のスイッチングＴＦＴ６３８に対応しており、ＴＦＴ６３９が電流制御用ＴＦＴ６３９に対応している。赤色を表示する画素は、電流制御用ＴＦＴ６３９のドレイン領域に赤色を発光するＯＬＥＤ７０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ）７０６Ｒが設けられている。また、ＯＬＥＤ７０３Ｒには、カソード側電源線７００が設けられている。また、緑色を表示する画素は、電流制御用ＴＦＴのドレイン領域に緑色を発光するＯＬＥＤ７０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）７０６Ｇが設けられている。また、青色を表示する画素は、電流制御用ＴＦＴのドレイン領域に青色を発光するＯＬＥＤ７０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）７０６Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれぞれ印加する。
また、発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。
また、発光装置において、静電破壊防止のための保護回路（保護ダイオードなど）を設けてもよい。
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、実施の形態４、または実施の形態５と自由に組み合わせることができる。
（実施の形態７）
本実施の形態は、実施の形態６とは画素のレイアウトが一部異なる発光装置の一例を図１３、図１４、及び図１５を用いて以下に説明する。
図１３（Ａ）は、絶縁表面を有する基板上に、半導体層と、半導体層を覆う絶縁膜（ゲート絶縁膜）と、第１導電層及び第２導電層からなる導電積層パターンとを形成した直後の画素部の上面図である。
図１３（Ａ）中鎖線Ｏ−Ｐで切断した断面構造に相当する断面図が図１３（Ｂ）である。
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、第２導電層１７０２と重ならない第１導電層１７０１を部分的に形成している。例えば、図１３（Ｂ）に示したように、半導体層と重ならないゲート絶縁膜１７０３上の配線においては、第１導電層１７０４と第２導電層１７０５との端面を一致させる。
また、画素部に配置するｎチャネル型ＴＦＴ部においては、第１導電層１７０４と重なるＬＤＤ領域を形成するために半導体層と重なる部分において、第１導電層１７０４が第２導電層１７０５より幅が広く、第２導電層１７０５と重ならない第１導電層１７０４を有している。
また、容量部においては、一方の側における第１導電層１７０１と第２導電層１７０２との端面は一致しているが、もう一方の側には第２導電層と重ならない第１導電層を有している。容量部において第２導電層と重ならない第１導電層の幅は、ｎチャネル型ＴＦＴ部における第２導電層と重ならない第１導電層の幅よりも広い。なお、エッチング条件によっては容量部分の一方の側の１７０１と１７０２の端面が一致しない場合もあるが、そのずれはｎチャネル型ＴＦＴの第２導電層１７０５と重ならない第１導電層１７０４の２つの部分のうち、一方の幅未満とすることが好ましい。
容量部においては、第１導電層１７０１を通過させて第１導電層と重なる半導体層にｎ型を付与する不純物元素が添加されており、容量の一方の電極として機能している。
また、画素部に配置されるｐチャネル型ＴＦＴにおいては、半導体層とゲート絶縁膜を介して重なる第１導電層と第２導電層との端面を一致させる。
このように同一基板上において、第１導電層と第２導電層の断面形状が様々な配線や電極を設計することができる。
以降の工程を実施の形態６に従って、層間絶縁膜に対して半導体層に達するコンタクトホールを形成する工程まで行う。
そして、層間絶縁膜上に第３導電層、第４導電層、及び第５導電層を積層形成する。なお、第３導電層、第４導電層、及び第５導電層は、同じメタルスパッタ装置内で連続して形成する。
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、層間絶縁膜上に形成する配線をパターニングすることも特徴としている。
回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクによって、後に形成する電極１６２３と重なる部分の膜厚が他より薄いレジストパターンを形成する。
このレジストパターンをマスクとして、エッチングを行い、第３導電層１６４０が単層で存在する部分と第３導電層１６４０、第４導電層、及び第５導電層１６４１とが積層して存在する部分とを有する接続電極を形成する。第３導電層１６４０及び第５導電層１６４１としては、高融点金属単体または高融点金属化合物を用いればよく、例えばチタンやモリブデンを用いる。また、第４導電層としては、アルミニウム単体またはアルミニウム合金を用いる。この接続電極は、ｐチャネル型ＴＦＴ１６３９の半導体層と電気的に接続されている。また、接続電極と同様にして、ＴＦＴのソース電極またはドレイン電極として機能する電極も形成する。
以上の工程で、同一基板上にポリシリコン膜を活性層とするトップゲート型のＴＦＴ１６３６、１６３７、１６３８、１６３９が作製できる。
なお、画素部に配置されるＴＦＴ１６３８は、一つのＴＦＴに複数のチャネル形成領域を有するｎチャネル型ＴＦＴである。ＴＦＴ１６３８は、ダブルゲート型のＴＦＴである。また、画素部には、後に形成される発光素子と電気的に接続するＴＦＴ１６３９が設けられる。ＴＦＴ１６３９においては、半導体層とゲート絶縁膜を介して重なる第１導電層と第２導電層との端面を一致させている。また、ここでは、オフ電流低減のため、ＴＦＴ１６３９として、ダブルゲート型のｐチャネル型ＴＦＴを示したが、特に限定されず、シングルゲート型のＴＦＴとしてもよい。
また、駆動回路部に配置されるＴＦＴ１６３６はゲート電極と重なる低濃度不純物領域（ＬＤＤ領域とも呼ぶ）を備えたｎチャネル型ＴＦＴであり、ＴＦＴ１６３７はｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴＦＴである。駆動回路部においては、ＴＦＴ１６３６とＴＦＴ１６３７を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現することができる。また、必要であれば、マルチゲート構造のＴＦＴとすることができる。ＴＦＴ１６３７においては、半導体層とゲート絶縁膜を介して重なる第１導電層と第２導電層との端面を一致させておらず、第１導電層が第２導電層より幅が広く、第２導電層と重ならない部分のある第１導電層を有している。
そして、透明導電膜を成膜した後、パターニングして発光素子の一方となる電極１６２３を形成する。電極１６２３として、透光性を有する導電性材料からなる透明導電膜を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。電極１６２３は、接続電極の第３導電層１６４０と接して電気的に接続している。なお、電極１６２３は、第４導電層、及び第５導電層１６４１とは接しない。
次いで、隣合う電極１６２３を区切るための絶縁物１６２９を形成する。絶縁物１６２９を形成した段階の上面図が図１４（Ａ）である。また、図１４（Ａ）において、鎖線Ｑ−Ｒで切断した断面図が図１４（Ｂ）である。
以降の工程は、実施の形態６に従って、有機化合物層１６２４や、発光素子のもう一方となる電極１６２５を形成する。
次いで、実施の形態６と同様にして、蒸着法またはスパッタ法により保護層１６２６を形成する。
次いで、実施の形態６と同様に封止基板１６３３をシール材１６２８で貼り合わせて発光素子を封止する。なお、シール材１６２８で囲まれた領域には充填材１６２７を充填する。或いは、シール材１６２８で囲まれた領域には乾燥した不活性ガスを充填する。
最後にＦＰＣ１６３２を異方性導電膜１６３１により公知の方法で端子電極と貼りつける。（図１５）
また、図１４（Ａ）において、鎖線Ｓ−Ｔで切断した断面図が図１５の画素部のｎチャネルＴＦＴに相当する。
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形態５、または実施の形態６と自由に組み合わせることができる。
（実施の形態８）
ここでは、図１６を用いて、発光表示パネルにＦＰＣや、駆動用の駆動ＩＣを実装する例について説明する。
図１６（Ａ）に示す図は、ＦＰＣ１２０９を４カ所の端子部１２０８に貼り付けた発光装置の上面図の一例を示している。基板１２１０上には発光素子及びＴＦＴを含む画素部１２０２と、ＴＦＴを含むゲート側駆動回路１２０３と、ＴＦＴを含むソース側駆動回路１２０１とが形成されている。ＴＦＴの活性層が結晶構造を有する半導体膜で構成されており、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現したＥＬ表示パネルを作製することができる。
なお、基板１２１０はコンタクト部以外において保護膜で覆われており、保護膜上に光触媒機能を有する物質を含む下地層が設けられている。
また、画素部を挟むように２カ所に設けられた接続領域１２０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。
また、封止基板１２０４は、画素部および駆動回路を囲むシール材１２０５、およびシール材に囲まれた充填材料によって基板１２１０と固定されている。また、透明な乾燥剤を含む充填材料を充填する構成としてもよい。また、画素部と重ならない領域に乾燥剤を配置してもよい。
また、図１６（Ａ）に示した構造は、ＸＧＡクラスの比較的大きなサイズ（例えば対角４．３インチ）の発光装置で好適な例を示したが、図１６（Ｂ）は、狭額縁化させた小型サイズ（例えば対角１．５インチ）で好適なＣＯＧ方式を採用した例である。
図１６（Ｂ）において、基板１３１０上に駆動ＩＣ１３０１が実装され、駆動ＩＣの先に配置された端子部１３０８にＦＰＣ１３０９を実装している。実装される駆動ＩＣ１３０１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよい。駆動ＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
駆動ＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。
また、ＴＡＢ方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープに駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動ＩＣを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片等を一緒に貼り付けるとよい。
また、画素部１３０２と駆動ＩＣ１３０１の間に設けられた接続領域１３０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。
また、封止基板１３０４は、画素部１３０２を囲むシール材１３０５、およびシール材に囲まれた充填材料によって基板１３１０と固定されている。
また、画素部のＴＦＴの活性層として非晶質半導体膜を用いる場合には、駆動回路を同一基板上に形成することは困難であるため、大きなサイズであっても図１６（Ｂ）の構成となる。
また、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できることはいうまでもない。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、素子基板に設けられた画素電極と対向基板に設けられた対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。対向基板と素子基板は、等間隔で配置され、液晶材料が充填されている。液晶材料は、シール材を閉パターンとして気泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いてもよいし、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。
また、カラーフィルタを用いずに、光シャッタを行い、ＲＧＢの３色のバックライト光源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いた液晶表示装置にも本発明は、適用できる。
以上の様に、本発明を実施する、即ち実施の形態１乃至７のいずれか一の作製方法または構成を用いたパネルにＦＰＣや、駆動用の駆動ＩＣを実装した後、様々な電子機器を完成させることができる。
（実施の形態９）
本実施の形態は、液晶表示装置の構成について図面を参照して説明する。
図１７において、基板１０１０上に下地絶縁膜１０１１を形成する。基板１０１０としては、光透過性を有するガラス基板や石英基板を用いればよい。また、処理温度に耐えうる耐熱性を有する光透過性のプラスチック基板を用いてもよい。また、反射型の液晶表示装置の場合には、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。ここでは基板１０１０としてガラス基板を用いる。
下地絶縁膜１０１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として単層構造を用いた例を示すが、前記絶縁膜を２層以上積層させた構造を用いても良い。なお、基板の凹凸や、基板からの不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。
また、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマで、ガラス基板の表面を直接処理しても良い。プラズマの生成はラジアルスロットアンテナを用いたマイクロ波励起のプラズマ処理装置を用いることができる。このとき、窒素（Ｎ２）、またはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）などの窒化物気体を導入すると、ガラス基板の表面を窒化することができる。このガラス基板の表面に形成された窒化物層は、窒化珪素を主成分とするので、ガラス基板側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマＣＶＤ法で形成して下地層１０１１としても良い。
次いで、下地絶縁膜上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜をスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法などにより成膜した後、結晶化処理として、レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法などを行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
半導体層に対して、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。例えば、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いることができる。
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆うゲート絶縁層を形成する。このゲート絶縁層は、後に形成されるＴＦＴのゲート絶縁膜として機能する。ゲート絶縁層はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。この場合において、当該絶縁膜の表面を、前述と同様に、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理して緻密化しても良い。この処理はゲート絶縁層の成膜の前に行っても良い。すなわち、半導体層の表面に対してプラズマ処理を行う。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、その上に堆積するゲート絶縁層と良好な界面を形成することができる。
次いで、絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施の形態では、ゲート絶縁層６１３上に膜厚３０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、実施の形態１に示したパターニングを行って各ゲート電極及び各配線を形成する。本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、各ゲート電極及び各配線を形成する。この態様は実施の形態１で説明したものと同様である。
なお、ここでは導電膜を窒化タンタル（ＴａＮ）膜とタングステン（Ｗ）膜との積層としたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。
上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰエッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。
次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ゲート電極をマスクとして全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を５０〜１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
次いで、レジストからなるマスクを形成した後、半導体にｎ型を付与する不純物元素を高濃度にドープするための第２のドーピング工程を行う。マスクは、画素部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、画素部のｎチャネル型ＴＦＴの一部と、駆動回路部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域に不純物をドープしないために設ける。第２のドーピング工程におけるイオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う。
次いで、半導体にｐ型を付与する不純物元素（代表的にはボロン）を高濃度にドープするための第３のドーピング工程を行う。マスクは、画素部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域に不純物をドープしないように保護するために設ける。
以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む絶縁膜を成膜する。この絶縁膜は、窒化シリコンまたは酸窒化シリコンで形成する。この絶縁膜は、半導体層の汚染を防ぐ保護膜としての機能を含んでいる。この絶縁膜を堆積した後に、水素ガスを導入して前述のようにマイクロ波で励起された高密度プラズマ処理をすることで、絶縁膜に水素を導入しても良い。または、アンモニアガスを導入して、絶縁膜の窒化と絶縁膜への水素導入の両方を行っても良い。または、酸素、ＮＯ２ガスなどと水素ガスを導入して、絶縁膜の酸化窒化処理と水素導入の両方を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより絶縁膜の表面を緻密化することができる。それにより保護膜としての機能を強化することができる。この絶縁膜に導入された水素は、その後４００〜４５０℃の熱処理をすることにより、絶縁膜を形成する窒化シリコンから水素を放出させて、半導体層１０６０の水素化をすることができる。
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて第１層間絶縁膜を形成する。第１層間絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。第１層間絶縁膜の膜厚は６００ｎｍ〜８００ｎｍとする。次いで、フォトマスクを用いてレジストからなるマスクを形成し、第１層間絶縁膜を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはドレイン電極として機能する電極を形成する。なお、金属積層膜は、同じメタルスパッタ装置内で連続して形成する。そして、レジストからなるマスクを除去する。
以上の工程で、同一基板上にポリシリコン膜を活性層とするトップゲート型のＴＦＴ１０３６、１０３７、１０３８が作製できる。
なお、画素部に配置されるＴＦＴ１０３８は、一つのＴＦＴに複数のチャネル形成領域を有するｎチャネル型ＴＦＴである。ＴＦＴ１０３８は、マルチゲート型のＴＦＴである。
また、駆動回路部に配置されるＴＦＴ１０３６はゲート電極と重なる低濃度不純物領域を備えたｎチャネル型ＴＦＴであり、ＴＦＴ１０３７はｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴＦＴである。駆動回路部においては、ＴＦＴ１０３６とＴＦＴ１０３７を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現することができる。また、必要であれば、マルチゲート構造のＴＦＴとすることができる。
次いで、第２層間絶縁膜１０２３を形成する。第２層間絶縁膜１０２３は、ポリイミド、アクリル樹脂などの有機樹脂絶縁材料を用い、スピン塗布法で形成する。この第２層間絶縁膜１０２３は、下地表面の凹凸の影響を表面に反映させないようにする、平坦化膜としての機能を有している。
次いで、第２層間絶縁膜１０２３に、下層に位置するｎチャネル型ＴＦＴ１０３８に接続する配線１０５１を露出させるコンタクトホールを形成し、画素電極１０２４を形成する。画素電極１０２４としては、透光性を有する導電性材料からなる透明導電膜を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
ここで、透光性を有する導電性材料の組成比例を述べる。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物の組成比は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は一例であり、適宜その組成比の割合は設定すればよい。
画素電極１０２４の上には、配向膜１０２５を形成する。また、対向基板１０３３にも同様に、透光性を有する導電性材料からなる透明導電膜で対向電極１０２９、配向膜１０３０を形成する。
次いで、基板１０１０と対向基板１０３３とを間隔をもってシール材１０２８で固定する。この両基板の間隔は、スペーサ１０２６によって保持する。基板１０１０と対向基板１０３３との間には、液晶層１０２７を形成する。液晶層１０２７は、滴下方式によって、対向基板１０３３を固定する前に形成しても良い。
最後にＦＰＣ１０３２を異方性導電膜１０３１により公知の方法で端子電極と貼りつける（図１７参照。）。なお、端子電極は、画素電極１０２４と同じ工程で得られる透明導電膜を最上層に用いることが好ましく、ゲート配線と同時に形成された導電積層上に形成した構造の電極である。
図１８は、図１７に対応する画素部の上面図を示している。画素は、ソース信号線１０５０とゲート配線１０６１の交差部に設けられ、ｎチャネル型トランジスタ１０３８と容量素子１０３９とを有する。なお、図１８では液晶素子の液晶を駆動する一対の電極のうちの一方の電極（画素電極１０２４）のみを示す。
ｎチャネル型トランジスタ１０３８は、半導体層１０６０と、第１の絶縁層と、第１の絶縁層を介して半導体層１０６０と重なるゲート配線１０６１の一部によって構成される。半導体層１０６０がｎチャネル型トランジスタ１０３８のチャネル部を形成する。ｎチャネル型トランジスタ１０３８のソース及びドレインの一方は、コンタクトホールによってソース信号線１０５０と接続され、他方はコンタクトホールによって配線１０５１と接続されている。配線１０５１はコンタクトホールによって画素電極１０２４と接続されている。配線１０５１はソース信号線１０５０と同じ導電層を用い、同時にパターニングして形成することができる。
容量素子１０３９は、半導体層と、第１の絶縁層と第１の絶縁層を介して半導体層と重なる容量配線１０５２とを一対の電極とし、第１の絶縁層を誘電層とした構成の容量素子（第１の容量素子と呼ぶ）とすることができる。
また、図１８で示す半導体層１０６０を形成するためのフォトマスクは、図１９に示すマスクパターン１０２０を備えている。このマスクパターン１０２０は、フォトリソグラフィ工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図１９で示すマスクパターン１０２０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
図１９で示すマスクパターン１０２０は、その形状が、図１８で示す半導体層１０６０に反映される。その場合、マスクパターン１０２０と相似の形状が転写されても良いが、マスクパターン１０２０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１０２０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
また、このゲート配線を形成するためのフォトマスクは、図２０に示すマスクパターン１０２１を備えている。このマスクパターン１０２１は、角部であって、（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。また、半導体層と重なる部位においては、Ｃｒなどの金属膜からなる遮光部と、補助パターンとして、半透膜が設けられた部分１０２２とを有している。この構成は図５で説明したものと同様の構成を備えている。
図２０で示すマスクパターン１０２１は、その形状が、図１８で示すゲート配線１０６１に反映される。その場合、マスクパターン１０２１と相似の形状が転写されても良いが、マスクパターン１０２１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１０２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１０６１の角部は、線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
ソース信号線１０５０及び配線１０５１を形成するためのフォトマスクのパターンも同様であり、その角部を一辺が１０μｍ以下、または配線の線幅の１／２以下であって１／５以上の長さに面取りした形状のものを用いる。このフォトマスクのパターンを用いてマスクパターンを作製し当該マスクパターンを用いたエッチング加工によってソース信号線１０５０及び接続配線１０５１をパターニング形成する。ソース信号線１０５０及び接続配線１０５１のパターンの角部に丸みを帯びるようにしても良い。すなわち、露光条件やエッチング条件を適切に定めることによって、フォトマスクのパターンよりも更にソース信号線１０５０及び配線１０５１のパターン形状をなめらかにしても良い。こうして、角部が丸くなったソース信号線１０５０及び配線１０５１が形成される。
このように、配線や電極において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより以下の効果がある。凸部を面取りすることによって、プラズマを用いたドライエッチングを行う際、異常放電による微粉の発生を抑えることができる。また、凹部を面取りすることによって、たとえできた微粉であっても、洗浄のときに当該微粉が角に集まるのを防止し、当該微粉を洗い流すことができる。こうして、製造工程における塵や微粉の問題を解消し、歩留まりを向上させることができる。
以上の工程によって、画素部と駆動回路と端子部とを同一基板上に形成することができる。本実施の形態において、オフ電流低減のために画素部のｎチャネル型ＴＦＴをダブルゲート構造とし、２つのチャネル形成領域の間隔を狭め、ＴＦＴの占有面積を縮小している。
本実施の形態は実施の形態１、実施の形態２、実施の形態３、実施の形態４等と自由に組み合わせることができる。
（実施の形態１０）
図２１を参照して、実施の形態９で得られる液晶表示パネルにＦＰＣや、駆動用の駆動ＩＣを実装する例について説明する。
図２１（Ａ）に示す図は、ＦＰＣ１４０９を２カ所の端子部１４０８に貼り付けた表示装置の上面図の一例を示している。基板１４１０上には液晶層及びＴＦＴを含む画素部１４０２と、ＴＦＴを含むゲート側駆動回路１４０３と、ＴＦＴを含むソース側駆動回路１４０１とが形成されている。ＴＦＴの活性層が結晶構造を有する半導体膜で構成されており、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現した液晶表示パネルを作製することができる。
対向基板１４０４は、画素部および駆動回路を囲むシール材１４０５によって基板１４１０と固定されている。図２１（Ａ）に示した構造は、ＸＧＡクラスの比較的大きなサイズ（例えば対角４．３インチ）の表示装置で好適な例を示すが、図２１（Ｂ）は、狭額縁化させた小型サイズ（例えば対角１．５インチ）で好適なＣＯＧ方式を採用した例である。
図２１（Ｂ）において、基板１５１０上に駆動ＩＣ１５０１が実装され、駆動ＩＣの先に配置された端子部１５０８にＦＰＣ１５０９を実装している。実装される駆動ＩＣ１５０１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよい。駆動ＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
駆動ＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。
また、ＴＡＢ方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープに駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動ＩＣを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片等を一緒に貼り付けるとよい。
また、対向基板１５０４は、画素部１５０２を囲むシール材１５０５によって基板１５１０と固定されている。
以上の様に、本発明を実施する、即ち実施の形態１乃至５等のいずれか一の作製方法または構成を用いたパネルにＦＰＣや、駆動用の駆動ＩＣを実装した後、様々な電子機器を完成させることができる。
（実施の形態１１）
本発明の半導体装置、及び電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２２および図２３に示す。
図２２（Ａ）はデジタルカメラであり、本体２１０１、表示部２１０２、撮像部、操作キー２１０４、シャッター２１０６等を含む。なお、図２２（Ａ）は表示部２１０２側からの図であり、撮像部は示していない。本発明により、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラが実現できる。
図２２（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明により、高精細な表示部を有し、且つ、信頼性の高いノート型パーソナルコンピュータを実現することができる。
図２２（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。
また、図２２（Ｄ）は表示装置であり、筐体１９０１、支持台１９０２、表示部１９０３、スピーカ１９０４、ビデオ入力端子１９０５などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成した薄膜トランジスタをその表示部１９０３および駆動回路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い表示装置、特に２２インチ〜５０インチの大画面を有する大型の表示装置を実現することができる。
図２３で示す携帯電話機は、操作スイッチ類９０４、マイクロフォン９０５などが備えられた本体（Ａ）９０１と、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９、スピーカ９０６などが備えられた本体（Ｂ）９０２とが、蝶番９１０で開閉可能に連結されている。表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、回路基板９０７と共に本体（Ｂ）９０２の筐体９０３の中に収納される。表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９の画素部は筐体９０３に形成された開口窓から視認できるように配置される。
表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、その携帯電話機の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）９０８を主画面とし、表示パネル（Ｂ）９０９を副画面として組み合わせることができる。
本発明により、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。
本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番９１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９０４、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。
以上の様に、本発明を実施する、即ち実施の形態１乃至１０のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。
本発明の半導体装置を示す工程断面図。（実施の形態１） 本発明の半導体装置を示す工程断面図。（実施の形態１） 本発明の半導体装置を示す断面図。（実施の形態２） 本発明の半導体装置を示す断面図。（実施の形態３） 露光マスクの上面図および断面図を示す図。（実施の形態４） ガラス基板上に形成したレジストパターンの断面写真図。（実施の形態５） 半導体装置の作製工程を示す断面図。（実施の形態５） アクティブマトリクス型ＥＬ表示装置の構成を示す断面図。（実施の形態６） アクティブマトリクス型ＥＬ表示装置の駆動回路の一部を示す上面図。（実施の形態６） アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す図。（実施の形態６） アクティブマトリクス型ＥＬ表示装置の画素部の等価回路を示す図。（実施の形態６） アクティブマトリクス型ＥＬ表示装置の画素部の一部（容量部）を示す断面図。（実施の形態６） アクティブマトリクス型ＥＬ表示装置の作製途中の上面図および断面図。（実施の形態７） アクティブマトリクス型ＥＬ表示装置の構成を示す断面図。（実施の形態７） アクティブマトリクス型ＥＬ表示装置の構成を示す断面図。（実施の形態７） ＥＬモジュールの一例を示す図。 液晶表示装置の構成について説明する図。 液晶表示装置に係る画素の構成について説明する図。 露光マスクパターンについて説明する図。 補助パターンを設置した露光マスクパターンについて説明する図。 液晶モジュールの一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。
符号の説明
１０１ 基板
１０２ 第１絶縁膜（下地絶縁膜）
１０３ 半導体層
１０４ 第２絶縁膜（ゲート絶縁膜）
１０５ａ 第１導電層
１０５ｂ 第１導電層
１０６ａ 第２導電層
１０６ｂ 第２導電層
１０６ｃ 第２導電層
１０７ａ マスクパターン
１０７ｂ マスクパターン
１０７ｃ マスクパターン
１０８ａ 一導電型不純物領域
１０８ｂ 一導電型不純物領域
１０９ 一導電型不純物領域
１１０ 一導電型不純物領域
１１１ 一導電型不純物領域
１１２ 第３絶縁膜
１１３ 第４絶縁膜
１１４ ソース電極
１１５ ドレイン電極

Claims (4)

  1. 第１の半導体層を有し、
    第２の半導体層を有し、
    前記第１の半導体層上及び前記第２の半導体層上に第１の絶縁層を有し、
    前記第１の絶縁層上に第１の導電層を有し、
    前記第１の導電層上に第２の導電層を有し、
    前記第１の絶縁層上に第３の導電層を有し、
    前記第３の導電層上に第４の導電層を有し、
    前記第１の半導体層は、第１のチャネル形成領域と、第２のチャネル形成領域と、第１のソース領域と、第１のドレイン領域と、第１の領域と、第２の領域と、第３の領域と、を有し、
    前記第２の半導体層は、第４の領域と、第５の領域と、第６の領域と、を有し、
    前記第１の領域は、前記第１のソース領域と前記第１のチャネル形成領域との間に位置し、
    前記第２の領域は、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置し、
    前記第３の領域は、前記第２のチャネル形成領域と前記第１のドレイン領域との間に位置し、
    前記第４の領域は、前記第５の領域と前記第６の領域との間に位置し、
    前記第１の導電層は、前記第１のチャネル形成領域と重なる領域を有し、
    前記第１の導電層は、前記第２のチャネル形成領域と重なる領域を有し、
    前記第１の導電層は、前記第１のソース領域と重ならず、
    前記第１の導電層は、前記第１のドレイン領域と重ならず、
    前記第１の導電層は、前記第１の領域と重なる領域を有し、
    前記第１の導電層は、前記第２の領域と重なる領域を有し、
    前記第１の導電層は、前記第３の領域と重なる領域を有し、
    前記第２の導電層は、前記第１のチャネル形成領域と重なる領域を有し、
    前記第２の導電層は、前記第２のチャネル形成領域と重なる領域を有し、
    前記第２の導電層は、前記第１のソース領域と重ならず、
    前記第２の導電層は、前記第１のドレイン領域と重ならず、
    前記第２の導電層は、前記第１の領域と重ならず、
    前記第２の導電層は、前記第２の領域と重ならず、
    前記第２の導電層は、前記第３の領域と重ならず、
    前記第３の導電層は、前記第４の領域と重なる領域を有し、
    前記第３の導電層は、前記第５の領域と重なる領域を有し、
    前記第３の導電層は、前記第６の領域と重なる領域を有し、
    前記第４の導電層は、前記第４の領域と重ならず、
    前記第４の導電層は、前記第５の領域と重なる領域を有し、
    前記第４の導電層は、前記第６の領域と重なる領域を有し、
    前記第１の領域は、第１の濃度を有し、
    前記第２の領域は、第２の濃度を有し、
    前記第３の領域は、第３の濃度を有し、
    前記第４の領域は、第４の濃度を有し、
    前記第１のソース領域は、第５の濃度を有し、
    前記第１のドレイン領域は、第６の濃度を有し、
    前記第１の濃度は、前記第５の濃度よりも小さく、
    前記第２の濃度は、前記第５の濃度よりも小さく、
    前記第３の濃度は、前記第５の濃度よりも小さく、
    前記第４の濃度は、前記第５の濃度よりも小さく、
    前記第１の濃度は、前記第６の濃度よりも小さく、
    前記第２の濃度は、前記第６の濃度よりも小さく、
    前記第３の濃度は、前記第６の濃度よりも小さく、
    前記第４の濃度は、前記第６の濃度よりも小さく、
    前記第１の濃度は、第１の元素の濃度であり、
    前記第２の濃度は、第２の元素の濃度であり、
    前記第３の濃度は、第３の元素の濃度であり、
    前記第４の濃度は、第４の元素の濃度であり、
    前記第５の濃度は、第５の元素の濃度であり、
    前記第６の濃度は、第６の元素の濃度であり、
    前記第１の元素は、ｎ型を付与する第１の不純物元素又はｐ型を付与する第２の不純物元素であり、
    前記第２の元素は、前記第１の元素と同じ元素であり、
    前記第３の元素は、前記第１の元素と同じ元素であり、
    前記第４の元素は、前記第１の元素と同じ元素であり、
    前記第５の元素は、前記第１の元素と同じ元素であり、
    前記第６の元素は、前記第１の元素と同じ元素であることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２の半導体層は、第３のチャネル形成領域と、第２のソース領域と、第２のドレイン領域と、を有し、
    前記第３の導電層は、前記第３のチャネル形成領域と重なる領域を有し、
    前記第３の導電層は、前記第２のソース領域と重ならず、
    前記第３の導電層は、前記第２のドレイン領域と重ならず、
    前記第４の導電層は、前記第３のチャネル形成領域と重なる領域を有し、
    前記第４の導電層は、前記第２のソース領域と重ならず、
    前記第４の導電層は、前記第２のドレイン領域と重ならないことを特徴とする半導体装置。
  3. 請求項２において、
    前記第３の導電層上及び前記第４の導電層上に第２の絶縁層を有し、
    前記第２の絶縁層上に、第５の導電層と第６の導電層と第７の導電層と画素電極とを有し、
    前記第５の導電層は、前記第１のソース領域又は前記第１のドレイン領域の一方に電気的に接続されており、
    前記第６の導電層は、前記第１のソース領域又は前記第１のドレイン領域の他方に電気的に接続されており、
    前記第６の導電層は、前記第４の導電層に電気的に接続されており、
    前記第７の導電層は、前記第２のソース領域又は前記第２のドレイン領域の一方に電気的に接続されており、
    前記画素電極は、前記第２のソース領域又は前記第２のドレイン領域の他方に電気的に接続されていることを特徴とする半導体装置。
  4. 請求項３において、
    前記第７の導電層は、前記第２の導電層と重なる領域を有し、
    前記第７の導電層は、前記第４の導電層と重なる領域を有することを特徴とする半導体装置。
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