JP4801262B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された結晶質半導体膜を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装置およびその作成方法に関するものである。本発明により作成される半導体装置は、ＴＦＴやＭＯＳトランジスタ等の素子のみならず、これら絶縁ゲート型トランジスタを用いて構成された半導体回路（マイクロプロセッサ、信号処理回路または高周波回路等）を有する液晶表示装置等を含むものである。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路、電子機器、電気光学装置は全て半導体装置であるとみなす。
【０００３】
【従来の技術】
現在、半導体膜を用いた半導体素子として、ＴＦＴが各集積回路に用いられており、特に画像表示装置においては、駆動回路および画素部において、スイッチング素子として積極的に用いられている。さらに、非晶質半導体膜よりも移動度の高い結晶質半導体膜を活性層に用いたＴＦＴは、その駆動能力の高さを活かし、画像表示装置の駆動回路を構成する素子としても用いられている。そのため、例えばアクティブマトリクス型液晶表示装置においては、画像表示を行うための画素部と、画素部に入力される信号を制御するための駆動回路が同一基板上に一体形成されている。
【０００４】
ここで、ＴＦＴには、高い駆動能力（ＩON：オン電流の高さ）と共に、ホットキャリア効果による素子劣化を防ぎ、信頼性を向上させることが求められる。同時に、画素部を構成するＴＦＴには、不必要な電流によって画素が駆動しないよう、オフ電流（ＩOFF）の低減が求められる。
【０００５】
オフ電流を低減するためのＴＦＴ構造の一つに、低濃度ドレイン（Lightly Doped Drain：ＬＤＤ）領域を設ける構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成したソース領域またはドレイン領域との間に、低濃度に不純物元素を添加して形成したＬＤＤ領域を設けたものである。また、ホットキャリア効果によるＴＦＴ素子の劣化を原因とするオン電流の低下を防ぐのに有効である構造として、ＬＤＤ領域の一部分をゲート電極と重ねたＧＯＬＤ（Gate Overlapped LDD）構造がある。このようなＬＤＤ領域を、本明細書ではＧＯＬＤ領域と表記する。
【０００６】
【本発明以前の技術】
ここで、ＬＤＤ領域やＧＯＬＤ領域を有するＴＦＴを形成しようとすると、一般のＴＦＴよりも、その製造工程は複雑なものとならざるを得ない。そこで、前述のＴＦＴを作成するにあたっては、可能な限り少ないマスク枚数で実現するために、特願２０００−２３０４０１号に記載されている半導体装置の作成方法を開発し、これをもって、高い電流能力とオフ電流の低減を実現し、かつ駆動回路部のＴＦＴの信頼性を向上させることが可能となった。
【発明が解決しようとする課題】
前述の方法により作成された半導体装置は、高精彩、高解像度の画像表示装置に用いられているが、中でも、画面をスクリーン上に投影することの出来るプロジェクタの需要増加に伴って、透過型の液晶表示装置が広く用いられるようになった。
【０００７】
しかし、プロジェクタに用いる透過型の液晶表示装置は、その基板のＴＦＴが作成された面の裏側（基板裏面）から入射する光や、基板上面から入射した後、基板中を乱反射した光が、ＴＦＴのチャネル形成領域に当たることによって、オフ電流のリークが生ずる。これによって、画素部においては、ＴＦＴがＯＦＦ状態となっているにもかかわらず、リーク電流によって液晶の光透過率が変化してしまうため、問題となっている。特に、プロジェクタに用いられる液晶表示装置においては、照射される光強度が大きいため、これによって生ずるオフ電流のリークも無視できないものとなっている。
【０００８】
本発明は前述の問題を解決するための方法であり、従来技術よりも工程数を大きく増加させることなく、電流能力、信頼性ともに高いＴＦＴの作成を実現し、さらに基板への光照射によるオフ電流のリークを低減することを可能とする液晶表示装置を実現することを課題とする。
【０００９】
【課題を解決するための手段】
本発明においては、前述の課題を解決するために以下のような手段を講じた。
【００１０】
図１を参照して説明する。図１は、本発明の半導体装置の作成工程を示している。図１（Ｆ）において、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴは駆動回路を構成するＴＦＴ、画素ＴＦＴは画素部を構成するＴＦＴである。駆動回路側のＮチャネル型ＴＦＴは、ゲート電極が重なったＧＯＬＤ領域を有しており、ホットキャリア劣化による特性変化を防ぐことが出来る。画素ＴＦＴはここではＮチャネル型ＴＦＴを用いているが、こちらはゲート電極が重ならないＬＤＤ領域を有し、オフ電流の低減に寄与している。さらに画素ＴＦＴのチャネル形成領域の下には、下部遮光膜を有し、光リーク電流を防ぐことが出来る。
【００１１】
本発明の特徴は、ＴＦＴのチャネル部に光が当たるのを防止するために、チャネル形成領域の下に下部遮光膜を有する点と、作成工程を増加させないために、ＬＤＤ領域およびＧＯＬＤ領域の形成およびゲート電極の形成に、新規の方法を用いることによってマスク枚数を減らしている点に特徴がある。この下部遮光膜を設けることによって、マスク枚数や工程数を大きく増やすことなく、ＴＦＴのオフ電流リークを低減する構造を実現することが出来る。
【００１２】
以下に本発明の半導体装置およびその作成方法に関する構成を示す。
【００１３】
請求項１に記載の本発明の半導体装置は、
画素部に設けられた画素ＴＦＴと、前記画素部周辺に設けられた駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとが同一基板上に形成された半導体装置であって、
前記基板上には下部遮光膜を有し、
前記下部遮光膜上には下地絶縁膜を有し、
前記下地絶縁膜上に前記画素ＴＦＴと、前記駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとが形成され、
前記ｎチャネル型ＴＦＴの不純物領域は、一部が前記ｎチャネル型ＴＦＴのゲート電極と重なるように形成され、
前記ｐチャネル型ＴＦＴの不純物領域は、前記ｐチャネル型ＴＦＴのゲート電極と重ならないように形成され、
前記画素ＴＦＴの不純物領域は、前記画素ＴＦＴのゲート電極と重ならないように形成され、
少なくとも前記画素ＴＦＴのチャネル形成領域が、前記下部遮光膜と重なるように形成されることを特徴としている。
【００１４】
請求項２に記載の本発明の半導体装置は、
請求項１において、
前記ｎチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の導電層と、前記第１の導電層上に接した第２の導電層からなり、
且つ、前記第１の導電層のチャネル長方向の長さは、前記第２の導電層のチャネル長方向の長さよりも長く、
且つ、前記第１の導電層の一部が、前記ｎチャネル型ＴＦＴの不純物領域の一部と重なることを特徴としている。
【００１５】
請求項３に記載の本発明の半導体装置は、
請求項１もしくは請求項２において、
前記ｐチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の導電層と、前記第１の導電層上に接した第２の導電層からなり、
且つ、前記第１の導電層のチャネル長方向の長さは、前記第２の導電層のチャネル長方向の長さと等しいことを特徴としている。
【００１６】
請求項４に記載の本発明の半導体装置は、
請求項１乃至請求項３のいずれか１項において、
前記画素ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の導電層と、前記第１の導電層上に接した第２の導電層からなり、
且つ、前記第１の導電層のチャネル長方向の長さは、前記第２の導電層のチャネル長方向の長さと等しいことを特徴としている。
【００１７】
請求項５に記載の本発明の半導体装置は、
請求項１乃至請求項４のいずれか１項において、
前記画素ＴＦＴのゲート電極またはｎチャネル型ＴＦＴのゲート電極またはｐチャネル型ＴＦＴのゲート電極を形成する、前記第１の導電層または前記第２の導電層は、
Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料からなることを特徴としている。
【００１８】
請求項６に記載の本発明の半導体装置は、
請求項１乃至請求項５のいずれか１項において、
前記下部遮光膜は、前記画素ＴＦＴのチャネル形成領域に向かって入射する光を遮ることを特徴としている。
【００１９】
請求項７に記載の本発明の半導体装置は、
請求項１乃至請求項６のいずれか１項において、
前記下部遮光膜は、前記画素ＴＦＴのゲート電極と電気的に接続され、ゲート信号線として機能することを特徴としている。
【００２０】
請求項８の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、液晶表示装置への適用が可能である。
【００２１】
請求項９の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、フロントプロジェクタ装置への適用が可能である。
【００２２】
請求項１０の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、リアプロジェクタ装置への適用が可能である。
【００２３】
請求項１１の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、ゴーグル型ディスプレイへの適用が可能である。
【００２４】
請求項１２の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、パーソナルコンピュータへの適用が可能である。
【００２５】
請求項１３の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、デジタルビデオディスクプレーヤーへの適用が可能である。
【００２６】
請求項１４に記載の本発明の半導体装置の作成方法は、
基板上に、下部遮光膜を形成する第１の工程と、
前記下部遮光膜上に、下地絶縁膜を形成する第２の工程と、
前記下地絶縁膜上に、半導体層を形成する第３の工程と、
前記半導体層上に、絶縁膜を形成する第４の工程と、
前記絶縁膜上に、第１の幅を有する第１の導電層と第１の幅を有する第２の導電層の積層からなる第１の形状の電極を形成する第５の工程と、
前記第１の形状の電極をマスクとして、前記半導体層に一導電型を付与する不純物元素を添加して第１の不純物領域を形成する第６の工程と、
前記第１の形状の電極をエッチングして、第２の幅を有する第１の導電層と第３の幅を有する第２の導電層からなる第２の形状の電極を形成する第７の工程と、
前記第２の導電層をマスクとして、前記第１の導電層を通過させて前記半導体層に一導電型を付与する不純物元素を添加して第２の不純物領域を形成する第８の工程と、
後に第２の不純物領域を有するＴＦＴを形成する領域をレジストマスクで被覆する第９の工程と、
前記レジストマスクで被覆されていない領域において、前記第２の導電層をマスクとして、前記第１の導電層の一部をエッチングして第３の幅を有する第１の導電層と前記第３の幅を有する第２の導電層との積層からなる第３の形状の電極を形成し、前記第２の不純物領域を、前記第１の導電層の一部と重なっている第２の不純物領域と、前記第１の導電層と重なっていない第３の不純物領域とに作り分ける第１０の工程と、
前記第３の形状の電極をマスクとして、ゲート絶縁膜の一部をエッチングして薄膜化する第１１の工程とを有することを特徴としている。
【００２７】
請求項１５に記載の本発明の半導体装置の作成方法は、
請求項１４において、
前記第１の幅は前記第２の幅よりも広く、かつ前記第２の幅は前記第３の幅よりも広いことを特徴としている。
【００２８】
請求項１６に記載の本発明の半導体装置の作成方法は、
請求項１４もしくは請求項１５において、
前記一導電型を付与する不純物元素とは、前記半導体層にｎ型もしくはｐ型を付与する不純物元素であることを特徴としている。
【００２９】
【発明の実施の形態】
本発明の実施の形態について説明する。
【００３０】
まず、図１（Ａ）に示すように、基板１０１上に下部遮光膜１０２を形成し、下地絶縁膜１０３で被覆する。続いて、結晶質の半導体層１０４〜１０６を形成する。この半導体層は、例としては非晶質の半導体層を形成したのち、公知の方法によって結晶化させたものを用いている。次いで、ゲート絶縁膜１０７を形成した後、後の工程でゲート電極を形成するための第１の導電膜１０８および第２の導電膜１０９を形成する。第１の導電膜、第２の導電膜の材質としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すると良い。本実施形態では、第１の導電膜をＴａＮ、第２の導電膜をＷにて形成する。その上にフォトリソグラフィ法を用いて、レジストマスク１１０Ａを形成する。
【００３１】
次いで、図１（Ｂ）に示すように、第１のエッチング処理を行う。最初に第１のエッチング条件にてＷをエッチングして端部をテーパー形状とし、次いで第２のエッチング条件にてＷとＴａＮとを同時にエッチングし、１１１Ａ〜１１３Ａおよび１１１Ｂ〜１１３Ｂでなる第１の形状の導電層を形成する。その後、レジストマスクを除去せずに第１のドーピング処理を行い、島状半導体層にｎ型を付与する不純物元素を添加する。このとき、前記第１の形状の導電層が不純物元素に対するマスクとなり、自己整合的にｎ型不純物領域１１４〜１１９が形成される。
【００３２】
次に、図１（Ｃ）に示すように、レジストマスクを除去せずに第２のエッチング処理を行う。ここでは第２の導電膜のみが選択的にエッチングされて後退し、１１１Ｃ〜１１３Ｃおよび１１１Ｄ〜１１３Ｄでなる第２の形状の導電層が形成される。その後レジストマスクを除去し、第２のドーピング処理を行い、第１のドーピング時よりも低濃度で、ｎ型を付与する不純物元素を添加する。このとき、前記第２の形状の導電層１１１Ｄ〜１１３Ｄが不純物元素に対するマスクとなり、自己整合的に低濃度のｎ型不純物領域１２０〜１２５が形成される。
【００３３】
次いで、図１（Ｄ）に示すように、レジストマスク１１０Ｂを新たに形成し、第３のエッチング処理を行う。ここでは、第１の導電膜の部分のみが、１１２Ｅ〜１１３Ｅで示される部分を残してエッチングされる。ここで、ｎ型の低濃度不純物領域のうち、１２２〜１２５は、ゲート電極に重ならない形となる。
【００３４】
続いて、図１（Ｅ）に示すように、新たにレジストマスク１１０Ｃを形成し、第３のドーピング処理によって、島状半導体層にｐ型を付与する不純物元素を添加する。このとき、第１の導電層１１２Ｅおよび第２の導電層１１２Ｄが不純物元素に対するマスクとなり、自己整合的に高濃度の不純物領域１２６〜１２９が形成される。なお、不純物領域１２６〜１２９にはそれぞれ、事前に異なる濃度でｎ型を付与する不純物元素が添加されているが、ｐ型を付与する不純物はそれよりも十分に高い濃度で添加されるため、いずれも同様にｐ型の高濃度不純物領域として機能する。
【００３５】
最後に、レジストマスク１１０Ｃを除去して、図１（Ｆ）に示す構造のＴＦＴが完成する。ここに示した本発明の半導体装置の作成方法を用いることによって、ホットキャリア劣化による特性低下を防止し、かつ画素部でのオフ電流を十分に低減することが出来る。さらに画素ＴＦＴのチャネル領域の下に設けた下部遮光膜によって、基板中に入射する光による電流のリークも抑制することが出来る。
【００３６】
さらに、ゲート電極のエッチング処理を前述のように行うことにより、マスク枚数を大幅に低減することが可能となる（実施形態の例では、下部遮光膜、半導体層、レジストマスク１１０Ａ、１１０Ｂ、１１０Ｃの５枚）ため、半導体装置作成時のコスト低減に大きく寄与することが出来る。
【００３７】
【実施例】
以下に本発明の実施例について記述する。
【００３８】
[実施例１]
本実施例では、半導体装置の画素部のＴＦＴとその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路）のＴＦＴを同時に作成する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００３９】
図４（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００１を用いる。なお、基板５００１としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４０】
基板５００１上に、Ｐ−Ｓｉ膜およびＷＳｉx膜を積層し、これらの膜を所望の形状にパターニングして下部遮光膜５００２を形成する。下部遮光膜５００２を形成する膜の材質としては、Ｐ−Ｓｉ膜、ＷＳｉx膜（ｘ＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料からなる膜のいずれか一種、または複数種を成膜すれば良い。本実施形態では、Ｐ−Ｓｉ膜を５０[nm]、ＷＳｉx膜を１００[nm]積層して下部遮光膜５００２を形成した。
【００４１】
次いで、下地絶縁膜５００３を形成する。下地絶縁膜５００３は、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形成する。
【００４２】
次に、図４（Ｂ）に示すように、下地絶縁膜５００３上に、非晶質半導体膜を３０〜６０[nm]の厚さで形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０５）合金等で形成すると良い。続いて、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングし、島状の半導体層５００４〜５００７を形成する。本実施例では、プラズマＣＶＤ法を用いて５５[nm]の非晶質シリコン膜を成膜した後、Ｎｉを含む溶液を非晶質シリコン上に保持させた。この非晶質シリコン膜に脱水素化（４５０℃、１時間）を行った後、熱結晶化（５７０℃、１４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質シリコン膜を形成し、パターニング処理によって島状半導体層を形成した。
【００４３】
また、島状半導体層５００４〜５００７を形成した後、ｎチャネル型ＴＦＴのしきい値電圧（Ｖth）を制御するために、ｐ型を付与する不純物元素を添加しても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知られている。
【００４４】
次いで、島状半導体層５００４〜５００７を覆うゲート絶縁膜５００８を形成する。ゲート絶縁膜５００８の材質としてシリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によって４０〜１５０[nm]の厚さで形成する。ここで、ゲート絶縁膜５００８は、シリコンを含む絶縁膜を、単層あるいは積層構造として形成すれば良い。
【００４５】
次に、ゲート絶縁膜５００８上に、膜厚２０〜１００[nm]の第１の導電膜（ＴａＮ）５００９と、膜厚１００〜４００[nm]の第２の導電膜（Ｗ）５０１０とを積層形成する。第１の導電膜５００９および第２の導電膜５０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン（Ｐ）等の不純物元素を添加したＰ−Ｓｉ膜に代表される半導体膜を用いても良い。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜と、膜厚３７０[nm]のＷ膜からなる第２の導電膜とを積層形成した。ＴａＮ膜はスパッタ法により形成し、Ｔａをターゲットに用い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをターゲットに用いてスパッタ法により形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下とすることが望ましい。Ｗ膜は結晶粒を大きくすることで低低効率化を図ることが出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化が阻害されて高抵抗化する。したがって、本実施例においては、高純度のＷ（純度９９．９９９９[％]）をターゲットに用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来た。
【００４６】
次いで、図４（Ｃ）に示すように、フォトリソグラフィ法を用いてレジストからなるマスク２１０〜２１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００４７】
この後、レジストマスク５０１１を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７[nm／min]、ＴａＮに対するエッチング速度は６６．４３[nm／min]である。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００４８】
そして、レジストマスク５０１１を除去することなく第１のドーピング処理を行い、島状半導体層にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドーピング法もしくはイオン注入法で行えば良い。この場合、第１の形状の導電層５０１２〜５０１６が不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０１９が形成される。
【００４９】
さらに、図５（Ａ）に示すように、レジストマスク５０１１を除去することなく第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４[sccm]とし、１．３[Pa]の圧力でコイル型の電極に７００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０Wの[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３[nm／min]、ＴａＮに対するエッチング速度は３２．[nm／min]であり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜５００８に対するエッチング速度は３３．７[nm／min]であり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、ゲート絶縁膜５００８との選択比が高いので膜減りを抑えることができる。また、駆動回路のＴＦＴにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【００５０】
また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２[nm／min]、ＴａＮに対するエッチング速度は２０．６７[nm／min]であり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、このとき、ゲート絶縁膜５００８のうち、第１の形状の導電層５０１２〜５０１６に覆われていない部分も同時にエッチングされて薄くなっている。
【００５１】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行う。ドーピングは第２の導電層５０２０ｂ〜５０２４ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14[／cm2]、加速電圧９０[keV]、イオン電流密度０．５[μA／cm2]、フォスフィン（ＰＨ3）５[％]水素希釈ガス、ガス流量３０[sccm]にてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５０２５〜５０２８を自己整合的に形成する。
【００５２】
次いで、図５（Ｂ）に示すように、レジストマスク５０２９を形成して第３のエッチング処理を行う。この第３のエッチング処理では、後にｐチャネル型ＴＦＴとなる部分と、画素ＴＦＴとなる部分において、第１の導電層のテーパー部を選択的にエッチングして半導体層と重なる領域をなくす。第３のエッチング処理は、エッチングガスにＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０[sccm]とし、１．０[Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを７０秒行った。基板側（試料ステージ）にも[Ｗ]のＲＦ（１３．５６[MHz]電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第３の形状の導電層５０３０ａ〜５０３２ａが形成される。
【００５３】
次いで、ゲート絶縁膜のエッチングを行う。ここでは、後にｐ型の不純物の添加を容易にするために、第１の導電層と重ならないゲート絶縁膜の一部をエッチングして薄くする。その後、後にｎチャネル型ＴＦＴの活性層となる半導体層をレジストマスク５０３５で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型の高濃度不純物領域５０３６を形成する。このとき、第１の導電層５０３０ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する。本実施例では、ｐ型不純物領域５０３６はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域５０１８、５０３３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０20〜２×１０21[／cm3]となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５４】
ここまでの工程で、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴがそれぞれ形成され、ｎチャネル型ＴＦＴにおいては、第１の導電層と重なる低濃度不純物領域（ＧＯＬＤ領域）５０２５と、第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領域）５０３４が形成される。このように、駆動回路部と画素部とでは、異なる構造のＴＦＴを作り分けている。また本実施例では、半導体層５００７と、第１、第２の導電層５０２４で形成される部分で画素の保持容量をとっている。図示していないが、半導体層５０２４は、画素ＴＦＴのソース領域もしくはドレイン領域と電気的に接続されている。
【００５５】
次に、図６（Ｂ）に示すように、レジストマスク５０３５を除去して第１の層間絶縁膜５０３７を形成する。第１の層間絶縁膜５０３７としては、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２００[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を膜厚２００[nm]で成膜して形成した。
【００５６】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この工程ではファーネスアニール炉を用いる熱アニール法にて行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜５５０[℃]で行えば良く、本実施例では５５０[℃]、４時間の熱処理で活性化処理を行った。なお、この工程においては、熱アニール法の他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）等を適用することが出来る。
【００５７】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のＮｉ濃度が低減される。このようにして作成したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００５８】
本実施例においては、ソース領域およびドレイン領域に含まれるリンを利用してゲッタリングを行ったが、他の方法としては、島状の半導体層の形成前に、島状半導体層以外の場所にＰまたは、Ａｒ等の不活性ガスをドーピングにより添加して熱処理を行う方法がある。この方法ではマスクが１枚増加するが、良好にゲッタリングを行うことが出来る。
【００５９】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いる配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００６０】
次いで、熱処理（３００〜５５０[℃]で１〜１２時間）を行い、半導体層を水素化する工程を行う。本実施例では、窒素雰囲気中で３５０[℃]、１時間の熱処理を行った。この工程は第１の層間絶縁膜５０３７に含まれる水素によって、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００６２】
次いで、図６（Ｂ）に示すように、各不純物領域５０１７、５０１８、５０１９、５０３６に達するコンタクトホールを形成するためのパターニングを行い、前記各不純物領域を電気的に接続する配線５０３８〜５０４１、接続電極５０４２、ソース信号線５０４３の形成を行う。これらの電極および配線の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらに準ずる材料を用いる。
【００６３】
次いで、シリコンを含む無機絶縁膜と、有機樹脂膜の積層でなる第２の層間絶縁膜５０４４を成膜する。第２の層間絶縁膜５０４４は、配線材料の絶縁に加え、表面の平坦化膜としての機能をも有している。本実施例では、ＳｉＮＯでなる無機絶縁膜を膜厚２００[nm]、さらに有機樹脂膜にアクリルを用いて膜厚５００[nm]の積層膜として形成した。
【００６４】
その後、画素ＴＦＴの上面に遮光膜５０４５を形成する。遮光膜５０４５としては、Ａｌ等の反射性の材料を用いる。本実施例においては、Ａｌ−Ｔｉの積層膜を膜厚２００[nm]で成膜後、パターニングを行って形成した。
【００６５】
さらに、図６（Ｃ）に示すように、有機樹脂膜でなる第３の層間絶縁膜５０４６を形成した後、第２の層間絶縁膜５０４４、第３の層間絶縁膜５０４６に、接続配線５０４２に達するコンタクトホールの開口を行い、画素電極５０４７を形成する。画素電極の材質としては、透過型の半導体装置とする場合には透明導電膜を用い、反射型のとする場合には金属膜を用いれば良い。本実施例においては、透過型の半導体装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００［nm］の厚さにスパッタ法で成膜したのちパターニングを行い、画素電極５０４７を形成した。
【００６６】
以上のようにして、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴからなるＣＭＯＳ回路部と、ｎチャネルＴＦＴからなる画素ＴＦＴ及び保持容量とを有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００６７】
[実施例２]
本実施例においては、実施例１で作成したアクティブマトリクス基板から、アクティブマトリクス型半導体装置を作成する工程を以下に説明する。説明には図７を用いる。
【００６８】
まず、実施例１に従い、図６（Ｃ）の状態のアクティブマトリクス基板を得た後、図６（Ｃ）のアクティブマトリクス基板上に、図７（Ａ）に示すように配向膜５０５１を形成しラビング処理を行う。なお、本実施例では配向膜５０５１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５０５０を所望の位置に形成した。また、柱状のスペーサ５０５０に代えて、球状のスペーサを基板全面に散布しても良い。
【００６９】
次いで、対向基板５０４８を用意する。対向基板５０４８には、透明導電膜でなる対向電極５０４９を形成し、さらに配光膜５０５１を形成しラビング処理を行う。
【００７０】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材（図示せず）で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５２を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５２には公知の液晶材料を用いれば良い。このようにして図７（Ａ）に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼り付ける。
【００７１】
[実施例３]
本実施例においては、本発明の半導体装置の作成方法を用いて作成したアクティブマトリクス型半導体装置の構成例について説明する。
【００７２】
図２は、本実施例にて説明する画素部の上面図（ただし対向基板側を省略する）を示しており、点線枠２００で囲われた部分が１画素である。さらに図３（Ａ）において、点線α−α'，点線β−β'で示される部分の断面図を図３（Ｂ）に点線α−α'，点線β−β'で示す。それぞれの画素は、半導体層２０１、下部遮光膜２０２、ソース信号線２０３、ゲート電極２０４、接続電極２０５、保持容量２０６、画素電極２０７を有する。画素の保持容量は、ここでは画素ＴＦＴの半導体層と電気的に接続された半導体層とゲート電極と同層に形成された配線との間に形成されている。
【００７３】
また、画素部の構成に際しては、開口率を高くすることが求められる。そこで本実施例においては、下部遮光膜２０２がゲート信号線を兼用しており、さらにソース信号線は保持容量と重なるように配置した。
【００７４】
さらに、アクティブマトリクス型半導体装置の一例を図８に示す。図８（Ａ）は上面図、図８（Ｂ）は断面図である。基板８０１の中央には、画素部８０４が配置されている。画素部８０４の上側には、ソース信号線を駆動するための、ソース信号線駆動回路８０２が配置されている。画素部８０４の左右には、ゲート信号線を駆動するための、ゲート信号線駆動回路８０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路８０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、半導体装置の基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図８（Ａ）に示した左右対称配置が望ましい。各駆動回路への信号の入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）８０５から行われる。ＦＰＣ８０５は、基板８０１の所定の場所まで配置された配線に達するように、層間絶縁膜および樹脂膜にコンタクトホールを開口し、接続電極８０９を形成した後、異方性導電膜等を介して圧着される。本実施例においては、接続電極はＩＴＯを用いて、画素電極と同時に形成した。
【００７５】
駆動回路、画素部の周辺には、基板外周に沿ってシール剤８０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサ８１０によって一定のギャップ（基板８０１と対向基板８０６との間隔）を保った状態で、対向基板８０６が貼り付けられる。その後、シール剤８０７が塗布されていない部分より液晶素子が注入され、封止剤８０８によって密閉される。以上の工程により、半導体装置が完成する。
【００７６】
[実施例４]
実施例３にて示したように、下部遮光膜がゲート信号線を兼用する構造とした場合、通常の配線材料を用いるよりも配線抵抗が高くなるため、信号伝達時の遅延が大きくなるという問題点がある。そこで本実施例において、前述の問題点を解決する方法について説明する。説明に際し、図９を参照する。
【００７７】
ここでは、フレーム周波数６０[Hz]，画素数がＸＧＡ（１０２４×７６８画素）の半導体装置を例にとって説明する。一般に、液晶を用いた半導体装置においては、１秒間に６０回前後、映像信号の書き込みが行われることによって映像の表示が行われる（図９（Ａ））。この１画面あたりの書き込み期間をフレーム期間といい、図９（Ｂ）に示す。１フレーム期間内には、ゲート信号線が１行目から選択されてソース信号線から画素へと映像信号が書き込まれるという処理が順に行われ、最終行での書き込みが終了した後、再び１行目に戻って次のフレーム期間での書き込みを行う。ここで、最終行での書き込み（ゲート信号線の選択）が終了してから、次に１行目での書き込み（ゲート信号線の選択）が開始されるまでの間には、通常は帰線期間が設けてある。図９（Ｂ）において、このゲート帰線期間の長さをＴｒ１とすると、図９（Ｃ）に示す１水平期間の長さＴｈ１は、
Ｔｈ１＝｛（１／６０）−Ｔｒ１｝／７６８ [秒]
となる。つまり、ゲート帰線期間の長さＴｒ１の値によっては、ゲート信号線の抵抗による信号遅延が生じた場合、画素への映像信号の書き込み時間が不足する可能性がある。
【００７８】
そこで、このゲート帰線期間を通常よりも短く設定することによってこの問題を回避する。図９（Ｄ）に示すように、ゲート帰線期間Ｔｒ２は、Ｔｒ１よりも短く設定してある。このとき、１水平期間の長さＴｈ２は、
Ｔｈ２＝｛（１／６０）−Ｔｒ２｝／７６８ [秒]
となり、図９（Ｂ）、（Ｃ）の場合よりも時間を長くとることが出来る。これによって、図９（Ｄ）、（Ｅ）に示すように、１画素あたりの映像信号の書き込み時間に余裕が出来るため、仮にゲート信号線の抵抗値が高くなって、それにより信号遅延が大きくなった場合にも、確実に画素への映像信号の書き込みを完了させることが出来る。
【００７９】
[実施例５]
アクティブマトリクス型半導体装置には様々な用途がある。本実施例では、本発明の半導体装置の作成方法を用いて作成されたアクティブマトリクス型半導体装置（半導体装置と呼ぶ）を組み込んだ電子機器について、図１０、図１１に例を挙げて説明する。
【００８０】
図１０（Ａ）はフロント型プロジェクタであり、投射装置本体１００１、半導体装置１００２、光源１００３、光学系１００４、スクリーン１００５で構成されている。なお、投射装置１００１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体装置１００２に適用することができる。
【００８１】
図１０（Ｂ）はリア型プロジェクタであり、本体１０１１、投射装置本体１０１２、半導体装置１０１３、光源１０１４、光学系１０１５、リフレクター１０１６、スクリーン１０１７で構成されている。なお、投射装置１０１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体装置１０１３に適用することができる。
【００８２】
なお、図１０（Ｃ）は、図１０（Ａ）及び図１０（Ｂ）中における投射装置本体１００１、１０１２の構造の一例を示した図である。投射装置１００１、１０１２は、光源光学系１０２１、ミラー１０２２、１０２４〜１０２６、ダイクロイックミラー１０２３、プリズム１０２７、半導体装置１０２８、位相差板１０２９、投射光学系１０３０で構成される。投射光学系１０３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図１０（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。
【００８３】
また、図１０（Ｄ）は、図１０（Ｃ）中における光源光学系１０２１の構造の一例を示した図である。本実施例では、図１０（Ｃ）中における光源光学系１０２１は、図１０（Ｄ）中におけるリフレクター１０３１、光源１０３２、レンズアレイ１０３３、偏光変換素子１０３４、集光レンズ１０３５で構成される。なお、図１０（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【００８４】
図１１（Ａ）は液晶表示装置であり、筐体１１０１、支持台１１０２、表示部１１０３、スピーカー部１１０４、ビデオ入力端子１１０５等を含む。本発明の半導体装置は表示部２００３に用いることができる。なお、液晶表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【００８５】
図１１（Ｂ）はデジタルスチルカメラであり、本体１１１１、表示部１１１２、受像部１１１３、操作キー１１１４、外部接続ポート１１１５、シャッター１１１６等を含む。本発明の半導体装置は表示部１１１２に用いることができる。
【００８６】
図１１（Ｃ）はノート型パーソナルコンピュータであり、本体１１２１、筐体１１２２、表示部１１２３、キーボード１１２４、外部接続ポート１１２５、ポインティングデバイス１１２６等を含む。本発明の半導体装置は表示部１１２３に用いることができる。
【００８７】
図１１（Ｄ）はモバイルコンピュータであり、本体１１３１、表示部１１３２、スイッチ１１３３、操作キー１１３４、赤外線ポート１１３５、スタイラスペン１１３６等を含む。本発明の半導体装置は表示部１１３２に用いることができる。
【００８８】
図１１（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１１４１、筐体１１４２、表示部Ａ１１４３、表示部Ｂ１１４４、記録媒体（ＤＶＤ等）読み込み部１１４５、操作キー１１４６、スピーカー部１１４７等を含む。表示部Ａ１１４３は主として画像情報を表示し、表示部Ｂ１１４４は主として文字情報を表示するが、本発明の半導体装置はこれら表示部Ａ、Ｂ１１４３、１１４４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【００８９】
図１１（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１１５１、表示部１１５２、アーム部１１５３を含む。本発明の半導体装置は表示部２５０２に用いることができる。
【００９０】
図１１（Ｇ）はビデオカメラであり、本体１１６１、表示部１１６２、筐体１１６３、外部接続ポート１１６４、リモコン受信部１１６５、受像部１１６６、バッテリー１１６７、音声入力部１１６８、操作キー１１６９等を含む。本発明の半導体装置は表示部１１６２に用いることができる。
【００９１】
図１１（Ｈ）は携帯電話であり、本体１１７１、筐体１１７２、表示部１１７３、音声入力部１１７４、音声出力部１１７５、操作キー１１７６、外部接続ポート１１７７、アンテナ１１７８等を含む。本発明の半導体装置は表示部１１７３に用いることができる。
【発明の効果】
本発明の半導体装置の作成方法によると、駆動回路と画素部とにおいて、それぞれの動作環境に合わせて異なる構造を有するＴＦＴを、マスクを追加することなく作り分けることが可能となる。結果、ホットキャリア劣化に強い駆動回路部のＴＦＴと、オフ電流を大きく低減した画素部のＴＦＴを有する半導体装置の実現が可能となる。
【００９２】
さらに、半導体層の下層に形成された下部遮光膜によって、プロジェクタ等に半導体装置を用いる際にも、プロジェクタより発せられる光が基板中に入射し、ＴＦＴのチャネル領域に当たることによって生ずる光リーク電流の低減に大きく寄与することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の作成方法の実施形態を示す図。
【図２】 実施例３に示した、本発明の半導体装置の作成方法により作成された半導体装置の画素部の構成を示す図。
【図３】 実施例３に示した、本発明の半導体装置の作成方法により作成された半導体装置の画素部の構成を示す図。
【図４】 実施例１に示した、半導体装置の作成工程例を示す図。
【図５】 実施例１に示した、半導体装置の作成工程例を示す図。
【図６】 実施例１に示した、半導体装置の作成工程例を示す図。
【図７】 実施例２に示した、半導体装置の作成工程例を示す図。
【図８】 実施例３に示した、本発明の半導体装置の作成方法により作成された半導体装置の全体概略図と断面図。
【図９】 実施例４に示した、半導体装置の駆動方法の一例を簡略に示したタイミングチャートを示す図。
【図１０】 本発明の半導体装置の作成方法により作成された半導体装置の、電子機器への適用例を示す図。
【図１１】 本発明の半導体装置の作成方法により作成された半導体装置の、電子機器への適用例を示す図。
【発明の属する技術分野】
本発明は、基板上に形成された結晶質半導体膜を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装置およびその作成方法に関するものである。本発明により作成される半導体装置は、ＴＦＴやＭＯＳトランジスタ等の素子のみならず、これら絶縁ゲート型トランジスタを用いて構成された半導体回路（マイクロプロセッサ、信号処理回路または高周波回路等）を有する液晶表示装置等を含むものである。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路、電子機器、電気光学装置は全て半導体装置であるとみなす。
【０００３】
【従来の技術】
現在、半導体膜を用いた半導体素子として、ＴＦＴが各集積回路に用いられており、特に画像表示装置においては、駆動回路および画素部において、スイッチング素子として積極的に用いられている。さらに、非晶質半導体膜よりも移動度の高い結晶質半導体膜を活性層に用いたＴＦＴは、その駆動能力の高さを活かし、画像表示装置の駆動回路を構成する素子としても用いられている。そのため、例えばアクティブマトリクス型液晶表示装置においては、画像表示を行うための画素部と、画素部に入力される信号を制御するための駆動回路が同一基板上に一体形成されている。
【０００４】
ここで、ＴＦＴには、高い駆動能力（ＩON：オン電流の高さ）と共に、ホットキャリア効果による素子劣化を防ぎ、信頼性を向上させることが求められる。同時に、画素部を構成するＴＦＴには、不必要な電流によって画素が駆動しないよう、オフ電流（ＩOFF）の低減が求められる。
【０００５】
オフ電流を低減するためのＴＦＴ構造の一つに、低濃度ドレイン（Lightly Doped Drain：ＬＤＤ）領域を設ける構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成したソース領域またはドレイン領域との間に、低濃度に不純物元素を添加して形成したＬＤＤ領域を設けたものである。また、ホットキャリア効果によるＴＦＴ素子の劣化を原因とするオン電流の低下を防ぐのに有効である構造として、ＬＤＤ領域の一部分をゲート電極と重ねたＧＯＬＤ（Gate Overlapped LDD）構造がある。このようなＬＤＤ領域を、本明細書ではＧＯＬＤ領域と表記する。
【０００６】
【本発明以前の技術】
ここで、ＬＤＤ領域やＧＯＬＤ領域を有するＴＦＴを形成しようとすると、一般のＴＦＴよりも、その製造工程は複雑なものとならざるを得ない。そこで、前述のＴＦＴを作成するにあたっては、可能な限り少ないマスク枚数で実現するために、特願２０００−２３０４０１号に記載されている半導体装置の作成方法を開発し、これをもって、高い電流能力とオフ電流の低減を実現し、かつ駆動回路部のＴＦＴの信頼性を向上させることが可能となった。
【発明が解決しようとする課題】
前述の方法により作成された半導体装置は、高精彩、高解像度の画像表示装置に用いられているが、中でも、画面をスクリーン上に投影することの出来るプロジェクタの需要増加に伴って、透過型の液晶表示装置が広く用いられるようになった。
【０００７】
しかし、プロジェクタに用いる透過型の液晶表示装置は、その基板のＴＦＴが作成された面の裏側（基板裏面）から入射する光や、基板上面から入射した後、基板中を乱反射した光が、ＴＦＴのチャネル形成領域に当たることによって、オフ電流のリークが生ずる。これによって、画素部においては、ＴＦＴがＯＦＦ状態となっているにもかかわらず、リーク電流によって液晶の光透過率が変化してしまうため、問題となっている。特に、プロジェクタに用いられる液晶表示装置においては、照射される光強度が大きいため、これによって生ずるオフ電流のリークも無視できないものとなっている。
【０００８】
本発明は前述の問題を解決するための方法であり、従来技術よりも工程数を大きく増加させることなく、電流能力、信頼性ともに高いＴＦＴの作成を実現し、さらに基板への光照射によるオフ電流のリークを低減することを可能とする液晶表示装置を実現することを課題とする。
【０００９】
【課題を解決するための手段】
本発明においては、前述の課題を解決するために以下のような手段を講じた。
【００１０】
図１を参照して説明する。図１は、本発明の半導体装置の作成工程を示している。図１（Ｆ）において、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴは駆動回路を構成するＴＦＴ、画素ＴＦＴは画素部を構成するＴＦＴである。駆動回路側のＮチャネル型ＴＦＴは、ゲート電極が重なったＧＯＬＤ領域を有しており、ホットキャリア劣化による特性変化を防ぐことが出来る。画素ＴＦＴはここではＮチャネル型ＴＦＴを用いているが、こちらはゲート電極が重ならないＬＤＤ領域を有し、オフ電流の低減に寄与している。さらに画素ＴＦＴのチャネル形成領域の下には、下部遮光膜を有し、光リーク電流を防ぐことが出来る。
【００１１】
本発明の特徴は、ＴＦＴのチャネル部に光が当たるのを防止するために、チャネル形成領域の下に下部遮光膜を有する点と、作成工程を増加させないために、ＬＤＤ領域およびＧＯＬＤ領域の形成およびゲート電極の形成に、新規の方法を用いることによってマスク枚数を減らしている点に特徴がある。この下部遮光膜を設けることによって、マスク枚数や工程数を大きく増やすことなく、ＴＦＴのオフ電流リークを低減する構造を実現することが出来る。
【００１２】
以下に本発明の半導体装置およびその作成方法に関する構成を示す。
【００１３】
請求項１に記載の本発明の半導体装置は、
画素部に設けられた画素ＴＦＴと、前記画素部周辺に設けられた駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとが同一基板上に形成された半導体装置であって、
前記基板上には下部遮光膜を有し、
前記下部遮光膜上には下地絶縁膜を有し、
前記下地絶縁膜上に前記画素ＴＦＴと、前記駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとが形成され、
前記ｎチャネル型ＴＦＴの不純物領域は、一部が前記ｎチャネル型ＴＦＴのゲート電極と重なるように形成され、
前記ｐチャネル型ＴＦＴの不純物領域は、前記ｐチャネル型ＴＦＴのゲート電極と重ならないように形成され、
前記画素ＴＦＴの不純物領域は、前記画素ＴＦＴのゲート電極と重ならないように形成され、
少なくとも前記画素ＴＦＴのチャネル形成領域が、前記下部遮光膜と重なるように形成されることを特徴としている。
【００１４】
請求項２に記載の本発明の半導体装置は、
請求項１において、
前記ｎチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の導電層と、前記第１の導電層上に接した第２の導電層からなり、
且つ、前記第１の導電層のチャネル長方向の長さは、前記第２の導電層のチャネル長方向の長さよりも長く、
且つ、前記第１の導電層の一部が、前記ｎチャネル型ＴＦＴの不純物領域の一部と重なることを特徴としている。
【００１５】
請求項３に記載の本発明の半導体装置は、
請求項１もしくは請求項２において、
前記ｐチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の導電層と、前記第１の導電層上に接した第２の導電層からなり、
且つ、前記第１の導電層のチャネル長方向の長さは、前記第２の導電層のチャネル長方向の長さと等しいことを特徴としている。
【００１６】
請求項４に記載の本発明の半導体装置は、
請求項１乃至請求項３のいずれか１項において、
前記画素ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の導電層と、前記第１の導電層上に接した第２の導電層からなり、
且つ、前記第１の導電層のチャネル長方向の長さは、前記第２の導電層のチャネル長方向の長さと等しいことを特徴としている。
【００１７】
請求項５に記載の本発明の半導体装置は、
請求項１乃至請求項４のいずれか１項において、
前記画素ＴＦＴのゲート電極またはｎチャネル型ＴＦＴのゲート電極またはｐチャネル型ＴＦＴのゲート電極を形成する、前記第１の導電層または前記第２の導電層は、
Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料からなることを特徴としている。
【００１８】
請求項６に記載の本発明の半導体装置は、
請求項１乃至請求項５のいずれか１項において、
前記下部遮光膜は、前記画素ＴＦＴのチャネル形成領域に向かって入射する光を遮ることを特徴としている。
【００１９】
請求項７に記載の本発明の半導体装置は、
請求項１乃至請求項６のいずれか１項において、
前記下部遮光膜は、前記画素ＴＦＴのゲート電極と電気的に接続され、ゲート信号線として機能することを特徴としている。
【００２０】
請求項８の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、液晶表示装置への適用が可能である。
【００２１】
請求項９の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、フロントプロジェクタ装置への適用が可能である。
【００２２】
請求項１０の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、リアプロジェクタ装置への適用が可能である。
【００２３】
請求項１１の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、ゴーグル型ディスプレイへの適用が可能である。
【００２４】
請求項１２の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、パーソナルコンピュータへの適用が可能である。
【００２５】
請求項１３の記載によると、
請求項１乃至請求項７のいずれか１項に記載の半導体装置は、デジタルビデオディスクプレーヤーへの適用が可能である。
【００２６】
請求項１４に記載の本発明の半導体装置の作成方法は、
基板上に、下部遮光膜を形成する第１の工程と、
前記下部遮光膜上に、下地絶縁膜を形成する第２の工程と、
前記下地絶縁膜上に、半導体層を形成する第３の工程と、
前記半導体層上に、絶縁膜を形成する第４の工程と、
前記絶縁膜上に、第１の幅を有する第１の導電層と第１の幅を有する第２の導電層の積層からなる第１の形状の電極を形成する第５の工程と、
前記第１の形状の電極をマスクとして、前記半導体層に一導電型を付与する不純物元素を添加して第１の不純物領域を形成する第６の工程と、
前記第１の形状の電極をエッチングして、第２の幅を有する第１の導電層と第３の幅を有する第２の導電層からなる第２の形状の電極を形成する第７の工程と、
前記第２の導電層をマスクとして、前記第１の導電層を通過させて前記半導体層に一導電型を付与する不純物元素を添加して第２の不純物領域を形成する第８の工程と、
後に第２の不純物領域を有するＴＦＴを形成する領域をレジストマスクで被覆する第９の工程と、
前記レジストマスクで被覆されていない領域において、前記第２の導電層をマスクとして、前記第１の導電層の一部をエッチングして第３の幅を有する第１の導電層と前記第３の幅を有する第２の導電層との積層からなる第３の形状の電極を形成し、前記第２の不純物領域を、前記第１の導電層の一部と重なっている第２の不純物領域と、前記第１の導電層と重なっていない第３の不純物領域とに作り分ける第１０の工程と、
前記第３の形状の電極をマスクとして、ゲート絶縁膜の一部をエッチングして薄膜化する第１１の工程とを有することを特徴としている。
【００２７】
請求項１５に記載の本発明の半導体装置の作成方法は、
請求項１４において、
前記第１の幅は前記第２の幅よりも広く、かつ前記第２の幅は前記第３の幅よりも広いことを特徴としている。
【００２８】
請求項１６に記載の本発明の半導体装置の作成方法は、
請求項１４もしくは請求項１５において、
前記一導電型を付与する不純物元素とは、前記半導体層にｎ型もしくはｐ型を付与する不純物元素であることを特徴としている。
【００２９】
【発明の実施の形態】
本発明の実施の形態について説明する。
【００３０】
まず、図１（Ａ）に示すように、基板１０１上に下部遮光膜１０２を形成し、下地絶縁膜１０３で被覆する。続いて、結晶質の半導体層１０４〜１０６を形成する。この半導体層は、例としては非晶質の半導体層を形成したのち、公知の方法によって結晶化させたものを用いている。次いで、ゲート絶縁膜１０７を形成した後、後の工程でゲート電極を形成するための第１の導電膜１０８および第２の導電膜１０９を形成する。第１の導電膜、第２の導電膜の材質としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すると良い。本実施形態では、第１の導電膜をＴａＮ、第２の導電膜をＷにて形成する。その上にフォトリソグラフィ法を用いて、レジストマスク１１０Ａを形成する。
【００３１】
次いで、図１（Ｂ）に示すように、第１のエッチング処理を行う。最初に第１のエッチング条件にてＷをエッチングして端部をテーパー形状とし、次いで第２のエッチング条件にてＷとＴａＮとを同時にエッチングし、１１１Ａ〜１１３Ａおよび１１１Ｂ〜１１３Ｂでなる第１の形状の導電層を形成する。その後、レジストマスクを除去せずに第１のドーピング処理を行い、島状半導体層にｎ型を付与する不純物元素を添加する。このとき、前記第１の形状の導電層が不純物元素に対するマスクとなり、自己整合的にｎ型不純物領域１１４〜１１９が形成される。
【００３２】
次に、図１（Ｃ）に示すように、レジストマスクを除去せずに第２のエッチング処理を行う。ここでは第２の導電膜のみが選択的にエッチングされて後退し、１１１Ｃ〜１１３Ｃおよび１１１Ｄ〜１１３Ｄでなる第２の形状の導電層が形成される。その後レジストマスクを除去し、第２のドーピング処理を行い、第１のドーピング時よりも低濃度で、ｎ型を付与する不純物元素を添加する。このとき、前記第２の形状の導電層１１１Ｄ〜１１３Ｄが不純物元素に対するマスクとなり、自己整合的に低濃度のｎ型不純物領域１２０〜１２５が形成される。
【００３３】
次いで、図１（Ｄ）に示すように、レジストマスク１１０Ｂを新たに形成し、第３のエッチング処理を行う。ここでは、第１の導電膜の部分のみが、１１２Ｅ〜１１３Ｅで示される部分を残してエッチングされる。ここで、ｎ型の低濃度不純物領域のうち、１２２〜１２５は、ゲート電極に重ならない形となる。
【００３４】
続いて、図１（Ｅ）に示すように、新たにレジストマスク１１０Ｃを形成し、第３のドーピング処理によって、島状半導体層にｐ型を付与する不純物元素を添加する。このとき、第１の導電層１１２Ｅおよび第２の導電層１１２Ｄが不純物元素に対するマスクとなり、自己整合的に高濃度の不純物領域１２６〜１２９が形成される。なお、不純物領域１２６〜１２９にはそれぞれ、事前に異なる濃度でｎ型を付与する不純物元素が添加されているが、ｐ型を付与する不純物はそれよりも十分に高い濃度で添加されるため、いずれも同様にｐ型の高濃度不純物領域として機能する。
【００３５】
最後に、レジストマスク１１０Ｃを除去して、図１（Ｆ）に示す構造のＴＦＴが完成する。ここに示した本発明の半導体装置の作成方法を用いることによって、ホットキャリア劣化による特性低下を防止し、かつ画素部でのオフ電流を十分に低減することが出来る。さらに画素ＴＦＴのチャネル領域の下に設けた下部遮光膜によって、基板中に入射する光による電流のリークも抑制することが出来る。
【００３６】
さらに、ゲート電極のエッチング処理を前述のように行うことにより、マスク枚数を大幅に低減することが可能となる（実施形態の例では、下部遮光膜、半導体層、レジストマスク１１０Ａ、１１０Ｂ、１１０Ｃの５枚）ため、半導体装置作成時のコスト低減に大きく寄与することが出来る。
【００３７】
【実施例】
以下に本発明の実施例について記述する。
【００３８】
[実施例１]
本実施例では、半導体装置の画素部のＴＦＴとその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路）のＴＦＴを同時に作成する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００３９】
図４（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００１を用いる。なお、基板５００１としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４０】
基板５００１上に、Ｐ−Ｓｉ膜およびＷＳｉx膜を積層し、これらの膜を所望の形状にパターニングして下部遮光膜５００２を形成する。下部遮光膜５００２を形成する膜の材質としては、Ｐ−Ｓｉ膜、ＷＳｉx膜（ｘ＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料からなる膜のいずれか一種、または複数種を成膜すれば良い。本実施形態では、Ｐ−Ｓｉ膜を５０[nm]、ＷＳｉx膜を１００[nm]積層して下部遮光膜５００２を形成した。
【００４１】
次いで、下地絶縁膜５００３を形成する。下地絶縁膜５００３は、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形成する。
【００４２】
次に、図４（Ｂ）に示すように、下地絶縁膜５００３上に、非晶質半導体膜を３０〜６０[nm]の厚さで形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０５）合金等で形成すると良い。続いて、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングし、島状の半導体層５００４〜５００７を形成する。本実施例では、プラズマＣＶＤ法を用いて５５[nm]の非晶質シリコン膜を成膜した後、Ｎｉを含む溶液を非晶質シリコン上に保持させた。この非晶質シリコン膜に脱水素化（４５０℃、１時間）を行った後、熱結晶化（５７０℃、１４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質シリコン膜を形成し、パターニング処理によって島状半導体層を形成した。
【００４３】
また、島状半導体層５００４〜５００７を形成した後、ｎチャネル型ＴＦＴのしきい値電圧（Ｖth）を制御するために、ｐ型を付与する不純物元素を添加しても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知られている。
【００４４】
次いで、島状半導体層５００４〜５００７を覆うゲート絶縁膜５００８を形成する。ゲート絶縁膜５００８の材質としてシリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によって４０〜１５０[nm]の厚さで形成する。ここで、ゲート絶縁膜５００８は、シリコンを含む絶縁膜を、単層あるいは積層構造として形成すれば良い。
【００４５】
次に、ゲート絶縁膜５００８上に、膜厚２０〜１００[nm]の第１の導電膜（ＴａＮ）５００９と、膜厚１００〜４００[nm]の第２の導電膜（Ｗ）５０１０とを積層形成する。第１の導電膜５００９および第２の導電膜５０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン（Ｐ）等の不純物元素を添加したＰ−Ｓｉ膜に代表される半導体膜を用いても良い。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜と、膜厚３７０[nm]のＷ膜からなる第２の導電膜とを積層形成した。ＴａＮ膜はスパッタ法により形成し、Ｔａをターゲットに用い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをターゲットに用いてスパッタ法により形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下とすることが望ましい。Ｗ膜は結晶粒を大きくすることで低低効率化を図ることが出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化が阻害されて高抵抗化する。したがって、本実施例においては、高純度のＷ（純度９９．９９９９[％]）をターゲットに用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来た。
【００４６】
次いで、図４（Ｃ）に示すように、フォトリソグラフィ法を用いてレジストからなるマスク２１０〜２１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００４７】
この後、レジストマスク５０１１を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７[nm／min]、ＴａＮに対するエッチング速度は６６．４３[nm／min]である。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００４８】
そして、レジストマスク５０１１を除去することなく第１のドーピング処理を行い、島状半導体層にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドーピング法もしくはイオン注入法で行えば良い。この場合、第１の形状の導電層５０１２〜５０１６が不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０１９が形成される。
【００４９】
さらに、図５（Ａ）に示すように、レジストマスク５０１１を除去することなく第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４[sccm]とし、１．３[Pa]の圧力でコイル型の電極に７００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０Wの[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３[nm／min]、ＴａＮに対するエッチング速度は３２．[nm／min]であり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜５００８に対するエッチング速度は３３．７[nm／min]であり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、ゲート絶縁膜５００８との選択比が高いので膜減りを抑えることができる。また、駆動回路のＴＦＴにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【００５０】
また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２[nm／min]、ＴａＮに対するエッチング速度は２０．６７[nm／min]であり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、このとき、ゲート絶縁膜５００８のうち、第１の形状の導電層５０１２〜５０１６に覆われていない部分も同時にエッチングされて薄くなっている。
【００５１】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行う。ドーピングは第２の導電層５０２０ｂ〜５０２４ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14[／cm2]、加速電圧９０[keV]、イオン電流密度０．５[μA／cm2]、フォスフィン（ＰＨ3）５[％]水素希釈ガス、ガス流量３０[sccm]にてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５０２５〜５０２８を自己整合的に形成する。
【００５２】
次いで、図５（Ｂ）に示すように、レジストマスク５０２９を形成して第３のエッチング処理を行う。この第３のエッチング処理では、後にｐチャネル型ＴＦＴとなる部分と、画素ＴＦＴとなる部分において、第１の導電層のテーパー部を選択的にエッチングして半導体層と重なる領域をなくす。第３のエッチング処理は、エッチングガスにＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０[sccm]とし、１．０[Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを７０秒行った。基板側（試料ステージ）にも[Ｗ]のＲＦ（１３．５６[MHz]電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第３の形状の導電層５０３０ａ〜５０３２ａが形成される。
【００５３】
次いで、ゲート絶縁膜のエッチングを行う。ここでは、後にｐ型の不純物の添加を容易にするために、第１の導電層と重ならないゲート絶縁膜の一部をエッチングして薄くする。その後、後にｎチャネル型ＴＦＴの活性層となる半導体層をレジストマスク５０３５で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型の高濃度不純物領域５０３６を形成する。このとき、第１の導電層５０３０ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する。本実施例では、ｐ型不純物領域５０３６はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域５０１８、５０３３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０20〜２×１０21[／cm3]となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５４】
ここまでの工程で、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴがそれぞれ形成され、ｎチャネル型ＴＦＴにおいては、第１の導電層と重なる低濃度不純物領域（ＧＯＬＤ領域）５０２５と、第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領域）５０３４が形成される。このように、駆動回路部と画素部とでは、異なる構造のＴＦＴを作り分けている。また本実施例では、半導体層５００７と、第１、第２の導電層５０２４で形成される部分で画素の保持容量をとっている。図示していないが、半導体層５０２４は、画素ＴＦＴのソース領域もしくはドレイン領域と電気的に接続されている。
【００５５】
次に、図６（Ｂ）に示すように、レジストマスク５０３５を除去して第１の層間絶縁膜５０３７を形成する。第１の層間絶縁膜５０３７としては、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２００[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を膜厚２００[nm]で成膜して形成した。
【００５６】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この工程ではファーネスアニール炉を用いる熱アニール法にて行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜５５０[℃]で行えば良く、本実施例では５５０[℃]、４時間の熱処理で活性化処理を行った。なお、この工程においては、熱アニール法の他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）等を適用することが出来る。
【００５７】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のＮｉ濃度が低減される。このようにして作成したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００５８】
本実施例においては、ソース領域およびドレイン領域に含まれるリンを利用してゲッタリングを行ったが、他の方法としては、島状の半導体層の形成前に、島状半導体層以外の場所にＰまたは、Ａｒ等の不活性ガスをドーピングにより添加して熱処理を行う方法がある。この方法ではマスクが１枚増加するが、良好にゲッタリングを行うことが出来る。
【００５９】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いる配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００６０】
次いで、熱処理（３００〜５５０[℃]で１〜１２時間）を行い、半導体層を水素化する工程を行う。本実施例では、窒素雰囲気中で３５０[℃]、１時間の熱処理を行った。この工程は第１の層間絶縁膜５０３７に含まれる水素によって、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００６２】
次いで、図６（Ｂ）に示すように、各不純物領域５０１７、５０１８、５０１９、５０３６に達するコンタクトホールを形成するためのパターニングを行い、前記各不純物領域を電気的に接続する配線５０３８〜５０４１、接続電極５０４２、ソース信号線５０４３の形成を行う。これらの電極および配線の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらに準ずる材料を用いる。
【００６３】
次いで、シリコンを含む無機絶縁膜と、有機樹脂膜の積層でなる第２の層間絶縁膜５０４４を成膜する。第２の層間絶縁膜５０４４は、配線材料の絶縁に加え、表面の平坦化膜としての機能をも有している。本実施例では、ＳｉＮＯでなる無機絶縁膜を膜厚２００[nm]、さらに有機樹脂膜にアクリルを用いて膜厚５００[nm]の積層膜として形成した。
【００６４】
その後、画素ＴＦＴの上面に遮光膜５０４５を形成する。遮光膜５０４５としては、Ａｌ等の反射性の材料を用いる。本実施例においては、Ａｌ−Ｔｉの積層膜を膜厚２００[nm]で成膜後、パターニングを行って形成した。
【００６５】
さらに、図６（Ｃ）に示すように、有機樹脂膜でなる第３の層間絶縁膜５０４６を形成した後、第２の層間絶縁膜５０４４、第３の層間絶縁膜５０４６に、接続配線５０４２に達するコンタクトホールの開口を行い、画素電極５０４７を形成する。画素電極の材質としては、透過型の半導体装置とする場合には透明導電膜を用い、反射型のとする場合には金属膜を用いれば良い。本実施例においては、透過型の半導体装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００［nm］の厚さにスパッタ法で成膜したのちパターニングを行い、画素電極５０４７を形成した。
【００６６】
以上のようにして、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴからなるＣＭＯＳ回路部と、ｎチャネルＴＦＴからなる画素ＴＦＴ及び保持容量とを有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００６７】
[実施例２]
本実施例においては、実施例１で作成したアクティブマトリクス基板から、アクティブマトリクス型半導体装置を作成する工程を以下に説明する。説明には図７を用いる。
【００６８】
まず、実施例１に従い、図６（Ｃ）の状態のアクティブマトリクス基板を得た後、図６（Ｃ）のアクティブマトリクス基板上に、図７（Ａ）に示すように配向膜５０５１を形成しラビング処理を行う。なお、本実施例では配向膜５０５１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５０５０を所望の位置に形成した。また、柱状のスペーサ５０５０に代えて、球状のスペーサを基板全面に散布しても良い。
【００６９】
次いで、対向基板５０４８を用意する。対向基板５０４８には、透明導電膜でなる対向電極５０４９を形成し、さらに配光膜５０５１を形成しラビング処理を行う。
【００７０】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材（図示せず）で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５２を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５２には公知の液晶材料を用いれば良い。このようにして図７（Ａ）に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼り付ける。
【００７１】
[実施例３]
本実施例においては、本発明の半導体装置の作成方法を用いて作成したアクティブマトリクス型半導体装置の構成例について説明する。
【００７２】
図２は、本実施例にて説明する画素部の上面図（ただし対向基板側を省略する）を示しており、点線枠２００で囲われた部分が１画素である。さらに図３（Ａ）において、点線α−α'，点線β−β'で示される部分の断面図を図３（Ｂ）に点線α−α'，点線β−β'で示す。それぞれの画素は、半導体層２０１、下部遮光膜２０２、ソース信号線２０３、ゲート電極２０４、接続電極２０５、保持容量２０６、画素電極２０７を有する。画素の保持容量は、ここでは画素ＴＦＴの半導体層と電気的に接続された半導体層とゲート電極と同層に形成された配線との間に形成されている。
【００７３】
また、画素部の構成に際しては、開口率を高くすることが求められる。そこで本実施例においては、下部遮光膜２０２がゲート信号線を兼用しており、さらにソース信号線は保持容量と重なるように配置した。
【００７４】
さらに、アクティブマトリクス型半導体装置の一例を図８に示す。図８（Ａ）は上面図、図８（Ｂ）は断面図である。基板８０１の中央には、画素部８０４が配置されている。画素部８０４の上側には、ソース信号線を駆動するための、ソース信号線駆動回路８０２が配置されている。画素部８０４の左右には、ゲート信号線を駆動するための、ゲート信号線駆動回路８０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路８０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、半導体装置の基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図８（Ａ）に示した左右対称配置が望ましい。各駆動回路への信号の入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）８０５から行われる。ＦＰＣ８０５は、基板８０１の所定の場所まで配置された配線に達するように、層間絶縁膜および樹脂膜にコンタクトホールを開口し、接続電極８０９を形成した後、異方性導電膜等を介して圧着される。本実施例においては、接続電極はＩＴＯを用いて、画素電極と同時に形成した。
【００７５】
駆動回路、画素部の周辺には、基板外周に沿ってシール剤８０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサ８１０によって一定のギャップ（基板８０１と対向基板８０６との間隔）を保った状態で、対向基板８０６が貼り付けられる。その後、シール剤８０７が塗布されていない部分より液晶素子が注入され、封止剤８０８によって密閉される。以上の工程により、半導体装置が完成する。
【００７６】
[実施例４]
実施例３にて示したように、下部遮光膜がゲート信号線を兼用する構造とした場合、通常の配線材料を用いるよりも配線抵抗が高くなるため、信号伝達時の遅延が大きくなるという問題点がある。そこで本実施例において、前述の問題点を解決する方法について説明する。説明に際し、図９を参照する。
【００７７】
ここでは、フレーム周波数６０[Hz]，画素数がＸＧＡ（１０２４×７６８画素）の半導体装置を例にとって説明する。一般に、液晶を用いた半導体装置においては、１秒間に６０回前後、映像信号の書き込みが行われることによって映像の表示が行われる（図９（Ａ））。この１画面あたりの書き込み期間をフレーム期間といい、図９（Ｂ）に示す。１フレーム期間内には、ゲート信号線が１行目から選択されてソース信号線から画素へと映像信号が書き込まれるという処理が順に行われ、最終行での書き込みが終了した後、再び１行目に戻って次のフレーム期間での書き込みを行う。ここで、最終行での書き込み（ゲート信号線の選択）が終了してから、次に１行目での書き込み（ゲート信号線の選択）が開始されるまでの間には、通常は帰線期間が設けてある。図９（Ｂ）において、このゲート帰線期間の長さをＴｒ１とすると、図９（Ｃ）に示す１水平期間の長さＴｈ１は、
Ｔｈ１＝｛（１／６０）−Ｔｒ１｝／７６８ [秒]
となる。つまり、ゲート帰線期間の長さＴｒ１の値によっては、ゲート信号線の抵抗による信号遅延が生じた場合、画素への映像信号の書き込み時間が不足する可能性がある。
【００７８】
そこで、このゲート帰線期間を通常よりも短く設定することによってこの問題を回避する。図９（Ｄ）に示すように、ゲート帰線期間Ｔｒ２は、Ｔｒ１よりも短く設定してある。このとき、１水平期間の長さＴｈ２は、
Ｔｈ２＝｛（１／６０）−Ｔｒ２｝／７６８ [秒]
となり、図９（Ｂ）、（Ｃ）の場合よりも時間を長くとることが出来る。これによって、図９（Ｄ）、（Ｅ）に示すように、１画素あたりの映像信号の書き込み時間に余裕が出来るため、仮にゲート信号線の抵抗値が高くなって、それにより信号遅延が大きくなった場合にも、確実に画素への映像信号の書き込みを完了させることが出来る。
【００７９】
[実施例５]
アクティブマトリクス型半導体装置には様々な用途がある。本実施例では、本発明の半導体装置の作成方法を用いて作成されたアクティブマトリクス型半導体装置（半導体装置と呼ぶ）を組み込んだ電子機器について、図１０、図１１に例を挙げて説明する。
【００８０】
図１０（Ａ）はフロント型プロジェクタであり、投射装置本体１００１、半導体装置１００２、光源１００３、光学系１００４、スクリーン１００５で構成されている。なお、投射装置１００１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体装置１００２に適用することができる。
【００８１】
図１０（Ｂ）はリア型プロジェクタであり、本体１０１１、投射装置本体１０１２、半導体装置１０１３、光源１０１４、光学系１０１５、リフレクター１０１６、スクリーン１０１７で構成されている。なお、投射装置１０１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体装置１０１３に適用することができる。
【００８２】
なお、図１０（Ｃ）は、図１０（Ａ）及び図１０（Ｂ）中における投射装置本体１００１、１０１２の構造の一例を示した図である。投射装置１００１、１０１２は、光源光学系１０２１、ミラー１０２２、１０２４〜１０２６、ダイクロイックミラー１０２３、プリズム１０２７、半導体装置１０２８、位相差板１０２９、投射光学系１０３０で構成される。投射光学系１０３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図１０（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。
【００８３】
また、図１０（Ｄ）は、図１０（Ｃ）中における光源光学系１０２１の構造の一例を示した図である。本実施例では、図１０（Ｃ）中における光源光学系１０２１は、図１０（Ｄ）中におけるリフレクター１０３１、光源１０３２、レンズアレイ１０３３、偏光変換素子１０３４、集光レンズ１０３５で構成される。なお、図１０（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【００８４】
図１１（Ａ）は液晶表示装置であり、筐体１１０１、支持台１１０２、表示部１１０３、スピーカー部１１０４、ビデオ入力端子１１０５等を含む。本発明の半導体装置は表示部２００３に用いることができる。なお、液晶表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【００８５】
図１１（Ｂ）はデジタルスチルカメラであり、本体１１１１、表示部１１１２、受像部１１１３、操作キー１１１４、外部接続ポート１１１５、シャッター１１１６等を含む。本発明の半導体装置は表示部１１１２に用いることができる。
【００８６】
図１１（Ｃ）はノート型パーソナルコンピュータであり、本体１１２１、筐体１１２２、表示部１１２３、キーボード１１２４、外部接続ポート１１２５、ポインティングデバイス１１２６等を含む。本発明の半導体装置は表示部１１２３に用いることができる。
【００８７】
図１１（Ｄ）はモバイルコンピュータであり、本体１１３１、表示部１１３２、スイッチ１１３３、操作キー１１３４、赤外線ポート１１３５、スタイラスペン１１３６等を含む。本発明の半導体装置は表示部１１３２に用いることができる。
【００８８】
図１１（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１１４１、筐体１１４２、表示部Ａ１１４３、表示部Ｂ１１４４、記録媒体（ＤＶＤ等）読み込み部１１４５、操作キー１１４６、スピーカー部１１４７等を含む。表示部Ａ１１４３は主として画像情報を表示し、表示部Ｂ１１４４は主として文字情報を表示するが、本発明の半導体装置はこれら表示部Ａ、Ｂ１１４３、１１４４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【００８９】
図１１（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１１５１、表示部１１５２、アーム部１１５３を含む。本発明の半導体装置は表示部２５０２に用いることができる。
【００９０】
図１１（Ｇ）はビデオカメラであり、本体１１６１、表示部１１６２、筐体１１６３、外部接続ポート１１６４、リモコン受信部１１６５、受像部１１６６、バッテリー１１６７、音声入力部１１６８、操作キー１１６９等を含む。本発明の半導体装置は表示部１１６２に用いることができる。
【００９１】
図１１（Ｈ）は携帯電話であり、本体１１７１、筐体１１７２、表示部１１７３、音声入力部１１７４、音声出力部１１７５、操作キー１１７６、外部接続ポート１１７７、アンテナ１１７８等を含む。本発明の半導体装置は表示部１１７３に用いることができる。
【発明の効果】
本発明の半導体装置の作成方法によると、駆動回路と画素部とにおいて、それぞれの動作環境に合わせて異なる構造を有するＴＦＴを、マスクを追加することなく作り分けることが可能となる。結果、ホットキャリア劣化に強い駆動回路部のＴＦＴと、オフ電流を大きく低減した画素部のＴＦＴを有する半導体装置の実現が可能となる。
【００９２】
さらに、半導体層の下層に形成された下部遮光膜によって、プロジェクタ等に半導体装置を用いる際にも、プロジェクタより発せられる光が基板中に入射し、ＴＦＴのチャネル領域に当たることによって生ずる光リーク電流の低減に大きく寄与することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の作成方法の実施形態を示す図。
【図２】 実施例３に示した、本発明の半導体装置の作成方法により作成された半導体装置の画素部の構成を示す図。
【図３】 実施例３に示した、本発明の半導体装置の作成方法により作成された半導体装置の画素部の構成を示す図。
【図４】 実施例１に示した、半導体装置の作成工程例を示す図。
【図５】 実施例１に示した、半導体装置の作成工程例を示す図。
【図６】 実施例１に示した、半導体装置の作成工程例を示す図。
【図７】 実施例２に示した、半導体装置の作成工程例を示す図。
【図８】 実施例３に示した、本発明の半導体装置の作成方法により作成された半導体装置の全体概略図と断面図。
【図９】 実施例４に示した、半導体装置の駆動方法の一例を簡略に示したタイミングチャートを示す図。
【図１０】 本発明の半導体装置の作成方法により作成された半導体装置の、電子機器への適用例を示す図。
【図１１】 本発明の半導体装置の作成方法により作成された半導体装置の、電子機器への適用例を示す図。
Claims (8)
- 駆動回路に設けられる第１のトランジスタ及び第２のトランジスタと画素部に設けられる第３のトランジスタとを同一基板上に形成する半導体装置の作製方法であって、
前記基板上に遮光膜を形成し、
前記遮光膜上に絶縁膜を形成し、
前記絶縁膜上に、第１、第２、及び第３の半導体層を形成し、
前記第１、前記第２及び前記第３の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の幅の第１の導電層と第２の幅の第２の導電層の積層からなる第１の形状の第１、第２及び第３の電極を形成し、
前記第１、前記第２及び前記第３の電極をマスクとして、ｎ型を付与する不純物元素を添加して、前記第１、前記第２及び前記第３の半導体層のそれぞれに第１の不純物領域を形成し、
前記第１、前記第２及び前記第３の電極をエッチングして、第３の幅の前記第１の導電層と第４の幅の前記第２の導電層の積層からなる第２の形状の第４、第５及び第６の電極を形成し、
前記第４、前記第５及び前記第６の電極の前記第２の導電層をマスクとして、ｎ型を付与する不純物元素を添加して、前記第１、前記第２及び前記第３の半導体層のそれぞれに第２の不純物領域を形成し、
前記第１の半導体層及び前記第４の電極を被覆するように第１のレジストマスクを形成し、
前記第５及び前記第６の電極の前記第２の導電層をマスクとして、前記第５及び前記第６の電極の前記第１の導電層をエッチングして、第５の幅の前記第１の導電層と第６の幅の前記第２の導電層の積層からなる第３の形状の第７及び第８の電極を形成し、
前記第１の半導体層、前記第４の電極、前記第３の半導体層及び前記第８の電極を被覆するように第２のレジストマスクを形成し、
前記第７の電極をマスクとして、前記第２の半導体層にｐ型を付与する不純物元素を添加して第３の不純物領域を形成し、
前記第１のトランジスタは前記第１の半導体層と前記第４の電極を含み、前記第２のトランジスタは前記第２の半導体層と前記第７の電極を含み、前記第３のトランジスタは前記第３の半導体層と前記第８の電極を含み、
前記第１の半導体層の前記第２の不純物領域は前記第４の電極が含む前記第２の導電層に重なり、前記第２の半導体層の前記第３の不純物領域は前記第７の電極に重ならず、前記第３のトランジスタが含む前記第３の半導体層の前記第２の不純物領域は前記第８の電極に重ならず、
少なくとも前記第３のトランジスタのチャネル形成領域が、前記遮光膜と重なるように形成されることを特徴とする半導体装置の作製方法。 - 請求項１において、
前記第７及び前記第８の電極をマスクとして、前記ゲート絶縁膜をエッチングすることを特徴とする半導体装置の作製方法。 - 請求項１において、
前記第２及び前記第３の半導体層の前記第２の不純物領域は、チャネル形成領域と前記第１の不純物領域の間に形成されることを特徴とする半導体装置の作製方法。 - 請求項１において、
前記遮光膜は、前記第３の半導体層のチャネル形成領域に入射する光を遮ることを特徴とする半導体装置の作製方法。 - 請求項１において、
前記遮光膜は、前記第８の電極に電気的に接続され、ゲート信号線として機能することを特徴とする半導体装置の作製方法。 - 駆動回路に設けられる第１のトランジスタ及び第２のトランジスタと画素部に設けられる第３のトランジスタとを同一基板上に形成し、
前記第１のトランジスタは、第１の領域と第２の領域とを有する第１の半導体層と、第１の電極と、を有し、
前記第２のトランジスタは、第３の領域と第４の領域とを有する第２の半導体層と、第２の電極と、を有し、
前記第３のトランジスタは、第１の領域と第２の領域とを有する第３の半導体層と、第３の電極と、を有する半導体装置の作製方法であって、
前記基板上に遮光膜を形成し、
前記遮光膜上に絶縁膜を形成し、
前記絶縁膜上に、前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層と、を形成し、
前記第１の半導体層上と、前記第２の半導体層上と、前記第３の半導体層上と、にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電層と、第２の導電層と、の積層構造で、且つ前記第２の導電層の端部がテーパー形状である第１の形状の第１の電極と、第１の形状の第２の電極と、第１の形状の第３の電極と、を形成し、
前記第１の形状の第１の電極と、前記第１の形状の第２の電極と、前記第１の形状の第３の電極と、をマスクとし、前記第１の領域と、前記第３の領域と、にｎ型を付与する不純物元素を添加する第１のドーピング処理を行い、
前記第１の形状の第１の電極と、前記第１の形状の第２の電極と、前記第１の形状の第３の電極と、の前記第２の導電膜の幅が前記第１の導電膜の幅より狭くなるように前記第２の導電膜をエッチングし、第２の形状の第１の電極と、第２の形状の第２の電極と、第２の形状の第３の電極と、を形成し、
前記第２の形状の第１の電極の第１の導電層と、前記第２の形状の第２の電極の第１の導電層と、前記第２の形状の第３の電極の第１の導電層と、をマスクとし、前記第１の領域と、前記第２の領域と、前記第３の領域と、前記第４の領域と、にｎ型を付与する不純物元素を添加する第２のドーピング処理を行い、
前記第２の形状の第２の電極と、前記第２の形状の第３の電極と、の前記第２の導電膜の幅と前記第１の導電膜の幅とが同じになるように前記第１の導電膜をエッチングし、第３の形状の第２の電極と、第３の形状の第３の電極と、を形成し、
前記第３の形状の第２の電極をマスクとし、前記第３の領域と、前記第４の領域と、にｐ型を付与する不純物元素を添加する第３のドーピング処理を行い、
前記第１の半導体層の前記第２の領域は前記第１の電極が含む前記第１の導電層に重なり、前記第２の半導体層の前記第４の領域は前記第２の電極に重ならず、前記第３のトランジスタが含む前記第３の半導体層の前記第２の領域は前記第３の電極に重ならず、
少なくとも前記第３のトランジスタのチャネル形成領域が、前記遮光膜と重なるように形成されることを特徴とする半導体装置の作製方法。 - 請求項６において、
前記遮光膜は、前記第３の電極に電気的に接続され、ゲート信号線として機能することを特徴とする半導体装置の作製方法。 - 請求項１または請求項６において、
前記第１の導電層と前記第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料から形成されることを特徴とする半導体装置の作製方法。
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