JP2002231953A - 半導体装置およびその作成方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板上に駆動回路と画素部が一体形成された
半導体装置において、駆動回路部では電流能力の高さと
耐劣化性、画素部ではオフ電流の低減というように異な
る特性が求められていた。さらに画素部においては、チ
ャネル部に入射する光によるリーク電流が無視できない
ものとなっていた。 【解決手段】 ゲート電極１１１〜１１３は異なる材質
を用いて第１の導電層１０８と第２の導電層１０９の積
層構造とし、エッチングの選択比を利用して、マスク枚
数を増やすことなく、駆動回路部のｎチャネル型ＴＦＴ
においてはＧＯＬＤ領域１２０、１２１を、画素部のｎ
チャネル型ＴＦＴにおいてはＬＤＤ領域１２４、１２５
を作り分ける。さらに画素ＴＦＴのチャネル部の下には
下部遮光膜１０２を形成して、基板裏面からの光の入射
を遮る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に形成され
た結晶質半導体膜を用いた薄膜トランジスタ（Thin Fil
m Transistor：ＴＦＴ）等の半導体装置およびその作成
方法に関するものである。本発明により作成される半導
体装置は、ＴＦＴやＭＯＳトランジスタ等の素子のみな
らず、これら絶縁ゲート型トランジスタを用いて構成さ
れた半導体回路（マイクロプロセッサ、信号処理回路ま
たは高周波回路等）を有する液晶表示装置等を含むもの
である。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、半導体回路、電子機器、電気光学装置は全て半導
体装置であるとみなす。

【０００３】

【従来の技術】現在、半導体膜を用いた半導体素子とし
て、ＴＦＴが各集積回路に用いられており、特に画像表
示装置においては、駆動回路および画素部において、ス
イッチング素子として積極的に用いられている。さら
に、非晶質半導体膜よりも移動度の高い結晶質半導体膜
を活性層に用いたＴＦＴは、その駆動能力の高さを活か
し、画像表示装置の駆動回路を構成する素子としても用
いられている。そのため、例えばアクティブマトリクス
型液晶表示装置においては、画像表示を行うための画素
部と、画素部に入力される信号を制御するための駆動回
路が同一基板上に一体形成されている。

【０００４】ここで、ＴＦＴには、高い駆動能力
（Ｉ_ON：オン電流の高さ）と共に、ホットキャリア効果
による素子劣化を防ぎ、信頼性を向上させることが求め
られる。同時に、画素部を構成するＴＦＴには、不必要
な電流によって画素が駆動しないよう、オフ電流（Ｉ
_OFF）の低減が求められる。

【０００５】オフ電流を低減するためのＴＦＴ構造の一
つに、低濃度ドレイン（Lightly Doped Drain：ＬＤ
Ｄ）領域を設ける構造が知られている。この構造は、チ
ャネル形成領域と、高濃度に不純物元素を添加して形成
したソース領域またはドレイン領域との間に、低濃度に
不純物元素を添加して形成したＬＤＤ領域を設けたもの
である。また、ホットキャリア効果によるＴＦＴ素子の
劣化を原因とするオン電流の低下を防ぐのに有効である
構造として、ＬＤＤ領域の一部分をゲート電極と重ねた
ＧＯＬＤ（Gate Overlapped LDD）構造がある。このよ
うなＬＤＤ領域を、本明細書ではＧＯＬＤ領域と表記す
る。

【０００６】

【本発明以前の技術】ここで、ＬＤＤ領域やＧＯＬＤ領
域を有するＴＦＴを形成しようとすると、一般のＴＦＴ
よりも、その製造工程は複雑なものとならざるを得な
い。そこで、前述のＴＦＴを作成するにあたっては、可
能な限り少ないマスク枚数で実現するために、特願２０
００−２３０４０１号に記載されている半導体装置の作
成方法を開発し、これをもって、高い電流能力とオフ電
流の低減を実現し、かつ駆動回路部のＴＦＴの信頼性を
向上させることが可能となった。

【発明が解決しようとする課題】前述の方法により作成
された半導体装置は、高精彩、高解像度の画像表示装置
に用いられているが、中でも、画面をスクリーン上に投
影することの出来るプロジェクタの需要増加に伴って、
透過型の液晶表示装置が広く用いられるようになった。

【０００７】しかし、プロジェクタに用いる透過型の液
晶表示装置は、その基板のＴＦＴが作成された面の裏側
（基板裏面）から入射する光や、基板上面から入射した
後、基板中を乱反射した光が、ＴＦＴのチャネル形成領
域に当たることによって、オフ電流のリークが生ずる。
これによって、画素部においては、ＴＦＴがＯＦＦ状態
となっているにもかかわらず、リーク電流によって液晶
の光透過率が変化してしまうため、問題となっている。
特に、プロジェクタに用いられる液晶表示装置において
は、照射される光強度が大きいため、これによって生ず
るオフ電流のリークも無視できないものとなっている。

【０００８】本発明は前述の問題を解決するための方法
であり、従来技術よりも工程数を大きく増加させること
なく、電流能力、信頼性ともに高いＴＦＴの作成を実現
し、さらに基板への光照射によるオフ電流のリークを低
減することを可能とする液晶表示装置を実現することを
課題とする。

【０００９】

【課題を解決するための手段】本発明においては、前述
の課題を解決するために以下のような手段を講じた。

【００１０】図１を参照して説明する。図１は、本発明
の半導体装置の作成工程を示している。図１（Ｆ）にお
いて、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴは
駆動回路を構成するＴＦＴ、画素ＴＦＴは画素部を構成
するＴＦＴである。駆動回路側のＮチャネル型ＴＦＴ
は、ゲート電極が重なったＧＯＬＤ領域を有しており、
ホットキャリア劣化による特性変化を防ぐことが出来
る。画素ＴＦＴはここではＮチャネル型ＴＦＴを用いて
いるが、こちらはゲート電極が重ならないＬＤＤ領域を
有し、オフ電流の低減に寄与している。さらに画素ＴＦ
Ｔのチャネル形成領域の下には、下部遮光膜を有し、光
リーク電流を防ぐことが出来る。

【００１１】本発明の特徴は、ＴＦＴのチャネル部に光
が当たるのを防止するために、チャネル形成領域の下に
下部遮光膜を有する点と、作成工程を増加させないため
に、ＬＤＤ領域およびＧＯＬＤ領域の形成およびゲート
電極の形成に、新規の方法を用いることによってマスク
枚数を減らしている点に特徴がある。この下部遮光膜を
設けることによって、マスク枚数や工程数を大きく増や
すことなく、ＴＦＴのオフ電流リークを低減する構造を
実現することが出来る。

【００１２】以下に本発明の半導体装置およびその作成
方法に関する構成を示す。

【００１３】請求項１に記載の本発明の半導体装置は、
画素部に設けられた画素ＴＦＴと、前記画素部周辺に設
けられた駆動回路のｎチャネル型ＴＦＴおよびｐチャネ
ル型ＴＦＴとが同一基板上に形成された半導体装置であ
って、前記基板上には下部遮光膜を有し、前記下部遮光
膜上には下地絶縁膜を有し、前記下地絶縁膜上に前記画
素ＴＦＴと、前記駆動回路のｎチャネル型ＴＦＴおよび
ｐチャネル型ＴＦＴとが形成され、前記ｎチャネル型Ｔ
ＦＴの不純物領域は、一部が前記ｎチャネル型ＴＦＴの
ゲート電極と重なるように形成され、前記ｐチャネル型
ＴＦＴの不純物領域は、前記ｐチャネル型ＴＦＴのゲー
ト電極と重ならないように形成され、前記画素ＴＦＴの
不純物領域は、前記画素ＴＦＴのゲート電極と重ならな
いように形成され、少なくとも前記画素ＴＦＴのチャネ
ル形成領域が、前記下部遮光膜と重なるように形成され
ることを特徴としている。

【００１４】請求項２に記載の本発明の半導体装置は、
請求項１において、前記ｎチャネル型ＴＦＴのゲート電
極は、ゲート絶縁膜上に接した第１の導電層と、前記第
１の導電層上に接した第２の導電層からなり、且つ、前
記第１の導電層のチャネル長方向の長さは、前記第２の
導電層のチャネル長方向の長さよりも長く、且つ、前記
第１の導電層の一部が、前記ｎチャネル型ＴＦＴの不純
物領域の一部と重なることを特徴としている。

【００１５】請求項３に記載の本発明の半導体装置は、
請求項１もしくは請求項２において、前記ｐチャネル型
ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の
導電層と、前記第１の導電層上に接した第２の導電層か
らなり、且つ、前記第１の導電層のチャネル長方向の長
さは、前記第２の導電層のチャネル長方向の長さと等し
いことを特徴としている。

【００１６】請求項４に記載の本発明の半導体装置は、
請求項１乃至請求項３のいずれか１項において、前記画
素ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１
の導電層と、前記第１の導電層上に接した第２の導電層
からなり、且つ、前記第１の導電層のチャネル長方向の
長さは、前記第２の導電層のチャネル長方向の長さと等
しいことを特徴としている。

【００１７】請求項５に記載の本発明の半導体装置は、
請求項１乃至請求項４のいずれか１項において、前記画
素ＴＦＴのゲート電極またはｎチャネル型ＴＦＴのゲー
ト電極またはｐチャネル型ＴＦＴのゲート電極を形成す
る、前記第１の導電層または前記第２の導電層は、Ｔ
ａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材
料からなることを特徴としている。

【００１８】請求項６に記載の本発明の半導体装置は、
請求項１乃至請求項５のいずれか１項において、前記下
部遮光膜は、前記画素ＴＦＴのチャネル形成領域に向か
って入射する光を遮ることを特徴としている。

【００１９】請求項７に記載の本発明の半導体装置は、
請求項１乃至請求項６のいずれか１項において、前記下
部遮光膜は、前記画素ＴＦＴのゲート電極と電気的に接
続され、ゲート信号線として機能することを特徴として
いる。

【００２０】請求項８の記載によると、請求項１乃至請
求項７のいずれか１項に記載の半導体装置は、液晶表示
装置への適用が可能である。

【００２１】請求項９の記載によると、請求項１乃至請
求項７のいずれか１項に記載の半導体装置は、フロント
プロジェクタ装置への適用が可能である。

【００２２】請求項１０の記載によると、請求項１乃至
請求項７のいずれか１項に記載の半導体装置は、リアプ
ロジェクタ装置への適用が可能である。

【００２３】請求項１１の記載によると、請求項１乃至
請求項７のいずれか１項に記載の半導体装置は、ゴーグ
ル型ディスプレイへの適用が可能である。

【００２４】請求項１２の記載によると、請求項１乃至
請求項７のいずれか１項に記載の半導体装置は、パーソ
ナルコンピュータへの適用が可能である。

【００２５】請求項１３の記載によると、請求項１乃至
請求項７のいずれか１項に記載の半導体装置は、デジタ
ルビデオディスクプレーヤーへの適用が可能である。

【００２６】請求項１４に記載の本発明の半導体装置の
作成方法は、基板上に、下部遮光膜を形成する第１の工
程と、前記下部遮光膜上に、下地絶縁膜を形成する第２
の工程と、前記下地絶縁膜上に、半導体層を形成する第
３の工程と、前記半導体層上に、絶縁膜を形成する第４
の工程と、前記絶縁膜上に、第１の幅を有する第１の導
電層と第１の幅を有する第２の導電層の積層からなる第
１の形状の電極を形成する第５の工程と、前記第１の形
状の電極をマスクとして、前記半導体層に一導電型を付
与する不純物元素を添加して第１の不純物領域を形成す
る第６の工程と、前記第１の形状の電極をエッチングし
て、第２の幅を有する第１の導電層と第３の幅を有する
第２の導電層からなる第２の形状の電極を形成する第７
の工程と、前記第２の導電層をマスクとして、前記第１
の導電層を通過させて前記半導体層に一導電型を付与す
る不純物元素を添加して第２の不純物領域を形成する第
８の工程と、後に第２の不純物領域を有するＴＦＴを形
成する領域をレジストマスクで被覆する第９の工程と、
前記レジストマスクで被覆されていない領域において、
前記第２の導電層をマスクとして、前記第１の導電層の
一部をエッチングして第３の幅を有する第１の導電層と
前記第３の幅を有する第２の導電層との積層からなる第
３の形状の電極を形成し、前記第２の不純物領域を、前
記第１の導電層の一部と重なっている第２の不純物領域
と、前記第１の導電層と重なっていない第３の不純物領
域とに作り分ける第１０の工程と、前記第３の形状の電
極をマスクとして、ゲート絶縁膜の一部をエッチングし
て薄膜化する第１１の工程とを有することを特徴として
いる。

【００２７】請求項１５に記載の本発明の半導体装置の
作成方法は、請求項１４において、前記第１の幅は前記
第２の幅よりも広く、かつ前記第２の幅は前記第３の幅
よりも広いことを特徴としている。

【００２８】請求項１６に記載の本発明の半導体装置の
作成方法は、請求項１４もしくは請求項１５において、
前記一導電型を付与する不純物元素とは、前記半導体層
にｎ型もしくはｐ型を付与する不純物元素であることを
特徴としている。

【００２９】

【発明の実施の形態】本発明の実施の形態について説明
する。

【００３０】まず、図１（Ａ）に示すように、基板１０
１上に下部遮光膜１０２を形成し、下地絶縁膜１０３で
被覆する。続いて、結晶質の半導体層１０４〜１０６を
形成する。この半導体層は、例としては非晶質の半導体
層を形成したのち、公知の方法によって結晶化させたも
のを用いている。次いで、ゲート絶縁膜１０７を形成し
た後、後の工程でゲート電極を形成するための第１の導
電膜１０８および第２の導電膜１０９を形成する。第１
の導電膜、第２の導電膜の材質としては、Ｔａ、Ｗ、Ｔ
ｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元
素を主成分とする合金材料もしくは化合物材料で形成す
ると良い。本実施形態では、第１の導電膜をＴａＮ、第
２の導電膜をＷにて形成する。その上にフォトリソグラ
フィ法を用いて、レジストマスク１１０Ａを形成する。

【００３１】次いで、図１（Ｂ）に示すように、第１の
エッチング処理を行う。最初に第１のエッチング条件に
てＷをエッチングして端部をテーパー形状とし、次いで
第２のエッチング条件にてＷとＴａＮとを同時にエッチ
ングし、１１１Ａ〜１１３Ａおよび１１１Ｂ〜１１３Ｂ
でなる第１の形状の導電層を形成する。その後、レジス
トマスクを除去せずに第１のドーピング処理を行い、島
状半導体層にｎ型を付与する不純物元素を添加する。こ
のとき、前記第１の形状の導電層が不純物元素に対する
マスクとなり、自己整合的にｎ型不純物領域１１４〜１
１９が形成される。

【００３２】次に、図１（Ｃ）に示すように、レジスト
マスクを除去せずに第２のエッチング処理を行う。ここ
では第２の導電膜のみが選択的にエッチングされて後退
し、１１１Ｃ〜１１３Ｃおよび１１１Ｄ〜１１３Ｄでな
る第２の形状の導電層が形成される。その後レジストマ
スクを除去し、第２のドーピング処理を行い、第１のド
ーピング時よりも低濃度で、ｎ型を付与する不純物元素
を添加する。このとき、前記第２の形状の導電層１１１
Ｄ〜１１３Ｄが不純物元素に対するマスクとなり、自己
整合的に低濃度のｎ型不純物領域１２０〜１２５が形成
される。

【００３３】次いで、図１（Ｄ）に示すように、レジス
トマスク１１０Ｂを新たに形成し、第３のエッチング処
理を行う。ここでは、第１の導電膜の部分のみが、１１
２Ｅ〜１１３Ｅで示される部分を残してエッチングされ
る。ここで、ｎ型の低濃度不純物領域のうち、１２２〜
１２５は、ゲート電極に重ならない形となる。

【００３４】続いて、図１（Ｅ）に示すように、新たに
レジストマスク１１０Ｃを形成し、第３のドーピング処
理によって、島状半導体層にｐ型を付与する不純物元素
を添加する。このとき、第１の導電層１１２Ｅおよび第
２の導電層１１２Ｄが不純物元素に対するマスクとな
り、自己整合的に高濃度の不純物領域１２６〜１２９が
形成される。なお、不純物領域１２６〜１２９にはそれ
ぞれ、事前に異なる濃度でｎ型を付与する不純物元素が
添加されているが、ｐ型を付与する不純物はそれよりも
十分に高い濃度で添加されるため、いずれも同様にｐ型
の高濃度不純物領域として機能する。

【００３５】最後に、レジストマスク１１０Ｃを除去し
て、図１（Ｆ）に示す構造のＴＦＴが完成する。ここに
示した本発明の半導体装置の作成方法を用いることによ
って、ホットキャリア劣化による特性低下を防止し、か
つ画素部でのオフ電流を十分に低減することが出来る。
さらに画素ＴＦＴのチャネル領域の下に設けた下部遮光
膜によって、基板中に入射する光による電流のリークも
抑制することが出来る。

【００３６】さらに、ゲート電極のエッチング処理を前
述のように行うことにより、マスク枚数を大幅に低減す
ることが可能となる（実施形態の例では、下部遮光膜、
半導体層、レジストマスク１１０Ａ、１１０Ｂ、１１０
Ｃの５枚）ため、半導体装置作成時のコスト低減に大き
く寄与することが出来る。

【００３７】

【実施例】以下に本発明の実施例について記述する。

【００３８】[実施例１]本実施例では、半導体装置の画
素部のＴＦＴとその周辺に設けられる駆動回路部（ソー
ス信号線側駆動回路、ゲート信号線側駆動回路）のＴＦ
Ｔを同時に作成する方法について説明する。但し、説明
を簡単にするために、駆動回路部に関しては基本単位で
あるＣＭＯＳ回路を図示することとする。

【００３９】図４（Ａ）を参照する。まず、本実施例で
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板５０
０１を用いる。なお、基板５００１としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。

【００４０】基板５００１上に、Ｐ−Ｓｉ膜およびＷＳ
ｉ_x膜を積層し、これらの膜を所望の形状にパターニン
グして下部遮光膜５００２を形成する。下部遮光膜５０
０２を形成する膜の材質としては、Ｐ−Ｓｉ膜、ＷＳｉ
_x膜（ｘ＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、
Ｍｏ等の導電性材料からなる膜のいずれか一種、または
複数種を成膜すれば良い。本実施形態では、Ｐ−Ｓｉ膜
を５０[nm]、ＷＳｉ_x膜を１００[nm]積層して下部遮光
膜５００２を形成した。

【００４１】次いで、下地絶縁膜５００３を形成する。
下地絶縁膜５００３は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形
成する。

【００４２】次に、図４（Ｂ）に示すように、下地絶縁
膜５００３上に、非晶質半導体膜を３０〜６０[nm]の厚
さで形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０５）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行って得られた結晶質半導体膜を所望の形状にパター
ニングし、島状の半導体層５００４〜５００７を形成す
る。本実施例では、プラズマＣＶＤ法を用いて５５[nm]
の非晶質シリコン膜を成膜した後、Ｎｉを含む溶液を非
晶質シリコン上に保持させた。この非晶質シリコン膜に
脱水素化（４５０℃、１時間）を行った後、熱結晶化
（５７０℃、１４時間）を行い、さらに結晶化を改善す
るためのレーザーアニール処理を行って結晶質シリコン
膜を形成し、パターニング処理によって島状半導体層を
形成した。

【００４３】また、島状半導体層５００４〜５００７を
形成した後、ｎチャネル型ＴＦＴのしきい値電圧
（Ｖ_th）を制御するために、ｐ型を付与する不純物元素
を添加しても良い。ｐ型を付与する不純物元素として
は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム
（Ｇａ）等の周期律第１３族元素が知られている。

【００４４】次いで、島状半導体層５００４〜５００７
を覆うゲート絶縁膜５００８を形成する。ゲート絶縁膜
５００８の材質としてシリコンを含む絶縁膜を用い、プ
ラズマＣＶＤ法やスパッタ法によって４０〜１５０[nm]
の厚さで形成する。ここで、ゲート絶縁膜５００８は、
シリコンを含む絶縁膜を、単層あるいは積層構造として
形成すれば良い。

【００４５】次に、ゲート絶縁膜５００８上に、膜厚２
０〜１００[nm]の第１の導電膜（ＴａＮ）５００９と、
膜厚１００〜４００[nm]の第２の導電膜（Ｗ）５０１０
とを積層形成する。第１の導電膜５００９および第２の
導電膜５０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成しても良い。また、リン
（Ｐ）等の不純物元素を添加したＰ−Ｓｉ膜に代表され
る半導体膜を用いても良い。本実施例では、膜厚３０[n
m]のＴａＮ膜からなる第１の導電膜と、膜厚３７０[nm]
のＷ膜からなる第２の導電膜とを積層形成した。ＴａＮ
膜はスパッタ法により形成し、Ｔａをターゲットに用
い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗを
ターゲットに用いてスパッタ法により形成した。その他
に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法
で形成することも出来る。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０[μΩcm]以下とすることが望ましい。Ｗ
膜は結晶粒を大きくすることで低低効率化を図ることが
出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には
結晶化が阻害されて高抵抗化する。したがって、本実施
例においては、高純度のＷ（純度９９．９９９９[％]）
をターゲットに用いたスパッタ法で、さらに成膜時に気
相中からの不純物の混入がないように十分配慮してＷ膜
を形成することにより、抵抗率９〜２０[μΩcm]を実現
することが出来た。

【００４６】次いで、図４（Ｃ）に示すように、フォト
リソグラフィ法を用いてレジストからなるマスク２１０
〜２１５を形成し、電極及び配線を形成するための第１
のエッチング処理を行う。第１のエッチング処理では第
１及び第２のエッチング条件で行う。本実施例では第１
のエッチング条件として、ＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それ
ぞれのガス流量比を２５／２５／１０[sccm]とし、１[P
a]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．
５６[MHz]）電力を投入してプラズマを生成してエッチ
ングを行った。なお、エッチング用ガスとしては、Ｃｌ
₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素
系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフ
ッ素系ガス、またはＯ₂を適宜用いることができる。こ
こでは、松下電器産業（株）製のＩＣＰを用いたドライ
エッチング装置（Model Ｅ６４５−□ＩＣＰ）を用い
た。基板側（試料ステージ）にも１５０[Ｗ]のＲＦ（１
３．５６[MHz]）電力を投入し、実質的に負の自己バイ
アス電圧を印加する。この第１のエッチング条件により
Ｗ膜をエッチングして第１の導電層の端部をテーパー形
状とする。

【００４７】この後、レジストマスク５０１１を除去せ
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／
３０[sccm]とし、１[Pa]の圧力でコイル型の電極に５０
０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラ
ズマを生成して約３０秒程度のエッチングを行った。基
板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６
[MHz]）電力を投入し、実質的に負の自己バイアス電圧
を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング
条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。第２のエッチング条件でのＷに対するエッチング速
度は５８．９７[nm／min]、ＴａＮに対するエッチング
速度は６６．４３[nm／min]である。なお、ゲート絶縁
膜上に残渣を残すことなくエッチングするためには、１
０〜２０％程度の割合でエッチング時間を増加させると
良い。

【００４８】そして、レジストマスク５０１１を除去す
ることなく第１のドーピング処理を行い、島状半導体層
にｎ型を付与する不純物元素を添加する。ドーピング処
理はイオンドーピング法もしくはイオン注入法で行えば
良い。この場合、第１の形状の導電層５０１２〜５０１
６が不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１７〜５０１９が形成される。

【００４９】さらに、図５（Ａ）に示すように、レジス
トマスク５０１１を除去することなく第２のエッチング
処理を行う。ここでは、エッチング用ガスにＳＦ₆とＣ
ｌ₂とＯ₂とを用い、それぞれのガス流量比を２４／１２
／２４[sccm]とし、１．３[Pa]の圧力でコイル型の電極
に７００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し
てプラズマを生成してエッチングを２５秒行った。基板
側（試料ステージ）にも１０Wの[Ｗ]のＲＦ（１３．５
６[MHz]）電力を投入し、実質的に負の自己バイアス電
圧を印加する。第２のエッチング処理でのＷに対するエ
ッチング速度は２２７．３[nm／min]、ＴａＮに対する
エッチング速度は３２．[nm／min]であり、ＴａＮに対
するＷの選択比は７．１であり、ゲート絶縁膜５００８
に対するエッチング速度は３３．７[nm／min]であり、
ＴａＮに対するＷの選択比は６．８３である。このよう
にエッチングガス用ガスにＳＦ₆を用いた場合、ゲート
絶縁膜５００８との選択比が高いので膜減りを抑えるこ
とができる。また、駆動回路のＴＦＴにおいては、テー
パ−部のチャネル長方向の幅が長ければ長いほど信頼性
が高いため、テーパ−部を形成する際、ＳＦ₆を含むエ
ッチングガスでドライエッチングを行うことが有効であ
る。

【００５０】また、上記第２のエッチング処理におい
て、ＣＦ₄とＣｌ₂とＯ₂とをエッチングガスに用いるこ
とも可能である。その場合は、それぞれのガス流量比を
２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型
の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を
投入してプラズマを生成してエッチングを行えばよい。
基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５
６[MHz]）電力を投入し、実質的に負の自己バイアス電
圧を印加する。ＣＦ₄とＣｌ₂とＯ₂とを用いる場合のＷ
に対するエッチング速度は１２４．６２[nm／min]、Ｔ
ａＮに対するエッチング速度は２０．６７[nm／min]で
あり、ＴａＮに対するＷの選択比は６．０５である。従
って、Ｗ膜が選択的にエッチングされる。また、このと
き、ゲート絶縁膜５００８のうち、第１の形状の導電層
５０１２〜５０１６に覆われていない部分も同時にエッ
チングされて薄くなっている。

【００５１】次いで、レジストからなるマスクを除去し
た後、第２のドーピング処理を行う。ドーピングは第２
の導電層５０２０ｂ〜５０２４ｂを不純物元素に対する
マスクとして用い、第１の導電層のテーパー部下方の半
導体層に不純物元素が添加されるようにドーピングす
る。本実施例では、不純物元素としてＰ（リン）を用
い、ドーピング条件をドーズ量１．５×１０¹⁴[／c
m²]、加速電圧９０[keV]、イオン電流密度０．５[μA／
cm²]、フォスフィン（ＰＨ₃）５[％]水素希釈ガス、ガ
ス流量３０[sccm]にてプラズマドーピングを行った。こ
うして、第１の導電層と重なる低濃度不純物領域５０２
５〜５０２８を自己整合的に形成する。

【００５２】次いで、図５（Ｂ）に示すように、レジス
トマスク５０２９を形成して第３のエッチング処理を行
う。この第３のエッチング処理では、後にｐチャネル型
ＴＦＴとなる部分と、画素ＴＦＴとなる部分において、
第１の導電層のテーパー部を選択的にエッチングして半
導体層と重なる領域をなくす。第３のエッチング処理
は、エッチングガスにＣｌ₂を用い、ＩＣＰエッチング
装置を用いて行う。本実施例では、Ｃｌ₂のガス流量比
を６０[sccm]とし、１．０[Pa]の圧力でコイル型の電極
に３５０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し
てプラズマを生成してエッチングを７０秒行った。基板
側（試料ステージ）にも[Ｗ]のＲＦ（１３．５６[MHz]
電力を投入し、実質的に負の自己バイアス電圧を印加す
る。第３のエッチングにより、第３の形状の導電層５０
３０ａ〜５０３２ａが形成される。

【００５３】次いで、ゲート絶縁膜のエッチングを行
う。ここでは、後にｐ型の不純物の添加を容易にするた
めに、第１の導電層と重ならないゲート絶縁膜の一部を
エッチングして薄くする。その後、後にｎチャネル型Ｔ
ＦＴの活性層となる半導体層をレジストマスク５０３５
で覆い、第３のドーピング処理を行う。この第３のドー
ピング処理により、ｐチャネル型ＴＦＴの活性層となる
半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ
型）を付与する不純物元素が添加されたｐ型の高濃度不
純物領域５０３６を形成する。このとき、第１の導電層
５０３０ａを不純物元素に対するマスクとして用い、ｐ
型を付与する不純物元素を添加してｐ型不純物領域を形
成する。本実施例では、ｐ型不純物領域５０３６はジボ
ラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。な
お、第１のドーピング処理及び第２のドーピング処理に
よって、不純物領域５０１８、５０３３にはそれぞれ異
なる濃度でリンが添加されているが、そのいずれの領域
においてもボロンの濃度が２×１０²⁰〜２×１０²¹[／c
m³]となるようにドーピング処理することにより、ｐチ
ャネル型ＴＦＴのソース領域およびドレイン領域として
機能するために何ら問題は生じない。

【００５４】ここまでの工程で、ｎチャネル型ＴＦＴお
よびｐチャネル型ＴＦＴがそれぞれ形成され、ｎチャネ
ル型ＴＦＴにおいては、第１の導電層と重なる低濃度不
純物領域（ＧＯＬＤ領域）５０２５と、第１の導電層と
重ならない低濃度不純物領域（ＬＤＤ領域）５０３４が
形成される。このように、駆動回路部と画素部とでは、
異なる構造のＴＦＴを作り分けている。また本実施例で
は、半導体層５００７と、第１、第２の導電層５０２４
で形成される部分で画素の保持容量をとっている。図示
していないが、半導体層５０２４は、画素ＴＦＴのソー
ス領域もしくはドレイン領域と電気的に接続されてい
る。

【００５５】次に、図６（Ｂ）に示すように、レジスト
マスク５０３５を除去して第１の層間絶縁膜５０３７を
形成する。第１の層間絶縁膜５０３７としては、プラズ
マＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２０
０[nm]としてシリコンを含む絶縁膜で形成する。本実施
例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を膜厚２
００[nm]で成膜して形成した。

【００５６】その後、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１[ppm]以下、好ま
しくは０．１[ppm]以下の窒素雰囲気中で４００〜７０
０[℃]、代表的には５００〜５５０[℃]で行えば良く、
本実施例では５５０[℃]、４時間の熱処理で活性化処理
を行った。なお、この工程においては、熱アニール法の
他に、レーザーアニール法、ラピッドサーマルアニール
法（ＲＴＡ法）等を適用することが出来る。

【００５７】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作成したチャネル形成領域を有する
ＴＦＴはオフ電流値が下がり、結晶性が良いことから高
い電界効果移動度が得られ、良好な特性を達成すること
ができる。

【００５８】本実施例においては、ソース領域およびド
レイン領域に含まれるリンを利用してゲッタリングを行
ったが、他の方法としては、島状の半導体層の形成前
に、島状半導体層以外の場所にＰまたは、Ａｒ等の不活
性ガスをドーピングにより添加して熱処理を行う方法が
ある。この方法ではマスクが１枚増加するが、良好にゲ
ッタリングを行うことが出来る。

【００５９】また、第１の層間絶縁膜を形成する前に活
性化処理を行っても良い。ただし、用いる配線材料が熱
に弱い場合には、本実施例のように配線等を保護するた
め層間絶縁膜（シリコンを主成分とする絶縁膜、例えば
窒化珪素膜）を形成した後で活性化処理を行うことが好
ましい。

【００６０】次いで、熱処理（３００〜５５０[℃]で１
〜１２時間）を行い、半導体層を水素化する工程を行
う。本実施例では、窒素雰囲気中で３５０[℃]、１時間
の熱処理を行った。この工程は第１の層間絶縁膜５０３
７に含まれる水素によって、半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。

【００６１】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【００６２】次いで、図６（Ｂ）に示すように、各不純
物領域５０１７、５０１８、５０１９、５０３６に達す
るコンタクトホールを形成するためのパターニングを行
い、前記各不純物領域を電気的に接続する配線５０３８
〜５０４１、接続電極５０４２、ソース信号線５０４３
の形成を行う。これらの電極および配線の材料は、Ａｌ
またはＡｇを主成分とする膜、またはそれらに準ずる材
料を用いる。

【００６３】次いで、シリコンを含む無機絶縁膜と、有
機樹脂膜の積層でなる第２の層間絶縁膜５０４４を成膜
する。第２の層間絶縁膜５０４４は、配線材料の絶縁に
加え、表面の平坦化膜としての機能をも有している。本
実施例では、ＳｉＮＯでなる無機絶縁膜を膜厚２００[n
m]、さらに有機樹脂膜にアクリルを用いて膜厚５００[n
m]の積層膜として形成した。

【００６４】その後、画素ＴＦＴの上面に遮光膜５０４
５を形成する。遮光膜５０４５としては、Ａｌ等の反射
性の材料を用いる。本実施例においては、Ａｌ−Ｔｉの
積層膜を膜厚２００[nm]で成膜後、パターニングを行っ
て形成した。

【００６５】さらに、図６（Ｃ）に示すように、有機樹
脂膜でなる第３の層間絶縁膜５０４６を形成した後、第
２の層間絶縁膜５０４４、第３の層間絶縁膜５０４６
に、接続配線５０４２に達するコンタクトホールの開口
を行い、画素電極５０４７を形成する。画素電極の材質
としては、透過型の半導体装置とする場合には透明導電
膜を用い、反射型のとする場合には金属膜を用いれば良
い。本実施例においては、透過型の半導体装置とするた
めに、酸化インジウム・スズ（ＩＴＯ）膜を１００［n
m］の厚さにスパッタ法で成膜したのちパターニングを
行い、画素電極５０４７を形成した。

【００６６】以上のようにして、ｎチャネル型ＴＦＴ及
びｐチャネル型ＴＦＴからなるＣＭＯＳ回路部と、ｎチ
ャネルＴＦＴからなる画素ＴＦＴ及び保持容量とを有す
る画素部とを同一基板上に形成することができる。本明
細書中ではこのような基板を便宜上アクティブマトリク
ス基板と呼ぶ。

【００６７】[実施例２]本実施例においては、実施例１
で作成したアクティブマトリクス基板から、アクティブ
マトリクス型半導体装置を作成する工程を以下に説明す
る。説明には図７を用いる。

【００６８】まず、実施例１に従い、図６（Ｃ）の状態
のアクティブマトリクス基板を得た後、図６（Ｃ）のア
クティブマトリクス基板上に、図７（Ａ）に示すように
配向膜５０５１を形成しラビング処理を行う。なお、本
実施例では配向膜５０５１を形成する前に、アクリル樹
脂膜等の有機樹脂膜をパターニングすることによって基
板間隔を保持するための柱状のスペーサ５０５０を所望
の位置に形成した。また、柱状のスペーサ５０５０に代
えて、球状のスペーサを基板全面に散布しても良い。

【００６９】次いで、対向基板５０４８を用意する。対
向基板５０４８には、透明導電膜でなる対向電極５０４
９を形成し、さらに配光膜５０５１を形成しラビング処
理を行う。

【００７０】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材（図示
せず）で貼り合わせる。シール材にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料５０５２を注入し、封止剤（図示
せず）によって完全に封止する。液晶材料５０５２には
公知の液晶材料を用いれば良い。このようにして図７
（Ａ）に示すアクティブマトリクス型液晶表示装置が完
成する。そして、必要があれば、アクティブマトリクス
基板または対向基板を所望の形状に分断する。さらに、
公知の技術を用いて偏光板等を適宜設けた。そして、公
知の技術を用いてＦＰＣを貼り付ける。

【００７１】[実施例３]本実施例においては、本発明の
半導体装置の作成方法を用いて作成したアクティブマト
リクス型半導体装置の構成例について説明する。

【００７２】図２は、本実施例にて説明する画素部の上
面図（ただし対向基板側を省略する）を示しており、点
線枠２００で囲われた部分が１画素である。さらに図３
（Ａ）において、点線α−α'，点線β−β'で示される
部分の断面図を図３（Ｂ）に点線α−α'，点線β−β'
で示す。それぞれの画素は、半導体層２０１、下部遮光
膜２０２、ソース信号線２０３、ゲート電極２０４、接
続電極２０５、保持容量２０６、画素電極２０７を有す
る。画素の保持容量は、ここでは画素ＴＦＴの半導体層
と電気的に接続された半導体層とゲート電極と同層に形
成された配線との間に形成されている。

【００７３】また、画素部の構成に際しては、開口率を
高くすることが求められる。そこで本実施例において
は、下部遮光膜２０２がゲート信号線を兼用しており、
さらにソース信号線は保持容量と重なるように配置し
た。

【００７４】さらに、アクティブマトリクス型半導体装
置の一例を図８に示す。図８（Ａ）は上面図、図８
（Ｂ）は断面図である。基板８０１の中央には、画素部
８０４が配置されている。画素部８０４の上側には、ソ
ース信号線を駆動するための、ソース信号線駆動回路８
０２が配置されている。画素部８０４の左右には、ゲー
ト信号線を駆動するための、ゲート信号線駆動回路８０
３が配置されている。本実施例に示した例では、ゲート
信号線駆動回路８０３は画素部に対して左右対称配置と
しているが、これは片側のみの配置でも良く、半導体装
置の基板サイズ等を考慮して、設計者が適宜選択すれば
良い。ただし、回路の動作信頼性や駆動効率等を考える
と、図８（Ａ）に示した左右対称配置が望ましい。各駆
動回路への信号の入力は、フレキシブルプリント基板
（Flexible Print Circuit：ＦＰＣ）８０５から行われ
る。ＦＰＣ８０５は、基板８０１の所定の場所まで配置
された配線に達するように、層間絶縁膜および樹脂膜に
コンタクトホールを開口し、接続電極８０９を形成した
後、異方性導電膜等を介して圧着される。本実施例にお
いては、接続電極はＩＴＯを用いて、画素電極と同時に
形成した。

【００７５】駆動回路、画素部の周辺には、基板外周に
沿ってシール剤８０７が塗布され、あらかじめアクティ
ブマトリクス基板上に形成されたスペーサ８１０によっ
て一定のギャップ（基板８０１と対向基板８０６との間
隔）を保った状態で、対向基板８０６が貼り付けられ
る。その後、シール剤８０７が塗布されていない部分よ
り液晶素子が注入され、封止剤８０８によって密閉され
る。以上の工程により、半導体装置が完成する。

【００７６】[実施例４]実施例３にて示したように、下
部遮光膜がゲート信号線を兼用する構造とした場合、通
常の配線材料を用いるよりも配線抵抗が高くなるため、
信号伝達時の遅延が大きくなるという問題点がある。そ
こで本実施例において、前述の問題点を解決する方法に
ついて説明する。説明に際し、図９を参照する。

【００７７】ここでは、フレーム周波数６０[Hz]，画素
数がＸＧＡ（１０２４×７６８画素）の半導体装置を例
にとって説明する。一般に、液晶を用いた半導体装置に
おいては、１秒間に６０回前後、映像信号の書き込みが
行われることによって映像の表示が行われる（図９
（Ａ））。この１画面あたりの書き込み期間をフレーム
期間といい、図９（Ｂ）に示す。１フレーム期間内に
は、ゲート信号線が１行目から選択されてソース信号線
から画素へと映像信号が書き込まれるという処理が順に
行われ、最終行での書き込みが終了した後、再び１行目
に戻って次のフレーム期間での書き込みを行う。ここ
で、最終行での書き込み（ゲート信号線の選択）が終了
してから、次に１行目での書き込み（ゲート信号線の選
択）が開始されるまでの間には、通常は帰線期間が設け
てある。図９（Ｂ）において、このゲート帰線期間の長
さをＴｒ１とすると、図９（Ｃ）に示す１水平期間の長
さＴｈ１は、 Ｔｈ１＝｛（１／６０）−Ｔｒ１｝／７６８ [秒] となる。つまり、ゲート帰線期間の長さＴｒ１の値によ
っては、ゲート信号線の抵抗による信号遅延が生じた場
合、画素への映像信号の書き込み時間が不足する可能性
がある。

【００７８】そこで、このゲート帰線期間を通常よりも
短く設定することによってこの問題を回避する。図９
（Ｄ）に示すように、ゲート帰線期間Ｔｒ２は、Ｔｒ１
よりも短く設定してある。このとき、１水平期間の長さ
Ｔｈ２は、 Ｔｈ２＝｛（１／６０）−Ｔｒ２｝／７６８ [秒] となり、図９（Ｂ）、（Ｃ）の場合よりも時間を長くと
ることが出来る。これによって、図９（Ｄ）、（Ｅ）に
示すように、１画素あたりの映像信号の書き込み時間に
余裕が出来るため、仮にゲート信号線の抵抗値が高くな
って、それにより信号遅延が大きくなった場合にも、確
実に画素への映像信号の書き込みを完了させることが出
来る。

【００７９】[実施例５]アクティブマトリクス型半導体
装置には様々な用途がある。本実施例では、本発明の半
導体装置の作成方法を用いて作成されたアクティブマト
リクス型半導体装置（半導体装置と呼ぶ）を組み込んだ
電子機器について、図１０、図１１に例を挙げて説明す
る。

【００８０】図１０（Ａ）はフロント型プロジェクタで
あり、投射装置本体１００１、半導体装置１００２、光
源１００３、光学系１００４、スクリーン１００５で構
成されている。なお、投射装置１００１には単版式のも
のを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応し
た三板式のものを用いても良い。本発明はアクティブマ
トリクス基板を備えた半導体装置１００２に適用するこ
とができる。

【００８１】図１０（Ｂ）はリア型プロジェクタであ
り、本体１０１１、投射装置本体１０１２、半導体装置
１０１３、光源１０１４、光学系１０１５、リフレクタ
ー１０１６、スクリーン１０１７で構成されている。な
お、投射装置１０１３には単版式のものを用いても良い
し、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを
用いても良い。本発明はアクティブマトリクス基板を備
えた半導体装置１０１３に適用することができる。

【００８２】なお、図１０（Ｃ）は、図１０（Ａ）及び
図１０（Ｂ）中における投射装置本体１００１、１０１
２の構造の一例を示した図である。投射装置１００１、
１０１２は、光源光学系１０２１、ミラー１０２２、１
０２４〜１０２６、ダイクロイックミラー１０２３、プ
リズム１０２７、半導体装置１０２８、位相差板１０２
９、投射光学系１０３０で構成される。投射光学系１０
３０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であっても良い。また、図１０（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けても良い。

【００８３】また、図１０（Ｄ）は、図１０（Ｃ）中に
おける光源光学系１０２１の構造の一例を示した図であ
る。本実施例では、図１０（Ｃ）中における光源光学系
１０２１は、図１０（Ｄ）中におけるリフレクター１０
３１、光源１０３２、レンズアレイ１０３３、偏光変換
素子１０３４、集光レンズ１０３５で構成される。な
お、図１０（Ｄ）に示した光源光学系は一例であって特
に限定されない。例えば、光源光学系に実施者が適宜、
光学レンズや、偏光機能を有するフィルムや、位相差を
調節するフィルム、ＩＲフィルム等の光学系を設けても
良い。

【００８４】図１１（Ａ）は液晶表示装置であり、筐体
１１０１、支持台１１０２、表示部１１０３、スピーカ
ー部１１０４、ビデオ入力端子１１０５等を含む。本発
明の半導体装置は表示部２００３に用いることができ
る。なお、液晶表示装置は、パソコン用、ＴＶ放送受信
用、広告表示用などの全ての情報表示用表示装置が含ま
れる。

【００８５】図１１（Ｂ）はデジタルスチルカメラであ
り、本体１１１１、表示部１１１２、受像部１１１３、
操作キー１１１４、外部接続ポート１１１５、シャッタ
ー１１１６等を含む。本発明の半導体装置は表示部１１
１２に用いることができる。

【００８６】図１１（Ｃ）はノート型パーソナルコンピ
ュータであり、本体１１２１、筐体１１２２、表示部１
１２３、キーボード１１２４、外部接続ポート１１２
５、ポインティングデバイス１１２６等を含む。本発明
の半導体装置は表示部１１２３に用いることができる。

【００８７】図１１（Ｄ）はモバイルコンピュータであ
り、本体１１３１、表示部１１３２、スイッチ１１３
３、操作キー１１３４、赤外線ポート１１３５、スタイ
ラスペン１１３６等を含む。本発明の半導体装置は表示
部１１３２に用いることができる。

【００８８】図１１（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体１１４１、筐体１１４２、表示部Ａ１１４３、表示部
Ｂ１１４４、記録媒体（ＤＶＤ等）読み込み部１１４
５、操作キー１１４６、スピーカー部１１４７等を含
む。表示部Ａ１１４３は主として画像情報を表示し、表
示部Ｂ１１４４は主として文字情報を表示するが、本発
明の半導体装置はこれら表示部Ａ、Ｂ１１４３、１１４
４に用いることができる。なお、記録媒体を備えた画像
再生装置には家庭用ゲーム機器なども含まれる。

【００８９】図１１（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体１１５
１、表示部１１５２、アーム部１１５３を含む。本発明
の半導体装置は表示部２５０２に用いることができる。

【００９０】図１１（Ｇ）はビデオカメラであり、本体
１１６１、表示部１１６２、筐体１１６３、外部接続ポ
ート１１６４、リモコン受信部１１６５、受像部１１６
６、バッテリー１１６７、音声入力部１１６８、操作キ
ー１１６９等を含む。本発明の半導体装置は表示部１１
６２に用いることができる。

【００９１】図１１（Ｈ）は携帯電話であり、本体１１
７１、筐体１１７２、表示部１１７３、音声入力部１１
７４、音声出力部１１７５、操作キー１１７６、外部接
続ポート１１７７、アンテナ１１７８等を含む。本発明
の半導体装置は表示部１１７３に用いることができる。

【発明の効果】本発明の半導体装置の作成方法による
と、駆動回路と画素部とにおいて、それぞれの動作環境
に合わせて異なる構造を有するＴＦＴを、マスクを追加
することなく作り分けることが可能となる。結果、ホッ
トキャリア劣化に強い駆動回路部のＴＦＴと、オフ電流
を大きく低減した画素部のＴＦＴを有する半導体装置の
実現が可能となる。

【００９２】さらに、半導体層の下層に形成された下部
遮光膜によって、プロジェクタ等に半導体装置を用いる
際にも、プロジェクタより発せられる光が基板中に入射
し、ＴＦＴのチャネル領域に当たることによって生ずる
光リーク電流の低減に大きく寄与することが可能とな
る。

【図面の簡単な説明】

【図１】 本発明の半導体装置の作成方法の実施形態
を示す図。

【図２】 実施例３に示した、本発明の半導体装置の
作成方法により作成された半導体装置の画素部の構成を
示す図。

【図３】 実施例３に示した、本発明の半導体装置の
作成方法により作成された半導体装置の画素部の構成を
示す図。

【図４】 実施例１に示した、半導体装置の作成工程
例を示す図。

【図５】 実施例１に示した、半導体装置の作成工程
例を示す図。

【図６】 実施例１に示した、半導体装置の作成工程
例を示す図。

【図７】 実施例２に示した、半導体装置の作成工程
例を示す図。

【図８】 実施例３に示した、本発明の半導体装置の
作成方法により作成された半導体装置の全体概略図と断
面図。

【図９】 実施例４に示した、半導体装置の駆動方法
の一例を簡略に示したタイミングチャートを示す図。

【図１０】 本発明の半導体装置の作成方法により作成
された半導体装置の、電子機器への適用例を示す図。

【図１１】 本発明の半導体装置の作成方法により作成
された半導体装置の、電子機器への適用例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ６１９Ｂ 27/092 27/08 ３２１Ｅ 27/08 ３３１ ３２１Ｄ 21/336 29/78 ６１２Ｂ ６１６Ａ Ｆターム(参考） 2H092 HA06 JA24 JA34 JA37 KA04 KA05 KA12 KA13 KB24 KB25 MA05 MA08 MA17 MA27 MA30 NA21 PA01 PA03 PA04 PA06 PA09 PA11 RA05 5C094 AA13 AA25 AA31 AA43 AA48 AA53 BA03 BA16 BA43 CA19 DA09 DA13 DB01 DB02 DB04 EA04 EA05 EB02 ED15 FA01 FA02 FB12 FB14 FB15 GA10 GB10 HA08 HA10 5F048 AA09 AB10 AC04 BA16 BB04 BB05 BB09 BC06 BC11 BC16 BE08 BG07 5F110 AA06 AA21 BB02 BB04 CC02 DD01 DD02 DD03 DD13 DD14 DD15 EE01 EE02 EE03 EE04 EE06 EE08 EE23 EE44 EE45 FF09 FF28 FF30 GG01 GG02 GG13 GG25 GG32 HJ01 HJ04 HJ13 HJ18 HJ23 HL02 HL03 HL06 HL07 HL23 HM13 HM15 NN04 NN22 NN27 NN35 NN42 NN44 NN45 NN46 NN47 NN48 PP03 PP34 PP35 QQ04 QQ11 QQ23 QQ25 QQ28 5G435 AA14 AA16 AA17 BB12 BB15 BB17 CC09 DD04 EE25 EE37 EE40 FF13 GG28 HH12 HH13 HH14 KK07 LL03 LL06 LL07 LL15

Claims (16)

【特許請求の範囲】
1. 【請求項１】画素部に設けられた画素ＴＦＴと、前記画
   素部周辺に設けられた駆動回路のｎチャネル型ＴＦＴお
   よびｐチャネル型ＴＦＴとが同一基板上に形成された半
   導体装置であって、 前記基板上には下部遮光膜を有し、 前記下部遮光膜上には下地絶縁膜を有し、 前記下地絶縁膜上に前記画素ＴＦＴと、前記駆動回路の
   ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとが形成
   され、前記ｎチャネル型ＴＦＴの不純物領域は、一部が
   前記ｎチャネル型ＴＦＴのゲート電極と重なるように形
   成され、 前記ｐチャネル型ＴＦＴの不純物領域は、前記ｐチャネ
   ル型ＴＦＴのゲート電極と重ならないように形成され、 前記画素ＴＦＴの不純物領域は、前記画素ＴＦＴのゲー
   ト電極と重ならないように形成され、 少なくとも前記画素ＴＦＴのチャネル形成領域が、前記
   下部遮光膜と重なるように形成されることを特徴とする
   半導体装置。
2. 【請求項２】請求項１において、前記ｎチャネル型ＴＦ
   Ｔのゲート電極は、ゲート絶縁膜上に接した第１の導電
   層と、前記第１の導電層上に接した第２の導電層からな
   り、 且つ、前記第１の導電層のチャネル長方向の長さは、前
   記第２の導電層のチャネル長方向の長さよりも長く、 且つ、前記第１の導電層の一部が、前記ｎチャネル型Ｔ
   ＦＴの不純物領域の一部と重なることを特徴とする半導
   体装置。
3. 【請求項３】請求項１もしくは請求項２において、 前記ｐチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜
   上に接した第１の導電層と、前記第１の導電層上に接し
   た第２の導電層からなり、 且つ、前記第１の導電層のチャネル長方向の長さは、前
   記第２の導電層のチャネル長方向の長さと等しいことを
   特徴とする半導体装置。
4. 【請求項４】請求項１乃至請求項３のいずれか１項にお
   いて、 前記画素ＴＦＴのゲート電極は、ゲート絶縁膜上に接し
   た第１の導電層と、前記第１の導電層上に接した第２の
   導電層からなり、 且つ、前記第１の導電層のチャネル長方向の長さは、前
   記第２の導電層のチャネル長方向の長さと等しいことを
   特徴とする半導体装置。
5. 【請求項５】請求項１乃至請求項４のいずれか１項にお
   いて、 前記画素ＴＦＴのゲート電極またはｎチャネル型ＴＦＴ
   のゲート電極またはｐチャネル型ＴＦＴのゲート電極を
   形成する、前記第１の導電層または前記第２の導電層
   は、 Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、
   または前記元素を主成分とする合金材料もしくは化合物
   材料からなることを特徴とする半導体装置。
6. 【請求項６】請求項１乃至請求項５のいずれか１項にお
   いて、 前記下部遮光膜は、前記画素ＴＦＴのチャネル形成領域
   に向かって入射する光を遮ることを特徴とする半導体装
   置。
7. 【請求項７】請求項１乃至請求項６のいずれか１項にお
   いて、 前記下部遮光膜は、前記画素ＴＦＴのゲート電極と電気
   的に接続され、ゲート信号線として機能することを特徴
   とする半導体装置。
8. 【請求項８】請求項１乃至請求項７のいずれか１項に記
   載の半導体装置を用いることを特徴とする液晶表示装
   置。
9. 【請求項９】請求項１乃至請求項７のいずれか１項に記
   載の半導体装置を用いることを特徴とするフロントプロ
   ジェクタ装置。
10. 【請求項１０】請求項１乃至請求項７のいずれか１項に
    記載の半導体装置を用いることを特徴とするリアプロジ
    ェクタ装置。
11. 【請求項１１】請求項１乃至請求項７のいずれか１項に
    記載の半導体装置を用いることを特徴とするゴーグル型
    ディスプレイ。
12. 【請求項１２】請求項１乃至請求項７のいずれか１項に
    記載の半導体装置を用いることを特徴とするパーソナル
    コンピュータ。
13. 【請求項１３】請求項１乃至請求項７のいずれか１項に
    記載の半導体装置を用いることを特徴とするデジタルビ
    デオディスクプレーヤー。
14. 【請求項１４】基板上に、下部遮光膜を形成する第１の
    工程と、 前記下部遮光膜上に、下地絶縁膜を形成する第２の工程
    と、 前記下地絶縁膜上に、半導体層を形成する第３の工程
    と、 前記半導体層上に、絶縁膜を形成する第４の工程と、 前記絶縁膜上に、第１の幅を有する第１の導電層と第１
    の幅を有する第２の導電層の積層からなる第１の形状の
    電極を形成する第５の工程と、 前記第１の形状の電極をマスクとして、前記半導体層に
    一導電型を付与する不純物元素を添加して第１の不純物
    領域を形成する第６の工程と、 前記第１の形状の電極をエッチングして、第２の幅を有
    する第１の導電層と第３の幅を有する第２の導電層から
    なる第２の形状の電極を形成する第７の工程と、 前記第２の導電層をマスクとして、前記第１の導電層を
    通過させて前記半導体層に一導電型を付与する不純物元
    素を添加して第２の不純物領域を形成する第８の工程
    と、 後に第２の不純物領域を有するＴＦＴを形成する領域を
    レジストマスクで被覆する第９の工程と、前記レジスト
    マスクで被覆されていない領域において、前記第２の導
    電層をマスクとして、前記第１の導電層の一部をエッチ
    ングして第３の幅を有する第１の導電層と前記第３の幅
    を有する第２の導電層との積層からなる第３の形状の電
    極を形成し、前記第２の不純物領域を、前記第１の導電
    層の一部と重なっている第２の不純物領域と、前記第１
    の導電層と重なっていない第３の不純物領域とに作り分
    ける第１０の工程と、 前記第３の形状の電極をマスクとして、ゲート絶縁膜の
    一部をエッチングして薄膜化する第１１の工程とを有す
    ることを特徴とする半導体装置の作成方法。
15. 【請求項１５】請求項１４において、前記第１の幅は前
    記第２の幅よりも広く、かつ前記第２の幅は前記第３の
    幅よりも広いことを特徴とする半導体装置の作成方法。
16. 【請求項１６】請求項１４もしくは請求項１５におい
    て、前記一導電型を付与する不純物元素とは、前記半導
    体層にｎ型もしくはｐ型を付与する不純物元素であるこ
    とを特徴とする半導体装置の作成方法。