JP2001311964A

JP2001311964A - 半導体装置

Info

Publication number: JP2001311964A
Application number: JP2000128558A
Authority: JP
Inventors: Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-04-27
Filing date: 2000-04-27
Publication date: 2001-11-09

Abstract

(57)【要約】【課題】素子基板のマスク枚数を抑えて、ディスクリ
ネーションを効率良く隠す。【解決手段】素子基板のソース配線、ゲート電極、容
量電極、電気的に浮いた遮光膜を画素電極のエッジある
いは、ディスクリネーションによる光漏れが出やすい領
域に配置して、配線用のマスク枚数が二枚でも効率良く
ディスクリネーションによる光漏れを隠す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される半導体装置およびその様な半導体装
置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、半導体装置、半導体回路および電子機器は全て半
導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや半導体装置のような電子
デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。

【０００４】液晶表示装置には大きく分けてアクティブ
マトリクス型とパッシブマトリクス型の二種類のタイプ
が知られている。

【０００５】アクティブマトリクス型の液晶表示装置は
スイッチング素子としてＴＦＴを用いており、高品位な
画像を得ることができる。アクティブマトリクス型の用
途としてはノート型のパーソナルコンピュータが一般的
であるが、家庭用のテレビ、携帯端末用途としても期待
されている。

【０００６】しかし、アクティブマトリクス型はパッシ
ブマトリクス型に比べ、マスク枚数が多く、工程数が多
い。このため、アクティブマトリクス型の液晶表示装置
を汎用性のあるものとするためには、マスク枚数を減ら
しコストを抑えることと、歩留まりの向上が必須であ
る。

【０００７】アクティブマトリクス型の液晶表示装置の
素子基板は微細なゴミにより線欠陥、点欠陥が生じてし
まう。工程数が多くなると不良が発生する確率が高くな
る。歩留まりの向上は、素子基板側の工程数をいかに抑
えるかにかかっている。

【０００８】ところで、アクティブマトリクス型の液晶
表示装置はライン反転駆動、素子による段差により液晶
のディスクリネーションができてしまう。良質な黒レベ
ルを得るためには、ディスクリネーションによる光漏れ
を隠す遮光膜が必要である。

【０００９】しかし、アクティブマトリクス型の液晶表
示装置の素子基板側に遮光膜をパターニングすると、遮
光膜自体を形成するための工程及びマスクが増加するだ
けでなく、遮光膜と配線の間に層間絶縁膜を設けて絶縁
することが必要となってしまう。層間絶縁膜の形成によ
っても、コストが上昇する。もちろん工程数の増加は歩
留まりの低下を招く。

【００１０】対向基板だけに遮光膜を形成すれば、素子
基板側の工程数の増加を抑え、歩留まりの向上を図るこ
とができる。しかし、対向基板のみに遮光膜を形成する
と、基板を貼り合わせるときの、アライメント精度によ
っては、遮光膜の位置ずれにより光漏れを隠しきれない
ときがあり、良質な黒レベルを確保できない。図２３に
示すように、対向基板に形成された遮光膜７０１がアラ
イメントずれにより、ずれて素子基板と貼り合わせら
れ、ディスクリネーションによる光漏れ７０３が見えて
しまう。特にディスクリネーションのエッジ付近の光漏
れが見えてしまう。このため、黒表示７０２に光漏れが
混じり黒レベルが悪くなる。アライメントの位置ずれに
よる光漏れを防ぐために、遮光領域を増やすと、開口率
が低下し、逆に明るさが損なわれる。

【００１１】つまり、開口率とコントラストを高くし、
良質な黒レベルを確保するためには素子基板側に遮光膜
を形成することは、しごく、当たり前のことである。し
かし、この当たり前のことを、素子基板側の工程数の増
加を抑えて行うには、画素の配線パターンを効率よくレ
イアウトする必要がある。

【００１２】

【発明が解決しようとする課題】アクティブマトリクス
型の液晶表示装置の良質な黒レベルを確保し、かつコス
トを抑えて作製するには従来にない全く新しい画素構成
が求められている。

【００１３】本発明は、そのような要求に答えるもので
あり、遮光膜形成による素子基板側のマスク数及び工程
数を増加させることなく、良質な黒レベルを確保するア
クティブマトリクス型の液晶表示装置を提供することを
課題とする。

【００１４】

【課題を解決するための手段】上述した従来技術の課題
を解決するために以下の手段を講じた。

【００１５】まず、マスク数６枚で、素子基板を作製し
た。素子基板の構成を図１９と図２１を用いて説明す
る。図１９の上面図を鎖線Ｋ−Ｋ‘と鎖線Ｌ−Ｌ’で切
断したときの断面図を図２１に示す。図１９と図２１に
おいて同じ要素を同符号で示している。

【００１６】第一の半導体層６１３と第二の半導体層６
１４が一枚のマスクでパターニングされている。ソース
配線６０１とゲート電極６００が一枚のマスクでパター
ニングされている。第一の層間絶縁膜６１５と第二の層
間絶縁膜６１６（図１９においては図示せず）を形成す
る。第二の層間絶縁膜６１６の上に接するように、ゲー
ト配線６０２と接続電極６０３とドレイン電極６０４と
容量接続電極６０５が一枚のマスクでパターニングされ
ている。

【００１７】さらに、ドレイン電極６０４と容量接続電
極６０５に重なり合うように、透明画素電極６０６を形
成する。透明画素電極６０６はゲート配線６０２、接続
電極６０３とショートしないようにマージンをとる。

【００１８】対向基板にカラーフィルタ、オーバーコー
ト材、透明画素電極を形成し、素子基板と対向基板をセ
ル組みし、液晶の配向を見た。素子基板の裏面から配向
の観察をした。配向はＴＮ方式で、混入したカイラル材
は左巻きである。液晶のディスクリネーションの出る領
域を解析するために対向基板には遮光膜がない。

【００１９】直視型の液晶表示装置をゲートライン駆動
する。ゲート方向の長さが、ソース方向の長さに比べ短
い画素では、ゲートライン反転駆動のほうがソースライ
ン反転駆動に比べ、画素に占めるディスクリネーション
による光漏れの割合を小さくできる。このときのディス
クリネーションを図１９〜２０に示す。

【００２０】一画素において、素子基板の画素の先にラ
ビングされる側のソース配線にディスクリネーションに
よる強い光漏れ６０７〜６０９が見られる。人間の眼の
感度が緑において高いから、比視感度の高い緑におい
て、光漏れが強く認識される。

【００２１】図２１の断面図よりわかるように、透明画
素電極６０６の下に容量接続電極６０５とドレイン電極
６０４と接続電極６０３が形成されている。容量接続電
極６０５とドレイン電極６０４と接続電極６０３は絶縁
膜により平坦化されていないため、電極自体の膜厚が液
晶配向面の段差を誘起する。これにより段差の周りに微
弱な光漏れ６１０〜６１２が見られた。直視型の液晶表
示装置ではこのような微弱な光漏れ６１０〜６１２は大
きな問題とはならないが、投射型の液晶表示装置では良
質な黒レベルを確保するために、場合によっては段差に
よる光漏れも遮光する必要がある。

【００２２】光漏れが遮光されているせいかそれほど目
立たないが、ゲートライン反転駆動のため、ディスクリ
ネーションによる光漏れがゲートラインに沿ってでき
る。

【００２３】全体的に透明画素電極６０６のエッジ付近
にディスクリネーションによる光漏れが見られた。

【００２４】そこで、以上のような解析をふまえて、素
子基板のマスク枚数は６枚のままで、ディスクリネーシ
ョンによる光漏れを効率良く隠す画素のレイアウトを作
製した。注目すべきは、たった二枚の遮光性の導電膜用
のマスクで配線パターン等を形成し、素子基板におい
て、ディスクリネーションを隠していることである。

【００２５】たった、二枚の遮光性の導電膜用のマスク
で配線パターン等を形成するため、どうしてもディスク
リネーションを隠しきれない領域ができてしまう。しか
し、強く光漏れができる領域や、ディスクリネーション
のエッジの部分を素子基板において確実に隠すことがで
きれば、対向基板の遮光膜は素子基板の遮光パターンに
比べ小さくできる。素子基板を貼り合わせるときの位置
ずれが多少あっても、対向基板の遮光膜と合わせて、デ
ィスクリネーションを隠すことができる。

【００２６】本発明は、第一の遮光性を有する導電膜か
らなるゲート配線及び容量電極と、第二の遮光性を有す
る導電膜からなるソース配線及びドレイン電極と、前記
ドレイン電極に電気的に接続された透光性を有する導電
膜とを有する半導体装置に適用することを特徴とする。

【００２７】本発明は、第一の遮光性を有する導電膜か
らなる島状のゲート電極及びソース配線と、第二の遮光
性を有する導電膜からなる前記島状のゲート電極に電気
的に接続するゲート配線と、前記第二の遮光性を有する
導電膜からなるドレイン電極と、前記ドレイン電極に電
気的に接続された透光性を有する導電膜とを有する半導
体装置に適用することを特徴とする。

【００２８】例えば、容量電極の一部がソース配線と透
光性を有する導電膜の間隙と重なり、かつ、ソース配線
及び透光性を有する導電膜のエッジに重なって配置され
たことで、透光性の導電膜のエッジにできるディスクリ
ネーションによる光漏れを隠すことを特徴とする。

【００２９】また、第一の遮光性を有する導電膜あるい
は第二の遮光性を有する導電膜からなる電気的に孤立し
た島状のパターンを形成し、ディスクリネーションによ
る光漏れを隠しても良い。

【００３０】ドレイン電極の一部を透光性を有する導電
膜のエッジ及びソース配線のエッジに重ねて配置して、
透光性を有する導電膜のエッジにできるディスクリネー
ションによる光漏れを隠しても良い。

【００３１】カラーフィルターが緑の時に特にディスク
リネーションによる光漏れが他色に比べ目立つ傾向があ
るため、カラーフィルターの色に応じて遮光領域の面積
を変えても良い。

【００３２】島状のゲート電極の一部を透光性を有する
導電膜とゲート配線の間隙に重なり、かつ、透光性を有
する導電膜及びゲート配線のエッジに重ねて配置してデ
ィスクリネーションによる光漏れを隠しても良い。

【００３３】ソース配線の一部を他の部分に対し、２倍
以上望ましくは２〜４倍以上太くして、透光性の導電膜
の遮光膜としても良い。

【００３４】本発明は、ＴＮ方式だけでなく液晶のディ
スクリネーションを隠す手段として広く用いることがで
きる。例えば、Ｒ-ＴＮ方式、スメクチック液晶を用い
た液晶表示装置、ＩＰＳ（ＩｎＰｌａｎｅＳｗｉｔ
ｃｈｉｎｇ）方式において表示が不連続な領域を隠し、
画素内の輝度を一定にする手段として用いても良い。

【００３５】本発明は半導体素子により電圧あるいは電
界を変調し、調光層を光学変調させる電気光学装置にお
いて、画素内に表示が不連続な領域がある場合に、該領
域を遮光する方法として広く用いることができる。例え
ばＥＬ表示装置のスイッチング素子を形成するさいに、
本発明を適用することが可能である。

【００３６】

【発明の実施の形態】[実施例１]本実施例では直視型の
透過型の液晶表示装置を作製する。金属電極による配線
パターンのマスクはたった二枚である。二枚の配線パタ
ーンのマスクでディスクリネーションによる光漏れを隠
す。

【００３７】図２２のように一つの画素８０４におい
て、対向基板のラビング方向８０２で先にラビングされ
る側と素子基板のラビング方向８０１で先にラビングさ
れる側と画素電極のエッジにディスクリネーション８０
３による光漏れが出る。ディスクリネーションによる光
漏れを隠すことができるレイアウトとする。本実施例を
図１〜２を用いて説明する。配向はＴＮ方式、駆動はソ
ースライン反転駆動とする。図３にラビング方向と遮光
領域の関係を示す。図１の上面図の鎖線Ａ−Ａ‘と鎖線
Ｂ−Ｂ’で切断したものがは図２のＡ−Ａ‘と鎖線Ｂ−
Ｂ’で示される断面に対応する。

【００３８】素子基板は、図１に示すように、行方向に
配置されたゲート配線１０４と、列方向に配置されたソ
ース配線１０８と、ゲート配線とソース配線の交差部近
傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴ
やｐチャネル型ＴＦＴを有する駆動回路とを含む。

【００３９】第一の半導体層１００と第二の半導体層１
０１がパターニングされている。第一の半導体層１００
はＴＦＴ素子の活性層である。第二の半導体層１０１は
後述する保持容量の容量電極として機能する。

【００４０】ゲート絶縁膜（図示しない）に接するよう
に、遮光膜１０２、遮光膜を兼ねた容量電極１０３、ゲ
ート配線１０４を形成する。遮光膜を兼ねた容量電極１
０３は表示領域において、短絡されている。

【００４１】第一の層間絶縁膜と第二の層間絶縁膜（図
示しない）を形成した後、コンタクトホール１０５〜１
０７を開ける。次に、パターニングによりソース配線１
０８、遮光膜を兼ねたドレイン電極１０９、遮光電極１
１０を形成する。

【００４２】コンタクトホール１０５により、第一の半
導体層１００とソース配線１０８が電気的に接続する。

【００４３】コンタクトホール１０６により、第一の半
導体層１００と遮光膜を兼ねたドレイン電極１０９が電
気的に接続する。

【００４４】コンタクトホール１０７により、第二の半
導体層１０１と遮光膜を兼ねたドレイン電極１０９が電
気的に接続する。

【００４５】さらに、絶縁膜を介さずに、透明画素電極
１１１を形成する。このとき、透明画素電極１１１が遮
光電極１１０、遮光膜を兼ねたドレイン電極１０９に重
なり合うようにする。

【００４６】以上の構成により、ゲート配線１０４、ソ
ース配線１０８、遮光膜を兼ねたドレイン電極１０９、
遮光電極１１０により、ＴＦＴ素子の活性層である第一
の半導体層１００を外光から保護する。

【００４７】遮光電極１１０を設けることで、活性層
と、活性層付近にできるディスクリネーションによる光
漏れが遮光できる。

【００４８】透明画素電極１１１の四隅のうち先にラビ
ングされる側にできる液晶のディスクリネーションを遮
光膜を兼ねたドレイン電極１０７により遮光できる。

【００４９】さらに、透明画素電極１１１の直下にある
遮光膜を兼ねたドレイン電極１０９と遮光電極１１０が
０．５〜０．７５μｍ以上と厚い場合は、段差により液
晶の配向が乱れて微細な光漏れが生じるときがある。こ
のような光漏れを遮光膜１０２で遮光できる。

【００５０】ゲートライン反転駆動すると、横方向電界
等により、ゲート配線１０４とソース配線１０８に沿っ
たディスクリネーションが出る。この光漏れは視認性に
大きく影響するが、ディスクリネーションができる位置
に、遮光膜を兼ねた容量電極１０３を形成しているた
め、ディスクリネーションを隠すことができる。遮光膜
を兼ねた容量電極１０３により保持容量の面積を大きく
とることができる。

【００５１】保持容量については、画素毎に設けられた
第二の半導体層１０１と表示領域で短絡された遮光膜を
兼ねた容量電極１０３を電極とする。容量電極１０３は
コンタクトホール１０７によりドレイン電極１０９と画
素電極１１１と同電位になる。ゲート絶縁膜が、容量電
極の絶縁膜として機能する。

【００５２】断面図の図４（Ａ）における遮光電極１１
５と透明画素電極１１６と、図４（Ｂ）における透明画
素電極１１８と半導体層１１７と、図４（Ｃ）におい
て、遮光膜１２３と透明画素電極１２２と遮光電極１２
１は隣接する画素のものである。

【００５３】以上の画素部の構成は５枚のマスクで作製
できる。図３に図１の配線パターンによる素子基板の遮
光領域１１２を示す。たった二枚の配線パターンのマス
クで遮光するため、光が通る領域１２３〜１２６はある
が、ディスクリネーションの出る領域のエッジが隠れて
いる。対向基板の遮光膜を広めに取れば、位置ずれが多
少あっても、光漏れが隠せる。また、対向基板の遮光膜
を広めにとっても、素子基板の遮光膜に重なり合うた
め、貼り合わせの位置ずれにより開口率は低下しない。

【００５４】後述するように、低温ポリシリコンをＴＦ
Ｔ素子の活性層に用いると、駆動回路ＴＦＴと画素ＴＦ
Ｔを１枚の基板に作製できる。このとき、ＣＭＯＳの駆
動回路を作製するためにはｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴが必要である。

【００５５】素子基板の作製工程によっては、ｐ型を付
与する不純物元素をドーピングするマスクとして、さら
に１枚の追加マスクが必要である。それでも、図１に示
す画素構造を有する画素部と駆動回路とを有する素子基
板を形成するために必要なマスク数は、６枚とすること
ができる。

【００５６】即ち、１枚が、第１の半導体層１００及び
第２の半導体層１０１をパターニングするマスク、1枚
が、ゲート配線１０４と遮光膜を兼ねた容量電極１０３
と遮光膜１０２をパターニングするマスク、1枚がコン
タクトホールを形成するマスク、１枚がソース配線１０
８及び遮光膜を兼ねたドレイン電極１０９、遮光電極１
１０をパターニングするマスク、１枚が透明画素電極１
１１をパターニングするためのマスク、一枚がドーピン
グ用のマスクである。

【００５７】これにより、ｎチャネル型ＴＦＴ、ｐチャ
ネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路部
と、画素ＴＦＴ１１４、保持容量１１３とを有する画素
部を同一基板上に形成することができる。本明細書中で
はこのような基板を便宜上アクティブマトリクス基板と
呼ぶ。

【００５８】以上のように、図１に示す画素構造とした
場合、素子基板においてマスク数を増やすことなくコン
トラストの良い透過型の液晶表示装置を実現することが
できる。

【００５９】[実施例２]本実施例では、実施例１をアク
ティブマトリクス型液晶表示装置に適用した場合の作成
方法例として、画素部のスイッチング素子である画素Ｔ
ＦＴと、画素部の周辺に設けられる駆動回路（信号線駆
動回路、走査線駆動回路等）のＴＦＴを同一基板上に作
製する方法について工程に従って説明する。但し、説明
を簡単にするために、駆動回路部にはその基本構成回路
であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎチャ
ネル型ＴＦＴとを、ある経路に沿った断面により図示す
ることにする。

【００６０】まず、図５（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板４００上に酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜４０１を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作
製される酸化窒化シリコン膜４０１ａを１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜４
０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０
nm）の厚さに積層形成する。本実施例では下地膜４０１
を２層構造として示したが、前記絶縁膜の単層膜または
２層以上積層させた構造として形成しても良い。

【００６１】島状半導体層４０２〜４０６は、非晶質構
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
島状半導体層４０２〜４０６の厚さは２５〜８０ｎｍ
（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。

【００６２】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm²(代表的には２０
０〜３００mJ/cm²)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm²(代表的には３５０〜５００mJ/cm²)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。

【００６３】次いで、島状半導体層４０２〜４０６を覆
うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７
はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４
０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成す
る。本実施例では、１２０ｎｍの厚さの酸化窒化シリコ
ン膜で形成する。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコン
を含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）と
Ｏ₂とを混合し、反応圧力４０Pa、基板温度３００〜４
００℃とし、高周波（１３．５６MHz）電力密度０．５
〜０．８W/cm²で放電させて形成することができる。こ
のようにして作製される酸化シリコン膜は、その後４０
０〜５００℃の熱アニールによりゲート絶縁膜として良
好な特性を得ることができる。

【００６４】そして、ゲート絶縁膜４０７上にゲート電
極を形成するための第１の導電膜４０８と第２の導電膜
４０９とを形成する。本実施例では、第１の導電膜４０
８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導
電膜４０９をＷで１００〜３００ｎｍの厚さに形成す
る。

【００６５】Ｔａ膜はスパッタ法で形成し、Ｔａのター
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することができる。また、α相のＴａ膜の
抵抗率は２０μΩcm程度でありゲート電極に使用するこ
とができるが、β相のＴａ膜の抵抗率は１８０μΩcm程
度でありゲート電極とするには不向きである。α相のＴ
ａ膜を形成するために、Ｔａのα相に近い結晶構造をも
つ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下
地に形成しておくとα相のＴａ膜を容易に得ることがで
きる。

【００６６】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％のＷターゲットを用い、さらに成
膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃ
ｍを実現することができる。

【００６７】なお、本実施例では、第１の導電膜４０８
をＴａ、第２の導電膜４０９をＷとしたが、いずれもＴ
ａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料若しくは化合物材
料で形成してもよい。また、リン等の不純物元素をドー
ピングした多結晶シリコン膜に代表される半導体膜を用
いてもよい。本実施例以外の組み合わせとしては、第１
の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜をＷとする組み合わせ、第１の導電膜を窒化タンタ
ル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み
合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成
し、第２の導電膜をＣｕとする組み合わせなどがある。

【００６８】次に、レジストによるマスク４１０〜４１
７を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）
電力を投入してプラズマを生成して行う。基板側（試料
ステージ）にも１００WのＲＦ（13.56MHz）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄
とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度
にエッチングされる。

【００６９】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー部の角度が１５〜４５°の
テーパー形状となる。ゲート絶縁膜上に残渣を残すこと
なくエッチングするためには、１０〜２０％程度の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸
化窒化シリコン膜の選択比は２〜４（代表的には３）で
あるので、オーバーエッチング処理により、酸化窒化シ
リコン膜が露出した面は２０〜５０nm程度エッチングさ
れることになる。こうして、第１のエッチング処理によ
り第１の導電層と第２の導電層から成る第１の形状の導
電層４１９〜４２６（第１の導電層４１９ａ〜４２６ａ
と第２の導電層４１９ｂ〜４２６ｂ）を形成する。４１
８はゲート絶縁膜であり、第１の形状の導電層４１９〜
４２６で覆われない領域は２０〜５０nm程度エッチング
され薄くなった領域が形成される。

【００７０】そして、第１のドーピング処理を行い、ｎ
型を付与する不純物元素を添加する。（図５（Ｂ））ド
ーピングの方法はイオンドープ法若しくはイオン注入法
で行えば良い。イオンドープ法の条件はドーズ量を１×
１０¹³〜５×１０¹⁴atoms/cm ²とし、加速電圧を６０〜
１００ｋｅＶとして行う。ｎ型を付与する不純物元素と
して１５族に属する元素、典型的にはリン（Ｐ）または
砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用い
る。この場合、導電層４１９〜４２３がｎ型を付与する
不純物元素に対するマスクとなり、自己整合的に第１の
不純物領域４２７〜４３１が形成される。第１の不純物
領域４２７〜４３１には１×１０²⁰〜１×１０²¹atomic
/cm³の濃度範囲でｎ型を付与する不純物元素を添加す
る。

【００７１】次に、図５（Ｃ）に示すように第２のエッ
チング処理を行う。同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、１Pa
の圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MH
z)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度で第１の導電層
であるＴａを異方性エッチングして第２の形状の導電層
４３３〜４４０（第１の導電層４３３ａ〜４４０ａと第
２の導電層４３３ｂ〜４４０ｂ）を形成する。４３２は
ゲート絶縁膜であり、第２の形状の導電層４３３〜４３
７で覆われない領域はさらに２０〜５０nm程度エッチン
グされ薄くなった領域が形成される。

【００７２】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ₂を添加す
るとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ₂を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。

【００７３】そして、図６（Ａ）に示すように第２のド
ーピング処理を行う。この場合、第１のドーピング処理
よりもドーズ量を下げて高い加速電圧の条件としてｎ型
を付与する不純物元素をドーピングする。例えば、加速
電圧を７０〜１２０ｋｅＶとし、１×１０¹³/cm²のドー
ズ量で行い、図５（Ｂ）で島状半導体層に形成された第
１の不純物領域の内側に新な不純物領域を形成する。ド
ーピングは、第２の形状の導電層４３３〜４３７を不純
物元素に対するマスクとして用い、第１の導電層４３３
ａ〜４３７ａの下側の領域にも不純物元素が添加される
ようにドーピングする。こうして、第１の導電層４３３
ａ〜４３７ａと重なる第３の不純物領域４４１〜４４５
と、第１の不純物領域と第３の不純物領域との間の第２
の不純物領域４４６〜４５０とを形成する。ｎ型を付与
する不純物元素は、第２の不純物領域で１×１０¹⁷〜１
×１０¹⁹atoms/cm³の濃度となるようにし、第３の不純
物領域で１×１０¹⁶〜１×１０¹⁸atoms/cm³の濃度とな
るようにする。

【００７４】そして、図６（Ｂ）に示すように、ｐチャ
ネル型ＴＦＴを形成する島状半導体層４０３に一導電型
とは逆の導電型の第４の不純物領域４５４〜４５６を形
成する。第２の形状の導電層４３４を不純物元素に対す
るマスクとして用い、自己整合的に不純物領域を形成す
る。このとき、ｎチャネル型ＴＦＴを形成する島状半導
体層４０２、４０４、４０５、４０６はレジストマスク
４５１〜４５３で全面を被覆しておく。不純物領域４５
４〜４５６にはそれぞれ異なる濃度でリンが添加されて
いるが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法に
より、そのいずれの領域においても不純物濃度を２×１
０²⁰〜２×１０²¹atoms/cm³となるようにする。

【００７５】以上の工程により、それぞれの島状半導体
層に不純物領域が形成される。島状半導体層と重なる導
電層４３３〜４３６がＴＦＴのゲート電極として機能す
る。また、４３９は信号線、４４０は走査線、４３７は
容量配線、４３８は駆動回路内の配線として機能する。

【００７６】こうして導電型の制御を目的として図６
（Ｃ）に示すように、それぞれの島状半導体層に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行うものであり、本実施例では
５００℃で４時間の熱処理を行う。ただし、４３３〜４
４０に用いた配線材料が熱に弱い場合には、配線等を保
護するため層間絶縁膜（シリコンを主成分とする）を形
成した後で活性化を行うことが好ましい。

【００７７】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。

【００７８】次いで、第１の層間絶縁膜４５７は酸化窒
化シリコン膜から１００〜２００ｎｍの厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
４５８を形成する。次いで、コンタクトホールを形成す
るためのエッチング工程を行う。

【００７９】そして、駆動回路部において島状半導体層
のソース領域とコンタクトを形成するソース配線４５９
〜４６１、ドレイン領域とコンタクトを形成するドレイ
ン配線４６２〜４６４を形成する。また、画素部におい
ては、ソース配線４６５、遮光膜を兼ねたドレイン電極
４６６〜４６７と４６８を形成する。遮光膜を兼ねたド
レイン電極４６８は隣接する画素に形成されたものであ
る（図７）。図７において、図１と同一の要素は括弧内
に対応する数字を示している。図７の鎖線Ａ−Ａ‘、Ｂ
−Ｂ’は図１の上面図の切断線の鎖線Ａ−Ａ‘、Ｂ−
Ｂ’と対応している。

【００８０】遮光膜を兼ねたドレイン電極４６６は画素
ＴＦＴの活性層に相当する島状半導体層４６７に、遮光
膜を兼ねたドレイン電極４６７は保持容量５０５を形成
する島状半導体層４３１と電気的な接続が形成される。
なお、遮光膜を兼ねたドレイン電極４６８は隣り合う画
素のものである。

【００８１】その後、透明導電膜を全面に形成し、フォ
トマスクを用いたパターニング処理およびエッチング処
理により透明画素電極４６９〜４７１を形成する。透明
画素電極４７０は、遮光膜を兼ねたドレイン電極４６６
に重なるように形成される。また、画素ＴＦＴ５０４の
遮光膜を兼ねたドレイン電極４６７と重なる部分を設
け、保持容量５０５の電極として機能する島状半導体膜
４０６に電位が与えられる。

【００８２】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―Ｓ
ｎＯ₂；ＩＴＯ膜）などをスパッタ法や真空蒸着法など
を用いて形成して用いることができる。このような材料
のエッチング処理は塩酸系の溶液により行う。しかし、
特にＩＴＯ膜のエッチングは残渣が発生しやすいので、
エッチング加工性を改善するために酸化インジウム酸化
亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸化イ
ンジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ膜に
対して熱安定性にも優れているので、容量電極を兼ねた
ドレイン電極４６６〜４６８にＡｌを用いても、表面で
接触するＡｌとの腐蝕反応を防止できる。同様に、酸化
亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透
過率や導電率を高めるためにガリウム（Ｇａ）を添加し
た酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができ
る。

【００８３】以上のようにして、ｎチャネル型ＴＦＴ５
０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ
５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持
容量５０５とを有する画素部を同一基板上に形成するこ
とができる。本明細書中ではこのような基板を便宜上ア
クティブマトリクス基板と呼ぶ。

【００８４】駆動回路部のｎチャネル型ＴＦＴ５０１は
チャネル形成領域４６８、ゲート電極を形成する導電層
４３３と重なる第３の不純物領域４４１（ＧＯＬＤ領
域）、ゲート電極の外側に形成される第２の不純物領域
４４６（ＬＤＤ領域）とソース領域またはドレイン領域
として機能する第１の不純物領域４２７を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６
９、ゲート電極を形成する導電層４３４と重なる第４の
不純物領域４５６、ゲート電極の外側に形成される第４
の不純物領域４５５、ソース領域またはドレイン領域と
して機能する第４の不純物領域４５４を有している。ｎ
チャネル型ＴＦＴ５０３にはチャネル形成領域４７０、
ゲート電極を形成する導電層４３５と重なる第３の不純
物領域４４３（ＧＯＬＤ領域）、ゲート電極の外側に形
成される第２の不純物領域４４８（ＬＤＤ領域）とソー
ス領域またはドレイン領域として機能する第１の不純物
領域４２９を有している。

【００８５】画素部の画素ＴＦＴ５０４にはチャネル形
成領域４７１、ゲート電極を形成する導電層４３６と重
なる第３の不純物領域４４４（ＧＯＬＤ領域）、ゲート
電極の外側に形成される第２の不純物領域４４９（ＬＤ
Ｄ領域）とソース領域またはドレイン領域として機能す
る第１の不純物領域４３０を有している。また、保持容
量５０５の一方の電極として機能する半導体層４３１に
は第１の不純物領域と同じ濃度で、半導体層４４５には
第３の不純物領域と同じ濃度で、半導体層４５０には第
２の不純物領域と同じ濃度で、それぞれｎ型を付与する
不純物元素が添加されており、容量配線４３７とその間
の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成
している。

【００８６】本実施例は、ブラックマトリクスを用いる
ことなく、画素電極間の隙間を遮光することができるよ
うに、画素電極の端部をゲート線や遮光膜を兼ねた容量
電極と重なるように配置されている。さらに画素電極に
接して遮光性の電極を形成している。

【００８７】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を６枚（島状半導体層パターン、第１配線パターン（ソ
ース線、ゲート配線、遮光膜を兼ねた容量電極、遮光
膜）、第２配線パターン（ソース配線、ドレイン電極、
遮光膜）、コンタクトホールパターン、透明画素電極パ
ターン、ｎチャネル領域のマスクパターン）とすること
ができる。その結果、工程を短縮し、製造コストの低減
及び歩留まりの向上に寄与することができる。

【００８８】[実施例３]本実施例では、実施例２で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。
説明には図８を用いる。図８の鎖線Ａ−Ａ‘と鎖線Ｂ−
Ｂ’は、図１の上面図を鎖線Ａ−Ａ‘と鎖線Ｂ−Ｂ’で
切断した断面に対応している。

【００８９】まず、実施例２に従い、図７の状態のアク
ティブマトリクス基板を得た後、図８のアクティブマト
リクス基板上に、感光性樹脂によりスペーサ５１５を形
成する。

【００９０】スペーサの配置は任意に決定すれば良い
が、例えば図８で示すように遮光膜を兼ねたドレイン電
極（４６６）上に位置が合うように対向基板に配置する
と良い。また、駆動回路部のＴＦＴ上にその位置を合わ
せてスペーサを対向基板上に配置してもよい。このスペ
ーサは駆動回路部の全面に渡って配置しても良いし、ソ
ース配線およびドレイン配線を覆うようにして配置して
も良い。

【００９１】スペーサ５１５形成後に、配向膜５０６を
形成しラビング処理を行う。

【００９２】一方、対向基板５０７を用意する。対向基
板５０７には遮光膜を形成する。実施例１の図１〜２の
基板を用いた場合、少なくとも図２の透光領域１２３〜
１２６を遮光する必要があるため、遮光領域１２３〜１
２６に対し、１〜１．５μｍ広めに遮光膜を形成する。

【００９３】さらに、カラーフィルタ層５０８、５０
９、オーバーコート層５１０を形成する。三原色のカラ
ーフィルタ層のうち、二色が図示されている。各色のカ
ラーフィルタ層はアクリル樹脂に顔料を混合したもので
１〜３μmの厚さで形成する。これは感光性材料を用
い、マスクを用いて所定のパターンに形成することがで
きる。オーバーコート層５１０は光硬化型または熱硬化
型の有機樹脂材料で形成し、例えば、ポリイミドやアク
リル樹脂などを用いる。

【００９４】オーバーコート層５１０を形成した後、対
向電極５１２をパターニングにより形成し、配向膜５１
３を形成した後ラビング処理を行う。

【００９５】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板と対向基板とをシール剤５１
３で貼り合わせる。アクティブマトリクス基板と対向基
板のラビング方向が互いに直交するように貼り合わせる
ことで液晶の配向がＴＮ方式となる。シール剤５１３に
はフィラーが混入されていて、このフィラーとスペーサ
５１５によって均一な間隔を持って２枚の基板が貼り合
わせられる。その後、両基板の間に液晶５１４を注入
し、封止剤（図示せず）によって完全に封止する。液晶
５１４には公知の液晶材料を用いれば良い。このように
して図８に示すアクティブマトリクス型液晶表示装置が
完成する。

【００９６】なお、上記の行程により作成されるＴＦＴ
はトップゲート構造であるが、ボトムゲート構造のＴＦ
Ｔやその他の構造のＴＦＴに対しても本発明は適用され
得る。

【００９７】また、液晶材料の代わりにエレクトロルミ
ネッセンス（ＥＬ：Electro Luminescence）材料を用い
た自発光型の画像表示装置であるＥＬ表示装置に対して
も本発明は適用され得る。

【００９８】[実施例４]本発明の一例を図９の画素ＴＦ
Ｔの上面図を用いて説明する。実施例１の画素部のレイ
アウトに比べて、透明画素電極３１６をソース配線３０
２の上方にオーバーラップさせることができるため、開
口率が高くできる。

【００９９】実施例４は直視型の透過型の液晶表示装置
である。赤色、青色、緑色のカラーフィルタが形成され
ている。比視感度が高い緑色のカラーフィルタが形成さ
れた画素では、ディスクリネーションによる光漏れが赤
色、青色の画素に比べはっきりと見えてしまう。このた
め、画素の比視感度に応じて、遮光領域の面積を変えて
いる。

【０１００】実施例１では容量電極を遮光膜としていた
ため、遮光領域の面積は各画素において、同一にしなけ
ればならなかった。実施例４においては、透明画素電極
に直接に接するドレイン電極を遮光膜とするため、画素
の表示色に応じて遮光領域の面積を変えることができ
る。

【０１０１】実施例１と同様に、たった二枚の金属膜の
配線パターンのマスクで、ディスクリネーションを効率
的に隠すレイアウトとする。

【０１０２】ラビング方向は左右対称の視野角特性を得
るために、基板の一辺に対し４５°の角度とする。配向
はＴＮ方式である。ラビング方向とディスクリネーショ
ンの関係から遮光領域を設定する。ラビング方向と遮光
領域の関係を図１０に示す。

【０１０３】素子基板は、図９に示すように、行方向に
配置されたゲート配線３１１と、列方向に配置されたソ
ース配線３０２と、ゲート配線とソース配線の交差部近
傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴ
やｐチャネル型ＴＦＴを有する駆動回路とを含む。

【０１０４】ただし、図９におけるゲート配線は、行方
向に配置されたゲート電極３０３と接続したものを指し
ている。また、ゲート配線３１１は第二の層間絶縁膜上
に接して設けられたものである。

【０１０５】第一の半導体層３００と第二の半導体層３
０１がパターニングされている。第一の半導体層３００
はＴＦＴ素子の活性層である。第二の半導体層３０１は
後述する保持容量の容量電極として機能する。

【０１０６】ゲート絶縁膜（図示しない）に接するよう
に、ソース配線３０２とゲート電極３０３を形成する。

【０１０７】第一の層間絶縁膜と第二の層間絶縁膜（図
示しない）を形成した後、第一の半導体層３００、第二
の半導体層３０１、ソース配線３０２に達するコンタク
トホール３０４〜３０８、３１７を開ける。次にパター
ニングにより、接続電極３０９、ドレイン電極３１０、
ゲート配線３１１、容量接続電極３１２、遮光膜を兼ね
たドレイン電極３１３〜３１４、青表示の画素の遮光膜
３１５を形成する。

【０１０８】コンタクトホール３０４とコンタクトホー
ル３０５により、接続電極３０９を介して、第一の半導
体層３００とソース配線３０２が電気的に接続する。

【０１０９】コンタクトホール３０６により、第一の半
導体層３００と遮光膜を兼ねたドレイン電極３１３〜３
１４が電気的に接続する。コンタクトホール３１７とド
レイン電極３１３〜３１４が電気的に接続する。

【０１１０】コンタクトホール３０７により、第二の半
導体層３０１と容量接続電極３１２が電気的に接続す
る。

【０１１１】コンタクトホール３０８により、ゲート電
極３０３とゲート配線３１１が電気的に接続する。

【０１１２】さらに、絶縁膜を介さずに、透明画素電極
３１６をドレイン電極３１０、容量接側電極３１２、遮
光膜を兼ねたドレイン電極３１３〜３１４、青表示の画
素の遮光膜３１５に重なり合うように形成する。

【０１１３】これにより、容量接続電極３１２は透明画
素電極３１５と電気的に接続して、保持容量の電極とし
て機能する第二の半導体層３０１に電位を与える。ゲー
ト電極３０３と島状の半導体層３０１により保持容量が
できる。ゲート絶縁膜が保持容量の絶縁膜として機能す
る。

【０１１４】ゲート配線３１１、接続電極３０９、ドレ
イン電極３１０、遮光膜を兼ねたドレイン電極３１３〜
３１４により、ＴＦＴ素子の活性層である第一の半導体
層３００を外光から保護する。光による素子の劣化、光
電流による電位の変動を防止できる。

【０１１５】ドレイン電極３１０、遮光膜を兼ねたドレ
イン電極３１３〜３１４は第一の層間絶縁膜と第二の層
間絶縁膜を間に挟んで、ソース配線３０２の上方に形成
されている。これにより、素子基板の先にラビングされ
る側にできるディスクリネーションを隠すことができ
る。

【０１１６】さらに、本実施例においては各画素の表示
色に応じて、遮光膜を兼ねたドレイン電極３１３〜３１
４の面積を変えている。

【０１１７】緑色（波長５５５ｎｍ）の比視感度を１と
すると、赤色（波長６５０ｎｍ）の比視感度は０．１
１、青色（波長４５０ｎｍ）の比視感度は０．０４であ
る。単一波長で比較して、青色に対し赤は約３倍、緑は
約２５倍の明るさで見える。比視感度の波長依存性を図
２４に示す。

【０１１８】つまり、比視感度の高い緑色を表示する画
素については光漏れが目立ちやすいのでコントラストを
優先して、確実にディスクリネーションを遮光できるよ
うに、遮光膜を兼ねたドレイン電極３１３の面積を広く
する。赤色を表示する画素については遮光膜を兼ねた遮
光電極３１４を狭い幅で設ける。青色については明るさ
を優先してのため青表示の画素の遮光膜３１５を一部の
み形成する。

【０１１９】本実施例では比視感度のみを考慮して各色
の遮光電極の面積を決定したが、比視感度とカラーフィ
ルタの透過率の両方を考慮して遮光電極の面積を決めて
も良い。比視感度と光源の波長分布の両方を考慮して遮
光電極の面積を決めても良い。

【０１２０】以上の画素のレイアウトにより、たった二
枚の配線パターンのマスクにより、液晶のディスクリネ
ーションによる光漏れを効率良く隠すことができる。

【０１２１】図１０に素子基板の遮光領域３１８を示
す。たった二枚の配線パターンのマスクで遮光するた
め、光が通る領域はあるが、ディスクリネーションの出
る領域のエッジが隠れているため、対向基板の遮光膜の
アライメントが多少ずれても、光漏れが隠せる。また、
対向基板の遮光膜を広めにとっても、素子基板の遮光領
域に比べ、遮光領域の面積が小さいため、アライメント
がずれても、対向基板の遮光領域が素子基板の遮光領域
に重なり合い、開口率は低下しない。

【０１２２】ディスクリネーションによる光漏れが目立
たないようにし、かつ、明るさを損なわないようにする
ため、比視感度に応じて、赤表示の画素３２８の開口率
と、緑表示の画素３２９の開口率と、青表示の画素３３
０の開口率が変わる。

【０１２３】図９の素子基板の断面図を図１１に示す。
図１１（Ａ）の鎖線Ｅ−Ｅ‘、鎖線Ｆ−Ｆ’、鎖線Ｇ−
Ｇ‘は、図９を鎖線Ｅ−Ｅ‘、鎖線Ｆ−Ｆ’、鎖線Ｇ−
Ｇ‘で切断したものを示す。図１１は実施例２の図６
（Ｃ）で示される基板に対し、以下の工程を追加し、作
製したものである。図１１（Ａ）により説明する。

【０１２４】まず、第１の層間絶縁膜３２３を酸化窒化
シリコン膜で１００〜２００ｎｍの厚さで形成する。そ
の上に有機絶縁物材料から成る第２の層間絶縁膜３２４
を形成する。次いで、コンタクトホールを形成するため
のエッチング工程を行う。

【０１２５】そして、駆動回路部において島状半導体層
のソース領域とコンタクトを形成するソース配線３２８
〜３３０、ドレイン領域とコンタクトを形成するドレイ
ン配線３３１〜３３３を形成する。

【０１２６】また、画素部においては、接続電極３０
９、ドレイン電極３１０、ゲート配線３１１、容量接続
電極３１２、遮光膜を兼ねたドレイン電極３１３〜３１
４を形成する。膜厚は０．３μｍ〜０．７５μｍが望ま
しい。

【０１２７】接続電極３０９は、ソース配線３０２と第
一の半導体層３００と電気的に接続する。図示してはい
ないが、ゲート配線３１１はゲート電極３０３とコンタ
クトホールにより電気的に接続する。容量接続電極３１
２は第二の半導体層３０１と電気的に接続する。

【０１２８】その後、透明導電膜を全面に形成し、フォ
トマスクを用いたパターニング処理およびエッチング処
理により透明画素電極３１６を形成する。膜厚は１００
ｎｍ〜１４００ｎｍが望ましい。透明画素電極３１６
は、画素ＴＦＴ３２１のドレイン電極３１０に重なるよ
うに形成される。透明画素電極３１６により保持容量３
２２の電極として機能する島状半導体膜３０１に電位が
与えられる。

【０１２９】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―Ｓ
ｎＯ₂；ＩＴＯ膜）などをスパッタ法や真空蒸着法など
を用いて形成して用いることができる。このような材料
のエッチング処理は塩酸系の溶液により行う。しかし、
特にＩＴＯ膜のエッチングは残渣が発生しやすいので、
エッチング加工性を改善するために酸化インジウム酸化
亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸化イ
ンジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ膜に
対して熱安定性にも優れているので、ドレイン電極３１
６にＡｌを用いても、表面で接触するＡｌとの腐蝕反応
を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材
料であり、さらに可視光の透過率や導電率を高めるため
にガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇ
ａ）などを用いることができる。

【０１３０】また、図１１（Ｂ）により説明すると、本
実施例において、遮光膜を兼ねたドレイン電極３１３〜
３１４の面積を画素の表示色に応じて変えている点が特
徴である。ソース配線３２５〜３２７付近にできるディ
スクリネーションによる光漏れを隠すために、表示色の
比視感度が高い緑においては、広い面積の遮光膜を兼ね
たドレイン電極３１３を用いる。表示色の比視感度が緑
に比べ低い赤においては、やや狭い面積の遮光膜を兼ね
たドレイン電極３１４を用いる。青表示の画素において
は、開口率を優先し、強く光漏れが認識される部分のみ
に遮光膜を形成する。

【０１３１】以上のようにして、ｎチャネル型ＴＦＴ、
ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動
回路部と、画素ＴＦＴ３２１、保持容量３２２とを有す
る画素部を同一基板上に形成することができる。本明細
書中ではこのような基板を便宜上アクティブマトリクス
基板と呼ぶ。

【０１３２】低温ポリシリコンをＴＦＴ素子の活性層に
用いると、駆動回路ＴＦＴと画素ＴＦＴを１枚の基板に
作製できる。このとき、ＣＭＯＳの駆動回路を作製する
ためにはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが必
要である。

【０１３３】実施例２と本実施例の素子基板の作製工程
によると、図９〜１１に示す画素構造を有する画素部
と、駆動回路とを有する素子基板を形成するために必要
なマスク数は６枚でよい。

【０１３４】即ち、１枚目が、第１の半導体層３００及
び第２の半導体層３０１をパターニングするマスク、２
枚目が、ソース配線３０２及びゲート電極３０３をパタ
ーニングするマスク、３枚目がｐ型を付与する不純物の
ドーピングマスク、４枚目が第１の半導体層３００と第
２の半導体層３０１とソース配線３０２とゲート電極３
０３とにそれぞれ達するコンタクトホールを形成するマ
スク、５枚目は、接続電極３０９、ドレイン電極３１
０、ゲート配線３１１、容量接続電極３１２、遮光膜を
兼ねたドレイン電極３１３〜３１４、遮光膜３１５をパ
ターニングするマスク、６枚目は透明画素電極３１６を
パターニングするためのマスクである。

【０１３５】以上のように、図９〜１１に示す画素構造
とした場合、遮光膜を形成するために素子基板のマスク
数を増加させることなく、コントラストの良い透過型の
液晶表示装置を実現することができる。対向基板には遮
光膜を補助的に形成すればよいので、貼り合わせの位置
ずれによる光漏れ、開口率の低下はそれほど起こらな
い。

【０１３６】さらに、実施例１に比べ画素電極をソース
配線に重なり合うように形成できるため、開口率が高く
できる。かつ、表示色の比視感度に応じて遮光領域を決
定するため、開口率の低下を抑えて、コントラストを確
保できる。

【０１３７】[実施例５]実施例５は本発明の別形態を示
す。投射型の透過型の液晶表示装置に本発明を適用した
例を示す。

【０１３８】実施例４と同様に、ソース配線に透明画素
電極が重なり合うため、実施例１に比べ、開口率が高く
なる。

【０１３９】ラビング方向は投射型の装置の光学系の光
軸合わせを容易にするために、基板の一辺に対し４５°
の角度とする。このため、４５°方向にラビングしたと
きに出るディスクリネーションに合わせて遮光領域を設
定した。

【０１４０】素子基板は、図１２及び図１３に示すよう
に、行方向に配置されたゲート配線２１１と、列方向に
配置された遮光膜を兼ねたソース配線２０２と、ゲート
配線とソース配線の交差部近傍の画素ＴＦＴを有する画
素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有
する駆動回路とを含む。

【０１４１】ただし、図１２及び図１３におけるゲート
配線は、行方向に配置された遮光膜を兼ねたゲート電極
２０３と接続したものを指している。また、ゲート配線
は第二の層間絶縁膜上に接して設けられたものである。

【０１４２】第一の半導体層２００と第二の半導体層２
０１がパターニングされている。第一の半導体層２００
はＴＦＴ素子の活性層である。第二の半導体層２０１は
後述する保持容量の容量電極として機能する。

【０１４３】ゲート絶縁膜（図示しない）に接するよう
に、遮光膜を兼ねたソース配線２０２と遮光膜を兼ねた
ゲート電極２０３を形成する。液晶のディスクリネーシ
ョンは後述する透明画素電極２１４のエッジ付近と、透
明画素電極２１４の四隅のうち素子基板の先にラビング
される側に強く出る傾向がある。このため遮光膜を兼ね
たソース配線２０２と遮光膜を兼ねたゲート電極２０３
が透明画素電極のエッジを覆い、かつ、透明画素電極の
四隅のうちディスクリネーションのでやすい場所を遮光
できるような形状にする。

【０１４４】第一の層間絶縁膜と第二の層間絶縁膜（図
示しない）を形成した後、コンタクトホール２０４〜２
０８を開けて、接続電極２０９、ドレイン電極２１０、
ゲート配線２１１、容量接続電極２１２、遮光電極２１
３を形成する。

【０１４５】コンタクトホール２０４とコンタクトホー
ル２０５により、接続電極２０９を介して、第一の半導
体層２００とソース配線２０２が電気的に接続する。

【０１４６】コンタクトホール２０６により、第一の半
導体層２００とドレイン電極２１０が電気的に接続す
る。

【０１４７】コンタクトホール２０７により、第二の半
導体層２０１と容量接続電極２１２が電気的に接続す
る。

【０１４８】コンタクトホール２０８により、遮光膜を
兼ねたゲート電極２０３とゲート配線２１１が電気的に
接続する。

【０１４９】さらに、絶縁膜を介さずに、透明画素電極
２１４を、遮光電極２１３、容量接続電極２１２、ドレ
イン電極１２０に重なり合うように形成する。

【０１５０】これにより、容量接続電極２１２は透明画
素電極２１４と電気的に接続して、保持容量の電極とし
て機能する第二の半導体層２０１に電位を与える。遮光
膜を兼ねたゲート電極２０３と第二のの半導体層２０１
により保持容量ができる。ゲート絶縁膜が保持容量の絶
縁膜として機能する。

【０１５１】ゲート配線２１１、接続電極２０９、ドレ
イン電極２１０により、ＴＦＴ素子の活性層である第一
の半導体層２００を外光から保護する。光による素子の
劣化、光電流による電位の変動を防止できる。

【０１５２】遮光膜を兼ねたソース配線２０２、遮光膜
を兼ねたゲート電極２０３の形状に特徴を持たせ、透明
画素電極２１４の四隅のうち先にラビングされる側で強
く出る光漏れを確実に隠すことができる。視認性に大き
く影響するディスクリネーションを隠す。つまり、遮光
膜を兼ねたソース配線２０２を列方向に伸びる配線形状
に加えて、三角状の突起形状にして、ディスクリネーシ
ョンが出る位置を遮光する。また、遮光膜を兼ねたゲー
ト電極２０３の一部を三角状にして、ディスクリネーシ
ョンを遮光する。また、遮光膜を兼ねたゲート電極２０
３の一部をゲート配線２１１と、透明画素電極２１４の
間隙に形成して、ディスクリネーションによる光漏れを
遮光する。

【０１５３】ソース配線２０２とゲート電極２０３は同
一層に形成されているため、ショートを防ぐ間隙があ
る。この間隙はソースライン反転駆動により、強くディ
スクリネーションが出る領域である。このため、絶縁膜
を介して遮光電極２１３を形成する。

【０１５４】以上の画素のレイアウトにより、たった二
枚の配線パターンのマスクにより、液晶のディスクリネ
ーションによる光漏れを効率良く隠すことができる。

【０１５５】図１４に図１２の素子基板の遮光領域２１
５を示す。たった二枚の配線パターンのマスクで遮光す
るため、光が通る領域はあるが、ディスクリネーション
の出る領域のエッジが隠れているため、対向基板の遮光
膜のアライメントが多少ずれても、光漏れが隠せる。ま
た、対向基板の遮光膜を広めにとっても、素子基板の遮
光領域の内側に対向基板の遮光領域が存在するため、ア
ライメントがずれても、対向基板の遮光領域が素子基板
の遮光領域に重なり合い、開口率の低下を防げる。

【０１５６】図１２及び図１３の素子基板の断面図を図
１５に示す。図１５の鎖線Ｈ−Ｈ‘、鎖線Ｉ−Ｉ’、鎖
線Ｊ−Ｊ’は、図１２及び図１３を鎖線Ｈ−Ｈ‘、鎖線
Ｉ−Ｉ’、鎖線Ｊ−Ｊ’で切断したものを示す。図１５
は実施例２の図６（Ｃ）で示される基板に対し、以下の
工程を追加し、作製したものである。図１５（Ａ）によ
り説明する。

【０１５７】まず、第１の層間絶縁膜２１５を酸化窒化
シリコン膜で１００〜２００ｎｍの厚さで形成する。そ
の上に有機絶縁物材料から成る第２の層間絶縁膜２１６
を形成する。次いで、コンタクトホールを形成するため
のエッチング工程を行う。

【０１５８】そして、駆動回路部において島状半導体層
のソース領域とコンタクトを形成するソース配線２１７
〜２１９、ドレイン領域とコンタクトを形成するドレイ
ン配線２２０〜２２２を形成する。

【０１５９】また、画素部においては、接続電極２０
９、ドレイン電極２１０、ゲート配線２１１、容量接続
電極２１２を形成する。膜厚は０．３μｍ〜０．７５μ
ｍが望ましい。

【０１６０】接続電極２０９は、遮光膜を兼ねたソース
配線２０２と第一の半導体層２００と電気的に接続す
る。図示してはいないが、ゲート配線２１１は遮光膜を
兼ねたゲート電極２０３とコンタクトホールにより電気
的に接続する。容量接続電極２１２は第二の半導体層２
０１と電気的に接続する。

【０１６１】その後、透明導電膜を全面に形成し、フォ
トマスクを用いたパターニング処理およびエッチング処
理により透明画素電極２１４を形成する。膜厚は１００
ｎｍ〜１４００ｎｍが望ましい。透明画素電極２１４
は、画素ＴＦＴ２２２のドレイン電極２１０に重なるよ
うに形成される。また、保持容量２２３の電極として機
能する島状半導体膜２０１に電位が与えられる。

【０１６２】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―Ｓ
ｎＯ₂；ＩＴＯ膜）などをスパッタ法や真空蒸着法など
を用いて形成して用いることができる。このような材料
のエッチング処理は塩酸系の溶液により行う。しかし、
特にＩＴＯ膜のエッチングは残渣が発生しやすいので、
エッチング加工性を改善するために酸化インジウム酸化
亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸化イ
ンジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ膜に
対して熱安定性にも優れているので、ドレイン電極２１
０にＡｌを用いても、表面で接触するＡｌとの腐蝕反応
を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材
料であり、さらに可視光の透過率や導電率を高めるため
にガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇ
ａ）などを用いることができる。

【０１６３】また、図１５（Ｂ）により説明すると、本
実施例において、ゲート電極２０３を、ゲート配線２１
１と透明画素電極２１４の間隙に形成し、ゲート電極２
０３をディスクリネーションによる光漏れを遮光する膜
としている。第一の層間絶縁膜２１５と第二の層間絶縁
膜２１６が、透明画素電極２１４とゲート電極２０３の
間にある。

【０１６４】以上のようにして、ｎチャネル型ＴＦＴ、
ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動
回路部と、画素ＴＦＴ２２２、保持容量２２３とを有す
る画素部を同一基板上に形成することができる。本明細
書中ではこのような基板を便宜上アクティブマトリクス
基板と呼ぶ。

【０１６５】低温ポリシリコンをＴＦＴ素子の活性層に
用いると、駆動回路ＴＦＴと画素ＴＦＴを１枚の基板に
作製できる。このとき、ＣＭＯＳの駆動回路を作製する
ためにはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが必
要である。

【０１６６】実施例２と本実施例の素子基板の作製工程
によると、図１２〜１５に示す画素構造を有する画素部
と、駆動回路とを有する素子基板を形成するために必要
なマスク数は６枚でよい。さらに、実施例１に比べ画素
電極をソース配線に重なり合うように形成できるため、
開口率が高くできる。

【０１６７】即ち、１枚目が、第１の半導体層２００及
び第２の半導体層２０１をパターニングするマスク、２
枚目が、遮光膜を兼ねたソース配線２０２及び遮光膜を
兼ねたゲート電極２０３をパターニングするマスク、３
枚目がｐ型を付与する不純物のドーピングマスク、４枚
目がコンタクトホールを形成するマスク、５枚目は接続
電極２０９、ドレイン電極２１０、ゲート配線２１１、
容量接続電極２１２、遮光電極２１３をパターニングす
るマスク、６枚目は透明画素電極２１４をパターニング
するためのマスクである。

【０１６８】以上のように、図１２〜１５に示す画素構
造とした場合、遮光膜を形成するために素子基板のマス
ク数を増加させることなく、コントラストの良い透過型
の液晶表示装置を実現することができる。対向基板には
遮光膜を補助的に形成すればよいので、貼り合わせの位
置ずれによる光漏れ、開口率の低下を防げる。

【０１６９】[実施例６]本実施例では、実施例２で示し
たアクティブマトリクス基板のＴＦＴの半導体層を形成
する結晶質半導体層の他の作製方法について示す。本実
施例では特開平７−１３０６５２号公報で開示されてい
る触媒元素を用いる結晶化法を適用することもできる。
以下に、その場合の例を説明する。

【０１７０】実施例２と同様にして、ガラス基板上に下
地膜、非晶質半導体層を２５〜８０nmの厚さで形成す
る。例えば、非晶質シリコン膜を５５nmの厚さで形成す
る。そして、重量換算で１０ｐｐｍの触媒元素を含む水
溶液をスピンコート法で塗布して触媒元素を含有する層
を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニ
ウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ
（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元
素を含有する層１７０は、スピンコート法の他にスパッ
タ法や真空蒸着法によって上記触媒元素の層を１〜５nm
の厚さに形成しても良い。

【０１７１】そして、結晶化の工程では、まず４００〜
５００℃で１時間程度の熱処理を行い、非晶質シリコン
膜の含有水素量を５atom％以下にする。そして、ファー
ネスアニール炉を用い、窒素雰囲気中で５５０〜６００
℃で１〜８時間の熱アニールを行う。以上の工程により
結晶質シリコン膜から成る結晶質半導体層を得ることが
できる。

【０１７２】このうようにして作製された結晶質半導体
層から島状半導体層を作製すれば、実施例２と同様にし
てアクティブマトリクス基板を完成させることができ
る。しかし、結晶化の工程においてシリコンの結晶化を
助長する触媒元素を使用した場合、島状半導体層中には
微量（１×１０¹⁷〜１×１０¹⁹atoms/cm³程度）の触媒
元素が残留する。勿論、そのような状態でもＴＦＴを完
成させることが可能であるが、残留する触媒元素を少な
くともチャネル形成領域から除去する方がより好ましか
った。この触媒元素を除去する手段の一つにリン（Ｐ）
によるゲッタリング作用を利用する手段がある。

【０１７３】この目的におけるリン（Ｐ）によるゲッタ
リング処理は、図６（Ｃ）で説明した活性化工程で同時
に行うことができる。ゲッタリングに必要なリン（Ｐ）
の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度で
よく、活性化工程の熱アニールにより、ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から
触媒元素をその濃度でリン（Ｐ）を含有する不純物領域
へ偏析させることができる。その結果その不純物領域に
は１×１０¹⁷〜１×１０¹⁹atoms/cm³程度の触媒元素が
偏析した。このようにして作製したＴＦＴはオフ電流値
が下がり、結晶性が良いことから高い電界効果移動度が
得られ、良好な特性を達成することができる。

【０１７４】なお、本実施例は、実施例１乃至５のいず
れか一と自由に組み合わせることが可能である。

【０１７５】[実施例７]本発明を実施して形成されたＣ
ＭＯＳ回路や画素部は様々な半導体装置（アクティブマ
トリクス型液晶ディスプレイ、アクティブマトリクス型
ＥＣディスプレイ）に用いることができる。即ち、それ
ら半導体装置を表示部に組み込んだ電子機器全てに本願
発明を実施できる。以下の装置にセンサーを組み込み、
消費電力低減のため、外部の明るさを検出して、暗いと
ころでは、輝度を落とすようにしても良い。

【０１７６】図１８（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。本願発明は音声出力部９００
２、音声入力部９００３、及びアクティブマトリクス基
板を備えた表示装置９００４に適用することができる。

【０１７７】図１８（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。本願発明は音声入力部９１０３、
及びアクティブマトリクス基板を備えた表示装置９１０
２、受像部９１０６に適用することができる。

【０１７８】図１８（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。本願発明は受像部９２０
３、及びアクティブマトリクス基板を備えた表示装置９
２０５に適用することができる。

【０１７９】図１８（Ｄ）はヘッドマウントディスプレ
イであり、本体９３０１、表示装置９３０２、アーム部
９３０３で構成される。本願発明は表示装置９３０２に
適用することができる。また、表示されていないが、そ
の他の信号制御用回路に使用することもできる。

【０１８０】図１８（Ｅ）はテレビであり、本体９４０
１、スピーカー９４０２、表示装置９４０３、受信装置
９４０４、増幅装置９４０５等で構成される。実施例５
で示す液晶表示装置や、実施例６または７で示すＥＬ表
示装置は表示装置９４０３に適用することができる。

【０１８１】図１８（Ｆ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。表示装置９５０２、９５０３は直視型の表示装
置であり、本発明はこの適用することができる。

【０１８２】図１８（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。

【０１８３】図１８（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。

【０１８４】図１８（Ｃ）はデジタルカメラであり、本
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。

【０１８５】図１８（Ａ）はフロント型プロジェクター
であり、表示装置９９０１、スクリーン９９０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。

【０１８６】図１８（Ｂ）はリア型プロジェクターであ
り、本体１０００１、投射装置１０００２、ミラー１０
００３、スクリーン１０００４で構成される。本発明は
表示装置やその他の信号制御回路に適用することができ
る。

【０１８７】なお、図１８（Ｃ）は、図１８（Ａ）及び
図１８（Ｂ）中における投射装置９９０１、１０００２
の構造の一例を示した図である。投射装置９９０１、１
０００２は、光源光学系１０１０１、ミラー１０１０
２、１０１０４〜１０１０６、ダイクロイックミラー１
０１０３、プリズム１０１０７、液晶表示装置１０１０
８、位相差板１０１０９、投射光学系１０１１０で構成
される。投射光学系１０１１０は、投射レンズを含む光
学系で構成される。本実施例は三板式の例を示したが、
特に限定されず、例えば単板式であってもよい。また、
図１８（Ｃ）中において矢印で示した光路に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するためのフィルム、ＩＲフィルム等の光学系
を設けてもよい。

【０１８８】また、図１８（Ｄ）は、図１８（Ｃ）中に
おける光源光学系１０２０１の構造の一例を示した図で
ある。本実施例では、光源光学系１０２０１は、リフレ
クター１０２１１、光源１０２１２、レンズアレイ１０
２１３、１０２１４、偏光変換素子１０２１５、集光レ
ンズ１０２１６で構成される。なお、図１８（Ｄ）に示
した光源光学系は一例であって特に限定されない。例え
ば、光源光学系に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するフィルム、Ｉ
Ｒフィルム等の光学系を設けてもよい。

【０１８９】

【発明の効果】本発明により素子基板のマスク数及び工
程数を増加させることなく、高い開口率及び良質な黒レ
ベルを実現した画素構造を有する液晶表示装置を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の画素部上面図を示す図。（実施例
１）

【図２】本発明の画素部上面図を示す図。（実施例
１）

【図３】ラビング方向と遮光領域の関係を示す図。
（実施例１）

【図４】アクティブマトリクス基板の断面構造図を
示す図。（実施例１）

【図５】アクティブマトリクス基板の作製工程を示
す図。（実施例２）

【図６】アクティブマトリクス基板の作製工程を示
す図。（実施例２）

【図７】アクティブマトリクス基板の作製工程を示
す図。（実施例２）

【図８】透過型液晶表示装置の断面構造図を示す
図。（実施例３）

【図９】本発明の画素部上面図を示す図。（実施例
４）

【図１０】ラビング方向と遮光領域の関係を示す
図。（実施例４）

【図１１】アクティブマトリクス基板の断面構造図
を示す図。（実施例４）

【図１２】本発明の画素部上面図を示す図。（実施
例５）

【図１３】本発明の画素部上面図を示す図。（実施
例５）

【図１４】ラビング方向と遮光領域の関係を示す
図。（実施例５）

【図１５】アクティブマトリクス基板の断面構造図
を示す図。（実施例５）

【図１６】電子機器の一例を示す図。（実施例７）

【図１７】電子機器の一例を示す図。（実施例７）

【図１８】電子機器の一例を示す図。（実施例７）

【図１９】液晶のディスクリネーションによる光漏
れを示す図。

【図２０】液晶のディスクリネーションによる光漏
れを示す図。

【図２１】アクティブマトリクス基板の断面構造図
を示す図。

【図２２】液晶のディスクリネーションによる光漏
れを示す図。

【図２３】対向基板のアライメントずれによる液晶
のディスクリネーションによる光漏れを示す図。

【図２４】比視感度の波長依存性を示す図。

フロントページの続きＦターム(参考） 2H092 GA29 JA24 JA37 JA41 JA46 JB51 JB69 KA04 KA10 MA05 MA08 MA12 MA15 MA19 MA27 MA30 NA29 PA06 PA08 QA07 QA13 4M104 BB01 BB02 BB04 BB14 BB16 BB17 BB18 BB32 CC05 DD37 DD65 FF08 FF18 GG20 5C094 AA16 AA43 AA45 BA03 BA43 CA19 DA13 EA04 EA07 EB05 FB14 5F110 AA16 AA26 BB02 BB04 CC02 DD02 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE11 EE14 EE23 EE44 EE45 FF02 FF03 FF04 FF09 FF13 FF28 FF30 FF36 GG01 GG02 GG13 GG25 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL03 HL07 HL22 HL23 HM13 HM15 NN02 NN03 NN22 NN44 NN72 NN73 PP01 PP03 PP04 PP05 PP06 PP10 PP13 PP34 QQ04 QQ11 QQ24 QQ25 QQ28

Claims

【特許請求の範囲】

【請求項１】第一の遮光性を有する導電膜からなるゲー
ト配線及び容量電極と、第二の遮光性を有する導電膜か
らなるソース配線及びドレイン電極と、前記ドレイン電
極に電気的に接続された透光性を有する導電膜とを有
し、前記容量電極の一部が前記ソース配線と前記透光性
を有する導電膜の間隙と重なり、かつ、前記ソース配線
及び前記透光性を有する導電膜のエッジに重なって配置
されたことを特徴とする半導体装置。
【請求項２】第一の遮光性を有する導電膜からなるゲー
ト配線と、第二の遮光性を有する導電膜からなるソース
配線及びドレイン電極と、前記ドレイン電極に電気的に
接続された透光性を有する導電膜と、前記第一の遮光性
を有する導電膜あるいは第二の遮光性を有する導電膜か
らなる電気的に孤立した島状のパターンとを有すること
を特徴とする半導体装置。
【請求項３】第一の遮光性を有する導電膜からなる島状
のゲート電極及びソース配線と、第二の遮光性を有する
導電膜からなる前記島状のゲート電極に電気的に接続す
るゲート配線と、前記第二の遮光性を有する導電膜から
なるドレイン電極と、前記ドレイン電極に電気的に接続
された透光性を有する導電膜とを有し、前記ドレイン電
極の一部が前記透光性を有する導電膜のエッジ及び前記
ソース配線のエッジに重なって配置されたことを特徴と
する半導体装置。
【請求項４】請求項３において、前記透光性を有する導
電膜の上方に配置されたカラーフィルターを有し、前記
カラーフィルターの色に応じて前記透光性を有する導電
膜と前記ソース配線に重なって配置された前記ドレイン
電極の面積が異なることを特徴とする半導体装置。
【請求項５】請求項３において、前記透光性を有する導
電膜の上方に配置されたカラーフィルターを有し、前記
カラーフィルターの色の比視感度に応じて前記透光性を
有する導電膜と前記ソース配線に重なって配置された前
記ドレイン電極の面積が異なることを特徴とする半導体
装置。
【請求項６】第一の遮光性を有する導電膜からなる島状
のゲート電極及びソース配線と、第二の遮光性を有する
導電膜からなる前記島状のゲート電極に電気的に接続す
るゲート配線と、前記第二の遮光性を有する導電膜から
なるドレイン電極と、前記ドレイン電極に電気的に接続
された透光性を有する導電膜とを有し、前記島状のゲー
ト電極の一部が前記透光性を有する導電膜と前記ゲート
配線の間隙に重なり、かつ、前記透光性を有する導電膜
及び前記ゲート配線のエッジに重なって配置されたこと
を特徴とする半導体装置。
【請求項７】第一の遮光性を有する導電膜からなる島状
のゲート電極及びソース配線と、第二の遮光性を有する
導電膜からなる前記島状のゲート電極に電気的に接続す
るゲート配線と、前記第二の遮光性を有する導電膜から
なるドレイン電極と、前記ドレイン電極に電気的に接続
された透光性を有する導電膜とを有し、前記ソース配線
の第一の幅に対し前記ソース配線の第二の幅が２倍以上
あり、前記ソース配線の第二の幅を持つ領域が前記透光
性の導電膜に重なって配置されることを特徴とする半導
体装置。
【請求項８】請求項１乃至７のいずれか一項において、
前記ドレイン電極に接して重ねられた前記透光性を有す
る導電膜があることを特徴とする半導体装置。