JP5873623B2 - 表示装置 - Google Patents

Description

本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される半導体装置およびその様な半導体装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや半導体装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチング素子として開発が急がれている。

液晶表示装置には大きく分けてアクティブマトリクス型とパッシブマトリクス型の二種類のタイプが知られている。

アクティブマトリクス型の液晶表示装置はスイッチング素子としてＴＦＴを用いており、高品位な画像を得ることができる。アクティブマトリクス型の用途としてはノート型のパーソナルコンピュータが一般的であるが、家庭用のテレビ、携帯端末用途としても期待されている。

しかし、アクティブマトリクス型はパッシブマトリクス型に比べ、マスク枚数が多く、工程数が多い。このため、アクティブマトリクス型の液晶表示装置を汎用性のあるものとするためには、マスク枚数を減らしコストを抑えることと、歩留まりの向上が必須である。

アクティブマトリクス型の液晶表示装置の素子基板は微細なゴミにより線欠陥、点欠陥が生じてしまう。工程数が多くなると不良が発生する確率が高くなる。歩留まりの向上は、素子基板側の工程数をいかに抑えるかにかかっている。

ところで、アクティブマトリクス型の液晶表示装置はライン反転駆動、素子による段差により液晶のディスクリネーションができてしまう。良質な黒レベルを得るためには、ディスクリネーションによる光漏れを隠す遮光膜が必要である。

しかし、アクティブマトリクス型の液晶表示装置の素子基板側に遮光膜をパターニングすると、遮光膜自体を形成するための工程及びマスクが増加するだけでなく、遮光膜と配線の間に層間絶縁膜を設けて絶縁することが必要となってしまう。層間絶縁膜の形成によっても、コストが上昇する。もちろん工程数の増加は歩留まりの低下を招く。

対向基板だけに遮光膜を形成すれば、素子基板側の工程数の増加を抑え、歩留まりの向上を図ることができる。しかし、対向基板のみに遮光膜を形成すると、基板を貼り合わせるときの、アライメント精度によっては、遮光膜の位置ずれにより光漏れを隠しきれないときがあり、良質な黒レベルを確保できない。図２３に示すように、対向基板に形成された遮光膜７０１がアライメントずれにより、ずれて素子基板と貼り合わせられ、ディスクリネーションによる光漏れ７０３が見えてしまう。特にディスクリネーションのエッジ付近の光漏れが見えてしまう。このため、黒表示７０２に光漏れが混じり黒レベルが悪くなる。アライメントの位置ずれによる光漏れを防ぐために、遮光領域を増やすと、開口率が低下し、逆に明るさが損なわれる。

つまり、開口率とコントラストを高くし、良質な黒レベルを確保するためには素子基板側に遮光膜を形成することは、しごく、当たり前のことである。しかし、この当たり前のことを、素子基板側の工程数の増加を抑えて行うには、画素の配線パターンを効率よくレイアウトする必要がある。

アクティブマトリクス型の液晶表示装置の良質な黒レベルを確保し、かつコストを抑えて作製するには従来にない全く新しい画素構成が求められている。

本発明は、そのような要求に答えるものであり、遮光膜形成による素子基板側のマスク数及び工程数を増加させることなく、良質な黒レベルを確保するアクティブマトリクス型の液晶表示装置を提供することを課題とする。

上述した従来技術の課題を解決するために以下の手段を講じた。

まず、マスク数６枚で、素子基板を作製した。素子基板の構成を図１９と図２１を用いて説明する。図１９の上面図を鎖線Ｋ−Ｋ‘と鎖線Ｌ−Ｌ’で切断したときの断面図を図２１に示す。図１９と図２１において同じ要素を同符号で示している。

第一の半導体層６１３と第二の半導体層６１４が一枚のマスクでパターニングされている。ソース配線６０１とゲート電極６００が一枚のマスクでパターニングされている。第一の層間絶縁膜６１５と第二の層間絶縁膜６１６（図１９においては図示せず）を形成する。第二の層間絶縁膜６１６の上に接するように、ゲート配線６０２と接続電極６０３とドレイン電極６０４と容量接続電極６０５が一枚のマスクでパターニングされている。

さらに、ドレイン電極６０４と容量接続電極６０５に重なり合うように、透明画素電極６０６を形成する。透明画素電極６０６はゲート配線６０２、接続電極６０３とショートしないようにマージンをとる。

対向基板にカラーフィルタ、オーバーコート材、透明画素電極を形成し、素子基板と対向基板をセル組みし、液晶の配向を見た。素子基板の裏面から配向の観察をした。配向はＴＮ方式で、混入したカイラル材は左巻きである。液晶のディスクリネーションの出る領域を解析するために対向基板には遮光膜がない。

直視型の液晶表示装置をゲートライン駆動する。ゲート方向の長さが、ソース方向の長さに比べ短い画素では、ゲートライン反転駆動のほうがソースライン反転駆動に比べ、画素に占めるディスクリネーションによる光漏れの割合を小さくできる。このときのディスクリネーションを図１９〜２０に示す。

一画素において、素子基板の画素の先にラビングされる側のソース配線にディスクリネーションによる強い光漏れ６０７〜６０９が見られる。人間の眼の感度が緑において高いから、比視感度の高い緑において、光漏れが強く認識される。

図２１の断面図よりわかるように、透明画素電極６０６の下に容量接続電極６０５とドレイン電極６０４と接続電極６０３が形成されている。容量接続電極６０５とドレイン電極６０４と接続電極６０３は絶縁膜により平坦化されていないため、電極自体の膜厚が液晶配向面の段差を誘起する。これにより段差の周りに微弱な光漏れ６１０〜６１２が見られた。直視型の液晶表示装置ではこのような微弱な光漏れ６１０〜６１２は大きな問題とはならないが、投射型の液晶表示装置では良質な黒レベルを確保するために、場合によっては段差による光漏れも遮光する必要がある。

光漏れが遮光されているせいかそれほど目立たないが、ゲートライン反転駆動のため、ディスクリネーションによる光漏れがゲートラインに沿ってできる。

全体的に透明画素電極６０６のエッジ付近にディスクリネーションによる光漏れが見られた。

そこで、以上のような解析をふまえて、素子基板のマスク枚数は６枚のままで、ディスクリネーションによる光漏れを効率良く隠す画素のレイアウトを作製した。注目すべきは、たった二枚の遮光性の導電膜用のマスクで配線パターン等を形成し、素子基板において、ディスクリネーションを隠していることである。

たった、二枚の遮光性の導電膜用のマスクで配線パターン等を形成するため、どうしてもディスクリネーションを隠しきれない領域ができてしまう。しかし、強く光漏れができる領域や、ディスクリネーションのエッジの部分を素子基板において確実に隠すことができれば、対向基板の遮光膜は素子基板の遮光パターンに比べ小さくできる。素子基板を貼り合わせるときの位置ずれが多少あっても、対向基板の遮光膜と合わせて、ディスクリネーションを隠すことができる。

本発明は、第一の遮光性を有する導電膜からなるゲート配線及び容量電極と、第二の遮光性を有する導電膜からなるソース配線及びドレイン電極と、前記ドレイン電極に電気的に接続された透光性を有する導電膜とを有する半導体装置に適用することを特徴とする。

本発明は、第一の遮光性を有する導電膜からなる島状のゲート電極及びソース配線と、第二の遮光性を有する導電膜からなる前記島状のゲート電極に電気的に接続するゲート配線と、前記第二の遮光性を有する導電膜からなるドレイン電極と、前記ドレイン電極に電気的に接続された透光性を有する導電膜とを有する半導体装置に適用することを特徴とする。

例えば、容量電極の一部がソース配線と透光性を有する導電膜の間隙と重なり、かつ、ソース配線及び透光性を有する導電膜のエッジに重なって配置されたことで、透光性の導電膜のエッジにできるディスクリネーションによる光漏れを隠すことを特徴とする。

また、第一の遮光性を有する導電膜あるいは第二の遮光性を有する導電膜からなる電気的に孤立した島状のパターンを形成し、ディスクリネーションによる光漏れを隠しても良い。

ドレイン電極の一部を透光性を有する導電膜のエッジ及びソース配線のエッジに重ねて配置して、透光性を有する導電膜のエッジにできるディスクリネーションによる光漏れを隠しても良い。

カラーフィルターが緑の時に特にディスクリネーションによる光漏れが他色に比べ目立つ傾向があるため、カラーフィルターの色に応じて遮光領域の面積を変えても良い。

島状のゲート電極の一部を透光性を有する導電膜とゲート配線の間隙に重なり、かつ、透光性を有する導電膜及びゲート配線のエッジに重ねて配置してディスクリネーションによる光漏れを隠しても良い。

ソース配線の一部を他の部分に対し、２倍以上望ましくは２〜４倍以上太くして、透光性の導電膜の遮光膜としても良い。

本発明は、ＴＮ方式だけでなく液晶のディスクリネーションを隠す手段として広く用いることができる。例えば、Ｒ-ＴＮ方式、スメクチック液晶を用いた液晶表示装置、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式において表示が不連続な領域を隠し、画素内の輝度を一定にする手段として用いても良い。

本発明は半導体素子により電圧あるいは電界を変調し、調光層を光学変調させる電気光学装置において、画素内に表示が不連続な領域がある場合に、該領域を遮光する方法として広く用いることができる。例えばＥＬ表示装置のスイッチング素子を形成するさいに、本発明を適用することが可能である。

本発明により素子基板のマスク数及び工程数を増加させることなく、高い開口率及び良質な黒レベルを実現した画素構造を有する液晶表示装置を実現することができる。

本発明の画素部上面図を示す図。（実施例１） 本発明の画素部上面図を示す図。（実施例１） ラビング方向と遮光領域の関係を示す図。（実施例１） アクティブマトリクス基板の断面構造図を示す図。（実施例１） アクティブマトリクス基板の作製工程を示す図。（実施例２） アクティブマトリクス基板の作製工程を示す図。（実施例２） アクティブマトリクス基板の作製工程を示す図。（実施例２） 透過型液晶表示装置の断面構造図を示す図。（実施例３） 本発明の画素部上面図を示す図。（実施例４） ラビング方向と遮光領域の関係を示す図。（実施例４） アクティブマトリクス基板の断面構造図を示す図。（実施例４） 本発明の画素部上面図を示す図。（実施例５） 本発明の画素部上面図を示す図。（実施例５） ラビング方向と遮光領域の関係を示す図。（実施例５） アクティブマトリクス基板の断面構造図を示す図。（実施例５） 電子機器の一例を示す図。（実施例７） 電子機器の一例を示す図。（実施例７） 電子機器の一例を示す図。（実施例７） 液晶のディスクリネーションによる光漏れを示す図。 液晶のディスクリネーションによる光漏れを示す図。 アクティブマトリクス基板の断面構造図を示す図。 液晶のディスクリネーションによる光漏れを示す図。 対向基板のアライメントずれによる液晶のディスクリネーションによる光漏れを示す図。 比視感度の波長依存性を示す図。

本実施例では直視型の透過型の液晶表示装置を作製する。金属電極による配線パターンのマスクはたった二枚である。二枚の配線パターンのマスクでディスクリネーションによる光漏れを隠す。

図２２のように一つの画素８０４において、対向基板のラビング方向８０２で先にラビングされる側と素子基板のラビング方向８０１で先にラビングされる側と画素電極のエッジにディスクリネーション８０３による光漏れが出る。ディスクリネーションによる光漏れを隠すことができるレイアウトとする。本実施例を図１〜２を用いて説明する。配向はＴＮ方式、駆動はソースライン反転駆動とする。図３にラビング方向と遮光領域の関係を示す。図１の上面図の鎖線Ａ−Ａ‘と鎖線Ｂ−Ｂ’で切断したものがは図２のＡ−Ａ‘と鎖線Ｂ−Ｂ’で示される断面に対応する。

素子基板は、図１に示すように、行方向に配置されたゲート配線１０４と、列方向に配置されたソース配線１０８と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。

第一の半導体層１００と第二の半導体層１０１がパターニングされている。第一の半導体層１００はＴＦＴ素子の活性層である。第二の半導体層１０１は後述する保持容量の容量電極として機能する。

ゲート絶縁膜（図示しない）に接するように、遮光膜１０２、遮光膜を兼ねた容量電極１０３、ゲート配線１０４を形成する。遮光膜を兼ねた容量電極１０３は表示領域において、短絡されている。

第一の層間絶縁膜と第二の層間絶縁膜（図示しない）を形成した後、コンタクトホール１０５〜１０７を開ける。次に、パターニングによりソース配線１０８、遮光膜を兼ねたドレイン電極１０９、遮光電極１１０を形成する。

コンタクトホール１０５により、第一の半導体層１００とソース配線１０８が電気的に接続する。

コンタクトホール１０６により、第一の半導体層１００と遮光膜を兼ねたドレイン電極１０９が電気的に接続する。

コンタクトホール１０７により、第二の半導体層１０１と遮光膜を兼ねたドレイン電極１０９が電気的に接続する。

さらに、絶縁膜を介さずに、透明画素電極１１１を形成する。このとき、透明画素電極１１１が遮光電極１１０、遮光膜を兼ねたドレイン電極１０９に重なり合うようにする。

以上の構成により、ゲート配線１０４、ソース配線１０８、遮光膜を兼ねたドレイン電極１０９、遮光電極１１０により、ＴＦＴ素子の活性層である第一の半導体層１００を外光から保護する。

遮光電極１１０を設けることで、活性層と、活性層付近にできるディスクリネーションによる光漏れが遮光できる。

透明画素電極１１１の四隅のうち先にラビングされる側にできる液晶のディスクリネーションを遮光膜を兼ねたドレイン電極１０７により遮光できる。

さらに、透明画素電極１１１の直下にある遮光膜を兼ねたドレイン電極１０９と遮光電極１１０が０．５〜０．７５μｍ以上と厚い場合は、段差により液晶の配向が乱れて微細な光漏れが生じるときがある。このような光漏れを遮光膜１０２で遮光できる。

ゲートライン反転駆動すると、横方向電界等により、ゲート配線１０４とソース配線１０８に沿ったディスクリネーションが出る。この光漏れは視認性に大きく影響するが、ディスクリネーションができる位置に、遮光膜を兼ねた容量電極１０３を形成しているため、ディスクリネーションを隠すことができる。遮光膜を兼ねた容量電極１０３により保持容量の面積を大きくとることができる。

保持容量については、画素毎に設けられた第二の半導体層１０１と表示領域で短絡された遮光膜を兼ねた容量電極１０３を電極とする。容量電極１０３はコンタクトホール１０７によりドレイン電極１０９と画素電極１１１と同電位になる。
ゲート絶縁膜が、容量電極の絶縁膜として機能する。

断面図の図４（Ａ）における遮光電極１１５と透明画素電極１１６と、図４（Ｂ）における透明画素電極１１８と半導体層１１７と、図４（Ｃ）において、遮光膜１２３と透明画素電極１２２と遮光電極１２１は隣接する画素のものである。

以上の画素部の構成は５枚のマスクで作製できる。図３に図１の配線パターンによる素子基板の遮光領域１１２を示す。たった二枚の配線パターンのマスクで遮光するため、光が通る領域１２３〜１２６はあるが、ディスクリネーションの出る領域のエッジが隠れている。対向基板の遮光膜を広めに取れば、位置ずれが多少あっても、光漏れが隠せる。また、対向基板の遮光膜を広めにとっても、素子基板の遮光膜に重なり合うため、貼り合わせの位置ずれにより開口率は低下しない。

後述するように、低温ポリシリコンをＴＦＴ素子の活性層に用いると、駆動回路ＴＦＴと画素ＴＦＴを１枚の基板に作製できる。このとき、ＣＭＯＳの駆動回路を作製するためにはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが必要である。

素子基板の作製工程によっては、ｐ型を付与する不純物元素をドーピングするマスクとして、さらに１枚の追加マスクが必要である。それでも、図１に示す画素構造を有する画素部と駆動回路とを有する素子基板を形成するために必要なマスク数は、６枚とすることができる。

即ち、１枚が、第１の半導体層１００及び第２の半導体層１０１をパターニングするマスク、1枚が、ゲート配線１０４と遮光膜を兼ねた容量電極１０３と遮光膜１０２をパターニングするマスク、1枚がコンタクトホールを形成するマスク、１枚がソース配線１０８及び遮光膜を兼ねたドレイン電極１０９、遮光電極１１０をパターニングするマスク、１枚が透明画素電極１１１をパターニングするためのマスク、一枚がドーピング用のマスクである。

これにより、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦＴ１１４、保持容量１１３とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。

以上のように、図１に示す画素構造とした場合、素子基板においてマスク数を増やすことなくコントラストの良い透過型の液晶表示装置を実現することができる。

本実施例では、実施例１をアクティブマトリクス型液晶表示装置に適用した場合の作成方法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って説明する。但し、説明を簡単にするために、駆動回路部にはその基本構成回路であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、ある経路に沿った断面により図示することにする。

まず、図５（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜４０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。

島状半導体層４０２〜４０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）
の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm²(代表的には２００〜３００mJ/cm²)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm²(代表的には３５０〜５００mJ/cm²)とすると良い。
そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。

次いで、島状半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。
ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。

そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８と第２の導電膜４０９とを形成する。本実施例では、第１の導電膜４０８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０９をＷで１００〜３００ｎｍの厚さに形成する。

Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。

なお、本実施例では、第１の導電膜４０８をＴａ、第２の導電膜４０９をＷとしたが、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせとしては、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせなどがある。

次に、レジストによるマスク４１０〜４１７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー部の角度が１５〜４５°のテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１９〜４２６（第１の導電層４１９ａ〜４２６ａと第２の導電層４１９ｂ〜４２６ｂ）を形成する。４１８はゲート絶縁膜であり、第１の形状の導電層４１９〜４２６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。

そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。（図５（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴atoms/cm²とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層４１９〜４２３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域４２７〜４３１が形成される。第１の不純物領域４２７〜４３１には１×１０²⁰〜１×１０²¹atomic/cm³の濃度範囲でｎ型を付与する不純物元素を添加する。

次に、図５（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層４３３〜４４０（第１の導電層４３３ａ〜４４０ａと第２の導電層４３３ｂ〜４４０ｂ）を形成する。４３２はゲート絶縁膜であり、第２の形状の導電層４３３〜４３７で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。

そして、図６（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０¹³/cm²のドーズ量で行い、図５（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新な不純物領域を形成する。ドーピングは、第２の形状の導電層４３３〜４３７を不純物元素に対するマスクとして用い、第１の導電層４３３ａ〜４３７ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層４３３ａ〜４３７ａと重なる第３の不純物領域４４１〜４４５と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域４４６〜４５０とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０¹⁷〜１×１０¹⁹atoms/cm³の濃度となるようにし、第３の不純物領域で１×１０¹⁶〜１×１０¹⁸atoms/cm³の濃度となるようにする。

そして、図６（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層４０３に一導電型とは逆の導電型の第４の不純物領域４５４〜４５６を形成する。第２の形状の導電層４３４を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層４０２、４０４、４０５、４０６はレジストマスク４５１〜４５３で全面を被覆しておく。不純物領域４５４〜４５６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法により、そのいずれの領域においても不純物濃度を２×１０²⁰〜２×１０²¹atoms/cm³となるようにする。

以上の工程により、それぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる導電層４３３〜４３６がＴＦＴのゲート電極として機能する。
また、４３９は信号線、４４０は走査線、４３７は容量配線、４３８は駆動回路内の配線として機能する。

こうして導電型の制御を目的として図６（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、４３３〜４４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。

さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、第１の層間絶縁膜４５７は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４５８を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。

そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線４５９〜４６１、ドレイン領域とコンタクトを形成するドレイン配線４６２〜４６４を形成する。また、画素部においては、ソース配線４６５、遮光膜を兼ねたドレイン電極４６６〜４６７と４６８を形成する。遮光膜を兼ねたドレイン電極４６８は隣接する画素に形成されたものである（図７）。図７において、図１と同一の要素は括弧内に対応する数字を示している。図７の鎖線Ａ−Ａ‘、Ｂ−Ｂ’は図１の上面図の切断線の鎖線Ａ−Ａ‘、Ｂ−Ｂ’と対応している。

遮光膜を兼ねたドレイン電極４６６は画素ＴＦＴの活性層に相当する島状半導体層４６７に、遮光膜を兼ねたドレイン電極４６７は保持容量５０５を形成する島状半導体層４３１と電気的な接続が形成される。なお、遮光膜を兼ねたドレイン電極４６８は隣り合う画素のものである。

その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により透明画素電極４６９〜４７１を形成する。透明画素電極４７０は、遮光膜を兼ねたドレイン電極４６６に重なるように形成される。
また、画素ＴＦＴ５０４の遮光膜を兼ねたドレイン電極４６７と重なる部分を設け、保持容量５０５の電極として機能する島状半導体膜４０６に電位が与えられる。

透明導電膜の材料は、酸化インジウム（Ｉｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―ＳｎＯ₂；ＩＴＯ膜）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯ膜のエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ膜に対して熱安定性にも優れているので、容量電極を兼ねたドレイン電極４６６〜４６８にＡｌを用いても、表面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。

以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。

駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６８、ゲート電極を形成する導電層４３３と重なる第３の不純物領域４４１（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２７を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６９、ゲート電極を形成する導電層４３４と重なる第４の不純物領域４５６、ゲート電極の外側に形成される第４の不純物領域４５５、ソース領域またはドレイン領域として機能する第４の不純物領域４５４を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４７０、ゲート電極を形成する導電層４３５と重なる第３の不純物領域４４３（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４８（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２９を有している。

画素部の画素ＴＦＴ５０４にはチャネル形成領域４７１、ゲート電極を形成する導電層４３６と重なる第３の不純物領域４４４（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４９（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４３０を有している。また、保持容量５０５の一方の電極として機能する半導体層４３１には第１の不純物領域と同じ濃度で、半導体層４４５には第３の不純物領域と同じ濃度で、半導体層４５０には第２の不純物領域と同じ濃度で、それぞれｎ型を付与する不純物元素が添加されており、容量配線４３７とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。

本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部をゲート線や遮光膜を兼ねた容量電極と重なるように配置されている。さらに画素電極に接して遮光性の電極を形成している。

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を６枚（島状半導体層パターン、第１配線パターン（ソース線、ゲート配線、遮光膜を兼ねた容量電極、遮光膜）、第２配線パターン（ソース配線、ドレイン電極、遮光膜）、コンタクトホールパターン、透明画素電極パターン、ｎチャネル領域のマスクパターン）とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。

本実施例では、実施例２で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図８を用いる。図８の鎖線Ａ−Ａ‘と鎖線Ｂ−Ｂ’は、図１の上面図を鎖線Ａ−Ａ‘と鎖線Ｂ−Ｂ’で切断した断面に対応している。

まず、実施例２に従い、図７の状態のアクティブマトリクス基板を得た後、図８のアクティブマトリクス基板上に、感光性樹脂によりスペーサ５１５を形成する。

スペーサの配置は任意に決定すれば良いが、例えば図８で示すように遮光膜を兼ねたドレイン電極（４６６）上に位置が合うように対向基板に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。

スペーサ５１５形成後に、配向膜５０６を形成しラビング処理を行う。

一方、対向基板５０７を用意する。対向基板５０７には遮光膜を形成する。実施例１の図１〜２の基板を用いた場合、少なくとも図２の透光領域１２３〜１２６を遮光する必要があるため、遮光領域１２３〜１２６に対し、１〜１．５μｍ広めに遮光膜を形成する。

さらに、カラーフィルタ層５０８、５０９、オーバーコート層５１０を形成する。三原色のカラーフィルタ層のうち、二色が図示されている。各色のカラーフィルタ層はアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。オーバーコート層５１０は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。

オーバーコート層５１０を形成した後、対向電極５１２をパターニングにより形成し、配向膜５１３を形成した後ラビング処理を行う。

そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５１３で貼り合わせる。アクティブマトリクス基板と対向基板のラビング方向が互いに直交するように貼り合わせることで液晶の配向がＴＮ方式となる。シール剤５１３にはフィラーが混入されていて、このフィラーとスペーサ５１５によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶５１４を注入し、封止剤（図示せず）によって完全に封止する。液晶５１４には公知の液晶材料を用いれば良い。このようにして図８に示すアクティブマトリクス型液晶表示装置が完成する。

なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。

また、液晶材料の代わりにエレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の画像表示装置であるＥＬ表示装置に対しても本発明は適用され得る。

本発明の一例を図９の画素ＴＦＴの上面図を用いて説明する。実施例１の画素部のレイアウトに比べて、透明画素電極３１６をソース配線３０２の上方にオーバーラップさせることができるため、開口率が高くできる。

実施例４は直視型の透過型の液晶表示装置である。赤色、青色、緑色のカラーフィルタが形成されている。比視感度が高い緑色のカラーフィルタが形成された画素では、ディスクリネーションによる光漏れが赤色、青色の画素に比べはっきりと見えてしまう。このため、画素の比視感度に応じて、遮光領域の面積を変えている。

実施例１では容量電極を遮光膜としていたため、遮光領域の面積は各画素において、同一にしなければならなかった。実施例４においては、透明画素電極に直接に接するドレイン電極を遮光膜とするため、画素の表示色に応じて遮光領域の面積を変えることができる。

実施例１と同様に、たった二枚の金属膜の配線パターンのマスクで、ディスクリネーションを効率的に隠すレイアウトとする。

ラビング方向は左右対称の視野角特性を得るために、基板の一辺に対し４５°の角度とする。配向はＴＮ方式である。ラビング方向とディスクリネーションの関係から遮光領域を設定する。ラビング方向と遮光領域の関係を図１０に示す。

素子基板は、図９に示すように、行方向に配置されたゲート配線３１１と、列方向に配置されたソース配線３０２と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。

ただし、図９におけるゲート配線は、行方向に配置されたゲート電極３０３と接続したものを指している。また、ゲート配線３１１は第二の層間絶縁膜上に接して設けられたものである。

第一の半導体層３００と第二の半導体層３０１がパターニングされている。第一の半導体層３００はＴＦＴ素子の活性層である。第二の半導体層３０１は後述する保持容量の容量電極として機能する。

ゲート絶縁膜（図示しない）に接するように、ソース配線３０２とゲート電極３０３を形成する。

第一の層間絶縁膜と第二の層間絶縁膜（図示しない）を形成した後、第一の半導体層３００、第二の半導体層３０１、ソース配線３０２に達するコンタクトホール３０４〜３０８、３１７を開ける。次にパターニングにより、接続電極３０９、ドレイン電極３１０、ゲート配線３１１、容量接続電極３１２、遮光膜を兼ねたドレイン電極３１３〜３１４、青表示の画素の遮光膜３１５を形成する。

コンタクトホール３０４とコンタクトホール３０５により、接続電極３０９を介して、第一の半導体層３００とソース配線３０２が電気的に接続する。

コンタクトホール３０６により、第一の半導体層３００と遮光膜を兼ねたドレイン電極３１３〜３１４が電気的に接続する。コンタクトホール３１７とドレイン電極３１３〜３１４が電気的に接続する。

コンタクトホール３０７により、第二の半導体層３０１と容量接続電極３１２が電気的に接続する。

コンタクトホール３０８により、ゲート電極３０３とゲート配線３１１が電気的に接続する。

さらに、絶縁膜を介さずに、透明画素電極３１６をドレイン電極３１０、容量接側電極３１２、遮光膜を兼ねたドレイン電極３１３〜３１４、青表示の画素の遮光膜３１５に重なり合うように形成する。

これにより、容量接続電極３１２は透明画素電極３１５と電気的に接続して、保持容量の電極として機能する第二の半導体層３０１に電位を与える。ゲート電極３０３と島状の半導体層３０１により保持容量ができる。ゲート絶縁膜が保持容量の絶縁膜として機能する。

ゲート配線３１１、接続電極３０９、ドレイン電極３１０、遮光膜を兼ねたドレイン電極３１３〜３１４により、ＴＦＴ素子の活性層である第一の半導体層３００を外光から保護する。光による素子の劣化、光電流による電位の変動を防止できる。

ドレイン電極３１０、遮光膜を兼ねたドレイン電極３１３〜３１４は第一の層間絶縁膜と第二の層間絶縁膜を間に挟んで、ソース配線３０２の上方に形成されている。これにより、素子基板の先にラビングされる側にできるディスクリネーションを隠すことができる。

さらに、本実施例においては各画素の表示色に応じて、遮光膜を兼ねたドレイン電極３１３〜３１４の面積を変えている。

緑色（波長５５５ｎｍ）の比視感度を１とすると、赤色（波長６５０ｎｍ）の比視感度は０．１１、青色（波長４５０ｎｍ）の比視感度は０．０４である。単一波長で比較して、青色に対し赤は約３倍、緑は約２５倍の明るさで見える。比視感度の波長依存性を図２４に示す。

つまり、比視感度の高い緑色を表示する画素については光漏れが目立ちやすいのでコントラストを優先して、確実にディスクリネーションを遮光できるように、遮光膜を兼ねたドレイン電極３１３の面積を広くする。赤色を表示する画素については遮光膜を兼ねた遮光電極３１４を狭い幅で設ける。青色については明るさを優先してのため青表示の画素の遮光膜３１５を一部のみ形成する。

本実施例では比視感度のみを考慮して各色の遮光電極の面積を決定したが、比視感度とカラーフィルタの透過率の両方を考慮して遮光電極の面積を決めても良い。比視感度と光源の波長分布の両方を考慮して遮光電極の面積を決めても良い。

以上の画素のレイアウトにより、たった二枚の配線パターンのマスクにより、液晶のディスクリネーションによる光漏れを効率良く隠すことができる。

図１０に素子基板の遮光領域３１８を示す。たった二枚の配線パターンのマスクで遮光するため、光が通る領域はあるが、ディスクリネーションの出る領域のエッジが隠れているため、対向基板の遮光膜のアライメントが多少ずれても、光漏れが隠せる。また、対向基板の遮光膜を広めにとっても、素子基板の遮光領域に比べ、遮光領域の面積が小さいため、アライメントがずれても、対向基板の遮光領域が素子基板の遮光領域に重なり合い、開口率は低下しない。

ディスクリネーションによる光漏れが目立たないようにし、かつ、明るさを損なわないようにするため、比視感度に応じて、赤表示の画素３２８の開口率と、緑表示の画素３２９の開口率と、青表示の画素３３０の開口率が変わる。

図９の素子基板の断面図を図１１に示す。図１１（Ａ）の鎖線Ｅ−Ｅ‘、鎖線Ｆ−Ｆ’、鎖線Ｇ−Ｇ‘は、図９を鎖線Ｅ−Ｅ‘、鎖線Ｆ−Ｆ’、鎖線Ｇ−Ｇ‘で切断したものを示す。図１１は実施例２の図６（Ｃ）で示される基板に対し、以下の工程を追加し、作製したものである。図１１（Ａ）により説明する。

まず、第１の層間絶縁膜３２３を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜３２４を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。

そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線３２８〜３３０、ドレイン領域とコンタクトを形成するドレイン配線３３１〜３３３を形成する。

また、画素部においては、接続電極３０９、ドレイン電極３１０、ゲート配線３１１、容量接続電極３１２、遮光膜を兼ねたドレイン電極３１３〜３１４を形成する。膜厚は０．３μｍ〜０．７５μｍが望ましい。

接続電極３０９は、ソース配線３０２と第一の半導体層３００と電気的に接続する。図示してはいないが、ゲート配線３１１はゲート電極３０３とコンタクトホールにより電気的に接続する。容量接続電極３１２は第二の半導体層３０１と電気的に接続する。

その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により透明画素電極３１６を形成する。膜厚は１００ｎｍ〜１４００ｎｍが望ましい。透明画素電極３１６は、画素ＴＦＴ３２１のドレイン電極３１０に重なるように形成される。透明画素電極３１６により保持容量３２２の電極として機能する島状半導体膜３０１に電位が与えられる。

透明導電膜の材料は、酸化インジウム（Ｉｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―ＳｎＯ₂；ＩＴＯ膜）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯ膜のエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ膜に対して熱安定性にも優れているので、ドレイン電極３１６にＡｌを用いても、表面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。

また、図１１（Ｂ）により説明すると、本実施例において、遮光膜を兼ねたドレイン電極３１３〜３１４の面積を画素の表示色に応じて変えている点が特徴である。ソース配線３２５〜３２７付近にできるディスクリネーションによる光漏れを隠すために、表示色の比視感度が高い緑においては、広い面積の遮光膜を兼ねたドレイン電極３１３を用いる。表示色の比視感度が緑に比べ低い赤においては、やや狭い面積の遮光膜を兼ねたドレイン電極３１４を用いる。青表示の画素においては、開口率を優先し、強く光漏れが認識される部分のみに遮光膜を形成する。

以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦＴ３２１、保持容量３２２とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。

低温ポリシリコンをＴＦＴ素子の活性層に用いると、駆動回路ＴＦＴと画素ＴＦＴを１枚の基板に作製できる。このとき、ＣＭＯＳの駆動回路を作製するためにはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが必要である。

実施例２と本実施例の素子基板の作製工程によると、図９〜１１に示す画素構造を有する画素部と、駆動回路とを有する素子基板を形成するために必要なマスク数は６枚でよい。

即ち、１枚目が、第１の半導体層３００及び第２の半導体層３０１をパターニングするマスク、２枚目が、ソース配線３０２及びゲート電極３０３をパターニングするマスク、３枚目がｐ型を付与する不純物のドーピングマスク、４枚目が第１の半導体層３００と第２の半導体層３０１とソース配線３０２とゲート電極３０３とにそれぞれ達するコンタクトホールを形成するマスク、５枚目は、接続電極３０９、ドレイン電極３１０、ゲート配線３１１、容量接続電極３１２、遮光膜を兼ねたドレイン電極３１３〜３１４、遮光膜３１５をパターニングするマスク、６枚目は透明画素電極３１６をパターニングするためのマスクである。

以上のように、図９〜１１に示す画素構造とした場合、遮光膜を形成するために素子基板のマスク数を増加させることなく、コントラストの良い透過型の液晶表示装置を実現することができる。対向基板には遮光膜を補助的に形成すればよいので、貼り合わせの位置ずれによる光漏れ、開口率の低下はそれほど起こらない。

さらに、実施例１に比べ画素電極をソース配線に重なり合うように形成できるため、開口率が高くできる。かつ、表示色の比視感度に応じて遮光領域を決定するため、開口率の低下を抑えて、コントラストを確保できる。

実施例５は本発明の別形態を示す。投射型の透過型の液晶表示装置に本発明を適用した例を示す。

実施例４と同様に、ソース配線に透明画素電極が重なり合うため、実施例１に比べ、開口率が高くなる。

ラビング方向は投射型の装置の光学系の光軸合わせを容易にするために、基板の一辺に対し４５°の角度とする。このため、４５°方向にラビングしたときに出るディスクリネーションに合わせて遮光領域を設定した。

素子基板は、図１２及び図１３に示すように、行方向に配置されたゲート配線２１１と、列方向に配置された遮光膜を兼ねたソース配線２０２と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。

ただし、図１２及び図１３におけるゲート配線は、行方向に配置された遮光膜を兼ねたゲート電極２０３と接続したものを指している。また、ゲート配線は第二の層間絶縁膜上に接して設けられたものである。

第一の半導体層２００と第二の半導体層２０１がパターニングされている。第一の半導体層２００はＴＦＴ素子の活性層である。第二の半導体層２０１は後述する保持容量の容量電極として機能する。

ゲート絶縁膜（図示しない）に接するように、遮光膜を兼ねたソース配線２０２と遮光膜を兼ねたゲート電極２０３を形成する。液晶のディスクリネーションは後述する透明画素電極２１４のエッジ付近と、透明画素電極２１４の四隅のうち素子基板の先にラビングされる側に強く出る傾向がある。このため遮光膜を兼ねたソース配線２０２と遮光膜を兼ねたゲート電極２０３が透明画素電極のエッジを覆い、かつ、透明画素電極の四隅のうちディスクリネーションのでやすい場所を遮光できるような形状にする。

第一の層間絶縁膜と第二の層間絶縁膜（図示しない）を形成した後、コンタクトホール２０４〜２０８を開けて、接続電極２０９、ドレイン電極２１０、ゲート配線２１１、容量接続電極２１２、遮光電極２１３を形成する。

コンタクトホール２０４とコンタクトホール２０５により、接続電極２０９を介して、第一の半導体層２００とソース配線２０２が電気的に接続する。

コンタクトホール２０６により、第一の半導体層２００とドレイン電極２１０が電気的に接続する。

コンタクトホール２０７により、第二の半導体層２０１と容量接続電極２１２が電気的に接続する。

コンタクトホール２０８により、遮光膜を兼ねたゲート電極２０３とゲート配線２１１が電気的に接続する。

さらに、絶縁膜を介さずに、透明画素電極２１４を、遮光電極２１３、容量接続電極２１２、ドレイン電極１２０に重なり合うように形成する。

これにより、容量接続電極２１２は透明画素電極２１４と電気的に接続して、保持容量の電極として機能する第二の半導体層２０１に電位を与える。遮光膜を兼ねたゲート電極２０３と第二のの半導体層２０１により保持容量ができる。ゲート絶縁膜が保持容量の絶縁膜として機能する。

ゲート配線２１１、接続電極２０９、ドレイン電極２１０により、ＴＦＴ素子の活性層である第一の半導体層２００を外光から保護する。光による素子の劣化、光電流による電位の変動を防止できる。

遮光膜を兼ねたソース配線２０２、遮光膜を兼ねたゲート電極２０３の形状に特徴を持たせ、透明画素電極２１４の四隅のうち先にラビングされる側で強く出る光漏れを確実に隠すことができる。視認性に大きく影響するディスクリネーションを隠す。つまり、遮光膜を兼ねたソース配線２０２を列方向に伸びる配線形状に加えて、三角状の突起形状にして、ディスクリネーションが出る位置を遮光する。また、遮光膜を兼ねたゲート電極２０３の一部を三角状にして、ディスクリネーションを遮光する。また、遮光膜を兼ねたゲート電極２０３の一部をゲート配線２１１と、透明画素電極２１４の間隙に形成して、ディスクリネーションによる光漏れを遮光する。

ソース配線２０２とゲート電極２０３は同一層に形成されているため、ショートを防ぐ間隙がある。この間隙はソースライン反転駆動により、強くディスクリネーションが出る領域である。このため、絶縁膜を介して遮光電極２１３を形成する。

以上の画素のレイアウトにより、たった二枚の配線パターンのマスクにより、液晶のディスクリネーションによる光漏れを効率良く隠すことができる。

図１４に図１２の素子基板の遮光領域２１５を示す。たった二枚の配線パターンのマスクで遮光するため、光が通る領域はあるが、ディスクリネーションの出る領域のエッジが隠れているため、対向基板の遮光膜のアライメントが多少ずれても、光漏れが隠せる。また、対向基板の遮光膜を広めにとっても、素子基板の遮光領域の内側に対向基板の遮光領域が存在するため、アライメントがずれても、対向基板の遮光領域が素子基板の遮光領域に重なり合い、開口率の低下を防げる。

図１２及び図１３の素子基板の断面図を図１５に示す。図１５の鎖線Ｈ−Ｈ‘、鎖線Ｉ−Ｉ’、鎖線Ｊ−Ｊ’は、図１２及び図１３を鎖線Ｈ−Ｈ‘、鎖線Ｉ−Ｉ’、鎖線Ｊ−Ｊ’で切断したものを示す。図１５は実施例２の図６（Ｃ）で示される基板に対し、以下の工程を追加し、作製したものである。図１５（Ａ）により説明する。

まず、第１の層間絶縁膜２１５を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜２１６を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。

そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線２１７〜２１９、ドレイン領域とコンタクトを形成するドレイン配線２２０〜２２２を形成する。

また、画素部においては、接続電極２０９、ドレイン電極２１０、ゲート配線２１１、容量接続電極２１２を形成する。膜厚は０．３μｍ〜０．７５μｍが望ましい。

接続電極２０９は、遮光膜を兼ねたソース配線２０２と第一の半導体層２００と電気的に接続する。図示してはいないが、ゲート配線２１１は遮光膜を兼ねたゲート電極２０３とコンタクトホールにより電気的に接続する。容量接続電極２１２は第二の半導体層２０１と電気的に接続する。

その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により透明画素電極２１４を形成する。膜厚は１００ｎｍ〜１４００ｎｍが望ましい。透明画素電極２１４は、画素ＴＦＴ２２２のドレイン電極２１０に重なるように形成される。また、保持容量２２３の電極として機能する島状半導体膜２０１に電位が与えられる。

透明導電膜の材料は、酸化インジウム（Ｉｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―ＳｎＯ₂；ＩＴＯ膜）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯ膜のエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ膜に対して熱安定性にも優れているので、ドレイン電極２１０にＡｌを用いても、表面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。

また、図１５（Ｂ）により説明すると、本実施例において、ゲート電極２０３を、ゲート配線２１１と透明画素電極２１４の間隙に形成し、ゲート電極２０３をディスクリネーションによる光漏れを遮光する膜としている。第一の層間絶縁膜２１５と第二の層間絶縁膜２１６が、透明画素電極２１４とゲート電極２０３の間にある。

以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦＴ２２２、保持容量２２３とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。

低温ポリシリコンをＴＦＴ素子の活性層に用いると、駆動回路ＴＦＴと画素ＴＦＴを１枚の基板に作製できる。このとき、ＣＭＯＳの駆動回路を作製するためにはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが必要である。

実施例２と本実施例の素子基板の作製工程によると、図１２〜１５に示す画素構造を有する画素部と、駆動回路とを有する素子基板を形成するために必要なマスク数は６枚でよい。さらに、実施例１に比べ画素電極をソース配線に重なり合うように形成できるため、開口率が高くできる。

即ち、１枚目が、第１の半導体層２００及び第２の半導体層２０１をパターニングするマスク、２枚目が、遮光膜を兼ねたソース配線２０２及び遮光膜を兼ねたゲート電極２０３をパターニングするマスク、３枚目がｐ型を付与する不純物のドーピングマスク、４枚目がコンタクトホールを形成するマスク、５枚目は接続電極２０９、ドレイン電極２１０、ゲート配線２１１、容量接続電極２１２、遮光電極２１３をパターニングするマスク、６枚目は透明画素電極２１４をパターニングするためのマスクである。

以上のように、図１２〜１５に示す画素構造とした場合、遮光膜を形成するために素子基板のマスク数を増加させることなく、コントラストの良い透過型の液晶表示装置を実現することができる。対向基板には遮光膜を補助的に形成すればよいので、貼り合わせの位置ずれによる光漏れ、開口率の低下を防げる。

本実施例では、実施例２で示したアクティブマトリクス基板のＴＦＴの半導体層を形成する結晶質半導体層の他の作製方法について示す。本実施例では特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。以下に、その場合の例を説明する。

実施例２と同様にして、ガラス基板上に下地膜、非晶質半導体層を２５〜８０nmの厚さで形成する。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１７０は、スピンコート法の他にスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。

そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層を得ることができる。

このうようにして作製された結晶質半導体層から島状半導体層を作製すれば、実施例２と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０¹⁷〜１×１０¹⁹atoms/cm³程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。

この目的におけるリン（Ｐ）によるゲッタリング処理は、図６（Ｃ）で説明した活性化工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０¹⁷〜１×１０¹⁹atoms/cm³程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。

なお、本実施例は、実施例１乃至５のいずれか一と自由に組み合わせることが可能である。

本発明を実施して形成されたＣＭＯＳ回路や画素部は様々な半導体装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら半導体装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。以下の装置にセンサーを組み込み、消費電力低減のため、外部の明るさを検出して、暗いところでは、輝度を落とすようにしても良い。

図１８（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。

図１８（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。

図１８（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。

図１８（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。

図１８（Ｅ）はテレビであり、本体９４０１、スピーカー９４０２、表示装置９４０３、受信装置９４０４、増幅装置９４０５等で構成される。実施例５で示す液晶表示装置や、実施例６または７で示すＥＬ表示装置は表示装置９４０３に適用することができる。

図１８（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。

図１８（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。

図１８（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。

図１８（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。

図１８（Ａ）はフロント型プロジェクターであり、表示装置９９０１、スクリーン９９０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。

図１８（Ｂ）はリア型プロジェクターであり、本体１０００１、投射装置１０００２、ミラー１０００３、スクリーン１０００４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。

なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における投射装置９９０１、１０００２の構造の一例を示した図である。投射装置９９０１、１０００２は、光源光学系１０１０１、ミラー１０１０２、１０１０４〜１０１０６、ダイクロイックミラー１０１０３、プリズム１０１０７、液晶表示装置１０１０８、位相差板１０１０９、投射光学系１０１１０で構成される。投射光学系１０１１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。

また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系１０２０１の構造の一例を示した図である。本実施例では、光源光学系１０２０１は、リフレクター１０２１１、光源１０２１２、レンズアレイ１０２１３、１０２１４、偏光変換素子１０２１５、集光レンズ１０２１６で構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。

Claims (3)

1. 半導体層を有し、
   前記半導体層の上方に第１の絶縁層を有し、
   前記第１の絶縁層の上方に第１の導電層を有し、
   前記第１の絶縁層の上方に第２の導電層を有し、
   前記第１の導電層の上方と前記第２の導電層の上方とに第２の絶縁層を有し、
   前記第２の絶縁層の上方に第３の導電層を有し、
   前記第２の絶縁層の上方に第４の導電層を有し、
   前記第２の絶縁層の上方に第５の導電層を有し、
   前記第４の導電層の上方に透明導電層を有し、
   前記第１の導電層は、遮光性を有し、
   前記第２の導電層は、遮光性を有し、
   前記第３の導電層は、遮光性を有し、
   前記第４の導電層は、遮光性を有し、
   前記第５の導電層は、遮光性を有し、
   前記半導体層は、チャネル形成領域と第１の不純物領域と第２の不純物領域とを有し、
   前記第１の導電層は、前記チャネル形成領域と重なる領域を有し、
   前記第３の導電層は、前記第２の導電層と電気的に接続され、
   前記第３の導電層は、前記第１の不純物領域と電気的に接続され、
   前記第４の導電層は、前記第２の不純物領域と電気的に接続され、
   前記第５の導電層は、前記第１の導電層と電気的に接続され、
   前記透明導電層は、前記第４の導電層と電気的に接続され、
   前記透明導電層は、前記第２の導電層と重なる領域を有し、
   前記透明導電層は、前記第４の導電層と重なる領域を有し、
   前記第３の導電層は、前記半導体層と重なる領域を有し、
   前記第４の導電層は、前記半導体層と重なる領域を有し、
   前記第５の導電層は、前記半導体層と重なる領域を有し、
   前記透明導電層は、画素電極として機能する領域を有し、
   前記第１の導電層は、ゲート電極として機能する領域を有し、
   前記第２の導電層は、ソース配線として機能する領域を有し、
   前記第４の導電層は、ドレイン電極として機能する領域を有し、
   前記第５の導電層は、ゲート配線として機能する領域を有し、
   前記第１の絶縁層は、ゲート絶縁膜として機能する領域を有し、
   前記第２の絶縁層は、層間絶縁膜として機能する領域を有し、
   前記第１の絶縁層の上方に第６の導電層を有し、
   前記第６の導電層は、隣の画素の半導体層と電気的に接続され、
   前記第６の導電層は、ソース配線として機能する領域を有し、
   前記第４の導電層は、前記第２の絶縁層を介して前記第６の導電層と重なる領域を有し、
   前記透明導電層の端部のうち先にラビングされる側の端部と重なるように、前記第４の導電層が設けられることを特徴とする表示装置。
2. 半導体層を有し、
   前記半導体層の上方に第１の絶縁層を有し、
   前記第１の絶縁層の上方に第１の導電層を有し、
   前記第１の絶縁層の上方に第２の導電層を有し、
   前記第１の導電層の上方と前記第２の導電層の上方とに第２の絶縁層を有し、
   前記第２の絶縁層の上方に第３の導電層を有し、
   前記第２の絶縁層の上方に第４の導電層を有し、
   前記第２の絶縁層の上方に第５の導電層を有し、
   前記第４の導電層の上方にＩＴＯ層を有し、
   前記第１の導電層は、遮光性を有し、
   前記第２の導電層は、遮光性を有し、
   前記第３の導電層は、遮光性を有し、
   前記第４の導電層は、遮光性を有し、
   前記第５の導電層は、遮光性を有し、
   前記半導体層は、チャネル形成領域と第１の不純物領域と第２の不純物領域とを有し、
   前記第１の導電層は、前記チャネル形成領域と重なる領域を有し、
   前記第３の導電層は、前記第２の導電層と電気的に接続され、
   前記第３の導電層は、前記第１の不純物領域と電気的に接続され、
   前記第４の導電層は、前記第２の不純物領域と電気的に接続され、
   前記第５の導電層は、前記第１の導電層と電気的に接続され、
   前記ＩＴＯ層は、前記第４の導電層と電気的に接続され、
   前記ＩＴＯ層は、前記第２の導電層と重なる領域を有し、
   前記ＩＴＯ層は、前記第４の導電層と重なる領域を有し、
   前記第３の導電層は、前記半導体層と重なる領域を有し、
   前記第４の導電層は、前記半導体層と重なる領域を有し、
   前記第５の導電層は、前記半導体層と重なる領域を有し、
   前記ＩＴＯ層は、画素電極として機能する領域を有し、
   前記第１の導電層は、ゲート電極として機能する領域を有し、
   前記第２の導電層は、ソース配線として機能する領域を有し、
   前記第４の導電層は、ドレイン電極として機能する領域を有し、
   前記第５の導電層は、ゲート配線として機能する領域を有し、
   前記第１の絶縁層は、ゲート絶縁膜として機能する領域を有し、
   前記第２の絶縁層は、層間絶縁膜として機能する領域を有し、
   前記第１の絶縁層の上方に第６の導電層を有し、
   前記第６の導電層は、隣の画素の半導体層と電気的に接続され、
   前記第６の導電層は、ソース配線として機能する領域を有し、
   前記第４の導電層は、前記第２の絶縁層を介して前記第６の導電層と重なる領域を有し、
   前記ＩＴＯ層の端部うち先にラビングされる側の端部と重なるように、前記第４の導電層が設けられることを特徴とする表示装置。
3. 請求項１又は請求項２において、
   前記第２の導電層の長手方向は、第１の方向と平行な方向であり、
   前記第５の導電層の長手方向は、第２の方向と平行な方向であり、
   前記第１の方向と前記第２の方向とは交差することを特徴とする表示装置。

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