KR101030698B1 - 반도체 장치 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 재료의 이용 효율을 향상시킴으로써 제조 과정이 간략화된 반도체 장치 제조 방법을 제공하는 것이다. 본 발명의 반도체 장치 제조 방법은 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와, 상기 게이트 전극 위에 일도전형 불순물을 함유하는 게이트 절연층, 제 1 반도체층, 제 2 반도체층을 적층하는 단계와, 상기 게이트 전극과 겹치는 위치에 상기 액체방울 토출법으로 마스크로서 역할하는 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 사용하여 일도전형 불순물을 함유하는 상기 제 1 반도체층 및 상기 제 2 반도체층을 에칭하는 단계와, 상기 제 1 도전층 위에 상기 액체방울 토출법으로 소스 배선 또는 드레인 배선으로서 역할하는 제 2 도전층을 형성하는 단계와, 마스크로서 상기 제 2 도전층을 사용하여 일도전형 불순물을 함유하는 상기 제 1 도전층 및 상기 제 2 도전층을 에칭하는 단계를 포함한다.
Figure R1020040055964
반도체 장치, 액체방울 토출법, 게이트 절연층, 반도체층, 도전층

Description

반도체 장치 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 표시장치의 제조방법을 설명하는 도면,
도 2는 본 발명의 박막트랜지스터의 제조방법을 설명하는 도면,
도 3은 본 발명의 박막트랜지스터의 제조방법을 설명하는 도면,
도 4는 본 발명의 표시장치의 제조방법을 설명하는 도면,
도 5는 본 발명의 박막트랜지스터의 제조방법 및 표시장치의 제조방법을 설명하는 도면,
도 6은 본 발명의 표시장치에 구비되는 드라이버 IC의 실장방식(COG 방식)을 설명하는 도면,
도 7은 본 발명의 표시장치에 구비되는 드라이버 IC의 실장방식(TAB 방식)을 설명하는 도면,
도 8은 화소영역, FPC 및 드라이버 IC의 접속을 설명하는 도면,
도 9는 본 발명의 표시장치의 구조를 설명하는 도면,
도 10은 액체방울 토출장치의 일례를 나타내는 도면,
도 11은 n형 TFT만으로 구성되는 시프팅 레지스터의 회로도,
도 12는 본 발명의 표시장치의 일형태인 패널의 상면도와 단면도,
도 13은 본 발명의 표시장치의 일형태인 패널의 단면도,
도 14는 본 발명이 적용되는 전자기기를 나타내는 도면,
도 15는 표시장치의 화소회로의 일례를 나타내는 도면,
도 16은 본 발명의 표시장치의 제조방법을 설명하는 도면,
도 17은 본 발명의 박막트랜지스터의 제조방법을 설명하는 도면,
도 18은 본 발명의 박막트랜지스터의 제조방법을 설명하는 도면,
도 19는 본 발명의 박막트랜지스터의 제조방법 및 표시장치의 제조방법을 설명하는 도면,
도 20은 화소회로의 레이아웃도,
도 21은 화소회로의 레이아웃도,
도 22는 본 발명의 박막트랜지스터의 제조방법을 설명하는 도면,
도 23은 본 발명의 표시장치의 제조방법을 설명하는 도면,
도 24는 본 발명의 표시장치를 설명하는 도면,
도 25는 본 발명의 표시장치에 구비되는 보호회로를 설명하는 도면,
도 26은 디스펜서방식(액체방울 토출방식)을 설명하는 도면,
도 27은 본 발명의 표시장치의 제조방법을 설명하는 도면,
도 28은 본 발명의 박막 트랜지스터 제조방법을 설명하는 도면,
도 29는 본 발명의 박막 트랜지스터 제조방법을 설명하는 도면,
도 30은 본 발명의 표시장치 제조방법을 설명하는 도면,
도 31은 본 발명의 박막 트랜지스터 제조방법 및 표시장치 제조방법을 설명하는 도 면.
*도면의 주요부분에 대한 부호의 설명*
50: 기판 51,52: 도전층
53,54: 절연층 55,60,63: 제 1 반도체층
56,61,64: 제 2 반도체층 57,62,65: 제 3 반도체층
58,59: 도전층
본 발명은 액체방울 토출법을 사용한 박막 트랜지스터 제조방법 및 박막 트랜지스터를 장착한 표시장치 제조방법에 관한 것이다.
본 발명은, 액체방울 토출법을 사용한 반도체장치의 제조방법에 관한 것이다.
최근, 액체방울 토출법(잉크젯 프린팅)에 의한 패턴형성은, 플랫 패널 디스플레이의 분야에 응용되고, 활발히 개발이 진행되고 있다. 액체방울 토출법은, 직접 드로잉(drawing)하기 때문에 마스크가 불필요하고, 대형 기판에 적용하기 쉬워, 재료의 이용효율이 높은 등의 많은 이점을 가지기 때문에, EL층이나 컬러필터, 플라즈마 디스플레이의 전극 등의 제조에 응용되어 있다.
[비특허문헌 1]
T.Shimoda, Ink-jet Technology for Fabrication Processes of Flat Panel Displays, SID 03 DIGEST, pp.1178-1181
또한, 일반적인 반도체 프로세스에서는, 포토리소그래피 공정이 사용되지만, 해당 포토리소그래피 공정을 사용하면, 재료의 이용효율이 나쁘고, 또한, 공정이 번잡하다.
상기한 실정을 감안하여, 본 발명은, 재료의 이용효율을 향상시켜, 제조공정을 간략화한 반도체장치의 제조방법의 제공하고, 제조시간의 단축 및 제조비용의 감소를 실현한 반도체장치의 제조방법의 제공을 목적으로 한다.
본 발명은, 비정질 반도체 중에 결정 그레인(grain)이 분산되도록 존재하고 있는 세미 비정질 반도체층(이하 SAS라 표기)을 사용한, 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다. SAS를 사용한 트랜지스터는, 그 전자 전계 이동도가 2 내지 10cm2/V·sec와, 비정질 반도체층을 사용한 트랜지스터의 2 내지 20배의 전계효과 이동도를 갖는다. 따라서, 구동회로의 일부 또는 전체를, 화소부와 동일한 기판 상에 일체형성할 수 있다. 요컨대, 시스템 온 패널화를 실현한 표시장치의 제조방법을 제공할 수 있다.
SAS는, 비정질과 결정구조(단결정, 다결정을 포함함)의 중간적인 구조의 반 도체이다. 이 반도체는, 자유에너지적으로 안정된 제3 상태를 갖는 반도체에 있어서, 단거리질서를 갖고 격자왜곡을 갖는 결정질인 것으로, 그 그레인 크기를 0.5 내지 20nm로서 비단결정 반도체 중에 분산시켜 존재시키는 것이 가능하다. 또한, 미결합수(댕글링 본드)의 중화제로서 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함하게 하고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함하여 격자왜곡을 더 촉진시키는 것으로 안정성이 증가하여 양호한 SAS를 얻을 수 있다. 이러한 SAS 에 관한 기술은, 예를 들면, 특허 공보 3065528 호에 개시되어 있다.
또한, SAS는, 가전자제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않을 때에 약한 N형의 전기전도성을 나타낸다. 이것은, SAS 중에 포함되는 불순물에 의한 것으로, 대표적으로는 산소가 N형의 전도성을 부여하는 것으로 하고 생각 되고 있다. SAS에 포함되는 산소는, 막형성시의 고주파 전력밀도에 따라서도 변화된다. 본 발명에 있어서는, SAS의 산소농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하로 하는 것이 바람직하다. 물론, 이 산소의 모두가 도우너로서 기능하는 이유가 아니므로, 도전형을 제어하기 위해서는, 그것에 따른 양의 불순물원소를 첨가하게 된다.
여기서, 트랜지스터의 채널형성영역을 설치하는 SAS에 대해서는, P형 도전성을 부여하는 불순물원소를, 이 막형성과 동시에, 혹은 막형성 후에 첨가함으로써, 임계치 제어를 하는 것이 가능해진다. P형 도전성을 부여하는 불순물원소로서는, 대표적으로는 비소이고, B2H6, BF3 등의 불순물기체를 1ppm 내지 1000ppm의 비율로 규화물 기체에 혼입시키면 된다. 그리고 붕소의 농도를 1×1014 내지 6×1016atoms/cm3로 하면 된다.
상기한 SAS는, 다결정 반도체층과 달리, SAS로서 직접 기판 상에 막형성할 수 있다. 구체적으로는, SiH4를 H2로 유량비 2 내지 1000배, 바람직하게는 10 내지100배로 희석하여, 플라즈마 CVD법을 사용하여 막형성할 수 있다. 상기 방법을 사용하여 제조된 SAS는, 0.5nm 내지 20nm의 결정 그레인을 비정질 반도체층 중에 포함하는 미결정 반도체층에서도 포함하고 있다. 따라서, 다결정 반도체층을 사용하는 경우와 달리, 반도체층의 막형성 후에 결정화의 공정을 설치할 필요가 없다. 그리고, 레이저광을 사용한 결정화와 같이, 레이저빔의 장축의 길이에 한계가 있기 때문에, SAS의 경우 기판의 치수에 제한이 생기지 않는다. 요컨대, 소위 제5세대 의 한 측면이 미터 각인 기판 상에도 간단히 제조할 수 있다. 또한, 트랜지스터의 제조에서의 공정수를 삭감할 수 있어, 그만큼, 표시장치의 수율을 높여, 비용을 제어할 수 있다. 이때 본 발명에서는, SAS는, 적어도 채널형성영역에 사용하고 있으면 된다. 또한 채널형성영역은, 그 막두께방향에서 모두 세미 비정질 반도체층일 필요는 없고, 적어도 일부에 세미 비정질 반도체층을 포함하고 있으면 된다.
본 발명은, 반도체장치의 제조시에, 액체방울 토출법(예를 들어 잉크젯 프린팅)을 사용하는 것으로, 선택적으로 조성물을 토출하여 패턴을 형성한다. 그리고, 액체방울 토출법을 사용하는 것으로, 원하는 영역에만 드로잉된 패턴을 사용하여, 반도체층 등의 패터닝을 행한다.
본 발명의 반도체장치의 제조방법은, 절연표면을 갖는 기판 상에, 액체방울 토출법으로 게이트전극을 형성하는 단계와, 상기 게이트 전극 상에, 게이트 절연층, 제 1 반도체층, 일도전성 형태 불순물을 함유하는 제 2 반도체층을 적층형성하는 단계와, 상기 게이트 전극과 겹치는 위치에, 액체방울 토출법으로 마스크로서 역할하는 제 1 도전층을 형성하는 단계와, 제 1 도전층을 사용하여 일도전성 형태 불순물을 함유하는 제 1 반도체 층 및 제 2 반도체 층을 에칭하는 단계와, 제 1 도전층 위에 액체방울 토출법으로 소스 배선 또는 드레인 배선으로 역할하는 제2 도전층을 형성하는 단계와, 마스크로서 제 2 도전층을 사용하여 일도전성 형태 불순물을 함유하는 제 1 도전층 및 제 2 반도체 층을 에칭하는 단계를 포함한다. 이 박막 트랜지스터 제조 방법은 실시형태 1에 자세히 설명된다.
본 발명의 반도체장치의 제조방법은, 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와, 게이트 전극 위에 게이트 절연층 및 제 1 반도체 층을 적층하는 단계와, 게이트 전극과 겹치는 위치에 액체방울 토출법으로 제 1 마스크를 형성하는 단계와, 제 1 마스크를 사용하여 제 1 반도체 층을 에칭하여 제 2 반도체 층을 형성하는 단계와, 제 2 반도체 층 위에 절연층을 형성하는 단계와, 절연층 위에 액체방울 토출법으로 제 2 마스크를 형성하는 단계와, 제 2 마스크를 사용하여 절연층을 에칭하여 채널 보호층을 형성하는 단계와, 제 2 반도체 층위에 일도전성 형태 불순물을 함유하는 제 3 반도체 층을 형성하는 단계와, 일도전성 형태 불순물을 함유하는 제 3 반도체 층 위에 액체방울 토출법으로 소스 배선 또는 드레인 배선으로 역할하는 도전층을 형성하는 단계와, 마스크로서 도전층을 사용하여 일도전성 형태 불순물을 함유하는 제 3 반도체 층을 에칭하는 단계를 포함한다. 이 박막 트랜지스터 제조방법은 실시형태 2에서 자세히 설명된다.
본 발명에서는, 채널보호막이 되는 제2 패턴은, 액체토출법에 의해 형성한 패턴을 그대로 사용하고 있다. 그러나, 전체면에 절연체로 이루어진 박막을 형성하고, 그 후, 액체방울 토출법에 의해 형성된 패턴을 마스크로 하여, 그 박막을 패터닝함으로써, 제 2 패턴이 채널보호막으로서 사용해도 된다.
본 발명은, 제1 기판 상에 제1 반도체소자를 복수배치한 화소영역, 또는 화소영역 및 주사선 구동회로를 형성하고, 상기 제1 기판과 제2 기판의 사이에 액정층 또는 일렉트로루미네센트 층을 끼워 제 1 및 제 2 기판을 접합한다. 다음에, 제3 기판 상에 제2 반도체소자를 복수배치한 구동회로와, 그 구동회로에 연결하는 입력단자 및 출력단자를 포함하는 드라이버 IC를 복수개 형성한 후, 상기 복수개의 드라이버 IC를 각각으로 분할하고, 신호선 구동회로만, 또는 신호선 구동회로 및 주사선 구동회로로서 상기 드라이버 IC를 상기 제1 기판 상에 형성된 상기 화소영역의 주변에 접합하여 표시장치를 제조한다. 본 발명은, 상기 제1 반도체소자의 채널 영역으로서 세미 비정질 반도체를 형성하고, 상기 제1 반도체소자를 구성하는 도전층은, 도전성재료를 포함하는 조성물을 선택적으로 토출하여 형성한다. 이 박막 트랜지스터의 제조방법에 대해서는, 실시형태 3에 상술한다.
제1 기판 상에 실장되는 이들 드라이버 IC는, 결정질 반도체에 의해 형성되 는 것이 적합하고, 상기 결정질 반도체 층은 연속발광의 레이저광을 조사함으로써 형성되는 것이 바람직하다. 따라서, 해당 레이저광을 발생시키는 발진기로서는, 연속발광의 고체레이저 또는 기체레이저를 사용한다. 연속발광의 레이저를 사용하면, 결정결함이 적고, 큰 그레인 크기의 다결정 반도체 층을 사용하여, 트랜지스터를 작성할 수 있다. 더욱이 이동도나 응답속도가 양호하기 때문에 고속구동이 가능하고, 종래보다 소자의 동작주파수를 향상시킬 수 있어, 특성변동이 적기 때문에 높은 신뢰성을 얻을 수 있다. 또한, 다른 동작의 주파수의 향상을 목적으로서, 트랜지스터의 채널길이방향과 레이저광의 주사방향과 일치시키면 된다.
본 발명은, 비정질 반도체층(비정질 실리콘, a-Si)을 사용한 반도체장치의 제조방법을 제공한다. 비정질 반도체층은, 플라즈마 CVD법이나 스퍼터링법 등의 공지의 방법에 의해 제조한다.
반도체 장치 제조 방법은, 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와, 게이트 전극 위에 일도전성 형태 불순물을 함유하는 게이트 절연층, 제 1 반도체 층, 제 2 반도체 층을 적층하는 단계와, 게이트 전극과 겹치는 위치에 액체방울 토출법으로 마스크를 형성하는 단계와, 마스크를 사용하여 일도전성 형태 불순물을 함유하는 제 1 반도체 층 및 제 2 반도체 층을 에칭하여 일도전성 형태 불순물을 함유하는 제 3 반도체 층 및 제 4 반도체 층을 형성하는 단계와, 일도전성 형태 불순물을 함유하는 제 4 반도체 층 위에 액체방울 토출법으로 소스 배선 또는 드레인 배선으로 역할하는 도전층을 형성하는 단계와, 마스크로서 도전층을 사용하여 일도전성 형태 불순물을 함유하는 제 4 반도체 층을 에칭하는 단계를 포함한다.
반도체 장치 제조 방법은, 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와, 게이트 절연층, 제 1 반도체 층, 절연층을 적층하는 단계와, 게이트 전극과 겹치는 위치에 액체방울 토출법으로 제 1 마스크를 형성하는 단계와, 제 1 마스크로 절연층을 에칭하여 채널 보호층을 형성하는 단계와, 제 1 반도체 층 위에 일도전성 형태 불순물을 함유하는 제 2 반도체 층을 형성하는 단계와, 채널 보호층과 겹치는 위치에 액체방울 토출법으로 제 2 마스크를 형성하는 단계와, 제 2 마스크를 사용하여 일도전성 형태 불순물을 함유하는 제 2 반도체 층을 에칭하여 일도전성 형태 불순물을 함유하는 제 3 반도체 층을 형성하는 단계와, 일도전성 형태 불순물을 함유하는 제 3 반도체 층 위에 액체방울 토출법으로 소스 배선 또는 드레인 배선으로 역할하는 도전층을 형성하는 단계와, 마스크로서 도전층을 사용하여 일도전성 형태 불순물을 함유하는 제 3 반도체 층을 에칭하는 단계를 포함한다.
본 발명에 따르면, 게이트 전극 위에 게이트 절연층, 반도체 층, 절연층을 적층하는 단계는, 대기에 노출하지 않고 연속적으로 실행된다. 본 발명에서, 게이트 절연막은 제 1 질화규소막, 산화규소막, 제 2 질화규소막으로 순차 적층된다.
이때, 상기 반도체장치란, 기판 상에 형성된 반도체층, 그 반도체층을 사용한 박막트랜지스터가 형성된 TFT 기판, 기판 상에 박막트랜지스터 및 액정이 형성된 액정패널 용 기판 또는 액정모듈용 기판, 기판 상에 박막트랜지스터 및 발광소자가 형성된 EL(일렉트로루미네센트) 패널용 기판 또는 EL 모듈용 기판, 기판 상의 박막트랜지스터 및 액정이 밀봉재에 의해 밀봉된 액정패널, 기판 상의 박막트랜지스터 및 발광소자가 밀봉재에 의해 밀봉된 EL 패널, 이들 패널에 FPC 등이 부착된 모듈, FPC 등의 앞에 드라이버 IC가 접속된 모듈, 패널에 COG 방식 등에 의해 드라이버 IC가 실장된 모듈 등을 포함하는 것이다.
본 발명은, 세미 비정질 반도체로 채널형성영역을 구성함으로써, 비정질 반도체를 사용한 트랜지스터보다도 향상시킨 2 내지 10cm2/V·sec의 전계효과 이동도의 박막트랜지스터 및 표시장치의 제조방법을 제공할 수 있다. 따라서, 결정화를 위한 공정을 간략화하는 것이 가능해지고, 또한 이 트랜지스터를 화소의 스위칭용 소자로서 이용하는 것이 가능해지며, 더욱이 화소의 스위칭소자뿐만 아니라, 주사선(게이트 선)측의 구동회로를 형성하는 소자로서 이용할 수 있다. 따라서, 시스템온 패널화를 실현한 표시장치를 제조할 수 있다. 또한, 본 발명은, 액체방울 토출법을 사용함으로써, 레지스트에 의한 마스크를 전혀 사용하지 않고 또는 몇장만을 사용하는 것만으로, 박막트랜지스터를 형성하는 것이 가능해진다. 따라서, 레지스트의 도포, 레지스트의 소성, 노광, 현상, 현상 후의 소성, 레지스트 박리 등의 공정도를 생략할 수 있으므로, 공정의 간략화에 의한 비용의 대폭적인 감소나 신뢰성의 향상이 실현된다.
상기 구성을 갖는 본 발명은, 재료의 이용효율을 향상시켜, 제조공정을 간략화한 박막트랜지스터 및 표시장치의 제조방법의 제공, 제조시간의 단축 및 제조비용의 감소를 실현한 박막트랜지스터 및 표시장치의 제조방법의 제공을 가능하게 한다.
본 발명의 실시예에 대하여, 도면을 사용하여 상세히 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않는다. 이때, 실시형태를 설명하는 모든 그림에서, 같은 참조 번호는 같은 부분 또는 같은 기능을 갖는 부분을 나타내고, 그 설명은 반복되지 않는다.
(실시형태 1)
본 발명의 실시형태로서, 채널 에치형의 트랜지스터의 제조방법에 대하여, 도 2a 내지 2c, 및 도 3a 내지 3c를 사용하여 설명한다. 유리, 석영, 플라스틱재료, 스테인레스 및 알루미늄 등의 금속재료 상에 절연막을 형성한 기판(50) 상에 게이트전극 및 게이트배선(주사선)을 형성하기 위한 도전층(51, 52)를 형성한다(도 2a). 이 도전층(51, 52)는, 액체방울 토출법을 사용하여, 도전성재료를 포함하는 조성물을 기판(50) 상에 드로잉함으로써 형성된다. 보다 구체적으로, 도전 재료를 포함하는 조성물을 선택적으로 토출함으로써 형성된다. 또한, 도시하지 않지만, 이때, 게이트전극과 접속하는 배선도 동시에 형성된다.
도전층(51, 52)의 형성시에 액체방울 토출수단을 사용하지만, 그 액체방울 토출수단이 구비하는 노즐의 지름은, 0.1 내지 50㎛(적합하게는 0.6 내지 26㎛)로 설정하고, 그 노즐로부터 토출되는 조성물의 토출량은 0.00001pl 내지 50pl(적합하게는 0.0001 내지 10pl)로 설정한다. 이 토출량은, 노즐의 지름의 크기에 비례하여 증가한다. 또한, 피처리물과 노즐토출구와의 거리는, 원하는 개소에 적하하기 위해, 할 수 있는 한 가까이 해 놓는 것이 바람직하고, 적합하게는 0.1 내지 2mm 정 도로 설정한다.
토출구로부터 토출하는 조성물은, 도전 재료를 용매에 용해 또는 분산시킨 것을 사용한다. 도전체는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 납(Pd), 이리듐(Ir), 로듐(Rh), 텅스텐(W), 알루미늄(Al) 등의 금속, 카드늄(Cd), 아연(Zn), 철(Fe), 티타늄(Ti), 지르코늄(Zr), 바륨(Ba)이고, 투명도전막으로서 사용되는 인듐석 산화물(ITO)에 해당한다. 이때, 적합하게는, 토출구로부터 토출하는 조성물은, 비저항값을 고려하여, 금, 은, 구리 중 어느 하나의 재료를 용매에 용해 또는 분산시킨 것을 사용하는 것이 적합하다. 보다 적합하게는, 저 저항을 갖는 은, 구리를 사용하면 된다. 그러나, 구리를 사용하는 경우에는, 불순물 대책을 위해, 합쳐서 배리어막을 설치하면 된다. 용매는, 아세트산부틸, 아세트산에틸 등의 에스테르류, 이소프로필알코올, 에틸알코올 등의 알코올류, 메틸에틸케톤, 아세톤 등의 유기용제 등에 해당한다.
조성물의 점도는 300cp 이하가 적합하고, 이것은, 토출구로부터 조성물을 원활히 토출할 수 있도록 하기 위해서이다. 이때, 사용하는 용매나, 용도에 맞추어, 조성물의 점도, 표면장력 등은 적절히 조정하면 된다. 일례로서, ITO나, 유기인듐, 유기주석을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지 50mPa·S, 은을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지 20mPa·S, 금을 용매에 용해 또는 분산시킨 조성물의 점도는 10 내지 20mPa·S 이다.
도전성 재료의 그레인 직경은 각 노즐의 지름이나 원하는 패턴형상 등에 의존하지만, 노즐의 막힘 방지나 고선명한 패턴의 제조을 위해, 지름은 될 수 있는 한 작은 쪽이 바람직하고, 적합하게는 그레인 크기 0.1㎛ 이하가 바람직하다. 조성물은, 전해법, 아트마이즈법 또는 습식환원법 등의 공지의 방법으로 형성되는 것으로, 그 그레인 크기는, 일반적으로 약 0.5 내지 10㎛이다. 그러나, 가스 증발법으로 형성하면, 분산제로 보호된 나노분자는 약 7nm로 미세하고, 또한 이 나노 분자는, 피복제를 사용하여 각 입자의 표면을 덮으면, 용제 중에 응집이 없고, 실온에서 안정하게 분산되어, 액체와 거의 동일한 거동을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
다음에, 도전층(51,52)에, CVD법이나 스퍼터링법 등의 공지의 방법에 의해, 절연층(53, 54)를 형성한다(도 2b). 이 절연층(53,54)는, 게이트 절연막으로서 기능한다. 적합하게는, 절연층(53)으로서 산화규소막, 절연층(54)으로서 질화규소막을 형성하면 된다. 그렇다면, 원하는 유전 강도를 얻을 수 있는 정도로 게이트 절연막을 두껍게 형성할 수 있고, 또한 트랜지스터를 구성하는 반도체와 게이트전극의 사이의 정전용량을 적당한 값으로 할 수 있다. 이것은, 산화규소막의 유전율이 약 3.5이고, 질화규소막의 유전율이 약 7.5인 것에 의한다. 이들 절연층은 글로우 방전 분해법이나 스퍼터링법으로 형성할 수 있다. 특히, 낮은 막형성 온도로 게이트 누설전류에 적은 치밀한 절연막을 형성하기 위해서는, 아르곤 등의 희가스원소를 반응가스에 포함하여, 형성되는 절연막 중에 혼입시키면 된다.
다음에, 절연층(53,54) 상에, 제1 반도체층(55)를 형성한다. 제1 반도체(55)는, 비정질과 결정구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체를 포함하는 재료로 형성한다. 이 반도체는, 자유에너지적으로 안정한 제3 상태를 갖는 반도체에 있어서, 단거리질서를 갖고 격자왜곡을 갖는 결정질인 것으로, 그 그레인 크기를 0.5 내지 20nm로서 비단결정 반도체 중에 분산시켜 존재시키는 것이 가능하다. 또한, 댕글링본드의 중화제로서 수소 또는 할로겐을 1원자% 또는 그 이상 포함하게 하고 있다. 본 발명은, 이러한 반도체를 세미 비정질 반도체(이하, SAS라 표기)라 부른다. 더욱이, 헬륨, 아르곤, 크립톤, 네온 등의 희가스원소를 포함하여 격자왜곡을 더 촉진시키는 것으로 안정성이 늘어 양호한 SAS를 얻을 수 있다.
SAS는 규화물 기체를 글로우 방전분해함으로써 얻을 수 있다. 대표적인 규화물 기체로서는, SiH4이고, 그외에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 이들 규화물 기체를 수소, 수소와 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 일종 또는 복수종의 희가스원소로 희석하여 사용하는 것으로 SAS의 형성을 용이한 것으로 할 수 있다. 희석률은 10배 내지 1000배의 범위로 규화물 기체를 희석하는 것이 바람직하다. 물론, 글로우 방전분해에 의한 피막의 반응생성은 진공하에 행하지만, 압력은 개략 0.1Pa 내지 133Pa의 범위로 행하면 된다. 글로우 방전을 형성하기 위한 전원주파수는 1MHz 내지 120MHz, 바람직하게는 13MHz 내지 60MHz이다. 고주파전력은 적절히 설정하면 된다. 기판가열온도는 300도 이하가 바람직하고, 100 내지 200도의 기판가열온도가 추천된다. 또한, 규화물 기체 중에, CH4, C2H6 등의 탄화물기체, GeH4, GeF4 등의 게르마늄화 기체를 혼입시키고, 에너지 밴드폭을 1.5 내지 2.4eV, 또는 0.9 내지 1.1eV로 조절해도 된다. 또한, SAS는, 가전자제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않을 때에 약한 N형의 전기 전도성을 나타낸다. 이것은, SAS 중에 포함되는 불순물에 의한 것으로, 대표적으로는 산소가 N형의 전도성을 부여하는 것으로 하여 생각되고 있다. SAS에 포함되는 산소는, 막형성시의 고주파 전력밀도에 따라서도 변화된다.
본 발명에서는, 제 1 반도체층(55) 중의 산소농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하로 하는 것이 바람직하다. 물론, 이 산소의 모두가 도우너로서 기능하는 이유가 없으므로, 도전형을 제어하기 위해서는, 그것에 따른 양의 불순물원소를 첨가하게 된다. 이것은, 산소는 N형 도전성을 부여하는 불순물이고, 세미 비정질 반도체인 경우, 비정질 반도체보다도 고 전력으로 형성하기 위해, 막형성시에 산소가 들어가기 쉽고, N형 도전성이 강해지는 경향이 있다. 그래서, 붕소를 도핑하면, 붕소를 채널 도핑하는 것이 중요하고, I형의 반도체로 할 수 있다.
여기서, 채널형성영역을 구비하는 제1 반도체층(55)에 대해서는, P형 도전성을 부여하는 불순물원소를, 이 막형성과 동시에, 혹은 막형성 후에 첨가함으로써, 임계치 제어를 하는 것이 가능해진다. P형 도전성을 부여하는 불순물원소로서는, 대표적으로는 붕소이며, B2H6, BF3 등의 불순물기체를 1ppm 내지 1000ppm의 비율로 규화물 기체에 혼입시키면 된다. 그리고 붕소의 농도를 1×1014 내지 6×1016atoms/cm3로 하면 된다.
다음에, 제1 반도체층(55) 상에, 제2 반도체층(56)을 형성한다. 제2 반도체 (56)는, 가전자제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않고 형성한 것으로, 제1 반도체층(55)과 마찬가지로 SAS로 형성하는 것이 바람직하다. 제2 반도체층(56)은, 소스 및 드레인을 형성하는 일도전형을 갖는 제3 반도체층(57)과 제1 반도체층(55)과의 사이에 형성함으로써, 버퍼층적인 작용을 가지고 있다. 따라서, 약한 N형의 전기전도성을 갖는 제1 반도체(55)에 대하여, 동일한 도전형으로 일도전형을 갖는 제3 반도체층(57)을 형성하는 경우에 제 2 반도체층(56)이 항상 필요한 것은 아니다. 필요한 임계치 제어를 하는 목적에 있어서, P형 도전성을 부여하는 불순물원소를 첨가하는 경우에는, 제2 반도체층(56)은 단계적으로 불순물 농도를 변화시키는 효과를 갖고, 접합형성을 양호하게 하는 데에 있어서 바람직한 형태가 된다. 즉, 형성되는 트랜지스터에 있어서는, 채널형성영역과 소스 또는 드레인영역의 사이에 형성되는 저농도 불순물영역(LDD 영역)으로서의 기능을 갖게 하는 것이 가능해진다.
다음에, 제2 반도체층(56) 상에, 제3 반도체층(57)을 형성한다. 일도전형을 갖는 제3 반도체층(57)은, N형의 트랜지스터를 형성하는 경우에는, 불순물원소로서 인을 첨가하면 되고, 규화물 기체에 PH3 등의 불순물기체를 가하면 된다. 일도전형을 갖는 제3 반도체층(57)은, 가전자제어가 되어 있는 것을 제외하면, SAS와 같은 반도체, 비정질 반도체, 또는 미소결정 반도체로 형성되는 것이다. 이와 같이 하여 형성되는 트랜지스터는, 채널형성영역이 소스와 드레인의 사이 및 LDD 영역의 사이에 끼워져 형성되지 않고, 전계집중이나 전류집중을 완화할 수 있는 구조를 가지고 있다.
이상, 절연층(53)으로부터 일도전형을 갖는 제3 반도체층(57)까지는 대기에 노출되지 않고 연속하여 형성하는 것이 가능하다. 즉, 대기성분이나 대기 중에 부유하는 오염불순물 원소에 오염되지 않고 각 적층계면을 형성할 수 있으므로, 트랜지스터의 특성의 변동을 감소할 수 있다.
다음에, 액체방울 토출법을 다시 사용하여, 도전성재료를 포함하는 조성물을 선택적으로 토출함으로써, 게이트 전극으로 기능하는 도전층(51,52)와 겹치는 위치의 제3 반도체층(57) 상에 도전층(58,59)를 형성한다. 그리고, 형성된 도전체(58, 59)를 마스크로 하여, 제1 내지 제3 반도체(55 내지 57)를 동시에 패턴가공하여 섬 형상으로 분리형성한다(도 2c). 그렇다면, 섬 형상으로 분리된 제1 반도체층(60, 63), 제2 반도체층(61, 64), 제3 반도체층(62, 65)가 형성된다.
다음에, 액체방울 토출법을 사용하여, 도전성재료를 포함하는 조성물을 선택적으로 토출함으로써, 도전층(66 내지 69)를 형성한다(도 3a). 계속해서, 도전층(66 내지 69)를 마스크로 하여, 제2 반도체층(61,64), 제3 반도체층(62,65) 및 도전층(58,59)를 패턴가공한다. 이때, 제1 반도체층(60,63)도 약간 에칭되고, 제1 반도체층(70,74), 제2 반도체층(71,75), 제3 반도체층(72,76), 도전층(73,77,88,및 89)가 형성된다. 이 도전층(73 및 77), 도전층(88 및 89)는, 한쪽이 소스배선이고, 다른쪽은 드레인배선에 해당한다. 이상의 공정을 거쳐, 채널에치형의 트랜지스터가 형성된다. 이 트랜지스터는, SAS에서 채널형성영역을 구성함으로써 2 내지 10cm2/V·sec의 전계효과 이동도를 얻을 수 있다. 따라서, 이 TFT를 화소의 스위칭용 소자로서 이용할 수 있다. 또한 화소의 스위칭소자만이 아니라, 주사선(게이트선)측의 구동회로를 형성하는 소자로서 이용할 수 있다. 따라서, 시스템 온 패널을 실현한 표시장치를 제조할 수 있다. 또한, 주의해야 할 점으로서, 본 공정에서는, 레지스트에 의한 마스크를 사용하지 않는다. 이것은, 액체방울 토출법을 사용하고 있기 때문에 가능해지고 있고, 보다 자세히는, 제1 내지 제3 반도체층(55 내지 57)은, 도전층(58,59), 또는 도전층(66 내지 69)를 사용하여 패터닝을 행하고 있다. 그 때문에, 레지스트의 도포, 레지스트의 소성, 노광, 현상, 현상 후의 소성, 레지스트박리 등의 공정을 생략할 수 있다. 따라서, 공정의 간략화에 의한 비용의 대폭적인 감소나 신뢰성의 향상이 실현된다.
계속해서, 이상의 공정을 거쳐 형성된 채널에치형의 트랜지스터를 사용한, 표시장치의 제조방법에 대하여, 도 1a, 및 도 3c를 사용하여 설명한다. 이때, 이하에는, 액정표시장치의 제조방법에 대하여 나타내지만, 본 발명은 이것에 한정되지 않고, 예를 들면, 발광소자를 사용한 표시장치의 제조에 적용하는 것도 할 수 있다.
우선, 채널형성영역의 보호를 목적으로 한 절연층(78)을 형성하고(도 3c), 적합하게는, 질화규소막으로 형성된다. 이 박막은, 스퍼터링법이나 글로우 방전분해법으로 형성가능하지만, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염불순물의 침입을 막기 위한 것으로, 치밀한 막인 것이 요구된다. 이 목적에 있어서, 규소를 목적으로 사용하여, 질소와 아르곤 등의 희가스원소를 혼합시킨 스퍼터가스로 고주파 스퍼터링된 질화규소막으로, 희가스원소를 포함하게 하는 것에 의해 치밀화가 촉진되게 된다. 또한, 글로우 방전분해법에 있어서도, 규화물 기체를 아 르곤 등의 규화물 기체로 100배 내지 500로 희석하여 형성된 질화규소막은, 100도 이하의 저온에서도 치밀한 막을 형성가능하고 바람직하다. 또한 필요하면 절연막을 적층해도 질화규소막이 형성된다.
또한, 질화규소막은 플라즈마 CVD법을 사용하여 형성해도 된다. 그 경우, 막형성시에 막형성 챔버 내에 실란과 질소와 희가스류의 가스가 공급되고, 반응압력이 적어도 0.01Torr 내지 많아야 0.1Torr하의 조건 하에 행하는 것이 바람직하다. 또한, 상기 실란가스의 상기 질소가스와 희가스류의 가스의 합에 대한 유량비[실란/(질소+희가스류)]가 0.002 이상 0.006 미만인 것이 적합하다. 또한, 희가스류란 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 어느 일종인 것이 바람직하다. 그렇다면, 반응온도가 60℃ 이상 85℃ 미만과 저온으로 질화규소막을 제조할 수 있다. 상기 조건으로 제조한 박막은, 0.3atomic% 이상의 희가스를 갖고, HF가 4.7%, NH4F가 36.3% 포함된 버퍼드(Buffered) 플루오르화수소에서의 실온에서의 에칭속도가 30.0nm/min 이하의 특성, 또는 0.3atomic% 이상의 희가스와 25atomic% 미만의 수소를 갖고, HF가 4.7%, NH4F가 36.3% 포함된 버퍼드 플루오르화수소에서의 실온에서의 에칭속도가 30.0nm/min 이하의 특성, 또는 0.3atomic% 이상의 희가스와 4.0atomic% 이상의 산소를 가지고, HF가 4.7%, NH4F가 36.3% 포함된 버퍼드 플루오르화수소에서의 실온에서의 에칭속도가 30.0nm/min 이하의 특성, 또는 0.3atomic% 이상의 희가스와 4.0atomic% 이상의 산소와 25atomic% 미만의 수소를 가지고, HF가 4.7%, NH4F가 36.3% 포함된 버퍼드 플루오르화수소에서의 실온에서의 에칭속도가 30.0nm/min 이하의 특성을 갖는다. 이와 같이, 80℃ 이하라는 저온으로 제조한 것에도 상관없이, 상기한 바와 같은 에칭속도를 갖는 질화규소막은, 장벽이 높고, 치밀하고 질이 좋은 막인 것을 알 수 있다.
또한, 평탄화의 목적으로부터 절연층(78)의 재료로서, 유기재료를 사용해도 된다. 그러나, 그 경우에는, 탈가스 등의 방지로부터, 티타늄, 티타늄 니트라이드, 티타늄 실리사이드(TiSix) 및 몰리브덴 실리사이드(MoSix) 등의 실리사이드막이나 폴리실리콘막, 니오븀(Nb), 티타늄 옥시니트라이드(TiON), 텅스텐(W), 텅스텐 니트라이드(WN), 티타늄 텅스텐 니트라이드(TiWN), 탄탈륨(Ta) 등의 재료를 사용하여, 배리어막을 형성해도 된다. 배리어막은, 단층 또는 적층구조 중 어느 하나여도 상관없다. 이 배리어막은, 밀착성을 높여, 매립성을 배리어막 위에 제공된 도전층(80)에 부여하고, 더욱 콘택저항의 감소와 안정화를 실현할 수 있다.
다음에, 절연층(78)의 소정의 개소에 개구부를 형성한다. 이 개구부는, 도전층(69)와 전기적인 접속을 취하는 것으로, 레이저조사를 행하여 형성하거나, 또는 액체방울 토출법에 의해, 소정의 개소에만 에칭용액을 토출함으로써, 형성하면 된다. 이때, 액체방울 토출법을 사용하는 경우, 노즐로부터, 웨트 에칭액을 토출함으로써 행한다. 그러나, 개구부의 애스펙트(aspect)비의 제어를 위해, 물 등의 용매로 적절히 세정하는 공정을 추가하면 된다. 물론, 이 세정의 공정도, 액체방울 토출법을 사용하여, 노즐로부터 토출하는 액체방울을 물에 교환하거나, 또는, 용액이 충전된 헤드를 교환하면, 하나의 장치로 연속처리가 가능해지고, 처리시간의 관점에서 바람직하다. 상기한 어느 하나의 방법에 의해 개구부를 형성하면, 도전층(69) 이 노출된 상태가 된다.
다음에, 도전성재료를 포함하는 조성물을 선택적으로 토출함으로써, 개구부를 충전시킨 도전층(80)을 형성한다. 이때, 도 3c에서는, 도전층(80)을 투명도전체로 형성하고, 투과형의 액정표시장치를 제조하는 예를 나타내지만, 본 발명은 이것에 한정되지 않고, 빛의 반사율이 높은 도전체를 사용하는 것으로, 반사형의 액정표시장치를 제조해도 된다.
다음에, 전체면을 덮도록, 배향막(80)을 막형성하여, 러빙처리를 시행한다(도 1a). 계속해서, 액정을 밀봉하기 위한 밀봉재(87)를 형성한다. 또한, 투명도전막을 사용한 대향전극(83)과, 러빙처리가 시행된 배향막(82)가 형성된 제2 기판(대향기판)을 준비한다. 그리고, 밀봉재(87)로 둘러싸인 영역에 액정(81)을 적하하고, 별도 준비해 둔 제2 기판(84)를, 대향전극(83)과 화소전극으로 동작하는 도전층(80)이 대향하도록, 밀봉재(87)을 사용하여 접합한다.
전술한 액정의 주입의 방법은 특히 한정되지 않고, 디스펜서식(적하식)이나, 제2 기판을 접합하고 나서 모세관현상을 사용하여 액정을 주입하는 시스템을 사용해도 된다. 밀봉재(87)에는 필러가 혼입되어 있어도 되고, 또한, 제2 기판(84)에는, 컬러필터나, 경사를 막기 위한 차폐막(블랙매트릭스) 등이 형성되어 있어도 된다. 또한, 편광판(85,86)을 각 기판(10,84)에 접합해 놓는다.
상기 설명에서, 패턴 처리는 일부 마스크로 박막을 에칭하여 바람직한 형상으로의 처리를 언급한다.
(실시형태 2)
본 발명의 실시형태로서, 채널보호타입의 트랜지스터의 제조방법에 대하여, 도 4a 내지 4c, 및 도 5a 내지 5c를 사용하여 설명한다.
유리나 석영 등의 기판(10) 상에, 게이트전극 및 게이트배선(주사선)을 형성하기 위한 도전층(11,12)를 형성한다(도 4a). 이 도전층(11,12)는, 액체방울 토출법에 의해, 도전성재료를 포함하는 조성물을 기판(10) 상에 드로잉함으로써 형성된다. 다음에, 도전층(11,12)의 상층에, 게이트 절연막으로서 절연층(13,14)을 형성한다(도 4b).
계속해서, 절연층(13,14) 상에, 제1 반도체층(15)을 형성한다. 제1 반도체(15)는, 비정질과 결정구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체를 포함하는 막으로 형성한다(SAS). 이 막에는, 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스원소를 포함하여 격자왜곡만을 더 촉진시키는 것으로 안정성이 증가하여 양호한 SAS를 얻을 수 있다. 본 발명은, 제1 반도체층(15) 중의 산소농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atom/cm3 이하로 하는 것이 바람직하다. 또한, 채널형성영역을 구비하는 제1 반도체층(15)에 대해서는, P형 도전성을 부여하는 불순물원소를, 이 막형성과 동시에, 혹은 막형성 후에 첨가함으로써, 임계치 제어를 하는 것이 가능해진다. P형 도전성을 부여하는 불순물원소로서는, 대표적으로는 붕소이고, B2H6, BF3 등의 불순물기체를 1ppm 내지 1000ppm의 비율로 규화물 기체에 혼입시키면 된다. 그리고 붕소의 농도를 1×1014 내지 6×1016atoms/cm3 로 하면 된다.
다음에, 액체방울 토출법에 의해, 자외선에 반응하는 포토레지스트를 포함하는 조성물을 선택적으로 토출하여, 마스터패턴(16,17)을 게이트 전극으로 기능하는 도전층(11,12)과 겹치는 위치에 형성한다(도 4b). 이 패턴(16,17)에는, 감광제를 포함하는 조성물을 사용하면 되고, 예를 들면, 대표적인 포지티브형 레지스트인, 노보락수지와 감광제인 나프토퀴논디아지드 화합물, 네거티브형 레지스트인 베이스수지, 디페닐실란디오루 및 산발생제 등을, 공지의 용매에 용해 또는 분산시킨 것을 사용한다. 또한, 레지스트재료가 아니라, 아크릴, 벤조시클로부텐, 파리렌, 플레아, 투과성을 갖는 폴리이미드, 실록산폴리머 등의 유기재료를 사용해도 된다.
다음에, 마스크 패턴(16,17)을 마스크로 하여, 제1 반도체층(15)을 패턴가공하여, 제1 반도체층(18,19)를 형성한다(도 4c). 계속해서, 전체면에 채널보호막이 되는 절연막(20)을 형성한다.
다음에, 액체방울 토출법에 의해, 마스크로서 역할하는 마스크 패턴(21,22)을 다시 형성한다. 그리고, 마스크 패턴(21,22)을 사용하여, 절연층(20)을 패턴가공하여, 절연층(23,24)을 형성한다(도 5a). 이 절연층(23,24)은, 채널보호막으로서 기능한다.
이때, 본 실시형태에서는, 절연층(20)을 패턴가공한 박막을 채널보호막으로서 사용하지만, 본 발명은 이것에 한정되지 않는다. 마스크 패턴(21,22)을 채널보호막으로서 사용해도 된다. 그렇다면, 에칭의 공정이나 마스크로서 사용한 마스크 패턴(21,22)을 제거할 필요가 없기 때문에, 공정이 간략화되어 바람직하다. 또한, 마스크 패턴(21,22)을 형성하지 않고, 도전층(11,12)을 사용하여 이면노광하는 것으로, 채널보호막을 형성해도 된다.
계속해서, 제2 반도체층(25)을 전체면에 형성한다. 제2 반도체층(25)은, 가전자제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않고 형성한 것으로, 제1 반도체층(15)과 같이 SAS로 형성하는 것이 바람직하다. 제2 반도체층(25)은, 소스 및 드레인을 형성하는 일도전형을 갖는 제3 반도체층(26)과 제1 반도체층(15)의 사이에 형성함으로써, 버퍼층적인 작용을 가지고 있다.
다음에, 제2 반도체층(25) 상에, 제3 반도체층(26)을 형성한다. 일도전형을 갖는 제3 반도체(26)은, N형의 트랜지스터를 형성하는 경우에는, 대표적인 불순물원소로서 인을 첨가하면 되고, 규화물 기체에 PH3 등의 불순물기체를 가하면 된다. 일도전형을 갖는 제3 반도체층(26)은, 가전자제어가 되어 있는 것을 제외하면, SAS와 같은 반도체, 비정질 반도체, 또는 미소결정 반도체로 형성되는 것이다. 이와 같이 하여 형성되는 트랜지스터는, 채널형성영역이 소스와 드레인의 사이 및 LDD 영역의 사이에 끼워져 형성되지 않고, 전계집중이나 전류집중을 완화할 수 있는 구조를 가지고 있다.
다음에, 제3 반도체층(26)상에, 액체방울 토출법에 의해, 도전체를 포함하는 조성물을 선택적으로 토출하여, 도전층(27 내지 30)를 형성한다. 그리고, 도전층 (27 내지 30)를 마스크로 하여, 제2 및 제3 반도체 (25,26)를 동시에 패턴가공하여 섬 형상으로 분리형성한다(도 5b). 그렇다면, 섬 형상으로 분리된, 제2 반도체층(31 내지 34) 및 제3 반도체층(35 내지 38)이 형성된다.
도전층(27 내지 30)은 소스 배선 또는 드레인 배선으로 기능한다.
이상의 공정을 거쳐, 채널보호형의 트랜지스터가 형성된다. 이 트랜지스터는, SAS에서 채널형성영역을 구성함으로써 2 내지 10cm2/V·sec의 전계효과 이동도를 얻을 수 있다. 따라서, 이 TFT를 화소의 스위칭용 소자로서 이용할 수 있다. 또한 TFT는 화소의 스위칭소자만이 아니라, 주사선(게이트선)측의 구동회로를 형성하는 소자로서 이용할 수 있다. 따라서, 시스템 온 패널을 실현한 표시장치를 제조할 수 있다. 또한, 주의해야 할 점으로서, 본 공정에서는, 레지스트에 의한 마스크를 액체방울 토출법에 의해 형성한다. 보다 자세히는, 제1 반도체층(15)은, 액체방울 토출법에 의해 형성된 마스크 패턴(16,17)을 사용하여 패터닝을 행하고 있고, 절연막(20)은 마스크 패턴(21,22)을 사용하여 패터닝을 행하고 있으며, 제2 및 제3 반도체층(25,26)은 도전층 (27 내지 30)을 사용하여 패터닝을 행하고 있다. 그 때문에, 레지스트의 도포, 레지스트의 소성, 노광, 현상, 현상후의 소성 등의 공정을 생략할 수 있다. 따라서, 공정의 간략화에 의한 비용의 대폭적인 감소나 신뢰성의 향상이 실현된다.
계속해서, 이상의 공정을 거쳐 형성된 채널보호형의 트랜지스터를 사용한, 표시장치의 제조방법에 대하여, 도 1b, 도 5c를 사용하여 설명한다. 이때, 이하에는, 발광소자를 사용한 표시장치의 제조방법에 대하여 나타내지만, 본 발명은 이것에 한정되지 않고, 예를 들면, 액정표시장치의 제조에 적용하는 것도 할 수 있다.
우선, 공지의 방법에 의해, 전체면에 절연층(39)을 형성한다(도 5c). 다음에, 절연층(39)의 소정의 개소에, 도전층(30)이 노출하도록, 개구부를 형성한다. 이것은, 통상의 포토리소그래픽법을 사용하여 행하거나, 액체방울 토출법에 의해 선택적으로 마스크가 되는 패턴을 사용하여 행하거나 하는 방법을 사용하여 행한다.
다음에, 개구부를 충전하도록, 선택적으로 조성물을 토출하여, 화소전극에 해당하는 도전층(40)을 형성한다. 다음에, 전체면에 절연층(41)을 형성하고, 계속해서, 도전층(40)이 노출하도록, 소정의 개소에 개구부를 설치한다(도 1b). 다음에, 액체방울 토출법 또는 증착법 등에 의해, 전계발광층(42)을 형성한다. 전계발광층(42)은, 무기재료나 유기재료 등이 광범위하게 걸치는 적어도 하나의 재료에 의해 형성되고, 단층으로 형성되어 있어도, 복수의 층이 적층되어 형성되어 있어도 된다. 다음에, 전계발광층(44) 상에, 대향전극이 되는 도전층(43)을 액체방울 토출법에 의해 형성한다. 이 도전층(40), 전계발광층(42) 및 도전층(43)의 적층체가 발광소자(44)에 해당한다.
이 발광소자(44)의 형성은, 노즐로부터 토출하는 조성물을 변경하거나, 또는 조성물이 충전된 헤드를 변경함으로써, 전계발광층(42)과 도전층(43)의 복수의 박막을 연속적으로 제조할 수 있다. 그렇다면, 처리량이 향상하여, 생산성이 향상하기 때문에 바람직하다.
본 실시형태는, 상기한 실시형태와 자유롭게 조합할 수 있다.
(실시형태 3)
본 발명의 표시장치의 제조방법에 대하여, 도 6a, 6b, 7a, 및 7b를 사용하여 설명한다. 우선, COG방법을 채택한 표시장치는 도 6a 및 6b를 참고하여 설명된다. 표시장치에서, 제1 기판(1001) 상에, 문자나 화상 등의 정보를 표시하는 화소영역(1002), 구동회로(1003, 1004), 드라이버 IC(1007, 1008)를 갖는다. 제3 기판(1006) 상에는 복수의 구동회로를 갖고, 이들 구동회로는 스트립형 또는 직사각형 형상으로 분단된다. 이 분단된 구동회로(이하 드라이버 IC라 부름)는, 제1 기판(1001)에 접합한다. 도 6a는, 신호선 구동회로에 해당하는 드라이버 IC(1007, 1008)가, COG 방식에 의해 실장되는 형태를 나타내고, 도 6b는, 드라이버 IC(1009)가 COG 방식에 의해 실장되는 형태를 나타낸다.
다음에, TAB 방식을 채용한 표시장치에 대하여, 도 7a 및 7b를 사용하여 설명한다. TAB 방식에서는, 화소영역(1002)에 전기적으로 접속한 배선과 구동회로(1003,1004)가 노출되어 있고, 그 노출된 배선에 FPC(1011)이 접속하고, 해당 FPC에 드라이버 IC가 접착된다. 도 7a는, 복수의 FPC(1011)을 배치하고, 해당 FPC(1011)에 드라이버 IC가 접착된 경우를 나타낸다. 도 7b는, 1장의 FPC(1012)에, 하나의 드라이버 IC(1009)를 배치한 경우를 나타내고, 이것은, 화소영역(1002)의 장축에 대응한 길이로 형성된 드라이버 IC를 사용한다. 후자를 채용하는 경우에는, 강도의 문제로부터, 드라이버 IC(1009)를 고정하는 금속편 등을 함께 설치하면 된다.
이들 표시장치에 실장되는 드라이버 IC는, 직사각형 형상의 제3 기판(1006) 상에 복수개 형성하면, 대량으로 형성할 수 있기 때문에 생산성을 향상시키는 관점에서 바람직하다. 따라서, 제3 기판(1006)으로서, 대면적의 기판을 사용하는 것이 바람직하고, 예를 들면, 한변이 300mm 내지 1000mm 이상의 기판을 사용하는 것이 바람직하다. 이 드라이버 IC는, 구동회로부와 입출력단자를 하나의 유닛으로 하는 회로패턴을 복수개 형성하고, 마지막으로 분할하여 추출하면 완성하는 것으로, 단축의 길이는 1 내지 6mm, 장축의 길이는 10 내지 60mm로 한다.
이때, 사용하는 화소영역의 해상도나 그 크기에 의하지만, 드라이버 IC는, 도 6b 및 7b에 나타내는 바와 같이 화소영역의 한변의 길이에 맞추어 형성해도 되고, 장축이 15 내지 80mm, 단축이 1 내지 6mm의 스트립 형상 또는 직사각형으로 형성하고, 복수개 형성해도 된다. 그러나, 화소영역의 큭, 즉 화면크기가 대형화한 경우, 그 일례로서, 20인치에서 화면의 한변의 길이는 443mm가 된다. 이 길이에 대응한 드라이버 IC를 형성하는 것은 가능하지만, 기판의 강도를 확보할 수 있도록 연구할 필요가 있다.
그러나, 드라이버 IC의 IC 칩에 대한 외형 치수의 우위성은 이 장축의 길이에 있다. 이와 같이, 장축이 15 내지 80mm로 형성된 드라이버 IC를 사용함으로써, 화소영역에 대응하여 실장하는 데 필요한 수가 IC 칩을 사용하는 경우보다도 적게 끝나기 때문에, 제조상의 수율을 향상시킬 수 있다. 또한, 유리기판 상에 드라이버 IC를 형성하면, 모체로서 사용하는 기판의 형상에 한정되지 않으므로 생산성을 손상하지 않는다. 이것은, 원형의 실리콘 웨이퍼로부터 IC칩을 추출하는 경우와 비교하면, 큰 우위점이다.
도 6a, 6b, 7a, 및 7b에서, 화소영역(1002)의 외측의 영역에는, 구동회로가 형성된 드라이버 IC(1007, 1008 또는 1009)가 실장된다. 이들 드라이버 IC(1007 내 지 1009)는, 신호선측의 구동회로이다. RGB 풀컬러에 대응한 화소영역을 형성하기 위해서는, XGA 클래스로 신호선의 개수가 3072개 필요하고, UXGA 클래스로는 4800개의 신호선이 필요하게 된다. 이러한 개수로 형성된 신호선은, 화소영역(1002)의 단부로 수블록마다 구분하여 인출선을 형성하고, 드라이버 IC(1007 내지 1009)의 출력단자의 피치에 따라 모아진다.
실리콘 기판에 제공된 IC는 이 드라이버 IC로서 사용되도 되고, 결정질 반도체에 의해 형성되는 것이 적합하고, 상기 결정질 반도체는 연속발광의 레이저광을 조사함으로써 형성되는 것이 바람직하다. 따라서, 해당 레이저광을 발생시키는 발진기로서는, 연속발광의 고체레이저 또는 기체레이저를 사용한다. 연속발광의 레이저를 사용하면, 결정결함이 적고, 큰 그레인 크기의 다결정 반도체를 사용하여, 트랜지스터를 작성할 수 있는 것에 의한다. 더욱이 이동도나 응답속도가 양호하기 때문에 고속구동이 가능하고, 종래보다도 소자의 동작주파수를 향상시킬 수 있어, 특성변동이 적기 때문에 높은 신뢰성을 얻을 수 있다. 또한, 오히려 동작의 주파수의 향상을 목적으로서, 트랜지스터의 채널길이방향과 레이저광의 주사방향과 일치시키면 된다. 이것은, 연속발광 레이저에 의한 레이저 결정화공정에서는, 트랜지스터의 채널길이방향과 레이저광의 기판에 대한 주사방향이 대강 평행(바람직하게는 -30° 내지 30°)일 때는, 가장 높은 이동도를 얻을 수 있기 때문이다. 이때 채널길이방향일 때는, 채널형성영역에서, 전류가 흐르는 방향, 바꾸어 말하면 전하가 이동하는 방향과 일치한다. 이와 같이 제조한 트랜지스터는, 결정 그레인이 채널방향에 연장하는 다결정 반도체에 의해 구성되는 활성층을 갖고, 이것은 결정 그레인 경계 가 대강 채널방향을 따라 형성되어 있는 것을 의미한다.
이때, 레이저 결정화를 행하기 위해서는, 레이저광의 대폭적인 압축을 행하는 것이 바람직하고, 그 빔스폿의 폭은, 드라이버 IC의 단축의 동일한 폭의 1 내지 3mm 정도로 하는 것이 적합하다. 피조사체에 대하여, 충분히 또한 효율적인 에너지밀도를 확보하기 위해, 레이저광의 조사영역은, 선형인 것이 바람직하다. 그러나, 여기서 말하는 선형이란, 엄밀한 의미로 선을 의미하고 있는 것은 아니며, 애스펙트비가 큰 장방형 또는 긴 타원형을 의미한다. 예를 들면, 애스펙트비가 2 이상(바람직하게는 10 내지 10000)인 것을 지시한다. 이와 같이, 레이저광의 빔스폿의 폭을 드라이버 IC의 단축과 같은 길이로 하는 것으로, 생산성을 향상시킨 표시장치의 제조방법을 제공할 수 있다.
이때, 도 6a, 6b, 7a 및 도 7c에서는, 주사선 구동회로는 화소부과 동시에 일체형성하고, 신호선 구동회로로서 드라이버 IC를 실장한 형태를 나타내었다. 그렇지만, 본 발명은 이것에 한정되지 않고, 주사선 구동회로 및 신호선 구동회로의 양쪽으로서, 드라이버 IC를 실장해도 된다. 그 경우에는, 주사선측과 신호선측에서 사용하는 드라이버 IC의 사양을 다른 것으로 하는 것이 바람직하다. 예를 들면, 주사선측의 드라이버 IC를 구성하는 트랜지스터에는 30V 정도의 내압이 요구되지만, 구동주파수는 100kHz 이하이고, 비교적 고속동작은 요구되지 않는다. 따라서, 주사선측의 드라이버를 구성하는 트랜지스터의 채널길이(L)는 충분히 크게 설정하는 것이 바람직하다. 한편, 신호선측의 드라이버 IC의 트랜지스터에는, 12V 정도의 내압이 있으면 충분하지만, 구동주파수는 3V에서 65MHz 정도이고, 고속동작이 요구된 다. 그 때문에, 드라이버를 구성하는 트랜지스터의 채널길이 등은 미크론 룰로 설정하는 것이 바람직하다.
화소영역(1002)은, 신호선과 주사선이 교차하여 매트릭스를 형성하고, 각 교차부에 대응하여 트랜지스터가 배치된다. 본 발명은, 화소영역(1002)에 배치되는 트랜지스터로서, 세미 비정질 TFT를 사용한다. 세미 비정질 반도체층은, 플라즈마 CVD법으로 300℃ 이하의 온도로 형성하는 것이 가능하고, 예를 들면, 외부 크기 550×650mm의 무알칼리 유리기판이라도, 트랜지스터를 형성하는 데 필요한 막두께를 단시간에 형성한다는 특징을 갖는다. 이러한 제조기술의 특징은, 대화면의 표시장치를 제조하는 데에 있어서 유효하다. 또한, 세미 비정질 TFT는, SAS에서 채널형성영역을 구성함으로써 2 내지 10cm2/V·sec의 전계효과 이동도를 얻을 수 있다. 따라서, 이 TFT를 화소의 스위칭용 소자로서 이용할 수 있다. 또한 화소의 스위칭소자만이 아니라, 주사선(게이트선)측의 구동회로를 형성하는 소자로서 이용할 수 있다. 따라서, 시스템 온 패널을 실현한 표시장치를 제조할 수 있다. 본 실시형태는, 상기한 실시형태와 자유롭게 조합할 수 있다.
(실시형태 4)
본 발명의 실시형태에서, 채널보호형의 박막트랜지스터의 제조방법에 대하여, 도 28a 내지 28c, 및 도 29a 내지 도 29c를 사용하여 설명하고, 또한 상기 박막트랜지스터를 사용한 표시장치의 제조방법에 대하여, 도 26a 내지 26e, 27a, 27b, 30a 내지 30c, 31a 및 도 31b를 사용하여 설명한다. 기판(600)은, 바륨산유 리, 알루미늄붕규산유리 등으로 이루어진 유리기판, 석영기판, 실리콘 기판, 금속기판, 스테인레스기판 또는 본 제조공정의 처리온도에 견딜 수 있는 내열성을 갖는 플라스틱기판 등을 사용한다(도 28a). 다음에, 기판(600) 상에, 도전층(601)을 형성한다. 도전층(601)은, 스퍼터링법, 증착법 등의 공지의 방법에 의해, Ti(티타늄), W(텅스텐), Cr(크롬), Al(알루미늄), Ta(탄탈륨), Ni(니켈), Zr(지르코늄), Hf(하프늄), V(바나듐), Ir(이리듐), Nb(니오븀), Pd(파라듐), Pt(백금), Mo(몰리브덴), Co(코발트) 또는 Rh(로듐)의 고융점금속재료로 형성한다. 이때, 후에, 도전층(601)을 자연산화하는 공정을 후에 행하는 경우에는, 도전층(601)을 0.01 내지 10nm의 두께로 형성한다. 그러나, 0.01nm의 두께로서는, 매우 얇고, 박막의 형태를 잡고 있지 않을 가능성도 있다. 따라서, 여기서 부르는 도전층(601)은, 박막의 형태를 취하고 있지 않은 상태도 포함하는 것으로 한다.
도전층(601) 상에, 도전성재료를 포함하는 조성물을 토출하여, 도전층(602 내지 604)를 형성한다. 도전층(602 내지 604)의 형성은, 액체방울 토출법을 사용하여 행한다. 도전층(603,604)은 게이트 전극으로 기능한다. 도전성재료란, Ag(은), Au(금), Cu(동)), W(텅스텐), 또는 Al(알루미늄) 등의 금속, 또는 광투과 특성을 갖는 인듐석 산화물(ITO)에 해당한다. 그러나, 토출구로부터 토출하는 조성물은, 비저항값을 고려하여, 금, 은, 구리 중 어느 하나의 재료를 용매에 용해 또는 분산시킨 것을 사용하는 것이 적합하고, 보다 적합하게는, 저 저항인 은, 구리를 사용하면 된다. 그러나, 은, 구리를 사용하는 경우에는, 불순물대책을 위해, 맞추어 배리어막을 설치하면 된다. 용매는, 아세트산부틸 등의 에스테르류, 이소프로필 알코 올등의 알코올류, 아세톤 등의 유기용제 등에 해당한다. 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 가하여 적절히 조정한다.
액체방울 토출법에 있어서 사용하는 노즐의 지름은, 0.02 내지 100㎛(적합하게는 30㎛ 이하)로 설정하고, 그 노즐로부터 토출되는 조성물의 토출량은 0.001pl 내지 100pl(적합하게는 10pl 이하)로 설정한다. 액체방울 토출법에는, 온 디맨드(on-demand)형과 연속형의 2개의 방식이 있지만, 어느 하나의 방식을 사용해도 된다. 또한 액체방울 토출법에 있어서 사용하는 노즐에는, 압전체의 전압인가에 의해 변형하는 성질을 이용한 압전방식, 노즐 내에 설치된 히터에 의해 조성물을 비등시켜 그 조성물을 토출하는 가열방식이 있지만, 어느 하나의 방식을 사용해도 된다. 피처리물과 노즐의 토출구와의 거리는, 원하는 개소에 적하하기 위해, 할 수 있는 한 가까이 하여 놓은 것이 바람직하고, 적합하게는 0.1 내지 3mm(적합하게는 1mm 이하) 정도로 설정한다. 노즐과 피처리물은, 그 상대적인 거리를 유지하면서, 노즐 및 피처리물의 한쪽이 이동하여, 원하는 패턴을 드로잉한다. 또한, 조성물을 토출하기 전에, 피처리물의 표면에 플라즈마처리를 시행해도 된다. 이것은, 플라즈마처리를 시행하면, 피처리물의 표면이 친수성이 되거나, 소액성이 되거나 하는 것을 활용하기 위해서이다. 예를 들면, 순수한 물에 대해서는 친수성이 되고, 알코올을 용매한 페이스트에 대해서는 소액성이 된다.
조성물을 토출하는 공정은, 감압 하에 행하는 것이 적합하고, 이것은, 조성물을 토출하여 피처리물에 착탄하기까지의 동안에, 그 조성물의 용매가 휘발하고, 후의 건조와 소성의 공정을 생략 또는 짧게 할 수 있기 때문이다. 조성물의 토출 후는, 대기압 하 또는 감압 하에, 레이저광의 조사나 빠른 가열 어닐링, 가열로 등에 의해, 건조와 소성의 한쪽 또는 양쪽의 공정을 행한다. 건조와 소성의 공정은, 가열처리의 공정이지만, 예를 들면, 건조는 100℃에서 3분간, 소성은 200 내지 350℃로 15분간 내지 120분간으로 행하는 것으로, 그 목적, 온도와 시간이 다른 것이다. 건조와 소성의 공정을 양호하게 행하기 위해서는, 기판을 가열해 두더라도 되며 그 때의 온도는, 기판 등의 재질에 의존하지만, 100 내지 800℃(바람직하게는 200 내지 350℃)로 한다. 본 공정에 의해, 조성물 중의 용매의 휘발 또는 화학적으로 분산제를 제거하여, 주위의 수지가 경화수축함으로써, 융합과 융착을 가속한다. 그러나, 이 단계는 금속원소를 분해 또는 분산하고 있는 용매가 제거되기 쉬운 산소분위기 하에 행하는 것이 바람직하다.
레이저광의 조사는, 연속발진 또는 펄스발진의 기체레이저 또는 고체레이저를 사용하면 된다. 전자의 기체레이저로서는, 엑시머 레이저, YAG 레이저 등을 들 수 있고, 후자의 고체레이저에서는, Cr, Nd 등이 도핑된 YAG, YVO4 등의 결정을 사용한 레이저 등을 들 수 있다. 또, 레이저광의 흡수율의 관계로부터, 연속발진의 레이저를 사용하는 것이 바람직하다. 또한, 펄스발진과 연속발진을 조합한 소위 하이브리드의 레이저 조사방법을 사용해도 된다. 그러나, 기판의 내열성에 따라서는, 레이저광의 조사에 의한 가열처리는, 수마이크로초로부터 수십초의 사이에 순간에 행하면 된다. 급속 열 어닐링(RTA)은, 불활성가스의 분위기 하에, 자외광 내지 적외광을 조사하는 적외램프나 할로겐램프 등을 사용하여, 급격히 온도를 상승시켜, 수마이크로초로부터 수분의 사이에 순간적으로 열을 가하여 행한다. 이 처리는 순 간적으로 행하기 때문에, 실질적으로 최표면의 박막만을 가열할 수 있어, 하층의 막에는 영향을 주지 않는다. 요컨대, 플라스틱기판 등의 내열성이 약한 기판에도 영향을 주지 않는다.
다음에, 기판(600)이 도전층(601)에 덮인 상태 그대로이면, 후에 형성하는 소자나 배선이 합선할 가능성이 있는 경우에는, 하기의 2개의 공정 중, 어느 하나의 공정을 행한다. 하나는, 도전층(602 내지 604)과 겹치지 않는 도전층(601)을 절연화하고, 절연층(605 내지 607)을 형성하는 공정이다(도 28b참조). 보다 자세히는, 도전층(602 내지 604)과 겹치지 않는 도전층(601)를 산화하여 절연화한다. 이와 같이, 도전층(601)를 절연화하는 경우에는, 도전층(601)를 0.01 내지 10nm의 두께로 형성해 두는 것이 적합하고, 그렇다면, 자연산화하여 절연층이 된다. 이때, 산화하는 방법으로서는, 산소분위기 하에 노출하는 방법을 사용해도 되고, 열처리를 행하는 방법을 사용해도 된다. 다른 하나는, 도전층(602 내지 604)을 마스크로 하여, 도전층(601)을 에칭하여 제거하는 공정이다. 이 공정을 사용하는 경우에는, 도전층(601)의 두께에 제약은 없다.
이때, 도전층(602 내지 604 )상에, 고융점금속으로 이루어진 도전층을 새롭게 형성해도 된다. 그렇다면, 도전층(602 내지 604)을 배리어체 사이에 끼우는 구조가 되어, 불순물의 침입을 방지한다.
다음에, 플라즈마 CVD법, 스퍼터링법, 글로방전분해법 등의 공지의 방법을 사용하여, 게이트 절연막으로서 기능하는 절연층을 단층 또는 적층구조로 형성한다(도 2b). 여기서는, 질화규소로 이루어진 절연층(608), 산화규소로 이루어진 절연 층(609), 질화규소로 이루어진 절연층(610)의 3층의 적층체가 게이트 절연막에 해당한다. 상기 구성에 의해, 원하는 절연내압을 얻을 수 있는 정도로 게이트 절연막을 두껍게 형성할 수 있고, 또한 트랜지스터를 구성하는 반도체층과 게이트전극의 사이의 정전용량을 적당한 값으로 할 수 있다. 이것은, 산화규소막의 유전율이 약 3.5, 질화규소막의 유전율이 약 7.5인 것에 의한다. 이때, 낮은 막형성온도로 게이트 누설전류에 적은 치밀한 절연막을 형성하기 위해서는, 아르곤 등의 희가스원소를 반응가스에 포함하여, 형성되는 절연막 중에 혼입시키면 된다.
다음에, 절연층(610)에, 반도체층(611)을 형성한다. 반도체층(611)은, 비정질구조 또는 비정질과 결정구조(단결정, 다결정을 포함함)의 중간적인 구조를 갖는다. 비정질 반도체층(비정질 실리콘, a-Si)은, 플라즈마 CVD법, 스퍼터링법 등의 공지의 방법에 의해 형성한다. 한편, 비정질과 결정구조의 중간적인 구조를 갖는 반도체층은, 자유에너지적으로 안정인 제3 상태를 갖는 반도체층에 있어서, 단거리질서를 갖고 격자왜곡만을 갖는 결정질 반도체인 것이고, 그 그레인 크기는 0.5 내지 20nm으로서 비단결정 반도체층중에 분산시켜 존재시키는 것이 가능하다. 또한, 댕글링본드의 중화제로서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함하게 하고 있다. 여기서는, 이러한 반도체층을 세미 비정질 반도체층(이하, SAS라 표기)라고 부른다. SAS는, 헬륨, 아르곤, 크립톤, 네온 등의 희가스원소를 포함하여 격자왜곡을 더 촉진시키는 것으로 안정성이 증가한다.
SAS는 규화물 기체를 글로우 방전분해함으로써 얻을 수 있다. 대표적인 규화물 기체로서는, SiH4이고, 그외에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용 할 수 있다. 이들 규화물 기체를 수소, 수소와 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 일종 또는 복수종의 희가스원소로 희석하여 사용하는 것으로 SAS의 형성을 용이하게 할 수 있다. 희석률은 10배 내지 1000배의 범위로 규화물 기체를 희석하는 것이 바람직하다. 또한, Si2H6과 GeF4의 가스유량비를 Si2H 6:GeF4=20 내지 40:0.9의 범위의 조건 하에 형성하면, Si의 조성비가 80% 이상인 박막을 얻을 수 있다. 물론, 형성된 막의 반응생성은 감압 하에 행하지만, 압력은 개략 0.1Pa 내지 133Pa의 범위로 행하면 된다. 글로우 방전을 형성하기 위한 전원주파수는 1MHz 내지 120MHz, 바람직하게는 13MHz 내지 60MHz이다. 전원주파수는 적절히 설정하면 된다. 기판가열온도는 300℃ 이하가 바람직하고, 100 내지 200℃의 기판가열온도가 추천된다. 또한, 규화물 기체중에, CH4, C2H6 등의 탄화물기체, GeH4 , GeF4 등의 게르마늄화기체를 혼입시키고, 에너지 밴드폭을 1.5 내지 2.4eV, 또는 0.9 내지 1.1eV로 조절해도 된다. 또한, SAS는, 가전자제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않을 때에 약한 N형의 전기전도성을 나타낸다. 이것은, SAS 중에 포함되는 불순물에 의한 것으로, 대표적으로는 산소가 N형의 전도성을 부여하는 것으로 하고 생각된다. SAS에 포함되는 산소는, 막형성시의 고주파전력밀도에 따라서도 변화된다.
다음에, 반도체층(611) 상에, 플라즈마 CVD법 등의 공지의 방법으로, 절연층(612)을 형성한다. 이 절연층(612)은, 스퍼터링법이나 글로우 방전분해법으로 형성가능하지만, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염불순물의 침 입을 막기 위한 것으로, 치밀한 막인 것이 요구된다. 이 목적에 있어서, 규소를 목적으로서, 질소와 아르곤 등의 희가스원소를 혼합시킨 스퍼터링 가스로 고주파 스퍼터링된 질화규소막으로, 희가스원소를 포함하게 하는 것에 의해 치밀화가 촉진되게 된다. 또한, 글로우 방전분해법에 있어서도, 규화물 기체를 아르곤 등의 규화물 기체로 100배 내지 500배로 희석하여 형성된 질화규소막은, 100℃ 이하의 저온에 있어서도 치밀한 막을 형성가능하며 바람직하다. 또한 필요하면 절연막을 적층하여 질화규소막을 형성해도 된다. 이상, 절연층(608)로부터 절연층(612)까지는 대기에 노출하지 않고 연속하여 형성하는 것이 가능하다. 즉, 대기성분이나 대기 중에 부유하는 오염불순물 원소에 오염되지 않고 각 적층계면을 형성할 수 있으므로, 트랜지스터의 특성의 변동을 감소할 수 있다.
다음에, 게이트 전극으로 역할하는 도전층(603,604)와 겹치는 위치에서 절연층(612) 상에, 조성물을 선택적으로 토출하여, 마스크가 되는 절연층(613)을 형성한다. 절연층(613)을 형성하는 조성물에 포함되는 재료로서는, 에폭시수지, 아크릴수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한, 벤조시클로부텐, 파리렌, 플레어, 투과성을 갖는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 할 수 있는 화합물재료, 수용성 호모폴리머와 수용성 공중합체를 포함하는 조성물재료 등을 사용한다. 또한, 감광제를 포함하는 시판의 레지스트재료를 사용해도 되고, 예를 들면, 대표적인 포지티브형 레지스트로서, 용해되거나 분산된 노볼락수지와 감광제인 나프토퀴논디아지드화합물, 네거티브형 레지스트인 베이스수지, 디페닐실란디올 및 산발생제 등을 사 용해도 된다. 어느 하나의 재료를 사용한다고 해도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 가하여 적절히 조정한다.
다음에, 절연층(613)을 마스크로 하여, 절연층(612)을 에칭하여, 채널보호층으로서 기능하는 절연층(614)을 형성한다(도 29a). 계속해서, 마스크로서 사용한 절연층(613)을 제거 후, 반도체층(611) 및 절연층(614) 상에, 일도전형이 부여된 반도체층(615)을 형성한다. 이 일도전형이 부여된 반도체층(615)은, 실란가스와 포스핀가스를 사용하여 형성하거나, CVD법에 의해 반도체층을 형성 후에, 도핑법에 의해 불순물원소를 첨가하여 형성한다. 다음에, 채널 보호층으로 역할하는절연층(614)와 겹치는 위치의 반도체층(615) 상에, 조성물을 선택적으로 토출하여, 마스크가 되는 절연층(616)을 형성한다.
다음에, 절연층(616)을 마스크로 하여, 반도체층(611) 및 일도전형이 부여된 반도체층(615)를 동시에 에칭하여, 반도체층(617)과 일도전형을 갖는 반도체층 (618)을 형성한다. 계속해서, 마스크로서 사용한 절연층(616)을 제거 후, 도전성재료를 포함하는 조성물을 선택적으로 토출하여, 소스배선 및 드레인배선으로서 기능하는 도전층(619, 620)을 형성한다.
다음에, 도전층(619, 620)을 마스크로 하여, 반도체층(618)을 에칭하여, 반도체층(621, 622)을 형성한다(도 29c). 계속해서, 도전층(620)과 전기적으로 접속하도록, 도전성재료를 포함하는 조성물을 선택적으로 토출하여, 화소전극에 해당하는 도전층(623)을 형성한다. 도 29c에서는, 도전층(623)을 광투과 물질로 형성하여, 투과형의 액정표시장치를 제조한 예를 게시하지만, 본 발명은 이것에 한정되지 않는다. 빛의 반사율이 높은 도전층을 사용하는 것으로, 반사형의 액정표시장치를 제조해도 된다.
다음에, 도전층(623)을 덮도록, 인쇄법이나 스핀코팅법 등의 공지의 방법에 의해, 배향막으로서 기능하는 절연층(624)을 형성한다(도 30a). 절연층(624)은, 스크린 인쇄법을 사용하면, 도시하는 바와 같이, 선택적으로 형성할 수 있다. 계속해서, 밀봉재(625)를 형성한다(도 30b). 그 후, 배향막으로서 기능하는 절연층(626), 대향전극으로서 기능하는 도전층(627)이 설치된 기판 (628)과, 기판(600)을 밀봉재(625)에 의해 접합하고, 그 후, 액정(629)을 주입한다(도 30c). 액정을 적층하는 방법으로서, 디스펜서식(적하식)을 사용해도 된다. 여기서, 디스펜서방식을 채용한 경우, 요컨대, 액정적하 처리에 대하여, 도 26a 내지 26e를 사용하여 설명한다. 기판(8001) 상에, TFT 등의 소자가 완성하면, 우선, 밀봉재로서 기능하는 폐루프(8002)를 형성한다(도 26a). 다음에, 폐루프(8002) 중에 디스펜서에 의해 액정(8003)을 적하한다(도 26b). 계속해서, 진공 중에서 기판(8001)과 기판(8004)을 접합한다(도 26c). 그 후, UV 경화를 행하여, 액정(8005)이 기판(8001,8004) 사이에 충전된 상태가 되고(도 26d), 계속해서 패널마다 분단한다(도 26e).
이때, 밀봉재(625)에는 필러가 혼입되어 있어도 되고, 또한 기판(628)에는, 컬러필터나, 경사를 막기 위한 차폐막(블랙매트릭스) 등이 형성되어 있어도 된다. 또한, 도시하지 않지만, 각 기판(600, 628)에는, 편광판을 접합해 놓는다. 또한, 상술하고 있지 않지만, 배향막의 러빙처리나 스페이서의 살포처리 등, 적절히 필요한 처리는, 필요한 시간에 행한다.
다음에, 대기압 또는 대기압 근방 하에, 산소가스를 사용한 애싱처리에 의해 630으로 나타내는 영역의 절연층(608 내지 610)을 제거한다(도 27a). 이 처리는, 산소가스와, 수소, CF4, NF3, H2O, CHF3로부터 선택된 하나 또는 복수를 사용하여 행한다. 본 공정에서는, 정전기에 의한 손상이나 파괴를 방지하기 위해, 대향기판을 사용하여 밀봉한 후에, 애싱처리를 행하고 있지만, 정전기에 의한 영향이 적은 경우에는, 애싱 처리는 어떤 시간에 행하여도 상관없다. 계속해서, 이방성 도전층을 통해, 도전층(602)이 전기적으로 접속하도록 접속단자(631)를 설치한다. 접속단자(631)는, 외부에서의 신호나 전위를 전달한다. 상기 공정을 거쳐, 채널보호형의 스위칭용 TFT(632)와 용량소자(633)를 포함하는 표시장치가 완성된다. 이때의 상면도는, 도 21에 나타내는 대로이고, 도 21의 A-A'에서의 단면도가 도 27a에 나타내는 단면도에 해당한다.
상기 공정에서는, 소스 또는 드레인배선으로서 기능하는 도전층(620)에 접속하는 도전층(623)은 절연층(610)과 도전층(620)에 직접 형성된다. 그렇지만, 일도전형이 부여된 반도체층(618)을 에칭하는 공정이 종료하면, 보호막으로서 기능하는 절연층(640)을 형성해도 된다(도 31a). 이 경우, 절연층(640)에 개구부(641)를 형성할 필요가 생겨, 그 개구부(641)를 통해, 도전층(620)과 후에 형성하는 화소전극을 전기적으로 접속시킨다. 이때, 개구부(641)의 형성시에는, 후에 접속단자를 접합하기 위해 필요한 개구부(642)도 동시에 형성하면 된다. 개구부(641,642)의 형성방법은 특히 한정되지 않고, 액체방울 토출법이나, 포토리소그래픽법을 사용하여 행한다. 액체방울 토출법을 사용하는 경우, 노즐로부터, 웨트에칭액을 토출함으로 써 개구부를 형성해도 되고, 또한, 마스크로서 기능하는 절연층만을 마스크를 사용하여 액체방울 토출법에 의해 형성해도 된다. 다음에, 개구부(641)를 충전하도록, 도전성재료를 포함하는 조성물을 선택적으로 토출하여, 화소전극으로서 기능하는 도전층(643)을 형성한다. 계속해서, 배향막으로서 기능하는 절연층(644)을 형성한다(도 31b). 그 후, 도 30b, 30c에 나타내는 공정과 같이, 밀봉재를 형성하여, 대향기판과 접합하고, 액정을 주입하면, 표시기능을 갖는 표시장치가 완성된다(도 27b). 상기 공정을 거쳐, 도 27a와는 다른 구조의 채널보호형의 스위칭용 TFT(632)와 용량소자(633)를 포함하는 표시장치가 완성된다. 본 공정에서는, 레지스트에 의한 마스크를 사용하지 않고, 레지스트의 도포, 레지스트의 소성, 노광, 현상, 현상 후의 소성, 레지스트박리 등의 공정을 생략할 수 있다. 따라서, 공정의 간략화에 의한 제조시간의 단축이나 제조비용의 절감을 실현한다.
실시형태 5)
본 발명의 실시형태로서, 채널보호형의 박막트랜지스터의 제조방법에 대하여, 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 및 도 19b를 사용하여 설명하고, 또한, 상기 박막트랜지스터를 사용한 표시장치의 제조방법에 대하여, 도 16, 19c 및 도 20을 사용하여 설명한다.
유리기판, 석영기판 등의 기판(650) 상에, 도전층(651)을 형성한다(도 17a). 도전층(651)은, 스퍼터링법, 증착법 등의 공지의 방법에 의해, Ti 또는 W 등의 고융점 금속재료로 형성한다. 도전성재료를 포함하는 조성물을 토출하여, 게이트전 극, 또는 접속배선으로서 기능하는 도전층(652 내지 655)을 도전층(651) 위에 형성한다.
기판(650)이 도전층(651)에 덮힌 상태 그대로이면, 후에 형성하는 소자나 배선이 합선할 가능성이 있는 경우에는, 하기의 2개의 공정 중, 어느 하나의 공정을 행한다. 하나는, 도전층(652 내지 655)과 겹치지 않는 도전층(651)을 절연하여, 절연층(656 내지 659)을 형성하는 공정이다(도 17b). 이와 같이, 도전층(651)을 절연하는 경우에는, 해당 도전층(651)을 0.01 내지 10nm의 두께로 형성해 두는 것이 적합하고, 그렇다면, 자연산화하여 절연층이 된다. 다른 하나는, 도전층(652 내지 654)을 마스크로 하여, 도전층(651)을 에칭하여 제거하는 공정이다.
다음에, 플라즈마 CVD법, 스퍼터링법, 글로우 방전분해법 등의 공지의 방법을 사용하여, 게이트 절연막으로서 기능하는 절연층을 단층 또는 적층구조로 형성한다(도 17c). 여기서는, 질화규소로 이루어진 절연층(660), 산화규소로 이루어진 절연층(661), 질화규소로 이루어진 절연층(662)의 3층의 적층체가 게이트 절연막에 해당한다. 다음에, 절연층(662) 상에, 반도체층(663)을 형성한다. 반도체층(663)은, 비정질구조 또는 비정질과 결정구조(단결정, 다결정을 포함함)의 중간적인 구조를 갖는다.
다음에, 반도체층(663) 상에, 플라즈마 CVD법 등의 공지의 방법으로, 절연층(664)을 형성한다. 이상, 절연층(660)으로부터 절연층(664)까지는 대기에 노출되지 않고 연속하여 형성하는 것이 가능하다. 즉, 대기성분이나 대기 중에 부유하는 오염불순물 원소에 오염되지 않고 각 적층계면을 형성할 수 있으므로, 트랜지스터의 특성의 변동을 감소할 수 있다. 다음에, 절연층(664) 상에, 조성물을 선택적으로 토출하여, 게이트 전극으로 역할하는 도전층(653,655)과 겹치는 위치에 마스크가 되는 절연층(665, 666)을 형성한다.
다음에, 절연층(665, 666)을 마스크로 하여, 절연층(664)를 에칭하여, 채널보호층으로서 기능하는 절연층(667, 668)을 형성한다(도 18a). 절연층(665, 666)을 제거 후, 반도체층(633) 및 절연층(667, 668) 상에, 일도전형을 갖는 반도체층(669)를 형성한다. 그 후, 반도체층(669) 상에, 조성물을 선택적으로 토출하여, 채널 보호막으로 역할하는 절연층(667,668)과 겹치는 위치에 마스크로서 기능하는 절연층(670, 671)를 형성한다.
다음에, 절연층(670, 671)을 마스크로 하여, 반도체층(663) 및 일도전형이 부여된 반도체층(669)을 동시에 에칭하여, 반도체층(672, 673)과 일도전형이 부여된 반도체층(674, 675)을 형성한다(도 18b). 계속해서, 도전층(654)이 노출하도록, 대기압 근방 하에, 절연층(660 내지 662)을 에칭하여, 개구부(676)를 형성한다(도 18c). 이와 같이, 에칭처리를 행하는 경우에는, NF3, CFx(플루오로카본), SF6, COx 등의 원료가스와, 수소, 산소 중의 하나와 희가스와의 혼합가스를 사용하여, 플라즈마를 발생시킴으로써 행한다.
다음에, 도전성재료를 포함하는 조성물을 선택적으로 토출하여, 소스배선 및 드레인배선으로서 기능하는 도전층(677 내지 680)을 일도전형을 갖는 반도체층(674,675) 상에 형성한다(도 19a). 도전층(678)은, 개구부(676)를 충전하도록 형성함으로써, 접속배선으로서 기능하는 도전층(654)과 전기적으로 접속한다. 계속해 서, 도전층(677 내지 680)을 마스크로 하여, 반도체층(674, 675)을 에칭하고, 반도체층(681 내지 684)을 형성한다(도 19b).
도전성재료를 포함하는 조성물을 선택적으로 토출하여, 화소전극으로서 기능하는 도전층(685)을 형성한다(도 19c). 다음에, 스핀코팅법이나 딥법을 사용하여, 전체면에 절연층(686)을 형성 후, 포토리소그래픽법이나 액체방울 토출법 등의 공지의 방법에 의해 개구부(687,688)를 형성한다. 절연층(686)은, 제방으로서 기능하는 것으로, 규소를 포함하는 재료, 아크릴등의 유기재료, 실록산폴리머등의 화합물재료를 사용하여 형성한다. 그러나, 아크릴, 폴리이미드 등의 감광성 재료 및 비감광성의 재료를 사용하여 형성하면, 절연층(686)의 측면은 곡율반경이 연속적으로 변화되는 형상이 되고, 절연층(686)의 상층이 절단하지 않고 형성되기 때문에 바람직하다. 이때, 유기재료를 사용하는 경우에는, 탈가스 등의 방지로부터, Ti 등의 금속막, TiN 등의 질화막, TiSix나 MoSix 등의 실리사이드막을 사용하여, 단층 또는 적층구조의 배리어막을 형성한다. 이 배리어막은, 밀착성을 높여, 도전층(685)에 매립성을 부여하고, 더욱 콘택저항의 감소와 안정화를 가져온다. 또한, 개구부의 형성은, 노즐로부터, 웨트에칭액을 토출함으로써 행해도 된다. 이때, 개구부의 애스펙트비 제어를 위해, 물 등의 용매로 적절히 세정하는 공정을 추가하면 된다. 물론, 이 세정의 공정도, 액체방울 토출법을 사용하여, 노즐로부터 토출하는 액체방울을 물에 교환하거나, 또는, 용액이 충전된 헤드를 교환하면, 동일한 장치로 연속처리가 가능해져, 처리시간의 관점에서 바람직하다. 개구부의 형성은, 포토리소그래픽법을 사용해도 되지만, 최저한, 마스크가 되는 절연층의 형성에는, 액체방울 토출법을 사용하면 된다. 그렇다면, 스핀코팅법 등에 비교하여, 재료의 이용효율이 뚜렷하게 향상한다. 상기한 어느 하나의 방법에 의해 개구부(687, 688)를 형성하면, 도전층(652, 685)이 노출된 상태가 된다.
다음에, 도전층(685)과 전기적으로 접속하도록, 전계발광층(689), 대향전극이 되는 도전층(690)을 전계발광층(689) 위에 형성한다(도 16). 도전층(685), 전계발광층(689) 및 도전층(690)이 발광소자에 해당한다. 이 발광소자의 형성은, 노즐로부터 토출하는 조성물을 변경하거나, 또는 조성물이 충전된 헤드를 변경함으로써, 전계발광층(689)이나 그 밖의 복수층의 박막을 연속적으로 제조할 수 있다. 따라서, 처리량이 향상하여, 생산성이 향상한다.
계속해서, 밀봉재(691)를 형성하고, 기판(692,650)을 밀봉한다. 그 후, 도전층(652)에 전기적으로 접속하도록, 이방성 도전막을 통해, 접속단자(693)를 부착한다. 접속단자(693)는, 외부에서의 신호나 전원전위를 전달한다.
상기 공정을 거쳐, 채널보호형의 스위칭용 TFT(694), 구동용 TFT(695) 및 용량소자(696)를 포함하는 표시장치가 완성된다. 이때의 상면도는, 도 20에 나타낸 것과 같다. 도 20의 선 A-A', A'-A"에서의 단면도가 도 16에 나타내는 단면도에 해당한다.
상기 구조에서는, 도전층(685)이 음극, 도전층(690)이 양극이고, 상기 공정을 거치면, 음극/전계발광층/양극의 역적층 소자가 완성된다. 이 경우, 발광소자로부터 발생하는 빛은, 기판(692) 측에 출사한다. 따라서, 상면출사를 행하는 표시장치가 완성된다. 또, 기판(650) 측에 출사시키고 싶은 경우에는, 도전층(690) 상에 차폐체 또는 반사체를 설치하면 된다. 또한, 양면출사를 행하고 싶은 경우에는, 양극이 되는 도전층과 음극이 되는 도전층을 투광성재료, 또는 빛을 투과하는 두께로 형성한다.
또한, 음극에 해당하는 도전층은, 일함수가 작은 재료를 사용하는 것이 바람직하고, 예를 들면, Ca, A1, CaF, MgAg, 또는 AlLi 등을 사용한다. 전계발광층은, 단층형, 적층형, 또한 층의 계면이 없는 혼합형의 어느 하나의 형이어도 되고 싱글렛 재료, 트리플렛 재료 또는 그것들을 조합한 재료나, 저분자유기재료, 고분자재료및 중분자재료를 포함하는 유기재료, 전자주입성에 뛰어난 산화몰리브덴 등으로 대표되는 무기재료, 유기재료와 무기재료의 복합재료의 어느 하나를 사용해도 된다. 양극에 해당하는 도전층은 빛을 투과하는 투명도전체로 형성하거나, 또는 빛을 투과하는 두께로 형성하는 것이 바람직하고, 예를 들면 ITO, ITSO 외, 산화인듐에 산화아연(ZnO)을 혼합한 투명도전체를 사용한다. 이때, 양극/전계발광층/음극의 순서로 형성하고, 즉 양극의 형성 전에, 산소분위기 중에서의 플라즈마처리나 진공분위기 하에서의 가열처리를 행하는 것이 바람직하고, 이것은, 구동전압이 낮아지거나, 수명이 향상되거나 하는 효과를 얻을 수 있다. 또한, 발광소자로부터 발생하는 빛이 기판(650)측으로 향하는, 하면출사를 행하는 경우에는, 화소전극으로서 기능하는 도전층(685)은 투광성을 갖는 것이 필수적이다. 이 경우 도전층(685)으로서, 산화규소와 ITO로 이루어진 ITSO를 사용하여, 그 하층에는, 질화규소로 이루어진 절연층(662)이 형성해 놓으면 된다. 그렇다면, 도전층(685)과 절연층(662)과의 굴절율이 가깝기 때문에, 발광소자로부터 발생하는 빛의 취득효율이 향상한다.
투광성을 갖는 도전층과 접하는 절연층은, 규소(Si)와 질소(N)를 포함하는 층으로 형성하는 것이 적합하고, 보다 구체적으로는 질소를 10atomic% 이상, 적합하게는 25atomic% 이상 포함하는 층으로 형성하면 되고, 또한 구체적으로는 질화규소막(SiN)을 들 수 있다. 또한, 질소와 산소(O)를 포함하고, 질소가 산소보다도 많이 포함하는 층을 형성하면 되고, 구체적으로는 질화산화규소막(SiNO)을 들 수 있다. 그리고, 투광성을 갖는 도전층과 접하는 절연층은, 상기 구조의 2개의 박막을 적층하여 형성한다. 상기 구성으로 하면, 전류효율을 향상시켜, 동일한 전류값이라도 휘도를 향상시키는 것으로, 밝은 표시를 얻을 수 있다. 본 공정에서는, 레지스트에 의한 마스크를 사용하지 않고, 이것은, 액체방울 토출법을 사용하고 있기 때문에 가능해지고 있다. 따라서, 공정의 간략화에 의한 제조시간의 단축이나 제조비용의 감소를 실현한다. 본 실시형태는, 상기한 실시형태와 자유롭게 조합할 수 있다.
(실시형태 6)
본 발명의 실시형태로서, 채널에치형 박막트랜지스터의 제조방법에 대하여, 도 22a 내지 22c를 사용하여 설명하고, 또한, 상기 박막트랜지스터를 사용한 표시장치의 제조방법에 대하여, 도 23을 사용하여 설명한다.
게이트전극으로서 기능하는 도전층(602 내지 604), 게이트 절연막으로서 기능하는 절연층(608 내지 610), 활성층으로서 기능하는 반도체층(611)까지 형성하는 공정은, 도 28a 내지 28c를 사용하여 실시형태 4에 설명한 대로이므로, 여기서는 생략한다.
반도체층(611) 상에, 일도전형이 부여된 반도체층(701)을 형성한다(도 22a). 다음에, 반도체층(701) 상에, 조성물을 선택적으로 토출하여, 마스크로서 기능하는 절연층(702)을 게이트 전극으로 역할하는 도전층(603)과 겹치는 위치에 형성한다. 계속해서, 절연층(702)을 마스크로 하여, 반도체층(611)과 일도전형이 부여된 반도체층(701)을 동시에 에칭하여, 반도체층 (703)과 일도전형이 부여된 반도체층(704)을 형성한다(도 22b). 그 후, 반도체층(704) 상에, 도전성재료를 포함하는 조성물을 토출하여, 도전층(705, 706)을 형성한다. 다음에, 도전층(705, 706)을 마스크로 하여, 일도전형이 부여된 반도체층(704)을 에칭하여, 반도체층(707, 708)을 형성한다. 이때, 반도체층(703)도 약간 에칭되고, 반도체층(709)이 형성된다. 계속해서, 소스 또는 드레인배선으로서 기능하는 도전층(706)과 전기적으로 접속하도록, 도전성재료를 포함하는 조성물을 토출하여, 화소전극으로서 기능하는 도전층(710)을 형성한다(도 22c).
다음에, 배향막으로서 기능하는 절연층(711)을 형성한다(도 23). 계속해서, 밀봉재(712)를 형성하고, 그 밀봉재(712)를 사용하여, 기판(600)과, 대향전극(714)과 배향막(713)이 형성된 기판(715)을 접합한다. 그 후, 기판(600)과 기판(715)의 사이에 액정(716)을 주입한다. 다음에, 접속단자(717)를 접합하는 영역을 대기압 또는 대기압 근방하에 에칭하여 노출시켜, 그 접속단자(717)를 접합하면, 표시기능을 갖는 표시장치가 완성된다.
[실시예 1]
본 실시예에서는, 드라이버 IC를 실장하는 방법에 대하여, 도 8a 내지 8e를 사용하여 설명한다. 이 실장방법으로서는, 이방성 도전재를 사용한 접속방법이나 와이어본딩 방식 등을 채용하면 되고, 그 일례에 대하여 도 8a 내지 8e를 사용하여여 설명한다.
제1 기판(201)에, 드라이버 IC(208)가 이방성 도전재를 사용하여 실장된 예를 나타낸다. 제1 기판(201) 상에는 화소영역(202), 인출선(206), 접속배선 및 입출력단자(207)를 갖는다. 제2 기판(203)은, 밀봉재(204)로 제1 기판(201)과 접착되어 있고, 그 사이에 액정층(205)을 갖는다.
접속배선 및 입출력단자(207)의 한쪽의 끝에는, FPC(212)가 이방성 도전재로 접착되어 있다. 이방성 도전재는 수지(215)와 표면에 Au 등이 도금된 수십 내지 수백㎛ 지름의 도전성입자(214)로 이루어지고, 도전성입자(214)에 의해 접속배선 및 입출력단자(207)와 FPC(212)에 형성된 배선(213)이 전기적으로 접속된다. 드라이버 IC(208)도, 이방성 도전재로 제1 기판(201)에 접착되고, 수지(211) 중에 혼입된 도전성 입자(210)에 의해, 드라이버 IC(208)에 설정된 입출력단자(209)와 인출선(206) 또는 접속배선 및 입출력단자(207)과 전기적으로 접속된다.
이 방식에 의한 드라이버 IC(208)의 실장방법에 대하여, 도 8c를 사용하여 설명한다. 드라이버 IC(224)에는, 입출력단자(225)가 설치되고, 입출력단자(225)늬 주변부에는 보호절연막(226)이 형성된다. 제1 기판(220)에는 도전층(221)과 제2 도전층(223) 및 절연층(222)이 형성되고, 여기서는 제1 도전층(221)과 제2 도전층 (223)으로 인출선 또는 접속배선을 형성하고 있다.
제1 기판(220)에 형성되는 이들 도전층(221,223) 및 절연층(222)은 화소영역의 화소 TFT와 동일한 공정에서 형성된다. 예를 들면, 화소 TFT가 역스태거형으로 형성되는 경우, 제1 도전층(221)은 게이트전극과 동일한 층에 형성되고, Ta, Cr, Ti, 또는 Al 등의 재료로 형성된다. 통상 게이트전극 상에는 게이트 절연막이 형성되고, 절연층(222)은 이것과 동일한 층으로 형성되는 것이다. 제1 도전층(221) 상에 적층하는 제2 도전층(223)은 화소전극과 동일한 투명도전막으로 형성되는 것으로, 도전성입자(227)와의 접촉을 양호한 것으로 한다. 수지(228) 중에 혼입된 도전성입자(227)의 크기와 밀도를 적당한 것으로 함으로써, 이러한 형태로 드라이버 IC(224)와 제1 기판(220)과는 전기적으로 접속한다.
도 8d는 수지의 수축력을 사용한 COG 방식의 예이고, 드라이버 IC(224)측에 Ta나 Ti 등으로 배리어층(229)을 형성하고, 그 위에 무전해 도금법 등에 의해 Au를 약 20㎛ 형성하여 범프(230)로 한다. 그리고, 드라이버 IC(224)와 제1 기판(220)과의 사이에 광경화성 절연수지(231)를 개재시켜, 광경화하여 굳어지는 수지의 수축력을 이용하여 전극 사이를 압접하여 전기적인 접속을 형성한다.
또한, 도 8e에서 나타내는 바와 같이, FPC(212) 상의 배선(213)과, 도전성입자(214)를 통해 드라이버 IC(208)를 설치해도 된다. 이 구성은, 휴대정보단말 등의 하우징의 크기가 한정된 전자기기에 사용하는 경우에 대단히 유효하다.
도 8b에서 나타내는 바와 같이, 제1 기판(201)에 드라이버 IC(208)를 접착재(216)로 고정하여, Au 와이어(217)에 의해 드라이버 IC(208)의 입출력단자와 인출 선 또는 접속배선을 접속해도 된다. 그리고 수지(218)로 밀봉한다. 또, 드라이버 IC(208)의 실장방법은, 특히 한정되는 것은 아니며, 공지의 COG 방법이나 와이어본딩 방법, 혹은 TAB 방법을 사용할 수 있다.
드라이버 IC(208)의 두께는, 대향전극이 형성된 제2 기판(203)과 동일한 두께로 하는 것으로, 양자의 사이의 높이는 거의 동일한 것이 되고, 표시장치 전체적으로 박형화에 기여한다. 또한, 각각의 기판을 동일한 재질의 것으로 제조함으로써, 이 표시장치에 온도변화가 생겨도 열 응력이 발생하지 않고, TFT에서 제조된 회로의 특성을 손상하는 일은 없다. 그 외에도, 본 실시형태에서 나타내는 바와 같이 IC 칩보다도 긴 드라이버 IC에서 구동회로를 실장함으로써, 하나의 화소영역에 대하여, 실장되는 드라이버 IC의 개수를 감소할 수 있다. 본 실시예는, 상기한 실시형태와 자유롭게 조합할 수 있다.
[실시예 2]
본 실시예는, 본 발명의 표시장치의 구성에 대하여 간단히 설명한다. 전술한 바와 같이, 드라이버 IC는, 액정표시장치나 EL 표시장치 등의 구동회로로서 이용한다. 도 9a 및 9b는 그와 같은 표시장치의 블록도이다. 화소영역(1601)은 복수의 주사선과 신호선으로 형성되고, TFT가 설치된 액티브 매트릭스형이라도 되고, 패시브 매트릭스형이라도 된다. 화소 영역(1601) 주변에는, 드라이버 IC에 해당하는 주사선 구동회로(1602) 및 신호선 구동회로(1603)가 배치된다.
외부로부터 입력되는 클록신호, 스타트펄스(1607)와, 영상신호(1608)는, 드 라이버 IC의 입력사양에 변환하기 위한 컨트롤회로(1605)에 입력되고, 각각의 타이밍사양으로 변환된다. 또한, 전원(1609), OP 앰프로 이루어진 전원회로(1606)는 외부에서 조달된다. 이 컨트롤회로(1605)와 전원회로(1606)는 TAB 방식으로 실장하면, 표시장치의 소형화에 유효하다.
컨트롤회로(1605)로부터는, 주사선과 신호선에 각각 신호가 출력되지만, 신호선에는 신호분할회로(1604)가 설치되고, 입력디지털신호를 m개로 분할하여 공급한다. 분할수 m은 2 이상의 자연수로, 실제적으로는 2 내지 16분할로 하는 것이 적당하다.
드라이버 IC의 회로구성은, 주사선측과 신호선측에서 다르다. 도 9b는 그 일례를 나타내고, 주사선측의 드라이버 IC(121)은, 시프트 레지스터회로(123), 레벨시프팅회로(124), 버퍼회로(125)로 이루어진다. 한편, 데이터선측의 드라이버 IC(122)는, 시프트 레지스터회로(126), 래치회로(127), 레벨시프팅회로(128), D/A 변환회로(129)로 이루어진다. 이때, 도 12a 및 12b에서는, 신호선측과 주사선측의 양쪽에서 드라이버 IC를 사용한 형태를 나타내었지만, 전술한 대로, 본 발명은 이것에 한정되지 않는다. 주사선측의 구동회로는, 화소영역(1601)과 마찬가지로, 동일기판 상에 형성해도 된다. 본 실시예는, 상기한 실시예, 실시형태와 자유롭게 조합할 수 있다.
[실시예 3]
본 실시예에서는, 액체방울 토출장치의 구성에 대하여, 도 10a 및 10b를 사 용하여 설명한다. 우선, 액체방울 토출장치의 개략에 대하여 도 10a를 사용하여 간단히 설명한다. 본 장치의 필수적인 구성요소로서는, 복수의 노즐이 1축 방향으로(도시되지 않음) 배열된 헤드를 구비하는 액체방울 토출수그러나, 그 액체방울 토출수단을 제어하는 컨트롤러 및 CPU(도시하지 않음), 기판(501) 고정하여 XYθ방향으로 가동하는 스테이지(503) 등을 들 수 있다. 액체방울 토출수단을 설치하는 고정기(프레임)가 제공되고, 도 10b에 도시하는 액체방울 토출수단을 끼워넣는 구조로 되어 있다. 이 스테이지(503)는, 기판(501)을 진공척 등의 수법으로 고정하는 기능도 갖는다. 그리고, 액체방울 토출수단이 갖는 각 노즐의 토출구로부터 기판(501)의 방향으로 조성물이 토출되어, 패턴이 형성된다.
스테이지(503)와 액체방울 토출수단은, 컨트롤러를 통해 CPU에 의해 제어된다. CCD 카메라 등의 촬상수단(도시하지 않음)도 CPU에 의해 제어된다. 촬상수단은, 마커의 위치를 검출하여, 그 검출한 정보를 CPU에 공급한다. 이때, 패턴의 제조시에, 액체방울 토출수단을 이동해도 되고, 액체방울 토출수단을 고정하여 스테이지(503)를 이동시켜도 된다. 그러나, 액체방울 토출수단을 이동하는 경우에는, 조성물의 가속도나, 액체방울 토출수단에 구비된 노즐과 피처리기판과의 거리, 그 환경을 고려하여 행할 필요가 있다.
기타, 도시하지 않지만, 부수되는 구성요소로서, 토출한 조성물의 착탄정밀도를 향상시키기 위해, 액체방울 토출수단이 상하로 움직이는 이동기구와 그 제어수단 등을 설치해도 된다. 그렇다면, 토출하는 조성물의 특성에 따라, 헤드와 기판(501)의 거리를 변경할 수 있다. 또한, 청정한 공기를 공급하여, 작업영역의 오염 을 감소하는 클린유닛 등을 설치해도 된다. 기판을 가열하는 수그러나, 온도, 압력 등, 여러가지의 물성값을 측정하는 수단을, 필요에 따라 설치해도 되고, 이들 수단도, 섀시의 외부에 설치한 제어수단에 의해 일괄제어하는 것이 가능하다. 또한 제어수단을 LAN 케이블, 무선 LAN, 광파이버 등으로 생산관리시스템 등에 접속하면, 공정을 외부에서 일률관리하는 것이 가능해져, 생산성을 향상시키는 것에 연결된다. 이때, 착탄한 조성물의 건조를 빠르게 하고, 또한 조성물의 용매성분을 제거하기 위해, 진공배기의 저압하에 액체방울 토출수단을 동작시켜도 된다.
도 10b에서, 504는 압전소자이고, 고정기(프레임)(505,506)는, 도 10a에 나타내는 고정기(프레임)(502)에 고정할 때에 사용하는 것으로, 507는 토출구이다. 이때, 도 10b에서는, 압전소자를 사용한, 소위 피에조방식인 경우를 도시하였지만, 용액의 재료에 따라서는, 발열체를 발열시켜 기포를 생기게 하여 용액을 밀어내는 방식을 사용해도 된다. 이 경우, 압전소자를 발열체에 치환한 구조가 된다. 또한 액실유로, 예비액실, 유체저항부, 가압실, 용액토출구와의 습윤성이 중요하게 된다. 그 때문에 재질과의 습윤성을 조정하기 위한 탄소막, 수지막 등을 각각의 유로에 형성해도 된다. 또한, 배선, 공급 파이프 등이 고정기(프레임)(505,506)의 내부에 제공된다. 도 10b에 도시된 액체방울 토출 수단은 도 10a에 나타낸 장치에 부착되고, 배선은 압전 소자를 제어하는 구동회로에 연결되고, 공급 파이프는 조성물로 채워진 탱크에 연결된다. 본 실시예는, 상기한 실시예 및 실시형태와 자유롭게 조합할 수 있다.
[실시예 4]
본 발명의 필수적인 구성요소로서, 세미 비정질 반도체를 채널부로 한 트랜지스터를 들 수 있고, 그 트랜지스터는 각 화소에 구비된다. 이러한 트랜지스터를 각 화소에 포함하는 경우, 동일기판 상에 형성하는 구동회로도 세미 비정질 반도체를 채널부로 한 트랜지스터에 의해 형성하는 것이 바람직하다. 그러나, 세미 비정질 반도체를 포함하는 TFT는 N형 트랜지스터밖에 형성할 수 없다. 본 실시예는, N형 TFT만으로 시프트 레지스터를 구성하는 예에 대하여 설명한다.
도 11a에서, 400으로 나타내는 블록이 1단만큼의 샘플링펄스를 출력하는 펄스출력회로에 해당하여, 시프트 레지스터는 n개의 펄스출력회로에 의해 구성된다. 도 11b는, 펄스출력회로(400)의 구체적인 구성을 나타낸 것으로, N형의 TFT(401 내지 406)와, 용량소자(407)를 갖는다. 이 펄스출력회로는, 부트스트랩법을 응용함으로써, N형 TFT로만 구성이 가능해진 회로이다. 자세한 동작에 대해서는, 일본특허공개 2002-335153 호 공보에 기재되어 있다.
N형 TFT만으로 구성한 펄스 출력 회로를 구성하는 예를 나타냈지만, 본 발명은 이것에 한정되지 않는다. 또한 본 실시예는, 상기한 실시예, 실시형태와 자유롭게 조합할 수 있다.
[실시예 5]
본 발명은, 세미 비정질 반도체를 채널부로 한 TFT, 그 TFT를 포함하는 화소를 복수갖는 표시장치를 제공하는 것으로, 여기서는, 그 화소의 구성에 대하여, 도 15a 내지 15f를 사용하여 설명한다.
도 15a에 나타내는 화소는, 열방향으로 신호선(310) 및 전원선(311 내지 313), 행방향으로 주사선(314)이 배치된다. 또한, 스위칭용 TFT(301), 구동용 TFT(303), 전류제어용 트랜지스터(304), 용량소자(302) 및 발광소자(305)를 갖는다.
도 15c에 나타내는 화소는, TFT(303)의 게이트전극이, 행방향으로 배치된 전원선(313)에 접속되는 점이 다르게 되어 있고, 그 이외는 도 15a에 나타내는 화소와 동일한 구성이다. 도 15a 및 15c에 나타내는 양화소는, 동일한 등가회로도면를 나타낸다. 그렇지만, 행방향에 전원선(312)이 배치되는 경우(도 15a)와, 열방향으로 전원선(312)이 배치되는 경우(도 15c)에서는, 각 전원선은 다른 층의 도전체로 형성된다. 여기서는, 도 15a, 15cdp 각각 나타낸 두 화소는 구동용 TFT(303)의 게이트전극이 접속되는 배선에 주목하고, 이들을 제조하는 층이 다른 것을 나타내기 위해, 도 15a, 15c로서 나누어 기재한다.
도 15a, 15c에서, 화소 내에 구동 TFT(303)와 전류 제어 트랜지스터(304)가 직렬로 접속되어 있고, 구동 TFT(303)의 채널길이 L3, 채널폭 W3, 전류 제어 트랜지스터의 채널길이 L4, 채널폭 W4는, L3/W3:L4/W4 =5 내지 6000:1을 만족하도록 설정되는 점을 들 수 있다. 일례로서는, L3이 500㎛, W3이 3㎛, L4가 3㎛, W4 가 100㎛인 경우가 있다.
이때, TFT(303)는, 포화영역에서 동작하여 발광소자(306)에 흐르는 전류값를 제어하는 역할을 갖고, 트랜지스터(304)는 선형영역에서 동작하여 발광소자(505)에 대한 전류의 공급을 제어하는 역할을 갖는다. TFT(303,304)는 동일한 도전형을 가지고 있으면 제조공정상 바람직하다. 또한 구동 TFT(303)에는, 인핸스먼트형뿐만 아니라, 디플리션형의 TFT를 사용해도 된다. 상기 구성을 갖는 본 발명은, 구동 트랜지스터(303)가 선형영역에서 동작하기 때문에, 전류 제어 트랜지스터(304)의 VGS가 조금인 변동은 발광소자(305)의 전류양에 영향을 미치게 하지 않는다. 요컨대, 발광소자(305)의 전류양은, 포화영역에서 동작하는 구동 TFT(303)에 의해 결정된다. TFT의 특성변동에 기인한 발광소자의 휘도 변화를 개선하여 화질을 향상시킨 표시장치를 제공할 수 있다.
도 15a 내지 15d에 나타내는 화소에 있어서, 스위칭 TFT(301)는, 화소에 대한 비디오신호의 입력을 제어하는 것으로, TFT(301)가 온하고, 화소 내에 비디오신호가 입력되면, 용량소자(302)에 그 비디오신호가 유지된다. 이때 도 15a 내지 도 15d에는, 용량소자(302)를 설치한 화소를 나타내었지만, 본 발명은 이것에 한정되지 않고, 비디오신호를 유지하는 용량이 게이트용량 등으로 조달하는 것이 가능한 경우에는, 필요적으로 용량소자(302)를 설치하지 않아도 된다.
발광소자(305)는, 한쌍의 전극 사이에 전계발광층이 끼워진 구조를 갖고, 순바이어스방향의 전압이 인가되도록, 화소전극과 대향전극의 사이(양극과 음극의 사이)에 전위차가 설치된다. 전계발광층은 유기재료나 무기재료 등이 광범위하게 걸치는 재료에 의해 구성되고, 이 전계발광층에서의 루미네센스에는, 단일항 여기상태로부터 기저상태로 되돌아갈 때의 발광(형광)과, 3중항 여기상태로부터 기저상태 로 되돌아갈 때의 발광(인광)이 포함된다.
도 15b에 나타내는 화소는, TFT(306)와 주사선(316)을 추가하고 있는 이외는, 도 15a에 나타내는 화소구성과 동일하다. 마찬가지로, 도 15d에 나타내는 화소는, TFT(306)와 주사선(315)을 추가하고 있는 이외는, 도 13c에 나타내는 화소구성과 동일하다.
TFT(306)는, 새롭게 배치된 주사선(315)에 의해 온 또는 오프가 제어된다. TFT(306)가 온이 되면, 용량소자(302)에 유지된 전하는 방전하고, TFT(306)가 오프한다. 요컨대, TFT(306)의 배치에 의해, 강제적으로 발광소자(305)에 전류의 공급이 흐르지 않는 상태를 만들 수 있다. 따라서, 도 13b, 13d의 구성은, 모든 화소에 대한 신호의 기록을 대기하지 않고, 기록 기간의 개시와 동시 또는 직후에 점등기간을 개시할 수 있으므로, 듀티비를 향상하는 것이 가능해진다.
도 15e에 나타내는 화소는, 열방향에 신호선(350), 전원선(351, 352), 행방향으로 주사선(353)이 배치된다. 또한, 스위칭용 TFT(341), 구동용 TFT(343), 용량소자(342) 및 발광소자(344)를 갖는다. 도 15f에 나타내는 화소는, TFT(345)와 주사선(354)을 추가하고 있는 이외는, 도 15e에 나타내는 화소구성과 동일하다. 이때, 도 15f의 구성도, TFT(345)의 배치에 의해, 듀티비를 향상하는 것이 가능해진다. 본 실시예는, 상기한 실시형태, 실시예와 자유롭게 조합할 수 있다.
[실시예 6]
본 실시예는, 본 발명의 표시장치의 일형태에 해당하는 패널의 외관에 대하 여, 도 12a 및 12b를 사용하여 설명한다. 도 12a는, 제1 기판(4001) 상에 형성된 세미 비정질 TFT(4010) 및 액정소자(4011a)를, 제2 기판(4006)과의 사이에 밀봉재(4005)에 의해 밀봉한 패널의 상면도이고, 도 12b는, 도 12a의 A-A'에서의 단면도에 해당한다.
제1 기판(4001) 상에 설치된 화소부(4002)와, 주사선 구동회로(4004)를 둘러싸도록 하여, 밀봉재(4005)가 설치된다. 또한 화소부(4002)와, 주사선 구동회로(4004) 상에 제2 기판(4006)이 설치된다. 따라서 화소부(4002)와, 주사선 구동회로(4004)는, 제1 기판(4001)과 밀봉재(4005)와 제2 기판(4006)에 의해 액정(4007a)과 동시에 밀봉된다. 또한 제1 기판(4001) 상의 밀봉재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 상에 다결정 반도체로 형성된 신호선 구동회로(4003)가 실장된다.
이때 본 실시예에서는, 다결정 반도체를 사용한 트랜지스터를 갖는 신호선 구동회로를, 제1 기판(4001)에 접합하는 예에 대하여 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동회로를 형성하고, 접합해도 된다. 도 12a 및 12b에서는, 신호선 구동회로(4003)에 다결정 반도체로 형성된 트랜지스터(4009)가 포함된다. 또한 신호선 구동회로(4003)를 별도 형성하고, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 본 실시예는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성하여 실장해도 되고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성하여 실장해도 된다.
제1 기판(4001) 상에 설치된 화소부(4002)와, 주사선 구동회로(4004)는, 트 랜지스터를 복수개 갖고, 도 12b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)를 예시하고 있다. 트랜지스터(4010)는 세미 비정질 반도체를 사용한 트랜지스터에 해당한다. 또한, 액정소자(4011a)가 갖는 화소전극(4030)은, 트랜지스터(4010)와 배선 (4040), 배선(4041)을 통해 전기적으로 접속되어 있다. 그리고 액정소자(4011a)의 대향전극(4031)은 제2 기판(4006) 상에 형성된다. 화소전극(4030), 대향전극(4031) 및 액정(4007a)이 겹쳐져 있는 부분이, 액정소자(4011a)에 해당한다. 도면부호 4035는 구형의 스페이서이고, 화소전극(4030)와 대향전극(4031)과의 사이의 거리(셀갭)를 제어하기 위해 설치된다. 이때 절연막을 패터닝함으로써 얻어지는 스페이서를 대신 사용하고 있어도 된다. 또한 별도 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, 도 12b에 나타내는 단면도에서는 도시되어 있지 않지만, 리드(lead) 배선(4014,4015)를 통해, 접속단자(4016)로부터 공급되어 있다.
본 실시예에서는, 접속단자(4016)가, 액정소자(4011a)가 갖는 화소전극(4030)과 동일한 도전막으로 형성되어 있다. 또한, 리드 배선(4014)은, 배선(4041)과 동일한 도전막으로 형성되어 있다. 또한 리드 배선(4015)은, 배선(4040)과 동일한 도전막으로 형성되어 있다. 접속단자(4016)는, FPC(4018)이 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
이때 도시하고 있지 않지만, 본 실시예에 나타낸 액정표시장치는 배향막, 편광판,컬러필터 또는 차폐막을 가지고 있어도 된다. 본 실시예는, 상기한 실시형태, 실시예와 자유롭게 조합할 수 있다.
[실시예 7]
본 실시예에서는, 본 발명의 표시장치의 일형태에 해당하는 패널의 외관에 대하여, 도 13을 사용하여 설명한다. 도 12a 및 12b는, 제1 기판 상에 형성된 세미 비정질 트랜지스터 및 발광소자를, 제2 기판과의 사이에 밀봉재에 의해 밀봉한, 패널의 상면도이고, 도 13은, 도 12a의 A-A'에서의 단면도에 해당한다.
제1 기판(4001) 상에 설치된 화소부(4002)와, 주사선 구동회로(4004)는, 트랜지스터를 복수 갖고, 도 13에서는, 화소부(4002)에 포함되는 트랜지스터(4010)를 예시하고 있다. 이때 트랜지스터(4010)는 세미 비정질 반도체 층을 사용한 트랜지스터에 해당한다.
발광소자(4011b)가 갖는 화소전극은, 트랜지스터(4010)의 드레인과, 배선 (4017)을 통해 전기적으로 접속되어 있다. 그리고, 발광소자(4011b)의 대향전극과 투명도전막(4012)이 전기적으로 접속되어 있다. 이때 발광소자(4011b)의 구성은, 발광소자(4011b)로부터 추출하는 빛의 방향이나, 트랜지스터(4010)의 도전형 등에 맞추어, 발광소자(4011b)의 구성은 적절히 변경할 수 있다.
또한, 별도 형성된 신호선 구동회로(4003)와, 주사선 구동회로 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, 도 13에 나타내는 단면도에서는 도시되어 있지 않지만, 리드 배선(4014,4015)을 통해, 접속단자(4016)로부터 공급되어 있다.
본 실시예에서는, 접속단자(4016)가, 발광소자(4011b)가 갖는 화소전극과 동일한 도전막으로 형성되어 있다. 또한, 리드 배선(4014)은, 배선(4017)과 동일한 도전막으로 형성되어 있다. 또한 리드 배선(4015)은, 트랜지스터(4010)가 갖는 게이트전극과, 동일한 도전막으로 형성되어 있다. 접속단자(4016)는, FPC(4018)이 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
충전재(4007b)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화수지 또는 열경화수지를 사용할 수 있고, 예를 들어 PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시수지, 실리콘수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 본 실시예에서는 충전재로서 질소를 사용했다.
또한 충전재(4007b)를 흡습성물질(바람직하게는 산화바륨) 또는 산소를 흡착할 수 있는 물질에 노출해 놓기 때문에, 제2 기판(4006)에 오목부를 설치하여, 그 오목부에 흡습성물질 또는 산소를 흡착할 수 있는 물질을 배치하면 된다. 제2 기판(4006)은 눈금이 미세한 메시(mesh) 형상으로 하면, 공기나 수분은 통하고, 흡습성물질 또는 산소를 흡착할 수 있는 물질은 통하지 않는 구성으로 되어 있다. 흡습성물질 또는 산소를 흡착할 수 있는 물질을 설치함으로써, 발광소자(4011b)의 열화를 억제할 수 있다. 본 실시예는, 상기한 실시형태, 실시예와 자유롭게 조합할 수 있다.
[실시예 8]
본 발명을 사용한 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카오디오, 오 디오 콤포넌트 등), 랩탑 컴퓨터, 게임기기, 휴대정보단말(모바일 컴퓨터, 휴대전화 등), 기록매체를 구비한 화상재생장치 등의 기록매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치, 텔레비전 장치 등을 들 수 있다. 본 발명은, 결정화의 공정을 설치할 필요가 없기 때문에, 비교적 패널의 대형화가 용이하다. 그것들 전자기기의 구체예를 도 14a 및 14c에 나타낸다.
도 14a는 표시장치이고, 섀시(2001), 표시부(2003) 등을 포함한다. 도 14b는 랩탑 컴퓨터이고, 섀시(2202), 표시부(2203) 등을 포함한다. 도 14c는 휴대형의 화상재생장치이고, 본체(2401), 섀시(2402), 표시부(A2403), 표시부(B2404) 등을 포함한다. 표시부(A2403)는 주로 화상정보를 표시하고, 표시부(B2404)는 주로 문자정보를 표시한다.
본 발명은, 표시부(2003, 2203, 2403, 및 2404)에 적용할 수 있다. 또한 본 발명은 상기 전자기기에 한정되지 않고, 적용범위는 매우 넓고, 모든 분야의 전자기기에 사용하는 것이 가능하다. 본 실시예는, 상기한 실시형태, 실시예와 자유롭게 조합할 수 있다.
[실시예 9]
본 발명이 적용된 표시장치의 구성에 대하여, 도 24를 사용하여 설명한다. 도 24는, 표시장치의 개략을 설명하는 상면도이고, 기판(6110) 상에, 화소부(표시부)(6102), 보호회로(6103, 6104)가 설치되고, 리드 배선을 통해, 신호선측의 드라이버 IC(6107), 주사선측의 드라이버 IC(6108)와 접속된다. 화소부(6102)를 구성하 는 소자로서, 비정질 반도체층 또는 미소결정 반도체층을 사용하는 경우, 도시한 것처럼, COG 방식이나 TAB 방식등의 공지 방식에 의해 드라이버 IC (6107,6108)를 실장하고, 이들 드라이버 IC를 구동회로로서 사용하면 된다. 이때, 화소부(6102)를 구성하는 소자로서, 미소결정 반도체층을 사용하는 경우, 주사선측의 구동회로를 미소결정 반도체층으로 구성하고, 신호선측에 드라이버 IC (6107)를 실장해도 된다. 상기와는 별도의 구성으로서, 주사측 및 신호선측의 구동회로의 일부를 동일기판 상에 형성하여, 일부를 드라이버 IC로 대용한 구성이라도 된다. 요컨대, 드라이버 IC를 실장하는데 있어서, 그 구성은 여러가지이고, 본 발명은 어느 하나의 구성을 사용해도 된다. 이때, 화소부(6102)와 드라이버 IC (6107, 6108)를 접속하는 리드 배선(도시하지 않음)은, 액체방울 토출법으로 형성할 수 있다.
본 발명의 표시장치에 구비되는 보호회로의 일례에 대하여 설명한다. 보호회로는, TFT, 다이오드, 저항소자 및 용량소자 등으로부터 선택된 하나 또는 복수의 소자에 의해서 구성되는 것으로, 이하에는 몇개의 보호회로의 구성과 그 동작에 대하여 설명한다. 우선, 외부회로와 내부회로의 사이에 배치되는 보호회로로서, 하나의 입력단자에 대응한 보호회로의 등가회로도의 구성에 대하여, 도 25a 내지 25e를 사용하여 설명한다. 도 25a에 나타내는 보호회로는, P형 TFT(7220, 7230), 용량소자(7210, 7240), 저항소자(7250)를 갖는다. 저항소자(7250)는 두 단자의 저항이고, 일단에는 입력전압 Vin(이하, Vin이라 표기)이, 타단에는 저전위전압 VSS(이하, VSS와 표기)가 주어진다. 저항소자(7250)는, 입력단자에 Vin이 공급되지 않았을 때에, 배선의 전위를 VSS에 설정하기 위해 설치되어 있고, 그 저항값은 배선의 배선저항보다도 충분히 크게 설정한다.
Vin이 고전위전압 VDD(이하, VDD라 표기)보다도 높은 경우, 그 게이트와 소스 사이 전압의 관계로부터, p형 TFT(7220)는 온, p형 TFT(7230)은 오프가 된다. 그렇다면, VDD가 p형 TFT(7220)를 통해, 배선에 공급된다. 따라서, 잡음 등에 의해, Vin이 VDD보다도 높아도, 배선에 공급되는 전압은, VDD보다도 높아지는 것은 없다. 한편, Vin이 VSS보다도 낮은 경우, 그 게이트와 소스 사이 전압의 관계로부터, p형 TFT(7220)는 오프, p형 TFT(7230)는 온이 된다. 그렇다면, VSS가 배선에 공급된다. 따라서, 잡음 등에 의해, Vin이 VDD보다도 낮아져도, 배선에 공급되는 전압은, VDD보다도 높아지는 것은 없다. 입력단자로의 전압으로 인한 갑작스런 변화는 어느 정도 감소될 수 있다.
상기 구성의 보호회로의 배치에 의해, 배선의 전압은, VSS로부터 VDD 사이의 범위에 유지되고, 이 범위외의 매우 높은 또는 낮은 전압의 인가로부터 보호된다. 또한, 신호가 입력되는 입력단자에 보호회로를 설치함으로써, 신호가 입력되어 있지 않을 때에, 신호가 공급되는 모든 배선의 전압을, 일정(여기서는 VSS)한 값으로 유지할 수 있다. 그러므로, 배선 사이에서의 전압차에 기인하는 정전파괴를 막을 수 있다. 또한, 신호를 입력하고 있을 때는, 저항소자(7250)의 저항값이 충분히 높기 때문에 배선에 공급되는 신호가 VSS에 인장되는 일이 없다.
도 25b에 나타내는 보호회로는, p형 TFT(7220, 7230)를, 정류성을 갖는 다이오드 (7260, 7270)로 대용한 등가회로도이다. 도 25c에 나타내는 보호회로는, p형 TFT (7220, 7230)를, TFT(7350, 7360, 7370, 7380)로 대용한 등가회로도이다. 또 한, 상기와는 별도의 구성의 보호회로로서, 도 25d에 나타내는 보호회로는, 저항소자(7280,7290)과, n형 TFT(7330)를 갖는다. 도 25e에 나타내는 보호회로는, 저항(7280, 7290), p형 TFT(7310) 및 n형 TFT(7320)를 갖는다. 도 25d, 25e의 양 구성에서, 단자(7330)에는 배선 등이 접속되고, 이 배선 등의 전위가 급격히 변화된 경우에, n형 TFT(73OO), 또는 p형 TFT(7310) 및 n형 TFT(7320)이 온함으로써, 전류를 단자 7330으로부터 7340의 방향으로 흐르게 한다. 따라서, 단자(7330)에 접속된 전위가 급격한 변동을 완화하고, 소자의 손상 또는 파괴를 방지할 수 있다. 이때, 상기 보호회로를 구성하는 소자는, 내압에 뛰어난 비정질 반도체층에 의해 구성하는 것이 바람직하다. 본 실시예는, 상기한 실시형태 및 실시예와 자유롭게 조합하는 것이 가능하다.
본 발명에 따르면, 제조공정을 간략화한 반도체장치의 제조방법을 제공하고, 또한, 제조시간의 단축 및 제조비용의 감소를 실현한 반도체장치의 제조방법을 제공하는 효과가 있다.

Claims (33)

  1. 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 위에 일도전형 불순물을 함유하는 게이트 절연층, 제 1 반도체층, 및 제 2 반도체층을 적층하는 단계와,
    상기 게이트 전극과 겹치는 위치에 상기 액체방울 토출법으로 제 1 도전층을 형성하는 단계와,
    마스크로서 상기 제 1 도전층을 사용하여 일도전형 불순물을 함유하는 상기 제 1 반도체층 및 상기 제 2 반도체층을 에칭하는 단계와,
    상기 제 1 도전층 위에 상기 액체방울 토출법으로 소스 배선 또는 드레인 배선으로서의 역할을 하는 제 2 도전층을 형성하는 단계와,
    마스크로서 상기 제 2 도전층을 사용하여 일도전형 불순물을 함유하는 상기 제 1 도전층 및 상기 제 2 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
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  9. 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 위에 게이트 절연층 및 제 1 반도체층을 적층하는 단계와,
    상기 게이트 전극과 겹치는 위치에 상기 액체방울 토출법으로 제 1 마스크를 형성하는 단계와,
    상기 제 1 마스크를 사용하여 상기 제 1 반도체층을 에칭해서 제 2 반도체층을 형성하는 단계와,
    상기 제 2 반도체층 위에 절연층을 형성하는 단계와,
    상기 절연층 위에 상기 액체방울 토출법으로 제 2 마스크를 형성하는 단계와,
    상기 제 2 마스크를 사용하여 상기 절연층을 에칭해서 채널 보호층을 형성하는 단계와,
    상기 제 2 반도체층 위에 일도전형 불순물을 함유하는 제 3 반도체층을 형성하는 단계와,
    일도전형 불순물을 함유하는 상기 제 3 반도체층 위에 상기 액체방울 토출법으로 소스 배선 또는 드레인 배선으로서의 역할을 하는 도전층을 형성하는 단계와,
    마스크로서 상기 도전층을 사용하여 일도전형 불순물을 함유하는 상기 제 3 반도체층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
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  17. 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 위에 일도전형 불순물을 함유하는 게이트 절연층, 제 1 반도체층, 및 제 2 반도체층을 적층하는 단계와,
    상기 게이트 전극과 겹치는 위치에 상기 액체방울 토출법으로 마스크를 형성하는 단계와,
    상기 마스크를 사용하여 일도전형 불순물을 함유하는 상기 제 1 반도체층 및 상기 제 2 반도체 층을 에칭해서 일도전형 불순물을 함유하는 제 3 반도체층 및 제 4 반도체층을 형성하는 단계와,
    일도전형 불순물을 함유하는 상기 제 4 반도체층 위에 상기 액체방울 토출법으로 소스 배선 또는 드레인 배선으로서의 역할을 하는 도전층을 형성하는 단계와,
    마스크로서 상기 도전층을 사용하여 일도전형 불순물을 함유하는 상기 제 4 반도체층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
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  25. 절연 표면을 갖는 기판 위에 액체방울 토출법으로 게이트 전극을 형성하는 단계와,
    게이트 절연층, 제 1 반도체층, 및 절연층을 적층하는 단계와,
    상기 게이트 전극과 겹치는 위치에 상기 액체방울 토출법으로 제 1 마스크를 형성하는 단계와,
    상기 제 1 마스크로 상기 절연층을 에칭하여 채널 보호층을 형성하는 단계와,
    상기 제 1 반도체층 위에 일도전형 불순물을 함유하는 제 2 반도체층을 형성하는 단계와,
    상기 채널 보호층과 겹치는 위치에 상기 액체방울 토출법으로 제 2 마스크를 형성하는 단계와,
    상기 제 2 마스크를 사용하여 일도전형 불순물을 함유하는 상기 제 2 반도체층을 에칭해서 일도전형 불순물을 함유하는 제 3 반도체층을 형성하는 단계와,
    일도전형 불순물을 함유하는 상기 제 3 반도체층 위에 상기 액체방울 토출법으로 소스 배선 또는 드레인 배선으로서의 역할을 하는 도전층을 형성하는 단계와,
    마스크로서 상기 도전층을 사용하여 일도전형 불순물을 함유하는 상기 제 3 반도체층을 에칭하는 단계를 포함하는 반도체 장치 제조방법.
  26. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 은, 금, 또는 구리를 함유하는 재료를 사용하여 액체방울 토출법으로 형성되는 반도체 장치 제조방법.
  27. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 게이트 절연층은 질화 규소막 및 산화 규소막을 순차적으로 적층하여 형성되는 반도체 장치 제조방법.
  28. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 게이트 절연층은 제 1 질화 규소막, 산화 규소막, 및 제 2 질화 규소층을 순차적으로 적층하여 형성되는 반도체 장치 제조방법.
  29. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 희가스 원소로 희석된 규화물 기체를 사용하여 플라즈마 CVD에 의해 형성되는 반도체 장치 제조방법.
  30. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 규화물 기체에 탄화물 기체와 게르마늄 기체 중 하나 또는 둘다를 혼합한 가스를 사용하여 플라즈마 CVD로 형성되는 반도체 장치 제조방법.
  31. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 산소 농도가 5×1019 atoms/cm3 이하가 되도록 형성되는 반도체 장치 제조방법.
  32. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 표시장치, 컴퓨터 및 휴대용 화상 재생 장치로 구성되는 군으로부터 선택된 전자 장치에 내장되는 반도체 장치 제조방법.
  33. 제 1 항, 제 9 항, 제 17 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 산소 농도가 1×1019atoms/cm3 이하가 되도록 형성되는 반도체 장치 제조방법.
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