KR100793044B1 - 반도체 장치 제조방법 - Google Patents

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수자와히데오미
오노코지
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

통상, LDD 구조를 갖춘 TFT 혹은 GOLD 구조를 갖춘 TFT를 형성할 때, 제조공정이 복잡하게 되어 제조단계 수가 증가하게 되는 문제가 있다. 서로 폭이 상이한, 제1 도전층(18b)과 제2 도전층(17c)과의 적층으로 형성된 전극을 형성한다. 제1 도전층(18b)이 선택적으로 에칭되어 제1 도전층(18c)을 형성한 후에, 제1 도전층(18c)에 중첩하는 저농도 불순물 영역(25a)과 제1 도전층(18c)에 중첩하지 않는 저농도 불순물 영역(25b)은 저농도로 불순물 원소를 도핑함으로써 형성된다.
반도체층, 절연막, 제1 도전층, 제2 도전층, 불순물 원소, 적층

Description

반도체 장치 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 1d는 TFT의 제조공정(실시형태 1)을 도시한 도면.
도 2a 내지 2d는 TFT의 제조공정(실시형태 1)을 도시한 도면.
도 3a 내지 3d는 TFT의 제조공정(실시형태 2)을 도시한 도면.
도 4a 내지 4d는 TFT의 제조공정(실시형태 2)을 도시한 도면.
도 5a 내지 5d는 TFT의 제조공정(실시형태 3)을 도시한 도면.
도 6a 내지 6d는 TFT의 제조공정(실시형태 3)을 도시한 도면.
도 7a 내지 7d는 TFT의 제조공정(실시형태 4)을 도시한 도면.
도 8a 내지 8c는 TFT의 제조공정(실시형태 4)을 도시한 도면.
도 9a 내지 9d는 TFT의 제조공정(실시형태 5)을 도시한 도면.
도 10a 내지 10b는 TFT의 제조공정(실시형태 5)을 도시한 도면.
도 11a 내지 11d는 AM-LCD의 제조공정(실시예 1)을 도시한 도면.
도 12a 내지 12d는 AM-LCD의 제조공정(실시예 1)을 도시한 도면.
도 13은 AM-LCD의 제조공정(실시예 1)을 도시한 도면.
도 14는 투과형 액정 디스플레이 장치의 단면구조도(실시예 1).
도 15a 및 15b는 액정 디스플레이 패널의 외관을 나타낸 도면(실시예 2).
도 16은 반사형 액정 디스플레이 장치의 단면구조도(실시예 3).
도 17은 광원이 구비된 반사형 액정 디스플레이 장치의 단면구조도(실시예 4).
도 18은 액티브 매트릭스 EL 디스플레이 장치의 구조를 도시한 도면.
도 19a 및 19b는 액티브 매트릭스 EL 디스플레이 장치의 구조를 도시한 도면.
도 20a 내지 20d는 AM-LCD의 제조공정을 도시한 도면(실시예 7).
도 21a 내지 21d는 AM-LCD의 제조공정을 도시한 도면(실시예 8).
도 22는 AM-LCD의 제조공정을 도시한 도면(실시예 9).
도 23a 내지 도 23f는 전자기기의 예를 도시한 도면.
도 24a 내지 24d는 전자기기의 예를 도시한 도면.
도 25a 내지 25c는 전자기기의 예를 도시한 도면.
본 발명은 박막 트랜지스터(이하 TFT라 함)로 구성된 회로를 갖는 반도체 장치 및 이를 제조하는 방법에 관한 것이다. 특히, 본 발명은 액정 디스플레이 패널로 대표되는 전기 광학 장치 및 이러한 전기 광학 장치를 부품으로 탑재한 전자기기에 관한 것이다.
이 명세서에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 말하며, 전기 광학 장치, 반도체 회로, 및 전자기기는 모두 반도체 장치임을 유의해야 한다.
최근에, 절연 표면을 갖는 기판상에 형성된 반도체 박막(대략 두께가 수 ~ 수백nm)으로 형성된 박막 트랜지스터(TFT)로 구성된 큰 면적을 갖는 집적 회로를 구비한 반도체 장치의 개발이 진전되고 있다. 액티브 매트릭스 액정 디스플레이 장치, EL 디스플레이 장치, 및 밀착형 이미지 센서는 반도체 장치의 전형적인 예로서 알려져 있다. 특히, 결정질 실리콘막(통상, 폴리실리콘 막)이 활성층인 TFT(이하 폴리실리콘 TFT라 함)는 전계 효과 이동도가 높기 때문에, TFT는 다양한 기능 회로를 구성할 수 있다.
예를 들면, 액티브 매트릭스 액정 디스플레이 장치에서는, 기능 블록마다 이미지를 디스플레이하는 화소 회로와, CMOS 회로를 기본으로 한 시프트 레지스터 회로, 레벨 시프트 회로, 버퍼 회로, 및 샘플링 회로와 같은 화소 회로들을 제어하는 구동 회로가 기판상에 형성된다.
액티브 매트릭스 액정 디스플레이 장치의 화소 회로에는 수십 내지 수백만 개의 화소에 TFT(화소 TFT)가 배열되어 있으며, 화소 TFT에는 각각 화소 전극이 설치되어 있다. 액정을 사이에 둔 대향 기판측에는 대향 전극이 설치되고 있어 액정을 유전체로 한 콘덴서를 형성하고 있다. 각 화소에 인가되는 전압은 TFT의 스위칭 기능에 의해 제어되고, 이 콘덴서에의 전하를 제어함으로써 액정을 구동시킨다. 이에 따라, 투과 광량을 제어해 화상을 디스플레이한다.
화소 TFT는 n채널 TFT로 구성되고, 스위칭 소자로서 액정에 전압을 인가함으로써 구동된다. 액정은 교류로 구동되기 때문에, 프레임 반전 구동이라고 하는 방식이 많이 채택된다. 이 방식으로, 소비 전력을 낮게 억제하기 위해서 화소 TFT에 요구되는 특성으로서 오프 전류값(TFT의 오프 동작 동안 흐르는 드레인 전류)을 충분히 낮게 하는 것이 중요하다.
오프 전류값을 감소시키기 위한 TFT 구조로서 저농도로 도핑된 드레인(LDD：Lightly Doped Drain) 구조가 알려져 있다. 이 구조는 채널 형성 영역과 불순물 원소를 고농도로 첨가하여 형성된 소스 영역 또는 드레인 영역 사이에 불순물 원소를 저농도로 첨가한 영역이 형성되게 한 것이며, 형성된 영역을 LDD 영역이라고 한다. 또, 핫 캐리어에 의한 온 전류값의 열화를 방지하기 위한 수단으로서 게이트 절연막을 통해 LDD 영역과 게이트 전극이 서로 중첩된 GOLD(Gate-drain Overlapped LDD) 구조가 알려져 있다. 이러한 구조는 드레인 근처의 고전계를 완화시켜 핫 캐리어 주입을 방지하여, 열화 방지에 효과적인 것으로 알려져 있다.
GOLD 구조가 온 전류값의 열화를 방지하는데 효과적이긴 하나, 통상의 LDD 구조에 비해 GOLD 구조에서는 오프 전류값이 커진다는 문제가 있었다. 그러므로, GOLD 구조를 화소 TFT에 적용하는 것은 바람직하지 않다. 반대로, 통상의 LDD 구조는 오프 전류값을 억제하는데 효과적이지만, 드레인 근처의 전계를 완화시켜 핫 캐리어 주입에 의한 열화 방지엔 별로 효과가 없다. 전술한 바와 같이, 액티브 매트릭스 액정 디스플레이 장치와 같은 복수의 집적 회로를 구비한 반도체 장치에서, 상기 문제는 특히, 결정질 실리콘 TFT에서 명백히 존재하며, 액티브 매트릭스 액정 디스플레이 장치에 요구되는 성능이 높아지는 만큼 아주 분명하게 된다.
통상적으로, LDD 구조를 갖춘 TFT 또는 GOLD 구조를 갖춘 TFT를 형성할 때, 제조 공정은 복잡하게 되고 제조 단계 수가 증가하는 문제가 있다. 제조 단계 수의 증가는 제조 비용의 증가의 원인일 뿐만 아니라 제조 수율 저하의 원인이 됨은 분명하다.
본 발명은 상기 문제를 해결하기 위한 기술이며, 본 발명의 목적은 TFT를 사용하여 제조된 액티브 매트릭스 액정 디스플레이 장치로 대표되는 전기 광학 장치 및 반도체 장치에서, 반도체 장치의 동작 특성 및 신뢰성을 향상시키고 저전력 소비를 실현하며, 제조 단계 수를 감소시켜 제조 비용의 감소 및 수율 향상을 실현하는 것이다.
제조 비용 감소 및 수율 향상을 실현하기 위해서는 제조 단계 수를 감소시키는 것이 수단으로서 생각될 수 있다. 구체적으로, TFT를 제조하는데 필요한 포토마스크의 수가 감소된다. 포토마스크는 포토리소그래피 기술에서, 에칭 단계시 마스크로서 레지스트 패턴을 기판상에 형성하는데 사용된다. 따라서, 포토마스크의 사용은 에칭 단계 전후에서 막 형성 단계, 에칭 단계 등 외에, 레지스트 박리 단계, 세정 단계, 건조 단계 등이 부가되어, 포토리소그래피 단계에서 레지스트 도포, 프리베이킹(pre-baking), 노광, 현상, 포스트베이킹(post-baking) 등의 복잡한 단계가 수행됨을 의미한다.
본 발명은 마스크 수가 종래 기술에 비해 감소되고, 후술하는 제조 공정에 의해 TFT가 제조되는 것을 특징으로 하고 있다. 본 발명의 제조 방법의 일 예를 도 1a 내지 도 2d에 도시하였다.
이 명세서에 개시된 본 발명의 구조는
절연 표면 상에 반도체층을 형성하는 제1 단계;
상기 반도체층 상에 절연막을 형성하는 제2 단계;
상기 절연막 상에 제1 폭(W1)을 갖는 제1 도전층과 제2 도전층과의 적층을 포함하는 제1 전극을 형성하는 제3 단계;
상기 제1 전극을 마스크로서 사용하여 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 제4 단계;
상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭(W1)을 갖는 상기 제1 도전층과 제2 폭(W2)을 갖는 제2 도전층과의 적층을 포함하는 제2 전극을 형성하는 제5 단계;
상기 제2 전극의 상기 제1 도전층을 에칭함으로써, 제3 폭(W3)을 갖는 상기 제1 도전층과 상기 제2 폭(W2)을 갖는 상기 제2 도전층과의 적층을 포함하는 제3 전극을 형성하는 제6 단계;
상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 제7 단계를 포함하는 반도체 장치의 제조 방법이다.
본 발명의 제조 방법의 또 다른 예는 도 3a 내지 도 4d에 도시된다. 본 발명의 구조는
절연 표면 상에 반도체층을 형성하는 제1 단계;
상기 반도체층 상에 절연막을 형성하는 제2 단계;
상기 절연막 상에 제1 폭(W1)을 갖는 제1 도전층과 제2 도전층과의 적층을 포함하는 제1 전극을 형성하는 제3 단계;
상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭(W1)을 갖는 상기 제1 도전층과 제2 폭(W2)을 갖는 제2 도전층과의 적층을 포함하는 제2 전극을 형성하는 제4 단계;
상기 제2 전극을 마스크로서 사용하여 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 제5 단계;
상기 제2 전극의 상기 제1 도전층을 에칭함으로써, 제3 폭(W3)을 갖는 제1 도전층과 제2 폭(W2)을 갖는 상기 제2 도전층과의 적층을 포함하는 제3 전극을 형성하는 제6 단계; 및
상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 제7 단계를 포함하는 반도체 장치의 제조 방법이다.
전술한 각 제조 방법에서, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 좁은 것을 특징으로 한다. 또한, 제조 방법에서, 상기 제3 폭(W3)은 상기 제1 폭(W1)보다 좁고 상기 제2 폭(W2)보다는 넓은 것을 특징으로 한다.
또한, 각 제조 방법에서, 제3 단계는 상기 절연막 상에 제1 도전막 및 제2 도전막을 적층으로 형성한 후에, 상기 제2 도전층은 상기 제2 도전막에 제1 에칭 공정을 수행하여 형성되며, 상기 제1 폭을 갖는 상기 제1 도전층은 상기 제1 도전막에 제2 에칭 공정을 수행함으로써 형성되며, 이에 의해서 상기 제1 폭(W1)을 갖는 상기 제1 도전층과 상기 제2 도전층과의 적층을 포함하는 상기 제1 전극이 형성되는 것을 특징으로 한다.
또한, 본 발명의 제조 방법의 또 다른 예가 도 5a 내지 6d에 도시된다. 본 발명의 구조는,
절연 표면 상에 반도체층을 형성하는 제1 단계;
상기 반도체층 상에 절연막을 형성하는 제2 단계;
상기 절연막 상에 제1 도전막과 제2 도전막을 적층으로 형성하는 제3 단계;
상기 제2 도전막을 에칭함으로써, 상기 제1 폭(X1)을 갖는 제2 도전층을 형성하는 제4 단계;
상기 제1 폭(X1)을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전막 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 제5 단계;
상기 제1 도전막을 에칭함으로써, 제2 폭(X2)을 갖는 제1 도전층과 제3 폭(X3)을 갖는 제2 도전층과의 적층을 포함하는 제1 전극을 형성하는 제6 단계;
상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제2 폭(X2)을 갖는 상기 제1 도전층과 제4 폭(X4)을 갖는 제2 도전층과의 적층을 포함하는 제2 전극을 형성하는 제7 단계;
상기 제2 전극의 상기 제1 도전층을 에칭함으로써, 상기 제5 폭(X5)을 갖는 제1 도전층과 상기 제4 폭(X4)을 갖는 제2 도전층과의 적층을 포함하는 제3 전극을 형성하는 제8 단계; 및
상기 제4 폭(X4)을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 제9 단계를 포함한다.
상기 제조 방법은 상기 제2 폭(X2)이 상기 제1 폭(X1)보다 좁은 것을 특징으로 한다. 또한, 상기 제5 폭(X5)은 상기 제2 폭(X2)보다 좁고 상기 제4 폭(X4)보다는 넓은 것을 특징으로 한다.
또한, 본 발명의 제조 방법의 또 다른 예는 도 7a 내지 도 8c에 도시된다. 본 발명의 구조는,
절연 표면 상에 반도체층을 형성하는 제1 단계;
상기 반도체층 상에 절연막을 형성하는 제2 단계;
상기 절연막 상에 제1 도전층과 제2 도전층을 적층으로 형성하는 제3 단계;
상기 제2 도전막을 에칭함으로써, 상기 제1 폭(X1)을 갖는 제2 도전층을 형성하는 제4 단계;
상기 제1 폭(X1)을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전막 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 제5 단계;
상기 제2 도전막을 에칭함으로써, 제2 폭(Y2)을 갖는 제2 도전층을 형성하는 제6 단계;
상기 제1 도전막을 에칭함으로써, 제3 폭(Y3)을 갖는 제1 도전층과 상기 제2 폭(Y2)을 갖는 상기 제2 도전층과의 적층을 포함하는 전극을 형성하는 제7 단계; 및
상기 제2 폭(Y2)을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 제8 단계를 포함한다.
상기 제조 방법은 상기 제2 폭(Y2)이 상기 제1 폭(X1)보다 좁은 것을 특징으로 한다. 또한, 상기 제3 폭(Y3)은 상기 제1 폭(X1)보다 좁고 상기 제2 폭(Y2)보다는 넓은 것을 특징으로 한다.
또, 본 발명의 제조 방법의 또 다른 예는 도 9a 내지 도 10b에 도시된다. 본 발명의 구조는,
절연 표면 상에 반도체층을 형성하는 제1 단계;
상기 반도체층 상에 절연막을 형성하는 제2 단계;
상기 절연막 상에 제1 도전층과 제2 도전층을 적층으로 형성하는 제3 단계;
상기 제2 도전막을 에칭함으로써, 상기 제1 폭(X1)을 갖는 제2 도전층을 형성하는 제4 단계;
상기 제1 폭(X1)을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전막 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 제5 단계;
상기 제1 도전막 및 제2 도전층을 에칭함으로써, 제2 폭(Z2)을 갖는 제1 도전층과 제3 폭(Z3)을 갖는 제2 도전층과의 적층을 포함하는 전극을 형성하는 제6 단계; 및
상기 제3 폭(Z3)을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 또는 상기 절연막을 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 제7 단계를 포함한다.
상기 제조방법은 상기 제3 폭(Z3)이 상기 제1 폭(X1)보다 좁은 것을 특징으로 한다. 또한, 상기 제2 폭(Z2)은 상기 제1 폭(X1)보다 좁고 상기 제3 폭(Z3)보다는 넓은 것을 특징으로 한다.
또한, 전술한 각각의 방법에서, 불순물 원소는 반도체에 n형 도전성 혹은 p형 도전성을 부여하는 불순물 원소이다.
[실시형태 1]
본 발명의 실시형태 1는 도 1a 내지 도 2d를 참조하여 이하 설명된다.
먼저, 베이스(base) 절연막(11)이 기판(10) 상에 형성된다. 절연막이 표면 상에 형성되는, 유리 기판, 석영 기판, 실리콘 기판, 금속 기판 또는 스테인레스 기판이 기판(10)으로서 사용될 수 있다. 또한, 공정온도를 견딜 수 있는 내열성 플라스틱 기판이 사용될 수 있다.
또, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화 질화막과 같은 절연막으로 형성된 베이스 절연막(11)이 형성된다. 여기서는 2층 구조(11a, 11b)를 갖는 베이스 절연막(11)이 도시되지만, 절연막의 단층 또는 2층 이상의 적층 구조를 사용할 수 있다. 베이스 절연막(11)은 형성되지 않을 수도 있음에 유의한다.
다음에, 베이스 절연막(11) 상에 반도체 층(12)을 형성한다. 반도체층(12)은 비정질 구조를 갖는 반도체막을 공지의 방법(스퍼터링 방법, LPCVD 방법, 혹은 플라즈마 방법)으로 형성하고, 결정질 반도체막을 얻기 위해서 상기 형성된 반도체막에 공지의 결정화 공정(레이저 결정화 방법, 열 결정화 방법, 또는 니켈과 같은 촉매를 사용한 열 결정화 방법)을 행하고, 결정질 반도체막을 제1 포토마스크를 사용하여 원하는 형상으로 패터닝하여 형성된다. 반도체층(12)은 25 내지 80nm(바람직하게는 30 내지 60nm)의 두께로 형성된다. 결정질 반도체막의 물질은 특히 제한은 없으나 실리콘, 실리콘 게르마늄(SiGe) 합금, 등을 사용하여 막을 형성하는 것이 바람직하다.
이어서, 반도체층(12)을 덮는 절연막(13)을 형성한다.
절연막(13)은 플라즈마 CVD 방법 혹은 스퍼터링 방법을 사용하여 40 내지 150nm 두께로 실리콘을 포함하는 절연막의 단층 혹은 적층으로 형성된다. 이 절연막(13)은 게이트 절연막이 됨에 유의한다.
다음에, 20 내지 100nm의 두께를 갖는 제1 도전막(14) 및 100 내지 400nm의 두께를 갖는 제2 도전막(15)을 절연막(13) 상에 적층으로 형성한다(도 1a). 여기서, TaN막으로 만들어진 제1 도전막(14) 및 W막으로 만들어진 제2 도전막(15)이 스퍼터링 방법을 사용하여 적층으로 형성된다. 여기서 제1 도전막(14)은 TaN막이고 제2 도전막(15)은 W막이지만, 이들 막에 제한은 없음에 유의한다. 제1 도전막(14) 및 제2 도전막(15)은 모두 Ta, W, Ti, Mo, Al, 및 Cu로 구성된 그룹으로부터 선택된 원소, 또는 상기 원소를 주성분으로서 함유하는 합금 재료 또는 화합물 재료로부터 형성될 수 있다. 또한, 인과 같은 불순물 원소로 도핑된 다결정질막으로 대표되는 반도체막이 사용될 수 있다.
이어서, 레지스트 마스크(16a)를 제2 포토마스크를 사용하여 형성하고, 제1 에칭 공정을 ICP 에칭 장치를 사용하여 행한다. 이 제1 에칭 공정에 의해서, 제2 도전막(15)이 에칭되어, 단부가 테이퍼된 형상(테이퍼된 부분)으로 된 부분을 갖는 제2 도전층(17a)이 도 1b에 도시한 바와 같이 얻어진다.
여기서, 테이퍼된 부분의 각도(테이퍼각)는 기판(10)의 표면(레벨 표면)과 테이퍼된 부분의 경사부에 의해 형성된 각도로서 정의된다. 제2 도전층(17a)의 테이퍼각은 에칭 조건을 적합하게 선택함으로써 5 내지 45°의 범위로 설정될 수 있다.
다음에, 레지스트 마스크(16a)를 그대로 사용하여, 제2 에칭 공정을 ICP 에칭 장치를 사용하여 행한다. 이 제2 에칭 공정에 의해서, 제1 도전막(14)이 에칭되어 도 1c에 도시한 바와 같은 제1 도전층(18a)을 형성한다. 제1 도전층(18a)은 제1 폭(W1)을 갖는다. 도 1a 내지 도 1d에 도시한 바와 같이, 단면형상이 사다리꼴인 경우, "폭"은 사다리꼴의 밑변의 길이를 나타낸다. 이 제2 에칭에서, 레지스트 마스크(16a), 제2 도전층(17a) 및 절연막(13)도 다소 에칭되고, 레지스트 마스크(16b), 제2 도전층(17a) 및 절연막(19a)이 각각 형성됨에 유의한다.
절연막(13)의 두께 감소를 억제하기 위해서 여기서 2가지 에칭 공정(제1 에칭 공정 및 제2 에칭 공정)이 행해질지라도, 도 1c에 도시한 바와 같은 전극 구조(제2 도전층(17b) 및 제1 도전층(18a)의 적층)가 형성될 수 있다면 본 발명은 특히 이러한 것에 한정되지 않는다. 하나의 에칭 공정이 행해질 수도 있다.
다음에, 레지스트 마스크(16b)를 그대로 유지하면서, 제1 도핑공정이 수행된다. 이 제1 도핑공정에 의해서, 관통도핑(through doping)이 절연막(19a)을 통해 행해져 고농도 불순물 영역(20, 21)을 형성한다(도 1d).
이어서, 레지스트 마스크(16b)를 사용함으로써 ICP 에칭장치를 사용하여 제3 에칭공정을 행한다. 이 제3 에칭공정에 의해서, 제2 도전층(17b)이 에칭되어 도 2a에 도시한 바와 같은 제2 도전층(17c)을 형성한다. 제2 도전층(17c)은 제2 폭(W2)을 갖는다. 이 제3 에칭공정에서, 레지스트 마스크(16b), 제1 도전층(18a) 및 절연막(19a)도 다소 에칭되고, 레지스트 마스크(16c), 제1 도전층(18b) 및 절연막(19b)이 각각 형성됨에 유의한다.
다음에, 레지스트 마스크(16c)를 그대로 유지하면서, RIE 에칭장치 또는 ICP 에칭 장치를 사용하여 제4 에칭공정을 행한다. 이 제4 에칭공정에 의해서, 제1 도전층(18b)의 테이퍼된 부분의 일부가 제거된다. 여기서, 제1 폭(W1)을 갖는 제1 도전층(18b)은 제3 폭(W3)을 갖는 제1 도전층(18c)이 된다(도 2b).
이 실시형태에서, 제1 도전층(18c) 및 이 위에 적층된 제2 도전층(17c)은 게이트 전극이 된다. 이 제4 에칭공정에서, 절연막(19b) 또한 에칭되어 절연막(19c)을 형성함에 유의한다. 여기서, 절연막의 일부가 제거되어 고농도 불순물 영역이 노출되는 예를 들었으나, 본 발명은 특별히 이것에 한정되지 않는다.
다음에, 레지스트 마스크(16c)를 그대로 유지하면서, 제2 도핑공정을 행한다. 이 제2 도핑공정에 의해서, 관통도핑이 제1 도전층(18b)의 테이퍼된 부분 및 절연막(19b)을 통해 수행되어 저농도 불순물 영역(24, 25)을 형성한다(도 2c). 이 제2 도핑공정에서, 고농도 불순물 영역(20, 21) 또한 도핑되어 고농도 불순물 영역(22, 23)을 형성함에 유의한다.
그후, 레지스트 마스크(16c)를 제거하고, 반도체층에 첨가된 불순물 원소의 활성화가 수행된다. 이어서, 층간 절연막(27)이 형성된 후에, 고농도 불순물 영역(22, 23)에 이르는 접촉홀이 제3 마스크를 사용하여 형성되고, 이어서 제4 마스크를 사용하여 전극(28, 29)이 형성된다.
이에 따라, 도 2d에 도시한 구조를 갖는 TFT가 4 매의 포토마스크로 형성될 수 있다.
더욱이, 이 실시형태에 따라 형성된 TFT의 특성은 게이트 전극(18c)에 중첩하는 영역(25a)(GOLD 영역) 및 게이트 전극에 중첩하지 않는 영역(25b)(LDD 영역)이 채널 형성영역(26)과 드레인 영역(23) 사이에 제공된 저농도 불순물 영역(25)에 제공된다는 것이다. 더욱이, 절연막(19c)의 주변부, 즉 게이트 전극에 중첩하지 않는 영역(25b)과, 고농도 불순물 영역(22, 23) 위의 영역이 테이퍼 형상을 갖는다.
더욱이, 제2 도핑공정에서 플라즈마 도핑 방법이 사용된다면, GOLD 영역(25a)은 제1 도전층(18c)에 의해 다소 가려진다(block). 이에 따라, LDD 영역(25b)의 불순물 농도는 GOLD 영역(25a)보다 높게 된다.
[실시형태 2]
본 발명의 실시형태 2를 도 3a 내지 도 4d를 참조하여 이하 설명한다.
이 실시형태는 제2 에칭공정(도 1c)까지 실시형태 1과 동일하며, 동일한 참조부호를 사용함에 유념한다. 또한, 도 3a 내지 도 3c는 각각 도 1a 내지 도 1c에 대응한다.
먼저, 도 1c의 상태는 실시형태 1에 따라 얻어진다(도 3c).
다음에, 레지스트 마스크(16b)를 사용하여, ICP 에칭장치를 사용하여 제3 에칭공정을 행한다. 이 제3 에칭공정에 의해서, 제2 도전층(17b)이 에칭되어 도 3d에 도시한 바와 같은 제2 도전층(17c)을 형성한다. 제2 도전층(17c)은 제2 폭(W2)을 갖는다. 이 제3 에칭공정에서, 레지스트 마스크(16b), 제1 도전층(18a) 및 절연막(19a) 또한 다소 에칭되고, 레지스트 마스크(16c), 제1 도전층(18b) 및 절연막(19b)이 각각 형성됨에 유의한다(도 3d).
다음에, 레지스트 마스크(16c)를 그대로 유지하면서, 제1 도핑공정을 행한다. 이 제1 도핑공정에 의해서, 관통도핑이 절연막(19b)을 통해 수행되어 고농도 불순물 영역(20, 21)을 형성한다(도 4a).
다음에, 레지스트 마스크(16c)를 그대로 유지하면서, RIE 에칭장치 또는 ICP 에칭장치를 사용하여 제4 에칭공정을 행한다. 이 제4 에칭공정에 의해서, 제1 도전층(18b)의 테이퍼된 부분의 일부가 제거된다. 여기서, 제1 폭(W1)을 갖는 제1 도전층(18b)은 제3 폭(W3)을 갖는 제1 도전층(18c)이 된다(도 4b).
이 실시형태에서, 제1 도전층(18c) 및 이 위에 적층된 제2 도전층(17c)은 게이트 전극이 된다. 이 제4 에칭공정에서, 절연막(19b) 또한 에칭되어 절연막(19c)을 형성한다. 여기서, 절연막(19b)의 일부가 제거되어 고농도 불순물 영역(20, 21)이 노출되는 예를 기술하였으나, 본 발명은 특히 이것에 한정되지 않는다. 고농도 불순물 영역(20, 21)은 얇은 절연막으로 덮일 수 있다.
이어서, 레지스트 마스크(16c)를 그대로 유지하면서, 제2 도핑공정을 행한다. 이 제2 도핑공정에 의해서, 관통도핑이 제1 도전층(18b)의 테이퍼된 부분 및 절연막(19b)을 통해 수행되어 저농도 불순물 영역(24, 25)을 형성한다(도 4c). 이 제2 도핑공정에서, 고농도 불순물 영역(20, 21) 또한 도핑되어 고농도 불순물 영역(22, 23)을 형성함에 유의한다.
여기서 저농도 불순물 영역(24, 25)을 형성하기 위해서 제2 도핑공정이 행해지지만, 제1 도핑공정에서, 제1 도전층(18b)의 테이퍼된 부분의 두께, 절연막(19b)의 두께, 혹은 도핑조건에 따라 고농도 불순물 영역과 함께 저농도 불순물 영역이 형성될 수도 있다. 이 경우, 제2 도핑공정은 불필요하게 된다.
그후, 레지스트 마스크(16c)를 제거하고, 반도체층에 첨가된 불순물 원소의 활성화가 수행된다. 이어서, 층간 절연막(27)이 형성된 후에, 고농도 불순물 영역(22, 23)에 이르는 접촉홀이 제3 마스크를 사용하여 형성되고, 이어서 제4 마스크를 사용하여 전극(28, 29)이 형성된다.
이에 따라, 도 4d에 도시한 구조를 갖는 TFT가 4매의 포토마스크로 형성될 수 있다.
더욱이, 이 실시형태에 따라 형성된 TFT의 특성은 게이트 전극(18c)에 중첩하는 영역(25a)(GOLD 영역) 및 게이트 전극에 중첩하지 않는 영역(25b)(LDD 영역)이 채널 형성영역(26)과 드레인 영역(23) 사이에 제공된 저농도 불순물 영역(25)에 제공된다는 것이다. 더욱이, 절연막(19c)의 주변부, 즉 게이트 전극에 중첩하지 않는 영역(25b)과 고농도 불순물 영역(22, 23) 위의 영역이 테이퍼 형상을 갖는다.
더욱이, 제2 도핑공정에서, GOLD 영역(25a)이 제1 도전층(18c)에 의해 다소 가려진다. 이에 따라, LDD 영역(25b)의 불순물 농도는 GOLD 영역(25a)보다 높게 된다.
[실시형태 3]
본 발명의 실시형태 3을 도 5a 내지 도 6d를 참조하여 이하 설명한다.
이 실시형태는 제1 에칭공정(도 1b)까지 실시형태 1과 동일하며, 동일한 참조부호를 사용함에 유념한다. 또한, 도 5a 및 도 5b는 각각 도 1a 및 도 1b에 대응한다.
먼저, 도 1b의 상태는 실시형태 1에 따라 얻어진다(도 5b). 제1 폭(X1)을 갖는 제2 도전층(17a)이, 이 제1 에칭공정에 의해 형성됨에 유의한다.
다음에, 레지스트 마스크(16a)를 그대로 유지하면서, 제1 도핑공정이 수행된다. 이 제1 도핑공정에 의해서, 제2 도전층(17a)을 마스크로서 하여 관통도핑이 제1 도전막(14) 및 절연막(13)을 통해 행해져 고농도 불순물 영역(30, 31)을 형성한다(도 5c).
반도체층에 도핑되는 도핑량은 전술한 바와 같은 관통도핑을 행함으로써 원하는 값으로 제어될 수 있다.
이어서, 레지스트 마스크(16a)를 그대로 사용함으로써 ICP 에칭장치를 사용하여 제2 에칭공정을 행한다. 이 제2 에칭공정에 의해서, 제1 도전막(14)이 에칭되어 도 5d에 도시한 바와 같은 제1 도전층(34a)을 형성한다. 제1 도전층(34a)은 제2 폭(X2)을 갖는다. 이 제2 에칭공정에서, 레지스트 마스크(16a), 제2 도전층(17a) 및 절연막(13)도 다소 에칭되고, 레지스트 마스크(32a), 제3 폭(X3)을 갖는 제2 도전층(33a) 및 절연막(35a)이 각각 형성됨에 유의한다.
다음에, 레지스트 마스크(32a)를 사용함으로써 ICP 에칭장치를 사용하여 제3 에칭공정을 행한다. 이 제3 에칭공정에 의해서, 제2 도전층(33a)이 에칭되어 도 6a에 도시한 바와 같은 제2 도전층(33b)을 형성한다. 제2 도전층(33b)은 제4 폭(W4)을 갖는다. 이 제3 에칭공정에서, 레지스트 마스크(32b), 제1 도전층(34a) 및 절연막(35a) 또한 다소 에칭되고, 레지스트 마스크(32b), 제1 도전층(34b) 및 절연막(35b)이 각각 형성됨에 유의한다(도 6a).
다음에, 레지스트 마스크(32b)를 그대로 유지하면서, RIE 에칭장치 또는 ICP 에칭장치를 사용하여 제4 에칭공정을 행한다. 이 제4 에칭공정에 의해서, 제1 도전층(34b)의 테이퍼된 부분의 일부가 제거된다. 여기서, 제2 폭(X2)을 갖는 제1 도전층(34b)은 제5 폭(W5)을 갖는 제1 도전층(34c)이 된다(도 6b).
이 실시형태에서, 제1 도전층(34c) 및 이 위에 적층된 제2 도전층(33b)은 게이트 전극이 된다. 이 제4 에칭공정에서, 절연막(35b) 또한 에칭되어 절연막(35c)을 형성함에 유의한다. 여기서, 절연막(35b)의 일부가 제거되어 고농도 불순물 영역(30, 31)이 노출되는 예를 기술하였으나, 본 발명은 특히 이것에 한정되지 않는다. 고농도 불순물 영역(30, 31)은 얇은 절연막으로 덮일 수 있다.
다음에, 레지스트 마스크(32b)를 그대로 유지하면서, 제2 도핑공정을 행한다. 이 제2 도핑공정에 의해서, 관통도핑이 제1 도전층(34b)의 테이퍼된 부분 및 절연막(35b)을 통해 수행되어 저농도 불순물 영역(38, 39)을 형성한다(도 6c). 이 제2 도핑공정에서, 고농도 불순물 영역(30, 31) 또한 도핑되어 고농도 불순물 영역(36, 37)을 형성함에 유의한다.
그후, 레지스트 마스크(32b)를 제거하고, 반도체층에 첨가된 불순물 원소의 활성화가 수행된다. 이어서, 층간 절연막(41)이 형성된 후에, 고농도 불순물 영역에 이르는 접촉홀이 제3 마스크를 사용하여 형성된다. 이어서 도전막을 형성한 후에, 제4 마스크를 사용하여 전극(42, 43)이 형성된다.
이에 따라, 도 6d에 도시한 구조를 갖는 TFT가 4매의 포토마스크로 형성될 수 있다.
더욱이, 이 실시형태에 따라 형성된 TFT의 특성은 게이트 전극(33b, 34c)에 중첩하는 영역(39a)(GOLD 영역) 및 게이트 전극에 중첩하지 않는 영역(LDD 영역)이 채널 형성영역(40)과 드레인 영역(37) 사이에 제공된 저농도 불순물 영역(39)에 제공된다는 것이다. 더욱이, 절연막(35c)의 주변부, 즉 게이트 전극에 중첩하지 않는 영역(39b)과 고농도 불순물 영역(36, 37) 위의 영역이 테이퍼 형상을 갖는다.
더욱이, 제2 도핑공정에서, GOLD 영역(39a)이 제1 도전층(34b)에 의해 다소 가려진다. 이에 따라, LDD 영역(39b)의 불순물 농도는 GOLD 영역(39a)보다 높게 된다.
[실시형태 4]
본 발명의 실시형태 4를 도 7a 내지 도 8c를 참조하여 이하 설명한다.
이 실시형태는 제1 도핑공정(도 5c)까지 실시형태 3과 동일하며, 따라서 설 명을 생략한다. 여기서, 도 5a 내지 도 5d에서 동일 참조부호를 설명을 위해 사용한다. 또한, 도 7a 내지 도 7c는 각각 도 5a 내지 도 5c에 대응한다.
먼저, 도 5c의 상태는 실시형태 1에 따라 얻어진다(도 7c).
이어서, 레지스트 마스크(16a)를 사용함으로써 ICP 에칭장치를 사용하여 제2 에칭공정을 행한다. 이 제2 에칭공정에 의해서, 제2 도전층(17a)이 에칭되어 도 7d에 도시한 바와 같은 제2 도전층(51)을 형성한다. 제2 도전층(51)은 제2 폭(Y2)을 갖는다. 이 제2 에칭공정에서, 레지스트 마스크 및 제1 도전막도 다소 에칭되고, 레지스트 마스크(50) 및 제1 도전막(52a)이 각각 형성됨에 유의한다(도 7d). 제1 도전막(52a)의 일부가 이미 제1 에칭공정에서 에칭되었으므로, 그 부분은 이 제2 에칭공정에 의해 더 얇아지게 됨에 유의한다. 더욱이, 제1 에칭공정에서 에칭되지 않았던, 제2 도전층(51)에 중첩하지 않은 제1 도전막(52a)의 부분이 테이퍼 형상을 갖는다.
다음에, 레지스트 마스크(50)를 그대로 유지하면서, RIE 에칭장치 또는 ICP 에칭장치를 사용하여 제3 에칭공정을 행한다. 이 제3 에칭공정에 의해서, 제1 에칭공정을 통해 얇아진 부분과 노출된 제1 도전막(52a)의 테이퍼된 부분의 일부가 제거된다. 여기서, 제1 도전막(52a)의 두께, 절연막(13)의 두께 등을 고려하면서 에칭조건이 적합하게 제어되고, 이에 의해서 테이퍼 형성을 가지며 또한 제3 폭(Y3)을 갖는 제1 도전층(52b)이 형성된다(도 8a).
이 실시형태에서, 제1 도전층(52b) 및 이 위에 적층된 제2 도전층(51)은 게이트 전극이 된다. 이 제3 에칭공정에서, 절연막(13) 또한 에칭되어 절연막(57)을 형성함에 유의한다.
다음에, 레지스트 마스크(50)를 그대로 유지하면서, 제2 도핑공정을 행한다. 이 제2 도핑공정에 의해서, 관통도핑이 제1 도전막(52a)의 테이퍼된 부분 및 절연막(13)을 통해 수행되어 저농도 불순물 영역(53, 54)을 형성한다(도 8b). 이 제2 도핑공정에서, 고농도 불순물 영역(30, 31) 또한 도핑되어 고농도 불순물 영역(55, 56)을 형성함에 유의한다.
반도체층에 도핑되는 도핑량은 전술한 바와 같은 도핑을 통해 행함으로써 원하는 값으로 제어될 수 있다.
그후, 레지스트 마스크(50)를 제거하고, 반도체층에 첨가된 불순물 원소의 활성화가 수행된다. 이어서, 층간 절연막(59)이 형성된 후에, 고농도 불순물 영역(55, 56)에 이르는 접촉홀이 제3 마스크를 사용하여 형성된다. 이어서 도전막을 형성한 후에, 제4 마스크를 사용하여 전극(60, 61)이 형성된다.
이에 따라, 도 8c에 도시한 구조를 갖는 TFT가 4매의 포토마스크로 형성될 수 있다.
더욱이, 이 실시형태에 따라 형성된 TFT의 특성은 게이트 전극(51, 52b)에 중첩하는 영역(54a)(GOLD 영역) 및 게이트 전극에 중첩하지 않는 영역(54b)(LDD 영역)이 채널 형성영역(58)과 드레인 영역(56) 사이에 제공된 저농도 불순물 영역(54)에 제공된다는 것이다.
더욱이, 제2 도핑공정에서, GOLD 영역(54a)이 제1 도전층(52b)에 의해 다소 가려진다. 이에 따라, LDD 영역(54b)의 불순물 농도는 GOLD 영역(54a)보다 높게 된다.
[실시형태 5]
본 발명의 실시형태 5를 도 9a 내지 10b를 참조하여 이하 설명한다.
이 실시형태는 제1 도핑공정(도 5c)까지 실시형태 3과 동일하며, 따라서 설명을 생략한다. 여기서, 도 5a 내지 도 5d에서 동일 참조부호를 설명을 위해 사용한다. 또한, 도 9a 내지 도 9c는 각각 도 5a 내지 도 5c에 대응한다.
먼저, 도 5c의 상태는 실시형태 1에 따라 얻어진다(도 9c).
이어서, 레지스트 마스크(16a)를 사용함으로써 ICP 에칭장치를 사용하여 제2 에칭공정을 행한다.
제1 도전막이 전체 표면 상에 남아 있는 예가 실시형태 4에서 기술되어 있다. 그러나, 이 실시형태에서, 제2 도전막(17a)으로 덮이지 않은 제1 도전막은 제2 에칭공정에서 제거된다.
이 제2 에칭공정에 의해서, 제2 도전층(17a) 및 제1 도전막(14)이 에칭되어 도 9d에 도시한 바와 같은 제2 도전층(71) 및 제1 도전층(72)을 형성한다. 제1 도전층(72)은 제2 폭(Z2)을 가지며 제2 도전층(71)은 제3 폭(Z3)을 갖는다. 이 제2 에칭공정에서, 레지스트 마스크 및 절연막(13)도 다소 에칭되고, 레지스트 마스크(70) 및 절연막(73)이 각각 형성됨에 유의한다(도 9d).
이 실시형태에서, 제1 도전층(72) 및 이 위에 적층된 제2 도전층(71)은 게이트 전극이 된다.
다음에, 레지스트 마스크(50)를 그대로 유지하면서, 제2 도핑공정을 행한다. 이 제2 도핑공정에 의해서, 관통도핑이 제1 도전층(72)의 테이퍼된 부분 및 절연막(13)을 통해 수행되어 저농도 불순물 영역(73, 74)을 형성한다(도 10a). 이 제2 도핑공정에서, 고농도 불순물 영역(30, 31) 또한 도핑되어 고농도 불순물 영역(75, 76)을 형성함에 유의한다.
반도체층에 도핑되는 도핑량은 전술한 바와 같은 도핑을 행함으로써 원하는 값으로 제어될 수 있다.
그후, 레지스트 마스크(70)를 제거하고, 반도체층에 첨가된 불순물 원소의 활성화가 수행된다. 이어서, 층간 절연막(79)이 형성된 후에, 고농도 불순물 영역(75, 76)에 이르는 접촉홀이 제3 마스크를 사용하여 형성된다. 이어서 도전막을 형성한 후에, 제4 마스크를 사용하여 전극(80, 81)이 형성된다.
이에 따라, 도 10b에 도시한 구조를 갖는 TFT가 4 매의 포토마스크로 형성될 수 있다.
더욱이, 이 실시형태에 따라 형성된 TFT의 특성은 게이트 전극(71, 72)에 중첩하는 영역(74a)(GOLD 영역) 및 게이트 전극에 중첩하지 않는 영역(74b)(LDD 영역)이 채널 형성영역(78)과 드레인 영역(76) 사이에 제공된 저농도 불순물 영역(74)에 제공된다는 것이다.
더욱이, 제2 도핑공정에서, GOLD 영역(74a)이 제1 도전층(72)에 의해 다소 가려진다. 이에 따라, LDD 영역(74b)의 불순물 농도는 GOLD 영역(74a)보다 높게 된다.
전술한 구조를 갖는 본 발명을 후술하는 실시예에 따라 더 상세히 설명한다.
[실시예 1]
동일 기판 상에 화소부 및 이 화소부 근처에 설치된 구동 회로의 TFT(n채널 TFT 및 p채널 TFT)를 동시에 제조하는 방법을 도 11a 내지 도 13을 참조하여 상세히 기술한다.
먼저, 이 실시예에서, 코닝사의 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리(barium borosilicate glass) 혹은 알루미늄 붕규산 등의 유리로 형성된 기판(100)을 준비한다. 기판(100)으로서는, 기판이 투광성을 가지는 한 석영 기판이 사용될 수 있음에 유의한다. 이 실시예의 공정온도에 내열성을 가지는 플라스틱 기판도 사용될 수 있다.
이어서, 기판(100) 상에 실리콘 산화막, 실리콘 질화막 혹은 실리콘 산화 질화막과 같은 절연막으로부터 베이스막(101)이 형성된다. 이 실시예에서, 2층 구조가 베이스막(101)에 사용된다. 그러나, 절연막의 단층 막 혹은 2층 이상의 적층막이 사용될 수도 있다. 베이스막(101)의 제1 층으로서, 실리콘 산화 질화막(101a)이 10 내지 200nm(바람직하게는 50 내지 100nm)의 두께로 플라즈마 CVD에 의해 반응성 가스로서 SiH4, NH3, N2O를 사용하여 형성된다. 이 실시예에서, 50nm의 막 두께를 갖는 실리콘 산화 질화막(101a)(조성비 Si=32%, O=27%, N=24%, H=17%)이 형성된다. 이어서, 베이스막(101)의 제2 층으로서, 이 위에 적층하기 위해서 플라즈마 CVD에 의해 반응성 가스로서 SiH4 및 N2O를 사용하여 50 내지 200nm(바람직하게는 100 내지 150nm)의 두께로 실리콘 산화 질화막(101b)이 형성된다. 이 실시예에서, 100nm의 막 두께를 갖는 실리콘 산화 질화막(10b)(조성비 Si=32%, O=59%, N=7%, H=27%)이 형성된다.
이어서, 반도체층(102 내지 105)이 베이스막 위에 형성된다. 반도체층(102 내지 105)은 비정질 구조를 갖는 반도체막을 공지의 방법(스퍼터링 방법, LPCVD 방법, 혹은 플라즈마 CVD 방법)으로 형성하고, 공지의 결정화 공정(레이저 결정화 방법, 열 결정화 방법, 또는 니켈과 같은 촉매를 사용한 열 결정화 방법)을 행하고, 이와 같이 하여 얻어진 결정질 반도체막을 원하는 형상으로 패터닝하여 형성된다. 반도체층(102 내지 105)은 25 내지 80nm(바람직하게는 30 내지 60nm)의 두께로 형성된다. 결정질 반도체막의 재료는 특히 제한은 없으나 실리콘, 실리콘 게르마늄(SixGe1-x(0<X<1, 전형적으로는 X=0.0001 내지 0.05)) 합금 등을 사용하여 막을 형성하는 것이 바람직하다. 실리콘 게르마늄을 형성할 때, 게르마늄을 실리콘막에 이온 주입하거나, 실리콘 게르마늄으로 형성된 타겟을 사용한 스퍼터링 방법에 의해 실란 및 게르마늄의 혼합가스를 사용한 플라즈마 CVD 방법으로 형성될 수 있다. 이 실시예에서, 비정질 실리콘막을 플라즈마 CVD에 의해 55nm의 두께로 형성한 후에, 니켈-함유 용액을 비정질 실리콘막 상에 유지시킨다. 비정질 실리콘막의 탈수소화(dehydrogenation) 공정을 수행하고(1시간 동안 500℃), 그후 열 결정화 공정을 수행한다(4시간 동안 550℃). 또한, 결정도(crystallinity)를 향상시키기 위해서, 레이저 어닐링 공정을 수행하여 결정질 실리콘막을 형성한다. 이어서, 이 결정질 실리콘막에 포토리소그래피 방법을 사용하여 패터닝 공정을 행하여, 반도체층(102 내지 105)을 형성하다.
또한, 반도체층(102 내지 105)을 형성한 후에, TFT의 임계치를 제어하기 위해서 미량의 불순물 원소(보론 혹은 인)의 도핑을 행한다.
또한, 결정질 반도체막이 레이저 결정화 방법에 의해 제조되는 경우, 펄스 발진형 혹은 연속 방출형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저가 사용될 수 있다. 이들 레이저가 사용되는 경우, 레이저 발진기로부터 방사된 레이저 광이 광학계에 의해 선형으로 수렴되어 반도체막에 조사되는 방법을 사용하는 것이 적합하다. 결정화의 조건이 조작자에 의해 적합하게 선택될지라도, 엑시머 레이저가 사용되는 경우, 펄스 발진 주파수는 30Hz로 설정되고, 레이저 에너지 밀도는 100 내지 400mJ/cm2(전형적으로는 200 내지 300mJ/cm2)로 설정된다. 더욱이, YAG 레이저가 사용되는 경우, 제2 고조파를 사용해서 펄스 발진 주파수를 1 내지 10 kHz로 설정하고, 레이저 에너지 밀도는 300 내지 600mJ/cm2(전형적으로는, 350 내지 500mJ/cm2)로 설정하는 것이 적합하다. 이어서, 100 내지 1000㎛, 예를 들면 400㎛의 폭을 갖는 선형으로 수렴된 레이저 광이 기판의 전 표면에 조사되고, 이때 선형 레이저 광의 중첩비는 80 내지 98%로 설정될 수 있다.
이어서 게이트 절연막(106)이 반도체층(102 내지 105)를 덮도록 형성된다. 게이트 절연막을 형성하기 전에, 반도체층의 표면을 세정하는 것이 바람직하다. 막 표면상의 오염된 불순물(통상 C, Na 등)의 제거를 위해서, 오존을 함유하는 순수(pure water)로 세척한 후에, 불소를 포함하는 산 용액을 사용하여 막이 매우 얇아지게 이 표면의 에칭을 수행한다. 초박막을 얻기 위해 에칭을 수행하는 방법으로서는, 기판을 회전시키는 스피닝 장치를 사용하고, 막의 표면과 접촉하는 불소 함유 산 용액을 스플래시하는(splashing) 방법이 효과적이다. 불소 함유 산 용액으로서는, 불화수소산, 희석 불화수소산, 불화 암모늄, 버퍼된 불화수소산(불화수소산과 불화 암모늄의 혼합액), 불화수소산과 과산화수소의 혼합액 등이 사용될 수 있다. 세척 후에, 플라즈마 CVD 혹은 스퍼터링에 의해 실리콘을 함유하는 절연막으로부터 40 내지 150nm, 바람직하게는 50 내지 100nm의 막 두께로 게이트 절연막(106)이 연속하여 형성된다. 이 실시예에서, 게이트 절연막(106)은 플라즈마 CVD에 의해 실리콘 산화질화막으로부터 110nm의 두께로 형성된다(조성비 Si=32%, O=59%, N=7%, H=2%). 물론, 게이트 절연막은 실리콘 산화질화막에 한정되지 않으며, 그 외 실리콘을 함유하는 절연막이 단층 혹은 적층 구조로 형성될 수 있다.
또한, 실리콘 산화막이 사용될 때, 이는 플라즈마 CVD에 의해 TEOS(tetraethyl orthosilicate) 및 O2를 혼합해, 반응 압력 40Pa, 기판 온도를 300 내지 400℃로 하고, 고주파(13.56 MHz) 파워 밀도 0.5 내지 0.8W/cm2로 방전시켜 형성될 수 있다. 양호한 특성의 게이트 절연막이 400 내지 500℃의 후속되는 열 어닐링에 의해 이와 같이 제조되는 실리콘 산화막에서 얻어질 수 있다.
다음에, 도 11a에 도시한 바와 같이, 게이트 절연막(106) 상에, 20 내지 100nm의 막 두께를 갖는 제1 도전막(107)과 100 내지 400nm의 막 두께를 갖는 제2 도전막(108)이 적층으로 형성된다. 더욱이, 오염 방지를 위해서, 게이트 절연막 및 제1 도전막과 제2 도전막이 대기에 노출됨이 없이 연속적으로 형성되는 것이 바람직하다. 더욱이, 막이 연속적으로 형성되지 않는 경우에, 세정기가 구비된 막 형성 장치가 막 형성에 사용된다면, 막 경계에서의 오염이 방지될 수 있다. 세정방법은 게이트 절연막의 형성 전에 수행되는 것과 유사하게 수행될 수 있다. 이 실시예에서, 30nm의 막 두께를 갖는 TaN막으로 된 제1 도전막(107), 및 370nm의 막 두께를 갖는 W 막으로 된 제2 도전막(108)이 연속적으로 형성된다. TaN 막은 질소 함유 분위기 하에서 Ta 타겟을 사용한 스퍼터링에 의해 형성된다. 더욱이, W막은 스퍼터링 방법에 의해 W 타겟을 사용해 형성된다. W막은 열 CVD 방법에 의해 텅스텐 헥사플루오라이드(WF6)를 사용해 형성될 수도 있다. 어느 방법이 사용되든, 게이트 전극으로서 사용하기 위해 재료가 저저항을 갖게 하는 것이 필요하고, W막의 고유저항(resistivity)은 20μΩcm 이하로 설정된다. 결정 입자(crystal grain)를 크게 만듦으로써, W막을 저 고유저항을 갖도록 만드는 것이 가능하다. 그러나, 산소와 같은 많은 불순물 원소가 W막 내에 함유되어 있는 경우, 결정화를 못하게 되고 저항이 높아지게 된다. 그러므로, 이 실시예에서, 스퍼터링에 의해 고 순도(순도 99.9999%)의 W 타겟을 사용해 W막을 형성하고, 또한 막 형성 중에 가스상(gas phase)에 불순물이 혼입되는 것을 방지할 것을 충분히 고려함으로써, 9 내지 20μΩcm의 고유저항이 실현될 수 있다.
이 실시예에서, 제1 도전막(107)은 TaN으로 만들어지고, 제2 도전막(108)은 W로 만들어지나, 재료는 특히 이들에 한정되지 않으며, 어느 막이든 Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd로 구성된 그룹으로부터 선택된 원소 또는 상기 원소를 주성분으로서 함유하는 합금 재료 또는 화합물 재료로부터 형성될 수 있다. 또한, 인과 같은 불순물 원소가 도핑된 다결정질 실리콘막으로 대표되는 반도체막이 사용될 수 있다. 또한, AgPdCu 합금이 사용될 수 있다. 탄탈(Ta)막으로 형성된 제1 도전막 및 W막으로 형성된 제2 도전막의 조합, 질화티탄(TiN)막으로 형성된 제1 도전막 및 W막으로 형성된 제2 도전막의 조합, 질화탄탈(TaN)막으로 형성된 제1 도전막 및 Al막으로 형성된 제2 도전막의 조합, 또는 질화탄탈(TaN)막으로 형성된 제1 도전막 및 Cu막으로 형성된 제2 도전막의 조합과 같은 조합이 채용될 수 있다.
다음에, 레지스트로 구성된 마스크(109 내지 112)를 포토리소그래피 방법으로 형성하고, 전극과 배선을 형성하기 위한 제1 에칭공정을 실행한다. 제1 에칭공정에서, 제1 및 제2 에칭조건이 사용된다. 이 실시예에서, 제1 에칭조건으로서, ICP(유도성 결합 플라즈마) 에칭 방법이 사용되는데, 여기서 CF4, Cl2 및 O2가 에칭가스로서 사용되며, 각 가스의 가스 유속은 25/25/10(sccm)으로서 설정되며, 플라즈마를 발생시키기 위해서 1pa의 압력 하에 코일형 전극에 500W의 RF(13.56 MHz) 파워가 인가된다. 이와 같이 하여 에칭이 수행된다. 마쯔시타 전기 산업 주식회사의 ICP(모델 E645-ICP)의 건식 에칭장치가 사용된다. 150W의 RF(13.56 MHz) 파워가 기판(샘플 스테이지) 측에 또한 인가되고, 실질적으로 음의 자기 바이어스 전압이 이에 인가된다. 이 제1 에칭조건에 기초하여, W막이 에칭되어 제1 도전층의 단부를 테이퍼 형상으로 만든다. 제1 에칭조건 하에서, W막에 대한 에칭속도는 200.39nm/min이고, TaN막에 대한 에칭속도는 80.32nm/min이며, TaN에 관한 W의 선택비는 대략 2.5이다. 더욱이, 제1 에칭조건 하에서, W막의 테이퍼각은 대략 26°이다. 제1 에칭조건 하에서 에칭은 여기서는 실시형태 1에 기술된 제1 에칭공정(도 1b)에 대응함에 유의한다.
그후, 레지스트로 구성된 마스크(109 내지 112)를 제거하지 않고, 에칭조건을 제2 에칭조건으로 바꾸고, 에칭가스로서 CF4 및 Cl2를 사용하고, 각 가스의 가스 유속을 30/30(sccm)으로서 설정하고, 플라즈마를 발생시키기 위해서 1pa의 압력 하에서 500W의 RF(13.56 MHz) 파워를 코일형 전극에 인가하여 에칭을 수행한다. 에칭은 약 30초 동안 수행된다. 20W의 RF(13.56 MHz) 파워가 또한 기판(샘플 스테이지) 측에 인가되고 실질적으로 음의 자기 바이어스 전압이 이에 인가된다. CF4 및 Cl2가 혼합된 제2 에칭조건에서, W막 및 TaN막은 동일한 정도로 에칭된다. 제2 에칭조건 하에서, W막에 대한 에칭속도는 58.97nm/min이고, TaN막에 대한 에칭속도는 66.43nm/min이다. 게이트 절연막 상에 잔류물을 남기지 않게 에칭을 수행하기 위해서, 에칭시간을 10 내지 20% 정도 증가시키는 것이 적합하다. 제2 에칭조건 하에서의 에칭은 여기서는 실시형태 1에 기술된 제2 에칭공정(도 1c)에 대응함에 유의한다.
상기 제1 에칭공정에서, 레지스트로 구성된 마스크의 형상을 적합하게 만듦으로써, 제1 도전층의 단부와 제2 도전층의 단부는 기판 측에 인가된 바이어스 전압의 영향에 의해 테이퍼 형상으로 된다. 테이퍼된 부분의 각도는 15 내지 45°일 수 있다. 이러한 식으로, 제1 도전층 및 제2 도전층(제1 도전층(113a 내지 116a) 및 제2 도전층(113b 내지 116b))으로 구성된 제1 형상의 도전층(113 내지 116)은 제1 에칭공정에 의해 형성된다. 채널 길이 방향으로 제1 도전층의 폭은 실시형태 1에 도시한 W1에 대응한다. "폭"이란 도전층을 채널길이 방향으로 절단한 단면의 폭을 말하며, 채널길이 방향으로 단면 형상이 도 11a 내지 도 11d에 도시한 바와 같이 사다리꼴인 경우, "폭"은 사다리꼴의 밑변의 길이를 말한다. 참조부호 117은 게이트 절연막을 나타내며, 제1 형상의 도전층(113 내지 116)으로 덮이지 않은 영역은 약 20 내지 50nm만큼 에칭되어 얇아진 영역이 형성된다.
이어서, 레지스트로 구성된 마스크를 제거하지 않고 제1 도핑공정이 수행되며, n형을 부여하는 불순물 원소가 반도체층(도 11b)에 첨가된다. 도핑은 이온 도핑방법 혹은 이온 주입방법으로 수행될 수 있다. 이온 도핑방법의 조건은 도핑량(dasage)을 1 x 1013 내지 5 x 1015atoms/cm2, 가속전압을 60 내지 100keV로 한다. 이 실시예에서, 도핑량은 1.5 x 1015atoms/cm2로 설정하고, 가속전압은 80keV로 설정한다. n형을 부여하는 불순물 원소로서, 15족에 속하는 원소, 통상 인(P) 혹은 비소(As)가 사용될 수 있으나, 여기서는 인이 사용된다. 이 경우, 도전층(113 내지 116)은 n형을 부여하는 불순물 원소에 대해 마스크가 되어, 고농도 불순물 영역(118 내지 121)이 자기정렬식으로 형성된다. 1 x 1020 내지 1 x 1021atoms/cm3의 농도범위에서 n형을 부여하는 불순물 원소가 고농도 불순물 영역(118 내지 121)에 첨가된다. 제 1 도핑 공정은 여기서 실시형태1에 기술된 제 1 도핑 공정(도 1d)에 대응함을 유념하라.
다음에, 레지스트로 구성된 마스크를 제거하지 않고 제2 에칭공정을 수행한다(도 11c). 제2 에칭공정에서, 에칭가스로서는 CF4, Cl2 및 O2가 사용되고, 각 가스의 가스 유속은 25/25/10(sccm)으로서 설정되며, 플라즈마를 발생시키기 위해서 1pa의 압력 하에서 코일형 전극에 500W의 RF(13.56 MHz) 파워가 인가된다. 이와 같이 하여, 에칭이 수행된다. 20W의 RF(13.56 MHz) 파워가 기판(샘플 스테이지) 측에 인가되고, 실질적으로 음의 바이어스 전압이 이에 인가된다. 제2 에칭공정에서, W막에 대한 에칭속도는 124.62nm/min이고, TaN막에 대한 에칭속도는 20.67nm/min이며, TaN에 관한 W의 선택비는 대략 6.05이다. 따라서, W막이 선택적으로 에칭된다. W막의 테이퍼각은 70°이다. 제2 에칭공정에 의해서, 제2 도전층(122b 내지 125b)이 형성된다. 한편, 제1 도전층(113a 내지 116a)은 거의 에칭되지 않아 제1 도전층(122a 내지 125a)을 형성한다. 제2 에칭공정은 실시형태 1에 기술된 제3 에칭공정(도 2a)에 대응함에 유의한다. 더욱이, 채널길이 방향으로 제2 도전층의 폭은 실시형태 1에서 나타낸 W2에 대응한다.
다음에, 레지스트로 구성된 마스크를 제거하지 않고 제3 에칭공정이 수행된다. 제3 에칭공정에서, 제1 도전층의 테이퍼부가 부분적으로 에칭되어 반도체층을 중첩하는 영역이 감소된다. 제3 에칭공정에서는, 반응성 이온 에칭 방법(RIE 방법)을 수행하기 위해서 에칭가스로서 CHF3이 사용된다. 이 실시예에서, 제3 에칭공정이 35sccm의 CHF3의 가스 유속과, 800W의 RF 파워와, 6.7Pa의 챔버압력으로 수행된다. 제3 에칭공정에 의해서, 제1 도전층(138 내지 142)이 형성된다(도 11d). 제3 에칭공정은 여기서는 실시형태 1에 기술된 제4 에칭공정(도 2b)에 대응함에 유의한다. 더욱이, 채널길이 방향으로 제1 도전층의 폭은 실시형태 1에서 나타낸 W3에 대응한다.
제3 에칭공정시, 절연막(117)이 동시에 에칭되고, 고농도 불순물 영역(130 내지 133)의 부분이 노출되어, 절연막(143a 내지 143c 및 144)을 형성한다. 이 실시예에서, 고농도 불순물 영역(130 내지 133)의 부분이 노출되는 에칭조건이 사용되나, 절연막의 두께 및 에칭조건을 변경함으로써, 얇은 절연막을 고농도 불순물 영역에 잔류하게 할 수 있다.
더욱이, 제1 도전층(138) 및 제2 도전층(122b)으로 형성된 전극은 나중에 형성될 구동 회로의 n채널 TFT의 게이트 전극이 되고, 제1 도전층(139) 및 제2 도전층(123b)으로 형성된 전극은 나중에 형성될 구동 회로의 p채널 TFT의 게이트 전극이 된다. 동시에, 제1 도전층(140) 및 제2 도전층(124b)으로 형성된 전극은 나중에 형성될 화소부의 n채널 TFT의 게이트 전극이 되고, 제1 도전층(141) 및 제2 도전층(125b)으로 형성된 전극은 나중에 형성될 화소부의 저장용량의 전극 중 하나가 된다.
제2 도핑공정을 수행함으로써, 도 12a에 도시한 바와 같은 상태가 얻어진다. 도핑은, 제2 도전층(122b 내지 125b)을 불순물에 대한 마스크로서 사용하고 제1 도전층의 테이퍼부의 하측부의 반도체층에 불순물 원소가 첨가되도록 플라즈마 도핑방법 또는 이온주입 방법을 사용하여 수행된다. 이 실시예에서, 불순물 원소로서 P(인)이 사용되고, 3.5 x 1012atoms/cm2의 도핑량과 90keV의 가속전압으로 플라즈마 도핑이 수행된다. 이에 따라, 제1 도전층과 중첩하는 저농도 불순물 영역(126 내지 129)이 자기정렬식으로 형성된다. 저농도 불순물 영역(126 내지 129)에 첨가되는 인(P)의 농도는 1 x 1017 내지 1 x 1018atoms/cm3이다. 제1 도전층의 테이퍼부와 중첩하는 반도체층에서, 불순물 농도는 단부에서 제1 도전층의 테이퍼부의 내측으로 감소된다. 더욱이, 고농도 불순물 영역(130 내지 133)을 형성하기 위해서 불순물 원소를 고농도 불순물 영역(118 내지 121)에 첨가한다. 제2 도핑공정은 실시형태 1에 기술된 제2 도핑공정(도 2c)에 대응함에 유의한다.
제2 도핑공정을 수행함으로써, 제1 도전층(138 내지 142)과 중첩하지 않는 불순물 영역(LDD 영역)(134a 내지 137a)이 형성된다. 불순물 영역(GOLD 영역)(134b 내지 137b)은 제1 도전층(138 내지 142)과 중첩된 상태에 있음에 유의한다.
다음에, 레지스트로 구성된 마스크를 제거한 후에, 제3 도핑공정을 수행하기 위해서, 레지스트로 구성된 새로운 마스크(145, 146)를 형성한다. 제3 도핑공정에 의해서, 단일 도전형(n형)에 반대되는 도전형(p형)을 부여하는 불순물 원소가 p채널 TFT의 활성층이 될 반도체층에 첨가된 불순물 영역(147 내지 152)이 형성된다(도 12b). 제1 도전층(139, 142)은 불순물 원소에 대해 마스크로서 사용되고, 불순물 영역은 p형을 부여하는 불순물 원소를 첨가시킴으로써 자기정렬식으로 형성된다. 이 실시예에서, 불순물 영역(147 내지 152)은 디보란(B2H6)을 사용한 이온 도핑 방법에 의해 형성된다. 제3 도핑공정을 수행할 때, n채널 TFT를 형성하는 반도체층은 레지스트로 구성된 마스크(145, 146)로 덮인다. 제1 도핑공정 및 제2 도핑공정에서, 인이 서로 상이한 농도로 불순물 영역(147 내지 152)에 첨가된다. 어느 영역이든, 도핑은 p형을 부여하는 불순물 원소의 농도가 2 x 1020 내지 2 x 1021atoms/cm3으로 수행된다. 따라서, 영역들이 p채널 TFT의 소스 영역 혹은 드레인 영역으로서 기능하는 데에 문제가 없다. 이 실시예에서, 제3 에칭공정에 의해서, p채널 TFT의 활성층이 될 반도체층의 부분이 노출되고, 그러므로 불순물 원소(붕소)가 쉽게 첨가되는 이점이 있다.
원하는 불순물 영역이 상기 공정에서 각각의 반도체층에 형성된다.
이어서, 레지스트로 구성된 마스크(145 및 146)가 제거되고, 제1 층간 절연막(a)(153a)가 형성된다. 이 제1 층간 절연막(a)(153a)는 플라즈마 CVD 혹은 스퍼터링에 의해 50 내지 100nm의 두께로 실리콘을 함유하는 절연막으로 형성된다. 이 실시예에서, 50m의 막 두께를 갖는 실리콘 산화질화막이 플라즈마 CVD에 의해 형성된다. 물론, 제1 층간 절연막(a)(153a)는 특히 이 실리콘 산화질화막에 한정되지 않으며, 그 외 실리콘 함유 절연막이 단층 혹은 적층 구조로 형성될 수 있다.
이어서, 각각의 반도체층에 첨가된 불순물 원소를 활성화하는 공정이 실행된다(도 12c). 이 활성화 공정은 퍼니스(furnace) 어닐링 오븐을 사용하여 열 어닐링에 의해 실행된다. 열 어닐링은 1ppm 이하, 바람직하게는 0.1ppm 이하의 산소농도를 갖는 질소 분위기와 400 내지 700℃, 통상은 500 내지 550℃에서 수행될 수 있다. 이 실시예에서, 550℃에서 4시간 동안의 열처리가 수행된다. 열 어닐링 방법 외에, 레이저 어닐링 방법, 혹은 급속 열 어닐링 방법(RTA 방법)이 이에 적용될 수 있음에 유념한다.
이 실시예에서, 상기 활성화 공정과 동시에, 결정화를 위한 촉매로서 사용되는 니켈은 고농도로 인을 함유하는 불순물 영역(130, 132, 147, 150)으로 게터링된다(getter). 그 결과, 주로 채널 형성영역이 되는 반도체층의 니켈 농도가 낮아지게 된다. 이와 같이 하여 형성된 채널 형성영역을 갖는 TFT는 오프 전류값이 감소되며, 양호한 결정도(crystallinity) 때문에 높은 전계 이동도를 얻게 되어, 만족스러운 특성을 달성한다.
더욱이, 활성화 공정은 제1 층간 절연막을 형성하기 전에 수행될 수 있다. 그러나, 배선 재료가 열에 약한 경우에, 이 실시예에서처럼 배선 등을 보호하기 위해서 층간 절연막(주성분으로서 실리콘을 함유하는 절연막, 예를 들면 실리콘 산화질화막)을 형성한 후에 활성화 공정이 수행되는 것이 바람직하다.
또한, 활성화 공정으로서 레이저 어닐링 방법을 사용하는 경우에, 엑시머 레이저, YAG 레이저 등으로부터 방출된 레이저 광이 조사될 수 있다.
이어서, 제1 층간 절연막(b)(153b)이 형성된다. 제1 층간 절연막(b)(153b)은 플라즈마 CVD 혹은 스퍼터링에 의해 50 내지 200nm의 두께로 실리콘 함유 절연막으로 형성된다. 이 실시예에서, 100nm의 막 두께를 갖는 질화 실리콘막이 플라즈마 CVD에 의해 형성된다. 물론, 제1 층간 절연막(b)(153b)은 특히 이 실리콘 질화막에 한정되지 않으며, 그 외 실리콘을 함유하는 절연막이 단층 혹은 적층구조로 형성될 수 있다.
다음에, 반도체층을 탈수소화하는 단계를 수행하기 위해서 1 내지 12시간 동안 300 내지 550℃의 열처리가 불활성 분위기에서 수행된다. 탈수소화는 활성화 공정에서의 열처리의 온도(400 내지 500℃)보다 낮은 온도에서 수행된다(도 12d). 이 실시예에서, 열처리는 질소 분위기에서 1시간 동안 410℃에서 수행된다. 이 단계는 층간 절연막에 함유된 수소에 의해 반도체층에 댕글링 본드(dangling bond)를 종단하는 단계이다. 탈수소화를 위한 또 다른 수단으로서, 3 내지 100%의 수소를 함유하는 분위기 혹은 플라즈마 수소화(플라즈마로 여기된 수소를 사용)에서 1 내지 12시간 동안 300 내지 550℃에서 수행되는 열처리에 의한 탈수소화가 실행될 수 있다.
더욱이, 레지스트로 구성된 마스크(145, 146)를 제거한 후에, 열 활성화(통상 500 내지 550℃의 질소 분위기에서)가 수행되고, 실리콘을 함유하는 절연막으로 형성된 제1 층간 절연막(통상 100 내지 200nm 두께의 질화 실리콘막)이 형성되고, 그후 수소화가 수행될 수 있다(300 내지 500℃의 질소 분위기에서).
다음에, 유기 절연 재료로 만들어진 제2 층간 절연막(154)이 제1 층간 절연막(b)(153b) 상에 형성된다. 이 실시예에서, 1.6㎛의 막 두께를 갖는 아크릴 수지막이 형성된다.
다음에, 투명한 도전막이 제2 층간 절연막(154) 상에 80 내지 120nm의 두께로 형성되고, 패터닝되어 화소 전극(162)을 형성한다. 투명 도전막으로서, 산화인듐-산화아연 합금(In2O3-ZnO) 및 산화아연(ZnO)이 적합한 재료이며, 또한 갈륨(Ga)이 첨가된 산화아연(ZnO:Ga)이 가시광의 투과율이나 전도율을 증가시키기 위해 적합하게 사용될 수 있다.
화소전극으로서 투명 도전막을 사용하는 예를 여기에 설명한다. 그러나, 화소전극이 고유저항을 가진 도전성 재료를 사용하여 형성된다면, 반사형 디스플레이 장치가 제조될 수 있다.
다음에, 각각의 불순물 영역(130, 132, 147, 150)에 이르는 접촉홀을 형성하기 위해 패터닝이 수행된다.
이어서, 구동 회로(205)에서, 불순물 영역(130) 혹은 불순물 영역(147)에 전기적으로 접속된 전극(155 내지 161)이 각각 형성된다. 이들 전극은 50nm의 막 두께를 갖는 Ti막과 500m의 막 두께를 갖는 합금막(Al 및 Ti의 합금막)과의 적층막을 패터닝함으로써 형성된다.
화소부(206)에서, 불순물 영역(132)에 접촉하는 접속전극(160) 혹은 소스전극(159)이 형성되고, 불순물 영역(150)에 접촉하는 접속전극(161)이 형성된다. 화소전극(162)에 중첩하여 이에 접촉하게 접속전극(160)을 형성함으로써, 접속전극(160)이 화소 TFT의 드레인 영역에 전기적으로 접속된다. 또한, 저장 캐패시터를 형성하는 전극 중 하나로서 기능하는 반도체층(불순물 영역(150))에 접속전극(160)이 전기적으로 접속된다(도 13).
전술한 바와 같이, n채널 TFT(201) 및 p채널 TFT(202)를 포함하는 구동 회로(205), 및 화소 TFT(203)과 저장 캐패시터(204)를 포함하는 화소부(206)가 동일 기판 상에 형성될 수 있다. 이 명세서에서, 이러한 기판을 편의상 활성 매트릭스 기판이라 한다.
구동 회로(205)의 n채널 TFT(201)는 채널 형성 영역(163), 게이트 전극의 일부를 형성하는 제1 도전층(138)에 중첩하는 저농도 불순물 영역(134b)(GOLD 영역), 게이트 전극 외부에 형성된 저농도 불순물 영역(134a)(LDD 영역) 및 소스영역 혹은 드레인 영역으로서 기능하는 고농도 불순물 영역(130)을 포함한다. p채널 TFT(202)는 채널 형성 영역(164), 게이트 전극의 일부를 형성하는 제1 도전층(139)에 중첩하는 불순물 영역(149), 게이트 전극 외부에 형성된 불순물 영역(148) 및 소스영역 혹은 드레인 영역으로서 기능하는 불순물 영역(147)을 포함한다.
화소부(206)의 화소 TFT(203)는 채널 형성영역(165), 게이트 전극을 형성하는 제1 도전층(140)에 중첩하는 저농도 불순물 영역(136b)(GOLD 영역), 게이트 전극 외부에 형성된 저농도 불순물 영역(136a)(LDD 영역), 및 소스영역 혹은 드레인 영역으로서 기능하는 고농도 불순물 영역(132)을 포함한다. 더욱이, 저장 캐패시터(204)의 전극 중 하나로서 기능하는 각각의 반도체층(150 내지 152)에 p형을 부여하는 불순물 원소가 첨가된다. 저장 캐패시터(204)는 유전체로서 절연막(144)을 사용하여, 전극(125 및 142) 및 반도체층(150 내지 152 및 166)에 의해 형성된다.
이 실시예에서 보인 단계에 따름으로써, 활성 매트릭스 기판을 제조하는데 필요한 포토마스크의 수가 6장으로 설정될 수 있다. 결국, 이것은 제조단계 단축, 제조비용 감소, 및 수율 향상에 기여할 수 있다.
[실시예 2]
이 실시예에서, 실시예 1에서 제조된 활성 매트릭스 기판(100)으로부터 활성 매트릭스 액정 디스플레이 장치의 제조과정을 이하 기술한다. 도 14를 설명하는 데 사용한다.
먼저, 실시예 1에 따라, 도 13에 도시한 상태의 활성 매트릭스 기판(100)이 얻어지고, 그후, 배향막(167)이 도 13의 활성 매트릭스 기판(100) 상에 형성되고, 러빙(rubbing) 공정이 행해진다. 이 실시예에서, 배향막(167) 형성 전에, 기판 간 갭을 유지하기 위한 원주형 스페이서를 아크릴 수지막과 같은 유기 수지막을 패터닝함으로써 원하는 위치에 형성한다. 더욱이, 원주형 스페이서 대신 구형형상의 스페이서를 기판의 전체 표면 상에 분산시킬 수 있다.
다음에, 대향기판(168)을 준비한다. 대향기판(168) 상에는 유색층(colored layer)(174), 광차폐층(175) 및 각각의 화소에 대응하도록 배열된 컬러 필터가 형성되어 있다. 더욱이, 구동 회로부에도 광차폐층(177)이 설치된다. 컬러필터와 광차폐층(177)을 덮도록 평탄화막(leveling film)(176)이 설치된다. 다음에, 화소부에 대향전극(169)이 평탄화막(176) 상에 투명 도전막으로부터 형성되고, 배향막(170)은 대향기판(168)의 전체 표면상에 형성되고, 러빙공정이 그 위에 수행된다.
다음에, 화소부 및 구동 회로가 형성된 활성 매트릭스 기판(100)을 실링재(sealing agent)(171)로 대향기판(168)에 고착시킨다. 실링재(171)에 필러(filler)를 혼합하여, 이 필러와 원주형 스페이서에 의해서 균일한 갭을 유지하면서 2장의 기판을 서로 고착시킨다. 그후, 액정 재료(173)를 양 기판 사이에 주입하고 밀봉제(encapsulant)(도시없음)로 완전하게 기판을 밀봉한다. 액정 재료(173)로서 공지의 액정 재료가 사용될 수 있다. 이와 같이 하여, 도 14에 도시한 액정 디스플레이 장치가 완성된다. 다음에, 필요하다면, 활성 매트릭스 기판(100) 및 대향기판(168)을 원하는 형상으로 분할한다. 또한, 공지의 기술을 사용함으로써, 위상차 판, 편광판 등이 적합하게 설치될 수 있다. 이어서, FPC를 공지의 기술을 사용하여 기판에 고착시킨다.
이러한 식으로 얻어진 액정 디스플레이 패널의 구조를 도 15a의 상면도를 사용하여 기술한다. 도 15a에서, 도 14에서 대응하는 부분에 대해 동일한 참조부호를 사용한다.
도 15a에 도시한 상면도에서, 화소부, 구동 회로 및 FPC(유연한 인쇄회로), 외부 입력단자를 각 회로의 입력부에 접속하는 배선(208) 등을 부착시키기 위한 외부 입력단자(207)가 설치된 활성 매트릭스 기판(100)과, 컬러 필터 등이 설치된 대향기판이 실링재(171)에 의해 부착된다.
광차폐층(177a)은 게이트 배선측 구동 회로(205a)와 중첩하는 대향 기판(168)측 상에 설치되고, 광차폐층(177b)은 소스 배선측 구동 회로(205b)에 중첩하는 대향기판(168)측에 설치된다. 더욱이, 화소부(206) 상의 대향기판(168)측 상에 설치된 컬러필터(209)에는, 광차폐층과 각 색에 대응하는 적색(R), 녹색(G), 청색(B)의 각각의 유색층이 설치된다. 디스플레이가 실제로 수행될 때, 컬러 디스플레이는 적색(R)층, 녹색(G)층 및 청색(B)층인 3가지 색에 의해 수행된다. 각 색의 유색층의 배열은 임의로 할 수 있다.
컬러필터(209)는 컬러용 대향기판(168) 상에 설치되나, 특히 이것에 한정되는 것은 아니고, 활성 매트릭스 기판(100)을 제조할 때, 활성 매트릭스 기판(100) 상에 컬러필터가 형성될 수 있다.
더욱이, 광차폐층이 컬러필터에서 인접한 화소들 사이에 설치되어, 디스플레이 영역 이외의 부분들이 광으로부터 차폐된다. 더욱이, 광차폐층(177a, 177b)은 구동 회로를 덮는 영역에 설치되나, 구동 회로를 덮는 영역은 나중에 액정 디스플레이 장치가 전자기기의 디스플레이부로서 장착될 때 덮어지므로, 광차폐층이 특정하게 설치되지 않게 구성될 수 있다. 더욱이, 활성 매트릭스 기판(100)을 제조할 때, 광차폐층은 활성 매트릭스 기판(100) 상에 형성될 수 있다.
더욱이, 디스플레이 영역 이외의 부분(화소전극 간 갭) 및 구동 회로는 광차폐층(177a, 177b)을 설치함이 없이, 대향기판(168)과 대향전극(169) 사이에 컬러필터를 구성하는 복수의 유색층의 적층을 적합하게 배열하여 광으로부터 차폐될 수 있다.
더욱이, 외부 입력단자에서, 베이스막(210) 및 배선(211)에 의해 형성된 FPC(210, 211)이 비등방성 도전성 수지(212)에 의해 부착된다. 더욱이, 기계적 강도가 보강판에 의해 증가된다.
도 15b는 선 E-E'을 따른 외부 입력단자(207)의 단면도이다. 도전성 입자(214)의 외직경은 배선(215)의 피치보다 작기 때문에, 적당량의 도전성 입자(214)가 접착재(212)에 분산되어 있을지라도, 인접한 배선들에 의해 단락회로는 발생하지 않으며, FPC(210, 211)측 상의 대응하는 배선에 의해 전기적 접속이 형성될 수 있다.
전술한 바와 같이 형성된 액정 디스플레이 패널은 다양한 전기기기의 디스플레이부로서 사용될 수 있다.
[실시예 3]
이 실시예에서, 실시예 1과 다른 활성 매트릭스 기판을 제조하는 방법을 도 16을 참조하여 기술한다. 실시예 1에서는, 투과형 디스플레이 장치를 형성하고 있지만, 이 실시예에서는 실시예 1과 비교하여 마스크 수를 감소시키기 위해서 반사형 디스플레이 장치를 형성하는 것이 특징이 된다.
제2 층간 절연막(154)의 형성까지의 단계는 실시예 1과 동일하므로 이들에 대해선 여기서 생략한다.
실시예 1에 따라, 제2 층간 절연막을 형성한 후에, 각각의 불순물 영역에 이르는 접촉홀을 형성하기 위해 패터닝이 수행된다.
다음에, 실시예 1과 유사하게, 반도체층(고농도 불순물 영역)의 부분들에 전기적으로 접속하는 전극이 형성된다. 이들 전극은 50nm의 두께를 갖는 Ti막과 500nm의 두께를 갖는 합금막(Al 및 Ti의 합금막)의 적층막을 패터닝함으로써 형성된다.
더욱이, 화소부에서, 고농도 불순물 영역(1200)에 접촉하는 화소전극(1202), 및 고농도 불순물 영역(1201)에 접촉하는 소스전극(1203)이 형성된다. 더욱이, 화 소전극(1202)은 화소 TFT의 고농도 불순물 영역(1200)에 전기적으로 접속되고, 또한 저장 캐패시터를 형성하는 전극 중 하나로서 기능하는 반도체층(고농도 불순물 영역(1204))에 전기적으로 접속된다(도 16).
화소전극(1202)에 있어서는 주성분으로서 Al 혹은 Ag를 함유하는 막, 혹은 우수한 반사특성을 갖는 그 적층막이 바람직하게 사용된다.
이 실시예에서 보인 단계에 따라서, 활성 매트릭스 기판을 제조하는데 필요한 포토 마스크 수는 5 매로 설정될 수 있다. 그 결과, 이것은 제조단계 단축, 제조비용 감소, 및 수율 향상에 기여할 수 있다.
더욱이, 화소전극을 형성한 후에, 화소전극의 표면은 샌드블라스팅 방법(sandblasting method) 혹은 에칭방법 등의 공지의 방법에 의해 평탄하지 않게 만들어지고, 미러 반사를 방지하면서, 반사광을 산란시킴으로써 백화도(whitening degree)를 증가시키는 것이 바람직하다. 더욱이, 화소전극을 형성하기 전에 절연막이 평탄하지 않게 하고 화소전극을 그 위에 형성할 수 있다.
[실시예 4]
이 실시예에서, 실시예 3에 따라 제조된 활성 매트릭스 기판으로부터 반사형 액정 디스플레이 장치의 제조공정을 이하 기술한다. 이를 설명하기 위해 도 17을 사용한다.
먼저, 실시예 3에 따라서, 도 16에 도시한 상태의 활성 매트릭스 기판이 얻어지고, 그후, 배향막이 도 16의 활성 매트릭스 기판(100) 상에, 적어도 화소전극 상에 형성되고, 이에 러빙공정이 행해진다. 이 실시예에서, 배향막(167) 형성 전에, 기판 간 갭을 유지하기 위한 원주형 스페이서를 아크릴 수지막과 같은 유기 수지막을 패터닝함으로써 원하는 위치에 형성한다. 더욱이, 원주형 스페이서 대신 구형상의 스페이서를 기판의 전체 표면상에 분산시킬 수 있다.
다음에, 대향기판(1304)을 준비한다. 유색층을 갖는 컬러필터 및 각 화소에대응하여 배열된 광차폐층이 설치된다. 다음에 컬러필터를 덮도록 평탄화막이 형성다.
이어서, 평탄화막(176) 상에 투명 도전막으로부터 형성된 대향전극을 적어도 화소부에 형성하고, 배향막은 대향기판의 전체 표면상에 형성된다. 이어서, 러빙공정이 이 위에 수행된다.
다음에, 화소부(1301) 및 구동 회로(1302)가 형성된 액티브 매트릭스 기판(1303)을 실링재(1306)로 대향기판(1304)에 고착시킨다. 실링재(1306)에 필러를 혼합하여, 이 필러와 원주형 스페이서의 작용에 의해 균일한 갭을 유지하면서 2 매의 기판을 서로 고착시킨다. 그후, 액정재료(1305)를 양 기판 사이에 주입하고 밀봉제로 완전히 기판을 밀봉한다. 액정재료(1305)로서 공지의 액정재료가 사용될 수 있다. 본 실시예는 반사형 디스플레이 장치에 관련하므로 기판 간 갭은 실시예 2와 비교하여 약 반임에 유의한다. 이와 같이 하여, 반사형 액정 디스플레이 장치가 완성된다. 다음에, 필요하다면, 액티브 매트릭스 기판 또는 대향기판을 원하는 형상으로 분할한다. 또한, 편광판(1307) 및 위상차 판(1308)이 단지 대향기판에만 부착된다. 이어서, FPC를 공지의 기술을 사용하여 고착시킨다.
전술한 바와 같이 제조된 반사형 액정 디스플레이 패널이 다양한 전기기기의 디스플레이부로서 사용될 수 있다.
더욱이, 상기 액정 디스플레이 패널만으로는, 어두운 곳에서 사용하는 경우, 가시성(visibility)의 문제가 발생한다. 따라서, 도 17에 도시한 바와 같이 광원, 반사기 및 광 안내 판을 구비한 구조를 사용하는 것이 바람직하다.
광원으로서, 하나 혹은 복수의 LED 또는 냉음극관이 사용될 수 있다. 도 17에 도시한 광원은 광 전도판의 측면을 따라 배열되고, 반사기는 광원 뒤에 설치된다.
광원으로부터 조사된 광이 반사기에 의해 광 전도판의 측면으로부터 효율적으로 안으로 입사할 때, 광은 표면상에 설치된 특별한 프리즘으로 가공된 표면에 의해 반사되어 액정 디스플레이 패널로 입사한다.
이러한 식으로 액정 디스플레이 패널, 광원 및 광 전도판을 조합함으로써, 광의 이용효율이 향상될 수 있다.
[실시예 5]
이 실시예는 실시예 1과 다른 제조방법의 예를 보여준다. 이 실시예는 반도체층(102 내지 105)의 형성까지의 단계만이 실시예 1과 다르고, 그 후의 단계는 실시예 1과 동일하므로 이에 대한 설명은 생략한다.
먼저, 실시예 1에서처럼, 기판이 준비된다. 투과형 디스플레이 장치를 제조하는 경우, 기판은 유리 기판, 석영 기판 등일 수 있다. 또한, 이 실시예의 공정온도에 대해 내열성이 있는 플라스틱 기판이 사용될 수 있다. 더욱이, 반사형 디 스플레이 장치가 제조되는 경우, 세라믹 기판, 실리콘 기판, 금속 기판 또는 표면에 절연막이 형성된 스테인레스 기판이 사용될 수도 있다.
이어서, 기판 상에 베이스막으로서 실리콘 산화막, 실리콘 질화막, 혹은 실리콘 산화질화막과 같은 절연막이 형성된다. 이 실시예에서, 베이스막으로서 2층 구조가 사용될 수 있으나, 상기 절연막의 단층막 혹은 2층 이상의 구조가 사용될 수 있다. 이 실시예에서, 베이스막의 제1 층 및 제2 층이 플라즈마 CVD 방법에 의해 제1 막 형성 챔버에서 연속적으로 형성된다. 베이스막의 제1 층으로서, 플라즈마 CVD 방법에 의해, 반응성 가스로서 SiH4, NH3, N2O를 사용하여 100 내지 200nm(바람직하게는 50 내지 100nm)의 두께로 실리콘 산화질화막이 형성된다. 이 실시예에서, 실리콘 산화질화막은 50nm의 두께로 형성된다(조성비 Si=32%, O=27%, N=24%, H=17%). 이어서, 베이스막의 제2 층으로서, 플라즈마 CVD 방법에 의해, 반응성 가스로서 SiH4, N2O를 사용하여 50 내지 200nm(바람직하게는 100 내지 150nm)의 두께로 실리콘 산화질화막이 적층으로 형성된다. 이 실시예에서, 실리콘 산화질화막은 100nm의 두께로 형성된다(조성비 Si=32%, O=59%, N=7%, H=2%).
이어서, 제2 막 형성 챔버에서 베이스막 상에 비정질 반도체막이 형성된다. 비정질 반도체막이 30 내지 60nm의 두께로 형성된다. 비정질 반도체막의 재료에 대한 제한은 없으나, 실리콘 혹은 실리콘 게르마늄 합금이 바람직하게 사용된다. 이 실시예에서, 비정질 실리콘막이 플라즈마 CVD 방법에 의해 SiH4 가스를 사용하여 형성된다.
더욱이, 베이스막 및 비정질 반도체막이 모두 동일한 막 형성 방법에 의해 형성될 수 있으므로, 베이스막 및 비정질 반도체막이 연속적으로 형성될 수 있다.
이어서, Ni이 제3 막 형성 챔버에서 비정질 실리콘막에 첨가된다. 플라즈마 CVD 방법에 의해서, 재료로서 Ni를 갖는 전극이 부착되고, 플라즈마는 아르곤 가스 등을 주입함으로써 여기되어, Ni를 첨가하게 된다. 물론, Ni 초박막이 증발방법(evaporaion method) 혹은 스퍼터링 방법에 의해 형성될 수 있다.
이어서, 제4 막 형성 챔버에서 보호막이 형성된다. 실리콘 산화막 및 실리콘 산화질화막과 같은 다른 막이 보호막용으로 사용될 수 있다. 실리콘 질화막과 같은 밀집한(compact) 막은 나중 단계에서 탈수소화를 수행할 때 수소가 제거되기 어려울 것이므로 사용하지 말아야 한다. 이 실시예에서, TEOS(tetraethyl orthosilicate) 및 O2를 혼합하여, 플라즈마 CVD 방법에 의해 100 내지 150nm의 두께로 실리콘 산화막을 형성한다. 이 실시예에서, 보호막으로서 실리콘 산화막의 형성까지의 단계는 클린 룸 분위기에 노출하지 않고 연속적으로 수행되는 것이 특징이다.
더욱이, 각각의 막 형성 챔버에서 형성된 막은 플라즈마 CVD 방법, 열 CVD 방법, 저압 CVD 방법, 증발방법, 혹은 스퍼터링 방법과 같은 어떤 공지의 방법에 의해 형성될 수 있다.
다음에, 비정질 실리콘막의 탈수소화를 수행하고(1시간 동안 500℃), 이어서 비정질 실리콘막에 열 결정화를 수행한다(4시간 동안 550℃). 본 발명은 Ni와 같은 촉매원소를 이 실시예에서 보인 바와 같은 비정질 실리콘막에 첨가하는 방법에 한정되는 것은 아니며, 열 결정화 방법이 공지의 방법에 의해 행해질 수 있음에 유념하라.
이어서, n채널 TFT의 임계치(Vth)를 조절하기 위해서 p형을 부여하는 불순물 원소가 첨가된다. 반도체에 p형을 부여하는 불순물 원소로서, 주기율표의 13족의 붕소(B), 알루미늄(Al), 갈륨(Ga) 등이 알려져 있다. 이 실시예에서는 붕소(B)가 첨가된다.
붕소가 첨가된 후에, 보호막으로서 실리콘 산화막을 불화수소산과 같은 에찬트(etchant)로 제거한다. 다음에, 세정 및 레이저 어닐링이 연속적으로 수행된다. p형을 부여하는 불순물 원소인 붕소(B)를 비정질 반도체막에 첨가한 후에 레이저 어닐링을 수행함으로써, 결정질 반도체막의 결정구조의 일부로서 붕소에 의해 결정화가 일어난다. 이에 따라, 종래의 기술에서 발생하는 결정구조의 파괴를 방지하는 것이 가능하다.
오존이 함유된 순수로 세정할 때 형성된 산소 초박막만이 아니라, 막의 표면에 부착된 오염된 불순물을, 오존과 불소를 갖는 순수를 함유하는 산 용액을 사용하여, 제거하는 것이 가능하다. 오존을 함유하는 순수를 제조하는 방법으로서, 순수 전기분해 방법, 오존 가스를 순수에 직접 주입하는 방법 등이 있다. 더욱이, 오존 농도는 6mg/L 이상인 것이 바람직하다. 스핀장치의 회전수 조건 및 시간 조건은 기판면적, 막 물질 등에 의해 적합하게 설정될 수 있다.
레이저 어닐링에 있어서, 레이저 발진기로부터 방사된 레이저 광이 광학계에 의해 선형 형상으로 수렴되어 반도체막에 조사되는 방법이 사용될 수 있다. 레이 저 어닐링에 의한 결정화 조건은 조작자에 의해 적합하게 선택될 수 있다.
이러한 식으로 얻어진 결정질 반도체막을 원하는 형상으로 패터닝할 수 있고, 섬 형상 반도체층(102 내지 105)이 형성된다.
이 후의 단계에서, 도 12a 내지 도 12d에 도시한 액정 디스플레이 패널이 형성될 수 있다.
이 실시예는 실시예 1 내지 4 중 어느 하나와 자유롭게 조합될 수 있음에 유념한다.
[실시예 6]
이 실시예에서, EL(전계발광) 디스플레이 장치를 제조하는 예를 본 발명에 따라 기술한다. 도 18은 본 발명이 적용된 EL 디스플레이 장치의 단면도이다.
이 명세서에서 언급되는 EL(electro-luminescence) 소자는, 예를 들면, 트리플렛 기반 발광 소자 및/또는 싱글렛 기반 발광 소자를 포함한다.
도 18에 도시한 바와 같이, 기판(700) 상에 형성된 스위칭 TFT(603)은 도 13b에서 n채널 TFT(203)을 사용하여 형성된다. 그러므로, n채널 TFT(203)의 설명은 구조의 설명을 위해 참조될 수 있다.
이 실시예는 2개의 채널 형성 영역이 형성된 2중 게이트 구조를 채택하고 있으나, 1개의 채널 형성 영역이 형성된 단일 게이트 혹은 3개의 채널 형성 영역이 형성된 3중 게이트 구조가 채택될 수 있다.
기판(700) 상에 형성된 구동 회로는 CMOS 회로로 형성된다. 그러므로, n채널 TFT(201) 및 p채널 TFT(202)의 설명은 구조의 설명에 참조될 수 있다. 단일 게이트 구조가 이 실시예에서 사용되지만, 2중 게이트 구조 혹은 3중 게이트 구조도 사용될 수 있음에 유의한다.
더욱이, 배선(701, 703)은 CMOS 회로의 소스 배선으로서 기능하며, 참조부호 702는 드레인 배선으로서 기능하고, 704는 스위칭 TFT의 소스 영역에 전기적으로 접속된 소스 배선으로서 기능하며, 705는 스위칭 TFT의 드레인 영역에 전기적으로 접속된 드레인 배선으로서 기능한다.
전류 제어 TFT(604)는 도 13에서 p채널 TFT(202)로 형성될 수 있다. 그러므로, p채널 TFT(202)의 설명은 구조의 설명에 참조될 수 있다. 단일 게이트 구조가 이 실시예에서 사용되지만, 2중 게이트 구조 혹은 3중 게이트 구조도 사용될 수 있음에 유의한다.
또한, 배선(706)은 전류 제어 TFT의 소스 배선(전류 공급라인에 대응함)이고, 참조부호 707은 전류 제어 TFT의 화소 전극(710)에 중첩함으로써 화소 전극(710)에 전기적으로 접속하는 전극을 나타낸다.
참조부호 (710)은 투명 도전막으로 형성된 화소전극(EL 소자의 애노드)임에 유의한다. 투명 도전막으로서, 산화인듐 및 산화주석으로 구성된 화합물, 산화인듐 및 산화아연, 산화아연, 산화주석 혹은 산화인듐으로 구성된 화합물로부터 만들어진 도전막이 사용될 수 있다. 또한, 갈륨이 투명 도전막에 첨가된 막이 사용될 수 있다. 화소전극(710)은 배선을 형성하기 전에 평탄한 층간 절연막(711) 상에 형성된다. 이 실시예에서, TFT에 의해 형성된 단차를, 수지로 만들어지는 평탄한 층간 절연막(711)에 의해 평탄화시키는 것이 매우 중요하다. 나중에 형성될 EL층은 극히 얇으므로 단차의 존재로 인해 광 방출 결함이 일어날 수 있다. 그러므로, EL층을 가능한 한 평탄한 표면 상에 형성하기 위해서는 화소전극이 형성되기 전에 평탄화를 수행하는 것이 바람직하다.
배선(701 내지 707)을 형성한 후에, 도 18에 도시한 바와 같이, 뱅크(712)가 형성된다. 뱅크(712)는 실리콘 함유 절연막 혹은 100 내지 400nm 두께의 유기 수지막을 패터닝함으로써 형성될 수 있다.
뱅크(712)는 절연막이기 때문에, 막 형성시 소자들의 정전기 파괴에 주의해야 한다. 이 실시예에서, 고유저항을 낮추고 정전기 발생을 억제하기 위해서 뱅크(712) 재료인 절연막에 탄소입자 혹은 금속입자가 첨가된다. 이때, 첨가될 탄소입자 혹은 금속입자량은 고유저항이 1 x 106 내지 1 x 1012Ωm(바람직하게는 1 x 108 내지 1 x 1010Ωm)이 되도록 조정될 수 있다.
EL층(713)은 화소 전극(710) 상에 형성된다. 도 18에서는 단지 하나의 화소만이 도시되어 있지만, 이 실시예에서, 적색(R), 녹색(G) 및 청색(B) 각각에 대응하는 EL층이 형성됨에 유의한다. 더욱이, 이 실시예에서, 저 분자량 유형의 유기 EL 재료가 증발방법에 의해 형성된다. 구체적으로, 정공 주입층으로서 20nm 두께의 구리 프탈로시아닌(phthalocyanine)(CuPc)막과 발광층으로서 70nm 두께의 트리스-8-알루미늄 퀴놀리레이트 컴플렉스(Alq3)(tris-8-aluminum quinolinolate complex)막이 구비된 적층구조가 사용된다. 더구나, 발광 색을 조절하기 위해서 퀴나크리돈(quinacridon), 페릴렌(perylene) 혹은 DCM1과 같은 형광 안료가 Alq3에 첨가될 수 있다.
그러나, 상기 예는 EL 층(713)으로서 사용될 수 있는 유기 EL 재료의 한 예이고, 본 발명은 이것에 한정되지 않는다. EL층(713)(발광을 수행하는 층 및 발광을 위한 캐리어의 이동)이 발광층, 전하 이송층 및 전하 주입층을 자유롭게 조합함으로써 형성될 수 있다. 예를 들면, 이 실시예에서, EL층으로서 저 분자량 유형의 유기 EL 재료를 사용한 예를 보였으나, 중합체 유기 EL 재료도 사용될 수 있다. 더욱이, 전하 이송층 혹은 전하 주입층으로서 탄화 실리콘과 같은 무기재료를 사용하는 것이 가능하다. 이들 유기 EL 재료 및 무기재료로서, 공지의 재료가 사용될 수 있다.
다음에, 도전막으로 만들어진 캐소드(74)가 EL 층(713) 상에 형성된다. 이 실시예의 경우, 알루미늄 및 리튬의 합금막이 도전막으로서 사용된다. 물론, 공지의 MgAg막(마그네슘 및 은의 합금막)이 사용될 수 있다. 음극재료로서, 주기율표의 1 또는 2족의 원소로 만들어진 도전막 혹은 이들 원소가 첨가된 도전막이 사용될 수 있다.
캐소드(714)가 형성될 때에, EL 소자(715)가 완성된다. EL 소자(715)가 여기서는 화소전극(애노드)(710), EL층(713) 및 캐소드(714)로 형성된 캐패시터를 나타냄에 유의한다.
EL 소자(715)를 완전히 덮기 위해서 패시베이션막(716)을 제공하는 것이 효과적이다. 패시베이션막(716)은 탄소막, 실리콘 질화막 혹은 실리콘 산화질화막을 포함하는 절연막으로 형성될 수 있고, 절연막으로 된 단층 혹은 이들의 조합으로 된 적층으로서 사용된다.
이 때, 패시베이션막으로서 양호한 피복성을 갖는 막을 사용하는 것이 바람직하며, DLC(다이아몬드같은 탄소) 막을 사용하는 것이 특히 효과적이다. DLC막은 100℃이하의 실온 범위에서 형성될 수 있기 때문에, 낮은 내열성을 갖는 EL층(713) 위에 쉽게 형성될 수 있다. 더욱이, DLC막은 산소에 대해 높은 차단효과를 갖고 있고, EL층(713)의 산화를 억제할 수 있다. 그러므로, 후속되는 실링 단계 전에 EL층(713)의 산화가 발생하는 문제가 방지될 수 있다.
더욱이, 이 실시예에서, 실링재(717)는 패시베이션막(716) 상에 형성되고 피복부재(718)가 부착된다. 실링재(717)로서 자외선 경화 수지가 사용될 수 있고, 흡습성 효과를 갖는 물질 혹은 산화 방지효과를 갖는 물질을 제공하는 것이 효과적이다. 더욱이, 이 실시예에서, 피복부재(718)로서, 이들 표면에 탄소막(바람직하게는 다이아몬드같은 탄소막)이 형성된 유리 기판, 석영기판 혹은 플라스틱 기판(플라스틱막을 포함함)이 사용될 수 있다.
도 18에 도시한 바와 같은 구조를 갖는 EL 디스플레이 장치가 이와 같이 하여 완성된다. 뱅크(712)가 형성된 후에, 대기에 노출됨이 없이 다중 챔버 방법(혹은 인라인 방법)의 막 형성 장치를 사용하여 패시베이션막(716)의 형성까지 공정을 순차적으로 수행하는 것이 효과적임에 유의한다. 더욱이, 피복부재(718)가 부착되기까지의 공정은 대기에 노출됨이 없이 순차적으로 수행될 수 있다.
이러한 식으로, n채널 TFT(601, 602), 스위칭 TFT(n채널 TFT)(603) 및 전류 제어 TFT(n채널 TFT)(604)는 베이스로서 플라스틱 기판의 절연체(501) 상에 형성된다. 여기서 제조단계까지 필요한 마스크 수는 일반적으로 사용되는 액티브 매트릭스 EL 디스플레이 장치에 대한 것보다 작다.
즉, TFT의 제조단계는 크게 간단해지고, 제조비용의 감소 및 수율향상이 실현될 수 있다.
더욱이, 도 13을 참조로 하여 설명된 바와 같이, 절연막을 통해 게이트 전극을 중첩하는 불순물 영역을 제공함으로써, 핫 캐리어 효과에 기인한 열화에 강한 n채널 TFT가 형성될 수 있다. 그러므로, 고 신뢰성의 EL 디스플레이 장치가 실현될 수 있다.
더욱이, 이 실시예에서, 화소부 및 구동 회로의 구조만을 보였으나, 이 실시예의 회로 제조단계에 따라 구동 회로 이외의, 신호 분할 회로, D/A 변환기 회로, 연산 증폭기 회로, 혹은
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보정 회로와 같은 논리 회로를 동일 절연체 상에 형성하는 것이 가능하다. 더욱이, 메모리부, 마이크로프로세서 등이 동일 절연체 상에 형성될 수 있다.
더욱이, EL 소자를 보호하기 위해서 실링(혹은 필링) 단계까지 수행되는 이 실시예의 EL 발광 소자를 도 19a 및 도 19b를 참조하여 설명된다. 필요하다면, 도 18에서 사용되는 참조부호가 사용될 수 있음에 유의한다.
도 19a는 EL 소자의 실링까지의 단계가 수행된 상태를 도시한 상면도이고, 도 19b는 A-A' 선을 따라 절단한 도 19a의 단면도이다. 점선으로 나타낸 참조부호 801은 소스측 구동 회로이고, 참조부호 806은 화소부를 나타내며, 참조부호 807은 게이트 구동 회로를 나타낸다. 더욱이, 참조부호 901은 피복부재를 나타내며, 참조부호 902는 제1 실링부재를 나타내며, 참조부호 903은 제2 실링부재를 나타내며, 실링재(907)은 제1 실링부재(902)로 둘러싸인 내측에 설치된다.
참조부호 904는 외부 입력단자가 될 FPC(유연한 인쇄회로)(905)로부터 비디오 신호 혹은 클럭신호를 수신하는 소스측 구동 회로(801) 및 게이트 구동 회로(807)에 입력될 신호를 전달하는 배선을 나타낸다. FPC만이 여기에 도시되었으나, 인쇄 배선 보드(PWB)가 FPC 상에 실장될 수 있음에 유의한다. 이 명세서에서 EL 디스플레이 장치는 EL 디스플레이 장치 본체만이 아니라, FPC 혹은 PWB가 그 위에 실장된 상태를 포함한다.
다음에, 도 19b를 사용하여 단면구조를 설명한다. 화소부(806) 및 게이트 구동 회로(807)는 기판(700) 상에 형성된다. 화소부(806)는 전류 제어 TFT(604)를 포함하는 복수의 화소 및 드레인에 전기적으로 접속된 화소전극(710)으로 형성된다. 더욱이, 게이트 구동 회로(807)는 n채널 TFT(601) 및 p채널 TFT(602)를 조합한 CMOS 회로를 사용하여 형성된다.
화소전극(710)은 EL소자의 애노드로서 기능한다. 더욱이, 뱅크(712)는 화소전극(710)의 양단 상에 형성되며, EL층(713) 및 EL소자의 캐소드(714)는 화소 전극(710) 상에 형성된다.
캐소드(714)는 모든 화소의 공통 배선으로서 기능하며, 접속배선(904)을 통해 FPC(905)에 전기적으로 접속된다. 더욱이, 화소부(806) 및 게이트 구동 회로(807)에 포함된 소자들은 모두 캐소드(714) 및 패시베이션막(567)에 의해 덮인다.
더욱이, 피복부재(901)는 제1 실링부재(902)에 의해 부착된다. 수지막으로된 스페이서가 피복부재(901) 및 EL 소자 사이의 갭을 유지하기 위해 설치될 수 있음에 유의한다. 이어서 실링재(907)를 제1 실링부재(902)의 내측에 채운다. 제1 실링부재(902) 및 실링재(907)로서 에폭시 수지를 사용하는 것이 바람직함에 유의한다. 더욱이, 제1 실링부재(902)는 습기 혹은 산소를 가능한 한 많이 전달하지 않는 재료인 것이 바람직하다. 더구나, 흡습성 효과를 갖는 물질 혹은 산화 방지 효과를 갖는 물질이 실링재(907) 내에 포함될 수 있다.
EL 소자를 덮기 위해 설치된 실링재(907)는 피복부재(901)를 부착하기 위한 접착재로서 기능한다. 더욱이, 이 실시예에서 FRP(유리섬유-강화 플라스틱), PVF(폴리비닐 불소), 마일러(mylar), 폴리에스테르, 혹은 아크릴이 피복부재(901)를 구성하는 플라스틱 기판(01a)의 재료로서 사용될 수 있다.
더욱이, 실링재(907)로 피복부재(901)를 부착한 후에, 실링재(907)의 측면(노출된 표면)을 덮기 위해서 제2 실링부재(903)가 설치된다. 동일한 재료가 제1 실링부재(902) 및 제2 실링부재(903)용으로 사용될 수 있다.
전술한 방식으로 EL 소자를 실링재(907)에 채움으로써, EL 소자는 외부로부터 완전히 차단될 수 있고, 외부로부터 습기 혹은 산소에 의해 EL층의 산화에 의한 열화를 유발하는 물질의 도입이 방지될 수 있다. 그러므로, 고 신뢰성의 EL 디스플레이 장치가 얻어질 수 있다.
[실시예 7]
이 실시예에서, 실시예 1과는 다른 액티브 매트릭스 기판을 제조하는 방법을 도 20a 내지 도 20d를 참조하여 설명한다.
먼저, 실시예 1에 따라, 도 11a와 동일한 상태가 얻어진다(도 20a).
다음에, 실시예 1에 따라, 제1 에칭공정이 수행된다(도 20b). 제1 에칭공정은 실시형태 2에 기술된 제2 에칭공정에 대응함에 유의한다(도 3c).
다음에, 제2 에칭공정이 수행된 후에, 제1 도핑공정이 행해진다(도 20c). 제2 에칭공정에서, 실시예 1의 제2 에칭공정과 동일한 공정이 행해진다. 제2 도전층(113b 내지 116b)가 에칭되어 제2 도전층(1001 내지 1004)이 된다. 제2 에칭공정이 실시형태 2에 기술된 제3 에칭공정에 대응함에 유의한다(도 3d). 더욱이, 제1 도핑에서, 실시예 1과 동일한 공정이 수행되어, 고농도 불순물 영역(1005 내지 1008)을 형성한다. 또한, 제1 도핑공정은 실시형태 2에 기술된 제1 도핑공정에 대응한다(도 4a).
다음에, 제3 에칭공정이 수행된다(도 20d). 제3 에칭공정에서, 실시예 1의 제3 에칭공정과 동일한 공정이 수행된다. 여기서, 제2 도전층(113a 내지 116a)이 에칭되어 제2 도전층(1009 내지 1012)이 되고, 절연막(117)이 동시에 에칭되어 절연막(1013a 내지 1013c 및 1014)이 된다. 제3 에칭공정은 실시형태 2에 기술된 제4 에칭공정에 대응함에 유의한다(도 4b). 더욱이, 제2 도전층(1009)은 도 11d에서 참조부호 138에 대응하며, 제2 도전층(1010)은 도 11d에서 참조부호 139에 대응하며, 제2 도전층(1011)은 도 11d에서 참조부호 140에 대응하며, 제2 도전층(1012)은 도 11d에서 참조부호 142에 대응한다.
후속되는 단계는 실시예 1의 도 12a 이후의 단계와 동일하므로 이들을 여기 서는 생략한다.
더욱이, 이 실시예는 실시예 1 내지 6 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 8]
이 실시예에서, 실시예 1과는 다른 액티브 매트릭스 기판을 제조하는 방법을 도 21a 내지 도 21d를 참조하여 설명한다.
먼저, 실시예 1에 따라, 도 11a에서와 동일한 상태가 얻어진다(도 21a).
다음에 실시예 1에 따라, 제1 에칭조건 하에서 에칭공정을 행한 후에, 절연막(106) 및 제1 도전막(107)을 관통하는 제1 도핑공정이 수행된다(도 21b). 제1 에칭조건 하에서의 에칭공정은 실시형태 3에 기술된 제1 에칭공정에 대응함에 유의한다(도 5b). 더욱이, 이 도핑공정은 실시형태 3에 기술된 제1 도핑공정에 대응함에 유의한다(도 5c). 이러한 제1 도핑공정에 의해서 고농도 불순물 영역(1301 내지 1304)이 형성된다.
다음에, 실시예 1에 따라, 제2 에칭공정 조건 하에서 에칭공정이 수행되고, 그 후에, 제2 에칭공정이 실시예 1에 따라 행해진다(도 21c). 제2 에칭조건 하에서의 에칭공정은 실시형태 3에 기술된 제2 에칭공정에 대응함에 유의한다(도 5d). 더욱이, 이 제2 에칭공정은 실시형태 3에 기술된 제3 에칭공정에 대응함에 유의한다(도 6a).
다음에, 제3 에칭공정이 수행된다(도 21d). 이 제3 에칭공정은 실시예 1의 제3 에칭공정과 동일하다.
후속되는 단계는 실시예 1의 도 12a 이후의 단계와 동일하므로 이들을 여기서는 생략한다.
더욱이, 이 실시예는 실시예 1 내지 7 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 9]
이 실시예에서, 실시예 1과는 다른 액티브 매트릭스 기판을 제조하는 방법을 도 22을 참조하여 설명한다. 도 22에서, 도 13의 부분에 대응하는 부분은 동일한 참조부호를 사용함에 유의한다. 실시예 1에서, 절연막의 일부를 제거하고 고농도 불순물 영역의 일부를 노출시키는 예를 보였으나, 이 실시예는 에칭에서 절연막의 에칭량을 억제하고 절연 박막으로 고농도 불순물 영역을 덮는 공정을 보여주고 있다.
먼저, 실시예 8에 따라, 도 21b와 동일한 상태가 얻어진다.
다음에, 실시형태 4에 보인 바와 같이(도 7d), 제2 도전층이 에칭된 후에, 제3 에칭공정이 더 수행된다. 또한, 실시형태 5에 보인 바와 같이(도 9d), 제1 도전층 및 제2 도전층의 적층으로 형성된 전극이 한번의 에칭에 의해 형성될 수 있다(제2 에칭공정).
이러한 식으로, 절연막의 에칭량이 억제되고 고농도 불순물 영역과 접촉하는 절연막(1400)은 5 내지 50nm의 두께로 남아 있게 된다.
후속되는 단계는 실시예 1의 도 12a 이후의 단계와 동일하므로 이들을 여기 서는 생략한다.
이러한 식으로, 도 22에 도시한 바와 같은 액티브 매트릭스 기판이 제조될 수 있다.
더욱이, 이 실시예는 실시예 1 내지 8 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 10]
실시예 1 내지 9 중 실시예를 구현하여 형성된 TFT는 다양한 전기 광학 장치(액티브 매트릭스형 액정 디스플레이, 액티브 매트릭스 EL 디스플레이 및 액티브 매트릭스형 EC 디스플레이)에 사용될 수 있다. 즉, 본 발명은 전기 광학 장치의 디스플레이부에 이 장치에 일체로 된 모든 전자 장치에서 구현될 수 있다.
이러한 전자장치로서, 비디오 카메라, 디지털 카메라, 프로젝터, 헤드장착 디스플레이(고글형 디스플레이), 자동차 항법 시스템, 카 스테레오, 개인용 컴퓨터, 휴대용 정보 단말(이동식 컴퓨터, 휴대전화 혹은 전자책) 등이 있다. 이들의 예를 도 23, 24, 25에 도시하였다.
도 23a는 본체(2001), 이미지 입력부(2002), 디스플레이부(2003) 및 키보드(2004)를 포함하는 개인용 컴퓨터를 도시한 것이다. 본 발명은 디스플레이부(2003)에 적용할 수 있다.
도 23b는 본체(2101), 디스플레이부(2102), 음성 입력부(2103), 조작 스위치(2104), 밧데리(2105) 및 이미지 수신부(2106)을 포함하는 비디오 카메라를 도시한 것이다. 본 발명은 디스플레이부(2102)에 적용할 수 있다.
도 23c는 본체(2201), 카메라부(2202), 이미지 수신부(2203), 조작 스위치(2204) 및 디스플레이부(2205)를 포함하는 이동 컴퓨터를 도시한 것이다. 본 발명은 디스플레이부(205)에 적용할 수 있다.
도 23d는 본체(2301), 디스플레이부(2302), 및 암 부(2303)를 포함하는 고글형 디스플레이를 도시한 것이다. 본 발명은 디스플레이부(2302)에 적용할 수 있다.
도 23e는 본체(2401), 디스플레이부(2402), 스피커부(2403), 기록매체(2404) 및 조작 스위치(2405)를 포함하는 프로그램이 기록된 기록매체(이하 기록매체라 함)를 사용한 플레이어를 도시한 것이다. 플레이어는 기록매체로서 DVD(디지털 다기능 디스크) 혹은 CD를 사용하며, 음악을 즐길 수 있고, 영화를 즐길 수 있으며 게임 혹은 인터넷을 실행할 수 있다. 본 발명은 디스플레이부(2402)에 적용할 수 있다.
도 23f는 본체(2501), 디스플레이부(2502), 아이(eye) 접촉부(2503), 조작 스위치(2504) 및 이미지 수신부(도시없음)을 포함하는 디지털 카메라를 도시한 것이다. 본 발명은 디스플레이부(2502)에 적용할 수 있다.
도 24a는 프로젝션 장치(2601) 및 스크린(2602)를 포함하는 전방형(front type) 프로젝터를 도시한 것이다. 본 발명은 프로젝션 장치(2601)의 일부와 그 외 구동 회로를 구성하는 액정 디스플레이 장치에 적용할 수 있다.
도 24b는 본체(2701), 프로젝션 장치(2702), 미러(2703) 및 스크린(2704)을 포함하는 후방형(rear type) 프로젝터를 도시한 것이다. 본 발명은 프로젝션 장치(2702)의 일부와 그 외 구동 회로를 구성하는 액정 디스플레이 장치(2808)에 적용할 수 있다.
더욱이, 도 24c는 도 24a 및 도 24b에서 프로젝션 장치(2601, 2702)의 구성예를 도시한 도면이다. 프로젝션 장치(2601 혹은 2702)는 광원 광학 시스템(2801), 미러(2802, 및 2804 내지 2806), 다이크로익 미러(dichroic mirror)(2803), 프리즘(2807), 액정 디스플레이 장치(2808), 위상차 판(2809) 및 프로젝션 광학 시스템(2810)으로 구성된다. 프로젝션 광학 시스템(2810)은 프로젝션 렌즈를 포함하는 광학 시스템으로 구성된다. 실시예에서 3판형의 예를 보였으나, 실시예는 이것에 한정되지 않으며 예를 들면 단판형일 수도 있다. 더욱이, 실시예를 실행하는 자는 광학렌즈와 같은 광학 시스템, 편광기능을 갖는 막, 위상차를 조정하기 위한 막 혹은 도 24c에서 화살표로 보인 광로 내 IR 막을 적절히 설치할 수 있다.
더욱이, 도 24d는 도 24c에서 광원 광학 시스템(2801)의 구성 예를 도시한 도면이다. 실시예에 따라, 광원 광학 시스템(2801)은 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환소자(2815) 및 포커싱 렌즈(2816)로 구성된다. 더욱이, 도 24d에 도시한 광원 광학 시스템은 단지 예이며 실시예는 이것에 특정하게 한정되지 않는다. 예를 들면, 실시예를 실행하는 자는 광학렌즈와 같은 광학 시스템, 편광기능을 갖는 막, 위상차를 조정하기 위한 막 혹은 광원 광학 시스템의 IR 막을 적절히 설치할 수 있다.
그러나, 도 24에 도시한 프로젝터에 따라서, 투과형 전기 광학 장치를 사용한 경우를 도시하고 있고 반사형 전기 광학 장치 및 반사형 EL 디스플레이 장치를 적용한 예는 도시하지 않았다.
도 25a는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 디스플레이부(2904), 조작 스위치(2905) 및 안테나(2906)을 포함하는 휴대전화를 도시한 것이다. 본 발명은 디스플레이부(2904)에 적용할 수 있다.
도 25b는 본체(3001), 디스플레이부(3002, 3003), 기록매체(3004), 조작 스위치(3005) 및 안테나(3006)를 포함하는 휴대용 책(전자책)을 도시한 것이다. 본 발명은 디스플레이부(3002, 3003)에 적용할 수 있다.
도 25c는 본체(3101), 지지대(3102) 및 디스플레이부(3103)를 포함하는 디스플레이를 도시한 것이다. 본 발명은 디스플레이부(3103)에 적용할 수 있다. 본 발명에 따른 디스플레이는 대형 스크린 형성의 경우에 특히 이점이 있고 10인치 이상의 대각 길이를 갖는 디스플레이에서 이점이 있다(특히, 30인치 이상).
기술된 바와 같이, 본 발명을 적용하는 범위는 극히 넓으며, 모든 분야의 전자장치에 적용할 수 있다. 더욱이, 실시예의 전자장치는 실시예 1 내지 6의 임의의 조합을 포함하는 임의의 구성을 사용하여 실현될 수 있다.
본 발명에 따라서, GOLD 영역 및 LDD 영역이 설치된 TFT는 적은 수의 마스크로 제조될 수 있다. 따라서, 게이트 전극과 중첩하는 GOLD 영역은 전계 집중을 완화시킬 수 있고, 이에 의해 핫 캐리어에 기인한 열화를 방지할 수 있으며, 게이트 전극과 중첩하지 않는 LDD 영역은 오프 전류값을 억제할 수 있다.
더욱이, GOLD 영역에 중첩하는 제1 도전층은 에칭조건에 따라 자유롭게 조절될 수 있다. 그러므로, 게이트 전극에 중첩하는 저농도 불순물 영역(GOLD 영역)의 폭 및 게이트 전극에 중첩하지 않는 저농도 불순물 영역(LDD 영역)의 폭은 원하는 값으로 설정될 수 있다.

Claims (53)

  1. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 폭을 갖는 제1 도전층 및 상기 제1 도전층 상에 제2 도전층을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극을 마스크로서 사용하여 상기 반도체층에 제1 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계;
    상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭을 갖는 상기 제1 도전층 및 상기 제1 폭과 상이한 제2 폭을 갖는 상기 제2 도전층을 포함하는 제2 전극을 형성하는 단계;
    상기 제2 전극의 상기 제1 도전층을 에칭함으로써, 상기 제1 및 상기 제2 폭들과 상이한 제3 폭을 갖는 상기 제1 도전층 및 상기 제2 폭을 갖는 상기 제2 도전층을 포함하는 제3 전극을 형성하는 단계; 및
    상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 제2 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
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  10. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 폭을 갖는 제1 도전층 및 제2 도전층을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭을 갖는 상기 제1 도전층 및 제2 폭을 갖는 상기 제2 도전층을 포함하는 제2 전극을 형성하는 단계;
    상기 제2 전극을 마스크로서 사용하여 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계;
    상기 제2 전극의 상기 제1 도전층을 에칭함으로써, 제3 폭을 갖는 상기 제1 도전층 및 상기 제2 폭을 갖는 상기 제2 도전층을 포함하는 제3 전극을 형성하는 단계; 및
    상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
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  13. 제 1 항 또는 제 10 항에 있어서,
    제1 도전막 및 제2 도전막이 상기 절연막 상에 적층으로 형성된 후에, 상기 제2 도전층은 상기 제2 도전막에 제1 에칭공정을 수행함으로써 형성되며, 상기 제1 폭을 갖는 상기 제1 도전층은 상기 제1 도전막에 제2 에칭공정을 수행함으로써 형성되며, 이에 의해 상기 제1 폭을 갖는 상기 제1 도전층과 상기 제2 도전층의 적층을 포함하는 상기 제1 전극이 형성되는, 반도체 장치 제조 방법.
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  19. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 도전막과 제2 도전막을 적층으로 형성하는 단계;
    상기 제2 도전막을 에칭함으로써, 제1 폭을 갖는 제2 도전층을 형성하는 단계;
    상기 제1 폭을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전막 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 제1 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계;
    상기 제1 도전막을 에칭함으로써, 상기 제1 폭과 상이한 제2 폭을 갖는 제1 도전층 및 상기 제1 및 제2 폭들과 상이한 제3 폭을 갖는 제2 도전층을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제2 폭을 갖는 상기 제1 도전층 및 상기 제1, 제2 및 제3 폭들과 상이한 제4 폭을 갖는 상기 제2 도전층을 포함하는 제2 전극을 형성하는 단계;
    상기 제2 전극의 상기 제1 도전층을 에칭함으로써, 제5 폭을 갖는 상기 제1 도전층 및 상기 제4 폭을 갖는 상기 제2 도전층을 포함하는 제3 전극을 형성하는 단계; 및
    상기 제4 폭을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 제2 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 제5 폭은 상기 제2 폭보다 좁고 상기 제4 폭보다는 넓은, 반도체 장치 제조 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 도전막과 제2 도전막을 적층으로 형성하는 단계;
    상기 제2 도전막을 에칭함으로써, 제1 폭을 갖는 제2 도전층을 형성하는 단계;
    상기 제1 폭을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전막 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 제1 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계;
    상기 제2 도전층을 에칭함으로써, 상기 제1폭과 상이한 제2 폭을 갖는 상기 제2 도전층을 형성하는 단계;
    상기 제1 도전막을 에칭함으로써, 상기 제1 및 제2 폭들과 상이한 제3 폭을 갖는 제1 도전층 및 상기 제2 폭을 갖는 상기 제2 도전층을 포함하는 전극을 형성하는 단계; 및
    상기 제2 폭을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 제2 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  28. 제 1 항, 제 10 항, 제 19 항 또는 제 27 항 중 어느 한 항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 좁은, 반도체 장치 제조 방법.
  29. 제 1 항, 제 10 항 또는 제 27 항 중 어느 한 항에 있어서,
    상기 제3 폭은 상기 제1 폭보다 좁고 상기 제2 폭보다는 넓은, 반도체 장치 제조 방법.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 도전막과 제2 도전막을 적층으로 형성하는 단계;
    상기 제2 도전막을 에칭함으로써, 제1 폭을 갖는 제2 도전층을 형성하는 단계;
    상기 제1 폭을 갖는 상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전막 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 제1 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계;
    상기 제1 도전막 및 상기 제2 도전층을 에칭함으로써, 상기 제1폭과 상이한 제2 폭을 갖는 제1 도전층 및 상기 제1 및 제2 폭들과 상이한 제3 폭을 갖는 제2 도전층을 포함하는 전극을 형성하는 단계; 및
    상기 제3 폭을 갖는 상기 제2 도전층을 마스크로서 사용하여 적어도 상기 제1 도전층 및 상기 절연막을 통해 상기 반도체층에 제2 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  36. 제 35 항에 있어서,
    상기 제3 폭은 상기 제1 폭보다 좁은, 반도체 장치 제조 방법.
  37. 제 35 항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 좁고 상기 제3 폭보다는 넓은, 반도체 장치 제조 방법.
  38. 제 1 항, 제 10 항, 제 19 항, 제 27 항 또는 제 35 항 중 어느 한 항에 있어서,
    상기 제1 도전층은 TaN을 포함하는, 반도체 장치 제조 방법.
  39. 제 1 항, 제 10 항, 제 19 항, 제 27 항 또는 제 35 항 중 어느 한 항에 있어서,
    상기 제2 도전층은 W을 포함하는, 반도체 장치 제조 방법.
  40. 제 1 항, 제 10 항, 제 19 항, 제 27 항 또는 제 35 항 중 어느 한 항에 있어서,
    상기 불순물 원소는 인을 포함하는, 반도체 장치 제조 방법.
  41. 제 1 항, 제 10 항, 제 19 항, 제 27 항 또는 제 35 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 전계발광(electro-luminescence) 디스플레이 장치인, 반도체 장치 제조방법.
  42. 제 1 항, 제 10 항, 제 19 항, 제 27 항 또는 제 35 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 비디오 카메라, 디지털 카메라, 프로젝터, 고글형 디스플레이, 자동차 항법 시스템, 개인용 컴퓨터, 및 휴대전화로 구성된 그룹에서 선택된 장치인, 반도체 장치 제조 방법.
  43. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 폭을 갖는 제1 도전층 및 제2 도전층을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭을 갖는 상기 제1 도전층 및 제2 폭을 갖는 상기 제2 도전층을 포함하는 제2 전극을 형성하는 단계;
    상기 제2 전극을 마스크로서 사용하여 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계; 및
    상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  44. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 폭을 갖는 제1 도전층 및 제2 도전층을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭을 갖는 상기 제1 도전층 및 제2 폭을 갖는 상기 제2 도전층을 포함하는 제2 전극을 형성하는 단계;
    상기 제2 전극을 마스크로서 사용하여 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계; 및
    상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계를 포함하며,
    상기 저농도 불순물 영역의 일부는 상기 제2 도전층과 중첩하는, 반도체 장치 제조 방법.
  45. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 폭을 갖는 제1 도전층 및 제2 도전층을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭을 갖는 상기 제1 도전층 및 제2 폭을 갖는 상기 제2 도전층을 포함하는 제2 전극을 형성하는 단계;
    상기 제2 전극을 마스크로서 사용하여 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계;
    상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계; 및
    오프닝된 접촉홀을 제외하고 적어도 상기 반도체층 위에 층간 절연막을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  46. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 폭을 갖는 제1 도전층 및 제2 도전층을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극의 상기 제2 도전층을 에칭함으로써, 상기 제1 폭을 갖는 상기 제1 도전층 및 제2 폭을 갖는 상기 제2 도전층을 포함하는 제2 전극을 형성하는 단계;
    상기 제2 전극을 마스크로서 사용하여 상기 반도체층에 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 단계;
    상기 제2 도전층을 마스크로서 사용하여 상기 제1 도전층 및 상기 절연막 중 적어도 하나를 통해 상기 반도체층에 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하는 단계; 및
    오프닝된 접촉홀을 제외하고 적어도 상기 반도체층 상에 층간 절연막을 형성하는 단계를 포함하며,
    상기 저농도 불순물 영역의 일부는 상기 제2 도전층과 중첩하는, 반도체 장치 제조 방법.
  47. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 좁은, 반도체 장치 제조 방법.
  48. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 제2 도전층은 상기 제2 도전막에 제1 에칭공정을 수행함으로써 형성되며, 상기 제1 폭을 갖는 상기 제1 도전층은 상기 제1 도전막에 제2 에칭공정을 수행함으로써 형성되며, 이에 의해 상기 제1 폭을 갖는 상기 제1 도전층 및 상기 제2 도전층을 포함하는 상기 제1 전극이 형성되는, 반도체 장치 제조 방법.
  49. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 제1 도전층은 TaN을 포함하는, 반도체 장치 제조 방법.
  50. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 제2 도전층은 W를 포함하는, 반도체 장치 제조 방법.
  51. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 불순물 원소는 인을 포함하는, 반도체 장치 제조 방법.
  52. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 전계발광(electro-luminescence) 디스플레이 장치인, 반도체 장치 제조방법.
  53. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 비디오 카메라, 디지털 카메라, 프로젝터, 고글형 디스플레이, 자동차 항법 시스템, 개인용 컴퓨터, 기록매체를 이용한 플레이어, 이동식 컴퓨터, 휴대용 전자 책 및 휴대전화로 구성된 그룹으로부터 선택된 적어도 하나의 장치인, 반도체 장치 제조 방법.
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035808A (ja) 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
TW480576B (en) 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TWI224806B (en) * 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR100825907B1 (ko) * 2000-05-13 2008-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제작방법
TW501282B (en) * 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
US6690034B2 (en) * 2000-07-31 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US6613620B2 (en) 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002151698A (ja) 2000-11-14 2002-05-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
SG179310A1 (en) 2001-02-28 2012-04-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP4926329B2 (ja) * 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
JP4869509B2 (ja) 2001-07-17 2012-02-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003045874A (ja) * 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
JP4256087B2 (ja) * 2001-09-27 2009-04-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6835665B2 (en) * 2002-03-06 2004-12-28 Hitachi High-Technologies Corporation Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method
JP4271413B2 (ja) * 2002-06-28 2009-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
JP4454921B2 (ja) * 2002-09-27 2010-04-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN100416840C (zh) * 2002-11-01 2008-09-03 株式会社半导体能源研究所 半导体装置及半导体装置的制作方法
US7485579B2 (en) * 2002-12-13 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2004200378A (ja) * 2002-12-18 2004-07-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7436050B2 (en) * 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP4663963B2 (ja) * 2003-02-17 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7973313B2 (en) * 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
JP4526771B2 (ja) * 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10252079B2 (en) * 2003-06-06 2019-04-09 Koninklijke Philips N.V. Hand-held light therapy apparatus
US7520790B2 (en) 2003-09-19 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of display device
JP4823478B2 (ja) * 2003-09-19 2011-11-24 株式会社半導体エネルギー研究所 発光装置の作製方法
US7768405B2 (en) * 2003-12-12 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US7374983B2 (en) 2004-04-08 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7288480B2 (en) * 2004-04-23 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit and method for manufacturing the same, CPU, memory, electronic card and electronic device
TWI489519B (zh) * 2004-04-28 2015-06-21 Semiconductor Energy Lab 基板上配線，半導體裝置及其製造方法
KR101176027B1 (ko) * 2004-10-19 2012-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 안테나를 구비한 반도체장치 및 그 제조 방법
TWI382455B (zh) * 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
CN101061590B (zh) * 2004-11-18 2010-05-12 皇家飞利浦电子股份有限公司 发光器及其制造方法
US7563658B2 (en) * 2004-12-27 2009-07-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
CN101142715B (zh) * 2005-03-15 2012-08-22 株式会社半导体能源研究所 半导体器件以及具有该半导体器件的电子器件
US7829394B2 (en) * 2005-05-26 2010-11-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7807516B2 (en) * 2005-06-30 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5352081B2 (ja) 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
EP2178133B1 (en) * 2008-10-16 2019-09-18 Semiconductor Energy Laboratory Co., Ltd. Flexible Light-Emitting Device, Electronic Device, and Method for Manufacturing Flexible-Light Emitting Device
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5655646B2 (ja) * 2011-03-11 2015-01-21 Tdk株式会社 スピン素子及びこれを用いた磁気センサ及びスピンｆｅｔ
US9240491B2 (en) * 2011-07-07 2016-01-19 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
KR102069158B1 (ko) * 2012-05-10 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9766763B2 (en) 2014-12-26 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Functional panel, light-emitting panel, display panel, and sensor panel
JP2016162714A (ja) * 2015-03-05 2016-09-05 セイコーエプソン株式会社 照明装置、表示装置および携帯用電子機器
CN110197851A (zh) * 2018-02-27 2019-09-03 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板和电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06148685A (ja) * 1992-11-13 1994-05-27 Toshiba Corp 液晶表示装置
JPH07235680A (ja) * 1994-02-24 1995-09-05 Toshiba Corp 薄膜トランジスタの製造方法
JPH08274336A (ja) * 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
JPH09293600A (ja) * 1996-02-27 1997-11-11 Matsushita Electric Ind Co Ltd 高周波電力印加装置、プラズマ発生装置、プラズマ処理装置、高周波電力印加方法、プラズマ発生方法及びプラズマ処理方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394182A (en) * 1981-10-14 1983-07-19 Rockwell International Corporation Microelectronic shadow masking process for reducing punchthrough
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JP3472401B2 (ja) * 1996-01-17 2003-12-02 三菱電機株式会社 半導体装置の製造方法
KR970064327A (ko) 1996-02-27 1997-09-12 모리시다 요이치 고주파 전력 인가장치, 플라즈마 발생장치, 플라즈마 처리장치, 고주파 전력 인가방법, 플라즈마 발생방법 및 플라즈마 처리방법
US6130106A (en) * 1996-11-14 2000-10-10 Micron Technology, Inc. Method for limiting emission current in field emission devices
TW329057B (en) * 1997-03-26 1998-04-01 United Microelectronics Corp The manufacturing method for ROM device of Si-controlling rectifier structure
US6706544B2 (en) 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
TWI224806B (en) 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW480576B (en) 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
US6872604B2 (en) 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
TW501282B (en) * 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06148685A (ja) * 1992-11-13 1994-05-27 Toshiba Corp 液晶表示装置
JPH07235680A (ja) * 1994-02-24 1995-09-05 Toshiba Corp 薄膜トランジスタの製造方法
JPH08274336A (ja) * 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
JPH09293600A (ja) * 1996-02-27 1997-11-11 Matsushita Electric Ind Co Ltd 高周波電力印加装置、プラズマ発生装置、プラズマ処理装置、高周波電力印加方法、プラズマ発生方法及びプラズマ処理方法

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Publication number Publication date
US20040018670A1 (en) 2004-01-29
TW501282B (en) 2002-09-01
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US6596571B2 (en) 2003-07-22
KR20010110360A (ko) 2001-12-13

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