KR100825907B1 - 반도체장치 제작방법 - Google Patents
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Abstract
역스태거형 TFT를 가지는 반도체장치의 패턴 형성 공정에 있어서는, 디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브형 포토레지스트를 이용한 통상의 포토리소그래피 공정이 적용되고 있고, 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제가 우려되고 있다. 그 문제는 건식 에칭 공정에서의 에칭 형상의 변동에 영향을 미치기 때문에 큰 문제로 부각된다. 본 발명은 상기 문제를 해결하는 것을 과제로 한다. 역스태거형 TFT를 가지는 반도체장치의 패턴 형성 공정인 포토리소그래피 공정에 있어서, 프리베이킹 온도 또는 PEB(Post Exposure Bake) 온도를 조정하고, 포토레지스트막의 단계에서 적극적으로 용매를 제거하여, 포스트베이킹시의 탈용매에 의한 체적 수축을 완화하고, 체적 수축에 기인하는 형상 열화(劣化) 현상인 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제에 대한 대책을 마련한다.
Description
도 1은 종래의 대면적 레지스트 패턴에 있어서의 레지스트 형상의 변형예를 설명하는 SEM 사진이다.
도 2(A)는 본 발명의 대면적 레지스트 패턴 엣지부 치수의 PEB 온도 의존성을 설명하는 그래프이다.
도 2(B)는 도 2(A)의 측정위치를 구체적으로 설명하는 SEM 사진이다.
도 3(A)∼도 3(C)은 본 발명의 등배(等倍) 노광장치(MPA)에 있어서의 레지스트 패턴 형상의 SEM 사진이다.
도 4(A)∼도 4(D)는 본 발명의 역스태거형 TFT의 구조 및 제조법을 설명하는 단면도이다.
도 5(A)∼도 5(B)는 본 발명의 역스태거형 TFT의 구조 및 제조법을 설명하는 단면도이다.
도 6은 역스태거형 TFT를 가지는 액티브 매트릭스형 액정표시장치의 화소영역의 구성을 나타내는 평면도이다.
본 발명은 박막트랜지스터(이하, TFT라 한다)로 구성된 회로를 가지는 반도체장치 및 그의 제작방법에 관한 것이다. 반도체장치로서는, 예를 들어, TFT로 구성된 액정 디스플레이 등의 전기광학장치가 있다.
보다 상세하게는, 본 발명은 보텀(bottom) 게이트 구조인 역스태거형 TFT를 가지는 반도체장치의 제작방법에 관한 것이고, 특히, 그 반도체장치의 패턴 형성 방법인 포토리소그래피에 관한 것이다.
최근, TFT를 이용한 액티브 매트릭스형 액정 디스플레이 기술이 주목을 받고 있다. 액티브 매트릭스 표시는 패시브 매트릭스 표시에 비해 각 화소에 TFT 스위치가 부설되어 있으며, TN(Twisted Nematic의 약자) 모드의 액정 배향 상태를 이용할 수 있어, 응답속도, 시야각, 콘트라스트의 점에서 유리하기 때문에 현재의 액정 디스플레이의 주류가 되고 있다.
이와 같은 액티브 매트릭스 표시 액정 디스플레이 등의 전기광학장치에 있어서는, 화면 크기의 대면적화와 함께 고정세화(高精細化)나 고개구율화 및 고신뢰성의 요구가 높아지고 있고, 동시에 생산성의 향상에 수반하는 비용저감에 대한 요구도 한층 더 높아지고 있다. 특히, 비용저감에 대한 요구에 대응하여, 종래부터 대면적의 기판상에 300℃ 이하의 저온 프로세스에서 제조가 가능한 비정질 규소막으로 형성된 채널형성영역을 가지는 보텀 게이트 구조인 역스태거형 TFT가 널리 채용되고 있다.
상기 역스태거형 TFT는 저렴한 유리 기판과 300℃ 이하의 저온 프로세스의 채용에 의해 기본적으로 비용저감에 유리하지만, 한층 더 비용저감이 요구되고 있어서, 비용저감을 위한 생산성의 향상이 검토되고 있다. 이 생산성의 향상에는 공정단축이 가장 유효하기 때문에 공정단축이 각 사에서 검토되고 있고, 공정단축으로서 패턴 형성 공정인 포토리소그래피 공정의 삭감, 즉, 포토마스크 수의 삭감이 검토되고 있다.
또한, 삭감 대상인 패턴 형성 공정에 있어서는, 디아조 나프토퀴논(diazo naphthoquinone(DNQ))-노볼락 수지(Novlac resin)계 포지티브형 포토레지스트를 이용한 통상의 포토리소그래피 공정과, 건식 에칭 및 습식 에칭 등의 에칭 공정이 적용되고 있다.
디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브 레지스트와 단일 파장(고압 수은등의 g선 및 i선) 노광장치인 축소 투영 노광장치(통칭으로, 스텝퍼라 한다)의 조합으로 구성되는 통상의 포토리소그래피 공정에 있어서, 레지스트 패턴의 대소에 의해 레지스트 패턴의 테이퍼각이 불균형해지는 문제가 부각되었다. 즉, 미세 패턴(0.3∼3 ㎛ 정도)의 레지스트 형상은 직사각형의 양호한 패턴을 얻을 수 있으나, 대면적 패턴(10 ㎛ 정도 이상)에서는 레지스트 형상의 측벽부에 테이퍼각의 변동을 수반하는 패턴 변형이 발생하여, 테이퍼각이 작아지는 현상이 인지되었다(도 1 참조).
이 현상은 프리베이킹(pre-baking) 온도(90℃, 1분)→PEB(Post-Exposure Baking: 노광후 베이킹) 온도(110℃, 3분)→포스트베이킹(post-baking) 온도(120℃, 4분)의 프로세스 조건의 경우에 발생하고, PEB 온도에 비해 현상 후의 포스트베이킹 온도가 높기 때문에, 포스트베이킹 시의 레지스트 패턴으로부터의 잔류 용매의 탈용매가 원인으로 생각되어진다. 또, 포스트베이킹 시의 레지스트 패턴으로부터의 체적수축 현상에 의한 레지스트 패턴 변형은 PEB 처리가 없는 포토리소그래피 공정에 있어서도 프리베이킹 온도와 포스트베이킹 온도의 온도차가 큰 경우에 발생하는 것이 인지되고 있다.
보텀 게이트 구조인 역스태거형 TFT의 제조에 있어서는, 통상 PEB 처리가 없는 포토리소그래피 공정을 채용하고 있으나, 상기에 기재하고 있는 바와 같이, 포스트베이킹 시의 체적수축 현상에 의한 레지스트 패턴 변형의 발생이 문제가 된다. 액정 디스플레이에는 다양한 치수의 회로 패턴이 존재하기 때문에, 패턴 면적에 의존한 테이퍼각의 변동을 수반하는 레지스트 패턴 변형은 에칭 형상에도 영향을 미치기 때문에 중요한 과제이다.
또, 비용저감과 수율향상을 위해, 포토리소그래피 공정을 삭감하는 것이 요구된다. 이 경우, 다수의 층의 박막을 레지스트 패턴을 마스크로 하여 동시에 패터닝하게 되므로, 레지스트 패턴의 측벽 테이퍼각의 변동의 문제는 에칭 형상에도 보다 크게 영향을 미치는 것으로 고려되고 중요한 과제이다.
이상의 배경 하에, 역스태거형 TFT를 가지는 반도체장치의 패턴 형성 공정인 포토리소그래피 공정에 있어서는, 포토레지스트 패턴의 치수가 클수록 측벽부의 테이퍼각이 작아지는 현상, 즉, 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성의 문제가 우려되고 있다. 또한, 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제는 타사에서도 발견되고 있고, 상세한 내용은 일본 공개특허공고 특개평 09-54438호 공보에 개시되어 있다.
본 발명은 상기 과제를 해결할 수 있는 역스태거형 TFT로 구성된 반도체장치 및 그의 제작방법을 제공하는 것을 목적으로 한다.
따라서, 본 발명의 과제는 디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브형 포토레지스트를 이용한 포토리소그래피 공정에 있어서, 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제를 해결하는 것을 과제로 한다. 특히, 역스태거형 TFT를 가지는 반도체장치의 제작공정인 포토리소그래피 공정에 있어서, 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제를 해결하는 것을 과제로 한다.
[포토레지스트 패턴 변형의 해결수단]
먼저, 포토리소그래피 공정에 있어서, 패턴 면적에 의존한 테이퍼각의 변동을 수반한 레지스트 패턴 변형을 해결하기 위한 수단에 대해 기재한다.
앞에서 기재한 바와 같이, 디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브형 포토레지스트를 이용한 포토리소그래피 공정에 있어서, 도 1에 도시한 바와 같이, 대면적 포토레지스트 패턴(10 ㎛ 정도 이상)의 측벽 테이퍼각의 변동을 수반하는 패턴 변형이 발생하였다. 이 패턴 변형은 동시에 형성되어 있는 미세 패턴(3 ㎛ 정도 이하)에서는 발생하지 않으므로, 그 패턴 변형은 포토레지스트 패턴의 치수, 즉, 포토레지스트 패턴의 면적에 의존하는 것으로 인지되고 있다(도 1 참조).
또한, 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제는 타사에서도 발견되고 있고, 상세한 내용은 일본 공개특허공고 특개평 09-54438호 공보에 개시되어 있다.
도 1에 나타내는 포토레지스트 패턴의 형성에 있어서는, 노광장치에 축소 투영 노광장치가 적용되고 있고, 축소 투영 노광장치에는 색 수차(收差) 대책으로서 단일 파장(구체적으로는 초고압 수은등의 i선)이 사용되고 있다. 그렇기 때문에, 노광 광의 단일 파장에 기인하는 정재파(定在波)에 의한 악영향을 고려하여, 노광과 현상 사이에는 PEB 처리가 일반적으로 적용되고 있고, 당사에서도 축소 투영 노광장치를 사용하는 포토리소그래피 공정의 경우에는 PEB 처리를 적용하고 있다.
따라서, 측벽 테이퍼각의 변동을 수반한 포토레지스트 패턴의 변형은 노광과 현상 사이에 PEB 처리를 적용한 포토리소그래피 공정, 즉, 포토레지스트 도포→프리베이킹(90℃, 1분)→노광(축소 투영 노광장치를 사용)→PEB(110℃, 3분)→현상→포스트베이킹(120℃, 4분)으로 이루어지는 포토 프로세스에서 발생하고 있다. 그 포토 프로세스에 있어서는, 포토레지스트의 연화점인 유리 전이온도(150℃ 정도) 이하의 포스트베이킹(120℃, 4분) 처리 후에 포토레지스트 패턴 변형이 발생하고 있으므로, 그 포토레지스트 패턴 변형의 원인은 포토레지스트의 열 연화에 의한 영향이 아님을 알 수 있다. 따라서, 포토레지스트 패턴의 변형 요인에 관해, 열 연화에 의한 영향 이외의 변형 요인을 이하의 방법으로 검토하였다(도 1 참조).
디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브 레지스트와 단일 파장(고압 수은등의 g선 및 i선) 노광장치인 축소 투영 노광장치(통칭으로 스텝퍼라 한다)의 조합으로 구성되는 통상의 포토리소그래피 공정에 있어서, 대면적 레지스트 패턴(10 ㎛ 정도 이상) 측벽부의 변형 원인으로서, 포스트베이킹 시의 잔류 용매의 탈용매에 의한 레지스트 패턴의 체적수축 현상이 고려된다. 따라서, 가설(假說)로서, 노광후의 레지스트막 전체를 베이킹하는 PEB 온도를 포스트베이킹 온도와 동등하거나 그보다 높게 하여 PEB 처리시의 용매성분의 탈용매를 촉진시켜, 포스트베이킹 시의 레지스트 패턴으로부터의 탈용매를 상대적으로 저감시키는 대책이 고려된다.
상기 가설의 검증 실험으로서, PEB 온도를 110∼150℃로 하여, 대면적 레지스트 패턴 엣지(edge)부 치수에의 영향을 조사하였다. 또한, 대면적 레지스트 패턴 엣지부의 치수는 측장(測長) SEM으로 측정하였다(도 2(A) 및 도 2(B) 참조).
도 2(A)는 PEB 온도(횡축)와 패턴 엣지 폭(㎛)의 관계를 나타내는 그래프이다. 도 2(B)에서, 대면적 패턴은 오목형 LSA 마크의 일부이며, 마크 주변이 레지스트 영역이다. 노광시간은 각 PEB 조건마다 0.8 ㎛L/S의 라인 치수가 0.8 ㎛에 가까운 값이 되도록 노광시간을 조정하였다. 또한, 초점은 0.0 ㎛이다. 도 2(A) 및 도 2(B)의 결과에 의해, PEB 온도의 상승에 따라 대면적 레지스트 패턴 엣지부의 치수가 서서히 작아지고 있고, 포스트베이킹 온도(120℃) 부근의 온도보다 높은 PEB 온도에서 안정 경향에 있는 것, 즉, 체적수축 현상에 의한, 대면적 레지스트 패턴 측벽부의 테이퍼각의 변동을 수반한 패턴 변형이 포스트베이킹 온도(120℃) 부근의 온도보다 높은 온도 영역에서 작아지고 있는 것이 확인되었다.
바꿔 말하면, 대면적 레지스트 패턴 엣지부의 치수가 작아진다는 것은 대면적 포토레지스트 패턴의 측벽 테이퍼각이 커지는 것을 의미하고, 보다 가파르게 되는 것을 의미하므로, 포스트베이킹 온도(120℃)보다 높은 PEB 온도 영역에서 대면적 포토레지스트 패턴의 측벽 테이퍼각이 크고 안정적이라는 것이 판명되었다(도 2(A) 및 도 2(B) 참조).
따라서, 대면적 레지스트 패턴에서의 레지스트 테이퍼각의 변동을 수반한 패턴 변형의 대책으로서, PEB 온도를 포스트베이킹 온도와 동등하거나 그보다 높게 하는 것이 유효하다는 것이 증명되었다(도 2(A) 및 도 2(B) 참조)
한편, PEB 처리는 축소 투영 노광장치의 단일 파장 노광 시에 발생하는 현상후 레지스트 패턴 측벽부의 간섭 플린지(fringe)를 저감하기 위해 도입되는 공정이지만, 다파장(예를 들어, 초고압 수은등의 g선, h선, i선) 노광의 등배(等倍) 노광장치로 노광하는 경우에는, 현상후 레지스트 패턴 측벽부의 간섭 플린지의 발생이 기본적으로 없기 때문에, PEB 처리는 도입되지 않는 경우도 있다.
실제로, 대형 유리 기판상에 제작되는 역스태거형 TFT의 포토리소그래피 공정에 있어서는, 생산상의 형편에 따라 다파장 이용의 등배 노광장치가 적용되기 때문에, PEB 처리가 없는 포토 프로세스, 즉, 포토레지스트 도포→프리베이킹→노광→현상→포스트베이킹으로 이루어지는 포토 프로세스가 일반적으로 적용되고 있다.
이 경우에 대해서도, 프리베이킹 온도(통상 90∼100℃ 정도)에 비해 포스트베이킹 온도(통상 110∼140℃ 정도)가 높으면 온도차에 의존하여, 포스트베이킹 시에 레지스트 패턴으로부터 잔류 용매의 탈용매가 진행하고, 레지스트 패턴의 체적수축 현상에 의한 테이퍼각의 변동을 수반하는 레지스트 패턴 변형이 발생하는 것으로 고려된다.
이상을 고려하여, PEB 처리가 없는 포토리소그래피 공정에 있어서, 포스트베이킹 온도(140℃, 2분)를 고정한 상태에서 프리베이킹 온도(90℃, 110℃, 130℃, 1.5분) 조건하에 포토레지스트 패턴 형상에의 영향을 평가하였다. 얻어진 포토레지스트 패턴 형상을 단면 SEM으로 관찰하고, 그 결과를 도 3(A)∼도 3(C)에 나타낸다. 또한, 본 실험에서는, 노광장치에 등배 노광장치인 Canon제 MPA를 사용하고, 평가 패턴은 3 ㎛ 라인의 포토레지스트 패턴으로 평가하였다.
도 3(A)∼도 3(C)은 다파장 이용의 등배 노광장치로 노광하고, PEB 처리 없이 그대로 현상＋포스트베이킹(140℃) 처리한 경우의 레지스트 단면 형상의 SEM 사진이고, 프리베이킹 온도 90℃(도 3(A))와 110℃(도 3(B))와 130℃(도 3(C))의 경우가 나타내어져 있다. 이 도면에서 알 수 있는 바와 같이, 프리베이킹 온도 90℃와 110℃의 경우는 130℃ 프리베이킹의 경우에 비해, 포스트베이킹 시의 탈용매에 의한 레지스트 패턴의 체적수축 현상이 심하고, 레지스트 패턴 형상의 변형이 인지되고 있다. 따라서, 이 경우의 대책안으로서는, 프리베이킹 온도와 포스트베이킹 온도의 온도차를 10℃ 이하가 되도록 근접시키는 것으로 해결할 수 있다.
또한, 본 실험에 있어서는, 대면적 포토레지스트 패턴(10 ㎛ 이상)에 대해서는 특별히 평가하고 있지 않다. 만약 대면적 포토레지스트 패턴으로 평가한 경우, 포스트베이킹 시의 탈용매에 의한 체적수축에 기인하는 형상 열화(劣化) 현상의 점에서는 보다 엄격한 조건에서 평가하게 되기 때문에, PEB 처리가 있는 경우의 실험과 마찬가지로, 프리베이킹 온도의 적성범위가 포스트베이킹 온도와 동등하거나 그보다 높아지는 것도 고려된다. 그러나, 프리베이킹 온도의 적성범위를 포스트베이킹 온도와 동등하거나 그보다 높게 하면, 프리베이킹 온도의 상승에 따라 감도(感度) 등의 노광특성에 악영향을 미칠 우려가 있다. 또한, 포스트베이킹 온도는 포토레지스트 패턴의 하지(下地) 기판에의 밀착성의 점에서 무조건 내리지 않는 것이 바람직하다. 이러한 사정에 의해, 프리베이킹 온도에 대해서는 대면적 포토레지스트 패턴이 아니라 통상의 포토레지스트 패턴(3 ㎛ 라인 패턴)으로 평가하고, 프리베이킹 온도는 포스트베이킹 온도에 대해 ±10℃ 이내가 되도록 베이킹 조건을 한정하기로 하였다.
이상에 의해, 레지스트 패턴의 대소에 의한 테이퍼각의 변동을 억제하기 위해 PEB 처리의 유무에 상관없이 일반적으로 말할 수 있는 것은, 레지스트 패턴만을 베이킹하는 포스트베이킹 시의 탈용매에 의한 체적수축 현상을 저감하기 위해, 현상 공정에서의 패터닝 전의 단계인 레지스트막의 단계에서 레지스트막 내부의 잔류 용매의 탈용매를 촉진시키면 좋은 것으로 판명되었다. 구체적으로는, PEB 처리가 있는 프로세스의 경우에는 PEB 온도를 포스트베이킹 온도와 동등하거나 그보다 높게 베이킹 조건을 한정한다. 한편, PEB 처리가 없는 프로세스의 경우에는, 프리베이킹 온도를 포스트베이킹 온도와 동등하거나 온도차가 10℃ 이하 정도가 되도록 베이킹 조건에 한정을 가한다.
따라서, 포스트베이킹 시의 포토레지스트 패턴으로부터의 탈용매에 의한 체적수축에 기인한 형상 열화 현상인 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성에 대한 대책으로서 이하의 발명이 도입된다.
디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브형 포토레지스트를 이용한 PEB 처리가 없는 포토리소그래피 공정에 있어서, 프리베이킹 온도를 포스트베이킹 온도에 대해 ±10℃ 이내로 한정하여, 포스트베이킹 시의 포토레지스트 패턴으로부터의 탈용매에 의한 체적수축에 기인하는 형상 열화 현상에 대한 대책을 강구한다.
디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브형 포토레지스트를 이용한 PEB 처리가 있는 포토리소그래피 공정에 있어서, PEB 온도를 포스트베이킹 온도와 동등하거나 그보다 높게 되도록 한정하여, 포스트베이킹 시의 포토레지스트 패턴으로부터의 탈용매에 의한 체적수축에 기인한 형상 열화 현상에 대한 대책을 강구한다.
[반도체장치 제작방법]
역스태거형 TFT를 가지는 반도체장치의 제작방법에 있어서는, 공정 단축을 위해 패턴 형성 공정의 삭감이 검토되고 있고, 본 발명은 3장의 포토마스크를 사용한 반도체장치 제작방법에 관한 것이다. 이 반도체장치 제작방법에 있어서, 포토리소그래피 공정이 안고 있는 문제점인 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성에 대한 해결수단을 이하에 기재한다.
본 발명의 반도체장치 제작방법은, 절연 표면상에 제 1 도전막을 형성하는 제 1 공정과, 상기 제 1 도전막상에 레지스트 패턴을 형성하는 제 2 공정과, 상기 제 1 도전막을 건식 에칭 처리하여 제 1 패턴을 형성하는 제 3 공정과, 상기 제 1 패턴상에 제 1 절연막을 형성하는 제 4 공정과, 상기 제 1 절연막상에 제 1 반도체막을 형성하는 제 5 공정과, 상기 제 1 반도체막상에 일 도전형의 제 2 반도체막을 형성하는 제 6 공정과, 상기 일 도전형의 제 2 반도체막상에 제 2 도전막을 형성하는 제 7 공정과, 상기 제 2 도전막상에 레지스트 패턴을 형성하는 제 8 공정과, 상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 건식 에칭 처리하여 제 2 패턴을 형성하는 제 9 공정과, 상기 제 2 패턴상에 제 3 도전막을 형성하는 제 10 공정과, 상기 제 3 도전막상에 레지스트 패턴을 형성하는 제 11 공정과, 상기 제 3 도전막을 에칭 처리하여 제 3 패턴을 형성하는 제 12 공정을 포함한다.
또한, 제 12 공정에서 형성되는 제 3 패턴은 제 3 도전막과 함께, 제 2 패턴(제 9 공정에서 형성된다)에 대해서도 연속으로 에칭하여 패턴 형성되는 점을 부기한다.
또는, 절연 표면상에 제 1 도전막을 형성하는 제 1 공정과, 상기 제 1 도전막상에 레지스트 패턴을 형성하는 제 2 공정과, 상기 제 1 도전막을 건식 에칭 처리하여 게이트 전극을 형성하는 제 3 공정과, 상기 게이트 전극상에 제 1 절연막을 형성하는 제 4 공정과, 상기 제 1 절연막상에 제 1 반도체막을 형성하는 제 5 공정과, 상기 제 1 반도체막상에 일 전도형의 제 2 반도체막을 형성하는 제 6 공정과, 상기 일 도전형의 제 2 반도체막상에 제 2 도전막을 형성하는 제 7 공정과, 상기 제 2 도전막상에 레지스트 패턴을 형성하는 제 8 공정과, 상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 건식 에칭 처리하여 소스 배선과 활성층을 형성하는 제 9 공정과, 상기 소스 배선과 활성층상에 제 3 도전막을 형성하는 제 10 공정과, 상기 제 3 도전막상에 레지스트 패턴을 형성하는 제 11 공정과, 상기 제 3 도전막을 에칭 처리하여 화소전극을 형성하는 제 12 공정을 포함한다.
또한, 상기 제 4 공정에서 형성되는 제 1 절연막은 게이트 절연막을 의미한다. 또, 상기 제 9 공정에서 형성되는 소스 배선과 활성층은 상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막으로 이루어지는 적층 패턴으로 구성되어 있다. 또한, 상기 제 12 공정에서 형성되는 패턴에는 제 3 도전막으로부터 화소전극이 형성되나, 그 이외에 상기 제 1 반도체막으로부터 채널 영역이 형성되고, 상기 일 도전형의 제 2 반도체막으로부터 소스 영역과 드레인 영역이 형성되고, 상기 제 2 도전막으로부터 소스 전극과 드레인 전극이 형성된다.
이와 같은 반도체장치 제작방법에 있어서, 상기 제 2 공정과 상기 제 8 공정과 상기 제 11 공정은 레지스트를 도포하는 단계와, 프리베이킹을 행하는 단계와, 노광을 행하는 단계와, 현상을 행하는 단계와, 포스트베이킹을 행하는 단계로 이루어지고, 상기 프리베이킹과 상기 포스트베이킹의 온도차는 10℃ 이내인 것을 특징으로 하고 있다.
보다 상세하게 기재하면, 상기 제 2 공정과 상기 제 8 공정과 상기 제 11 공정은 레지스트를 도포하는 단계와, 프리베이킹을 행하는 단계와, 노광을 행하는 단계와, 현상을 행하는 단계와, 포스트베이킹을 행하는 단계로 이루어지고, 상기 프리베이킹의 온도는 상기 포스트베이킹의 온도에 대해 ±10℃ 이내인 것을 특징으로 하고 있다.
또는, 상기 제 2 공정과 상기 제 8 공정과 상기 제 11 공정은 레지스트를 도포하는 단계와, 프리베이킹을 행하는 단계와, 노광을 행하는 단계와, 노광후 베이킹을 행하는 단계와, 현상을 행하는 단계와, 포스트베이킹을 행하는 단계로 이루어지고, 상기 노광후 베이킹과 상기 포스트베이킹의 온도차는 10℃ 이내인 것을 특징으로 하고 있다.
[실시예]
본 발명은 보텀(bottom) 게이트 구조인 역스태거형 TFT의 구조 및 그의 제조법에 관한 것으로, 포토리소그래피 공정의 프리베이킹 온도 또는 PEB 온도와 포스트베이킹 온도 사이의 베이킹 조건에 상기 한정을 가하여, 다양한 치수의 레지스트 패턴의 테이퍼각을 높은 정밀도로 제어하고, 결과적으로 다양한 치수의 에칭 패턴 형상이 높은 정밀도로 제어되는 것을 특징으로 하고 있다. 역스태거형 TFT의 구조 및 그의 제조법에 관한 구체적인 발명의 실시형태에 대해서, 도 4(A)∼도 4(D), 도 5(A)∼도 5(B) 및 도 6를 기초로 하여 이하에 기재한다.
또한, 도 4(A)∼도 4(D) 및 도 5(A)∼도 5(B)는 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 단면도이고, 도 6은 그 액정표시장치의 화소영역의 구성을 나타내는 평면도이다. 또한, 도 4(A)∼도 4(D) 및 도 5(A)∼도 5(B)의 단면도는 도 6의 A-A'선과 B-B'선에서의 단면도이다. 또한, 도 4(A)∼도 4(D) 및 도 5(A)∼도 5(B)에서, 왼쪽으로부터 단자부, 화소 TFT부, 용량부를 나타내고 있다.
먼저, 유리 기판 등의 절연성의 투광성 기판(101)의 전면(全面)에 게이트 전극 재료인 제 1 도전막(도시되지 않음)을 스퍼터법 등에 의해 퇴적한다(제 1 공정). 이 제 1 도전막(도시되지 않음)은 게이트 배선(게이트 전극을 포함한다)과 용량배선(용량전극을 포함한다) 등의 구성재료이고, Al(알루미늄) 등의 저저항 금속으로 구성하는 것이 바람직하지만, Al 단체(單體)에서는 내열성이 나쁘고 부식되기 쉽다는 등의 문제를 가지고 있기 때문에, 일반적으로는 내열성 재료와의 적층막으로 구성된다. 적층막으로는, 저저항 재료(Al 등)/내열성 재료의 2층 구조, 또는 저저항 재료를 내열성 재료 사이에 끼운 구조의 내열성 재료/저저항 재료(Al 등)/내열성 재료로 이루어지는 3층 구조가 있다(도 4(A) 참조).
저저항 재료로서는, Al을 주성분으로 하고, Al에 0.01∼5% 정도의 Sc(스칸듐), Ti(티탄), Cu(구리), Si(실리콘) 등이 함유되어 있는 것이 일반적으로 사용되고 있다. 한편, 내열성 재료로서는, Ti(티탄), Ta(탄탈), W(텅스텐), Mo(몰리브덴), Cr(크롬) 등의 고융점 금속, 및 고융점 금속과 실리콘과의 화합물인 금속 실리사이드, 및 고융점 금속과 질소의 화합물인 금속 질화물이 사용되고 있다. 또한, 본 실시형태에서는 Ti(두께 50 ㎚)/Al(두께 200 ㎚)/Ti(두께 50 ㎚)의 3층 구조로 이루어진 제 1 도전막(도시되지 않음)을 스퍼터법에 의해 퇴적하였다(도 4(A) 참조).
투광성 기판(101)상에 도전층을 기판 전면에 형성한 후, 제 1 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다(제 2 공정). 이때, 포토리소그래피 공정에 있어서는, PEB 처리가 있는 포로세스의 경우에는 PEB 온도를 포스트베이킹 온도와 동등하거나 그보다 높아지도록 베이킹 조건을 한정하고, PEB 처리가 없는 프로세스의 경우에는 프리베이킹 온도를 포스트베이킹 온도와 동등하거나 온도차가 10℃ 이하 정도가 되도록 베이킹 조건에 한정을 가하여, 높은 정밀도로 제어된 테이퍼각을 가지는 레지스트 마스크(도시되지 않음)를 형성한다(도 4(A) 참조).
또한, 본 실시형태에 있어서는, PEB 처리가 없는 포토리소그래피가 적용되고, 프리베이킹 온도는 포스트베이킹 온도에 대해 ±10℃ 이내가 되도록 베이킹 조건이 한정되어 있다. 그렇기 때문에, 포스트베이킹 시의 탈용매에 의한 체적수축에 기인하는 형상 열화 현상인 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제가 개선되고 있다.
다음으로, 에칭 및 그 레지스트 마스트(도시되지 않음)를 레지스트 제거하여, 배선 및 전극(게이트 전극을 포함하는 게이트 배선(102), 용량배선(103), 및 단자(104))을 형성한다(제 3 공정). 이때, 게이트 배선(102)의 단부에 순(順) 테이퍼부가 형성되도록 에칭한다(도 4(A) 참조).
또한, 게이트 배선(102) 등의 각 배선의 테이퍼 에칭 형상은 포토레지스트 패턴 측벽 테이퍼각의 변동이 거의 없기 때문에, 변동이 없는 안정된 테이퍼 에칭 형상이 얻어진다(도 4(A) 참조).
다음으로, 막 두께가 50∼200 ㎚인 산화규소막 또는 산화질화규소막 또는 질화규소막으로 이루어지는 게이트 절연막(105a)을 플라즈마 CVD법 또는 스퍼터법에 의해 퇴적한다(제 4 공정). 또한, 본 실시형태에서는, 막 두께 150 ㎚의 질화규소막으로 이루어지는 게이트 절연막(105a)을 플라즈마 CVD법에 의해 퇴적하였다(도 4(A) 참조).
다음으로, 게이트 절연막(105a)상에 막 두께 50∼200 ㎚의 제 1 비정질 반도체막(106)을 플라즈마 CVD법 또는 스퍼터법에 의해 퇴적한다(제 5 공정). 또한, 본 실시형태에서는, 막 두께 100 ㎚의 비정질 규소막으로 이루어지는 제 1 비정질 반도체막(106)을 스퍼터법에 의해 퇴적하였다(도 4(A) 참조).
다음으로, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 막 두께 20∼80 ㎚의 제 2 비정질 반도체막(107)을 플라즈마 CVD법 또는 스퍼터법에 의해 퇴적한다(제 6 공정). 본 실시형태에서는, n형 불순물인 P(인) 원소를 함유하는 실리콘 타깃을 사용하여, 막 두께 50 ㎚의 비정질 규소막으로 이루어지는 제 2 비정질 반도체막(107)을 스퍼터법에 의해 퇴적하였다(도 4(A) 참조).
다음으로, 금속재료로 이루어진 제 2 도전막(108)을 스퍼터법에 의해 퇴적한다(제 7 공정). 제 2 도전막(108)의 재료로서는, 하층막인 제 2 비정질 반도체막(107)에 대해 오믹 콘택트(ohmic contact) 특성을 가지는 금속재료이면 특별히 제한하지 않고, 예를 들어, Al(알루미늄), Cr(크롬), Ta(탄탈), Ti(티탄) 등의 단체 원소 또는 다수의 원소로 이루어지는 합금으로 구성되는 단층 막, 및 그 단층 막의 적층막으로 구성되어 있다. 본 실시형태에서는 Ti(두께 100 ㎚)/Al(두께 350 ㎚)/Ti(두께 100 ㎚)의 3층 구조로 이루어지는 제 2 도전막(108)을 스퍼터법에 의해 퇴적하였다(도 4(A) 참조).
이것에 의해, 막 두께 50∼200 ㎚의 게이트 절연막(105a), 및 두께 50∼200 ㎚의 제 1 비정질 반도체막(106), 및 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 두께 20∼80 ㎚의 제 2 비정질 반도체막(107), 및 금속 재료로 이루어지는 제 2 도전막(108)이 순차로 성막된다. 상기에 설명한 바와 같이, 제 2 도전막(108)의 재료로서는, 제 2 비정질 반도체막(107)과 오믹 콘택트를 가지는 재료이면 특별히 한정하지 않는다(도 4(A) 참조).
다음으로, 제 2 포토리소그래피 공정에 의해, 높은 정밀도로 테이퍼각이 제어된 레지스트 마스크(109)를 형성하고(제 8 공정), 또한, 에칭을 행하여 배선(후의 공정에 의해 소스 배선 및 드레인 전극이 된다)(112)을 형성한다(제 9 공정). 이때, 제 2 도전막(108), n형을 부여하는 불순물 원소를 포함하는 제 2 비정질 반도체막(107), 및 제 1 비정질 반도체막(106)이 순차로 레지스트 마스크(109)를 마스크로 하여 에칭되고, 화소 TFT부에서는 제 2 도전막(108)으로 이루어지는 배선(112), n형을 부여하는 불순물 원소를 포함하는 제 2 비정질 반도체막(111), 및 제 1 비정질 반도체막(110)이 각각 형성된다(도 4(B) 참조).
본 실시예에서는 건식 에칭 가스로서 SiCl4와 Cl2와 BCl3의 혼합가스를 사용하여, Ti(두께 100 ㎚)/Al(두께 350 ㎚)/Ti(두께 100 ㎚)의 3층 구조로 이루어지는 제 2 도전막(108)을 건식 에칭하고, 제 2 비정질 반도체막(107)과 제 1 비정질 반도체막(106)에 대해서는 CF4와 O2의 혼합가스로 건식 에칭하였다. 이때, 용량부 및 단자부의 게이트 절연막(105a)은 건식 에칭되지 않고 남겨진 상태로 되어 있다.
또한, 그 건식 에칭 공정에서는, 소스ㆍ드레인 전극 형성용 배선(112)과, 소스ㆍ드레인 영역 형성용 제 2 비정질 반도체막(111)과, 채널 영역 형성용 제 1 비정질 반도체막(110)으로 이루어지는 적층 패턴이, 측벽 테이퍼각의 변동이 거의 없는 포토레지스트 마스크(109)를 마스크로 하여 건식 에칭되기 때문에, 안정된 에칭 형상이 얻어진다.
다음으로, 레지스트 마스크(109)를 제거한 후, 새도 마스크를 사용하여 레지스트 마스크(도시되지 않음)를 형성하고, 단자부의 패드 부분을 덮고 있는 절연막(105a)을 선택적으로 제거하여 절연막(105b)을 형성한다. 그런 후에 레지스트 마스크(도시되지 않음)를 제거한다(도 4(C) 참조).
다음으로, 전면에 투명 도전막으로 이루어지는 제 3 도전막(113)을 성막한다(제 10 공정). 또한, 제 3 도전막(113)의 재료는 산화 인듐(In2O3)이나 산화 인듐과 산화 주석의 합금(In2O3-SnO2: 이하, ITO라 한다) 등의 재료로 이루어진다(도 4(D) 참조).
본 실시형태에서는 막 두께 100 ㎚의 ITO 막으로 이루어지는 제 3 도전막(113)을 스퍼터법에 의해 퇴적하였다.
다음으로, 제 3 포토리소그래피 공정에 의해, 높은 정밀도로 테이퍼각이 제어된 포토레지스트 마스크(114a∼114c)를 형성한다(제 11 공정)(도 5(A) 참조).
본 실시예에서는, 상기 제 2 공정 및 상기 제 8 공정과 마찬가지로, PEB 처리가 없는 포토리소그래피가 적용되고, 프리베이킹 온도는 포스트베이킹 온도에 대해 ±10℃ 이내가 되도록 베이킹 조건이 한정되어 있다. 이 때문에, 포스트베이킹 시의 탈용매에 의한 체적수축에 기인하는 형상 열화 현상인 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제가 개선되고 있다.
또한, 에칭을 행하여 제 1 비정질 반도체막(115), 소스 영역(116) 및 드레인 영역(117), 소스 전극(118) 및 드레인 전극(119), 화소전극(120)을 형성한다. 상기 제 3 포토리소그래피 공정은 제 3 도전막(113)을 패터닝함과 동시에, 배선(112)과, n형을 부여하는 불순물 원소를 포함하는 제 2 비정질 반도체막(111)과, 제 1 비정질 반도체막(110)의 일부를 에칭에 의해 제거하여 구멍을 형성한다. 또한, 구멍의 바닥부분은 제 1 비정질 반도체막(110)에 도달하여 있고, 오목부를 가지는 제 1 비정질 반도체막(115)이 형성된다. 이 구멍에 의해 배선(112)은 소스 전극(소스 배선)(118)과 드레인 전극(119)으로 분리되고, n형을 부여하는 불순물 원소를 포함하는 제 2 비정질 반도체막(111)은 소스 영역(116)과 드레인 영역(117)으로 분리된다(도 5(A) 참조).
상기 에칭 공정에서, 제 3 도전막(113)의 에칭에는 습식 에칭이 적용되고 있다. 이 습식 에칭에서는, 에칭 용액으로서, 유기산(약 3.4% 수용액: ITO-04N 에칭액), 초산(硝酸)과 염산의 혼합산, 및 염화 제 2 철용액이 일반적으로 사용되고 있다. 또한, 본 실시형태에서는 유기산(약 3.4% 수용액: ITO-04N 에칭액)을 사용하여, 제 3 도전막(ITO막)(113)을 선택적으로 습식 에칭하였다. 한편, 배선(112)/제 2 비정질 반도체막(111)/제 1 비정질 반도체막(110)의 적층막에 대해서는 건식 에칭이 적용되고 있다. 본 실시예에서는 Ti(두께 100 ㎚)/Al(두께 350 ㎚)/Ti(두께 100 ㎚)의 3층 구조로 이루어지는 소스ㆍ드레인 전극 형성용 배선(112)을 염소계 혼합가스(SiCl4와 Cl2와 BCl3)로 건식 에칭을 행하고, P(인) 원소를 함유하는 막 두께 50 ㎚의 비정질 규소막으로 이루어지는 소스ㆍ드레인 영역 형성용 제 2 비정질 반도체막(111)과, 막 두께 100 ㎚의 비정질 규소막으로 이루어지는 채널 영역 형성용 제 1 비정질 반도체막(110)에 대해서는, 불소계 가스(CF4와 O2)로 건식 에칭하였다.
또한, 그 건식 에칭 공정(습식 에칭은 제외한다)에서 형성된 소스 전극(118)과 드레인 전극(119), 및 소스 영역(116)과 드레인 영역(117) 등의 에칭 형상은 포토레지스트 패턴 측벽 테이퍼각의 변동이 거의 없기 때문에, 안정된 에칭 형상이 얻어진다.
또한, 소스 전극(소스 배선)(118)과 접하는 제 3 도전막(121)은 소스 전극(소스 배선)(118)을 덮어, 후의 제조공정의 러빙 처리에서 발생하는 정전기를 방지하는 역할을 한다. 또한, 상기 제 3 포토리소그래피 공정에서, 용량부의 절연막(105b)을 유전체로 하여, 용량배선(103)과 화소전극(120)으로 보유용량(202)이 형성된다. 또한, 상기 제 3 포토리소그래피 공정에서, 레지스트 마스크(114c)로 덮고, 단자부에 형성된 투명 도전막으로 이루어지는 제 3 도전막을 남긴다. 다음에, 레지스트 마스크(114a∼114c)를 제거한다(도 5(B) 참조).
이상의 제작공정에 기초하여, 제작한 액티브 매트릭스형 액정표시장치의 화소영역의 평면 구성을 도 6에 나타낸다. 또한, 상기 액티브 매트릭스형 액정표시장치의 제작공정(도 4(A)∼도 4(D) 및 도 5(A)∼도 5(B))은 도 6의 A-A'선(화소 TFT부에 대응한다)과 B-B'선(용량부에 대응한다)에서의 단면을 나타내는 것이다.
도 6에 나타내는 화소 영역에서는, 서로 평행으로 배치된 다수의 게이트 배선(102)과 각 게이트 배선(102)에 직교하는 다수의 소스 전극(소스 배선)(118)으로 구성되어 있고, 게이트 배선(102)과 소스 전극(소스 배선)(118)으로 둘러싸인 영역에는 화소전극(120)이 배치되어 있다. 또한, 화소전극(120)과 동시에 형성된 투명 전극배선인 제 3 도전막(121)은 소스 전극(소스 배선)(118)과 겹쳐지도록 배치되어 있고, 후 공정인 러빙 공정에서 발생하는 정전기를 방지하는 기능이 있다. 본 실시예에서는, 제 3 도전막(121)을 소스 전극(소스 배선)(118)과 겹쳐지도록 형성하고 있으나, 그 제 3 도전막(121)을 형성하지 않는 경우도 있을 수 있다.
또한, 게이트 배선(102)과의 인접 위치에는, 그 게이트 배선(102)과 평행하게 용량배선(103)이 배치되어 있다. 이 용량배선(103)(용량전극(103)을 포함한다)은 화소 전체에 마련되어 있고, 화소전극(120) 사이에 존재하는 게이트 절연막(104b)을 유전체로 하여 보유용량(202)이 형성되어 있다. 또한, 게이트 배선(102)과 소스 전극(소스 배선)(118)과의 교차영역에서는, 스위칭 소자로서 기능하는 역스태거형 n채널형 TFT(201)가 형성되어 있다(도 6 참조).
본 실시예에서는, 역스태거형 TFT를 가지는 액티브 매트릭스형 액정표시장치의 제작방법에서, 디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브형 포토레지스트를 이용한 PEB 처리가 없는 포토리소그래피가 적용되고, 프리베이킹 온도는 포스트베이킹 온도에 대해 ±10℃ 이내가 되도록 베이킹 조건이 한정되어 있다. 이 때문에, 포스트베이킹 시의 탈용매에 의한 체적수축에 기인하는 형상 열화 현상이 없는 양호한 포토레지스트 패턴이 형성되고, 그 포토레지스크 패턴은 체적수축에 기인하는 형상열화 현상이 없기 때문에 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성에 대해서도 특별한 문제가 없다는 특징을 가지고 있다.
상기한 바와 같이, 본 발명의 보텀 게이트 구조의 역스태거형 TFT는 3회의 포토마스크에 의해 제조되기 때문에 비용 감소와 수율의 향상을 충족시킬 수 있는 것을 특징으로 하고 있다. 또한, 상기 포토마스크를 사용할 때의 포토리소그래피 공정에서, PEB 처리가 있는 프로세스의 경우에는 PEB 온도를 포스트베이킹 온도와 동등하거나 그보다 높아지도록 베이킹 조건을 한정하고, PEB 처리가 없는 프로세스의 경우에는 프리베이킹 온도를 포스트베이킹 온도와 동등하거나 온도차가 10℃ 이하 정도가 되도록 베이킹 조건에 한정을 가하여, 높은 정밀도로 제어된 테이퍼각을 갖는 레지스트 패턴을 형성하고, 결과적으로, 높은 정밀도로 제어된 에칭 패턴을 얻을 수 있다.
이상과 같은 특징을 가지는 본 발명의 효과를 이하에 기재한다.
[효과 1]
역스태거형 TFT를 가지는 반도체장치의 제작공정에 있어서, 디아조 나프토퀴논(DNQ)-노볼락 수지계 포지티브형 포토레지스트를 이용한 포토리소그래피 공정을 적용할 때, PEB 처리가 없는 포토리소그래피의 경우에는 프리베이킹 온도는 포스트베이킹 온도에 대해 ±10℃ 이내가 되도록 베이킹 조건을 한정하고, PEB 처리가 있는 포토리소그래피 공정의 경우에는 PEB 온도를 포스트베이킹 온도와 동등하거나 그보다 높아지도록 베이킹 조건을 한정한다. 이러한 베이킹 조건의 한정에 의해, 포스트베이킹 시의 탈용매에 의한 체적수축에 기인하는 형상 열화 현상인 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제에 대한 대책을 강구할 수 있다.
[효과 2]
역스태거형 TFT를 가지는 반도체장치의 제작공정인 포토리소그래피 공정에 있어서, 포스트베이킹 시의 탈용매에 의한 체적수축에 기인하는 형상 열화 현상인 포토레지스트 패턴 측벽 테이퍼각의 면적 의존성 문제에 대한 대책을 강구할 수 있으므로, 다음 공정인 건식 에칭 공정에서도 패턴 면적에 의존하지 않는 안정된 에칭 형상을 실현할 수 있다. 특히, 이 반도체장치 제작공정에 있어서는, 다수의 적층막을 일괄하여 건식 에칭하기 때문에, 포토레지스트 패턴 측벽 테이퍼각의 변동은 건식 에칭 형상에 보다 민감하게 영향을 미친다고 생각되어진다. 따라서, 포토레지스트 패턴 측벽 테이퍼각의 안정화는 에칭 형상의 안정화에 대해 특별히 유리한 효과를 갖는다고 생각된다.
[효과 3]
역스태거형 TFT를 가지는 반도체장치의 제작공정인 건식 에칭 공정에서, 패턴 면적에 의존하지 않는 안정된 에칭 형상을 실현할 수 있으므로, 이 반도체장치의 품질 향상과 수율 향상에 유효하다.
[효과 4]
역스태거형 TFT를 가지는 반도체장치의 제작방법에 있어서는, 포토마스크 수의 삭감에 의한 공정 단축이 도모되고 있기 때문에, 공정 단축에 의한 수율 향상과 생산성 향상의 효과도 상기 효과와 더불어 가지고 있다.
Claims (20)
- 반도체장치를 제작하는 방법으로서,절연 표면상에 제 1 도전막을 형성하는 공정;상기 제 1 도전막상에 제 1 포토레지스트 패턴을 형성하는 공정;상기 제 1 도전막을 건식 에칭하여 제 1 패턴을 형성하는 공정;상기 제 1 패턴상에 제 1 절연막을 퇴적하는 공정;상기 제 1 절연막상에 제 1 반도체막을 퇴적하는 공정;상기 제 1 반도체막상에 일 도전형의 제 2 반도체막을 퇴적하는 공정;상기 일 도전형의 제 2 반도체막상에 제 2 도전막을 퇴적하는 공정;상기 제 2 도전막상에 제 2 포토레지스트 패턴을 형성하는 공정;상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 건식 에칭하여 제 2 패턴을 형성하는 공정;상기 제 2 패턴상에 제 3 도전막을 퇴적하는 공정;상기 제 3 도전막상에 제 3 포토레지스트 패턴을 형성하는 공정; 및상기 제 3 도전막과 상기 제 2 패턴을 에칭하여 제 3 패턴을 형성하는 공정을 포함하고;상기 제 1, 제 2 및 제 3 포토레지스트 패턴을 형성하는 각 공정은,포토레지스트를 도포하는 단계;프리베이킹(pre-baking)을 행하는 단계;노광을 행하는 단계;현상을 행하는 단계; 및포스트베이킹(post-baking)을 행하는 단계를 포함하고;상기 프리베이킹 온도는 상기 포스트베이킹 온도에 대해 ±10℃ 이내인 것을 특징으로 하는 반도체장치 제작방법.
- 역스태거형 박막트랜지스터를 가지는 반도체장치를 제작하는 방법으로서,절연 표면상에 제 1 도전막을 퇴적하는 공정;상기 제 1 도전막상에 제 1 포토레지스트 패턴을 형성하는 공정;상기 제 1 도전막을 건식 에칭하여 게이트 전극을 형성하는 공정;상기 게이트 전극상에 게이트 절연막을 퇴적하는 공정;상기 게이트 절연막상에 제 1 반도체막을 퇴적하는 공정;상기 제 1 반도체막상에 일 도전형의 제 2 반도체막을 퇴적하는 공정;상기 일 도전형의 제 2 반도체막상에 제 2 도전막을 퇴적하는 공정;상기 제 2 도전막상에 제 2 포토레지스트 패턴을 형성하는 공정;상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 건식 에칭하여, 상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 포함하는 적층막을 형성하는 공정;상기 적층막상에 제 3 도전막을 퇴적하는 공정;상기 제 3 도전막상에 제 3 포토레지스트 패턴을 형성하는 공정;상기 제 3 도전막을 에칭하여 화소전극을 형성하는 공정; 및상기 적층막을 건식 에칭하여, 상기 제 1 반도체막으로부터 채널 영역을 형성하고, 상기 일 도전형의 제 2 반도체막으로부터 소스 영역과 드레인 영역을 형성하고, 상기 제 2 도전막으로부터 소스 전극과 드레인 전극을 형성하는 공정을 포함하고;상기 제 1, 제 2 및 제 3 포토레지스트 패턴을 형성하는 각 공정은,포토레지스트를 도포하는 단계;프리베이킹을 행하는 단계;노광을 행하는 단계;현상을 행하는 단계; 및포스트베이킹을 행하는 단계를 포함하고;상기 프리베이킹 온도는 상기 포스트베이킹 온도에 대해 ±10℃ 이내인 것을 특징으로 하는 반도체장치 제작방법.
- 제 1 항에 있어서, 상기 노광을 행하는 단계가 다파장 광을 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 1 항에 있어서, 상기 노광을 행하는 단계가 등배(等倍) 노광장치를 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 반도체장치를 제작하는 방법으로서,절연 표면상에 제 1 도전막을 퇴적하는 공정;상기 제 1 도전막상에 제 1 포토레지스트 패턴을 형성하는 공정;상기 제 1 도전막을 건식 에칭하여 제 1 패턴을 형성하는 공정;상기 제 1 패턴상에 제 1 절연막을 퇴적하는 공정;상기 제 1 절연막상에 제 1 반도체막을 퇴적하는 공정;상기 제 1 반도체막상에 일 도전형의 제 2 반도체막을 퇴적하는 공정;상기 일 도전형의 제 2 반도체막상에 제 2 도전막을 퇴적하는 공정;상기 제 2 도전막상에 제 2 포토레지스트 패턴을 형성하는 공정;상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 건식 에칭하여 제 2 패턴을 형성하는 공정;상기 제 2 패턴상에 제 3 도전막을 퇴적하는 공정;상기 제 3 도전막상에 제 3 포토레지스트 패턴을 형성하는 공정; 및상기 제 3 도전막과 상기 제 2 패턴을 에칭하여 제 3 패턴을 형성하는 공정을 포함하고;상기 제 1, 제 2 및 제 3 포토레지스트 패턴을 형성하는 각 공정은,포토레지스트를 도포하는 단계;프리베이킹을 행하는 단계;노광을 행하는 단계;노광후 베이킹(post-exposure baking)을 행하는 단계;현상을 행하는 단계; 및포스트베이킹을 행하는 단계를 포함하고;상기 노광후 베이킹 온도는 상기 포스트베이킹 온도와 동등하거나 그보다 높은 것을 특징으로 하는 반도체장치 제작방법.
- 역스태거형 박막트랜지스터를 가지는 반도체장치를 제작하는 방법으로서,절연 표면상에 제 1 도전막을 퇴적하는 공정;상기 제 1 도전막상에 제 1 포토레지스트 패턴을 형성하는 공정;상기 제 1 도전막을 건식 에칭하여 게이트 전극을 형성하는 공정;상기 게이트 전극상에 게이트 절연막을 퇴적하는 공정;상기 게이트 절연막상에 제 1 반도체막을 퇴적하는 공정;상기 제 1 반도체막상에 일 도전형의 제 2 반도체막을 퇴적하는 공정;상기 일 도전형의 제 2 반도체막상에 제 2 도전막을 퇴적하는 공정;상기 제 2 도전막상에 제 2 포토레지스트 패턴을 형성하는 공정;상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 건식 에칭하여, 상기 제 1 반도체막과 상기 일 도전형의 제 2 반도체막과 상기 제 2 도전막을 포함하는 적층막을 형성하는 공정;상기 적층막상에 제 3 도전막을 퇴적하는 공정;상기 제 3 도전막상에 제 3 포토레지스트 패턴을 형성하는 공정;상기 제 3 도전막을 에칭하여 화소전극을 형성하는 공정; 및상기 적층막을 건식 에칭하여, 상기 제 1 반도체막으로부터 채널 영역을 형성하고, 상기 일 도전형의 제 2 반도체막으로부터 소스 영역과 드레인 영역을 형성하고, 상기 제 2 도전막으로부터 소스 전극과 드레인 전극을 형성하는 공정을 포함하고;상기 제 1, 제 2 및 제 3 포토레지스트 패턴을 형성하는 각 공정은,포토레지스트를 도포하는 단계;프리베이킹을 행하는 단계;노광을 행하는 단계;노광후 베이킹을 행하는 단계;현상을 행하는 단계; 및포스트베이킹을 행하는 단계를 포함하고;상기 노광후 베이킹 온도는 상기 포스트베이킹 온도와 동등하거나 그보다 높은 것을 특징으로 하는 반도체장치 제작방법.
- 제 5 항에 있어서, 상기 노광을 행하는 단계가 단일 파장 광을 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 5 항에 있어서, 상기 노광을 행하는 단계가 축소 투영 노광장치를 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 2 항에 있어서, 상기 노광을 행하는 단계가 다파장 광을 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 2 항에 있어서, 상기 노광을 행하는 단계가 등배 노광장치를 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 6 항에 있어서, 상기 노광을 행하는 단계가 단일 파장 광을 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 6 항에 있어서, 상기 노광을 행하는 단계가 축소 투영 노광장치를 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 반도체장치를 제작하는 방법으로서,절연 표면상에 도전막을 형성하는 공정;상기 도전막상에 포토레지스트를 형성하는 공정;제 1 온도로 상기 포토레지스트를 프리베이킹하는 공정;상기 포토레지스트를 프리베이킹한 후 상기 포토레지스트에 노광을 행하는 공정;상기 노광 후에 현상을 행하는 공정;상기 현상 후에 제 2 온도로 상기 포토레지스트를 포스트베이킹하는 공정; 및포스트베이킹된 상기 포토레지스트를 사용하여 상기 도전막을 에칭하여, 테이퍼부를 가진 배선을 형성하는 공정을 포함하고;상기 제 1 온도는 상기 제 2 온도에 대해 ±10℃ 이내인 것을 특징으로 하는 반도체장치 제작방법.
- 제 13 항에 있어서, 상기 노광을 행하는 공정이 다파장 광을 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 13 항에 있어서, 상기 노광을 행하는 공정이 등배 노광장치를 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 반도체장치를 제작하는 방법으로서,절연 표면상에 도전막을 형성하는 공정;상기 도전막상에 포토레지스트를 도포하는 공정;제 1 온도로 상기 포토레지스트를 프리베이킹하는 공정;프리베이킹한 포토레지스트에 노광을 행하는 공정;제 2 온도로 상기 포토레지스트에 노광후 베이킹을 행하는 공정;노광후 베이킹한 포토레지스트에 현상을 행하는 공정;제 3 온도로, 현상한 포토레지스트를 포스트베이킹하는 공정; 및포스트베이킹된 상기 포토레지스트를 사용하여 상기 도전막을 에칭하여, 테이퍼부를 가진 배선을 형성하는 공정을 포함하고;상기 제2 온도는 상기 제3 온도와 동등하거나 그보다 높은 것을 특징으로 하는 반도체장치 제작방법.
- 제 16 항에 있어서, 상기 노광을 행하는 공정이 단일 파장 광을 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 16 항에 있어서, 상기 노광을 행하는 공정이 축소 투영 노광장치를 사용하여 노광을 행하는 것으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
- 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 13 항, 제 16 항 중 어느 한 항에 있어서, 상기 반도체장치가 액정표시장치인 것을 특징으로 하는 반도체장치 제작방법.
- 제 13 항 또는 제 16 항에 있어서, 상기 배선이, 게이트 배선, 소스 배선, 및 드레인 배선으로 이루어진 군에서 선택되는 배선인 것을 특징으로 하는 반도체장치 제작방법.
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