JPH05206086A - 薄膜のエッチング方法 - Google Patents
薄膜のエッチング方法Info
- Publication number
- JPH05206086A JPH05206086A JP1148392A JP1148392A JPH05206086A JP H05206086 A JPH05206086 A JP H05206086A JP 1148392 A JP1148392 A JP 1148392A JP 1148392 A JP1148392 A JP 1148392A JP H05206086 A JPH05206086 A JP H05206086A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- drain
- etching
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は，多層薄膜のエッチング方法に関
し, 多層膜の剥離を防止し, 段差をなだらかにすること
を目的とする。 【構成】 下層膜２及び上層膜３を順次積層した基板１
上に, レジスト膜４を逆テーパー状にパターニングする
工程と, レジスト膜４をマスクとして, 等方性エッチン
グにより, 上層膜３をレジスト膜４の下辺と同一寸法に
パターニングする工程と, レジスト膜４をマスクとし
て, 異方性エッチングにより, 下層膜２をレジスト膜４
の上辺と同一寸法にパターニングする工程とを含むよう
に構成する。
し, 多層膜の剥離を防止し, 段差をなだらかにすること
を目的とする。 【構成】 下層膜２及び上層膜３を順次積層した基板１
上に, レジスト膜４を逆テーパー状にパターニングする
工程と, レジスト膜４をマスクとして, 等方性エッチン
グにより, 上層膜３をレジスト膜４の下辺と同一寸法に
パターニングする工程と, レジスト膜４をマスクとし
て, 異方性エッチングにより, 下層膜２をレジスト膜４
の上辺と同一寸法にパターニングする工程とを含むよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は液晶ディスプレイ，エレ
クトロルミネッセンス等の駆動に用いる薄膜トランジス
タ（ＴＦＴ）の製造方法に関する。
クトロルミネッセンス等の駆動に用いる薄膜トランジス
タ（ＴＦＴ）の製造方法に関する。
【０００２】
【従来の技術】図４，５は従来例の説明図である。図に
おいて，18は基板, 19は下層膜, 20は上層膜, 21はレジ
スト膜, 22は透明絶縁基板, 23はゲートバスライン, 24
はゲート電極, 25はゲート絶縁膜, 26は半導体活性層,
27は半導体接合層, 28はチャネル保護膜, 29はソース
電極, 30はドレイン電極, 31はドレインバスライン, 32
は画素電極である。
おいて，18は基板, 19は下層膜, 20は上層膜, 21はレジ
スト膜, 22は透明絶縁基板, 23はゲートバスライン, 24
はゲート電極, 25はゲート絶縁膜, 26は半導体活性層,
27は半導体接合層, 28はチャネル保護膜, 29はソース
電極, 30はドレイン電極, 31はドレインバスライン, 32
は画素電極である。
【０００３】従来の多層薄膜のエッチング方法では，各
層の被覆性・平坦性を改善するために，各層に段差のあ
る形状を作る際に，図４（ａ）に示すように，テーパー
状に形成されるレジスト膜21をマスクに用い，先ず，図
４（ｂ）に示すように，ウエットエッチング等で上層膜
20を等方性エッチングによるオーバーエッチングでレジ
スト膜21の下部までサイドエッチングした後，図４
（ｃ）に示すように，反応性イオンエッチング等を用い
た異方性エッチングにより下層膜19をレジスト膜21のパ
ターン寸法と同じになるようにエッチングして，下層膜
19と上層膜20の間に段差を形成していた。
層の被覆性・平坦性を改善するために，各層に段差のあ
る形状を作る際に，図４（ａ）に示すように，テーパー
状に形成されるレジスト膜21をマスクに用い，先ず，図
４（ｂ）に示すように，ウエットエッチング等で上層膜
20を等方性エッチングによるオーバーエッチングでレジ
スト膜21の下部までサイドエッチングした後，図４
（ｃ）に示すように，反応性イオンエッチング等を用い
た異方性エッチングにより下層膜19をレジスト膜21のパ
ターン寸法と同じになるようにエッチングして，下層膜
19と上層膜20の間に段差を形成していた。
【０００４】しかし，この方法では，等方性エッチング
の際のサイドエッチング量の制御が難しく，再現性良く
段差形状を作ることが困難であった。
の際のサイドエッチング量の制御が難しく，再現性良く
段差形状を作ることが困難であった。
【０００５】
【発明が解決しようとする課題】従って，等方性エッチ
ングのサイドエッチング量が制御できないと，その下の
層との段差がうまく形成できす，その上に形成した膜と
の密着性が悪くなり，剥がれ等の障害を起こして，短絡
するか，または，サイドエッチング量が大過ぎて，パタ
ーンが細くなり断線等の電気的障害が起こる恐れがあっ
た。
ングのサイドエッチング量が制御できないと，その下の
層との段差がうまく形成できす，その上に形成した膜と
の密着性が悪くなり，剥がれ等の障害を起こして，短絡
するか，または，サイドエッチング量が大過ぎて，パタ
ーンが細くなり断線等の電気的障害が起こる恐れがあっ
た。
【０００６】具体的な例としては, 図５に示すＴＦＴの
ドレインバスバスライン31，或いはインジウム・酸化錫
（ＩＴＯ）からなる画素電極32を形成する際に，ソース
電極29, 或いは, ドレイン電極30が下地の半導体接合層
27との間に急な段差があると, ソース・ドレイン電極2
9,30 が剥がれやすくなり, 下地の半導体接合層27に対
して, ソース・ドレイン電極29,30 の段差を緩やかにす
る必要がある。
ドレインバスバスライン31，或いはインジウム・酸化錫
（ＩＴＯ）からなる画素電極32を形成する際に，ソース
電極29, 或いは, ドレイン電極30が下地の半導体接合層
27との間に急な段差があると, ソース・ドレイン電極2
9,30 が剥がれやすくなり, 下地の半導体接合層27に対
して, ソース・ドレイン電極29,30 の段差を緩やかにす
る必要がある。
【０００７】本発明は, 以上の点を鑑み，多層膜のエッ
チングにおいて，再現性良く段差形状を得ることを目的
として提供されるものである。
チングにおいて，再現性良く段差形状を得ることを目的
として提供されるものである。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は基板，２は下層膜，３は上
層膜，４はレジスト膜である。
図である。図において，１は基板，２は下層膜，３は上
層膜，４はレジスト膜である。
【０００９】上記の問題点を解決するためには，逆テー
パー状に形成されたレジスト膜４をマスクとして，基板
１上の上層膜２の等方性エッチング，続いて，基板１上
の下層膜２の異方性ドライエッチングを順次行うことに
より，等方性エッチングがオーバーエッチングすること
なく，適性な時点でエッチングが終了するので，逆テー
パー状のレジスト膜４の上辺と下辺の位置により，下層
膜２及び上層膜３のエッチングパターンの側面の位置を
決めることができる。
パー状に形成されたレジスト膜４をマスクとして，基板
１上の上層膜２の等方性エッチング，続いて，基板１上
の下層膜２の異方性ドライエッチングを順次行うことに
より，等方性エッチングがオーバーエッチングすること
なく，適性な時点でエッチングが終了するので，逆テー
パー状のレジスト膜４の上辺と下辺の位置により，下層
膜２及び上層膜３のエッチングパターンの側面の位置を
決めることができる。
【００１０】即ち，本発明の目的は，図１（ａ）に示す
ように，下層膜２及び上層膜３を順次積層した基板１上
に, レジスト膜４を逆テーパー状にパターニングする工
程と,図１（ｂ）に示すように，該レジスト膜４をマス
クとして, 等方性エッチングにより, 該上層膜３を該レ
ジスト膜４の下辺と同一寸法にパターニングする工程
と,次に, 図１（ｃ）に示すように，該レジスト膜４を
マスクとして, 異方性エッチングにより, 該下層膜２を
該レジスト膜４の上辺と同一寸法にパターニングする工
程とを含むことにより達成される。
ように，下層膜２及び上層膜３を順次積層した基板１上
に, レジスト膜４を逆テーパー状にパターニングする工
程と,図１（ｂ）に示すように，該レジスト膜４をマス
クとして, 等方性エッチングにより, 該上層膜３を該レ
ジスト膜４の下辺と同一寸法にパターニングする工程
と,次に, 図１（ｃ）に示すように，該レジスト膜４を
マスクとして, 異方性エッチングにより, 該下層膜２を
該レジスト膜４の上辺と同一寸法にパターニングする工
程とを含むことにより達成される。
【００１１】
【作用】本発明では，上記のように，比較的再現性のと
れる逆テーパ状のレジスト膜を形成することで，多層膜
の段差形状を制御できる。
れる逆テーパ状のレジスト膜を形成することで，多層膜
の段差形状を制御できる。
【００１２】また，段差の程度を決められるので，上下
の多層膜同士の密着性も良くなる。
の多層膜同士の密着性も良くなる。
【００１３】
【実施例】図２，図３は本発明の一実施例の工程順模式
断面図である。図において，５は透明ガラス基板，６は
ゲートバスライン，７はゲート電極，８はゲート絶縁
膜，９は半導体活性層，10はチャネル保護膜, 11はレジ
スト膜,12は半導体接合層, 13はソース・ドレイン電極,
14は逆テーパー状レジスト膜,15はドレインバスライ
ン, 16はレジスト膜, 17は画素電極である。
断面図である。図において，５は透明ガラス基板，６は
ゲートバスライン，７はゲート電極，８はゲート絶縁
膜，９は半導体活性層，10はチャネル保護膜, 11はレジ
スト膜,12は半導体接合層, 13はソース・ドレイン電極,
14は逆テーパー状レジスト膜,15はドレインバスライ
ン, 16はレジスト膜, 17は画素電極である。
【００１４】図２（ａ）に平面図で示すように，透明ガ
ラス基板５上にチタン(Ti)膜を 800Åの厚さにスパッタ
し, パターニングしてゲートバスライン６に接続したゲ
ート電極７を形成する。
ラス基板５上にチタン(Ti)膜を 800Åの厚さにスパッタ
し, パターニングしてゲートバスライン６に接続したゲ
ート電極７を形成する。
【００１５】図２（ａ）のＡ−Ａ’ラインでカットした
断面図を図２（ｂ）に示す。今後の工程は，各種の膜を
積み重ねて加工する工程を説明するので，Ａ−Ａ’ライ
ンでカットした断面図の場所で説明を行う。
断面図を図２（ｂ）に示す。今後の工程は，各種の膜を
積み重ねて加工する工程を説明するので，Ａ−Ａ’ライ
ンでカットした断面図の場所で説明を行う。
【００１６】次に，図２（ｃ）に示すように，ロードロ
ック型プラズマＣＶＤ装置を用い，透明ガラス基板５上
にゲート絶縁膜８として，窒化シリコン(Si3N4）膜を3,
000Åの厚さに, また, その上に半導体活性層９として
アモルファスシリコン(a-Si)層を150 Åの厚さに, 更
に, チャネル保護膜10として二酸化シリコン(SiO2)膜を
1,200Åの厚さに, 順次積層する。
ック型プラズマＣＶＤ装置を用い，透明ガラス基板５上
にゲート絶縁膜８として，窒化シリコン(Si3N4）膜を3,
000Åの厚さに, また, その上に半導体活性層９として
アモルファスシリコン(a-Si)層を150 Åの厚さに, 更
に, チャネル保護膜10として二酸化シリコン(SiO2)膜を
1,200Åの厚さに, 順次積層する。
【００１７】図２（ｄ）に示すように，マスクを用いて
ポジ型レジストを露光し，レジスト膜11のパターンを形
成後, チャネル保護膜10のパターンエッチングを行う。
図２（ｅ）に示すように，透明ガラス基板５上全面にロ
ードロック型プラズマＣＶＤ装置を用いて，半導体接合
層12として燐ドープa-Si層を 500Åの厚さに形成し, ソ
ース・ドレイン電極13としてTi膜を 1,000Åの厚さにス
パッタする。
ポジ型レジストを露光し，レジスト膜11のパターンを形
成後, チャネル保護膜10のパターンエッチングを行う。
図２（ｅ）に示すように，透明ガラス基板５上全面にロ
ードロック型プラズマＣＶＤ装置を用いて，半導体接合
層12として燐ドープa-Si層を 500Åの厚さに形成し, ソ
ース・ドレイン電極13としてTi膜を 1,000Åの厚さにス
パッタする。
【００１８】ここで, 図２（ｆ）に示すように，レジス
ト膜11のリフトオフを行い, チャネル保護膜10上の不要
な半導体接合層12とソース・ドイン電極13の膜を除去す
る。図２（ｇ）に示すように，透明ガラス基板５上全面
に画像反転対応ポジ型フォトレジスト（ヘキスト社製)
をスピンコーターにより 1.5μｍの厚さに塗布し,ステ
ッパにより主にｇ，ｈ線で露光する（露光量60mJ/cm2)
。
ト膜11のリフトオフを行い, チャネル保護膜10上の不要
な半導体接合層12とソース・ドイン電極13の膜を除去す
る。図２（ｇ）に示すように，透明ガラス基板５上全面
に画像反転対応ポジ型フォトレジスト（ヘキスト社製)
をスピンコーターにより 1.5μｍの厚さに塗布し,ステ
ッパにより主にｇ，ｈ線で露光する（露光量60mJ/cm2)
。
【００１９】ここで 120℃のオーブン中で10分ベークを
行い, レジストの露光部の架橋反応を起こさせ, もう一
度ｇ，ｈ，ｉ線の波長でレジスト14全面を露光（露光量
180mJ/cm2）してからアルカリ現像液MF319 で80秒の現
像を行う。
行い, レジストの露光部の架橋反応を起こさせ, もう一
度ｇ，ｈ，ｉ線の波長でレジスト14全面を露光（露光量
180mJ/cm2）してからアルカリ現像液MF319 で80秒の現
像を行う。
【００２０】すると逆テーパー型レジスト膜14のパター
ンがソース・ドレイン金属膜13上に形成される。次に，
図２（ｈ）に示すように，プラズマ分離型反応性ドライ
エッチング装置（ＣＤＥ）を用いて，基板温度50℃, 圧
力30Pa, 出力 500W で, 放電室に導入された弗化炭素(C
F4) を 320sccm, 酸素(O2)80sccmをマイクロ波励起
（発振出力1.35W)させて生成したプラズマが輸送管を移
動し, チャンバ内に到達したラジカルにより, まず第１
層のソース・ドレイン電極13の膜を等方性エッチングす
る。
ンがソース・ドレイン金属膜13上に形成される。次に，
図２（ｈ）に示すように，プラズマ分離型反応性ドライ
エッチング装置（ＣＤＥ）を用いて，基板温度50℃, 圧
力30Pa, 出力 500W で, 放電室に導入された弗化炭素(C
F4) を 320sccm, 酸素(O2)80sccmをマイクロ波励起
（発振出力1.35W)させて生成したプラズマが輸送管を移
動し, チャンバ内に到達したラジカルにより, まず第１
層のソース・ドレイン電極13の膜を等方性エッチングす
る。
【００２１】続いて, 図２（ｉ）に示すように，ロード
ロック型ＲＩＥ装置を用いて，室温で塩素(Cl2)160scc
m, 三塩化硼素(BCl3)80sccmの二元系プロセスガスをチ
ャンバ内に導入し, 圧力13Pa, 出力800W, 放電圧力0.1T
orr,放電出力0.4W/cm2による磁界中で, 半導体活性層９
と半導体接合層12を一括して異方性エッチングを行う。
ロック型ＲＩＥ装置を用いて，室温で塩素(Cl2)160scc
m, 三塩化硼素(BCl3)80sccmの二元系プロセスガスをチ
ャンバ内に導入し, 圧力13Pa, 出力800W, 放電圧力0.1T
orr,放電出力0.4W/cm2による磁界中で, 半導体活性層９
と半導体接合層12を一括して異方性エッチングを行う。
【００２２】図２（ｊ）に示すように，エッチングが終
了したら，逆テーパー形状レジスト膜14を剥離する。図
２（ｋ）に示すように，ドレインバス用としてAl膜を
6,000Åの厚さにスパッタ法により被着し，図示しない
レジスト膜をマスクとしてパターニングして，ドレイン
バスライン15を形成する。
了したら，逆テーパー形状レジスト膜14を剥離する。図
２（ｋ）に示すように，ドレインバス用としてAl膜を
6,000Åの厚さにスパッタ法により被着し，図示しない
レジスト膜をマスクとしてパターニングして，ドレイン
バスライン15を形成する。
【００２３】図３（ａ）に示すように，画素電極17を形
成するために, レジスト膜16を透明ガラス基板５上全面
に塗布し，マスクを用いて，レジスト膜16をパターニン
グする。
成するために, レジスト膜16を透明ガラス基板５上全面
に塗布し，マスクを用いて，レジスト膜16をパターニン
グする。
【００２４】図３（ｂ）に示すように，画素電極17形成
用にインジウム(In)と酸化錫(SnO2)からなる透明導電膜
(ITO) を 3,500Åの厚さに透明ガラス基板５上全面にス
パッタし, レジスト膜16のリフトオフを行って, 画素電
極17を形成する。
用にインジウム(In)と酸化錫(SnO2)からなる透明導電膜
(ITO) を 3,500Åの厚さに透明ガラス基板５上全面にス
パッタし, レジスト膜16のリフトオフを行って, 画素電
極17を形成する。
【００２５】図３（ｃ）に，本発明の方法を適用して完
成した薄膜トランジスタの平面透視図を示す。
成した薄膜トランジスタの平面透視図を示す。
【００２６】
【発明の効果】本発明によれば，以上説明したように，
多層の薄膜に適度な段差形状を実現することができ，薄
膜同士の密着性を向上することで，膜の剥離等による電
気的障害をなくすことがてき，ＴＦＴデバイス等の品質
が向上し, 装置の信頼性に寄与するところが大きい。
多層の薄膜に適度な段差形状を実現することができ，薄
膜同士の密着性を向上することで，膜の剥離等による電
気的障害をなくすことがてき，ＴＦＴデバイス等の品質
が向上し, 装置の信頼性に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図（その
１）
１）
【図３】 本発明の一実施例の工程順模式断面図（その
２）
２）
【図４】 従来例の説明図（その１）
【図５】 従来例の説明図（その２）
１ 基板 ２ 下層膜 ３ 上層膜 ４ レジスト膜 ５ 透明ガラス基板 ６ ゲートパスライン ７ ゲート電極 ８ ゲート絶縁膜 ９ 半導体活性層 10 チャネル保護膜 11 レジスト膜 12 半導体接合層 13 ソース・ドレイン電極 14 レジスト 15 ドレインバスライン 16 レジスト 17 画素電極
Claims (2)
- 【請求項１】 下層膜(2) 及び上層膜(3) を順次積層し
た基板(1) 上に, レジスト膜(4) を逆テーパー状にパタ
ーニングする工程と,該レジスト膜(4) をマスクとして,
等方性エッチングにより, 該上層膜(3) を該レジスト
膜(4) の下辺と同一寸法にパターニングする工程と,次
に, 該レジスト膜(4) をマスクとして, 異方性エッチン
グにより, 該下層膜(2) を該レジスト膜(4) の上辺と同
一寸法にパターニングする工程とを含むことを特徴とす
る薄膜のエッチング方法。 - 【請求項２】 透明ガラス基板(5) 上に, 少なくともゲ
ート電極(7),ゲート絶縁膜(8), 半導体活性層(9),チャ
ネル保護膜(10), 半導体接合層(12), ソース・ドレイン
電極(13)を形成し, 該ゲート電極(7) 間を接続するゲー
トバスライン(6),該ドレイン電極(13)間を接続するドレ
インバスライン(15)と共に集積してなる薄膜トランジス
タ（ＴＦＴ）マトリクスにおいて，ソース・ドレイン電
極（13）上のドレインバスメタル上に前記逆テーパー状
レジスト膜(14) をパターニングして，該ドレインバス
メタルを等方性エッチングし，続いてソース・ドレイン
電極(13)を異方性エッチングして，該ドレインバスライ
ン(15)と該ソース・ドレイン電極(13)の間に段差を設け
ることを特徴とする薄膜のエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148392A JPH05206086A (ja) | 1992-01-27 | 1992-01-27 | 薄膜のエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148392A JPH05206086A (ja) | 1992-01-27 | 1992-01-27 | 薄膜のエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206086A true JPH05206086A (ja) | 1993-08-13 |
Family
ID=11779301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148392A Pending JPH05206086A (ja) | 1992-01-27 | 1992-01-27 | 薄膜のエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206086A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304956B1 (ko) * | 1998-08-26 | 2001-10-19 | 김영환 | 커패시터의 형성 방법 |
| JP2002057163A (ja) * | 2000-05-13 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| USRE43471E1 (en) | 2000-05-13 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
-
1992
- 1992-01-27 JP JP1148392A patent/JPH05206086A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304956B1 (ko) * | 1998-08-26 | 2001-10-19 | 김영환 | 커패시터의 형성 방법 |
| JP2002057163A (ja) * | 2000-05-13 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| USRE43471E1 (en) | 2000-05-13 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5978058A (en) | Thin film transistor liquid crystal display with a silicide layer formed inside a contact hole and fabricating process therefor | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| KR19980032165A (ko) | 질화크롬을 사용한 배선 및 그 제조 방법, 이를 이용한 액정 표시 장치 및 그 제조 방법 | |
| US8178374B2 (en) | Thin film patterning method and method for manufacturing a liquid crystal display device | |
| US11424337B2 (en) | Array substrate, manufacturing method thereof, and display panel | |
| JP3975014B2 (ja) | 液晶表示装置の製造方法 | |
| JPH10268343A (ja) | 液晶表示装置およびその製造方法 | |
| JPH0574803A (ja) | 半導体装置の製造方法 | |
| JP4132556B2 (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| JP2002111004A (ja) | アレイ基板の製造方法 | |
| JP2002110631A (ja) | 多層薄膜パターンの製造方法 | |
| JPH05206086A (ja) | 薄膜のエッチング方法 | |
| JP3346324B2 (ja) | エッチング方法 | |
| EP0936668B1 (en) | Method of producing thin film transistor | |
| JPH08339974A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2715521B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06104241A (ja) | アルミニウム電極のパターニング方法 | |
| JPH10301127A (ja) | 透明導電膜のパターニング方法 | |
| KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| US5523187A (en) | Method for the fabrication of liquid crystal display device | |
| JP2522014B2 (ja) | 透明電極の形成方法 | |
| KR100603844B1 (ko) | 액정표시소자의 화소전극의 제조방법. | |
| KR100486492B1 (ko) | Tft기판의제조방법및tft기판 | |
| JPH06326130A (ja) | 平坦化方法と平坦化素子 | |
| JP2001168190A (ja) | 半導体装置、液晶表示装置、半導体装置の製造方法および液晶表示装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010109 |