JPH08339974A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH08339974A JPH08339974A JP16937795A JP16937795A JPH08339974A JP H08339974 A JPH08339974 A JP H08339974A JP 16937795 A JP16937795 A JP 16937795A JP 16937795 A JP16937795 A JP 16937795A JP H08339974 A JPH08339974 A JP H08339974A
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Abstract
(57)【要約】
【目的】 ソース・ドレイン電極間に短絡の発生しない
薄膜トランジスタを提供する。 【構成】 ゲート電極２２、ゲート絶縁膜２３、半導体
層２４を形成し、バリヤ層２８、アルミニウム膜２９を
積層した後、フォトレジスト３０をマスクとしてエッチ
ングを行う。この後に酸素プラズマ処理を行って、アル
ミニウム膜２９の側壁に酸化アルミニウム層２９Ａを形
成する。この酸化アルミニウム層２９Ａにより、オーバ
ーコート膜３２をプラズマＣＶＤ法により形成した際
に、アルミニウム膜２９にサイドヒロックが起こるのを
防止することができ、ソース・ドレイン電極間の短絡を
防止することができる。
薄膜トランジスタを提供する。 【構成】 ゲート電極２２、ゲート絶縁膜２３、半導体
層２４を形成し、バリヤ層２８、アルミニウム膜２９を
積層した後、フォトレジスト３０をマスクとしてエッチ
ングを行う。この後に酸素プラズマ処理を行って、アル
ミニウム膜２９の側壁に酸化アルミニウム層２９Ａを形
成する。この酸化アルミニウム層２９Ａにより、オーバ
ーコート膜３２をプラズマＣＶＤ法により形成した際
に、アルミニウム膜２９にサイドヒロックが起こるのを
防止することができ、ソース・ドレイン電極間の短絡を
防止することができる。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタお
よびその製造方法に関する。
よびその製造方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス型ＬＣＤ
（ＡＭ−ＬＣＤ）の高精細化が益々進み、これに伴いＡ
Ｍ−ＬＣＤにスイッチング素子として用いられる薄膜ト
ランジスタの微細化も進んでいる。この種の薄膜トラン
ジスタの製造方法としては、図３および図４の工程断面
図に示すような方法が知られている。この方法は、図３
（Ａ）に示すように、まずガラス基板１の上に例えばク
ロム（Ｃｒ）でなるゲート電極２を形成した後、全面に
ゲート絶縁膜３を堆積させる。その後、ゲート絶縁膜３
の上にアモルファスシリコンでなる半導体層４を堆積さ
せ、ゲート電極２と対向する位置に半導体層４が残るよ
うにパターニングを行う。次に、半導体層４の上に例え
ば窒化シリコン（ＳｉＮ）でなるチャネル保護膜５を形
成した後、半導体層４およびチャネル保護膜５上に、ソ
ース・ドレインとしてのｎ+−Ｓｉ層６、６を形成す
る。また、ゲート絶縁膜３の上には、半導体層４の側方
にＩＴＯでなる画素電極７を形成する。
（ＡＭ−ＬＣＤ）の高精細化が益々進み、これに伴いＡ
Ｍ−ＬＣＤにスイッチング素子として用いられる薄膜ト
ランジスタの微細化も進んでいる。この種の薄膜トラン
ジスタの製造方法としては、図３および図４の工程断面
図に示すような方法が知られている。この方法は、図３
（Ａ）に示すように、まずガラス基板１の上に例えばク
ロム（Ｃｒ）でなるゲート電極２を形成した後、全面に
ゲート絶縁膜３を堆積させる。その後、ゲート絶縁膜３
の上にアモルファスシリコンでなる半導体層４を堆積さ
せ、ゲート電極２と対向する位置に半導体層４が残るよ
うにパターニングを行う。次に、半導体層４の上に例え
ば窒化シリコン（ＳｉＮ）でなるチャネル保護膜５を形
成した後、半導体層４およびチャネル保護膜５上に、ソ
ース・ドレインとしてのｎ+−Ｓｉ層６、６を形成す
る。また、ゲート絶縁膜３の上には、半導体層４の側方
にＩＴＯでなる画素電極７を形成する。
【０００３】次に、図３（Ｂ）に示すように、全面にク
ロム（Ｃｒ）でなるバリヤ層８をスパッタ法により堆積
させ、続いてアルミニウム（Ａｌ）膜９をスパッタ法に
より堆積させる。その後、アルミニウム膜９上にフォト
レジスト１０を塗布し、露光、現像を行って同図（Ｂ）
に示すようなパターンを形成する。次に、図４（Ａ）に
示すように、フォトレジスト１０をマスクとして異方性
エッチングを行ってアルミニウム膜９とバリヤ層８をパ
ターニングしてソース・ドレイン電極９Ａ、９Ａを形成
する。その後、フォトレジスト１０を剥離すると図４
（Ａ）に示すような構造となる。その後、図４（Ｂ）に
示すように、全面に窒化シリコン（ＳｉＮ）でなるオー
バーコート膜１１をプラズマＣＶＤ法により堆積させる
ことにより、画素電極７に接続された薄膜トランジスタ
が完成する。
ロム（Ｃｒ）でなるバリヤ層８をスパッタ法により堆積
させ、続いてアルミニウム（Ａｌ）膜９をスパッタ法に
より堆積させる。その後、アルミニウム膜９上にフォト
レジスト１０を塗布し、露光、現像を行って同図（Ｂ）
に示すようなパターンを形成する。次に、図４（Ａ）に
示すように、フォトレジスト１０をマスクとして異方性
エッチングを行ってアルミニウム膜９とバリヤ層８をパ
ターニングしてソース・ドレイン電極９Ａ、９Ａを形成
する。その後、フォトレジスト１０を剥離すると図４
（Ａ）に示すような構造となる。その後、図４（Ｂ）に
示すように、全面に窒化シリコン（ＳｉＮ）でなるオー
バーコート膜１１をプラズマＣＶＤ法により堆積させる
ことにより、画素電極７に接続された薄膜トランジスタ
が完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の薄膜トランジスタの製造方法では、オーバー
コート膜１１を成膜する際の温度が２５０〜３５０°Ｃ
なるため、アルミニウム膜９からサイドヒロック９Ｂが
発生して画素電極７の開口率を低下させたり、半導体層
４のチャネル領域上、すなわち、ソース・ドレイン電極
間の距離が短かくなりトランジスタ制御特性が劣化した
り、場合によっては、ソース・ドレイン電極同士が短絡
したり、他の配線と短絡するなどの問題がある。このよ
うな問題は、薄膜トランジスタの微細化が進むにしたが
って増大する。そこで、この発明は、アルミニウム系材
料で形成されたソース・ドレイン電極にサイドヒロック
が発生するのを防止した、薄膜トランジスタおよびその
製造方法を提供することを目的としている。
うな従来の薄膜トランジスタの製造方法では、オーバー
コート膜１１を成膜する際の温度が２５０〜３５０°Ｃ
なるため、アルミニウム膜９からサイドヒロック９Ｂが
発生して画素電極７の開口率を低下させたり、半導体層
４のチャネル領域上、すなわち、ソース・ドレイン電極
間の距離が短かくなりトランジスタ制御特性が劣化した
り、場合によっては、ソース・ドレイン電極同士が短絡
したり、他の配線と短絡するなどの問題がある。このよ
うな問題は、薄膜トランジスタの微細化が進むにしたが
って増大する。そこで、この発明は、アルミニウム系材
料で形成されたソース・ドレイン電極にサイドヒロック
が発生するのを防止した、薄膜トランジスタおよびその
製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】請求項１記載の発明にお
いては、ソース電極およびドレイン電極の側壁に形成さ
れた酸化アルミニウム層が、ソース電極およびドレイン
電極を構成するアルミニウム系材料が側方に突出してヒ
ロックを形成するのを防止する薄膜半導体層と、該薄膜
半導体層にゲート絶縁膜を介して対向配置されたゲート
電極と、前記薄膜半導体層のソース領域とドレイン領域
とに接続するようにアルミニウム系材料で形成されたソ
ース電極およびドレイン電極と、を備えた薄膜トランジ
スタにおいて、前記ソース電極およびドレイン電極の側
壁に酸化アルミニウム層が形成されていることを、その
解決手段としている。請求項２記載の発明は、前記酸化
アルミニウム層が、前記ソース電極および前記ドレイン
電極の相対向する内側の側壁に形成されていることを特
徴としている。 請求項３記載の発明は、前記酸化アル
ミニウム層が、前記ソース電極および前記ドレイン電極
の外側の側壁に形成されていることを特徴としている。
請求項４記載の発明は、薄膜半導体層と該薄膜半導体層
に電気的に接続するアルミニウム系材料膜とを形成した
後、該アルミニウム系材料膜上にマスクを形成し、該マ
スクを用いて前記アルミニウム系材料膜をエッチングし
てソース電極とドレイン電極とを形成した後、前記マス
クを剥離し、その後、全面にオーバーコート膜を形成す
る薄膜トランジスタの製造方法において、前記アルミニ
ウム系材料膜をエッチングした後、前記マスクを剥離す
る前に、前記アルミニウム系材料膜の側壁に酸化アルミ
ニウム層を形成することを、解決手段としている。請求
項５記載の発明は、前記アルミニウム系材料膜のエッチ
ングが、酸化性ガスを含むエッチングガスを用いたドラ
イエッチングであることを特徴としている。
いては、ソース電極およびドレイン電極の側壁に形成さ
れた酸化アルミニウム層が、ソース電極およびドレイン
電極を構成するアルミニウム系材料が側方に突出してヒ
ロックを形成するのを防止する薄膜半導体層と、該薄膜
半導体層にゲート絶縁膜を介して対向配置されたゲート
電極と、前記薄膜半導体層のソース領域とドレイン領域
とに接続するようにアルミニウム系材料で形成されたソ
ース電極およびドレイン電極と、を備えた薄膜トランジ
スタにおいて、前記ソース電極およびドレイン電極の側
壁に酸化アルミニウム層が形成されていることを、その
解決手段としている。請求項２記載の発明は、前記酸化
アルミニウム層が、前記ソース電極および前記ドレイン
電極の相対向する内側の側壁に形成されていることを特
徴としている。 請求項３記載の発明は、前記酸化アル
ミニウム層が、前記ソース電極および前記ドレイン電極
の外側の側壁に形成されていることを特徴としている。
請求項４記載の発明は、薄膜半導体層と該薄膜半導体層
に電気的に接続するアルミニウム系材料膜とを形成した
後、該アルミニウム系材料膜上にマスクを形成し、該マ
スクを用いて前記アルミニウム系材料膜をエッチングし
てソース電極とドレイン電極とを形成した後、前記マス
クを剥離し、その後、全面にオーバーコート膜を形成す
る薄膜トランジスタの製造方法において、前記アルミニ
ウム系材料膜をエッチングした後、前記マスクを剥離す
る前に、前記アルミニウム系材料膜の側壁に酸化アルミ
ニウム層を形成することを、解決手段としている。請求
項５記載の発明は、前記アルミニウム系材料膜のエッチ
ングが、酸化性ガスを含むエッチングガスを用いたドラ
イエッチングであることを特徴としている。
【０００６】
【作用】請求項１記載の発明においては、ソース電極お
よびドレイン電極の側壁に形成された酸化アルミニウム
層が、オーバーコート膜を成膜する際に、ソース電極お
よびドレイン電極を構成するアルミニウム系材料が側方
に突出してヒロックを形成するのを防止する作用を持
つ。また、請求項２記載の発明においては、酸化アルミ
ニウム層がソース電極および前記ドレイン電極の相対向
する内側の側壁に形成されているため、ソース電極とド
レイン電極とが短絡するのを防止する作用がある。さら
に、請求項３記載の発明においては、酸化アルミニウム
層がソース電極および前記ドレイン電極の外側の側壁に
形成されているため、例えば、薄膜トランジスタに画素
電極が隣接して形成されている場合に、画素電極の一部
をアルミニウム系材料のサイドヒロックで覆うことによ
る開口率の低下を防止することができる。請求項４記載
の発明においては、酸化処理をアルミニウム系材料膜を
エッチングした後マスクを剥離する前に施すため、アル
ミニウム系材料膜の表面は酸化されず、アルミニウム系
材料膜の側壁のみに酸化アルミニウム層が形成される。
このため、ソース電極およびドレイン電極に他の配線を
接続する場合に酸化アルミニウム層による支障がない。
そして、オーバーコート膜を成膜する際にサイドヒロッ
クの発生を防止することが可能となる。また、請求項５
記載の発明においては、アルミニウム系材料膜をエッチ
ングする際に、エッチングガスが酸化性ガスを含むた
め、エッチングと同時にソース電極およびドレイン電極
の側壁に酸化アルミニウム層を形成することが可能とな
る。
よびドレイン電極の側壁に形成された酸化アルミニウム
層が、オーバーコート膜を成膜する際に、ソース電極お
よびドレイン電極を構成するアルミニウム系材料が側方
に突出してヒロックを形成するのを防止する作用を持
つ。また、請求項２記載の発明においては、酸化アルミ
ニウム層がソース電極および前記ドレイン電極の相対向
する内側の側壁に形成されているため、ソース電極とド
レイン電極とが短絡するのを防止する作用がある。さら
に、請求項３記載の発明においては、酸化アルミニウム
層がソース電極および前記ドレイン電極の外側の側壁に
形成されているため、例えば、薄膜トランジスタに画素
電極が隣接して形成されている場合に、画素電極の一部
をアルミニウム系材料のサイドヒロックで覆うことによ
る開口率の低下を防止することができる。請求項４記載
の発明においては、酸化処理をアルミニウム系材料膜を
エッチングした後マスクを剥離する前に施すため、アル
ミニウム系材料膜の表面は酸化されず、アルミニウム系
材料膜の側壁のみに酸化アルミニウム層が形成される。
このため、ソース電極およびドレイン電極に他の配線を
接続する場合に酸化アルミニウム層による支障がない。
そして、オーバーコート膜を成膜する際にサイドヒロッ
クの発生を防止することが可能となる。また、請求項５
記載の発明においては、アルミニウム系材料膜をエッチ
ングする際に、エッチングガスが酸化性ガスを含むた
め、エッチングと同時にソース電極およびドレイン電極
の側壁に酸化アルミニウム層を形成することが可能とな
る。
【０００７】
【実施例】以下、この発明に係る薄膜トランジスタおよ
びその製造方法の詳細を図面に示す実施例に基づいて説
明する。なお、本実施例は、本発明を液晶表示パネルに
作成される薄膜トランジスタに適用したものである。図
１および図２は本実施例の薄膜トランジスタの製造工程
を示す工程断面図である。まず、本実施例では、図１
（Ａ）に示すように、ガラス基板２１上に、スパッタ法
により堆積された、膜厚が例えば１０００Åのクロム
（Ｃｒ）膜を、フォトリソグラフィー技術およびエッチ
ング技術を用いて加工してゲート電極２２を形成する。
その後、膜厚が例えば４０００Åの、窒化シリコン（Ｓ
ｉＮ）でなるゲート絶縁膜２３を全面に堆積させる。次
に、ゲート絶縁膜２３の上に真性のアモルファスシリコ
ン（ａ−Ｓｉ）膜を膜厚が例えば５００Åとなるように
成膜し、このａ−Ｓｉ膜をフォトリソグラフィー技術お
よびエッチング技術を用いて加工し、ゲート電極２２と
対向する位置に半導体層２４を形成する。その後、半導
体層２４の上に、膜厚が例えば１０００Åの窒化シリコ
ン（ＳｉＮ）膜でなるチャネル保護層２５をパターン形
成する。このチャネル保護層２５は、その両側で半導体
層２４のソース・ドレイン領域を露出させるように形成
されている。その後、チャネル保護層２５の両側に露出
する半導体層２４およびチャネル保護層２５の上に、膜
厚が例えば５００Åのｎ+：ａ−Ｓｉ層２６をパターン
形成する。このｎ+：ａ−Ｓｉ層２６は、チャネル保護
層２５の上で離間するように分離されている。その後、
半導体層２４の側方のゲート絶縁膜２３上に、ＩＴＯで
なる画素電極２７をパターン形成する。
びその製造方法の詳細を図面に示す実施例に基づいて説
明する。なお、本実施例は、本発明を液晶表示パネルに
作成される薄膜トランジスタに適用したものである。図
１および図２は本実施例の薄膜トランジスタの製造工程
を示す工程断面図である。まず、本実施例では、図１
（Ａ）に示すように、ガラス基板２１上に、スパッタ法
により堆積された、膜厚が例えば１０００Åのクロム
（Ｃｒ）膜を、フォトリソグラフィー技術およびエッチ
ング技術を用いて加工してゲート電極２２を形成する。
その後、膜厚が例えば４０００Åの、窒化シリコン（Ｓ
ｉＮ）でなるゲート絶縁膜２３を全面に堆積させる。次
に、ゲート絶縁膜２３の上に真性のアモルファスシリコ
ン（ａ−Ｓｉ）膜を膜厚が例えば５００Åとなるように
成膜し、このａ−Ｓｉ膜をフォトリソグラフィー技術お
よびエッチング技術を用いて加工し、ゲート電極２２と
対向する位置に半導体層２４を形成する。その後、半導
体層２４の上に、膜厚が例えば１０００Åの窒化シリコ
ン（ＳｉＮ）膜でなるチャネル保護層２５をパターン形
成する。このチャネル保護層２５は、その両側で半導体
層２４のソース・ドレイン領域を露出させるように形成
されている。その後、チャネル保護層２５の両側に露出
する半導体層２４およびチャネル保護層２５の上に、膜
厚が例えば５００Åのｎ+：ａ−Ｓｉ層２６をパターン
形成する。このｎ+：ａ−Ｓｉ層２６は、チャネル保護
層２５の上で離間するように分離されている。その後、
半導体層２４の側方のゲート絶縁膜２３上に、ＩＴＯで
なる画素電極２７をパターン形成する。
【０００８】次に、全面に、例えばクロム（Ｃｒ）でな
るバリヤ層２８を膜厚が例えば２５０Åとなるようにス
パッタ法により堆積させる。続いて、バリヤ層２８の上
にアルミニウム膜２９を膜厚が例えば５０００Åになる
ように同じくスパッタ法により堆積させる。その後、フ
ォトレジスト３０を塗布し、露光、現像を行って、図１
（Ｂ）に示すようにフォトレジスト３０のパターン形成
を行う。次に、このフォトレジスト３０をマスクとして
用いて、異方性のエッチングを行って、アルミニウム膜
２９とバリヤ層２８とからなるソース電極３１Ａ、ドレ
イン電極３１Ｂを形成する。このとき、チャネル保護層
２５は、半導体層２４がエッチャントにさらされて損傷
を受けるのを防止する作用を奏する。また、このエッチ
ングにより、ドレイン電極３１Ｂが画素電極２７の周辺
の一部分に重なるようにパターニングされる。
るバリヤ層２８を膜厚が例えば２５０Åとなるようにス
パッタ法により堆積させる。続いて、バリヤ層２８の上
にアルミニウム膜２９を膜厚が例えば５０００Åになる
ように同じくスパッタ法により堆積させる。その後、フ
ォトレジスト３０を塗布し、露光、現像を行って、図１
（Ｂ）に示すようにフォトレジスト３０のパターン形成
を行う。次に、このフォトレジスト３０をマスクとして
用いて、異方性のエッチングを行って、アルミニウム膜
２９とバリヤ層２８とからなるソース電極３１Ａ、ドレ
イン電極３１Ｂを形成する。このとき、チャネル保護層
２５は、半導体層２４がエッチャントにさらされて損傷
を受けるのを防止する作用を奏する。また、このエッチ
ングにより、ドレイン電極３１Ｂが画素電極２７の周辺
の一部分に重なるようにパターニングされる。
【０００９】次に、図２（Ａ）に示すように、フォトレ
ジスト３０を残したまま、酸化処理としての酸素プラズ
マ処理を行って、露出したアルミニウム膜２９の側壁を
酸化して酸化アルミニウム層２９Ａを形成する。ここ
で、アルミニウム膜２９の表面はフォトレジスト３０で
覆われているため、酸素プラズマにはさらされず、酸化
アルミニウム層が形成されることはない。次に、図２
（Ｂ）示すように、フォトレジスト３０を剥離した後、
図２（Ｃ）に示すように、窒化シリコンでなるオーバー
コート膜３２をプラズマＣＶＤ法により、膜厚が例えば
３０００Åとなるように堆積させて薄膜トランジスタが
完成する。このプラズマＣＶＤ法によるオーバーコート
膜３２の成膜温度は２５０〜３５０°Ｃとなるが、アル
ミニウム膜２９の側壁に酸化アルミニウム層２９Ａが形
成されているため、サイドヒロックは発生しない。
ジスト３０を残したまま、酸化処理としての酸素プラズ
マ処理を行って、露出したアルミニウム膜２９の側壁を
酸化して酸化アルミニウム層２９Ａを形成する。ここ
で、アルミニウム膜２９の表面はフォトレジスト３０で
覆われているため、酸素プラズマにはさらされず、酸化
アルミニウム層が形成されることはない。次に、図２
（Ｂ）示すように、フォトレジスト３０を剥離した後、
図２（Ｃ）に示すように、窒化シリコンでなるオーバー
コート膜３２をプラズマＣＶＤ法により、膜厚が例えば
３０００Åとなるように堆積させて薄膜トランジスタが
完成する。このプラズマＣＶＤ法によるオーバーコート
膜３２の成膜温度は２５０〜３５０°Ｃとなるが、アル
ミニウム膜２９の側壁に酸化アルミニウム層２９Ａが形
成されているため、サイドヒロックは発生しない。
【００１０】本実施例の薄膜トランジスタは、ソース電
極３１Ａとドレイン電極３１Ｂを構成するアルミニウム
膜２９のソース電極３１Ａとドレイン電極３１Ｂとが対
向する内側の側壁に酸化アルミニウム層２９Ａが形成さ
れているため、サイドヒロックがソース電極３１Ａとド
レイン電極３１Ｂとを短絡させる方向に発生するのを防
止できる。このため、本実施例では、さらに素子の微細
化が進んでソース・ドレイン電極間の短絡を防止するこ
とが可能となる。また、酸化アルミニウム層は、アルミ
ニウム膜２９の外側の側壁にも形成されるため、サイド
ヒロックが画素電極２７の方向に発生するのも防止で
き、開口率の低下を防止することができる。また、上記
したように、アルミニウム膜２９の表面には酸化アルミ
ニウム層が形成されないため、他の配線とコンタクトを
とる場合に酸化アルミニウム層を除去する必要はなく、
コンタクトの加工が容易である。
極３１Ａとドレイン電極３１Ｂを構成するアルミニウム
膜２９のソース電極３１Ａとドレイン電極３１Ｂとが対
向する内側の側壁に酸化アルミニウム層２９Ａが形成さ
れているため、サイドヒロックがソース電極３１Ａとド
レイン電極３１Ｂとを短絡させる方向に発生するのを防
止できる。このため、本実施例では、さらに素子の微細
化が進んでソース・ドレイン電極間の短絡を防止するこ
とが可能となる。また、酸化アルミニウム層は、アルミ
ニウム膜２９の外側の側壁にも形成されるため、サイド
ヒロックが画素電極２７の方向に発生するのも防止で
き、開口率の低下を防止することができる。また、上記
したように、アルミニウム膜２９の表面には酸化アルミ
ニウム層が形成されないため、他の配線とコンタクトを
とる場合に酸化アルミニウム層を除去する必要はなく、
コンタクトの加工が容易である。
【００１１】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。なお、本実施例では、
液晶表示パネルに作成される薄膜トランジスタに本発明
を適用したが、各種の薄膜トランジスタに適用すること
が可能である。また、上記実施例では、酸化アルミニウ
ム層２９Ａをアルミニウム膜２９、２９どうしが対向す
る内側の側壁と、外側の側壁とに形成したが、薄膜トラ
ンジスタの用途や素子サイズに応じて内側の側壁だけに
形成してもよいし、外側の側壁だけに形成してもよい。
なお、上記実施例では、アルミニウム系材料としてアル
ミニウムを用いたが、各種アルミニウム系合金を用いて
もよい。さらに、上記実施例では、半導体層２４をアモ
ルファスシリコンとしたが、ポリシリコンや、エピタキ
シャルシリコンなどを適用しても勿論よい。なお、上記
実施例では、ゲート電極２をクロムとしたが、アルミニ
ウムとし、その表面を酸化アルミニウムとしてもよい。
またさらに、上記実施例では、酸化アルミニウム層２９
Ａを形成するために、酸化処理として酸素プラズマ処理
を行ったが、この他にドライＯ2酸化、ウェットＯ2酸
化、スチーム酸化、水素燃焼酸化、高圧酸化、酸素分圧
酸素、ハロゲン酸素などを用いることが可能である。な
お、上記実施例では、フォトレジスト３０を除去する前
に酸化処理を施したが、例えばオゾンアッシングなどの
フォトレジスト除去手段によりフォトレジストの除去と
酸化処理とを同時に行ってもよい。また、エッチングガ
スに酸化性ガスを含むドライエッチングを行なうことに
より、アルミニウムケ膜２９のエッチングと同時に側壁
の酸化処理を行なうことが可能である。さらにまた、上
記実施例では、薄膜トランジスタの構造が逆スタガ構造
であるが、スタガ構造の薄膜トランジスタに本発明を適
用することも可能である。
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。なお、本実施例では、
液晶表示パネルに作成される薄膜トランジスタに本発明
を適用したが、各種の薄膜トランジスタに適用すること
が可能である。また、上記実施例では、酸化アルミニウ
ム層２９Ａをアルミニウム膜２９、２９どうしが対向す
る内側の側壁と、外側の側壁とに形成したが、薄膜トラ
ンジスタの用途や素子サイズに応じて内側の側壁だけに
形成してもよいし、外側の側壁だけに形成してもよい。
なお、上記実施例では、アルミニウム系材料としてアル
ミニウムを用いたが、各種アルミニウム系合金を用いて
もよい。さらに、上記実施例では、半導体層２４をアモ
ルファスシリコンとしたが、ポリシリコンや、エピタキ
シャルシリコンなどを適用しても勿論よい。なお、上記
実施例では、ゲート電極２をクロムとしたが、アルミニ
ウムとし、その表面を酸化アルミニウムとしてもよい。
またさらに、上記実施例では、酸化アルミニウム層２９
Ａを形成するために、酸化処理として酸素プラズマ処理
を行ったが、この他にドライＯ2酸化、ウェットＯ2酸
化、スチーム酸化、水素燃焼酸化、高圧酸化、酸素分圧
酸素、ハロゲン酸素などを用いることが可能である。な
お、上記実施例では、フォトレジスト３０を除去する前
に酸化処理を施したが、例えばオゾンアッシングなどの
フォトレジスト除去手段によりフォトレジストの除去と
酸化処理とを同時に行ってもよい。また、エッチングガ
スに酸化性ガスを含むドライエッチングを行なうことに
より、アルミニウムケ膜２９のエッチングと同時に側壁
の酸化処理を行なうことが可能である。さらにまた、上
記実施例では、薄膜トランジスタの構造が逆スタガ構造
であるが、スタガ構造の薄膜トランジスタに本発明を適
用することも可能である。
【００１２】
【発明の効果】以上の説明から明らかなように、この発
明によれば、ソース電極とドレイン電極とにサイドヒロ
ックが起こるのを防止できる。このため、ソース・ドレ
イン電極間の短絡を防止することができ、歩留りを高め
ることができる。さらに、この発明を液晶表示パネルの
薄膜トランジスタに適用すれば、画素電極にサイドヒロ
ックが及ぶのを防止でき、開口率の低下を防止する効果
を奏する。
明によれば、ソース電極とドレイン電極とにサイドヒロ
ックが起こるのを防止できる。このため、ソース・ドレ
イン電極間の短絡を防止することができ、歩留りを高め
ることができる。さらに、この発明を液晶表示パネルの
薄膜トランジスタに適用すれば、画素電極にサイドヒロ
ックが及ぶのを防止でき、開口率の低下を防止する効果
を奏する。
【図１】（Ａ）および（Ｂ）は本発明の実施例の工程断
面図。
面図。
【図２】（Ａ）〜（Ｃ）は本発明の実施例の工程断面
図。
図。
【図３】（Ａ）および（Ｂ）は従来の工程断面図。
【図４】（Ａ）および（Ｂ）は従来の工程断面図。
２２ ゲート電極 ２３ ゲート絶縁膜 ２４ 半導体層 ２９ アルミニウム膜 ２９Ａ 酸化アルミニウム層 ３０ フォトレジスト ３１Ａ ソース電極 ３１Ｂ ドレイン電極 ３２ オーバーコート膜
Claims (5)
- 【請求項１】 薄膜半導体層と、該薄膜半導体層にゲー
ト絶縁膜を介して対向配置されたゲート電極と、前記薄
膜半導体層のソース領域とドレイン領域とに接続するよ
うにアルミニウム系材料で形成されたソース電極および
ドレイン電極と、を備えた薄膜トランジスタにおいて、 前記ソース電極およびドレイン電極の側壁に酸化アルミ
ニウム層が形成されていることを特徴とする薄膜トラン
ジスタ。 - 【請求項２】 前記酸化アルミニウム層は、前記ソース
電極および前記ドレイン電極の相対向する内側の側壁に
形成されていることを特徴とする請求項１記載の薄膜ト
ランジスタ。 - 【請求項３】 前記酸化アルミニウム層は、前記ソース
電極および前記ドレイン電極の外側の側壁に形成されて
いることを特徴とする請求項１記載の薄膜トランジス
タ。 - 【請求項４】 薄膜半導体層と、該薄膜半導体層に電気
的に接続するアルミニウム系材料膜とを形成した後、該
アルミニウム系材料膜上にマスクを形成し、該マスクを
用いて前記アルミニウム系材料膜をエッチングしてソー
ス電極とドレイン電極とを形成した後、前記マスクを剥
離し、その後、全面にオーバーコート膜を形成する薄膜
トランジスタの製造方法において、 前記アルミニウム系材料膜をエッチングした後、前記マ
スクを剥離する前に、前記アルミニウム系材料膜の側壁
に酸化アルミニウム層を形成することを特徴とする薄膜
トランジスタの製造方法。 - 【請求項５】 前記アルミニウム系材料膜のエッチング
は、酸化性ガスを含むエッチングガスを用いたドライエ
ッチングであることを特徴とする請求項４記載の薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16937795A JP3591061B2 (ja) | 1995-06-13 | 1995-06-13 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16937795A JP3591061B2 (ja) | 1995-06-13 | 1995-06-13 | 薄膜トランジスタの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08339974A true JPH08339974A (ja) | 1996-12-24 |
| JP3591061B2 JP3591061B2 (ja) | 2004-11-17 |
Family
ID=15885472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16937795A Expired - Lifetime JP3591061B2 (ja) | 1995-06-13 | 1995-06-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3591061B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2015092638A (ja) * | 2009-12-25 | 2015-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1995
- 1995-06-13 JP JP16937795A patent/JP3591061B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP3591061B2 (ja) | 2004-11-17 |
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