JP3258077B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JP3258077B2 JP3258077B2 JP17686192A JP17686192A JP3258077B2 JP 3258077 B2 JP3258077 B2 JP 3258077B2 JP 17686192 A JP17686192 A JP 17686192A JP 17686192 A JP17686192 A JP 17686192A JP 3258077 B2 JP3258077 B2 JP 3258077B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- protective film
- conductor
- photosensitive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関し、より詳しくは、半導体集積回路及び液晶表
示装置の表示セルに用いる薄膜トランジスタ（以下、Ｔ
ＦＴと称する。）の電極や配線層の形成方法に関する。
方法に関し、より詳しくは、半導体集積回路及び液晶表
示装置の表示セルに用いる薄膜トランジスタ（以下、Ｔ
ＦＴと称する。）の電極や配線層の形成方法に関する。
【０００２】
【従来の技術】従来、電極配線材料にはMo（モリブデ
ン），Ta（タンタル）などの高融点金属やAl（アルミニ
ウム）に高融点金属を添加した合金が使用されてきた
が、近年では、高集積化、高精密化が進むにつれてAlよ
りも抵抗値の小さいCu（銅）が検討されている。これら
は一般にマグネトロンスパッタ法などで酸化膜、窒化膜
の絶縁膜上あるいは絶縁性透明基板上などに形成される
ものである。
ン），Ta（タンタル）などの高融点金属やAl（アルミニ
ウム）に高融点金属を添加した合金が使用されてきた
が、近年では、高集積化、高精密化が進むにつれてAlよ
りも抵抗値の小さいCu（銅）が検討されている。これら
は一般にマグネトロンスパッタ法などで酸化膜、窒化膜
の絶縁膜上あるいは絶縁性透明基板上などに形成される
ものである。
【０００３】しかし、特にAlとCuはエッチング後のレジ
スト剥離によって、剥離液のアルカリと反応するため、
膜が薄くなり、その分高抵抗化する。特に、高集積化又
は高精密化が進むに従い、配線幅が小さくなるため、こ
の高抵抗化が無視できなくなる。
スト剥離によって、剥離液のアルカリと反応するため、
膜が薄くなり、その分高抵抗化する。特に、高集積化又
は高精密化が進むに従い、配線幅が小さくなるため、こ
の高抵抗化が無視できなくなる。
【０００４】そこで、このような高抵抗化を抑止するよ
うな低抵抗の電極配線の製造方法が望まれている。以下
で、従来例に係る半導体装置の製造方法について図を参
照しながら説明する。図９は、従来例に係る半導体装置
の製造方法の工程説明図である。
うな低抵抗の電極配線の製造方法が望まれている。以下
で、従来例に係る半導体装置の製造方法について図を参
照しながら説明する。図９は、従来例に係る半導体装置
の製造方法の工程説明図である。
【０００５】まずガラス基板１上に低抵抗金属である銅
から成る導電体膜２をスパッタ法によって形成する。次
にフォトレジストをその上面に塗布し、選択露光、現像
することでレジストパターン４を形成する（図９
（ａ））。続いて、該レジストパターン４をマスクにし
てエッチングし、導電体パターン２Ａを形成する（図９
（ｂ））。次いで、有機溶剤などから成るレジスト剥離
液を用いて該レジストパターン４を除去する（図９
（ｃ））。
から成る導電体膜２をスパッタ法によって形成する。次
にフォトレジストをその上面に塗布し、選択露光、現像
することでレジストパターン４を形成する（図９
（ａ））。続いて、該レジストパターン４をマスクにし
てエッチングし、導電体パターン２Ａを形成する（図９
（ｂ））。次いで、有機溶剤などから成るレジスト剥離
液を用いて該レジストパターン４を除去する（図９
（ｃ））。
【０００６】
【発明が解決しようとする課題】上記従来の方法による
と、図９（ｃ）に示すように、レジストパターン４を剥
離する工程で、レジストパターン４下部の導電体パター
ン膜２Ａと剥離液が接触する。このため、導電体パター
ン膜２Ａが剥離液のアルカリなどと反応することによっ
て、その本来の厚さｄよりも薄くなってしまっていた。
と、図９（ｃ）に示すように、レジストパターン４を剥
離する工程で、レジストパターン４下部の導電体パター
ン膜２Ａと剥離液が接触する。このため、導電体パター
ン膜２Ａが剥離液のアルカリなどと反応することによっ
て、その本来の厚さｄよりも薄くなってしまっていた。
【０００７】これにより、導電体パターン膜２Ａを配線
層として用いる場合、導電体パターン膜２Ａの断面積が
小さくなるので、その抵抗値が所定の値よりも高くなる
といった問題が生じる。特に、高集積化や、高精密化が
進んだ昨今において、このような配線層の高抵抗化は、
とりわけ微細化された配線層において顕著となり、無視
できないものとなる。
層として用いる場合、導電体パターン膜２Ａの断面積が
小さくなるので、その抵抗値が所定の値よりも高くなる
といった問題が生じる。特に、高集積化や、高精密化が
進んだ昨今において、このような配線層の高抵抗化は、
とりわけ微細化された配線層において顕著となり、無視
できないものとなる。
【０００８】本発明はかかる従来例の問題点に鑑みて創
作されたものであり、銅やアルミニウムからなる電極や
配線層の選択形成に用いた感光性マスクを剥離する際
に、パターニングされた電極や配線層が剥離液に曝され
て反応することで膜減りが生じて薄くなることを防止
し、それによって引き起こされる電極や配線層の高抵抗
化を防止することが可能になる薄膜トランジスタの製造
方法の提供を目的とする。
作されたものであり、銅やアルミニウムからなる電極や
配線層の選択形成に用いた感光性マスクを剥離する際
に、パターニングされた電極や配線層が剥離液に曝され
て反応することで膜減りが生じて薄くなることを防止
し、それによって引き起こされる電極や配線層の高抵抗
化を防止することが可能になる薄膜トランジスタの製造
方法の提供を目的とする。
【０００９】
【課題を解決するための手段】上記した課題は、基体上
に、ゲート電極、前記ゲート電極を被覆するゲート絶縁
膜、前記ゲート絶縁膜の上の動作半導体層、及び前記動
作半導体層の上のソース／ドレイン電極を備えた薄膜ト
ランジスタの製造方法であって、前記基体上にアルミニ
ウムを含む導電体膜を形成する工程と、前記導電体膜の
上にチタンを含む保護膜を形成する工程と、前記保護膜
の上に感光性膜を形成した後、前記感光性膜をパターニ
ングし、感光性マスクを形成する工程と、前記感光性マ
スクに基づいて、塩素を含むガスを用いて前記保護膜及
び前記導電体膜を順次エッチングして除去する工程と、
前記感光性マスクを剥離する工程とを含む、前記ゲート
電極の形成工程を有することを特徴とする薄膜トランジ
スタの製造方法によって解決され、また、基体上に、ゲ
ート電極、前記ゲート電極を被覆するゲート絶縁膜、前
記ゲート絶縁膜の上の動作半導体層、及び前記動作半導
体層の上のソース／ドレイン電極を備えた薄膜トランジ
スタの製造方法であって、前記基体上に銅を含む導電体
膜を形成する工程と、前記導電体膜の上にアルミニウム
を含む保護膜を形成する工程と、前記保護膜の上に感光
性膜を形成した後、前記感光性膜をパターニングし、感
光性マスクを形成する工程と、前記感光性マスクに基づ
いて、塩素を含むガスを用いて前記保護膜及び前記導電
体膜を順次エッチングして除去する工程と、前記感光性
マスクを剥離する工程とを含む、前記ゲート電極の形成
工程を有することを特徴とする薄膜トランジスタの製造
方法によって解決される。
に、ゲート電極、前記ゲート電極を被覆するゲート絶縁
膜、前記ゲート絶縁膜の上の動作半導体層、及び前記動
作半導体層の上のソース／ドレイン電極を備えた薄膜ト
ランジスタの製造方法であって、前記基体上にアルミニ
ウムを含む導電体膜を形成する工程と、前記導電体膜の
上にチタンを含む保護膜を形成する工程と、前記保護膜
の上に感光性膜を形成した後、前記感光性膜をパターニ
ングし、感光性マスクを形成する工程と、前記感光性マ
スクに基づいて、塩素を含むガスを用いて前記保護膜及
び前記導電体膜を順次エッチングして除去する工程と、
前記感光性マスクを剥離する工程とを含む、前記ゲート
電極の形成工程を有することを特徴とする薄膜トランジ
スタの製造方法によって解決され、また、基体上に、ゲ
ート電極、前記ゲート電極を被覆するゲート絶縁膜、前
記ゲート絶縁膜の上の動作半導体層、及び前記動作半導
体層の上のソース／ドレイン電極を備えた薄膜トランジ
スタの製造方法であって、前記基体上に銅を含む導電体
膜を形成する工程と、前記導電体膜の上にアルミニウム
を含む保護膜を形成する工程と、前記保護膜の上に感光
性膜を形成した後、前記感光性膜をパターニングし、感
光性マスクを形成する工程と、前記感光性マスクに基づ
いて、塩素を含むガスを用いて前記保護膜及び前記導電
体膜を順次エッチングして除去する工程と、前記感光性
マスクを剥離する工程とを含む、前記ゲート電極の形成
工程を有することを特徴とする薄膜トランジスタの製造
方法によって解決される。
【００１０】
【作用】本発明によれば、薄膜トランジスタのゲート電
極を形成する際に、感光性マスクとアルミニウムを含む
導電体膜の間にチタンを含む保護膜を介在させ、感光性
マスクに基づいて保護膜及び導電体膜を塩素を含むガス
により順次選択エッチングして除去し、その後、感光性
マスクを剥離している。従って、感光性マスクを剥離す
る際に、パターニングされた導電体膜の側壁を除いて導
電体膜は直接感光性マスクの剥離液と接触しない。これ
により、導電体膜の膜減りを防止することができるの
で、ゲート電極の高抵抗化を防止することができる。
極を形成する際に、感光性マスクとアルミニウムを含む
導電体膜の間にチタンを含む保護膜を介在させ、感光性
マスクに基づいて保護膜及び導電体膜を塩素を含むガス
により順次選択エッチングして除去し、その後、感光性
マスクを剥離している。従って、感光性マスクを剥離す
る際に、パターニングされた導電体膜の側壁を除いて導
電体膜は直接感光性マスクの剥離液と接触しない。これ
により、導電体膜の膜減りを防止することができるの
で、ゲート電極の高抵抗化を防止することができる。
【００１１】
【００１２】
【００１３】
【００１４】また、銅を含む導電体膜を用い、かつアル
ミニウムを含む保護膜を用い、上記と同様に感光性マス
クに基づいて保護膜及び導電体膜を順次選択エッチング
して除去した後に、感光性マスクを剥離している。この
場合、チタンを含む保護膜を用いた場合と比べて、その
取り扱いは容易となる。この場合も、上記したと同様
に、導電体膜の膜減りを防止することができるので、ゲ
ート電極の高抵抗化を防止することができる。
ミニウムを含む保護膜を用い、上記と同様に感光性マス
クに基づいて保護膜及び導電体膜を順次選択エッチング
して除去した後に、感光性マスクを剥離している。この
場合、チタンを含む保護膜を用いた場合と比べて、その
取り扱いは容易となる。この場合も、上記したと同様
に、導電体膜の膜減りを防止することができるので、ゲ
ート電極の高抵抗化を防止することができる。
【００１５】
【００１６】
【００１７】特に、膜厚の薄いゲート電極を用いる必要
がある薄膜トランジスタの製造工程においてこの発明を
適用した場合に有効である。
がある薄膜トランジスタの製造工程においてこの発明を
適用した場合に有効である。
【００１８】
【実施例】以下で本発明の実施例に係る半導体装置の製
造方法について図１〜図８を参照しながら説明する。
造方法について図１〜図８を参照しながら説明する。
【００１９】（１）第１の実施例 図１（ａ）〜（ｃ）, 図２（ｄ）〜（ｆ）は本発明の第
１の実施例に係る半導体装置の製造方法の工程説明図で
ある。
１の実施例に係る半導体装置の製造方法の工程説明図で
ある。
【００２０】まず、図１（ａ）に示すように、透明基板
11（基体）上に膜厚1000Å程度の銅から成る導電体膜12
をスパッタ法又は蒸着法により形成する。次に、導電体
膜12上に膜厚1000Åのモリブデン膜13（保護膜）をＡｒ
流量：４５SCCM、圧力：３mTorr 、ＤＣ電力：２ｋｗの
条件のもとでスパッタ法などで形成する（図１
（ｂ））。
11（基体）上に膜厚1000Å程度の銅から成る導電体膜12
をスパッタ法又は蒸着法により形成する。次に、導電体
膜12上に膜厚1000Åのモリブデン膜13（保護膜）をＡｒ
流量：４５SCCM、圧力：３mTorr 、ＤＣ電力：２ｋｗの
条件のもとでスパッタ法などで形成する（図１
（ｂ））。
【００２１】次いで、モリブデン膜13上にレジストを塗
布し、フォトリソグラフィ法により導電体パターン膜に
対応するレジストパターン14（感光性マスク）を形成す
る（図１（ｃ））。
布し、フォトリソグラフィ法により導電体パターン膜に
対応するレジストパターン14（感光性マスク）を形成す
る（図１（ｃ））。
【００２２】さらに、CCl4などの塩素を含むガスを用い
て、エッチングレート500 Å／分の条件で、レジストパ
ターン14をマスクにしてモリブデン膜13及び導電体膜12
を順次ＲＩＥ（Reactive Ion Etching: 反応性イオンエ
ッチング）でエッチングし、配線層などとしての導電体
パターン膜12Ａを形成する（図２（ｄ））。
て、エッチングレート500 Å／分の条件で、レジストパ
ターン14をマスクにしてモリブデン膜13及び導電体膜12
を順次ＲＩＥ（Reactive Ion Etching: 反応性イオンエ
ッチング）でエッチングし、配線層などとしての導電体
パターン膜12Ａを形成する（図２（ｄ））。
【００２３】次に、有機溶剤などから成る剥離液を用い
てレジストパターン14を剥離する（図２（ｅ））。この
とき、導電体パターン膜12Ａは保護膜13Ａにより上面を
保護されているので、剥離液との反応を防止し、膜減り
を防止することができる（図２（ｅ））。
てレジストパターン14を剥離する（図２（ｅ））。この
とき、導電体パターン膜12Ａは保護膜13Ａにより上面を
保護されているので、剥離液との反応を防止し、膜減り
を防止することができる（図２（ｅ））。
【００２４】次いで、保護膜13のみをＣＦ4 などのフッ
素系ガスを用いたＲＩＥによりエッチングレート300 Å
／分の条件で選択的にエッチング・除去することによ
り、導電体パターン膜12Ａを残存させる（図２
（ｆ））。こうして、膜減りのない配線層12Ａが形成さ
れ、従って、導電体パターン膜12Ａの抵抗値を低い値に
保持することができる。
素系ガスを用いたＲＩＥによりエッチングレート300 Å
／分の条件で選択的にエッチング・除去することによ
り、導電体パターン膜12Ａを残存させる（図２
（ｆ））。こうして、膜減りのない配線層12Ａが形成さ
れ、従って、導電体パターン膜12Ａの抵抗値を低い値に
保持することができる。
【００２５】以上のように、本発明の第１の実施例に係
る半導体装置の製造方法によれば、導電体膜としてのア
ルミニウム膜12をパターニングするためのレジストパタ
ーン14とアルミニウム膜12との間に保護膜としてのモリ
ブデン膜13を介在させているので、図２（ｄ）に示すよ
うに、レジストパターン14に基づいてモリブデン膜13及
びアルミニウム膜12を選択エッチングして保護膜13Ａ及
び導電体パターン膜12Ａを形成したのち、図２（ｅ）に
示すように、レジストパターン14を剥離する際に、形成
された導電体パターン膜12Ａの側壁を除いて直接レジス
トパターン14の剥離液と接触しない。これにより、導電
体パターン膜12Ａの膜減りを防止し、導電体膜12の高抵
抗化を極力抑止することが可能になる。
る半導体装置の製造方法によれば、導電体膜としてのア
ルミニウム膜12をパターニングするためのレジストパタ
ーン14とアルミニウム膜12との間に保護膜としてのモリ
ブデン膜13を介在させているので、図２（ｄ）に示すよ
うに、レジストパターン14に基づいてモリブデン膜13及
びアルミニウム膜12を選択エッチングして保護膜13Ａ及
び導電体パターン膜12Ａを形成したのち、図２（ｅ）に
示すように、レジストパターン14を剥離する際に、形成
された導電体パターン膜12Ａの側壁を除いて直接レジス
トパターン14の剥離液と接触しない。これにより、導電
体パターン膜12Ａの膜減りを防止し、導電体膜12の高抵
抗化を極力抑止することが可能になる。
【００２６】なお、本実施例においては、保護膜13の例
としてモリブデン膜を用いたが、他にタンタル，チタン
などの金属膜や、シリコン、ゲルマニウムなどの半導体
膜や、シリコン窒化膜やシリコン酸化膜などの絶縁膜を
用いても、同様の効果がある。
としてモリブデン膜を用いたが、他にタンタル，チタン
などの金属膜や、シリコン、ゲルマニウムなどの半導体
膜や、シリコン窒化膜やシリコン酸化膜などの絶縁膜を
用いても、同様の効果がある。
【００２７】また、導電体膜12としてアルミニウム膜を
用いているが、銅膜を用いることもできる。更に、本実
施例では、基体として透明基板11を用いているが、シリ
コン基板などの半導体基板を用いても同様の効果があ
る。
用いているが、銅膜を用いることもできる。更に、本実
施例では、基体として透明基板11を用いているが、シリ
コン基板などの半導体基板を用いても同様の効果があ
る。
【００２８】（２）第２の実施例 以下で本発明の第２の実施例に係る半導体装置の製造方
法について図３（ａ）〜（ｄ），図４（ｅ）〜（ｇ）を
参照しながら説明する。第１の実施例と異なるところ
は、導電体膜と保護膜との間のエッチングの選択比を利
用して保護膜を形成後に感光性マスクを除去した後、保
護膜をマスクとして導電体膜を除去していることであ
る。
法について図３（ａ）〜（ｄ），図４（ｅ）〜（ｇ）を
参照しながら説明する。第１の実施例と異なるところ
は、導電体膜と保護膜との間のエッチングの選択比を利
用して保護膜を形成後に感光性マスクを除去した後、保
護膜をマスクとして導電体膜を除去していることであ
る。
【００２９】まず、図３（ａ）に示すように、基体11上
に膜厚1000Å程度の銅から成る導電体膜12をスパッタ法
などで形成する。次に、膜厚1000Åのシリコン酸化膜
（保護膜）13Ｂを導電体膜12の上に、ＣＶＤ法により形
成する（図３（ｂ））。
に膜厚1000Å程度の銅から成る導電体膜12をスパッタ法
などで形成する。次に、膜厚1000Åのシリコン酸化膜
（保護膜）13Ｂを導電体膜12の上に、ＣＶＤ法により形
成する（図３（ｂ））。
【００３０】次いで、シリコン酸化膜13Ｂ上にフォトレ
ジストを塗布し、フォトリソグラフィ法により導電体パ
ターン膜に対応するレジストパターン14（感光性膜）を
形成する（図３（ｃ））。
ジストを塗布し、フォトリソグラフィ法により導電体パ
ターン膜に対応するレジストパターン14（感光性膜）を
形成する（図３（ｃ））。
【００３１】次に、ＣＦ4 などのフッ素を含むガスを用
いたＲＩＥにより、エッチングレート100 Å／分の条件
で、該レジストパターン14をマスクにしてシリコン酸化
膜13Ｂのみを選択的にエッチングして除去し、導電体パ
ターン膜に対応する保護膜13Ｃを残存する（図３
（ｄ））。
いたＲＩＥにより、エッチングレート100 Å／分の条件
で、該レジストパターン14をマスクにしてシリコン酸化
膜13Ｂのみを選択的にエッチングして除去し、導電体パ
ターン膜に対応する保護膜13Ｃを残存する（図３
（ｄ））。
【００３２】次に、有機溶剤から成る剥離液を用いてレ
ジストパターン14を剥離する。このとき、導電体膜12は
保護膜13Ｃにより保護されているので、剥離液との反応
を防止することが出来る（図４（ｅ））。
ジストパターン14を剥離する。このとき、導電体膜12は
保護膜13Ｃにより保護されているので、剥離液との反応
を防止することが出来る（図４（ｅ））。
【００３３】次いで、残存したモリブデン膜13をマスク
にしてリン酸を用いたウエットエッチングにより導電体
膜12をパターニングし、配線層等となる導電体パターン
膜12Ａを形成する（図４（ｆ））。
にしてリン酸を用いたウエットエッチングにより導電体
膜12をパターニングし、配線層等となる導電体パターン
膜12Ａを形成する（図４（ｆ））。
【００３４】さらに、ＣＦ4 などのフッ素系ガスを用い
たＲＩＥにより、エッチングレート300 Å／分の条件で
モリブデン膜13のみを選択的にエッチングして除去する
（図４（ｇ））。こうして、膜減りのない配線層12Ａが
形成され、従って、導電体パターン膜12Ａの抵抗値を低
い値に保持することができる。
たＲＩＥにより、エッチングレート300 Å／分の条件で
モリブデン膜13のみを選択的にエッチングして除去する
（図４（ｇ））。こうして、膜減りのない配線層12Ａが
形成され、従って、導電体パターン膜12Ａの抵抗値を低
い値に保持することができる。
【００３５】以上説明したように、本発明の第２の実施
例に係る半導体装置の製造方法によれば、導電体膜12を
パターニングするためのレジストパターン14とアルミニ
ウム膜12との間に保護膜13Ｂを介在させているのは第１
の実施例と同様であるが、その後、第１の実施例と異な
り、図３（ｄ），図４（ｅ）に示すように、レジストパ
ターン14に基づいて保護膜としてのシリコン酸化膜13Ｂ
を選択エッチングして保護膜13Ｃを形成したのち、レジ
ストパターン14を剥離液により除去し、続いて、図４
（ｆ）に示すように、保護膜13Ｃをマスクとして導電体
膜としてのアルミシウム膜12を選択エッチングして導電
体パターン膜12Ａを形成している。従って、第１の実施
例と異なり、形成された導電体パターン膜12Ａの側壁も
直接感光性マスク14の剥離液と接触しない。これによ
り、導電体パターン膜12Ａの膜減りとともに幅の細りを
防止することが出来、導電体パターン膜12Ａの高抵抗化
を一層効果的に防止することが可能になる。
例に係る半導体装置の製造方法によれば、導電体膜12を
パターニングするためのレジストパターン14とアルミニ
ウム膜12との間に保護膜13Ｂを介在させているのは第１
の実施例と同様であるが、その後、第１の実施例と異な
り、図３（ｄ），図４（ｅ）に示すように、レジストパ
ターン14に基づいて保護膜としてのシリコン酸化膜13Ｂ
を選択エッチングして保護膜13Ｃを形成したのち、レジ
ストパターン14を剥離液により除去し、続いて、図４
（ｆ）に示すように、保護膜13Ｃをマスクとして導電体
膜としてのアルミシウム膜12を選択エッチングして導電
体パターン膜12Ａを形成している。従って、第１の実施
例と異なり、形成された導電体パターン膜12Ａの側壁も
直接感光性マスク14の剥離液と接触しない。これによ
り、導電体パターン膜12Ａの膜減りとともに幅の細りを
防止することが出来、導電体パターン膜12Ａの高抵抗化
を一層効果的に防止することが可能になる。
【００３６】なお、第２の実施例では、保護膜13Ｂとし
てシリコン酸化膜を用いているが、導電体膜12との間で
エッチングの選択比がとれるシリコン窒化膜などを用い
ることもできる。 （３）第３の実施例 以下で本発明の第３の実施例に係る半導体装置の製造方
法について図５（ａ）〜（ｃ），図６（ｄ）〜（ｆ）を
参照しながら説明する。
てシリコン酸化膜を用いているが、導電体膜12との間で
エッチングの選択比がとれるシリコン窒化膜などを用い
ることもできる。 （３）第３の実施例 以下で本発明の第３の実施例に係る半導体装置の製造方
法について図５（ａ）〜（ｃ），図６（ｄ）〜（ｆ）を
参照しながら説明する。
【００３７】まず、図５（ａ）に示すように、基体11上
に膜厚1000Å程度の銅から成る導電体膜12Ｂをスパッタ
法などで形成する。次に、膜厚1000Åのアルミニウム膜
（保護膜）13Ｄをスパッタ法により導電体膜12Ｂ上に形
成する（図５（ｂ））。
に膜厚1000Å程度の銅から成る導電体膜12Ｂをスパッタ
法などで形成する。次に、膜厚1000Åのアルミニウム膜
（保護膜）13Ｄをスパッタ法により導電体膜12Ｂ上に形
成する（図５（ｂ））。
【００３８】次いで、保護膜13Ｄ上にレジストを塗布
し、フォトリソグラフィ法により導電体パターン膜に対
応するレジストパターン14（感光性マスク）を形成する
（図５（ｃ））。
し、フォトリソグラフィ法により導電体パターン膜に対
応するレジストパターン14（感光性マスク）を形成する
（図５（ｃ））。
【００３９】さらに、CCl4などの塩素系ガスを用いたＲ
ＩＥにより、エッチングレート500Å／分の条件で、レ
ジストパターン14をマスクにして、保護膜13Ｄ及び導電
体膜12Ｂをエッチングし、配線層などとなる導電体パタ
ーン膜12Ｃと導電体パターン膜12Ｃの上面を被覆する保
護膜13Ｅを形成する（図６（ｄ））。
ＩＥにより、エッチングレート500Å／分の条件で、レ
ジストパターン14をマスクにして、保護膜13Ｄ及び導電
体膜12Ｂをエッチングし、配線層などとなる導電体パタ
ーン膜12Ｃと導電体パターン膜12Ｃの上面を被覆する保
護膜13Ｅを形成する（図６（ｄ））。
【００４０】次に、有機溶剤からなる剥離液を用いてレ
ジストパターン14を剥離する。このとき、導電体パター
ン膜12Ｃの上面は保護膜13Ｅにより保護されているの
で、剥離液との反応を防止し、膜減りを防止することが
できる（図６（ｅ））。
ジストパターン14を剥離する。このとき、導電体パター
ン膜12Ｃの上面は保護膜13Ｅにより保護されているの
で、剥離液との反応を防止し、膜減りを防止することが
できる（図６（ｅ））。
【００４１】次いで、燐酸を用いて保護膜13Ｅのみを選
択的にエッチングする（図６（ｆ））。こうして、膜減
りのない配線層12Ａが形成され、従って、導電体パター
ン膜12Ｃの抵抗値を低い値に保持することができる。
択的にエッチングする（図６（ｆ））。こうして、膜減
りのない配線層12Ａが形成され、従って、導電体パター
ン膜12Ｃの抵抗値を低い値に保持することができる。
【００４２】以上のようにして、本発明の第３の実施例
に係る半導体装置の製造方法によれば、銅膜12Ｂをパタ
ーニングするためのレジストパターン14と銅膜12Ｂとの
間に保護膜13Ｅを介在させているので、図６（ｄ）に示
すように、レジストパターン14に基づいて保護膜13Ｄ及
び銅膜12Ｂを選択エッチングして保護膜13Ｅ及び導電体
パターン膜12Ｃを形成した後、図６（ｅ）に示すよう
に、レジストパターン14を剥離する際に、形成された導
電体パターン膜12Ｃの側壁を除いて直接レジストパター
ン14の剥離液と接触しない。これにより、導電体パター
ン膜12Ｃの膜減りを防止し、導電体パターン膜12Ｃの高
抵抗化を極力抑止することが可能になる。
に係る半導体装置の製造方法によれば、銅膜12Ｂをパタ
ーニングするためのレジストパターン14と銅膜12Ｂとの
間に保護膜13Ｅを介在させているので、図６（ｄ）に示
すように、レジストパターン14に基づいて保護膜13Ｄ及
び銅膜12Ｂを選択エッチングして保護膜13Ｅ及び導電体
パターン膜12Ｃを形成した後、図６（ｅ）に示すよう
に、レジストパターン14を剥離する際に、形成された導
電体パターン膜12Ｃの側壁を除いて直接レジストパター
ン14の剥離液と接触しない。これにより、導電体パター
ン膜12Ｃの膜減りを防止し、導電体パターン膜12Ｃの高
抵抗化を極力抑止することが可能になる。
【００４３】なお、本実施例においては、保護膜13Ｄの
例としてアルミニウム膜を用い、導電体膜12Ｂとして銅
膜を用いているが、保護膜13Ｄの例として銅膜を用い、
導電体膜としてアルミニウム膜を用いることも出来る。
例としてアルミニウム膜を用い、導電体膜12Ｂとして銅
膜を用いているが、保護膜13Ｄの例として銅膜を用い、
導電体膜としてアルミニウム膜を用いることも出来る。
【００４４】また、図６（ｄ）に示すように、塩素を含
むガスにより、レジストパターン14に基づいて保護膜13
Ｄ及び銅膜12Ｂを選択エッチングしているが、燐酸及び
硝酸を含む混合液によりレジストパターン14に基づいて
保護膜13Ｄ及び銅膜12Ｂを順次選択エッチングすること
も可能である。
むガスにより、レジストパターン14に基づいて保護膜13
Ｄ及び銅膜12Ｂを選択エッチングしているが、燐酸及び
硝酸を含む混合液によりレジストパターン14に基づいて
保護膜13Ｄ及び銅膜12Ｂを順次選択エッチングすること
も可能である。
【００４５】更に、燐酸を含む液を用い、レジストパタ
ーン14に基づいて保護膜13Ｄをエッチングして保護膜13
Ｅをマスクにして銅膜12Ｂをエッチング・除去すること
もできる。
ーン14に基づいて保護膜13Ｄをエッチングして保護膜13
Ｅをマスクにして銅膜12Ｂをエッチング・除去すること
もできる。
【００４６】また、保護膜としてアルミニウム膜13Ｄ
を、導電体膜として銅膜12Ｂを用いているので、取扱い
の困難なモリブデン膜など高融点金属を用いる方法に比
して、その取扱いは容易になる。 （４）第４の実施例 以下で本発明の第４の実施例に係る半導体装置の製造方
法について図７（ａ）〜（ｃ），図８（ｄ），（ｅ）を
参照しながら説明する。なお、本発明の第４の実施例に
係る半導体装置は、ＴＦＴアクティブマトリクス型表示
装置などに用いられる逆スタガード型ＴＦＴである。
を、導電体膜として銅膜12Ｂを用いているので、取扱い
の困難なモリブデン膜など高融点金属を用いる方法に比
して、その取扱いは容易になる。 （４）第４の実施例 以下で本発明の第４の実施例に係る半導体装置の製造方
法について図７（ａ）〜（ｃ），図８（ｄ），（ｅ）を
参照しながら説明する。なお、本発明の第４の実施例に
係る半導体装置は、ＴＦＴアクティブマトリクス型表示
装置などに用いられる逆スタガード型ＴＦＴである。
【００４７】まず、透明基板（基体）21上に膜厚1000Å
のアルミニウム膜（導電体膜）22Ａ, 膜厚1000Åのモリ
ブデンからなる保護膜22Ｂをスパッタ法によって順次形
成する（図７（ａ））。
のアルミニウム膜（導電体膜）22Ａ, 膜厚1000Åのモリ
ブデンからなる保護膜22Ｂをスパッタ法によって順次形
成する（図７（ａ））。
【００４８】次に、本発明の第１の実施例に記した製造
方法（図１，図２参照）によって膜厚1000Åのゲート電
極22を形成する（図７（ｂ））。なお、本実施例におけ
るゲート電極22が、第１の実施例における配線層12Ａに
相当する。
方法（図１，図２参照）によって膜厚1000Åのゲート電
極22を形成する（図７（ｂ））。なお、本実施例におけ
るゲート電極22が、第１の実施例における配線層12Ａに
相当する。
【００４９】次いで、図７（ｃ）に示すように、ゲート
電極配線22を被覆するように、プラズマ化学気相成長法
（以下Ｐ−ＣＶＤ法と称する。）によって膜厚3000Åの
シリコン窒化膜23を形成する。
電極配線22を被覆するように、プラズマ化学気相成長法
（以下Ｐ−ＣＶＤ法と称する。）によって膜厚3000Åの
シリコン窒化膜23を形成する。
【００５０】次に、該シリコン窒化膜23の上に、膜厚15
0 Åのｉ−アモルファスシリコン層24を形成し、その上
にＰ−ＣＶＤ法によって、膜厚1500Åのシリコン窒化膜
を形成する。続いて、ゲート電極22の上方に残存するよ
うにシリコン窒化膜をパターニングし、チャネル領域層
となる領域のアモルファスシリコン層24を保護するチャ
ネル保護膜25を形成する。なお、このとき、該シリコン
窒化膜25の下部のアモルファスシリコン層24がＰ型のチ
ャネル領域層24Ｃとなるとともに、該チャネル領域層24
Ｃの両端がそれぞれｎ+ 型のソース領域層24Ｓ，ドレイ
ン領域層24Ｄとなる（図７（ｃ））。
0 Åのｉ−アモルファスシリコン層24を形成し、その上
にＰ−ＣＶＤ法によって、膜厚1500Åのシリコン窒化膜
を形成する。続いて、ゲート電極22の上方に残存するよ
うにシリコン窒化膜をパターニングし、チャネル領域層
となる領域のアモルファスシリコン層24を保護するチャ
ネル保護膜25を形成する。なお、このとき、該シリコン
窒化膜25の下部のアモルファスシリコン層24がＰ型のチ
ャネル領域層24Ｃとなるとともに、該チャネル領域層24
Ｃの両端がそれぞれｎ+ 型のソース領域層24Ｓ，ドレイ
ン領域層24Ｄとなる（図７（ｃ））。
【００５１】次に、燐をドープした膜厚1000Åのｎ+ ア
モルファスシリコン膜26をＰ−ＣＶＤ法によって形成
し、その上に膜厚1000Åのチタン（Ｔｉ）膜をスパッタ
法によって形成する。なお、ここでｎ+ アモルファスシ
リコン膜26は、ソース電極27Ｓ，ドレイン電極27Ｄと、
ソース領域層24Ｓ，ドレイン領域層24Ｄとの間のオーミ
ックコンタクトをとるためのものである。
モルファスシリコン膜26をＰ−ＣＶＤ法によって形成
し、その上に膜厚1000Åのチタン（Ｔｉ）膜をスパッタ
法によって形成する。なお、ここでｎ+ アモルファスシ
リコン膜26は、ソース電極27Ｓ，ドレイン電極27Ｄと、
ソース領域層24Ｓ，ドレイン領域層24Ｄとの間のオーミ
ックコンタクトをとるためのものである。
【００５２】次いで、フォトリソグラフィ法で、チャネ
ル保護膜25上で分離されるようにｎ + アモルファスシリ
コン膜26及びチタン膜をパターニングし、ｎ+ アモルフ
ァスシリコン膜26Ｓ／チタン膜27Ｓから成るソース電極
28Ｓ，ｎ+ アモルファスシリコン膜26Ｄ／チタン膜27Ｄ
から成るドレイン電極28Ｄを形成する。
ル保護膜25上で分離されるようにｎ + アモルファスシリ
コン膜26及びチタン膜をパターニングし、ｎ+ アモルフ
ァスシリコン膜26Ｓ／チタン膜27Ｓから成るソース電極
28Ｓ，ｎ+ アモルファスシリコン膜26Ｄ／チタン膜27Ｄ
から成るドレイン電極28Ｄを形成する。
【００５３】次いで、ソース電極27Ｓ上に膜厚3000Åの
ＩＴＯ膜からなる画素電極29を形成するとともに、ドレ
イン電極27Ｄ上に膜厚1000Åのアルミニウム膜からなる
ドレインバスライン30を本発明の第１の実施例の製造方
法によって形成する。なお、本発明の実施例のドレイン
電極27Ｄは基体に相当し、かつドレインバスライン30が
導電体パターン膜に相当する。
ＩＴＯ膜からなる画素電極29を形成するとともに、ドレ
イン電極27Ｄ上に膜厚1000Åのアルミニウム膜からなる
ドレインバスライン30を本発明の第１の実施例の製造方
法によって形成する。なお、本発明の実施例のドレイン
電極27Ｄは基体に相当し、かつドレインバスライン30が
導電体パターン膜に相当する。
【００５４】以上により、逆スタガード型ＴＦＴが形成
される（図８（ｄ））。なお、その後、全面に液晶層を
形成するとＴＦＴアクティブマトリクスＬＣＤが完成す
る。
される（図８（ｄ））。なお、その後、全面に液晶層を
形成するとＴＦＴアクティブマトリクスＬＣＤが完成す
る。
【００５５】以上説明したように、本発明の第４の実施
例に係る半導体装置の製造方法によれば、透明基板（基
体）21上にゲート電極（導電体パターン膜）22を形成す
る際、又は図８（ｅ）に示す、透明基板（基体）21にソ
ース／ドレイン電極28Ｓ，28Ｄが形成された基体上にド
レインバスライン（導電体パターン膜）30を形成する際
に、第１，第２の発明の半導体装置の製造方法を用いて
いる。
例に係る半導体装置の製造方法によれば、透明基板（基
体）21上にゲート電極（導電体パターン膜）22を形成す
る際、又は図８（ｅ）に示す、透明基板（基体）21にソ
ース／ドレイン電極28Ｓ，28Ｄが形成された基体上にド
レインバスライン（導電体パターン膜）30を形成する際
に、第１，第２の発明の半導体装置の製造方法を用いて
いる。
【００５６】このため、ＴＦＴの製造方法において、第
１又は第２の発明の半導体装置の製造方法によりゲート
電極22又はドレインバスライン30を形成することによ
り、ゲート電極22又はドレインバスライン30の抵抗値を
低い値に保持することができる。
１又は第２の発明の半導体装置の製造方法によりゲート
電極22又はドレインバスライン30を形成することによ
り、ゲート電極22又はドレインバスライン30の抵抗値を
低い値に保持することができる。
【００５７】なお、本実施例においては、ゲート電極22
などの形成の際に、第１の実施例と同様な製造方法を用
いているが、第２，第３の実施例に係る半導体装置の製
造方法を用いても同様の効果がある。
などの形成の際に、第１の実施例と同様な製造方法を用
いているが、第２，第３の実施例に係る半導体装置の製
造方法を用いても同様の効果がある。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタのゲート電極を形成する際に、感光性
マスクとアルミニウムを含む導電体膜の間にチタンを含
む保護膜を介在させ、感光性マスクに基づいて保護膜及
び導電体膜を塩素を含むガスにより順次選択エッチング
して除去し、その後、感光性マスクを剥離している。従
って、パターニングされた導電体膜の上面を保護膜によ
って感光性マスクの剥離液から保護し、導電体膜の膜減
りを防止することができるので、ゲート電極の高抵抗化
を防止し、その抵抗値を低く保持することができる。
薄膜トランジスタのゲート電極を形成する際に、感光性
マスクとアルミニウムを含む導電体膜の間にチタンを含
む保護膜を介在させ、感光性マスクに基づいて保護膜及
び導電体膜を塩素を含むガスにより順次選択エッチング
して除去し、その後、感光性マスクを剥離している。従
って、パターニングされた導電体膜の上面を保護膜によ
って感光性マスクの剥離液から保護し、導電体膜の膜減
りを防止することができるので、ゲート電極の高抵抗化
を防止し、その抵抗値を低く保持することができる。
【００５９】
【００６０】また、銅を含む導電体膜を用い、かつアル
ミニウムを含む保護膜を用い、上記と同様に感光性マス
クに基づいて保護膜及び導電体膜を順次選択エッチング
して除去した後に、感光性マスクを剥離している。この
場合、チタンを含む保護膜を用いた場合と比べて、その
取り扱いは容易である。かつ、上記したと同様に、導電
体膜の膜減りを防止することができるので、ゲート電極
の高抵抗化を防止し、その抵抗値を低く保持することが
できる。
ミニウムを含む保護膜を用い、上記と同様に感光性マス
クに基づいて保護膜及び導電体膜を順次選択エッチング
して除去した後に、感光性マスクを剥離している。この
場合、チタンを含む保護膜を用いた場合と比べて、その
取り扱いは容易である。かつ、上記したと同様に、導電
体膜の膜減りを防止することができるので、ゲート電極
の高抵抗化を防止し、その抵抗値を低く保持することが
できる。
【００６１】
【００６２】
【００６３】特に、膜厚の薄いゲート電極を用いる必要
がある薄膜トランジスタの製造工程においてこの発明を
適用した場合に有効である。
がある薄膜トランジスタの製造工程においてこの発明を
適用した場合に有効である。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法の工程説明図（その１）である。
方法の工程説明図（その１）である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法の工程説明図（その２）である。
方法の工程説明図（その２）である。
【図３】本発明の第２の実施例に係る半導体装置の製造
方法の工程説明図（その１）である。
方法の工程説明図（その１）である。
【図４】本発明の第２の実施例に係る半導体装置の製造
方法の工程説明図（その２）である。
方法の工程説明図（その２）である。
【図５】本発明の第３の実施例に係る半導体装置の製造
方法の工程説明図（その１）である。
方法の工程説明図（その１）である。
【図６】本発明の第３の実施例に係る半導体装置の製造
方法の工程説明図（その２）である。
方法の工程説明図（その２）である。
【図７】本発明の第４の実施例に係る半導体装置の製造
方法の工程説明図（その１）である。
方法の工程説明図（その１）である。
【図８】本発明の第４の実施例に係る半導体装置の製造
方法の工程説明図（その２）である。
方法の工程説明図（その２）である。
【図９】従来例に係る半導体装置の製造方法の工程説明
図である。
図である。
１１ 基体、 １２ アルミニウム膜（導電体膜）、 １２Ａ，１２Ｃ 導電体パターン膜、 １２Ｂ 銅膜（導電体膜）、 １３ モリブデン膜（保護膜）、 １３Ａ，１３Ｃ，１３Ｅ，２２Ｂ 保護膜、 １３Ｂ シリコン酸化膜（保護膜）、 １３Ｄ アルミニウム膜（保護膜）、 １４ レジストパターン（感光性マスク）、 ２１ 透明基板（基体）、 ２２ ゲート電極（導電体パターン膜）、 ２２Ａ 導電体膜、 ２３ シリコン窒化膜（ゲート絶縁膜）、 ２４ アモルファスシリコン層（動作半導体層）、 ２４Ｓ，２４Ｄ Ｓ／Ｄ領域層、 ２４Ｃ チャネル領域層、 ２５ チャネル保護膜、 ２６Ｓ，２６Ｄ ｎ+ アモルファスシリコン膜（オーミ
ックコンタクト層）、 ２７Ｓ，２７Ｄ Ｔｉ膜、 ２８Ｓ，２８Ｄ Ｓ／Ｄ電極、 ２９ 画素電極、 ３０ ドレインバスライン（導電体パターン膜）。
ックコンタクト層）、 ２７Ｓ，２７Ｄ Ｔｉ膜、 ２８Ｓ，２８Ｄ Ｓ／Ｄ電極、 ２９ 画素電極、 ３０ ドレインバスライン（導電体パターン膜）。
フロントページの続き (72)発明者 信太 隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野村 和正 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−198632（ＪＰ，Ａ) 特開 昭57−170534（ＪＰ，Ａ) 特開 昭54−60237（ＪＰ，Ａ) 特開 平２−295117（ＪＰ，Ａ) 特開 平２−207418（ＪＰ，Ａ) 特開 平２−148732（ＪＰ，Ａ) 特開 昭64−89436（ＪＰ，Ａ) 特開 昭55−153352（ＪＰ，Ａ) 特開 平４−313233（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/90 H01L 29/40 H01L 29/78
Claims (2)
- 【請求項１】 基体上に、ゲート電極、前記ゲート電極
を被覆するゲート絶縁膜、前記ゲート絶縁膜の上の動作
半導体層、及び前記動作半導体層の上のソース／ドレイ
ン電極を備えた薄膜トランジスタの製造方法であって、 前記基体上にアルミニウムを含む導電体膜を形成する工
程と、 前記導電体膜の上にチタンを含む保護膜を形成する工程
と、 前記保護膜の上に感光性膜を形成した後、前記感光性膜
をパターニングし、感光性マスクを形成する工程と、 前記感光性マスクに基づいて、塩素を含むガスを用いて
前記保護膜及び前記導電体膜を順次エッチングして除去
する工程と、 前記感光性マスクを剥離する工程とを含む、前記ゲート
電極の形成工程を有することを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項２】 基体上に、ゲート電極、前記ゲート電極
を被覆するゲート絶縁膜、前記ゲート絶縁膜の上の動作
半導体層、及び前記動作半導体層の上のソース／ドレイ
ン電極を備えた薄膜トランジスタの製造方法であって、 前記基体上に銅を含む導電体膜を形成する工程と、 前記導電体膜の上にアルミニウムを含む保護膜を形成す
る工程と、 前記保護膜の上に感光性膜を形成した後、前記感光性膜
をパターニングし、感光性マスクを形成する工程と、 前記感光性マスクに基づいて、塩素を含むガスを用いて
前記保護膜及び前記導電体膜を順次エッチングして除去
する工程と、 前記感光性マスクを剥離する工程とを含む、前記ゲート
電極の形成工程を有することを特徴とする薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17686192A JP3258077B2 (ja) | 1992-07-03 | 1992-07-03 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17686192A JP3258077B2 (ja) | 1992-07-03 | 1992-07-03 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621017A JPH0621017A (ja) | 1994-01-28 |
| JP3258077B2 true JP3258077B2 (ja) | 2002-02-18 |
Family
ID=16021104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17686192A Expired - Lifetime JP3258077B2 (ja) | 1992-07-03 | 1992-07-03 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3258077B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8647980B2 (en) | 2010-02-25 | 2014-02-11 | Sharp Kabushiki Kaisha | Method of forming wiring and method of manufacturing semiconductor substrates |
-
1992
- 1992-07-03 JP JP17686192A patent/JP3258077B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621017A (ja) | 1994-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5395336B2 (ja) | 薄膜トランジスタアレイ基板及びこれの製造方法 | |
| KR100256288B1 (ko) | 저저항성및내약품성전극배선을갖는박막트랜지스터기판및그제조방법 | |
| JP4903667B2 (ja) | 表示装置用薄膜トランジスタ基板の製造方法 | |
| JP2008109102A (ja) | 薄膜トランジスタ基板の製造方法 | |
| WO2013127202A1 (zh) | 阵列基板的制造方法及阵列基板、显示器 | |
| JP2004177946A (ja) | 液晶表示装置の製造方法 | |
| KR100300165B1 (ko) | 반도체장치의 제조방법 | |
| JP2008098642A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP3221373B2 (ja) | 積層配線のパターニング方法 | |
| US20040173567A1 (en) | Method of forming a lamination film pattern and improved lamination film pattern | |
| JP3258077B2 (ja) | 薄膜トランジスタの製造方法 | |
| US7262103B2 (en) | Method for forming a salicide in semiconductor device | |
| JP3591061B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2701773B2 (ja) | エッチング方法 | |
| JP2809153B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP3425925B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2713174B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH1117189A (ja) | 薄膜トランジスタおよびその製造方法ならびにこれを搭載した液晶表示装置 | |
| JPH07235678A (ja) | 薄膜半導体装置及びその製造方法 | |
| CN113889434A (zh) | 阵列基板及其制作方法、液晶显示面板以及显示装置 | |
| US8647980B2 (en) | Method of forming wiring and method of manufacturing semiconductor substrates | |
| JPH0897383A (ja) | 半導体装置の製造方法 | |
| JPH07211697A (ja) | 金属配線形成方法及び半導体装置の製造方法 | |
| JPH11238732A (ja) | 配線構造およびボンディングパッド開口の形成法 | |
| JPH04357832A (ja) | エッチング方法および薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011127 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071207 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081207 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 11 |