JPH09197436A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH09197436A JPH09197436A JP898996A JP898996A JPH09197436A JP H09197436 A JPH09197436 A JP H09197436A JP 898996 A JP898996 A JP 898996A JP 898996 A JP898996 A JP 898996A JP H09197436 A JPH09197436 A JP H09197436A
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- conductive film
- film
- gate insulating
- insulating film
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Abstract
(57)【要約】
【課題】 安価且つ製造容易でありながら、ＴＦＴを用
いたアクティブマトリクス基板の、Ａｌヒロックを防止
し、液晶表示装置の大面積化、高精細化、高開口率化に
対応する。 【解決手段】 Ａｌからなるゲート電極２４及びゲート
配線のフォトグラフィによる形成を、１３０℃以下で行
い、且つ、基板温度１５０℃以下にてプラズマＣＶＤ法
にて高硬度のアモルファス酸化シリコンを成膜し第１の
ゲート絶縁膜２６とする事により、高融点金属をフォト
グラフィ形成すること無く、低価格且つ製造容易であり
ながら、この後の高加熱によるＡｌヒロックの発生を抑
制する。
いたアクティブマトリクス基板の、Ａｌヒロックを防止
し、液晶表示装置の大面積化、高精細化、高開口率化に
対応する。 【解決手段】 Ａｌからなるゲート電極２４及びゲート
配線のフォトグラフィによる形成を、１３０℃以下で行
い、且つ、基板温度１５０℃以下にてプラズマＣＶＤ法
にて高硬度のアモルファス酸化シリコンを成膜し第１の
ゲート絶縁膜２６とする事により、高融点金属をフォト
グラフィ形成すること無く、低価格且つ製造容易であり
ながら、この後の高加熱によるＡｌヒロックの発生を抑
制する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に用
いるアクティブマトリクス基板の構造に関する。
いるアクティブマトリクス基板の構造に関する。
【０００２】
【従来の技術】近年、薄型、軽量でありながら高画質を
得られ且つ低消費電力であることから、ラップトップ型
コンピュータや各種携帯機器等のディスプレイに、アク
ティブマトリクス型液晶表示装置の実用化が図られてい
る。この様なアクティブマトリクス型液晶表示装置の駆
動素子は、主として薄膜トランジスタ（以下ＴＦＴと略
称する。）が用いられ、その高性能化、低価格化、生産
性及び製造歩留まりの向上等に対する研究開発が活発に
行われている。
得られ且つ低消費電力であることから、ラップトップ型
コンピュータや各種携帯機器等のディスプレイに、アク
ティブマトリクス型液晶表示装置の実用化が図られてい
る。この様なアクティブマトリクス型液晶表示装置の駆
動素子は、主として薄膜トランジスタ（以下ＴＦＴと略
称する。）が用いられ、その高性能化、低価格化、生産
性及び製造歩留まりの向上等に対する研究開発が活発に
行われている。
【０００３】一方近年、アクティブマトリクス型液晶表
示装置に関して、今迄以上に表示画面の大面積化、高精
細化、高開口率化の要求が高まり、この様な要求を満す
には、ＴＦＴ型アクティブマトリクス基板においては、
ゲート線の長さをより長く、且つより細くすることが必
須である。しかしゲート線の延長化や細線化は、その抵
抗、時定数の増大により、ゲート線信号の遅延を招き、
良好な液晶駆動を行えなくなるという新たな問題を生じ
てしまう。
示装置に関して、今迄以上に表示画面の大面積化、高精
細化、高開口率化の要求が高まり、この様な要求を満す
には、ＴＦＴ型アクティブマトリクス基板においては、
ゲート線の長さをより長く、且つより細くすることが必
須である。しかしゲート線の延長化や細線化は、その抵
抗、時定数の増大により、ゲート線信号の遅延を招き、
良好な液晶駆動を行えなくなるという新たな問題を生じ
てしまう。
【０００４】そこでゲート線の延長化や細線化に拘ら
ず、抵抗や時定数の増大を防止するには、より抵抗の低
い材料を用いることが重要であるが、尚且つ安価な材料
にて低価格化を図ることも重要と成り、これ等を満たす
ために、Ａｌ或いはその合金からなるゲート線を用いた
電極基板の研究開発が進められている。
ず、抵抗や時定数の増大を防止するには、より抵抗の低
い材料を用いることが重要であるが、尚且つ安価な材料
にて低価格化を図ることも重要と成り、これ等を満たす
ために、Ａｌ或いはその合金からなるゲート線を用いた
電極基板の研究開発が進められている。
【０００５】すなわち、図８に示す第１の従来の電極基
板１は、絶縁基板２上に形成されたＡｌ膜からなるゲー
ト電極３、及びこのゲート電極３に繋がるゲート配線
（図示せず）、窒化シリコン（ＳｉＮｘ）、酸化シリコ
ン（ＳｉＯ2 ）等からなりゲート電極３及びゲート配線
を被覆するゲート絶縁膜４、ゲート絶縁膜４上に形成さ
れた半導体層６、半導体層６上に形成された半導体保護
膜７、半導体層６及び半導体保護膜７の一部を被覆する
低抵抗半導体層８ａ、８ｂ、低抵抗半導体層８ａと画素
電極１０とを接続するソース電極１１ａ、低抵抗半導体
層８ｂと信号線（図示せず）とを接続するドレイン電極
１１ｂとで構成されている。
板１は、絶縁基板２上に形成されたＡｌ膜からなるゲー
ト電極３、及びこのゲート電極３に繋がるゲート配線
（図示せず）、窒化シリコン（ＳｉＮｘ）、酸化シリコ
ン（ＳｉＯ2 ）等からなりゲート電極３及びゲート配線
を被覆するゲート絶縁膜４、ゲート絶縁膜４上に形成さ
れた半導体層６、半導体層６上に形成された半導体保護
膜７、半導体層６及び半導体保護膜７の一部を被覆する
低抵抗半導体層８ａ、８ｂ、低抵抗半導体層８ａと画素
電極１０とを接続するソース電極１１ａ、低抵抗半導体
層８ｂと信号線（図示せず）とを接続するドレイン電極
１１ｂとで構成されている。
【０００６】ここで、ゲート電極３は、スパッタリング
法により絶縁基板２上にＡｌ膜を成膜した後、フォトリ
ソグラフィ工程により形成され、ゲート絶縁膜４は、窒
化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯ2 ）等
を化学的気相堆積法（以下ＣＶＤ法と略称する。）等に
より成膜して成っている。
法により絶縁基板２上にＡｌ膜を成膜した後、フォトリ
ソグラフィ工程により形成され、ゲート絶縁膜４は、窒
化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯ2 ）等
を化学的気相堆積法（以下ＣＶＤ法と略称する。）等に
より成膜して成っている。
【０００７】
【発明が解決しようとする課題】従来、大面積、高精
細、高開口率のアクティブマトリクス型液晶表示装置を
得るために、アクティブマトリクス基板のゲート電極及
びゲート配線を低抵抗且つ安価なＡｌ或いはその合金に
て形成していた。
細、高開口率のアクティブマトリクス型液晶表示装置を
得るために、アクティブマトリクス基板のゲート電極及
びゲート配線を低抵抗且つ安価なＡｌ或いはその合金に
て形成していた。
【０００８】しかしながらＡｌやその合金は、比較的取
扱いが難しい金属材料であり、Ａｌの融点に比較して低
温であっても一定温度以上に加熱すると、図８の領域Ａ
あるいは領域Ｂに示すように、ゲート電極３の表面が荒
れて、直径数十ｎ〜数μｍ、高さ数ｎｍ〜数μｍの半球
形、円錐形、ドーム状等に結晶成長したＡｌヒロックと
呼ばれるＡｌの突起１２が無数に発生してしまってい
た。
扱いが難しい金属材料であり、Ａｌの融点に比較して低
温であっても一定温度以上に加熱すると、図８の領域Ａ
あるいは領域Ｂに示すように、ゲート電極３の表面が荒
れて、直径数十ｎ〜数μｍ、高さ数ｎｍ〜数μｍの半球
形、円錐形、ドーム状等に結晶成長したＡｌヒロックと
呼ばれるＡｌの突起１２が無数に発生してしまってい
た。
【０００９】この突起１２は、Ａｌ膜中の結晶粒界近傍
のＡｌ原子が表面に移動して隆起したものと考えられ
る。この突起１２の成長開始温度は、ゲート電極３の成
膜条件やＡｌに含まれる不純物の種類と濃度により異な
るが、概ね１５０〜２００℃程度であり、ゲート電極３
の成膜工程、ゲート電極３形成のためのフォトリソグラ
フィ工程、ゲート絶縁膜４の成膜工程において、Ａｌ表
面が１５０〜２００℃以上の温度に数秒間以上さらされ
る熱工程が存在すると発生され、熱工程の温度が高いほ
ど又、時間が長いほど密に又大きく形成され、特にゲー
ト絶縁膜４成膜工程にあっては、良好なＴＦＴを得るた
めに、通常は、プラズマＣＶＤによる成膜を、絶縁基板
２を３００〜３５０℃にプレヒートした状態で行うこと
から、このプレヒートの間に、多数の突起１２を生じて
しまっていた。
のＡｌ原子が表面に移動して隆起したものと考えられ
る。この突起１２の成長開始温度は、ゲート電極３の成
膜条件やＡｌに含まれる不純物の種類と濃度により異な
るが、概ね１５０〜２００℃程度であり、ゲート電極３
の成膜工程、ゲート電極３形成のためのフォトリソグラ
フィ工程、ゲート絶縁膜４の成膜工程において、Ａｌ表
面が１５０〜２００℃以上の温度に数秒間以上さらされ
る熱工程が存在すると発生され、熱工程の温度が高いほ
ど又、時間が長いほど密に又大きく形成され、特にゲー
ト絶縁膜４成膜工程にあっては、良好なＴＦＴを得るた
めに、通常は、プラズマＣＶＤによる成膜を、絶縁基板
２を３００〜３５０℃にプレヒートした状態で行うこと
から、このプレヒートの間に、多数の突起１２を生じて
しまっていた。
【００１０】そしてこの突起１２によりゲート絶縁膜４
が薄くなったり、或いは突起１２がゲート絶縁膜４から
飛び出すという欠陥を生じ、ゲート電極３やゲート線
（図示せず）が、ゲート絶縁膜４上方の半導体層６、ソ
ース電極１１ａ、ドレイン電極１１ｂと電気的に短絡
し、不良と成ったり、或いはゲート絶縁膜４による電気
的耐圧が低下し、不良を生じ、電極基板の信頼性を低下
させるという問題を有していた。
が薄くなったり、或いは突起１２がゲート絶縁膜４から
飛び出すという欠陥を生じ、ゲート電極３やゲート線
（図示せず）が、ゲート絶縁膜４上方の半導体層６、ソ
ース電極１１ａ、ドレイン電極１１ｂと電気的に短絡
し、不良と成ったり、或いはゲート絶縁膜４による電気
的耐圧が低下し、不良を生じ、電極基板の信頼性を低下
させるという問題を有していた。
【００１１】このため図９に示す様に、前述の単層のゲ
ート電極３に換えて、ゲート電極を２層構造とし、低抵
抗且つ加熱に強いゲート電極を有する第２の従来の電極
基板１６の開発も行われていた。
ート電極３に換えて、ゲート電極を２層構造とし、低抵
抗且つ加熱に強いゲート電極を有する第２の従来の電極
基板１６の開発も行われていた。
【００１２】すなわちこの電極基板１６は、絶縁基板１
７上にマトリクス状にＡｌ膜からなる第１のゲート電極
１８ａ、この第１のゲート電極１８ａに繋がる第１のゲ
ート配線（図示せず）を形成し、その上に、Ｍｏ（モリ
ブデン）、Ｔａ（タンタル）等の硬質の高融点金属膜か
らなる第２のゲート電極１８ｂ、及びこの第２のゲート
電極１８ｂに繋がる第２のゲート配線（図示せず）を形
成し、第１のゲート電極１８ａ及び第１のゲート配線
を、第２のゲート電極１８ｂ及び第２のゲート配線にて
被覆したものである。ここで、第１のゲート電極１８ａ
及び第１のゲート配線（図示せず）は、スパッタリング
法により基板加熱を行わずにＡｌ膜を成膜した後、プリ
ベーキング温度とポストベーキング温度を１５０℃未満
とするフォトリソグラフィ工程により形成する。
７上にマトリクス状にＡｌ膜からなる第１のゲート電極
１８ａ、この第１のゲート電極１８ａに繋がる第１のゲ
ート配線（図示せず）を形成し、その上に、Ｍｏ（モリ
ブデン）、Ｔａ（タンタル）等の硬質の高融点金属膜か
らなる第２のゲート電極１８ｂ、及びこの第２のゲート
電極１８ｂに繋がる第２のゲート配線（図示せず）を形
成し、第１のゲート電極１８ａ及び第１のゲート配線
を、第２のゲート電極１８ｂ及び第２のゲート配線にて
被覆したものである。ここで、第１のゲート電極１８ａ
及び第１のゲート配線（図示せず）は、スパッタリング
法により基板加熱を行わずにＡｌ膜を成膜した後、プリ
ベーキング温度とポストベーキング温度を１５０℃未満
とするフォトリソグラフィ工程により形成する。
【００１３】次に、第１のゲート電極１８ａ及び第１の
ゲート配線（図示せず）上に、スパッタリング法により
基板加熱を行わずにＭｏ、Ｔａ等の硬質の高融点金属膜
を成膜した後、プリベーキング温度とポストベーキング
温度を１５０℃未満とするフォトリソグラフィ工程によ
り第２のゲート電極１８ｂ及び第２のゲート配線を形成
した後、窒化シリコン（ＳｉＮｘ）、酸化シリコン（Ｓ
ｉＯ2 ）等からなるゲート絶縁膜３をプラズマＣＶＤ法
等により、基板温度を１５０〜２００℃以上、通常３０
０〜３５０℃程度に加熱しながら成膜する。
ゲート配線（図示せず）上に、スパッタリング法により
基板加熱を行わずにＭｏ、Ｔａ等の硬質の高融点金属膜
を成膜した後、プリベーキング温度とポストベーキング
温度を１５０℃未満とするフォトリソグラフィ工程によ
り第２のゲート電極１８ｂ及び第２のゲート配線を形成
した後、窒化シリコン（ＳｉＮｘ）、酸化シリコン（Ｓ
ｉＯ2 ）等からなるゲート絶縁膜３をプラズマＣＶＤ法
等により、基板温度を１５０〜２００℃以上、通常３０
０〜３５０℃程度に加熱しながら成膜する。
【００１４】この様に形成される電極基板１６では、Ａ
ｌからなる第１のゲート電極１８ａ及びこれを被覆する
硬質の高融点金属からなる第２のゲート電極１８ｂの形
成が１５０℃未満で行われるので、この間Ａｌヒロック
が発生される恐れがなく、又、これ以降の工程において
は、１５０〜２００℃以上の温度にさらされても、第１
のゲート電極１８ａは、硬質の高融点金属に被覆保護さ
れており、Ａｌ原子の移動が抑制され、ヒロックの発生
が防止される。
ｌからなる第１のゲート電極１８ａ及びこれを被覆する
硬質の高融点金属からなる第２のゲート電極１８ｂの形
成が１５０℃未満で行われるので、この間Ａｌヒロック
が発生される恐れがなく、又、これ以降の工程において
は、１５０〜２００℃以上の温度にさらされても、第１
のゲート電極１８ａは、硬質の高融点金属に被覆保護さ
れており、Ａｌ原子の移動が抑制され、ヒロックの発生
が防止される。
【００１５】しかしながらこの様な電極基板１６では、
Ａｌヒロックを防止出来るものの、高融点金属が比較的
高価であると共に、第２のゲート電極１８ｂ形成のため
のフォトリソグラフィ工程が増えることから、生産性の
低下及び製造コストの増大を招き、液晶表示装置の低価
格化を妨げるという問題を生じている。
Ａｌヒロックを防止出来るものの、高融点金属が比較的
高価であると共に、第２のゲート電極１８ｂ形成のため
のフォトリソグラフィ工程が増えることから、生産性の
低下及び製造コストの増大を招き、液晶表示装置の低価
格化を妨げるという問題を生じている。
【００１６】そこで本発明は上記課題を除去するもの
で、高価な高融点金属を使用すること無く、又フォトリ
ソグラフィ工程を増大せずに、Ａｌヒロックの発生を防
止することにより、低抵抗且つ低価格のＡｌを主成分と
する金属にて形成される信頼性の高いゲート電極及びゲ
ート配線を得られることから、ゲート線の延長化や細線
化が可能となり、表示画面の大面積化、高精細化、高開
口率化を実現可能なアクテイブマトリクス電極基板を提
供する事を目的とする。
で、高価な高融点金属を使用すること無く、又フォトリ
ソグラフィ工程を増大せずに、Ａｌヒロックの発生を防
止することにより、低抵抗且つ低価格のＡｌを主成分と
する金属にて形成される信頼性の高いゲート電極及びゲ
ート配線を得られることから、ゲート線の延長化や細線
化が可能となり、表示画面の大面積化、高精細化、高開
口率化を実現可能なアクテイブマトリクス電極基板を提
供する事を目的とする。
【００１７】
【課題を解決するための手段】上記課題を解決するため
の請求項１に記載の発明は、絶縁性基板と、Ａｌ（アル
ミニウム）を主体とし、前記絶縁性基板にマトリクス状
に配列されるゲート電極及びこのゲート電極に接続され
るゲート配線からなる導電膜と、複数層を積層してなり
前記導電膜を被覆するゲート絶縁膜と、このゲート絶縁
膜を介し前記ゲート電極上方にマトリクス状に配列され
ソース電極及びドレイン電極を有する半導体層と、前記
ゲート絶縁膜上方にてマトリクス状に配列され前記半導
体層の前記ソース電極に接続される画素電極とを設け、
前記導電膜及び前記複数層のゲート絶縁膜のうち前記導
電膜に接する層を、前記導電膜の突起形状の成長開始温
度以下で成される製造工程にて形成するものである。
の請求項１に記載の発明は、絶縁性基板と、Ａｌ（アル
ミニウム）を主体とし、前記絶縁性基板にマトリクス状
に配列されるゲート電極及びこのゲート電極に接続され
るゲート配線からなる導電膜と、複数層を積層してなり
前記導電膜を被覆するゲート絶縁膜と、このゲート絶縁
膜を介し前記ゲート電極上方にマトリクス状に配列され
ソース電極及びドレイン電極を有する半導体層と、前記
ゲート絶縁膜上方にてマトリクス状に配列され前記半導
体層の前記ソース電極に接続される画素電極とを設け、
前記導電膜及び前記複数層のゲート絶縁膜のうち前記導
電膜に接する層を、前記導電膜の突起形状の成長開始温
度以下で成される製造工程にて形成するものである。
【００１８】そして上記構成により、延長化及び細線化
が可能なＡｌを主成分とするゲート電極及びゲート配線
から成る導電膜の形成工程及び、この導電膜に接触する
ゲート絶縁膜の成膜工程を、導電膜の突起形状の成長開
始温度以下で行う事により、導電膜及びゲート絶縁膜の
形成時、高価な高融点金属をフォトリソグラフィ工程に
て形成する事なく、Ａｌヒロックの発生を抑制出来、大
面積化、高精細化、高開口率化、を実現するためのアク
ティブマトリクス電極基板の低価格化を図り、更に生産
性向上を図るものである。
が可能なＡｌを主成分とするゲート電極及びゲート配線
から成る導電膜の形成工程及び、この導電膜に接触する
ゲート絶縁膜の成膜工程を、導電膜の突起形状の成長開
始温度以下で行う事により、導電膜及びゲート絶縁膜の
形成時、高価な高融点金属をフォトリソグラフィ工程に
て形成する事なく、Ａｌヒロックの発生を抑制出来、大
面積化、高精細化、高開口率化、を実現するためのアク
ティブマトリクス電極基板の低価格化を図り、更に生産
性向上を図るものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図７を参照して説明する。２１は、アモルファスシ
リコン（ａ−Ｓｉ）ＴＦＴ２２を用いたアクティブマト
リクス基板であり、絶縁性基板であるガラス基板２３上
にＡｌからなる導電膜により、一体的なゲート電極２４
及びゲート配線（図示せず）が形成されている。そして
ゲート電極２４及びゲート配線の上には、これ等を被覆
するアモルファス酸化シリコン（ａ−ＳｉＯ2 ）からな
る第１のゲート絶縁膜２６が成膜され、更に第１のゲー
ト絶縁膜２６に積層して、アモルファス窒化シリコン
（ａ−ＳｉＮ）からなる第２のゲート絶縁膜２７が成膜
されている。
乃至図７を参照して説明する。２１は、アモルファスシ
リコン（ａ−Ｓｉ）ＴＦＴ２２を用いたアクティブマト
リクス基板であり、絶縁性基板であるガラス基板２３上
にＡｌからなる導電膜により、一体的なゲート電極２４
及びゲート配線（図示せず）が形成されている。そして
ゲート電極２４及びゲート配線の上には、これ等を被覆
するアモルファス酸化シリコン（ａ−ＳｉＯ2 ）からな
る第１のゲート絶縁膜２６が成膜され、更に第１のゲー
ト絶縁膜２６に積層して、アモルファス窒化シリコン
（ａ−ＳｉＮ）からなる第２のゲート絶縁膜２７が成膜
されている。
【００２０】又、第２のゲート絶縁膜２７上のゲート電
極２４上には、アモルファスシリコン（ａ−Ｓｉ）ＴＦ
Ｔ２２のチャネル部となる、アモルファスシリコン（ａ
−Ｓｉ）からなる半導体層２８が形成され、この半導体
層２８上には、アモルファス窒化シリコンから成りチャ
ネル部を保護するためのチャネル保護層３０が形成され
ている。更に、第２のゲート絶縁膜２７上には、インジ
ウム錫酸化物（以下ＩＴＯと略称する。）からなる画素
電極３３がパターン形成されている。一方、３１ａ、３
１ｂは半導体層２８及びチャネル保護層３０の一部を被
覆するよう形成されるｎ+ 型アモルファスシリコン（ｎ
+ ａ−Ｓｉ）からなる第１及び第２の低抵抗半導体層で
あり、３２ａは第１の低抵抗半導体層３１ａ及び画素電
極３３間を接続するＭｏとＡｌの積層膜からなるソース
電極であり、３２ｂは第２の低抵抗半導体層３１ｂを被
覆するＭｏとＡｌの積層膜からなり、信号線（図示せ
ず）と一体的に形成されるドレイン電極である。
極２４上には、アモルファスシリコン（ａ−Ｓｉ）ＴＦ
Ｔ２２のチャネル部となる、アモルファスシリコン（ａ
−Ｓｉ）からなる半導体層２８が形成され、この半導体
層２８上には、アモルファス窒化シリコンから成りチャ
ネル部を保護するためのチャネル保護層３０が形成され
ている。更に、第２のゲート絶縁膜２７上には、インジ
ウム錫酸化物（以下ＩＴＯと略称する。）からなる画素
電極３３がパターン形成されている。一方、３１ａ、３
１ｂは半導体層２８及びチャネル保護層３０の一部を被
覆するよう形成されるｎ+ 型アモルファスシリコン（ｎ
+ ａ−Ｓｉ）からなる第１及び第２の低抵抗半導体層で
あり、３２ａは第１の低抵抗半導体層３１ａ及び画素電
極３３間を接続するＭｏとＡｌの積層膜からなるソース
電極であり、３２ｂは第２の低抵抗半導体層３１ｂを被
覆するＭｏとＡｌの積層膜からなり、信号線（図示せ
ず）と一体的に形成されるドレイン電極である。
【００２１】次にアクティブマトリクス基板２１の製造
方法について述べる。先ず図２に示す様にガラス基板２
３上にスパッタリング法により厚さ１００〜３００ｎｍ
のＡｌからなる導電膜を成膜し、フォトレジストのプリ
ベーキング温度が７０〜１００℃であり、露光現像後の
ポストベーキング温度が１００〜１３０℃で行われるフ
ォトリソグラフィ技術により、ゲート電極２４及びゲー
ト配線を形成する。そしてこれ等の上に、図３に示すよ
うに基板温度１５０℃未満の温度にてプラズマＣＶＤ法
により１００〜３００ｎｍ厚さのアモルファス酸化シリ
コン（ａ−ＳｉＯ2 ）からなる第１のゲート絶縁膜２６
を成膜する。更に、第１のゲート絶縁膜２６上に、基板
温度３００〜３５０℃にてプラズマＣＶＤ法により、３
０〜２００ｎｍ厚さのアモルファス窒化シリコン（ａ−
ＳｉＮ）からなる第２のゲート絶縁膜２７を成膜する。
方法について述べる。先ず図２に示す様にガラス基板２
３上にスパッタリング法により厚さ１００〜３００ｎｍ
のＡｌからなる導電膜を成膜し、フォトレジストのプリ
ベーキング温度が７０〜１００℃であり、露光現像後の
ポストベーキング温度が１００〜１３０℃で行われるフ
ォトリソグラフィ技術により、ゲート電極２４及びゲー
ト配線を形成する。そしてこれ等の上に、図３に示すよ
うに基板温度１５０℃未満の温度にてプラズマＣＶＤ法
により１００〜３００ｎｍ厚さのアモルファス酸化シリ
コン（ａ−ＳｉＯ2 ）からなる第１のゲート絶縁膜２６
を成膜する。更に、第１のゲート絶縁膜２６上に、基板
温度３００〜３５０℃にてプラズマＣＶＤ法により、３
０〜２００ｎｍ厚さのアモルファス窒化シリコン（ａ−
ＳｉＮ）からなる第２のゲート絶縁膜２７を成膜する。
【００２２】次にプラズマＣＶＤ法にて、厚さ２０〜３
００ｎｍのアモルファスシリコン（ａ−Ｓｉ）からなる
半導体層２８及び厚さ１００〜３００ｎｍのアモルファ
ス窒化シリコン（ａ−ＳｉＮ）からなるチャネル保護層
３０を連続して成膜した後、図４に示すようにフォトリ
ソグラフィ工程によりＴＦＴ２２のチャネル部上のみを
残す様チャネル保護層３０を島状に形成する。更にＰ原
子を多量にドーピングした２０〜７０ｎｍ厚さのアモル
ファスシリコン（ａ−Ｓｉ）からなるｎ+ 型の低抵抗半
導体層３１ａ、３１ｂを成膜した後、図５に示す様に、
フォトリソグラフィ工程により、低抵抗半導体層３１
ａ、３１ｂから半導体層２８迄を島状に形成する。
００ｎｍのアモルファスシリコン（ａ−Ｓｉ）からなる
半導体層２８及び厚さ１００〜３００ｎｍのアモルファ
ス窒化シリコン（ａ−ＳｉＮ）からなるチャネル保護層
３０を連続して成膜した後、図４に示すようにフォトリ
ソグラフィ工程によりＴＦＴ２２のチャネル部上のみを
残す様チャネル保護層３０を島状に形成する。更にＰ原
子を多量にドーピングした２０〜７０ｎｍ厚さのアモル
ファスシリコン（ａ−Ｓｉ）からなるｎ+ 型の低抵抗半
導体層３１ａ、３１ｂを成膜した後、図５に示す様に、
フォトリソグラフィ工程により、低抵抗半導体層３１
ａ、３１ｂから半導体層２８迄を島状に形成する。
【００２３】次に、スパッタリング法により３０〜１５
０ｎｍ厚さのＩＴＯを成膜した後、図６に示す様にフォ
トリソグラフィ工程により、画素電極３３を形成する。
更にスパタリング法により２００〜４００ｎｍ厚さのモ
リブデン（Ｍｏ）とＡｌの積層膜を成膜し、図７に示す
ように、フォトリソグラフィ工程によりソース電極３２
ａ、及びドレイン電極３２ｂ及び信号線（図示せず）を
形成した後、ソース電極３２ａ、ドレイン電極３２ｂを
マスクにして低抵抗半導体層３１ａ、３１ｂをエッチン
グし、分離する。
０ｎｍ厚さのＩＴＯを成膜した後、図６に示す様にフォ
トリソグラフィ工程により、画素電極３３を形成する。
更にスパタリング法により２００〜４００ｎｍ厚さのモ
リブデン（Ｍｏ）とＡｌの積層膜を成膜し、図７に示す
ように、フォトリソグラフィ工程によりソース電極３２
ａ、及びドレイン電極３２ｂ及び信号線（図示せず）を
形成した後、ソース電極３２ａ、ドレイン電極３２ｂを
マスクにして低抵抗半導体層３１ａ、３１ｂをエッチン
グし、分離する。
【００２４】上述の工程により、アクティブマトリクス
基板２１を形成したら、ゲート線引き出し線や信号線引
き出し線を除き、シリコン窒化膜（ＳｉＮｘ）からなる
保護膜（図示せず）を成膜し、更に、ポリイミドからな
る配向膜（図示せず）を印刷塗布し、ラビング処理をし
た後、対向基板（図示せず）を平行に対向して設け、両
基板間に液晶組成物を挾持スルことによりアクティブマ
トリクス型の液晶表示装置（図示せず）を形成すること
となる。
基板２１を形成したら、ゲート線引き出し線や信号線引
き出し線を除き、シリコン窒化膜（ＳｉＮｘ）からなる
保護膜（図示せず）を成膜し、更に、ポリイミドからな
る配向膜（図示せず）を印刷塗布し、ラビング処理をし
た後、対向基板（図示せず）を平行に対向して設け、両
基板間に液晶組成物を挾持スルことによりアクティブマ
トリクス型の液晶表示装置（図示せず）を形成すること
となる。
【００２５】尚本実施の形態におけるアクティブマトリ
クス基板２１を用い、表示画面のサイズが１３．８イン
チの大面積の液晶表示装置を形成したところ、ゲート信
号の遅延を招くこと無く、良好な画像を得られた。
クス基板２１を用い、表示画面のサイズが１３．８イン
チの大面積の液晶表示装置を形成したところ、ゲート信
号の遅延を招くこと無く、良好な画像を得られた。
【００２６】このように構成すれば、ゲート電極２４及
びゲート配線のフォトグラフィによる形成を、１３０℃
以下で行うと共に、第１のゲート絶縁膜２６を基板温度
１５０℃以下にてプラズマＣＶＤ法にて成膜することに
より、ゲート電極２４及びゲート配線にＡｌヒロックが
発生されるのを抑制出来、電極間及び配線間の短絡を防
止できる。しかも従来の様に、高価な高融点金属をフォ
トリソグラフィ工程にて形成する必要が無く、低価格化
及び生産性を損なうこと無く、低抵抗且つ高信頼性のゲ
ート電極２４及びゲート配線を有し、その延長化及び細
線化が可能であることから、液晶表示装置の大面積化、
高精細化、高開口率化、を実現するためのアクティブマ
トリクス基板を得られる。更に、第１のゲート絶縁膜２
６上には、第１のゲート絶縁膜２６に比しより絶縁性の
高い第２のゲート絶縁膜２７が積層されており十分な絶
縁性を保持できる。
びゲート配線のフォトグラフィによる形成を、１３０℃
以下で行うと共に、第１のゲート絶縁膜２６を基板温度
１５０℃以下にてプラズマＣＶＤ法にて成膜することに
より、ゲート電極２４及びゲート配線にＡｌヒロックが
発生されるのを抑制出来、電極間及び配線間の短絡を防
止できる。しかも従来の様に、高価な高融点金属をフォ
トリソグラフィ工程にて形成する必要が無く、低価格化
及び生産性を損なうこと無く、低抵抗且つ高信頼性のゲ
ート電極２４及びゲート配線を有し、その延長化及び細
線化が可能であることから、液晶表示装置の大面積化、
高精細化、高開口率化、を実現するためのアクティブマ
トリクス基板を得られる。更に、第１のゲート絶縁膜２
６上には、第１のゲート絶縁膜２６に比しより絶縁性の
高い第２のゲート絶縁膜２７が積層されており十分な絶
縁性を保持できる。
【００２７】しかも第２のゲート絶縁膜２７は、その成
膜時、基板温度がＡｌヒロック発生温度以上に加熱され
るにも拘らず、ゲート電極２４及びゲート配線は既に高
硬度の第１のゲート絶縁膜に被覆されているので、Ａｌ
ヒロックの発生が抑制される。
膜時、基板温度がＡｌヒロック発生温度以上に加熱され
るにも拘らず、ゲート電極２４及びゲート配線は既に高
硬度の第１のゲート絶縁膜に被覆されているので、Ａｌ
ヒロックの発生が抑制される。
【００２８】又、第１のゲート絶縁膜２６はＣＶＤ法に
て成膜されるアモルファス酸化シリコン（ａ−Ｓｉ
Ｏ2 ）からなり、第２のゲート絶縁膜２７はＣＶＤ法に
て成膜されるアモルファス窒化シリコン（ａ−ＳｉＮ）
から成っており、いずれも容易且つ低価格にて成膜出
来、アクティブマトリクス電極基板の生産性及び低価格
化を損なうことも無い。
て成膜されるアモルファス酸化シリコン（ａ−Ｓｉ
Ｏ2 ）からなり、第２のゲート絶縁膜２７はＣＶＤ法に
て成膜されるアモルファス窒化シリコン（ａ−ＳｉＮ）
から成っており、いずれも容易且つ低価格にて成膜出
来、アクティブマトリクス電極基板の生産性及び低価格
化を損なうことも無い。
【００２９】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えばゲート絶縁膜の材質や構造或いは、製造方法
等任意であるし、製造温度も、ゲート電極及びゲート配
線にヒロックを生じない範囲であれば任意であり、ゲー
ト電極及びゲート配線に接する材質としては、窒化シリ
コン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ）等であ
っても良いし、製造方法も、スパッタリング法や、蒸着
法等であっても良く、絶縁性を保持できるものであれば
単層構造としても良い。
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えばゲート絶縁膜の材質や構造或いは、製造方法
等任意であるし、製造温度も、ゲート電極及びゲート配
線にヒロックを生じない範囲であれば任意であり、ゲー
ト電極及びゲート配線に接する材質としては、窒化シリ
コン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ）等であ
っても良いし、製造方法も、スパッタリング法や、蒸着
法等であっても良く、絶縁性を保持できるものであれば
単層構造としても良い。
【００３０】又、ゲート電極及びゲート配線の材質も、
純粋なＡｌに比し、ヒロックを発生させ難くするＴｉ
（チタン）、Ｙ（イットリウム）等の希土類遷移金属、
Ｃｕ、Ｂ、Ｓｉ等の元素のうち少なくとも一種類を含有
するＡｌを用いても良い。但し、電気抵抗の上昇を押え
るため、これ等元素の含有濃度は数％以下とすることが
望ましい。
純粋なＡｌに比し、ヒロックを発生させ難くするＴｉ
（チタン）、Ｙ（イットリウム）等の希土類遷移金属、
Ｃｕ、Ｂ、Ｓｉ等の元素のうち少なくとも一種類を含有
するＡｌを用いても良い。但し、電気抵抗の上昇を押え
るため、これ等元素の含有濃度は数％以下とすることが
望ましい。
【００３１】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極及びゲート配線と成る導電膜の形成工程及び、
この導電膜に接触するゲート絶縁膜の成膜工程を、Ａｌ
ヒロックの成長開始温度以下にて行うことにより、従来
の様に、フォトリソグラフィ工程にて形成される高価な
高融点金属にて導電膜を被覆する必要がなく、製造容易
且つ安価でありながら、Ａｌヒロックの発生を抑制出
来、電極間及び配線間がヒロックにより短絡されるのを
防止できる。従って、低価格化及び生産性を損なうこと
無く、低抵抗且つ信頼性の高いゲート電極及びゲート配
線を得られ、その延長化及び細線化が可能であることか
ら、液晶表示装置の大面積化、高精細化、高開口率化を
実現するためのアクティブマトリクス基板を得られる。
ート電極及びゲート配線と成る導電膜の形成工程及び、
この導電膜に接触するゲート絶縁膜の成膜工程を、Ａｌ
ヒロックの成長開始温度以下にて行うことにより、従来
の様に、フォトリソグラフィ工程にて形成される高価な
高融点金属にて導電膜を被覆する必要がなく、製造容易
且つ安価でありながら、Ａｌヒロックの発生を抑制出
来、電極間及び配線間がヒロックにより短絡されるのを
防止できる。従って、低価格化及び生産性を損なうこと
無く、低抵抗且つ信頼性の高いゲート電極及びゲート配
線を得られ、その延長化及び細線化が可能であることか
ら、液晶表示装置の大面積化、高精細化、高開口率化を
実現するためのアクティブマトリクス基板を得られる。
【００３２】更に、導電膜に接触するゲート絶縁膜は、
ＣＶＤ法、スパッタリング法、蒸着法により高硬度の酸
化シリコン（ＳｉＯ2 ）、窒化シリコン（ＳｉＮｘ）、
酸窒化シリコン（ＳｉＯＮ）の少なくとも１種類にて成
膜するのみで良く、容易且つ低価格にて成膜出来、アク
ティブマトリクス電極基板の生産性及び低価格化を損な
うことも無い。
ＣＶＤ法、スパッタリング法、蒸着法により高硬度の酸
化シリコン（ＳｉＯ2 ）、窒化シリコン（ＳｉＮｘ）、
酸窒化シリコン（ＳｉＯＮ）の少なくとも１種類にて成
膜するのみで良く、容易且つ低価格にて成膜出来、アク
ティブマトリクス電極基板の生産性及び低価格化を損な
うことも無い。
【図１】本発明の実施の形態のアクティブマトリクス基
板を示す一部概略断面図である。
板を示す一部概略断面図である。
【図２】本発明の実施の形態のアクティブマトリクス基
板のゲート電極製造時を示す概略断面図である。
板のゲート電極製造時を示す概略断面図である。
【図３】本発明の実施の形態のアクティブマトリクス基
板の第１のゲート絶縁膜製造時を示す概略断面図であ
る。
板の第１のゲート絶縁膜製造時を示す概略断面図であ
る。
【図４】本発明の実施の形態のアクティブマトリクス基
板のチャネル保護層製造時を示す概略断面図である。
板のチャネル保護層製造時を示す概略断面図である。
【図５】本発明の実施の形態のアクティブマトリクス基
板の低抵抗半導体層製造時を示す概略断面図である。
板の低抵抗半導体層製造時を示す概略断面図である。
【図６】本発明の実施の形態のアクティブマトリクス基
板の画素電極製造時を示す概略断面図である。
板の画素電極製造時を示す概略断面図である。
【図７】本発明の実施の形態のアクティブマトリクス基
板のソース電極及びドレイン電極製造時を示す概略断面
図である。
板のソース電極及びドレイン電極製造時を示す概略断面
図である。
【図８】第１の従来のアクティブマトリクス基板を示す
一部概略断面図である。
一部概略断面図である。
【図９】第２の従来のアクティブマトリクス基板を示す
一部概略断面図である。
一部概略断面図である。
２１…アクティブマトリクス基板 ２２…ＴＦＴ ２４…ゲート電極 ２６…第１のゲート絶縁膜 ２７…第２のゲート絶縁膜 ３３…画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鎌田 好貴 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (4)
- 【請求項１】 絶縁性基板と、 Ａｌ（アルミニウム）を主体とし、前記絶縁性基板にマ
トリクス状に配列されるゲート電極及びこのゲート電極
に接続されるゲート配線からなる導電膜と、 複数層を積層してなり前記導電膜を被覆するゲート絶縁
膜と、 このゲート絶縁膜を介し前記ゲート電極上方にマトリク
ス状に配列されソース電極及びドレイン電極を有する半
導体層と、 前記ゲート絶縁膜上方にてマトリクス状に配列され前記
半導体層の前記ソース電極に接続される画素電極と、 を具備するアクティブマトリクス基板において、 前記導電膜及び前記複数層のゲート絶縁膜のうち前記導
電膜に接する層を、前記導電膜の突起形状の成長開始温
度以下で成される製造工程にて形成することを特徴とす
るアクティブマトリクス基板。 - 【請求項２】 複数層のゲート絶縁膜のうち導電膜に接
する層を、ＣＶＤ法（化学的気相堆積法）、スパッタリ
ング法或いは蒸着法のいずれかにより形成することを特
徴とする請求項１に記載のアクティブマトリクス基板。 - 【請求項３】 導電膜が、希土類遷移金属、Ｃｕ
（銅）、Ｂ（ほう素）、Ｓｉ（ケイ素）のうち少なくと
も１つを含有することを特徴とする請求項１または請求
項２のいずれかに記載のアクティブマトリクス基板。 - 【請求項４】 ゲート絶縁膜が、酸化シリコン．（Ｓｉ
Ｏ2 ）、窒化シリコン（ＳｉＮｘ）、酸窒化シリコン
（ＳｉＯＮ）の少なくとも１つから成ることを特徴とす
る請求項１乃至請求項５のいずれかに記載のアクティブ
マトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP898996A JPH09197436A (ja) | 1996-01-23 | 1996-01-23 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP898996A JPH09197436A (ja) | 1996-01-23 | 1996-01-23 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09197436A true JPH09197436A (ja) | 1997-07-31 |
Family
ID=11708102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP898996A Pending JPH09197436A (ja) | 1996-01-23 | 1996-01-23 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09197436A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057163A (ja) * | 2000-05-13 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR100850613B1 (ko) * | 2004-08-24 | 2008-08-05 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판 및 그것을 구비한 표시 장치 |
| JP2011186484A (ja) * | 1999-09-30 | 2011-09-22 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| USRE43471E1 (en) | 2000-05-13 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
-
1996
- 1996-01-23 JP JP898996A patent/JPH09197436A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011186484A (ja) * | 1999-09-30 | 2011-09-22 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| JP2002057163A (ja) * | 2000-05-13 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| USRE43471E1 (en) | 2000-05-13 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| KR100850613B1 (ko) * | 2004-08-24 | 2008-08-05 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판 및 그것을 구비한 표시 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040507 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040716 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040921 |