JP5276758B2

JP5276758B2 - 液晶表示装置の作製方法

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Publication number: JP5276758B2
Application number: JP2001144035A
Authority: JP
Inventors: 一郎上原; 和宏登嶋; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-05-13
Filing date: 2001-05-14
Publication date: 2013-08-28
Anticipated expiration: 2021-05-14
Also published as: JP2002057163A

Description

本発明は薄膜トランジスタ（以下、ＴＦＴと略記）で構成された回路を有する半導体装置の作製方法に関する。特に本発明は、ボトムゲート構造の逆スタガ型ＴＦＴを有する半導体装置の作製方法に関し、特に当該半導体装置のパターン形成方法であるフォトリソグラフィの技術に関する。

近年、ＴＦＴを利用したアクティブマトリクス型の液晶ディスプレイ技術が注目されている。アクティブマトリクス表示はパッシブマトリクス表示に比べ、各画素にＴＦＴスイッチが付設されており、ＴＮ（Twisted Nematicの略）モードの液晶配向状態を利用することができ、応答速度、視野角、コントラストの点で有利な為、現在の液晶ディスプレイの主流になっている。

この様なアクティブマトリクス表示の液晶ディスプレイ等の電気光学装置に於いては、画面サイズの大面積化と共に高精細化や高開口率化及び高信頼性の要求が高まっており、同時に生産性の向上に伴う低コスト化の要求も一段と高まっている。特に低コスト化の要求に対応しては、従来から大面積の基板上に３００℃以下の低温プロセスで製造可能である非晶質シリコン膜で形成されたチャネル形成領域を有するボトムゲート構造の逆スタガ型ＴＦＴが広く採用されている。

上記の逆スタガ型ＴＦＴは、安価なガラス基板と３００℃以下の低温プロセスの採用により、基本的に低コスト化に有利であるが、一段の低コスト化が要求されており、低コスト化の為に生産性の向上が検討されている。この生産性の向上には、工程短縮が最も有効な為、工程短縮が検討されており、工程短縮としてパターン形成工程であるフォトリソグラフィ工程の削減、即ちフォトマスク枚数の削減が検討されている次第である。

尚、削減対象のパターン形成工程に於いては、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストを利用した通常のフォトリソグラフィ工程と、ドライエッチング及びウェットエッチング等のエッチング工程が適用されている。

発明が解決しようとする課題

ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジレジストと単波長（高圧水銀灯のｇ線及びｉ線）露光装置である縮小投影露光装置（通称ステッパ）の組み合わせで構成される通常のフォトリソグラフィ工程に於いて、レジストパターンの大小により、レジストパターンのテーパー角にばらつきが発生する問題が明らかになった。即ち、微細パターン（０．３〜３μｍ程度）のレジスト形状は矩形の良好なパターンが得られるが、大面積パターン（１０μｍ程度〜）ではレジスト形状の側壁部にテーパー角の変動を伴うパターン変形が発生し、テーパー角が小さくなる現象が認められた（図１参照）。

この現象は、プリベーク温度（９０℃−１分）→露光後ベーク（Post Exposure Bake：以降ＰＥＢと略記）温度（１１０℃−３分）→ポストベーク温度（１２０℃−４分）のプロセス条件の場合に発生していることから、ＰＥＢ温度に比べ現像後のポストベーク温度が高い為、ポストベーク時のレジストパターンからの残留溶媒の脱溶媒が原因として考えられる。またポストベーク時のレジストパターンからの体積収縮現象によるレジストパターン変形は、ＰＥＢ処理無しのフォトリソグラフィ工程に於いても、プリベーク温度とポストベーク温度の温度差が大きい場合に発生することが認められている。

ボトムゲート構造の逆スタガ型ＴＦＴの製造に於いては、通常ＰＥＢ処理無しのフォトリソグラフィ工程を採用しているが、上記に記載している様にポストベーク時の体積収縮現象によるレジストパターン変形の発生が問題である。液晶ディスプレイには様々な寸法の回路パターンが存在する為、パターン面積に依存したテーパー角の変動を伴ったレジストパターン変形は、エッチング形状にも影響を及ぼす為、重要な課題である。

また、低コスト化と歩留向上の為、フォトリソグラフィ工程の削減の要求がある。この場合、複数の層の薄膜を、レジストパターンをマスクに同時にパターニングすることになる為、レジストパターン側壁テーパー角の変動の問題はエッチング形状にもより大きく影響することが考えられ、重要な課題である。

以上の背景の下、逆スタガ型ＴＦＴを有する半導体装置のパターン形成工程であるフォトリソグラフィ工程に於いては、フォトレジストパターンの寸法が大きい程、側壁部のテーパー角が小さくなる現象、即ち、フォトレジストパターン側壁テーパー角の面積依存性の問題が懸念されている。

本発明は、上記の課題を解決するためのものであり、エッチング形状のばらつきの少ない逆スタガ型ＴＦＴで構成された半導体装置の作製方法を提供することを目的とする。

特に本発明は、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストを利用したフォトリソグラフィ工程に於ける、フォトレジストパターン側壁テーパー角の面積依存性の問題を解決することを目的とする。より特定すれば、逆スタガ型ＴＦＴを有する半導体装置の作製工程であるフォトリソグラフィ工程に於ける、フォトレジストパターン側壁テーパー角の面積依存性の問題を解決することを目的とする。

課題を解決する為の手段

〔フォトレジストパターン変形の解決手段〕
最初に、フォトリソグラフィ工程に於ける、パターン面積に依存したテーパー角の変動を伴ったレジストパターン変形を解決する為の手段について示す。

ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストを利用したフォトリソグラフィ工程に於いて、図１に示す様に、大面積フォトレジストパターン（１０μｍ程度以上）の側壁テーパー角の変動を伴うパターン変形が発生した。このパターン変形は、同時に形成されている微細パターン（３μｍ程度以下）に於いては、発生してないことから、当該パターン変形はフォトレジストパターンの寸法、即ちフォトレジストパターンの面積に依存することが認められている（図１参照）。

図１に示すフォトレジストパターンの形成に於いては、露光装置に縮小投影露光装置が適用されており、縮小投影露光装置には色収差対策として単波長（具体的には超高圧水銀灯のｉ線）が使用されている。この為、露光光の単波長に起因した定在波による悪影響が考えられ、露光と現像の間にはＰＥＢ処理が一般に適用され、当社に於いても、縮小投影露光装置を使用するフォトリソグラフィ工程の場合には、ＰＥＢ処理を適用している。

よって、側壁テーパー角の変動を伴った当該フォトレジストパターンの変形は、露光と現像の間にＰＥＢ処理を適用したフォトリソグラフィ工程、即ちフォトレジスト塗布→プリベーク（９０℃−１分）→露光（縮小投影露光装置を使用）→ＰＥＢ（１１０℃−３分）→現像→ポストベーク（１２０℃−４分）から成るフォトプロセスで発生している。当該フォトプロセスに於いては、フォトレジストの軟化点であるガラス転移温度（１５０℃程度）以下のポストベーク（１２０℃−４分）処理後にフォトレジストパターン変形が発生していることから、当該フォトレジストパターン変形の原因はフォトレジストの熱軟化による影響でないことが判る。よって、フォトレジストパターンの変形要因に関し、熱軟化による影響以外の変形要因を以下の方法で検討した（図１参照）。

ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジレジストと単波長（高圧水銀灯のｇ線及びｉ線）露光装置である縮小投影露光装置（通称ステッパ）の組み合わせで構成される通常のフォトリソグラフィ工程に於ける、大面積レジストパターン（１０μｍ程度〜）側壁部の変形の原因として、ポストベーク時の残留溶媒の脱溶媒によるレジストパターンの体積収縮現象が考えられる。よって、仮説として、露光後のレジスト膜全体をベークするＰＥＢ温度をポストベーク温度と同じ又はそれ以上にすることにより、ＰＥＢ処理時の溶媒成分の脱溶媒を促進させ、ポストベーク時のレジストパターンからの脱溶媒を相対的に低減させることができる。

その根拠として、ＰＥＢ温度を１１０〜１５０℃まで振ることにより、大面積レジストパターンエッジ部寸法への影響を調査した結果を図２に示す。尚、大面積レジストパターンエッジ部寸法は、測長ＳＥＭで測定した。

図２の結果より、ＰＥＢ温度の上昇に伴い、大面積レジストパターンエッジ部の寸法が徐々に小さくなっており、ポストベーク温度（１２０℃）付近の温度より高いＰＥＢ温度で安定傾向にあること、即ち体積収縮現象による大面積レジストパターン側壁部のテーパー角の変動を伴ったパターン変形がポストベーク温度（１２０℃）付近の温度より高い温度領域で小さくなっていることが確認された。

即ち、大面積フォトレジストパターンエッジ部の寸法が小さくなるということは、大面積フォトレジストパターンの側壁テーパー角が大きくなることであり、より急峻になることを意味する為、ポストベーク温度（１２０℃）より高いＰＥＢ温度領域で、大面積フォトレジストパターンの側壁テーパー角が大きく、且つ安定していることが判明した。

従って、大面積レジストパターンでのレジストテーパー角の変動を伴ったパターン変形の対策として、ＰＥＢ温度をポストベーク温度と同等以上に上げることが有効であることが証明された。

ところで、ＰＥＢ処理は縮小投影露光装置の単波長露光の際に発生する現像後レジストパターン側壁部の干渉縞を低減する為に導入されている工程であるが、多波長（例えば、超高圧水銀灯のｇ線，ｈ線，ｉ線）露光の等倍露光装置で露光する場合には、現像後レジストパターン側壁部の干渉縞の発生が基本的に無い為、必ずしもＰＥＢ処理は導入されない場合がある。

実際、大型のガラス基板上に作製される逆スタガ型ＴＦＴのフォトリソグラフィ工程に於いては、生産上の都合により、多波長利用の等倍露光装置が適用される為、ＰＥＢ処理の無いフォトプロセス、即ちフォトレジスト塗布→プリベーク→露光→現像→ポストベークから成るフォトプロセスが一般に適用されている。

この場合についても、プリベーク温度（通常９０〜１００℃程度）に対し、ポストベーク温度（通常１１０〜１４０℃程度）が高いと温度差に依存して、ポストベーク時にレジストパターンから残留溶媒の脱溶媒が進行し、レジストパターンの体積収縮現象によるテーパー角の変動を伴うレジストパターン変形が発生することが考えられる。

以上の考えの下、ＰＥＢ処理のないフォトリソグラフィ工程に於いて、ポストベーク温度（１４０℃−２分）を固定した状態でプリベーク温度（９０℃，１１０℃，１３０℃−１．５分）の条件を振って、フォトレジストパターン形状への影響を評価した。得られたフォトレジストパターン形状を断面ＳＥＭで観察し、結果を図３に示す。尚、本実験に於いては、露光装置に等倍露光装置であるＣａｎｏｎ製ＭＰＡを使用し、評価パターンは３μmラインのフォトレジストパターンで評価した（図３参照）。

図３は多波長利用の等倍露光装置で露光し、ＰＥＢ処理無しで、そのまま現像＋ポストベーク（１４０℃）処理した場合のレジスト断面形状のＳＥＭ写真で、プリベーク温度９０℃と１１０℃と１３０℃の場合が示してある。この図から判る様に、プリベーク温度９０℃と１１０℃の場合は、１３０℃プリベークの場合に比べ、ポストベーク時の脱溶媒によるレジストパターンの体積収縮現象が激しく、レジストパターン形状の変形が認められる。従って、この場合の対策案としては、プリベーク温度とポストベーク温度の温度差を１０℃以下になる迄近づけることで解決できる。

尚、大面積フォトレジストパターン（１０μm〜）については、特に評価してない。仮に大面積フォトレジストパターンで評価した場合、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象の点では、より厳しい条件で評価することになる為、ＰＥＢ処理有りの場合の実験と同様に、プリベーク温度の適性範囲が、ポストベーク温度と同等以上になることも考えられる。しかし、プリベーク温度の適性範囲をポストベーク温度と同等以上とすると、プリベーク温度の上昇に伴い、感度等の露光特性に悪影響を及ぼす懸念がある。また、ポストベーク温度の方は、フォトレジストパターンの下地基板への密着性の点で無闇に下げない方が好ましい。この様な事情から、プリベーク温度については、大面積フォトレジストパターンでなく、通常のフォトレジストパターン（３μmラインパターン）で評価し、プリベーク温度はポストベーク温度に対し、±１０℃以内になる様にベーク条件を限定する。

以上により、レジストパターンの大小によるテーパー角の変動を抑制する為、ＰＥＢ処理の有無にかかわらず一般的に言えることは、レジストパターンのみをベークするポストベーク時の脱溶媒による体積収縮現象を低減する為、現像工程に於けるパターニングの前の段階であるレジスト膜の段階で、レジスト膜内部の残留溶媒の脱溶媒を促進させると良いことが判る。具体的には、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定する。一方、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度と同等或いは温度差が１０℃以下程度になる様にベーク条件に限定を加える。

従って、ポストベーク時のフォトレジストパターンからの脱溶媒による体積収縮起因の形状劣化現象であるフォトレジストパターン側壁テーパー角の面積依存性を無くすために以下の対策が導かれる。

ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストを利用したＰＥＢ処理無しのフォトリソグラフィ工程に於いて、プリベーク温度をポストベーク温度に対し±１０℃以内に限定することにより、ポストベーク時のフォトレジストパターンからの脱溶媒による体積収縮起因の形状劣化を防止する。

ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストを利用したＰＥＢ処理有りのフォトリソグラフィ工程に於いて、ＰＥＢ温度をポストベークの温度と同等以上になる様に限定することにより、ポストベーク時のフォトレジストパターンからの脱溶媒による体積収縮起因の形状劣化を防止する。

〔半導体装置の作製方法〕
逆スタガ型ＴＦＴを有する半導体装置の作製方法に於いては、工程短縮の為、パターン形成工程の削減が検討されており、当社では３枚のフォトマスクを使用した当該半導体装置の作製方法が開発されている。当該半導体装置の作製方法に於いて、フォトリソグラフィ工程が抱える問題点であるフォトレジストパターン側壁テーパー角の面積依存性の解決手段を以下に記載する。

本発明の半導体装置の作製方法は、絶縁表面上に第１の導電膜を形成する工程と、前記第１の導電膜上に第１のレジストパターンを形成する工程と、前記第１の導電膜をドライエッチング処理して第１のパターンを形成する工程と、前記第１のパターン上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の半導体膜を形成する工程と、前記第１の半導体膜上に一導電型の第２の半導体膜を形成する工程と、前記一導電型の第２の半導体膜上に第２の導電膜を形成する工程と、前記第２の導電膜上に第２のレジストパターンを形成する工程と、前記第１の半導体膜と前記一導電型の第２の半導体膜と前記第２の導電膜とをドライエッチング処理して第２のパターンを形成する工程と、前記第２のパターン上に第３の導電膜を形成する工程と、前記第３の導電膜上に第３のレジストパターンを形成する工程と、前記第３の導電膜をエッチング処理して第３のパターンを形成する工程とを有している。

尚、第３のパターンは、第３の導電膜と共に第２のパターンについても続けて、エッチングし、パターン形成される点を付記しておく。

又は、絶縁表面上に第１の導電膜を形成する工程と、前記第１の導電膜上に第１のレジストパターンを形成する工程と、前記第１の導電膜をドライエッチング処理してゲート電極を形成する工程と、前記ゲート電極上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の半導体膜を形成する工程と、前記第１の半導体膜上に一導電型の第２の半導体膜を形成する工程と、前記一導電型の第２の半導体膜上に第２の導電膜を形成する工程と、前記第２の導電膜上に第２のレジストパターンを形成する工程と、前記第１の半導体膜と前記一導電型の第２の半導体膜と前記第２の導電膜とをドライエッチング処理して、ソース配線と活性層を形成する工程と、前記ソース配線と活性層上に第３の導電膜を形成する工程と、前記第３の導電膜上に第３のレジストパターンを形成する工程と、前記第３の導電膜をエッチング処理して画素電極を形成する工程とを有している。

尚、第１の絶縁膜は、ゲート絶縁膜のことである。また、ソース配線と活性層は、前記第１の半導体膜と前記一導電型の第２の半導体膜と前記第２の導電膜とから成る積層パターンで構成されている。また、第３のレジストパターンから形成されるパターンは、第３の導電膜から形成される画素電極以外に、前記第１の半導体膜からチャネル領域が形成され、前記一導電型の第２の半導体膜からソース領域とドレイン領域が形成され、前記第２の導電膜からソース電極とドレイン電極が形成される。

この様な半導体装置の作製方法に於いて、前記第２の工程と前記第８の工程と前記第１１の工程は、レジストを塗布するステップと、プリベークを行うステップと、露光を行うステップと、現像を行うステップと、ポストベークを行うステップとから成り、前記プリベークと前記ポストベークの温度差は１０℃以内であることを特徴としている。

ここで、第１乃至第３のレジストパターンを形成する工程は、レジストを塗布するステップと、プリベークを行うステップと、露光を行うステップと、現像を行うステップと、ポストベークを行うステップとから成り、前記プリベークの温度は前記ポストベークの温度に対し±１０℃以内であることを特徴としている。

又は、第１乃至第３のレジストパターンを形成する工程は、前記第２の工程と前記第８の工程と前記第１１の工程は、レジストを塗布するステップと、プリベークを行うステップと、露光を行うステップと、露光後ベークを行うステップと、現像を行うステップと、ポストベークを行うステップとから成り、前記露光後ベークと前記ポストベークの温度差は１０℃以内であることを特徴としている。

上記のようにレジストパターンを形成する工程において、プリベークと前記ポストベークの温度差を１０℃以内とすることにより、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるフォトレジストパターン側壁テーパー角の基板面内におけるばらつきを防止することが可能となる。フォトレジストパターン側壁テーパー角の変動はドライエッチング形状により敏感に影響するが、フォトレジストパターン側壁テーパー角の安定化によりエッチング形状を均一化することができる。その結果、フォトマスクの数を削減し、同じフォトレジストパターンで複数の層をエッチングする逆スタガ型ＴＦＴの作製において有用なものとなる。

以下、図面を用いて本発明の実施の形態を説明する。本発明は、フォトリソグラフィ工程のプリベーク温度或いはＰＥＢ温度とポストベーク温度を最適な組み合わせとすることにより、様々な寸法のレジストパターンのテーパー角を高精度に制御し、結果的に様々な寸法のエッチングパターンの形状が高精度に制御されることを特徴としている。

尚、図４〜５はアクティブマトリクス型液晶表示装置の作製工程を示す断面図で、図６は当該液晶表示装置の画素領域の構成を示す平面図である。また、図４〜５の断面図は、図６のＡ−Ａ’線とＢ−Ｂ’線に於ける断面図である。

先ず、ガラス基板等の絶縁性の透光性基板１０１の全面に、ゲート電極材料である第１の導電膜（図示せず）をスパッタ法等により堆積する（第１の工程）。当該第１の導電膜（図示せず）はゲート配線（ゲート電極含む）と容量配線（容量電極含む）等の構成材料であり、Ａｌ（アルミニウム）等の低抵抗金属で構成するのが望ましいが、Ａｌ単体では耐熱性が劣り、腐食し易い等の問題を有している為、一般には耐熱性材料との積層膜で構成される。積層膜としては、低抵抗材料（Ａｌ等）／耐熱性材料の２層構造、又は低抵抗材料を耐熱性材料で挟んだ構造の耐熱性材料／低抵抗材料（Ａｌ等）／耐熱性材料から成る３層構造がある（図４−Ａ参照）。

低抵抗材料としては、Ａｌを主成分とし、Ａｌに０．０１〜５％程度のＳｃ（スカンジウム），Ｔｉ（チタン），Ｃｕ（銅），Ｓｉ（シリコン）等が含有されているものが一般的に使用されている。一方、耐熱性材料としては、Ｔｉ（チタン），Ｔａ（タンタル），Ｗ（タングステン），Ｍｏ（モリブデン），Ｃｒ（クロム）等の高融点金属、及び高融点金属とシリコンとの化合物である金属シリサイド、及び高融点金属と窒素の化合物である金属窒化物が使用されている。尚、本実施形態では、Ｔｉ（５０ｎｍ厚）／Ａｌ（２００ｎｍ厚）／Ｔｉ（５０ｎｍ厚）の３層構造から成る第１の導電膜（図示せず）をスパッタ法により堆積する（図４−Ａ参照）。

透光性基板１０１上に導電層を基板全面に形成した後、第１のフォトリソグラフィ工程によりレジストマスクを形成する（第２の工程）。この際、フォトリソグラフィ工程に於いては、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定し、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度と同等或いは温度差が１０℃以下程度になる様にベーク条件に限定を加えることにより、高精度に制御されたテーパー角を有するレジストマスク（図示せず）を形成する（図４−Ａ参照）。

尚、本実施形態に於いては、ＰＥＢ処理無しのフォトリソグラフィが適用され、プリベーク温度はポストベーク温度に対し±１０℃以内になる様にベーク条件が限定されている。この為、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるフォトレジストパターン側壁テーパー角の面積依存性の問題が改善されている。

次に、エッチング及び当該レジストマスク（図示せず）をレジスト除去することにより、配線及び電極（ゲート電極を含むゲート配線１０２、容量配線１０３、及び端子１０４）を形成する（第３の工程）。この際、ゲート配線１０２の端部に順テーパー部が形成される様にエッチングする（図４−Ａ参照）。

尚、ゲート配線１０２等の各配線のテーパーエッチング形状は、フォトレジストパターン側壁テーパー角の変動が殆ど無い為、変動の無い安定したテーパーエッチング形状が得られている（図４−Ａ参照）。

次に、膜厚５０〜２００ｎｍのシリコン酸化膜又はシリコン酸窒化膜又はシリコン窒化膜から成るゲート絶縁膜１０５ａをプラズマＣＶＤ法又はスパッタ法により堆積する（第４の工程）。尚、本実施形態では、膜厚１５０ｎｍのシリコン窒化膜から成るゲート絶縁膜１０５ａをプラズマＣＶＤ法により堆積する（図４−Ａ参照）。

次に、ゲート絶縁膜１０５ａ上に、膜厚５０〜２００ｎｍの第１の非晶質半導体膜１０６を、プラズマＣＶＤ法又はスパッタ法により堆積する（第５の工程）。尚、本実施形態では、膜厚１００ｎｍの非晶質シリコン膜から成る第１の非晶質半導体膜１０６をスパッタ法により堆積する（図４−Ａ参照）。

次に、一導電型（ｎ型又はｐ型）の不純物元素を含有する膜厚２０〜８０ｎｍの第２の非晶質半導体膜１０７を、プラズマＣＶＤ法又はスパッタ法により堆積する（第６の工程）。本実施形態では、ｎ型不純物であるＰ（リン）元素を含有するシリコンターゲットを使用し、膜厚５０ｎｍの非晶質シリコン膜から成る第２の非晶質半導体膜１０７をスパッタ法により堆積する（図４−Ａ参照）。

次に、金属材料から成る第２の導電膜１０８をスパッタ法により堆積する（第７の工程）。第２の導電膜１０８の材料としては、下層膜である第２の非晶質半導体膜１０７に対してオーミックコンタクト特性を有する金属材料であれば特に限定されず、例えばＡｌ（アルミニウム），Ｃｒ（クロム），Ｔａ（タンタル），Ｔｉ（チタン）等の単体元素又は複数の元素から成る合金で構成される単層膜、及び当該単層膜の積層膜で構成することができる。本実施形態では、Ｔｉ（１００ｎｍ厚）／Ａｌ（３５０ｎｍ厚）／Ｔｉ（１００ｎｍ厚）の３層構造から成る第２の導電膜１０８をスパッタ法により堆積する（図４−Ａ参照）。

次に、膜厚５０〜２００ｎｍ厚のゲート絶縁膜１０５ａ、及び５０〜２００ｎｍ厚の第１の非晶質半導体膜１０６、及び一導電型（ｎ型またはｐ型）の不純物元素を含有する２０〜８０ｎｍ厚の第２の非晶質半導体膜１０７、及び金属材料から成る第２の導電膜１０８を順次成膜する。この際、第２の導電膜１０８の材料としては、第２の非晶質半導体膜１０７とオーミックコンタクトを有する材料であれば特に限定しない（図４−Ａ参照）。

次に、第２のフォトリソグラフィ工程により、高精度にテーパー角制御されたレジストマスク１０９を形成し（第８の工程）、更に、エッチングを行うことにより配線（後の工程により、ソース配線及びドレイン電極となる）１１２を形成する（第９の工程）。この時、第２の導電膜１０８、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０７、及び第１の非晶質半導体膜１０６が順次、レジストマスク１０９をマスクとしてエッチングされ、画素ＴＦＴ部に於いては、第２の導電膜１０８から成る配線１１２、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１１、及び第１の非晶質半導体膜１１０が各々形成される（図４−Ｂ参照）。

本実施例では、ドライエッチングガスとして、ＳｉＣｌ₄とＣｌ₂とＢＣｌ₃の混合ガスを使用して、Ｔｉ（１００ｎｍ厚）／Ａｌ（３５０ｎｍ厚）／Ｔｉ（１００ｎｍ厚）の３層構造から成る第２の導電膜１０８をドライエッチングし、第２の非晶質半導体膜１０７と第１の非晶質半導体膜１０６については、ＣＦ₄とＯ₂の混合ガスでドライエッチングした。この際、容量部及び端子部のゲート絶縁膜１０５ａはドライエッチングされずに残った状態になっている（図４−Ｂ参照）。

尚、当該ドライエッチング工程に於いては、ソース・ドレイン電極形成用の配線１１２と、ソース・ドレイン領域形成用の第２の非晶質半導体膜１１１と、チャネル領域形成用の第１の非晶質半導体膜１１０から成る積層パターンが、側壁テーパー角の変動が殆ど無いフォトレジストマスク１０９をマスクとしてドライエッチングされる為、安定したエッチング形状が得られている（図４−Ｂ参照）。

次に、レジストマスク１０９を除去した後、シャドーマスクを用いてレジストマスク（図示せず）を形成し、端子部のパッド部分を覆っている絶縁膜１０５ａを選択的に除去して絶縁膜１０５ｂを形成する。しかる後、レジストマスク（図示せず）を除去する（図４−Ｃ参照）。

次に、全面に透明導電膜から成る第３の導電膜１１３を成膜する（第１０の工程）。尚、第３の導電膜１１３の材料は、酸化インジウム（Ｉｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃−ＳｎＯ₂：以下ＩＴＯと略記）等の材料から成っている（図４−Ｄ参照）。

本実施形態では、膜厚１００ｎｍのＩＴＯ膜から成る第３の導電膜１１３をスパッタ法により堆積した（図４−Ｄ参照）。

次に、第３のフォトリソグラフィ工程により、高精度にテーパー角制御されたフォトレジストマスク１１４ａ〜１１４ｃを形成する（第１１の工程）（図５−Ａ参照）。

本実施形態に於いては、前記第２及び前記第８の工程と同様に、ＰＥＢ処理無しのフォトリソグラフィが適用され、プリベーク温度はポストベーク温度に対し±１０℃以内になる様にベータ条件が限定されている。この為、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるフォトレジストパターン側壁テーパー角の面積依存性の問題が改善されている（図５−Ａ参照）。

更に、エッチングを行うことにより第１の非晶質半導体膜１１５、ソース領域１１６及びドレイン領域１１７、ソース電極１１８及びドレイン電極１１９、画素電極１２０を形成する。前記第３のフォトリソグラフィ工程は、第３の導電膜１１３をパターニングすると同時に、配線１１２と、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１１と、第１の非晶質半導体膜１１０の一部をエッチングにより除去して開孔を形成する。尚、開孔の底部は第１の非晶質半導体膜１１０に達しており、凹部を有する第１の非晶質半導体膜１１５が形成される。この開孔によって配線１１２はソース配線１１８とドレイン電極１１９に分離され、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１１はソース領域１１６とドレイン領域１１７に分離される（図５−Ａ参照）。

上記のエッチング工程に於いて、第３の導電膜１１３のエッチングには、ウェットエッチングが適用されている。当該ウェットエッチングでは、エッチング溶液として、有機酸（約３．４％水溶液：ＩＴＯ−０４Ｎエッチング液）、硝酸と塩酸の混酸、及び塩化第２鉄溶液が一般に使用されている。尚、本実施形態では、有機酸（約３．４％水溶液：ＩＴＯ−０４Ｎエッチング液）を使用して、第３の導電膜（ＩＴＯ膜）１１３を選択的にウェットエッチングした。一方、配線１１２／第２の非晶質半導体膜１１１／第１の非晶質半導体膜１１０の積層膜に対しては、ドライエッチングが適用されている。本実施形態では、Ｔｉ（１００ｎｍ厚）／Ａｌ（３５０ｎｍ厚）／Ｔｉ（１００ｎｍ厚）の３層構造から成るソース・ドレイン電極形成用の配線１１２を塩素系混合ガス（ＳｉＣｌ₄とＣｌ₂とＢＣｌ₃）でドライエッチングし、Ｐ（リン）元素を含有する膜厚５０ｎｍの非晶質シリコン膜から成るソース・ドレイン領域形成用の第２の非晶質半導体膜１１１と、膜厚１００ｎｍの非晶質シリコン膜から成るチャネル領域形成用の第１の非晶質半導体膜１１０については、フッ素系ガス（ＣＦ₄とＯ₂）でドライエッチングする（図５−Ａ参照）。

尚、当該ドライエッチング工程（ウエットエッチングは除く）で形成されたソース電極１１８とドレイン電極１１９、及びソース領域１１６とドレイン領域１１７等のエッチング形状は、フォトレジストパターン側壁テーパー角の変動が殆ど無い為、安定したエッチング形状が得られている（図５−Ａ参照）。

また、ソース配線１１８と接する第３の導電膜１２１は、ソース配線１１８を覆い、後の製造工程でラビング処理で生じる静電気を防止する役目を果たす。また、前記第３のフォトリソグラフィ工程に於いて、容量部に於ける絶縁膜１０５ｂを誘電体として、容量配線１０３と画素電極１２０とで保持容量２０２が形成される。また、前記第３のフォトリソグラフィ工程に於いて、レジストマスク１１４ｃで覆い、端子部に形成された透明導電膜から成る第３の導電膜を残す。次に、レジストマスク１１４ａ〜１１４ｃを除去する（図５−Ｂ参照）。

以上の作製工程に基づき、作製したアクティブマトリクス型液晶表示装置の画素領域の平面構成を図６に示す。尚、上記アクティブマトリクス型液晶表示装置の作製工程（図４〜５）は、図６のＡ−Ａ’線（画素ＴＦＴ部に対応）とＢ−Ｂ’線（容量部に対応）に於ける断面を示すものである。

図６に示す当該画素領域於いては、互いに平行に配置された複数のゲート配線１０２と、各ゲート配線１０２に直交する複数のソース配線１１８とで構成されており、ゲート配線１０２とソース配線１１８で囲まれた領域には、画素電極１２０が配設されている。また、画素電極１２０と同時に形成された透明電極配線である第３の導電膜１２１は、ソース配線１１８と重なる様に配設されており、後工程であるラビング工程で発生する静電気を防止する機能がある。本実施例では、第３の導電膜１２１をソース配線１１８と重なる様に形成しているが、当該第３の導電膜１２１を形成しない場合も考えられる。尚、ゲート配線１０２は上記ｎチャネル型ＴＦＴ２０１のゲート電極１０２を構成上含んでおり、ソース配線１１８はソース電極１１８を構成上含んでいる（図６参照）。

更に、ゲート配線１０２との隣接位置には、当該ゲート配線１０２と平行に容量配線１０３が配設されている。この容量配線１０３（容量電極１０３を含む）は全画素に設けられており、画素電極１２０との間に存在するゲート絶縁膜１０４ｂを誘電体として保持容量２０２が形成されている。また、ゲート配線１０２とソース配線１１８との交差領域に於いては、スイッチング素子として機能する逆スタガ型のｎチャネル型ＴＦＴ２０１が形成されている。尚、図６には、ｎチャネル型ＴＦＴ２０１のチャネル領域形成用の第１の非晶質半導体膜１１５とドレイン電極１１９が図示されている（図６参照）。

本実施形態では、逆スタガ型ＴＦＴを有するアクティブマトリクス型液晶表示装置の作製工程に於いて、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストを利用したＰＥＢ処理無しのフォトリソグラフィが適用され、プリベーク温度はポストベーク温度に対し±１０℃以内になる様にベーク条件が限定されている。この為、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象の無い良好なフォトレジストパターンが形成され、当該フォトレジストパターンは、体積収縮起因の形状劣化現象が無い為、フォトレジストパターン側壁テーパー角の面積依存性についても、特に問題無いという特徴を有している。

発明の効果

上記に記載している様に、本発明のボトムゲート構造の逆スタガ型ＴＦＴは、３回のフォトマスクにより製造される為、低コストと歩留の向上を満たすことができることを特徴としている。また、前記フォトマスクを使用する際のフォトリソグラフィ工程に於いて、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定し、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度と同等或いは温度差が１０℃以下程度になる様にベーク条件に限定を加えることにより、高精度に制御されたテーパー角を有するレジストパターンを形成し、結果的に高精度に制御されたエッチングパターンを得ることができる。以上の様な特徴を有する本発明の効果について、以下に列記する。

（効果１）逆スタガ型ＴＦＴを有する半導体装置の作製工程に於いて、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストを利用したフォトリソグラフィ工程を適用する際、ＰＥＢ処理無しのフォトリソグラフィの場合には、プリベーク温度はポストベーク温度に対し±１０℃以内になる様にベーク条件を限定し、ＰＥＢ処理有りのフォトリソグラフィ工程の場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定する。この様なべーク条件の限定により、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるフォトレジストパターン側壁テーパー角の面積依存性の問題を対策することが可能である。

（効果２）逆スタガ型ＴＦＴを有する半導体装置の作製工程であるフォトリソグラフィ工程に於いて、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるフォトレジストパターン側壁テーパー角の面積依存性の問題を対策できる為、次工程であるドライエッチング工程に於いても、パターン面積に依存しない安定したエッチング形状を実現することが可能である。特に、当該半導体装置の作製工程に於いては、複数の積層膜を一括でドライエッチングする為、フォトレジストパターン側壁テーパー角の変動はドライエッチング形状により敏感に影響することが考えられる。従って、フォトレジストパターン側壁テーパー角の安定化は、エッチング形状の安定化に対し、特に有利な効果を有すると考えられる。

（効果３）逆スタガ型ＴＦＴを有する半導体装置の作製工程であるドライエッチング工程に於いて、パターン面積に依存しない安定したエッチング形状を実現することができる為、当該半導体装置の品質の向上と歩留の向上に有効である。

（効果４）上記の逆スタガ型ＴＦＴを有する半導体装置の作製方法に於いては、フォトマスク枚数の削減による工程短縮が図られている為、工程短縮による歩留向上と生産性向上の効果も、上記効果に併せて有している。

大面積レジストパターンに於けるレジスト形状の変形例を説明するＳＥＭ写真である。大面積レジストパターンエッジ部寸法のＰＥＢ温度依存性を説明するグラフデーターである。等倍露光装置（ＭＰＡ）に於けるレジストパターン形状の改善例を説明するグラフ（ＳＥＭ写真である）。本発明の逆スタガ型ＴＦＴの構造及び製造法を説明する断面図である。本発明の逆スタガ型ＴＦＴの構造及び製造法を説明する断面図である。逆スタガ型ＴＦＴを有するアクティブマトリクス型液晶表示装置の画素領域の構成を示す平面図である。

101 ：透光性基板
102 ：ゲート配線（ゲート電極）
103 ：容量配線（容量電極）
104 ：端子
105a：ゲート絶縁膜
105b：ゲート絶縁膜
106 ：第１の非晶質半導体膜
107 ：第２の非晶質半導体膜
108 ：第２の導電膜
109 ：フォトレジストマスク
110 ：第１の非晶質半導体膜（チャネル領域形成用）
111 ：第２の非晶質半導体膜（ソース・ドレイン領域形成用）
112 ：配線（ソース・ドレイン電極形成用）
113 ：第３の導電膜
114a〜114c：フォトレジストマスク
115 ：第１の非晶質半導体膜（チャネル領域形成用）
116 ：ソース領域
117 ：ドレイン領域
118 ：ソース電極（ソース配線）
119 ：ドレイン電極
120 ：画素電極
121 ：第３の導電膜

Claims

第１の導電膜を形成し、
前記第１の導電膜上に第１のフォトレジストパターンを形成し、
前記第１のフォトレジストパターンを用いて前記第１の導電膜をエッチング処理して第１の導電層及び第２の導電層を形成し、
前記第１のフォトレジストパターンを除去し、
前記第１の導電層及び前記第２の導電層上に絶縁膜を形成し、
前記絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜上に、一導電型の不純物を含む第２の半導体膜を形成し、
前記第２の半導体膜上に第２の導電膜を形成し、
前記第２の導電膜上に第２のフォトレジストパターンを形成し、
前記第２のフォトレジストパターンを用いて、前記第２の導電膜と、前記第２の半導体膜と、前記第１の半導体膜と、をエッチング処理することによって、
前記第１の導電層と重なる領域に、前記第１の半導体膜から形成された第１の半導体層と、前記第２の半導体膜から形成された第２の半導体層と、前記第２の導電膜から形成された第３の導電層と、の積層を形成し、
且つ、前記第２の導電層と重なる領域において、前記第１の半導体膜と、前記第２の半導体膜と、前記第２の導電膜と、を除去し、
前記第２のフォトレジストパターンを除去し、
前記第３の導電層と接し、且つ前記第２の導電層上において前記絶縁膜と接する透明導電膜を形成し、
前記透明導電膜上に第３のフォトレジストパターンを形成し、
前記第３のフォトレジストパターンを用いて、前記透明導電膜と、前記第３の導電層と、前記第２の半導体層と、をエッチング処理することによって、
前記第２の半導体層から形成されたソース領域及びドレイン領域と、
前記第３の導電層から形成され、前記ソース領域または前記ドレイン領域の一方と接する第４の導電層と、前記ソース領域または前記ドレイン領域の他方と接する第５の導電層と、
前記透明導電膜から形成され、前記第４の導電層と接する第１の透明導電層と、前記第５の導電層と接し且つ前記絶縁膜を介して前記第２の導電層と重なる第２の透明導電層と、を形成し、
前記第３のフォトレジストパターンを除去する液晶表示装置の作製方法であって、
前記第１の透明導電層は、前記第４の導電層の上面を覆うように形成され、
前記第４の導電層の側面は、前記第１の透明導電層と接する領域を有し、
前記ソース領域または前記ドレイン領域の一方の側面は、前記第１の透明導電層と接する領域を有し、
前記第１の半導体層の側面は、前記第１の透明導電層と接する領域を有し、
前記第２の透明導電層は、前記第５の導電層の上面を覆うように形成され、
前記第５の導電層の側面は、前記第２の透明導電層と接する領域を有し、
前記ソース領域または前記ドレイン領域の他方の側面は、前記第２の透明導電層と接する領域を有し、
前記第１の半導体層の側面は、前記第２の透明導電層と接する領域を有し、
前記ソース領域と前記ドレイン領域の間の領域と重なる領域において、前記第１の透明導電層と前記第２の透明導電層とは設けられておらず、
前記第１の透明導電層と前記第２の透明導電層とは、前記第１の半導体層の周辺において、前記絶縁膜の上面と接する領域を有し、
前記第１の導電層は、第１の方向に延びて設けられ、
前記第２の導電層は、前記第１の方向に延びて設けられ、
前記第４の導電層は、前記第１の方向と交差する第２の方向に延びて設けられ、
前記第１の透明導電層は、前記第２の方向に延びて設けられ、
前記第１の透明導電層の前記第１の方向の幅は、前記第４の導電層の前記第１の方向の幅よりも広いことを特徴とする液晶表示装置の作製方法。