JP2004200378A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】エッチング加工の選択比に関する問題で、第1の導電層パターンを形成するに際し、マスクパターンとチタンなどの金属との間で高い選択比を有するエッチング条件でエッチング加工することで、自己整合的にゲート電極にオーバーラップするＬＤＤの設計自由度を与えることを目的とする。
【解決手段】半導体層上にゲート絶縁膜を介して下層部側の第１導電層と上層部側の第2導電層とから成る積層構造体を形成し、その積層構造体上にマスクパターンを形成し、このマスクパターンのエッチングレートが速い条件で第2導電層及び第1導電層をエッチングして端部にテーパー部を有する第1の導電層パターンを形成し、残存するマスクパターンに基づいて第1の導電層パターンにおける第2導電層を選択的にエッチングして、第2の導電層パターンを形成することで第1導電層の方が長い第2の導電層パターンを形成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタの作製方法に係り、特にゲートオーバーラップ構造の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）に適用することができる半導体装置の作製方法に関する。
【０００２】
【従来の技術】
液晶を用いた表示装置は、液晶テレビ受像機に代表されるように２０インチを越える大型画面の部品が実用化されている。近年では多結晶シリコン膜を活性層に用いたＴＦＴで、駆動回路一体型も液晶表示装置が実現されている。
【０００３】
しかし、多結晶シリコン膜を用いたＴＦＴはドレイン接合耐圧が低く、接合漏れ電流(以下、オフリーク電流と呼ぶ)が大きくなるという欠点が指摘されている。その対策として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造を形成することが有効であることが知られている。
【０００４】
また、ドレイン領域近傍での高電界が生じ、発生したホットキャリアがＬＤＤ領域上のゲート絶縁膜にトラップされ、しきい値電圧など素子特性が大幅に変動し、低下する現象が問題として指摘されている。ホットキャリアによる劣化を防止するためにはＬＤＤ領域がゲート電極とオーバーラップしたＴＦＴが開示されている（例えば、特許文献１参照。）。ゲートオーバーラップＬＤＤ構造のＴＦＴは、通常のＬＤＤ構造のＴＦＴと比較して電流駆動能力が高く、ドレイン領域近傍での高電界を有効に緩和してホットキャリアによる劣化を抑止している。
【０００５】
【特許文献１】
特開２０００−２９４７８７号公報
【０００６】
しかしながら、上記公報に開示されたゲートオーバーラップＬＤＤ構造のＴＦＴは、ＬＤＤを形成する不純物領域を半導体層に形成した後ゲート電極を重ね合わせることにより、設計ルールの縮小に伴いゲート電極とのオーバーラップ量を正確に作り込むことができない。
【０００７】
一方、自己整合的にゲートオーバーラップＬＤＤ構造のＴＦＴを作製する方法として、少なくとも二層積層した導電層を１回の光露光処理と複数回のエッチング加工により上層部と下層部の導電層の寸法を異ならせ、その寸法差と膜厚差を利用してイオンドーピングすることにより自己整合的にゲート電極とオーバーラップするＬＤＤ領域を形成する技術が開示されている（例えば、特許文献２参照。）。
【０００８】
【特許文献２】
特開２００２−１４３３７号公報
【０００９】
勿論、ホットキャリアの劣化対策としてゲート電極とオーバーラップするＬＤＤの機能を最大限に発揮させるためには、ＴＦＴの駆動電圧に応じてＬＤＤの長さ（チャネル長に対する長さ）を最適化する必要がある。すなわち、ドレイン領域近傍の高電界を有効に緩和するのに最適な長さがある。
【００１０】
上記特許文献２が開示する技術は、二層積層された導電層をテーパー形状にエッチング加工する第１段階と、テーパー形状を有する導電層のうち、上層のみを選択的に異方性エッチング加工する第２段階とを有し、テーパー角を制御することによりＬＤＤの長さを調節できる点に特徴がある。
【００１１】
【発明が解決しようとする課題】
ゲート電極に限らず、マスクパターンに基づいて被膜の端部又は側壁部をテーパー形状にエッチング加工するには、ドライエッチング法でマスクパターンの幅を同時に後退させながら被加工物をエッチングすることで可能となる。その為にはエッチングするガス種の選択と、バイアス電圧の制御、マスクパターンの材料と被膜との選択比が重要となる。
【００１２】
少なくとも二層の積層構造を有するゲート電極を用いる従来の技術では、ＬＤＤの長さを制御するにはゲート電極の加工段階における端部のテーパー角（基板表面と成す角度）を小さくする必要がある。それにはマスクパターンの後退量を大きくする必要がある。マスクパターンは触刻されて後退するため膜厚を厚くしてマージンを見込んでおく必要がある。その結果、微細なマスクパターンを形成できなくなるという問題点がある。
【００１３】
また、エッチング加工の選択比に関する問題は、エッチングガスと被加工物の材質との関係を考慮する必要がある。
【００１４】
チャネル長１０μｍ程度のＴＦＴに対し１０〜２０Vで駆動するには、１μｍ以上（好ましくは１．５μｍ以上）のＬＤＤ長さ（ゲート電極とオーバーラップする部位の長さ）が必要となる。この場合、上記従来技術に従えば、厚さ0.5μｍのチタン膜に対し、概略20度のテーパー角を設ける必要がある。しかし、チタンはテーパー加工が困難な材料であり、このような小さい角度のテーパー角をドライエッチング法で作り込むことは不可能であった。
【００１５】
本発明は、コストの高いタングステンに代って、コストの安いチタンを用いており、第１導電層は窒化タンタル、第２導電層はチタン又はチタンを主成分とする合金もしくは化合物からなる積層体からなる。またはさらに第３導電層として窒化チタンを第２導電層の上に積層する場合もある。
【００１６】
本発明は、エッチング加工の選択比に関する問題で、第1の導電層パターンを形成するに際し、マスクパターンとチタン又はチタンを主成分とする合金もしくは化合物又は窒化チタンとの間で高い選択比（マスクパターン/導電層）を有するエッチング条件でエッチング加工することで、自己整合的に形成するゲート電極にオーバーラップするＬＤＤの寸法の設計自由度を与え、特にホットキャリア耐性に優れたＴＦＴを再現性よく作成する技術を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本出願人によれば、ホットキャリアに対する劣化を制御するために必要なゲート電極とオーバーラップするＬＤＤの長さ（以下、この長さを便宜上Lovと表記する）については以下のように考察されている。
【００１８】
まず、ＴＦＴの劣化に対してLovが所定の値である場合に、電界効果移動度の最大値が１０％低下する時間を寿命時間と定義して、図９で示すようにドレイン電圧の逆数を片対数グラフにプロットして得られる直線的な関係から、寿命時間が１０年となる電圧を１０年保証電圧として導出する。たとえば、図９において、Lovが１．０μｍのＴＦＴにおける１０年保証電圧は１６Ｖである。図１０はこのようにして求めた推定保証電圧を、Lovが０．５μｍ、０．７８μｍ、１．０μｍ、１．５μｍ、１．７μｍのそれぞれの場合における値をプロットしたグラフである。また、図１０では、バイアスストレス試験で、ＴＦＴのオン電流値が１０％変動するまでの時間が２０時間となるドレイン電圧値を２０時間保証電圧として示している。
【００１９】
ホットキャリア効果による劣化は、駆動電圧が低ければほとんど問題とならないが、１０Ｖ以上で駆動する場合には無視出来なくなる。図１０から明らかなように、駆動電圧が１６Ｖである場合には、Lovが１μｍ以上、好ましくは１．５μｍ以上とする必要があることを示している。
【００２０】
上記の要件を満足するために、本発明は、自己整合的にゲート電極とオーバーラップするＬＤＤを形成する半導体装置の作製方法であって、ゲート電極を複数の導電層から成る積層体で形成し、その形状を第１導電層と第２導電層のチャネル長方向の幅が、下層である第１導電層の方が長い形状とすると共に、当該ゲート電極をＬＤＤを形成するイオンドーピング時のマスクとして利用するものである。この時、ゲート電極とオーバーラップするＬＤＤ、すなわちLovを1μｍ以上、好ましくは１.５μｍ以上とするために、ゲート電極を形成するマスクパターンの後退量の多い条件でドライエッチングすることで最適な形状を得ることを特徴とする。
【００２１】
本発明は、半導体層上にゲート絶縁膜を介して下層部側の第１導電層と、上層部側の第2導電層とから成る積層構造体を形成し、その積層構造体上にマスクパターンを形成し、このマスクパターンのエッチングレートが速い条件で第2導電層及び第1導電層をエッチングして端部にテーパー部を有する第1の導電層パターンを形成し、第1の導電層パターン上に残存するマスクパターンに基づいて、第1の導電層パターンにおける第2導電層を選択的にエッチングして、第2の導電層パターンを形成することで第1導電層と第2導電層のチャネル長方向の幅が異なり、第1導電層の方が長い第2の導電層パターンが形成される。第1導電層が突出する長さは1μm以上とすることが可能となる。この第2の導電層パターンにおける第2導電層を電界で加速されたイオンの遮蔽マスクとして用いることで、第2の導電層パターンにおける第1導電層と重なる領域に低濃度ドレイン領域を形成することが可能となる。即ち、自己整合的に低濃度ドレイン領域を形成することができる。勿論、第2の導電層パターンはゲート電極として用いることができる。
【００２２】
上記発明の構成において、適した第１導電層と第２導電層の組み合わせは、第１導電層は窒化タンタルであり、第２導電層はチタン、又は、チタンを主成分とする合金もしくは化合物である。また、第2導電層のマスクパターンの端部を後退させるには六フッ化硫黄(ＳＦ6)を添加したプラズマが適している。
【００２３】
本発明は、半導体層上にゲート絶縁膜を介して、第１導電層と、第２導電層、第３導電層を順次積層して積層構造体を形成し、その積層構造体上にマスクパターンを形成して、このマスクパターンのエッチングレートが速い条件で第3導電層、第2導電層及び第1導電層をエッチングして端部にテーパー部を有する第1の導電層パターンを形成し、第1の導電層パターン上に残存するマスクパターンに基づいて、第1の導電層パターンにおける第3導電層及び第2導電層を選択的にエッチングして、第2の導電層パターンを形成することで第1導電層と第3導電層及び第2導電層のチャネル長方向の幅が異なり、第1導電層の方が長い第2の導電層パターンが形成される。第1導電層が突出する長さは1μm以上とすることが可能となる。この第2の導電層パターンにおける第3導電層及び第2導電層を電界で加速されたイオンの遮蔽マスクとして用いることで、第2の導電層パターンにおける第1導電層と重なる領域に低濃度ドレイン領域を形成することが可能となる。即ち、自己整合的に低濃度ドレイン領域を形成することができる。勿論、第2の導電層パターンはゲート電極として用いることができる。
【００２４】
上記発明の構成において、適した第１導電層と第２導電層と第３導電層の組み合わせは、第１導電層は窒化タンタルであり、第２導電層はチタン、又は、チタンを主成分とする合金もしくは化合物であり、前記第３導電層は窒化チタンである。また、第３導電層のマスクパターンの端部を後退させるには六フッ化硫黄(ＳＦ6)を添加したプラズマが適している。
【００２５】
上記の様にゲート電極を複数の導電層から成る積層体で形成し、その形状を第１導電層と第２導電層のチャネル長方向の幅が、第１導電層の方が長い形態とする場合において、テーパーエッチング加工時にマスクパターンの端部をより後退させることにより、第１導電層が突出する長さが１μｍ以上のハットシェイプ構造を形成することが可能となる。このゲート電極をイオンドーピング時のマスクとすることで、ゲート電極とオーバーラップするＬＤＤ領域の長さを1μｍ以上とし、ホットキャリア劣化に対する寿命時間を長大することができる。また、以下に示す実施形態の全体を通して同じ要素には同じ符号を付するものとする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、本発明は以下に示す実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。
【００２７】
本実施形態は、第１導電層は窒化タンタル、第２導電層はチタン又はチタンを主成分とする合金もしくは化合物からなる積層体について、ゲート電極をイオンドーピング時のマスクとして用い、Ｌovを自己整合的に形成し、且つその長さ(Ｌov)を１μｍ以上とするための工程について示す。詳しくは、第１の導電層パターンを形成する際、マスクパターンの後退量の多い条件でエッチングし、その上に残存するパターンに基づいて第１の導電層パターンにおける第２導電層を選択的にエッチングして第２の導電層パターンを形成する一態様について説明する。
【００２８】
図１（Ａ）においてガラス基板１００上に第１絶縁膜（下地膜）１０１、半導体層１０２、第２絶縁膜（ゲート絶縁膜）１０３が形成され、その上に第１導電層１０４、第２導電層１０５、第３導電層１０６が形成されている。マスクパターン１０７は光露光工程によりフォトレジストを用いて形成する。
【００２９】
第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属を３０〜５０ｎｍの厚さで形成し、第２導電層はチタン又はチタンを主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。
【００３０】
次に、図１（Ｂ）に示すように、ドライエッチングにより第２導電層１０５のエッチングを行う。エッチングガスには、ＣＦ4、ＳＦ6、Ｃｌ2、Ｏ2を用いる。エッチング速度の向上にはＥＣＲ（Electron Cyclotron Resonance）やＩＣＰ（Inductively Coupled Plazma）などの高密度プラズマ源を用いたドライエッチング装置を用いる。また、マスクパターンに基づく加工形状において、端部もしくは側壁部をテーパー形状に加工するためには、基板側に負のバイアス電圧を印加する。
【００３１】
レジストで形成したマスクパターン１０６は電界で加速されたイオンによりスパッタされ、反応副生成物が被加工物の側壁に付着する。これは側壁保護膜とも呼ばれるが、この段階の加工でチタンを主成分とする第２導電層をテーパー形状とする理由は、この側壁保護膜の排除である。つまり、図３（Ａ）で示すようにテーパー部を有する第２導電層１０５’に対し、その後異方性エッチングを行っても反応副生成物が側壁に堆積しにくいので、図３（Ｂ）にで示すように残渣をなくすことなくエッチング加工して１０５’’のパターンを形成することができる。これに対し図４（Ａ）のように第２導電層１０５’の側壁がほぼ垂直であるとエッチング加工時に反応副生成物が堆積し、図４（Ｂ）で示すようにその後異方性エッチングしても、その反応副生成物が残ってしまい形状不良となる。すなわち、この段階で少なくとも第２導電層をテーパー形状に加工しておくと側壁保護膜を排除することができる。
【００３２】
次に、図1（Ｃ）に示すようにエッチングガスをＣＦ4、Ｃｌ2に切り替えて第1導電層である窒化タンタルのエッチングを行う。
【００３３】
こうして図１（Ｃ）で示すように、第２絶縁膜１０３上に第１導電層１０４’、第２導電層１０５’からなる第１の導電層パターン１０７が形成される。端部におけるテーパー形状の基板１００の表面と成す角度は１０〜３０度にする。この角度は主に第２導電層の膜厚との関係で決まるが、このテーパー部の占める長さが概略０．５〜１．５μｍとなるようにする。
【００３４】
そして、エッチングガスに、ＢＣｌ3、Ｃｌ2、Ｏ2を用いて、第２導電層１０５’をマスクパターン１０６'に基づいて選択的にエッチングする。この場合、基板側に印加するバイアス電圧は低くして第１導電層１０４’は残存せしめるようにする。第２導電層１０５’の端部は第１導電層１０４’よりも内側に後退し、後述するようにその後退量でＬovの長さが決まる。こうして第１導電層１０４’、第２導電層１０５’’から成る第２の導電層パターン１０８が形成され、これが半導体層１０２と交差する部位においてゲート電極となる。（図１（Ｄ））
【００３５】
半導体層１０３への一導電型不純物の添加、すなわちＬＤＤやソース・ドレイン領域の形成は、第２の導電層パターン１０９を用いて自己整合的に形成することができる。図２（Ａ）はゲート電極とオーバーラップするＬＤＤを形成するためのドーピング処理であり、一導電型不純物のイオンを第１導電層１０４’を透過させて、その下層部に位置する半導体層１０２に添加して第１濃度の一導電型不純物領域１０９を形成する。第２絶縁層や第１導電層の膜厚にもよるが、この場合には５０kV以上の加速電圧を要する。第１濃度の一導電型不純物領域１０９の不純物領域の不純物濃度は、ＬＤＤを前提とすると１×１０16〜５×１０18/cm3（ピーク値）とする。
【００３６】
ソース・ドレイン領域を形成するドーピング処理は、第２の導電層パターン１０８をイオンの遮蔽マスクとして用い、第１濃度の一導電型不純物１０９の外側に第２濃度の一導電型不純物領域１１０を形成する。この場合には加速電圧を３０kV以下として行なう。第２濃度の一導電型不純物領域１１０の不純物濃度は１×１０19〜５×１０21/cm3（ピーク値）とする。
【００３７】
その後、窒化珪素を用いる第３絶縁層１１１、低誘電率の有機化合物材料を用いた第４絶縁膜１１２、配線１１３を形成する。
【００３８】
以上のように、本実施形態は、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μｍ以上有するＴＦＴを形成することができる。ゲート電極とオーバーラップするＬＤＤ領域の長さを１μｍ以上とし、ホットキャリア劣化に対する寿命時間を長大することができる。
【００３９】
【実施例】
（実施例１）
本実施例は、実施形態１に基づく工程に従って、ゲート電極を加工する一例について示す。本実施例は図１を参照して説明する。
【００４０】
まず、アルミノシリケートガラス基板１００上にプラズマＣＶＤ法で１５０ｎｍの酸窒化珪素膜で第１絶縁層１０１を形成する。半導体層１０２は５０ｎｍの非晶質珪素膜をレーザーアニールにより結晶化した結晶性珪素膜で形成し、島状に孤立分離するように形成する。第２絶縁膜１０３は、ＳｉＨ4とＮ2ＯをソースガスとしてプラズマＣＶＤ方により１１５ｎｍの酸窒化珪素膜を形成する。窒化タンタル（ＴａＮ）で形成する第１導電層１０４は３０ｎｍの厚さとし、チタンで形成する第２導電層１０５は３７０ｎｍの厚さで形成する。マスクパターン１０６はポジ型のフォトレジストで１．５μｍの厚さに形成する。マスクパターンの幅は適宜設定すれば良いが、本実施例においては４.５μｍと１０μｍのマスクパターンで光露光形成した。（図１（Ａ））
【００４１】
次に、ドライエッチングにより第２導電層（チタン）１０５のエッチングを行う。エッチングにはＩＣＰエッチング装置を用いる。図５はＩＣＰエッチング装置の構成を示す。反応室８０１にはエッチング用のガス供給手段８０３、反応室内を減圧状態に保持する排気手段８０４が連結されている。プラズマ生成手段は反応室８０１に石英板を介して誘導結合するスパイラルコイル８０２、高周波（１３．５６ＭＨz）電力供給手段８０５から成っている。基板側へのバイアス印加は高周波（１３．５６ＭＨｚ）電力供給手段８０６で行ない、基板を載置するステージに自己バイアスが発生するような構成となっている。エッチング加工には供給するエッチングガス種と、高周波（１３．５６ＭＨｚ）電力供給手段８０６、８０７より供給されるそれぞれの高周波電力、エッチング圧力が主なパラメーターとなる。
【００４２】
図１（Ｂ）のエッチング加工には、エッチングガスとしてＣＦ4、Ｃｌ2、Ｏ2のほかにＳＦ6を添加する。エッチング圧力は１．３Ｐａとし、８００Ｗのプラズマ生成用の電力、３００Ｗの基板バイアス用の電力を供給する。続いて、図１（Ｃ）に示すようにエッチングガスをＣＦ4、Ｃｌ2に切り替えて第1導電層である窒化タンタルのエッチングを行う。この時のエッチング条件は、エッチング圧力１．３Ｐａ、５００Ｗのプラズマ生成用の電力、１０Ｗの基板バイアス用の電力を供給する。以上のようにして、第1の導電層パターン１０７を形成することができる。
【００４３】
次に、エッチングガスにＢＣｌ3、Ｃｌ2、Ｏ2を用いて異方性エッチングを行ない、主として第２導電層１０５’の加工を行う。エッチング圧力は１．９Ｐａとし、５００Ｗのプラズマ生成用の電力、３Ｗの基板バイアス用の電力を供給する。第２導電層１０５’の端部は第１導電層１０４’よりも内側に後退する。こうして第２の導電層パターン１０８が形成され、これが半導体層１０２と交差する部位においてゲート電極となる。そして、第１導電層１０４’の端部からの後退幅は１μｍ以上とすることが可能である。図６で示すようにこの後退幅ｄがＬov長を決める長さとなる。表１は本実施例と同様の工程において、上記のＳＦ6添加処理の有無による後退幅ｄを比較した表である。
【００４４】
【表１】
Figure 2004200378
【００４５】
表１から明らかなように、ＳＦ6添加処理がある場合には１．３５１μｍの後退幅が得られるのに対し、ＳＦ6添加処理が無い場合それが０．９６３μｍに留まっている。
【００４６】
【表２】
Figure 2004200378
【００４７】
表２に各条件に対するエッチング特性を示す。マスクパターンの後退量を多くするにはＰ．Ｒ（Resist）とＴｉの選択比（Ｐ．Ｒ／Ｔｉ）を上げてやればいい。一般にＯ2の量を増やしてやればいいが、Ｔｉの場合はＴｉが酸化されてしまいエッチストップがかかってしまう。ＳＦ6ガス単独でのエッチング特性を調べるとＰ．ＲとＴｉの選択比（Ｐ．Ｒ／Ｔｉ）が８．１１も取れ、なおかつＰ．Ｒのエッチレート、Ｔｉエッチレートともに大きく取れた。これは、ＳＦ6を添加すれば選択比（Ｐ．Ｒ／Ｔｉ）が稼げることを意味する。
【００４８】
図７はＳＦ6添加処理有りの場合の、図８はＳＦ6添加処理無しの場合代表的な加工形状を示す走査電子顕微鏡（ＳＥＭ）像である。下層から窒化タンタル層、チタン層が積層形成されている状態を示している。同図は斜方から観察したＳＥＭ像であるが、チタン層の後退幅もしくは窒化タンタル層の突出幅はＳＦ6添加処理有りの場合で１．３０μｍ程度、ＳＦ6添加処理無しの場合で０．８０μｍ程度と見込まれる。ＣＦ4を５sccmＳＦ6に置き換えるだけで、大きな効果が得られる。
【００４９】
以降、ＬＤＤを形成する第1濃度の一導電型不純物領域１０９に１×１０16〜５×１０18/cm3（ピーク値）の濃度でリンまたはボロンを５０kVの加速電圧でイオンドーピング処理により添加する。（図２（Ａ））
【００５０】
さらに、ソース・ドレイン領域を形成するドーピング処理は、第２の導電層パターン１０８をイオンの遮蔽マスクとして用い、第１濃度の一導電型不純物領域１０９の外側に第２濃度の一導電型不純物領域１１０を形成する。この場合には加速電圧を１０kVとして、リン又はボロンの濃度を１×１０19〜５×１０21/cm3（ピーク値）として形成する。（図２（Ｂ））
【００５１】
その後、プラズマＣＶＤ法で水素を含有する酸窒化珪素１１１を１００ｎｍの厚さで形成し、感光性または非感光性のアクリルまたはポリイミド樹脂を１μｍの厚さに形成して第４絶縁膜１１２を形成する。さらに必要に応じて配線１１３を形成する。
【００５２】
以上のようにして、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μｍ以上とするＴＦＴを形成することができる。
【００５３】
（実施例２）
本発明は様々な表示画面を設けた半導体装置に適用することができる。
【００５４】
図１２は表示パネル９０１を筐体９００に組み込んだ半導体装置の一構成例であり、テレビ受信機やコンピュータのモニタシステムとして適用できるものである。筐体９００には半導体集積回路で形成した増幅器や高周波回路、及びメモリ機能として半導体メモリもしくはハードディスクなど磁気メモリなどを組み込んで画像表示機能を充足させる電子回路基板９０２や音声を再生するスピーカ９０３が装着されている。
【００５５】
表示パネル９０１は本発明に係るゲートオーバーラップＴＦＴを用いて、ＴＦＴをマトリクス状に配列させてなるアクティブマトリクス画素回路９０４、走査線駆動回路９０５、データ線駆動回路９０６を一体形成したドライバ一体型とすることができる。
【００５６】
図１１はアクティブマトリクス画素回路９０４の主要な構成を示す図である。半導体層３０１と交差するゲート電極３０２とデータ信号線３０３が同一層で形成されている。すなわち、少なくともチタンを主成分とする導電層を一層含む積層体で形成され、そのゲート電極もしくは配線のパターンを形成するエッチング加工は実施例１により行なうものである。これにより、Ｌov長が１μｍ以上のゲートオーバーラップＴＦＴを低コストで形成することが可能である。ゲート信号線３０４は層間絶縁膜を介してその上層に形成され、コンタクトホールを介してゲート電極３０２と接続する構成となっている。勿論、この配線もチタンおよびアルミニウムで形成可能である。データ信号線３０３と半導体層３０１を接続する配線３０５もゲート信号線３０４と同一層で形成可能である。画素電極３０６は酸化インジウムと酸化スズの化合物であるＩＴＯ（Indium Tin Oxide）を用いて形成している。なお、このような画素の詳細については、特開２００１−３１３３−９７号公開で開示されている。
【００５７】
本実施例では半導体装置に一例を示したが、本発明は本実施例に限定されず様々な半導体装置に適用することができる。例えば、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）に加え、冷蔵庫装置、洗濯機、炊飯器、固定電話装置、真空掃除機、体温系など家庭電化製品から、電車内の吊り広告、鉄道駅や空港の発着案内版などのインフォーメーションディスプレイまで様々な分野に適応することができる。
【００５８】
なお、本発明における実施例については以上のように示されているが、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるものである。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、ゲート電極を複数の導電層からなる積層体で形成し、その形状を第１導電層と第２導電層のチャネル長方向の幅が、第１導電層の方が長い形態とする加工工程において、第１導電層が窒化タンタル第２導電層がチタンとする積層体としたときその積層構造体上にマスクパターンを形成し、ＣＦ4、Ｃｌ2、Ｏ2にＳＦ6を添加したプラズマを用いてこのマスクパターンの後退量を多くすることで、長いテーパー部を有する第1の導電層パターンを形成するエッチング加工をすることで、第１導電層のチャネル長方向の長さを１μｍ以上とするハットシェイプ構造を形成することができる。このゲート電極をイオンドーピング時のマスクとすることで、ゲート電極とオーバーラップするＬＤＤ領域の長さを１μｍ以上とし、ホットキャリア劣化に対する寿命を長大することができる。
【００６０】
また、本発明により、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするマスクとして用い、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μｍ以上有するＴＦＴを形成することができる。ゲート電極とオーバーラップするＬＤＤ領域の長さを１μｍ以上とし、ホットキャリア劣化に対する寿命時間を長大化することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の作成工程を説明する断面図である。
【図２】本発明の半導体装置の作成工程を説明する断面図である。
【図３】テーパーエッチングによる反応副生成物除去効果を説明する図である。
【図４】テーパーエッチングを行わない場合における反応副生成物の影響を説明する図である。
【図５】ＩＣＰエッチング装置の構成を説明する図である。
【図６】第２導電層の後退幅ｄとゲートオーバーラップＴＦＴのＬov長の関係を説明する図である。
【図７】実施例１に従いエッチング加工された導電層パターンの形状を示すＳＥＭ像である。
【図８】実施例１に従いエッチング加工された導電層パターンの形状を示すＳＥＭ像である。
【図９】バイアスストレス試験に基づくＴＦＴの寿命を推定する特性図でありＬov依存性について示すグラフである。
【図１０】推定保証電圧（オン電流１０％劣化）のＬov長依存性を示すグラフである。
【図１１】本発明に係る半導体装置のアクティブマトリクス型の画素を示す上面図である。
【図１２】半導体装置の一例を示す図である。

Claims (6)

  1. 半導体層上に、ゲート絶縁膜を介して、下層部側の第１導電層と、上層部側の第2導電層とから成る積層構造体を形成し、
    前記積層構造体上にマスクパターンを形成し、
    前記マスクパターンのエッチングレートが速い条件で前記第2導電層及び第1導電層をエッチングして、端部にテーパー部を有する第1の導電層パターンを形成し、
    前記第1の導電層パターン上に残存するマスクパターンに基づいて、前記第1の導電層パターンにおける第2導電層を選択的にエッチングして、第2の導電層パターンを形成し、
    前記半導体層に、前記第2の導電層パターンにおける第2導電層を、電界で加速されたイオンの遮蔽マスクとして、前記第2の導電層パターンにおける第1導電層と重なる領域に低濃度ドレイン領域を形成する各段階を含むこと
    を特徴とする半導体装置の作製方法。
  2. 請求項１において、前記第１導電層は、窒化タンタルであり、前記第２導電層は、チタン、又は、チタンを主成分とする合金もしくは化合物であることを特徴とする半導体装置の作製方法。
  3. 請求項1において、六フッ化硫黄を添加したプラズマにより前記積層構造体上のマスクパターンの後退量を増やしつつ、前記第2導電層及び第1導電層をエッチングして、端部にテーパー部を有する前記第1の導電層パターンを形成することを特徴とする半導体装置の作製方法。
  4. 半導体層上に、ゲート絶縁膜を介して、第１導電層、第２導電層、第３導電層を順次積層して積層構造体を形成し、
    前記積層構造体上にマスクパターンを形成し、前記マスクパターンのエッチングレートが速い条件で前記第3導電層、第2導電層及び第1導電層をエッチングして、端部にテーパー部を有する第1の導電層パターンを形成し、
    前記第1の導電層パターン上に残存するマスクパターンに基づいて、前記第1の導電層パターンにおける第3導電層及び第2導電層を選択的にエッチングして、第2の導電層パターンを形成し、
    前記半導体層に、前記第2の導電層パターンにおける第3導電層及び第2導電層を、電界で加速されたイオンの遮蔽マスクとして、前記第2の導電層パターンにおける第1導電層と重なる領域に低濃度ドレイン領域を形成する各段階を含むことを特徴とする半導体装置の作製方法。
  5. 請求項4において、前記第１導電層は、窒化タンタルであり、前記第２導電層は、チタン、又は、チタンを主成分とする合金もしくは化合物であり、前記第３導電層は窒化チタンであることを特徴とする半導体装置の作製方法。
  6. 請求項4において、六フッ化硫黄を添加したプラズマにより前記積層構造体上のマスクパターンの後退量を増やしつつ、前記第3導電層、第2導電層及び第1導電層をエッチングして、端部にテーパー部を有する前記第1の導電層パターンを形成することを特徴とする半導体装置の作製方法。
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