JP3254678B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3254678B2 JP3254678B2 JP07043699A JP7043699A JP3254678B2 JP 3254678 B2 JP3254678 B2 JP 3254678B2 JP 07043699 A JP07043699 A JP 07043699A JP 7043699 A JP7043699 A JP 7043699A JP 3254678 B2 JP3254678 B2 JP 3254678B2
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Description
【０００１】
【発明の属する技術分野】本発明は、エッチングデポ物
を除去する工程を備えた半導体装置の製造方法におい
て、エッチングデポ物を有効に除去する方法に関する。
を除去する工程を備えた半導体装置の製造方法におい
て、エッチングデポ物を有効に除去する方法に関する。
【０００２】
【従来の技術】半導体装置は微細化が日々進み、特に微
細加工に関してはその加工の困難さに加え、その加工時
に発生するデポ物による歩留まり低下が大きな問題とな
ってきている。微細加工では、エッチング時にデポ物を
積極的に側壁に堆積しながら行う加工方法が主流となっ
てきているため、特にその剥離技術は困難になってい
る。
細加工に関してはその加工の困難さに加え、その加工時
に発生するデポ物による歩留まり低下が大きな問題とな
ってきている。微細加工では、エッチング時にデポ物を
積極的に側壁に堆積しながら行う加工方法が主流となっ
てきているため、特にその剥離技術は困難になってい
る。
【０００３】またエッチングのデポ物を除去する方法と
して、酸素プラズマアッシングやウェット剥離などの技
術が従来より使われているが、特に低誘電率膜などの中
に酸素プラズマアッシングやウェット剥離などに弱いも
のが存在し、従来よりデポ物除去に有望であった方法も
使用できなくなる場合が多い。
して、酸素プラズマアッシングやウェット剥離などの技
術が従来より使われているが、特に低誘電率膜などの中
に酸素プラズマアッシングやウェット剥離などに弱いも
のが存在し、従来よりデポ物除去に有望であった方法も
使用できなくなる場合が多い。
【０００４】これらの技術動向などにより、加工時のデ
ポ物を酸素アッシングやウェット剥離などによる方法以
外の技術開発が待たれている。
ポ物を酸素アッシングやウェット剥離などによる方法以
外の技術開発が待たれている。
【０００５】
【発明が解決しようとする課題】以下に従来の半導体装
置の製造方法を図３を参照して示す。
置の製造方法を図３を参照して示す。
【０００６】まず、トランジスタなどを含む半導体基板
（図示せず）に第１のメタル配線301を形成する。次に
その上にプラズマSiO2膜302を形成し、平坦化のために
ＣＭＰ（化学的機械研磨）を行う。続いてフォトレジス
ト303をパターニングする。そのフォトレジストをマス
クにして、プラズマSiO2膜302の加工を行う。その後、
酸素プラズマにより残ったマスク用のフォトレジストを
除去する。
（図示せず）に第１のメタル配線301を形成する。次に
その上にプラズマSiO2膜302を形成し、平坦化のために
ＣＭＰ（化学的機械研磨）を行う。続いてフォトレジス
ト303をパターニングする。そのフォトレジストをマス
クにして、プラズマSiO2膜302の加工を行う。その後、
酸素プラズマにより残ったマスク用のフォトレジストを
除去する。
【０００７】このとき、フォトレジストはなくなってい
るが、プラズマSiO2膜の加工された側壁には、デポ物30
4が大量に形成されている。その後ウェット剥離による
処理によりデポ物を除去するが、デポ物は完全には除去
できず、無視できない量のデポ物304が残っているのが
実状である。この残ったデポ物304は、その後のビア抵
抗不良などを引き起こす原因となっている。
るが、プラズマSiO2膜の加工された側壁には、デポ物30
4が大量に形成されている。その後ウェット剥離による
処理によりデポ物を除去するが、デポ物は完全には除去
できず、無視できない量のデポ物304が残っているのが
実状である。この残ったデポ物304は、その後のビア抵
抗不良などを引き起こす原因となっている。
【０００８】また低誘電率膜としてHSQ膜を用いた例を
図４に示す。
図４に示す。
【０００９】まず、トランジスタなどを含む半導体基板
（図示せず）にダマシン構造の第１のメタル配線401を
形成する。次にその上にHSQ膜402を塗布・焼成して約40
0nmの厚さに形成後、プラズマSiO2膜403を形成し、続い
てフォトレジスト404をパターニングする。このフォト
レジストをマスクにして、プラズマSiO2膜403およびHSQ
膜402をエッチング加工し孔を形成する。
（図示せず）にダマシン構造の第１のメタル配線401を
形成する。次にその上にHSQ膜402を塗布・焼成して約40
0nmの厚さに形成後、プラズマSiO2膜403を形成し、続い
てフォトレジスト404をパターニングする。このフォト
レジストをマスクにして、プラズマSiO2膜403およびHSQ
膜402をエッチング加工し孔を形成する。
【００１０】このとき、マスクのフォトレジスト404は
やや残っており、デポ物405が堆積している。その後、
酸素プラズマアッシングにより、残ったフォトレジスト
を除去するが、この時、低誘電率膜のHSQも酸素プラズ
マアッシングにより劣化してしまう。またデポ物405も
完全には除去できないため、これが以後のメタル埋設の
工程で成膜時の脱ガスにより埋設不良を発生させること
になっている。またHSQの劣化は、低誘電率膜の機能を
低下させ、配線間容量の低減は実現されない。
やや残っており、デポ物405が堆積している。その後、
酸素プラズマアッシングにより、残ったフォトレジスト
を除去するが、この時、低誘電率膜のHSQも酸素プラズ
マアッシングにより劣化してしまう。またデポ物405も
完全には除去できないため、これが以後のメタル埋設の
工程で成膜時の脱ガスにより埋設不良を発生させること
になっている。またHSQの劣化は、低誘電率膜の機能を
低下させ、配線間容量の低減は実現されない。
【００１１】
【課題を解決するための手段】本発明は、エッチングデ
ポ物を除去する工程を備えた半導体装置の製造方法にお
いて、絶縁層間膜に微細な孔および溝をエッチングによ
り形成する工程と、そのエッチング時に副次的に発生す
るデポ物と付着性のある微粒子を孔または溝に埋設する
工程と、その後、エアロゾルクリーニングで前記微粒子
を前記孔または溝より除去する工程と、を含むことを特
徴とする方法を提供する。
ポ物を除去する工程を備えた半導体装置の製造方法にお
いて、絶縁層間膜に微細な孔および溝をエッチングによ
り形成する工程と、そのエッチング時に副次的に発生す
るデポ物と付着性のある微粒子を孔または溝に埋設する
工程と、その後、エアロゾルクリーニングで前記微粒子
を前記孔または溝より除去する工程と、を含むことを特
徴とする方法を提供する。
【００１２】本発明によれば、微細な絶縁層間膜の開孔
および溝の加工後、炭素系ポリマーと付着力のある微粒
子を開孔または溝に埋設し、その後、エアロゾルクリー
ニングで、その微粒子を開孔および溝より、除去する方
法を用いているため、微細配線の側壁などに付着したデ
ポ物によるビア抵抗不良などを防止することができる。
および溝の加工後、炭素系ポリマーと付着力のある微粒
子を開孔または溝に埋設し、その後、エアロゾルクリー
ニングで、その微粒子を開孔および溝より、除去する方
法を用いているため、微細配線の側壁などに付着したデ
ポ物によるビア抵抗不良などを防止することができる。
【００１３】
【発明の実施の形態】本発明の第１の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１−Ａにおいて、まず、トランジスタな
どを含む半導体基板（図示せず）に第１のメタル配線10
1を形成する。次にその上にプラズマSiO2膜102を形成
し、平坦化のためにＣＭＰ（化学的機械研磨）を行う。
続いてフォトレジスト103をパターニングし、そのフォ
トレジストをマスクにして、プラズマSiO2膜102の加工
を行う。
どを含む半導体基板（図示せず）に第１のメタル配線10
1を形成する。次にその上にプラズマSiO2膜102を形成
し、平坦化のためにＣＭＰ（化学的機械研磨）を行う。
続いてフォトレジスト103をパターニングし、そのフォ
トレジストをマスクにして、プラズマSiO2膜102の加工
を行う。
【００１５】その後、酸素プラズマにより、残ったマス
ク用のフォトレジスト103を除去する。このときフォト
レジストはなくなっているが、プラズマSiO2膜102の加
工された側壁にはデポ物104が大量に形成されている
（図１−Ｂ）。
ク用のフォトレジスト103を除去する。このときフォト
レジストはなくなっているが、プラズマSiO2膜102の加
工された側壁にはデポ物104が大量に形成されている
（図１−Ｂ）。
【００１６】次にポリスチレン（PSL）105を水中に滴下
し、その容器中にそのウエハ基板を浸す。この時、PSL1
05は微細孔には万遍なく入り込み、また、その他の平坦
部分には少し残った状態となる（図１−Ｃ）。
し、その容器中にそのウエハ基板を浸す。この時、PSL1
05は微細孔には万遍なく入り込み、また、その他の平坦
部分には少し残った状態となる（図１−Ｃ）。
【００１７】次にアルゴンエアロゾルクリーニングを行
うと、PSL105の微細孔部分は側壁のデポ物104に付着し
ながらこれと一緒に飛び出し、さらに平坦部のPSLはき
れいに除去される（図１−Ｄ）。この方法によりビアの
側壁デポ物をほぼ除去することが可能となる（図１−
Ｅ）。
うと、PSL105の微細孔部分は側壁のデポ物104に付着し
ながらこれと一緒に飛び出し、さらに平坦部のPSLはき
れいに除去される（図１−Ｄ）。この方法によりビアの
側壁デポ物をほぼ除去することが可能となる（図１−
Ｅ）。
【００１８】ここでアルゴンエアロゾルクリーニングと
は、まず液体窒素もしくは冷凍機を用いてArガスを予備
冷却し、ノズルから減圧空間に噴出することで断熱膨張
させて、固体化したAr微粒子を含む流体（アルゴンエア
ロゾル）を生成させ、これを前記の固体化した微粒子を
ウエハに吹きつけることで、ウエハ上の粒子汚染や側壁
堆積膜を除去するクリーニング方法である。
は、まず液体窒素もしくは冷凍機を用いてArガスを予備
冷却し、ノズルから減圧空間に噴出することで断熱膨張
させて、固体化したAr微粒子を含む流体（アルゴンエア
ロゾル）を生成させ、これを前記の固体化した微粒子を
ウエハに吹きつけることで、ウエハ上の粒子汚染や側壁
堆積膜を除去するクリーニング方法である。
【００１９】図５にアルゴンエアロゾル洗浄装置の概略
図を示す。ウエハステージを噴出ノズルに対して前後運
動させることによって、ノズルから噴出されるArエアロ
ゾルをウエハ全面に吹きつける方式である（特開平６−
２８３４８８号公報）。棒状のノズル装置505は、ウエ
ハ508の運動方向に対してほぼ垂直に配置されている。
噴出ノズル505ａから噴出したArエアロゾルは、加速ノ
ズル504から噴出されたN2ガスによって噴出速度を高
め、ウエハ508上に付着している汚染物507を弾き飛ば
す。本例における汚染物507は、図１に示したデポ物10
4、PSL粒子105に相当し、これらは脱離した後、ウエハ5
08に対してほぼ水平方向に除去される。洗浄室506も圧
力は0.05〜0.3kg/cm2に保つことが望ましく、Arエアロ
ゾルは200〜400m/sec程度の速度に加速してウエハに照
射することが望ましい。
図を示す。ウエハステージを噴出ノズルに対して前後運
動させることによって、ノズルから噴出されるArエアロ
ゾルをウエハ全面に吹きつける方式である（特開平６−
２８３４８８号公報）。棒状のノズル装置505は、ウエ
ハ508の運動方向に対してほぼ垂直に配置されている。
噴出ノズル505ａから噴出したArエアロゾルは、加速ノ
ズル504から噴出されたN2ガスによって噴出速度を高
め、ウエハ508上に付着している汚染物507を弾き飛ば
す。本例における汚染物507は、図１に示したデポ物10
4、PSL粒子105に相当し、これらは脱離した後、ウエハ5
08に対してほぼ水平方向に除去される。洗浄室506も圧
力は0.05〜0.3kg/cm2に保つことが望ましく、Arエアロ
ゾルは200〜400m/sec程度の速度に加速してウエハに照
射することが望ましい。
【００２０】次に本発明の第２の実施の形態について説
明する。
明する。
【００２１】まず、トランジスタなどを含む半導体基板
（図示せず）にダマシン構造の第１のメタル配線201を
形成する。次にその上にHSQ膜202を塗布・焼成して約40
0nmの厚さに形成後、プラズマSiO2膜203を形成し、続い
てフォトレジスト204をパターニングする。このフォト
レジストをマスクにして、プラズマSiO2膜203およびHSQ
膜202をエッチング加工し孔を形成する（図２−Ａ）。
（図示せず）にダマシン構造の第１のメタル配線201を
形成する。次にその上にHSQ膜202を塗布・焼成して約40
0nmの厚さに形成後、プラズマSiO2膜203を形成し、続い
てフォトレジスト204をパターニングする。このフォト
レジストをマスクにして、プラズマSiO2膜203およびHSQ
膜202をエッチング加工し孔を形成する（図２−Ａ）。
【００２２】このとき、マスクのフォトレジスト204は
やや残っており、デポ物205が堆積している（図２−
Ｂ）。
やや残っており、デポ物205が堆積している（図２−
Ｂ）。
【００２３】フォトレジスト204が残った状態で、シリ
カスラリー206を水中に滴下し、その容器中にそのウエ
ハ基板を浸す。この時、シリカスラリー206は微細孔に
は万遍なく入り込み、また、その他の平坦部分には少し
残っている（図２−Ｃ）。
カスラリー206を水中に滴下し、その容器中にそのウエ
ハ基板を浸す。この時、シリカスラリー206は微細孔に
は万遍なく入り込み、また、その他の平坦部分には少し
残っている（図２−Ｃ）。
【００２４】次にアルゴンエアロゾルクリーニングを行
うと、シリカスラリー 206は微細孔部分は側壁のデポ物
と付着しながら飛び出し、かつ平坦部はフォトレジスト
とシリカスラリーはなくなってしまう（図２−Ｅ）。
うと、シリカスラリー 206は微細孔部分は側壁のデポ物
と付着しながら飛び出し、かつ平坦部はフォトレジスト
とシリカスラリーはなくなってしまう（図２−Ｅ）。
【００２５】この方法によりHSQ膜の特性に損傷を与え
ることなく、ビアの側壁デポ物206をほぼ除去すること
が可能である。
ることなく、ビアの側壁デポ物206をほぼ除去すること
が可能である。
【００２６】
【発明の効果】以上に説明したように本発明によれば、
エッチング加工により付着した加工部側壁のデポ物を効
果的に除去することができる。また、低誘電率膜などの
酸素プラズマ処理に弱い層間絶縁膜を使用した場合は、
酸素プラズマやウェット剥離などの工程を用いる必要が
ないという効果が得られる。
エッチング加工により付着した加工部側壁のデポ物を効
果的に除去することができる。また、低誘電率膜などの
酸素プラズマ処理に弱い層間絶縁膜を使用した場合は、
酸素プラズマやウェット剥離などの工程を用いる必要が
ないという効果が得られる。
【図１】本発明の第１の実施の形態における半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２】本発明の第２の実施の形態における半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図３】従来の第１の半導体装置の製造方法を示す工程
断面図。
断面図。
【図４】従来の他の製造方法を示す工程断面図。
【図５】アルゴンエアロゾルクリーニング装置の概略説
明図。
明図。
101 第１のメタル配線 102 プラズマSiO2膜 103 フォトレジスト 104 デポ物 105 PSL 201 第１のメタル配線 202 HSQ膜 203 プラズマSiO2膜 204 フォトレジスト 205 デポ物 206 シリカスラリー 301 第１のメタル配線 302 プラズマSiO2膜 303 フォトレジスト 304 デポ膜 401 第１のメタル配線 402 HSQ膜 403 プラズマSiO2膜 404 フォトレジスト 405 デポ物 406 HSQ劣化層 501 Arガスソース 502 N2ガスソース 503 冷却システム 504 加速ノズル 505 棒状ノズル装置 505a 噴出ノズル 506 洗浄室 507 汚染物 508 被処理基板（ウエハ）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872
Claims (2)
- 【請求項１】 エッチングデポ物を除去する工程を備え
た半導体装置の製造方法において、絶縁層間膜に微細な
孔および溝をエッチングにより形成する工程と、そのエ
ッチング時に副次的に発生するデポ物と付着性のある微
粒子を孔または溝に埋設する工程と、その後、エアロゾ
ルクリーニングで前記微粒子を前記孔または溝より除去
する工程と、を含むことを特徴とする方法。 - 【請求項２】前記微粒子がポリスチレンまたはシリカス
ラリーである請求項１に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07043699A JP3254678B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07043699A JP3254678B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269331A JP2000269331A (ja) | 2000-09-29 |
| JP3254678B2 true JP3254678B2 (ja) | 2002-02-12 |
Family
ID=13431446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07043699A Expired - Fee Related JP3254678B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3254678B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7485579B2 (en) | 2002-12-13 | 2009-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2004200378A (ja) | 2002-12-18 | 2004-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4663963B2 (ja) | 2003-02-17 | 2011-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1999
- 1999-03-16 JP JP07043699A patent/JP3254678B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000269331A (ja) | 2000-09-29 |
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