JP4954365B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁体上の薄膜トランジスタ（以下、ＴＦＴという）で形成された回路を含む電気光学装置およびその作製方法に関する。特に、本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置および電気光学装置を表示部に用いた電気器具に関する。
【０００２】
【従来の技術】
絶縁表面を有する基板上に形成された厚さ数〜数百nm程度の半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴという）で形成した大面積集積回路を含む電気光学装置の開発が進んでいる。また、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴという）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であり注目されている。開発が進んでいる電気光学装置の代表例として、アクティブマトリクス型液晶表示装置および密着型イメージセンサなどが知られている。
【０００３】
アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が同一基板上に形成される。
【０００４】
アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴという。なお本明細書において、画素ＴＦＴとは、画素部に形成された、ソース領域およびドレイン領域に挟まれたチャネル形成領域を有する半導体層、ゲート電極、を有する電界効果型トランジスタのことを指す。）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００５】
液晶は交流で駆動させるため、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑える必要があり、画素ＴＦＴの特性として、オフ電流値（画素ＴＦＴのオフ動作時に流れるドレイン電流の値）が十分低いことが要求される。しかし、ポリシリコンＴＦＴのオフ電流は高くなりやすいという問題がある。そこで、オフ電流値を低減するための構造として低濃度ドレイン（Lightly Doped Drain）構造が知られている。この構造は、チャネル形成領域と不純物が高濃度に添加される領域（ソース領域またはドレイン領域）との間に、不純物が低濃度添加された領域を設けたものであり、この不純物が低濃度添加された領域をＬＤＤ領域と呼んでいる。
【０００６】
また、ポリシリコンＴＦＴには、ホットキャリアによってオン電流値が変動してしまう劣化現象も見られる。このホットキャリアによる劣化を防ぐための構造としてＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なるように設けられたものであり、ドレイン近傍のホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。
【０００７】
一方で、オン電流値の劣化を防ぐ効果のあるＧＯＬＤ構造には、通常のＬＤＤ構造と比較してオフ電流値が大きくなってしまい、また逆に、ＬＤＤ構造はオフ電流値を抑える効果は高いが、ホットキャリア注入には弱いという問題があった。
【０００８】
【発明が解決しようとする課題】
大面積集積回路を有する半導体装置において、要求される特性を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり、工程数が増加してしまっていた。
【０００９】
製造工程数が増加すると、製造コストが高くなるばかりか、歩留まりの低下の原因にもなる。
【００１０】
また、近年、アクティブマトリクス型液晶表示装置はさらに、画面の大型化および高精細化が求められてきている。画面の大型化、高精細化によって配線の数、およびその長さは増大し、配線の抵抗率が大きくなってしまい、配線の終端への信号伝達に遅れが生じるため、配線の低抵抗化技術が必要となる。配線抵抗を下げるために、配線の線幅を広くする方法が考えられるが、線幅を広くした分、開口率は減少してしまう。また、配線の膜厚を厚くする方法では、段差が大きくなり、配線形成後に成膜する絶縁膜や電極用の金属膜を成膜する際に被覆性が低下し、歩留まりが悪くなってしまうという問題が生じる。
【００１１】
また、走査線が増えるに従って液晶への充電時間が短くなるので、ゲート線の時定数（抵抗×容量）を小さくして高速で応答させる必要がある。例えば、ゲート線を形成する材料の比抵抗が１００μΩｃｍの場合には画面サイズが６インチクラスがほぼ限界となるが、３μΩｃｍの場合には２７インチクラス相当まで表示が可能とされている。
【００１２】
また、配線材料としてアルミニウム（Ａｌ）や銅（Ｃｕ）を使用することも考えられるが、これらの金属は、耐食性や耐熱性が悪いといった欠点があった。従って、ＴＦＴのゲート電極をこのような材料で形成することは必ずしも好ましくなく、そのような材料をＴＦＴの製造工程に導入することは容易ではなかった。勿論、配線を他の導電性材料で形成することも可能であるが、アルミニウム（Ａｌ）や銅（Ｃｕ）ほど低抵抗な材料はなく、大画面の液晶表示装置を作製することはできなかった。
【００１３】
アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、以上のような問題点は、要求される性能が高まるほど顕在化してきている。
【００１４】
そこで本発明では、ＴＦＴを用いて作製されるアクティブマトリクス型液晶表示装置に代表される電気光学装置ならびに半導体装置において、製造工程における工程数を削減して製造コストの低減および歩留まりの向上の実現、かつ、大型高精細化に伴う配線の低抵抗化を実現することを目的としている。
【００１５】
【課題を解決する手段】
本発明で開示する電気光学装置は、ゲート電極およびソース線の材料として、半導体層に添加された不純物元素の活性化の工程で加えられる熱（４００〜７００℃、代表的には５００〜６００℃）に耐えうる耐熱性導電膜（代表的にはＷ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ、Ｓｉ、もしくはＮｂの元素からなる導電膜、または前記元素を含む合金からなる導電膜）を用いている。しかし、これらの耐熱性導電膜は、抵抗率が大きいため、配線長が長くなると配線抵抗による信号遅延が問題となってくる。そこで、ゲート電極およびソース線を形成する耐熱性導電膜より抵抗率の小さい材料からなる配線をソース線の抵抗率を小さくするための補助配線として、活性化工程の後、ソース線に沿うようにかつ接して設けている。この補助配線を設けることにより、ソース線全体の抵抗率を小さくすることができる。なお、本明細書では、ソース線全体の抵抗率を小さくするために設けた配線のことを補助配線という。
さらに、層間に絶縁膜を設けずに補助配線がソース線に直接接するような構造をとっているため、ソース線と補助配線を接続するためのコンタクトホールを形成する工程を削減することもできる。
【００１６】
また、耐熱性導電膜からなるゲート電極およびソース線をむき出しのままで活性化のための熱処理を行うと、ゲート電極およびゲート電極と同じ材料からなる配線の表面は酸化され、抵抗率がさらに大きくなってしまうという問題がある。この問題を解決するには、活性化工程の際に、ゲート電極の酸化を防ぐ目的で、ゲート電極等を覆う保護膜を設けて活性化を行い、活性化工程が済んだらこの保護膜を取り除いて後の工程を行うこともできる。しかし、この方法では、工程数が増えるばかりでなく、保護膜を取り除くためのエッチングで、絶縁膜と耐熱性導電膜との選択比を確保することが困難であった。そこで、本発明では、保護膜を形成する必要がないように、ゲート電極およびソース線が酸化されないような低酸素雰囲気下（具体的には、酸素濃度が１００ppm以下（好ましくは、２０ppm以下）の窒素ガスもしくは希ガス雰囲気下）での活性化工程を採用している。
【００１７】
以上のように、本発明を実施することで、バスライン（特にソース線）の抵抗率を小さくすることができ、信号遅延による画質不良を低減することが可能となる。
【００１８】
【発明の実施の形態】
本発明で開示する電気光学装置の画素部について、図１、図２を用いて説明する。なお、図１、図２は画素部の上面図である。
【００１９】
基板１０上に、下地絶縁膜１１を形成する。（図１（Ｂ））次いで、下地絶縁膜１１上に半導体膜を形成し所望の形状にパターニングして半導体層１２、１３を形成する。半導体層１２は画素ＴＦＴの活性層となり、半導体層１３は保持容量の下部電極として機能する。
また、半導体層１２、１３を覆うゲート絶縁膜１４（図１（Ｂ））上には、ゲート電極１５、保持容量線１５ａ、および該ゲート電極と同一の耐熱性導電膜からなるソース線１６が同一の面上に設けられる。本明細書中において、同一の面上とは、例えばＡ層とＢ層とが同一の面上に形成されているとき、Ａ層とＢ層のすぐ下に形成されている層が同一の工程で形成されたα層である場合をＡ層とＢ層とは同一の面上にあるという。本発明の実施の形態においては、ゲート電極１５およびソース線１６のすぐ下に形成されている層は、同一の工程で形成されたゲート絶縁膜１４であるので、ゲート電極１５（保持容量線１５ａ）とソース線１６とは同一の面上に設けられているといえる。また、上面図から確認できるようにｎ行目の画素のゲート電極は、（ｎ−１）行目の保持容量線をかねた構造となっている。なお、耐熱性導電膜の代表的なものとしては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、または前記元素を主成分とする合金からなる導電膜もしくは前記元素を主成分とする化合物からなる導電膜があげられる。また、周期表の１３族または１５族に属する元素を不純物元素としてドーピングした多結晶シリコン膜に代表される半導体膜や、銀（Ａｇ）、パラジウム（Ｐｄ）および銅（Ｃｕ）からなるＡｇＰｄＣｕ合金からなる導電膜を用いてもよい。ソース線１６は、第１の導電膜（本発明の実施の形態ではＴａＮ）１６ａおよび第１の導電膜より外形の小さい第２の導電膜（本発明の実施の形態ではＷ）１６ｂの積層構造である。なお、ゲート電極１５もソース線１６のような第１の導電膜および第２の導電膜との積層構造となっている。
ソース線１６は、耐熱性を重要視したゲート電極と同じ耐熱性導電膜からなるため、抵抗率が大きいという問題がある。そこでソース線全体の抵抗率を小さくすることを目的として、ソース線１６より抵抗率の小さい材料からなる補助配線１７がソース線に沿うようにかつ接して設けられている。図１（Ａ）で示すように、補助配線１７が、ソース線１６から離れることなく、また図１（Ｂ）で示すように、層間に絶縁膜を形成することなくソース線１６上に接して設けられている。
【００２０】
ここまでの工程が終了したら、無機層間絶縁膜１８、有機層間絶縁膜１９を設ける。（図２（Ｂ））
次いで形成される画素電極２０は、透明導電膜としてインジウム酸化スズ（Indium Tin Oxide：ITO）、酸化インジウム酸化亜鉛合金（In2O3−ZnO）、酸化亜鉛（ZnO）、さらに可視光の透過率や導電率を高めるためにガリウム（Ga）を添加した酸化亜鉛（ZnO：Ga）といった導電膜を適用することができる。画素電極２０は、補助配線１７に無機層間絶縁膜１８および有機層間絶縁膜１９を介してオーバーラップして（重ねて）設けられている。そのため、有効画素領域を大きくすることができる。
ゲート線２１および配線２２は同一の面上に形成される。ゲート線２１はゲート電極１５に接続されており、配線２２は、半導体層１２とソース線１６とを電気的に接続するために形成されている。なお、配線２２は、膜厚５０nmのＴｉ膜と膜厚５００nmの合金膜（ＡｌとＴｉとの合金膜）との積層膜からなる。
なお、Ｔｉ膜を積層するのは、半導体層（Ｓｉ）１２と配線２２とが接続された時、Ｓｉ中にＡｌが拡散してしまうのを防ぐ目的と、画素電極（ＩＴＯ）２０とＡｌとが直接接して電気的な腐食が起こるのを防ぐためである。
【００２１】
なお、画素電極２０として反射性を有する導電性材料からなる膜を設けることで、反射型の表示装置とすることができる。
【００２２】
以上のように示した構成でなる本発明における電気光学装置の作製方法について、以下の実施例で説明する。
【００２３】
（実施例１）
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に図３〜図５を用いて説明する。
【００２４】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００２５】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００２６】
次いで、下地膜上に半導体層１０２〜１０５を形成する。半導体層１０２〜１０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０５を形成した。
【００２７】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００２８】
次いで、半導体層１０２〜１０５を覆うゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００２９】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００３０】
また、半導体層１０２〜１０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。なお、不純物の添加工程は、半導体膜の結晶化工程の前、半導体膜の結晶化工程の後、または、ゲート絶縁膜１０６を形成する工程の後のいずれかに行えばよい。
【００３１】
次いで、図３（Ａ）に示すように、ゲート絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜１０７と、膜厚１００〜４００ｎｍの第２の導電膜１０８とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０７と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９％〜９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００３２】
なお、本実施例では、第１の導電膜１０７をＴａＮ、第２の導電膜１０８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素からなる導電膜、前記元素を含む合金からなる導電膜、または前記元素を含む化合物からなる導電膜で形成してもよい。また、リン、ヒ素、ボロンといった不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００３３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１０９〜１１３を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4およびＣｌ2を用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合したエッチング条件ではＷ膜およびＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるとよい。
【００３４】
上記第１のエッチング処理により、基板側に印加するバイアス電圧の効果により第１の導電膜および第２の導電膜の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうしてＷ膜およびＴａＮ膜をエッチングして、ゲート電極（Ａ）１１４〜１１６（第１の導電膜１１４ａ〜１１６ａと第２の導電膜１１４ｂ〜１１６ｂ）、保持容量線となる１１７およびソース線となる導電膜１１８を形成する。１１９はゲート絶縁膜であり、ゲート電極（Ａ）１１４〜１１６、保持容量線となる１１７およびソース線となる導電膜１１８に覆われない領域は２０〜５０nm程度エッチングされ、薄くなった領域が形成される。
【００３５】
次いで、レジストからなるマスク１０９〜１１３を除去せずに第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。
【００３６】
上記第２のエッチング処理によりＷ膜を異方性エッチングし、かつ第１の導電膜であるＴａＮ膜がＷ膜より遅いエッチング速度でわずかにエッチングされ、ゲート電極（Ｂ）１２０〜１２２（第１の導電膜１２０ａ〜１２２ａと第２の導電膜１２０ｂ〜１２２ｂ）、保持容量線１２３およびソース線（Ｂ）１２４を形成する。（本明細書中で、単にソ−ス線と記載している箇所では、ソース線（Ｂ）の形状となったソース線を指している。）
【００３７】
次いで、第１のドーピング処理を行う。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えばよい。この場合、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。ｎ型を付与する不純物元素としては周期表の１５族に属する元素、典型的にはリン（Ｐ）またはヒ素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。ゲート電極（Ｂ）１２０〜１２２および保持容量線１２３をマスクとして用い、第１の導電膜１２０ａ〜１２３ａのテーパー部下方における半導体層にも不純物が添加されるようにドーピングを行う。これにより、不純物濃度が５×１０17〜５×１０19atoms/cm3のｎ型不純物領域１２５ａ〜１２８ａと、１２５ａ〜１２８ａの不純物濃度より若干、不純物濃度が低いｎ型不純物領域１２５ｂ〜１２８ｂが形成される。（図４（Ａ））
【００３８】
次いで、マスク１０９〜１１３を除去した後、新たにレジストからなるマスク１２９、１３０を形成して第２のドーピング処理を行う。マスク１２９、１３０をマスクにして、不純物濃度が１×１０20〜１×１０21atoms/cm3のｎ型不純物領域（以下、ｎ型不純物領域（Ａ））１３１、１３２が形成される。
【００３９】
ここまでの工程により、ｎチャネル型ＴＦＴを形成する半導体層１０２および１０４には、不純物濃度が１×１０20〜１×１０21atoms/cm3のｎ型不純物領域（以下、ｎ型不純物領域（Ａ））１３１および１３２、不純物濃度が５×１０17〜５×１０19atoms/cm3のｎ型不純物領域（以下、ｎ型不純物領域（Ｂ））１２５ｃおよび１２７ｃと、不純物濃度が１２５ｃおよび１２７ｃの不純物濃度より若干、低くなっているｎ型不純物領域（以下、ｎ型不純物領域（Ｃ）という）１２５ｄおよび１２７ｄが形成される。なお、ここで形成された不純物領域１３１および１３２は、ｎチャネル型ＴＦＴのソース領域またはドレイン領域となる。（図４（Ｂ））
【００４０】
また、ｎ型不純物領域（Ｂ）１２５ｃおよび１２７ｃは、ｎチャネル型ＴＦＴのＬＤＤ領域として機能する。また、ｎ型不純物領域（Ｂ）１２５ｃおよび１２７ｃに添加された不純物元素は、後のゲッタリング工程で主に、チャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。そして、レジストからなるマスク１２９および１３０を除去した後、新たにレジストからなるマスク１３３、１３４を形成して、第３のドーピング処理を行う。
【００４１】
この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層にｐ型を付与する不純物元素を添加し、ｐ型不純物領域１３５〜１３８を形成する。ゲート電極（Ｂ）１２１、１２３をマスクとして用い、ｐ型不純物元素を添加して自己整合的にｐ型不純物領域１３５〜１３８を形成する。いずれの領域も不純物濃度が２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するためになんら問題は生じない。（図４（Ｃ））
【００４２】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は炉を用いる熱アニール法を行う。熱アニール法の条件としては、酸素濃度が１００ppm以下、好ましくは２０ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００４３】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルがｎ型不純物領域（Ａ）（１３１、１３２）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４４】
本活性化処理は、低濃度の酸素雰囲気下で行われるため、無機層間絶縁膜を形成する前に活性化処理を行うことができる。ただし、用いた配線材料が熱に弱い場合には、配線等を保護するため無機層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００４５】
活性化工程後、ソース線に沿うようにかつ接して補助配線１４０を形成する。補助配線は、ゲート電極を形成する導電膜より抵抗率の小さい材料からなる導電膜、例えばＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。また、この抵抗率の小さい導電膜からなる配線（配線（Ａ）とする）を保護するために、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜、または前記元素を主成分とする化合物からなる導電膜からなる配線（Ｂ）を配線（Ａ）上に形成してもよい。
以上のように、低抵抗材料からなる補助配線をソース線に沿うようにかつ接して設けることで、ソース線全体の抵抗率を抑えることができる。（図５（Ａ））
【００４６】
次いで、全面を覆う無機層間絶縁膜１４１を形成する。この無機層間絶縁膜６４６は、プラズマＣＶＤ法またはスパッタ法を用いて、厚さ１００〜２００ｎｍとしてシリコンを含む絶縁膜から形成される。（図５（Ｂ））
【００４７】
無機層間絶縁膜１４１を形成した後、窒素雰囲気中で４１０℃、１時間の熱処理を行った。なお、水素を含む窒素雰囲気下で熱処理を行ってもよい。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、水素雰囲気下におけるファーネスアニール、もしくはプラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４８】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。
【００４９】
次いで、無機層間絶縁膜１４１上に有機樹脂材料からなる有機層間絶縁膜１４２を形成する。本実施例では、アクリル樹脂を用いた。次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行う。
【００５０】
その後、透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることにより画素電極１５０を形成する。透明導電膜には、酸化インジウム・スズ（ITO）、酸化インジウム酸化亜鉛合金（In2O3-ZnO）、酸化亜鉛（ZnO）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ga）を添加した酸化亜鉛（ZnO:Ga）を好適に用いることができる。
【００５１】
次いで、不純物領域を電気的に接続する配線１５６〜１６２を形成する。なお、これらの配線は、膜厚５０nmのＴｉ膜と膜厚５００nmの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。配線１５９は不純物領域１３２とソース線１２４とを電気的に接続している。（図５）
【００５２】
なお、本実施例では、ｎ型不純物領域（Ａ）１３２とソース線１２４とを直接接続するようにコンタクトホールを形成し配線を設けたが、ｎ型不純物領域（Ａ）１３２と補助配線１４０とを直接接続するように配線１５９を設けたり、ｎ型不純物領域（Ａ）１３２、補助配線１４０およびソース線１２４を直接接続するように配線１５９を設けたりしてもよい。
【００５３】
本実施例では、画素電極として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の表示装置を作製することができる。その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜の反射性の優れた材料を用いることが望ましい。
【００５４】
以上のようにして、ｎチャネル型ＴＦＴ２０１およびｐチャネル型ＴＦＴ２０２を有する駆動回路２０６と、画素ＴＦＴ２０３および保持容量２０４とを有する画素部２０７を同一基板上に形成することができる。本明細書中では、このような基板を便宜上、アクティブマトリクス基板と呼ぶ。
【００５５】
本実施例で形成されたｎチャネル型ＴＦＴの半導体層において、ｎ型不純物領域（Ｂ）およびｎ型不純物領域（Ｃ）の幅をそれぞれＷ１、Ｗ２とすると、Ｗ１は、０．５〜１．５μｍ、Ｗ２は、１．０〜３．０μｍの幅となるように形成することができる。なお、Ｗ１＋Ｗ２が１．５〜４．５μｍ（好ましくは２．０〜３．０μｍ）となるようにレジストからなるマスク１２９、１３０を形成すればよい。本実施例で示した作製工程によれば、ｎ型不純物領域（Ｂ）およびｎ型不純物領域（Ｃ）の幅を長く形成することができるため、オフ電流を下げるのに有効である。
【００５６】
（実施例２）
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図７を用いる。なお、図２の上面図におけるＡ−Ａ'線に対する断面図（ソース線）は、図７（Ｂ）に、図２のＢ−Ｂ'線に対する断面図（画素ＴＦＴ）は図７のＢ−Ｂ'線の領域、図２のＣ−Ｃ'線に対する断面図（保持容量）は図７のＣ−Ｃ'線の領域を示す。
【００５７】
まず、実施例１に従い、図６の状態のアクティブマトリクス基板を得た後、図６のアクティブマトリクス基板上に配向膜１８０を形成しラビング処理を行う。なお、本実施例では配向膜１８０を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００５８】
次いで、対向基板１８１を用意する。この対向基板には、着色層１８６、遮光層１８７が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層１８９を設けた。このカラーフィルタと遮光層１８９とを覆う平坦化膜１８８を設けた。次いで、平坦化膜１８８上に透明導電膜からなる対向電極１８２を画素部に形成し、対向基板の全面に配向膜１８３を形成し、ラビング処理を施した。
【００５９】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１８４で貼り合わせる。シール材１８４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１８５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１８５には公知の液晶材料を用いれば良い。このようにして図７に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００６０】
こうして得られた液晶表示パネルの構成を図８の上面図を用いて説明する。なお、図７と対応する部分には同じ符号を用いた。
【００６１】
図８（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２１０、外部入力端子と各回路の入力部までを接続する配線２１１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１８１とがシール材１８４を介して貼り合わされている。
【００６２】
ゲート線側駆動回路２０６ａと重なるように対向基板側に遮光層１８９ａが設けられ、ソース線側駆動回路２０６ｂと重なるように対向基板側に遮光層１８９ｂが形成されている。また、画素部２０７上の対向基板側に設けられたカラーフィルタ２１２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００６３】
ここでは、カラー化を図るためにカラーフィルタ２１２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００６４】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層１８９ａ、１８９ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電気器具の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００６５】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００６６】
また、外部入力端子にはベースフィルム２１３と配線２１４から成るＦＰＣが異方性導電性樹脂２１５で貼り合わされている。さらに補強板で機械的強度を高めている。
【００６７】
図８（Ｂ）は図８（Ａ）で示す外部入力端子２０７のｅ−ｅ'線に対する断面図を示している。２１７は、画素電極１５６を形成するために成膜した導電膜からなる配線である。導電性粒子２１６の外径は配線２１７のピッチよりも小さいので、接着剤２１５中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【００６８】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【００６９】
（実施例３）
実施例１の図５（Ａ）で示す活性化工程終了後、補助配線３０１（配線（Ａ）３０１ａおよび配線（Ｂ）３０１ｂからなる）を形成する。（図９（Ｂ））配線（Ａ）は、抵抗率の小さいＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。また配線（Ｂ）は、▲１▼無機層間絶縁膜および有機層間絶縁膜にコンタクトホールを形成する際に、配線（Ａ）をエッチング液から保護する、▲２▼半導体層および補助配線を接続するゲート線と同一の面上に形成される配線と配線（Ａ）が接触して電気的な腐食が起こるのを防ぐ、という▲１▼、▲２▼の目的で形成される。配線（Ｂ）は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜または前記元素を主成分とする化合物からなる導電膜からなる。配線（Ａ）、配線（Ｂ）を形成するそれぞれの導電膜を形成しエッチングして、ソース配線全面に沿うようにかつ接するような補助配線３０１を形成する。
【００７０】
次いで、補助配線３０１、ゲート電極（第１の導電膜１４０および第２の導電膜１２６）を覆うようにして、無機層間絶縁膜３０２を形成し、水素を約３％含む窒素雰囲気中で４１０℃、１時間の熱処理して、半導体層を水素化する工程を行う。水素化の工程後、その上に有機層間絶縁膜３０３を形成する。（図９（Ｃ））
無機層間絶縁膜３０２としては、酸化窒化シリコン膜、または窒化シリコン膜を用いればよく、有機層間絶縁膜３０３としては、アクリル樹脂膜を用いた。
【００７１】
その後、各不純物領域および配線（Ｂ）３０１ｂに達するコンタクトホールを形成する。
ついで、実施例１の図６に示す工程に沿って画素電極１５０を形成した後、ゲート線１６４、配線１５６〜１６２を形成し、アクティブマトリクス基板が完成する。（図１０、図１１）なお、配線１５９は、補助配線３０１および不純物領域１３２を電気的に接続しており、かつ配線１５９は補助配線３０１および不純物領域１３２に直接接して設けられている。
【００７２】
本実施例で完成したアクティブマトリクス基板は、実施例２と組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００７３】
（実施例４）
実施例１の図４（Ｃ）の工程まで行ったら、無機層間絶縁膜４０１を形成する。この無機層間絶縁膜４０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７４】
次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。（図１２（Ａ））この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、（酸素濃度が１００ｐｐｍ以下）、好ましくは２０ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行う。
【００７５】
なお、活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００７６】
さらに、半導体層を水素化するために、窒素雰囲気中で４１０℃、１時間の熱処理を行った。なお、水素を含む雰囲気下で熱処理を行ってもよい。次いで、無機層間絶縁膜４０１上に配線（Ａ）、配線（Ｂ）を形成するそれぞれの導電膜を形成し、エッチングして、無機層間絶縁膜４０１を介してソース配線に沿うように補助配線４０２（配線（Ａ）４０２ａ、配線（Ｂ）４０２ｂ）を成膜する。（図１２（Ｂ））配線（Ａ）は、抵抗率の小さいＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。配線（Ｂ）は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜または前記元素を主成分とする化合物からなる導電膜からなる。
【００７７】
次いで、補助配線４０２を覆うように有機絶縁物材料から成る有機層間絶縁膜４０３を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域ソース線２０５、および補助配線４０２（配線（Ｂ）４０２ｂ）に達するコンタクトホールを形成するためのパターニングを行う（図１３）。
【００７８】
本実施例では、無機層間絶縁膜４０１の下に、ソース線２０５が形成されており、無機層間絶縁膜４０１を介してソース線２０５に沿うように補助配線４０２を形成しているが、ソース配線２０５を形成せず、無機層間絶縁膜４０１上に（ゲート電極と同一の面上に）補助配線４０２を形成して低抵抗の配線を実現することもできる。
【００７９】
その後、各不純物領域および配線（Ｂ）３０１ｂに達するコンタクトホールを形成する。
ついで、実施例１の図６に示した工程から後の工程にしたがって、画素電極１５０、ゲート線１６４、配線１５６〜１６２を形成し、アクティブマトリクス基板を作製することができる。配線１５９は、ソース線２０５、補助配線４０２、および不純物領域１３２を電気的に接続しており、かつ配線１５９は、ソース線２０５および補助配線４０２に直接接するように設けられている。（図１３）
【００８０】
以上の様にして、ｎチャネル型ＴＦＴ２０１及びｐチャネル型ＴＦＴ２０２を有する駆動回路２０６と、画素ＴＦＴ２０３及び保持容量２０４とを有する画素部２０７を同一基板上に形成することができる。（図１４）
【００８１】
本実施例は、実施例２と組み合わせて、アクティブマトリクス型液晶表示装置を形成することが可能である。
【００８２】
（実施例５）
本実施例では、求められる特性によってＴＦＴを作りわける方法について説明する。なお、実施例１と同一の工程については同一の符号を用いる。
【００８３】
実施例１の工程に従い、基板１００上に下地膜１０１およびアモルファスシリコン膜を形成し、結晶化の工程を行って島状の半導体層を得る。次に、島状半導体層５０２〜５０６をゲート絶縁膜５０７で覆う。ゲート絶縁膜５０７はプラズマＣＶＤ法やスパッタ法で形成する。厚さは、４０〜１５０ｎｍとし、シリコンを含む絶縁膜から形成する。もちろん、このゲート絶縁膜５０７は、シリコンを含む絶縁膜を単層または積層にして用いることができる。
【００８４】
ゲート絶縁膜５０７上に膜厚２０〜１００ｎｍの導電膜（Ａ）５０８および膜厚１００〜４００ｎｍの導電膜（Ｂ）５０９を形成する。導電膜（Ａ）および導電膜（Ｂ）は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、またはこれらの元素を主成分とする合金材料もしくは化合物材料から形成する。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。なお、本実施形態では、導電膜（Ａ）５０８としてＴａＮ、導電膜（Ｂ）５０９としてＷを用いた。（図２０（Ｂ））
【００８５】
次に、フォトリソグラフィー法を用いてレジストからなるマスク５１０〜５１６を形成し、ゲート電極および容量配線を形成するための第１のエッチング処理を行う。本実施形態では、ＩＣＰ（Inductively Coupled Plasma:誘導結合型プラズマ）エッチング法を用い、エッチングガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれのガス流量比を２５／２５／１０（SCCM）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。
【００８６】
この後、レジストからなるマスク５１０〜５１６を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4およびＣｌ2を用い、それぞれのガス流量比を３０／３０（SCCM）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4およびＣｌ2を混合した第２のエッチング条件では、Ｗ膜およびＴａＮ膜が同程度にエッチングされ、第１の形状のゲート電極および配線５１７〜５２３が形成される。
【００８７】
レジストからなるマスク５１０〜５１６を除去せずに第１のドーピング処理を行う。半導体層５０２〜５０６に、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。ドーピング処理は、イオンドープ法、もしくはイオン注入法で行えばよい。ｎ型不純物元素としては、周期律表の第１５族に属する元素、典型的にはリン（Ｐ）またはヒ素（Ａｓ）といった元素を用いる。この場合、第１の形状のゲート電極および容量配線５１７〜５２１がマスクとなって自己整合的にｎ型不純物濃度が１×１０20×１×１０21atoms/cm3のｎ型不純物領域（ｎ+）５２４ａ〜５２４ｅが形成される。（図２０（Ｃ））
【００８８】
次に、レジストからなるマスク５１０〜５１６をそのままに第２のエッチング処理を行う。エッチングガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれのガス流量比を２０／２０／２０（SCCM）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には、２０ＷのＲＦ（１３．５６MHz）電力を投入して約８０秒のエッチング処理を行う。これにより第２の形状のゲート電極および配線５２５〜５３１が形成される。
【００８９】
次いで、レジストからなるマスク５１０〜５１６をそのままに、第２の形状のゲート電極および容量配線５２５〜５２９をマスクとして用い、第２の形状の導電層（Ａ）（ＴａＮ膜）の下部にもｎ型不純物元素が添加されるように第２のドーピング処理を行う。この処理により、ｎ型不純物領域（ｎ+）よりチャネル形成領域側にｎ型不純物元素濃度が１×１０18〜１×１０19atoms/cm3のｎ型不純物領域（ｎ-）５３２ａ〜５３２ｅが形成される。（図２１（Ａ））
【００９０】
次いで、レジストからなるマスク５１０〜５１６を除去し、後のｎチャネル型ＴＦＴおよび後の画素ＴＦＴを覆うレジストからなるマスク５３３、５３４を形成し、第３のドーピング処理を行う。後の第１のｐチャネル型ＴＦＴおよび後の第２のｐチャネル型ＴＦＴの半導体層に第２の形状のゲート電極５２６、５２７、容量配線５２９をマスクにしてｐ型不純物元素を添加して、自己整合的にｐ型不純物領域（ｐ+）５３５ａ〜５３５ｃおよびｐ型不純物領域（ｐ-）５３５ｄ〜５３５ｆを形成する。本実施形態では、ｐ型不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。あらかじめ、ｐチャネル型ＴＦＴの半導体層には、ｎ型不純物元素が添加されているが、第３のドーピング処理の際に添加されるｐ型不純物元素の濃度の方が高くなるようにドーピング処理することにより、後のｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。なお、本明細書において、後のｎチャネル型ＴＦＴとは、作製工程中にあり完成後にｎチャネル型ＴＦＴとして機能するＴＦＴのことを指す。いずれのＴＦＴにも適応する。（図２１（Ｂ））
【００９１】
次いで、レジストからなるマスク５３６、５３７で駆動回路のｎチャネル型ＴＦＴおよび第１のｐチャネル型ＴＦＴを覆い、第３のエッチング処理を行う。エッチングガスには、Ｃｌ2を用い、ガスの流量は８０（SCCM）とし、１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒エッチングを行う。基板側（試料ステージ）、には５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして第３の形状のゲート電極５３８、５３９、容量配線５４０、配線５４１、５４２が形成される。（図２１（Ｃ））
【００９２】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【００９３】
この後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は炉を用いる熱アニール法を行う。熱アニール法の条件としては、酸素濃度が１００ppm以下、好ましくは２０ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００９４】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルがｎ型不純物領域（ｎ+）（５２４ａ、５２４ｃ、５２４ｄ）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９５】
本活性化処理は、低濃度の酸素雰囲気下で行われるため、無機層間絶縁膜を形成する前に活性化処理を行うことができる。ただし、用いた配線材料が熱に弱い場合には、配線等を保護するため無機層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００９６】
活性化工程後、ソース線に沿うようにかつ接して補助配線５４３を形成する。補助配線は、ゲート電極を形成する導電膜より抵抗率の小さい材料からなる導電膜、例えばＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。また、この抵抗率の小さい導電膜からなる配線（配線（Ａ）とする）を保護するために、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜、または前記元素を主成分とする化合物からなる導電膜からなる配線（Ｂ）を配線（Ａ）上に形成してもよい。
以上のように、低抵抗材料からなる補助配線をソース線に沿うようにかつ接して設けることで、ソース線全体の抵抗率を抑えることができる。（図２２）
【００９７】
次いで、全面を覆う無機層間絶縁膜１４１を形成し、実施例１の図６からの工程に従ってアクティブマトリクス基板を完成させることができる。
【００９８】
本実施例で完成したアクティブマトリクス基板は、実施例２と組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００９９】
（実施例５）
第１の導電膜および第２の導電膜からなるゲート電極を図２３〜２５に示すような形状に形成し、補助配線を形成する工程と同一工程において、補助配線と同一の導電膜から保持容量配線を形成してもよい。本実施例によると、エッチング工程により薄くなったゲート絶縁膜を半導体層と保持容量配線とで挟むため、実施例１〜４の方法と比較して、容量の大きな保持容量を形成することができる。
【０１００】
（実施例５）
図１６（Ｂ）に示す画素ＴＦＴは実施例１を用いて作製することができるＴＦＴを上面から観察した図面代用写真である。なお、図１６（Ａ）は、従来のように抵抗値を下げるための補助配線が形成されていない画素ＴＦＴを上面から観察した図面代用写真である。
【０１０１】
この図１６（Ａ）および（Ｂ）についてソース線の抵抗値を測定した結果を図１７に示す。ソース線に抵抗をさげるためにＡｌ−Ｎｄ配線を形成した図１６（Ｂ）の抵抗値と従来例の図１６（Ａ）の抵抗値とを比較すると、図１７から、抵抗値は１／２程度に低減できていることが確認できる。
【０１０２】
また、ソース線のシート抵抗値（Ω／□）を測定した。図１８は、測定結果を示している。測定ポイントを１０点とり、電圧を０〜０．１（Ｖ）で０．００１（Ｖ）ずつ、変動させ、各電圧における電流を測定することで、シート抵抗値を算出している。なお、ソース線は以下の表のように設計されている。
【０１０３】
【表１】
【０１０４】
図１８に示すように、本発明を用いることによりソース線のシート抵抗値を従来の１／４程度にまで低減することができた。
【０１０５】
（実施例６）
実際に、静止画を表示させた様子を観察した図面代用写真を図１９に示す。
【０１０６】
（実施例７）
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電気器具全てに本願発明を実施できる。
【０１０７】
その様な電気器具としては、パーソナルコンピュータ、ディスプレイなどが挙げられる。それらの一例を図１５に示す。
【０１０８】
図１５（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１０９】
図１５（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１１０】
図１５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１１１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１１２】
【発明の効果】
本発明によれば、画面の大型化に伴う配線の抵抗率の上昇、配線終端での信号伝達の遅れ等の問題を解決することができる。また、本発明の構造を適応することで開口率の向上と、電気光学装置の動作性能や信頼性の向上を実現することができる。
【図面の簡単な説明】
【図１】 本発明の電気光学装置の画素部の上面を示す図。
【図２】 本発明の電気光学装置の画素部の上面を示す図。
【図３】 本発明の電気光学装置の作製工程を示す図。
【図４】 本発明の電気光学装置の作製工程を示す図。
【図５】 本発明の電気光学装置の作製工程を示す図。
【図６】 本発明の電気光学装置の作製工程を示す図。
【図７】 本発明の電気光学装置を示す図。
【図８】 本発明の電気光学装置を示す図。
【図９】 本発明の電気光学装置の作製工程を示す図。
【図１０】 本発明の電気光学装置の作製工程を示す図。
【図１１】 本発明の電気光学装置の作製工程を示す図。
【図１２】 本発明の電気光学装置の作製工程を示す図。
【図１３】 本発明の電気光学装置の作製工程を示す図。
【図１４】 本発明の電気光学装置の作製工程を示す図。
【図１５】 本発明の電気光学装置の作製工程を示す図。
【図１６】 ＴＦＴを上面から観察した図面代用写真。
【図１７】 配線の抵抗の測定結果を示す図。
【図１８】 配線のシート抵抗の測定結果を示す図。
【図１９】 静止画を表示した電気光学装置を示す図面代用写真。
【図２０】 本発明の電気光学装置の作製工程を示す図。
【図２１】 本発明の電気光学装置の作製工程を示す図。
【図２２】 本発明の電気光学装置の作製工程を示す図。
【図２３】 本発明の実施の一例を示す図。
【図２４】 本発明の実施の一例を示す図。
【図２５】 本発明の実施の一例を示す図。
【発明の属する技術分野】
本発明は、絶縁体上の薄膜トランジスタ（以下、ＴＦＴという）で形成された回路を含む電気光学装置およびその作製方法に関する。特に、本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置および電気光学装置を表示部に用いた電気器具に関する。
【０００２】
【従来の技術】
絶縁表面を有する基板上に形成された厚さ数〜数百nm程度の半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴという）で形成した大面積集積回路を含む電気光学装置の開発が進んでいる。また、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴという）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であり注目されている。開発が進んでいる電気光学装置の代表例として、アクティブマトリクス型液晶表示装置および密着型イメージセンサなどが知られている。
【０００３】
アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が同一基板上に形成される。
【０００４】
アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴという。なお本明細書において、画素ＴＦＴとは、画素部に形成された、ソース領域およびドレイン領域に挟まれたチャネル形成領域を有する半導体層、ゲート電極、を有する電界効果型トランジスタのことを指す。）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００５】
液晶は交流で駆動させるため、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑える必要があり、画素ＴＦＴの特性として、オフ電流値（画素ＴＦＴのオフ動作時に流れるドレイン電流の値）が十分低いことが要求される。しかし、ポリシリコンＴＦＴのオフ電流は高くなりやすいという問題がある。そこで、オフ電流値を低減するための構造として低濃度ドレイン（Lightly Doped Drain）構造が知られている。この構造は、チャネル形成領域と不純物が高濃度に添加される領域（ソース領域またはドレイン領域）との間に、不純物が低濃度添加された領域を設けたものであり、この不純物が低濃度添加された領域をＬＤＤ領域と呼んでいる。
【０００６】
また、ポリシリコンＴＦＴには、ホットキャリアによってオン電流値が変動してしまう劣化現象も見られる。このホットキャリアによる劣化を防ぐための構造としてＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なるように設けられたものであり、ドレイン近傍のホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。
【０００７】
一方で、オン電流値の劣化を防ぐ効果のあるＧＯＬＤ構造には、通常のＬＤＤ構造と比較してオフ電流値が大きくなってしまい、また逆に、ＬＤＤ構造はオフ電流値を抑える効果は高いが、ホットキャリア注入には弱いという問題があった。
【０００８】
【発明が解決しようとする課題】
大面積集積回路を有する半導体装置において、要求される特性を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり、工程数が増加してしまっていた。
【０００９】
製造工程数が増加すると、製造コストが高くなるばかりか、歩留まりの低下の原因にもなる。
【００１０】
また、近年、アクティブマトリクス型液晶表示装置はさらに、画面の大型化および高精細化が求められてきている。画面の大型化、高精細化によって配線の数、およびその長さは増大し、配線の抵抗率が大きくなってしまい、配線の終端への信号伝達に遅れが生じるため、配線の低抵抗化技術が必要となる。配線抵抗を下げるために、配線の線幅を広くする方法が考えられるが、線幅を広くした分、開口率は減少してしまう。また、配線の膜厚を厚くする方法では、段差が大きくなり、配線形成後に成膜する絶縁膜や電極用の金属膜を成膜する際に被覆性が低下し、歩留まりが悪くなってしまうという問題が生じる。
【００１１】
また、走査線が増えるに従って液晶への充電時間が短くなるので、ゲート線の時定数（抵抗×容量）を小さくして高速で応答させる必要がある。例えば、ゲート線を形成する材料の比抵抗が１００μΩｃｍの場合には画面サイズが６インチクラスがほぼ限界となるが、３μΩｃｍの場合には２７インチクラス相当まで表示が可能とされている。
【００１２】
また、配線材料としてアルミニウム（Ａｌ）や銅（Ｃｕ）を使用することも考えられるが、これらの金属は、耐食性や耐熱性が悪いといった欠点があった。従って、ＴＦＴのゲート電極をこのような材料で形成することは必ずしも好ましくなく、そのような材料をＴＦＴの製造工程に導入することは容易ではなかった。勿論、配線を他の導電性材料で形成することも可能であるが、アルミニウム（Ａｌ）や銅（Ｃｕ）ほど低抵抗な材料はなく、大画面の液晶表示装置を作製することはできなかった。
【００１３】
アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、以上のような問題点は、要求される性能が高まるほど顕在化してきている。
【００１４】
そこで本発明では、ＴＦＴを用いて作製されるアクティブマトリクス型液晶表示装置に代表される電気光学装置ならびに半導体装置において、製造工程における工程数を削減して製造コストの低減および歩留まりの向上の実現、かつ、大型高精細化に伴う配線の低抵抗化を実現することを目的としている。
【００１５】
【課題を解決する手段】
本発明で開示する電気光学装置は、ゲート電極およびソース線の材料として、半導体層に添加された不純物元素の活性化の工程で加えられる熱（４００〜７００℃、代表的には５００〜６００℃）に耐えうる耐熱性導電膜（代表的にはＷ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ、Ｓｉ、もしくはＮｂの元素からなる導電膜、または前記元素を含む合金からなる導電膜）を用いている。しかし、これらの耐熱性導電膜は、抵抗率が大きいため、配線長が長くなると配線抵抗による信号遅延が問題となってくる。そこで、ゲート電極およびソース線を形成する耐熱性導電膜より抵抗率の小さい材料からなる配線をソース線の抵抗率を小さくするための補助配線として、活性化工程の後、ソース線に沿うようにかつ接して設けている。この補助配線を設けることにより、ソース線全体の抵抗率を小さくすることができる。なお、本明細書では、ソース線全体の抵抗率を小さくするために設けた配線のことを補助配線という。
さらに、層間に絶縁膜を設けずに補助配線がソース線に直接接するような構造をとっているため、ソース線と補助配線を接続するためのコンタクトホールを形成する工程を削減することもできる。
【００１６】
また、耐熱性導電膜からなるゲート電極およびソース線をむき出しのままで活性化のための熱処理を行うと、ゲート電極およびゲート電極と同じ材料からなる配線の表面は酸化され、抵抗率がさらに大きくなってしまうという問題がある。この問題を解決するには、活性化工程の際に、ゲート電極の酸化を防ぐ目的で、ゲート電極等を覆う保護膜を設けて活性化を行い、活性化工程が済んだらこの保護膜を取り除いて後の工程を行うこともできる。しかし、この方法では、工程数が増えるばかりでなく、保護膜を取り除くためのエッチングで、絶縁膜と耐熱性導電膜との選択比を確保することが困難であった。そこで、本発明では、保護膜を形成する必要がないように、ゲート電極およびソース線が酸化されないような低酸素雰囲気下（具体的には、酸素濃度が１００ppm以下（好ましくは、２０ppm以下）の窒素ガスもしくは希ガス雰囲気下）での活性化工程を採用している。
【００１７】
以上のように、本発明を実施することで、バスライン（特にソース線）の抵抗率を小さくすることができ、信号遅延による画質不良を低減することが可能となる。
【００１８】
【発明の実施の形態】
本発明で開示する電気光学装置の画素部について、図１、図２を用いて説明する。なお、図１、図２は画素部の上面図である。
【００１９】
基板１０上に、下地絶縁膜１１を形成する。（図１（Ｂ））次いで、下地絶縁膜１１上に半導体膜を形成し所望の形状にパターニングして半導体層１２、１３を形成する。半導体層１２は画素ＴＦＴの活性層となり、半導体層１３は保持容量の下部電極として機能する。
また、半導体層１２、１３を覆うゲート絶縁膜１４（図１（Ｂ））上には、ゲート電極１５、保持容量線１５ａ、および該ゲート電極と同一の耐熱性導電膜からなるソース線１６が同一の面上に設けられる。本明細書中において、同一の面上とは、例えばＡ層とＢ層とが同一の面上に形成されているとき、Ａ層とＢ層のすぐ下に形成されている層が同一の工程で形成されたα層である場合をＡ層とＢ層とは同一の面上にあるという。本発明の実施の形態においては、ゲート電極１５およびソース線１６のすぐ下に形成されている層は、同一の工程で形成されたゲート絶縁膜１４であるので、ゲート電極１５（保持容量線１５ａ）とソース線１６とは同一の面上に設けられているといえる。また、上面図から確認できるようにｎ行目の画素のゲート電極は、（ｎ−１）行目の保持容量線をかねた構造となっている。なお、耐熱性導電膜の代表的なものとしては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、または前記元素を主成分とする合金からなる導電膜もしくは前記元素を主成分とする化合物からなる導電膜があげられる。また、周期表の１３族または１５族に属する元素を不純物元素としてドーピングした多結晶シリコン膜に代表される半導体膜や、銀（Ａｇ）、パラジウム（Ｐｄ）および銅（Ｃｕ）からなるＡｇＰｄＣｕ合金からなる導電膜を用いてもよい。ソース線１６は、第１の導電膜（本発明の実施の形態ではＴａＮ）１６ａおよび第１の導電膜より外形の小さい第２の導電膜（本発明の実施の形態ではＷ）１６ｂの積層構造である。なお、ゲート電極１５もソース線１６のような第１の導電膜および第２の導電膜との積層構造となっている。
ソース線１６は、耐熱性を重要視したゲート電極と同じ耐熱性導電膜からなるため、抵抗率が大きいという問題がある。そこでソース線全体の抵抗率を小さくすることを目的として、ソース線１６より抵抗率の小さい材料からなる補助配線１７がソース線に沿うようにかつ接して設けられている。図１（Ａ）で示すように、補助配線１７が、ソース線１６から離れることなく、また図１（Ｂ）で示すように、層間に絶縁膜を形成することなくソース線１６上に接して設けられている。
【００２０】
ここまでの工程が終了したら、無機層間絶縁膜１８、有機層間絶縁膜１９を設ける。（図２（Ｂ））
次いで形成される画素電極２０は、透明導電膜としてインジウム酸化スズ（Indium Tin Oxide：ITO）、酸化インジウム酸化亜鉛合金（In2O3−ZnO）、酸化亜鉛（ZnO）、さらに可視光の透過率や導電率を高めるためにガリウム（Ga）を添加した酸化亜鉛（ZnO：Ga）といった導電膜を適用することができる。画素電極２０は、補助配線１７に無機層間絶縁膜１８および有機層間絶縁膜１９を介してオーバーラップして（重ねて）設けられている。そのため、有効画素領域を大きくすることができる。
ゲート線２１および配線２２は同一の面上に形成される。ゲート線２１はゲート電極１５に接続されており、配線２２は、半導体層１２とソース線１６とを電気的に接続するために形成されている。なお、配線２２は、膜厚５０nmのＴｉ膜と膜厚５００nmの合金膜（ＡｌとＴｉとの合金膜）との積層膜からなる。
なお、Ｔｉ膜を積層するのは、半導体層（Ｓｉ）１２と配線２２とが接続された時、Ｓｉ中にＡｌが拡散してしまうのを防ぐ目的と、画素電極（ＩＴＯ）２０とＡｌとが直接接して電気的な腐食が起こるのを防ぐためである。
【００２１】
なお、画素電極２０として反射性を有する導電性材料からなる膜を設けることで、反射型の表示装置とすることができる。
【００２２】
以上のように示した構成でなる本発明における電気光学装置の作製方法について、以下の実施例で説明する。
【００２３】
（実施例１）
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に図３〜図５を用いて説明する。
【００２４】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００２５】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００２６】
次いで、下地膜上に半導体層１０２〜１０５を形成する。半導体層１０２〜１０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０５を形成した。
【００２７】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００２８】
次いで、半導体層１０２〜１０５を覆うゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００２９】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００３０】
また、半導体層１０２〜１０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。なお、不純物の添加工程は、半導体膜の結晶化工程の前、半導体膜の結晶化工程の後、または、ゲート絶縁膜１０６を形成する工程の後のいずれかに行えばよい。
【００３１】
次いで、図３（Ａ）に示すように、ゲート絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜１０７と、膜厚１００〜４００ｎｍの第２の導電膜１０８とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０７と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９％〜９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００３２】
なお、本実施例では、第１の導電膜１０７をＴａＮ、第２の導電膜１０８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素からなる導電膜、前記元素を含む合金からなる導電膜、または前記元素を含む化合物からなる導電膜で形成してもよい。また、リン、ヒ素、ボロンといった不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００３３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１０９〜１１３を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4およびＣｌ2を用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合したエッチング条件ではＷ膜およびＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるとよい。
【００３４】
上記第１のエッチング処理により、基板側に印加するバイアス電圧の効果により第１の導電膜および第２の導電膜の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうしてＷ膜およびＴａＮ膜をエッチングして、ゲート電極（Ａ）１１４〜１１６（第１の導電膜１１４ａ〜１１６ａと第２の導電膜１１４ｂ〜１１６ｂ）、保持容量線となる１１７およびソース線となる導電膜１１８を形成する。１１９はゲート絶縁膜であり、ゲート電極（Ａ）１１４〜１１６、保持容量線となる１１７およびソース線となる導電膜１１８に覆われない領域は２０〜５０nm程度エッチングされ、薄くなった領域が形成される。
【００３５】
次いで、レジストからなるマスク１０９〜１１３を除去せずに第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。
【００３６】
上記第２のエッチング処理によりＷ膜を異方性エッチングし、かつ第１の導電膜であるＴａＮ膜がＷ膜より遅いエッチング速度でわずかにエッチングされ、ゲート電極（Ｂ）１２０〜１２２（第１の導電膜１２０ａ〜１２２ａと第２の導電膜１２０ｂ〜１２２ｂ）、保持容量線１２３およびソース線（Ｂ）１２４を形成する。（本明細書中で、単にソ−ス線と記載している箇所では、ソース線（Ｂ）の形状となったソース線を指している。）
【００３７】
次いで、第１のドーピング処理を行う。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えばよい。この場合、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。ｎ型を付与する不純物元素としては周期表の１５族に属する元素、典型的にはリン（Ｐ）またはヒ素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。ゲート電極（Ｂ）１２０〜１２２および保持容量線１２３をマスクとして用い、第１の導電膜１２０ａ〜１２３ａのテーパー部下方における半導体層にも不純物が添加されるようにドーピングを行う。これにより、不純物濃度が５×１０17〜５×１０19atoms/cm3のｎ型不純物領域１２５ａ〜１２８ａと、１２５ａ〜１２８ａの不純物濃度より若干、不純物濃度が低いｎ型不純物領域１２５ｂ〜１２８ｂが形成される。（図４（Ａ））
【００３８】
次いで、マスク１０９〜１１３を除去した後、新たにレジストからなるマスク１２９、１３０を形成して第２のドーピング処理を行う。マスク１２９、１３０をマスクにして、不純物濃度が１×１０20〜１×１０21atoms/cm3のｎ型不純物領域（以下、ｎ型不純物領域（Ａ））１３１、１３２が形成される。
【００３９】
ここまでの工程により、ｎチャネル型ＴＦＴを形成する半導体層１０２および１０４には、不純物濃度が１×１０20〜１×１０21atoms/cm3のｎ型不純物領域（以下、ｎ型不純物領域（Ａ））１３１および１３２、不純物濃度が５×１０17〜５×１０19atoms/cm3のｎ型不純物領域（以下、ｎ型不純物領域（Ｂ））１２５ｃおよび１２７ｃと、不純物濃度が１２５ｃおよび１２７ｃの不純物濃度より若干、低くなっているｎ型不純物領域（以下、ｎ型不純物領域（Ｃ）という）１２５ｄおよび１２７ｄが形成される。なお、ここで形成された不純物領域１３１および１３２は、ｎチャネル型ＴＦＴのソース領域またはドレイン領域となる。（図４（Ｂ））
【００４０】
また、ｎ型不純物領域（Ｂ）１２５ｃおよび１２７ｃは、ｎチャネル型ＴＦＴのＬＤＤ領域として機能する。また、ｎ型不純物領域（Ｂ）１２５ｃおよび１２７ｃに添加された不純物元素は、後のゲッタリング工程で主に、チャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。そして、レジストからなるマスク１２９および１３０を除去した後、新たにレジストからなるマスク１３３、１３４を形成して、第３のドーピング処理を行う。
【００４１】
この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層にｐ型を付与する不純物元素を添加し、ｐ型不純物領域１３５〜１３８を形成する。ゲート電極（Ｂ）１２１、１２３をマスクとして用い、ｐ型不純物元素を添加して自己整合的にｐ型不純物領域１３５〜１３８を形成する。いずれの領域も不純物濃度が２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するためになんら問題は生じない。（図４（Ｃ））
【００４２】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は炉を用いる熱アニール法を行う。熱アニール法の条件としては、酸素濃度が１００ppm以下、好ましくは２０ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００４３】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルがｎ型不純物領域（Ａ）（１３１、１３２）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４４】
本活性化処理は、低濃度の酸素雰囲気下で行われるため、無機層間絶縁膜を形成する前に活性化処理を行うことができる。ただし、用いた配線材料が熱に弱い場合には、配線等を保護するため無機層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００４５】
活性化工程後、ソース線に沿うようにかつ接して補助配線１４０を形成する。補助配線は、ゲート電極を形成する導電膜より抵抗率の小さい材料からなる導電膜、例えばＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。また、この抵抗率の小さい導電膜からなる配線（配線（Ａ）とする）を保護するために、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜、または前記元素を主成分とする化合物からなる導電膜からなる配線（Ｂ）を配線（Ａ）上に形成してもよい。
以上のように、低抵抗材料からなる補助配線をソース線に沿うようにかつ接して設けることで、ソース線全体の抵抗率を抑えることができる。（図５（Ａ））
【００４６】
次いで、全面を覆う無機層間絶縁膜１４１を形成する。この無機層間絶縁膜６４６は、プラズマＣＶＤ法またはスパッタ法を用いて、厚さ１００〜２００ｎｍとしてシリコンを含む絶縁膜から形成される。（図５（Ｂ））
【００４７】
無機層間絶縁膜１４１を形成した後、窒素雰囲気中で４１０℃、１時間の熱処理を行った。なお、水素を含む窒素雰囲気下で熱処理を行ってもよい。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、水素雰囲気下におけるファーネスアニール、もしくはプラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４８】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。
【００４９】
次いで、無機層間絶縁膜１４１上に有機樹脂材料からなる有機層間絶縁膜１４２を形成する。本実施例では、アクリル樹脂を用いた。次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行う。
【００５０】
その後、透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることにより画素電極１５０を形成する。透明導電膜には、酸化インジウム・スズ（ITO）、酸化インジウム酸化亜鉛合金（In2O3-ZnO）、酸化亜鉛（ZnO）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ga）を添加した酸化亜鉛（ZnO:Ga）を好適に用いることができる。
【００５１】
次いで、不純物領域を電気的に接続する配線１５６〜１６２を形成する。なお、これらの配線は、膜厚５０nmのＴｉ膜と膜厚５００nmの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。配線１５９は不純物領域１３２とソース線１２４とを電気的に接続している。（図５）
【００５２】
なお、本実施例では、ｎ型不純物領域（Ａ）１３２とソース線１２４とを直接接続するようにコンタクトホールを形成し配線を設けたが、ｎ型不純物領域（Ａ）１３２と補助配線１４０とを直接接続するように配線１５９を設けたり、ｎ型不純物領域（Ａ）１３２、補助配線１４０およびソース線１２４を直接接続するように配線１５９を設けたりしてもよい。
【００５３】
本実施例では、画素電極として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の表示装置を作製することができる。その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜の反射性の優れた材料を用いることが望ましい。
【００５４】
以上のようにして、ｎチャネル型ＴＦＴ２０１およびｐチャネル型ＴＦＴ２０２を有する駆動回路２０６と、画素ＴＦＴ２０３および保持容量２０４とを有する画素部２０７を同一基板上に形成することができる。本明細書中では、このような基板を便宜上、アクティブマトリクス基板と呼ぶ。
【００５５】
本実施例で形成されたｎチャネル型ＴＦＴの半導体層において、ｎ型不純物領域（Ｂ）およびｎ型不純物領域（Ｃ）の幅をそれぞれＷ１、Ｗ２とすると、Ｗ１は、０．５〜１．５μｍ、Ｗ２は、１．０〜３．０μｍの幅となるように形成することができる。なお、Ｗ１＋Ｗ２が１．５〜４．５μｍ（好ましくは２．０〜３．０μｍ）となるようにレジストからなるマスク１２９、１３０を形成すればよい。本実施例で示した作製工程によれば、ｎ型不純物領域（Ｂ）およびｎ型不純物領域（Ｃ）の幅を長く形成することができるため、オフ電流を下げるのに有効である。
【００５６】
（実施例２）
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図７を用いる。なお、図２の上面図におけるＡ−Ａ'線に対する断面図（ソース線）は、図７（Ｂ）に、図２のＢ−Ｂ'線に対する断面図（画素ＴＦＴ）は図７のＢ−Ｂ'線の領域、図２のＣ−Ｃ'線に対する断面図（保持容量）は図７のＣ−Ｃ'線の領域を示す。
【００５７】
まず、実施例１に従い、図６の状態のアクティブマトリクス基板を得た後、図６のアクティブマトリクス基板上に配向膜１８０を形成しラビング処理を行う。なお、本実施例では配向膜１８０を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００５８】
次いで、対向基板１８１を用意する。この対向基板には、着色層１８６、遮光層１８７が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層１８９を設けた。このカラーフィルタと遮光層１８９とを覆う平坦化膜１８８を設けた。次いで、平坦化膜１８８上に透明導電膜からなる対向電極１８２を画素部に形成し、対向基板の全面に配向膜１８３を形成し、ラビング処理を施した。
【００５９】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１８４で貼り合わせる。シール材１８４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１８５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１８５には公知の液晶材料を用いれば良い。このようにして図７に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００６０】
こうして得られた液晶表示パネルの構成を図８の上面図を用いて説明する。なお、図７と対応する部分には同じ符号を用いた。
【００６１】
図８（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２１０、外部入力端子と各回路の入力部までを接続する配線２１１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１８１とがシール材１８４を介して貼り合わされている。
【００６２】
ゲート線側駆動回路２０６ａと重なるように対向基板側に遮光層１８９ａが設けられ、ソース線側駆動回路２０６ｂと重なるように対向基板側に遮光層１８９ｂが形成されている。また、画素部２０７上の対向基板側に設けられたカラーフィルタ２１２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００６３】
ここでは、カラー化を図るためにカラーフィルタ２１２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００６４】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層１８９ａ、１８９ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電気器具の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００６５】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００６６】
また、外部入力端子にはベースフィルム２１３と配線２１４から成るＦＰＣが異方性導電性樹脂２１５で貼り合わされている。さらに補強板で機械的強度を高めている。
【００６７】
図８（Ｂ）は図８（Ａ）で示す外部入力端子２０７のｅ−ｅ'線に対する断面図を示している。２１７は、画素電極１５６を形成するために成膜した導電膜からなる配線である。導電性粒子２１６の外径は配線２１７のピッチよりも小さいので、接着剤２１５中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【００６８】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【００６９】
（実施例３）
実施例１の図５（Ａ）で示す活性化工程終了後、補助配線３０１（配線（Ａ）３０１ａおよび配線（Ｂ）３０１ｂからなる）を形成する。（図９（Ｂ））配線（Ａ）は、抵抗率の小さいＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。また配線（Ｂ）は、▲１▼無機層間絶縁膜および有機層間絶縁膜にコンタクトホールを形成する際に、配線（Ａ）をエッチング液から保護する、▲２▼半導体層および補助配線を接続するゲート線と同一の面上に形成される配線と配線（Ａ）が接触して電気的な腐食が起こるのを防ぐ、という▲１▼、▲２▼の目的で形成される。配線（Ｂ）は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜または前記元素を主成分とする化合物からなる導電膜からなる。配線（Ａ）、配線（Ｂ）を形成するそれぞれの導電膜を形成しエッチングして、ソース配線全面に沿うようにかつ接するような補助配線３０１を形成する。
【００７０】
次いで、補助配線３０１、ゲート電極（第１の導電膜１４０および第２の導電膜１２６）を覆うようにして、無機層間絶縁膜３０２を形成し、水素を約３％含む窒素雰囲気中で４１０℃、１時間の熱処理して、半導体層を水素化する工程を行う。水素化の工程後、その上に有機層間絶縁膜３０３を形成する。（図９（Ｃ））
無機層間絶縁膜３０２としては、酸化窒化シリコン膜、または窒化シリコン膜を用いればよく、有機層間絶縁膜３０３としては、アクリル樹脂膜を用いた。
【００７１】
その後、各不純物領域および配線（Ｂ）３０１ｂに達するコンタクトホールを形成する。
ついで、実施例１の図６に示す工程に沿って画素電極１５０を形成した後、ゲート線１６４、配線１５６〜１６２を形成し、アクティブマトリクス基板が完成する。（図１０、図１１）なお、配線１５９は、補助配線３０１および不純物領域１３２を電気的に接続しており、かつ配線１５９は補助配線３０１および不純物領域１３２に直接接して設けられている。
【００７２】
本実施例で完成したアクティブマトリクス基板は、実施例２と組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００７３】
（実施例４）
実施例１の図４（Ｃ）の工程まで行ったら、無機層間絶縁膜４０１を形成する。この無機層間絶縁膜４０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７４】
次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。（図１２（Ａ））この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、（酸素濃度が１００ｐｐｍ以下）、好ましくは２０ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行う。
【００７５】
なお、活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００７６】
さらに、半導体層を水素化するために、窒素雰囲気中で４１０℃、１時間の熱処理を行った。なお、水素を含む雰囲気下で熱処理を行ってもよい。次いで、無機層間絶縁膜４０１上に配線（Ａ）、配線（Ｂ）を形成するそれぞれの導電膜を形成し、エッチングして、無機層間絶縁膜４０１を介してソース配線に沿うように補助配線４０２（配線（Ａ）４０２ａ、配線（Ｂ）４０２ｂ）を成膜する。（図１２（Ｂ））配線（Ａ）は、抵抗率の小さいＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。配線（Ｂ）は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜または前記元素を主成分とする化合物からなる導電膜からなる。
【００７７】
次いで、補助配線４０２を覆うように有機絶縁物材料から成る有機層間絶縁膜４０３を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域ソース線２０５、および補助配線４０２（配線（Ｂ）４０２ｂ）に達するコンタクトホールを形成するためのパターニングを行う（図１３）。
【００７８】
本実施例では、無機層間絶縁膜４０１の下に、ソース線２０５が形成されており、無機層間絶縁膜４０１を介してソース線２０５に沿うように補助配線４０２を形成しているが、ソース配線２０５を形成せず、無機層間絶縁膜４０１上に（ゲート電極と同一の面上に）補助配線４０２を形成して低抵抗の配線を実現することもできる。
【００７９】
その後、各不純物領域および配線（Ｂ）３０１ｂに達するコンタクトホールを形成する。
ついで、実施例１の図６に示した工程から後の工程にしたがって、画素電極１５０、ゲート線１６４、配線１５６〜１６２を形成し、アクティブマトリクス基板を作製することができる。配線１５９は、ソース線２０５、補助配線４０２、および不純物領域１３２を電気的に接続しており、かつ配線１５９は、ソース線２０５および補助配線４０２に直接接するように設けられている。（図１３）
【００８０】
以上の様にして、ｎチャネル型ＴＦＴ２０１及びｐチャネル型ＴＦＴ２０２を有する駆動回路２０６と、画素ＴＦＴ２０３及び保持容量２０４とを有する画素部２０７を同一基板上に形成することができる。（図１４）
【００８１】
本実施例は、実施例２と組み合わせて、アクティブマトリクス型液晶表示装置を形成することが可能である。
【００８２】
（実施例５）
本実施例では、求められる特性によってＴＦＴを作りわける方法について説明する。なお、実施例１と同一の工程については同一の符号を用いる。
【００８３】
実施例１の工程に従い、基板１００上に下地膜１０１およびアモルファスシリコン膜を形成し、結晶化の工程を行って島状の半導体層を得る。次に、島状半導体層５０２〜５０６をゲート絶縁膜５０７で覆う。ゲート絶縁膜５０７はプラズマＣＶＤ法やスパッタ法で形成する。厚さは、４０〜１５０ｎｍとし、シリコンを含む絶縁膜から形成する。もちろん、このゲート絶縁膜５０７は、シリコンを含む絶縁膜を単層または積層にして用いることができる。
【００８４】
ゲート絶縁膜５０７上に膜厚２０〜１００ｎｍの導電膜（Ａ）５０８および膜厚１００〜４００ｎｍの導電膜（Ｂ）５０９を形成する。導電膜（Ａ）および導電膜（Ｂ）は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、またはこれらの元素を主成分とする合金材料もしくは化合物材料から形成する。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。なお、本実施形態では、導電膜（Ａ）５０８としてＴａＮ、導電膜（Ｂ）５０９としてＷを用いた。（図２０（Ｂ））
【００８５】
次に、フォトリソグラフィー法を用いてレジストからなるマスク５１０〜５１６を形成し、ゲート電極および容量配線を形成するための第１のエッチング処理を行う。本実施形態では、ＩＣＰ（Inductively Coupled Plasma:誘導結合型プラズマ）エッチング法を用い、エッチングガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれのガス流量比を２５／２５／１０（SCCM）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。
【００８６】
この後、レジストからなるマスク５１０〜５１６を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4およびＣｌ2を用い、それぞれのガス流量比を３０／３０（SCCM）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4およびＣｌ2を混合した第２のエッチング条件では、Ｗ膜およびＴａＮ膜が同程度にエッチングされ、第１の形状のゲート電極および配線５１７〜５２３が形成される。
【００８７】
レジストからなるマスク５１０〜５１６を除去せずに第１のドーピング処理を行う。半導体層５０２〜５０６に、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。ドーピング処理は、イオンドープ法、もしくはイオン注入法で行えばよい。ｎ型不純物元素としては、周期律表の第１５族に属する元素、典型的にはリン（Ｐ）またはヒ素（Ａｓ）といった元素を用いる。この場合、第１の形状のゲート電極および容量配線５１７〜５２１がマスクとなって自己整合的にｎ型不純物濃度が１×１０20×１×１０21atoms/cm3のｎ型不純物領域（ｎ+）５２４ａ〜５２４ｅが形成される。（図２０（Ｃ））
【００８８】
次に、レジストからなるマスク５１０〜５１６をそのままに第２のエッチング処理を行う。エッチングガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれのガス流量比を２０／２０／２０（SCCM）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には、２０ＷのＲＦ（１３．５６MHz）電力を投入して約８０秒のエッチング処理を行う。これにより第２の形状のゲート電極および配線５２５〜５３１が形成される。
【００８９】
次いで、レジストからなるマスク５１０〜５１６をそのままに、第２の形状のゲート電極および容量配線５２５〜５２９をマスクとして用い、第２の形状の導電層（Ａ）（ＴａＮ膜）の下部にもｎ型不純物元素が添加されるように第２のドーピング処理を行う。この処理により、ｎ型不純物領域（ｎ+）よりチャネル形成領域側にｎ型不純物元素濃度が１×１０18〜１×１０19atoms/cm3のｎ型不純物領域（ｎ-）５３２ａ〜５３２ｅが形成される。（図２１（Ａ））
【００９０】
次いで、レジストからなるマスク５１０〜５１６を除去し、後のｎチャネル型ＴＦＴおよび後の画素ＴＦＴを覆うレジストからなるマスク５３３、５３４を形成し、第３のドーピング処理を行う。後の第１のｐチャネル型ＴＦＴおよび後の第２のｐチャネル型ＴＦＴの半導体層に第２の形状のゲート電極５２６、５２７、容量配線５２９をマスクにしてｐ型不純物元素を添加して、自己整合的にｐ型不純物領域（ｐ+）５３５ａ〜５３５ｃおよびｐ型不純物領域（ｐ-）５３５ｄ〜５３５ｆを形成する。本実施形態では、ｐ型不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。あらかじめ、ｐチャネル型ＴＦＴの半導体層には、ｎ型不純物元素が添加されているが、第３のドーピング処理の際に添加されるｐ型不純物元素の濃度の方が高くなるようにドーピング処理することにより、後のｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。なお、本明細書において、後のｎチャネル型ＴＦＴとは、作製工程中にあり完成後にｎチャネル型ＴＦＴとして機能するＴＦＴのことを指す。いずれのＴＦＴにも適応する。（図２１（Ｂ））
【００９１】
次いで、レジストからなるマスク５３６、５３７で駆動回路のｎチャネル型ＴＦＴおよび第１のｐチャネル型ＴＦＴを覆い、第３のエッチング処理を行う。エッチングガスには、Ｃｌ2を用い、ガスの流量は８０（SCCM）とし、１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒エッチングを行う。基板側（試料ステージ）、には５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして第３の形状のゲート電極５３８、５３９、容量配線５４０、配線５４１、５４２が形成される。（図２１（Ｃ））
【００９２】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【００９３】
この後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は炉を用いる熱アニール法を行う。熱アニール法の条件としては、酸素濃度が１００ppm以下、好ましくは２０ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００９４】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルがｎ型不純物領域（ｎ+）（５２４ａ、５２４ｃ、５２４ｄ）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９５】
本活性化処理は、低濃度の酸素雰囲気下で行われるため、無機層間絶縁膜を形成する前に活性化処理を行うことができる。ただし、用いた配線材料が熱に弱い場合には、配線等を保護するため無機層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００９６】
活性化工程後、ソース線に沿うようにかつ接して補助配線５４３を形成する。補助配線は、ゲート電極を形成する導電膜より抵抗率の小さい材料からなる導電膜、例えばＡｌ、Ｃｕ、Ａｇのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。また、この抵抗率の小さい導電膜からなる配線（配線（Ａ）とする）を保護するために、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜、または前記元素を主成分とする化合物からなる導電膜からなる配線（Ｂ）を配線（Ａ）上に形成してもよい。
以上のように、低抵抗材料からなる補助配線をソース線に沿うようにかつ接して設けることで、ソース線全体の抵抗率を抑えることができる。（図２２）
【００９７】
次いで、全面を覆う無機層間絶縁膜１４１を形成し、実施例１の図６からの工程に従ってアクティブマトリクス基板を完成させることができる。
【００９８】
本実施例で完成したアクティブマトリクス基板は、実施例２と組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００９９】
（実施例５）
第１の導電膜および第２の導電膜からなるゲート電極を図２３〜２５に示すような形状に形成し、補助配線を形成する工程と同一工程において、補助配線と同一の導電膜から保持容量配線を形成してもよい。本実施例によると、エッチング工程により薄くなったゲート絶縁膜を半導体層と保持容量配線とで挟むため、実施例１〜４の方法と比較して、容量の大きな保持容量を形成することができる。
【０１００】
（実施例５）
図１６（Ｂ）に示す画素ＴＦＴは実施例１を用いて作製することができるＴＦＴを上面から観察した図面代用写真である。なお、図１６（Ａ）は、従来のように抵抗値を下げるための補助配線が形成されていない画素ＴＦＴを上面から観察した図面代用写真である。
【０１０１】
この図１６（Ａ）および（Ｂ）についてソース線の抵抗値を測定した結果を図１７に示す。ソース線に抵抗をさげるためにＡｌ−Ｎｄ配線を形成した図１６（Ｂ）の抵抗値と従来例の図１６（Ａ）の抵抗値とを比較すると、図１７から、抵抗値は１／２程度に低減できていることが確認できる。
【０１０２】
また、ソース線のシート抵抗値（Ω／□）を測定した。図１８は、測定結果を示している。測定ポイントを１０点とり、電圧を０〜０．１（Ｖ）で０．００１（Ｖ）ずつ、変動させ、各電圧における電流を測定することで、シート抵抗値を算出している。なお、ソース線は以下の表のように設計されている。
【０１０３】
【表１】
図１８に示すように、本発明を用いることによりソース線のシート抵抗値を従来の１／４程度にまで低減することができた。
【０１０５】
（実施例６）
実際に、静止画を表示させた様子を観察した図面代用写真を図１９に示す。
【０１０６】
（実施例７）
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電気器具全てに本願発明を実施できる。
【０１０７】
その様な電気器具としては、パーソナルコンピュータ、ディスプレイなどが挙げられる。それらの一例を図１５に示す。
【０１０８】
図１５（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１０９】
図１５（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１１０】
図１５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１１１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１１２】
【発明の効果】
本発明によれば、画面の大型化に伴う配線の抵抗率の上昇、配線終端での信号伝達の遅れ等の問題を解決することができる。また、本発明の構造を適応することで開口率の向上と、電気光学装置の動作性能や信頼性の向上を実現することができる。
【図面の簡単な説明】
【図１】 本発明の電気光学装置の画素部の上面を示す図。
【図２】 本発明の電気光学装置の画素部の上面を示す図。
【図３】 本発明の電気光学装置の作製工程を示す図。
【図４】 本発明の電気光学装置の作製工程を示す図。
【図５】 本発明の電気光学装置の作製工程を示す図。
【図６】 本発明の電気光学装置の作製工程を示す図。
【図７】 本発明の電気光学装置を示す図。
【図８】 本発明の電気光学装置を示す図。
【図９】 本発明の電気光学装置の作製工程を示す図。
【図１０】 本発明の電気光学装置の作製工程を示す図。
【図１１】 本発明の電気光学装置の作製工程を示す図。
【図１２】 本発明の電気光学装置の作製工程を示す図。
【図１３】 本発明の電気光学装置の作製工程を示す図。
【図１４】 本発明の電気光学装置の作製工程を示す図。
【図１５】 本発明の電気光学装置の作製工程を示す図。
【図１６】 ＴＦＴを上面から観察した図面代用写真。
【図１７】 配線の抵抗の測定結果を示す図。
【図１８】 配線のシート抵抗の測定結果を示す図。
【図１９】 静止画を表示した電気光学装置を示す図面代用写真。
【図２０】 本発明の電気光学装置の作製工程を示す図。
【図２１】 本発明の電気光学装置の作製工程を示す図。
【図２２】 本発明の電気光学装置の作製工程を示す図。
【図２３】 本発明の実施の一例を示す図。
【図２４】 本発明の実施の一例を示す図。
【図２５】 本発明の実施の一例を示す図。
Claims (3)
- 絶縁体上に半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極とソース線とを形成し、
前記半導体層に不純物領域を形成し、
前記ソース線より抵抗率の小さい補助配線を、前記ソース線に沿うように且つ前記ソース線と重なる部分は全体が直接接するように、且つ前記ゲート電極とは重ならないように形成し、
前記半導体層と、前記ゲート電極と、前記ソース線及び前記補助配線と、を覆って層間絶縁膜を形成し、
前記層間絶縁膜に第１乃至第３のコンタクトホールを形成し、
前記層間絶縁膜上に、前記第１のコンタクトホールを介して前記ゲート電極と電気的に接続するゲート線と、前記第２及び第３のコンタクトホールを介して前記半導体層と前記ソース線とを電気的に接続する配線と、を形成し、
前記ゲート電極および前記ソース線は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成し、
前記補助配線は、Ａｌ、Ｃｕ、Ａｇのいずれかの元素、またはそれらの元素を主成分とする合金を用いて形成することを特徴とする半導体装置の作製方法。 - 絶縁体上に半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極とソース線とを形成し、
前記半導体層に不純物領域を形成し、
前記ソース線より抵抗率の小さい第１の導電膜と、前記第１の導電膜上の第２の導電膜との積層膜を有する補助配線を、前記ソース線に沿うように且つ前記ソース線と重なる部分は全体が直接接するように、且つ前記ゲート電極とは重ならないように形成し、
前記半導体層と、前記ゲート電極と、前記ソース線及び前記補助配線と、を覆って層間絶縁膜を形成し、
前記層間絶縁膜に第１乃至第３のコンタクトホールを形成し、
前記層間絶縁膜上に、前記第１のコンタクトホールを介して前記ゲート電極と電気的に接続するゲート線と、前記第２及び第３のコンタクトホールを介して前記半導体層と前記ソース線とを電気的に接続する配線と、を形成し、
前記ゲート電極および前記ソース線は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成し、
前記第１の導電膜は、Ａｌ、Ｃｕ、Ａｇのいずれかの元素、またはそれらの元素を主成分とする合金を用いて形成し、
前記第２の導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成することを特徴とする半導体装置の作製方法。 - 絶縁体上に半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極とソース線とを形成し、
前記半導体層に不純物領域を形成し、
前記ソース線より抵抗率の小さい第１の導電膜と、前記第１の導電膜上の第２の導電膜との積層膜を有する補助配線を、前記ソース線に沿うように且つ前記ソース線と重なる部分は全体が直接接するように、且つ前記ゲート電極とは重ならないように形成し、
前記半導体層と、前記ゲート電極と、前記ソース線及び前記補助配線と、を覆って層間絶縁膜を形成し、
前記層間絶縁膜に、前記ゲート電極に達する第１のコンタクトホールと、前記半導体層に達する第２のコンタクトホールと、前記第２の導電膜に達する第３のコンタクトホールと、を形成し、
前記層間絶縁膜上に、前記第１のコンタクトホールを介して前記ゲート電極と電気的に接続するゲート線と、前記第２及び第３のコンタクトホールを介して前記半導体層と前記第２の導電膜とを電気的に接続する配線と、を形成し、
前記ゲート電極および前記ソース線は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成し、
前記第１の導電膜は、Ａｌ、Ｃｕ、Ａｇのいずれかの元素、またはそれらの元素を主成分とする合金を用いて形成し、
前記第２の導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｒ、ＮｄもしくはＮｂのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成し、
前記配線は、前記第１の導電膜には直接接続しないことを特徴とする半導体装置の作製方法。
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