JP6291015B2

JP6291015B2 - 半導体装置

Info

Publication number: JP6291015B2
Application number: JP2016228483A
Authority: JP
Inventors: 磯部　敦生; 敦生磯部; 高山　徹; 徹高山; 荒尾　達也; 達也荒尾
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-08-25
Filing date: 2016-11-25
Publication date: 2018-03-14
Anticipated expiration: 2021-08-14
Also published as: JP2012231160A; JP5568600B2; JP5984891B2; JP2012089878A; JP2017046008A; JP2016066810A; JP2015062231A

Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およ
びその様な電気光学装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、発光装置、半導体回路および電子機器は全て半導体装置で
ある。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置（液晶表示
装置やＥＬ表示装置）のスイッチング素子として開発が急がれている。

スイッチング素子として用いられているＴＦＴにおいては、半導体層としてアモルファス
シリコン膜やポリシリコン膜が用いられており、ガラス基板を用いる場合、ＴＦＴの作製
プロセスにおける処理温度は４００℃〜６００℃程度であった。なお、ポリシリコン膜は
、レーザー結晶化、または固相結晶化（６００〜１０００℃）により形成している。

現在、ガラス基板や石英基板が多く使用されているが、割れやすく、重いという欠点があ
る。また、大量生産を行う上で、ガラス基板や石英基板は大型化が困難であり、不向きで
ある。そのため、可撓性を有する基板、代表的にはフレキシブルなプラスチックフィルム
の上にＴＦＴ素子を形成することが試みられている。

また、ＴＦＴの作製プロセスにおいて、ソース領域及びドレイン領域を形成するため、
不純物元素のドーピングは必要不可欠であり、極めて重要な位置を占めている。代表的な
不純物元素のドーピング法としては、イオン注入法やイオンドーピング法が挙げられる。

これらの不純物元素のドーピング法によって、半導体層にｐ型を付与する不純物元素を
添加した後には、活性化させるための熱処理、またはレーザー等の強光照射処理が必須と
なっていた。

一般的に不純物元素の活性化には１０００℃近い高温での熱処理が必要であると言われ
ているが、ガラス基板を用いる場合は基板の歪み点以上の熱処理を行うことができないた
め、長時間での熱処理（５００〜６００℃）が必要となり、スループットが悪化していた
。ガラス基板を用いる場合、熱処理で活性化するＴＦＴの作製プロセスにおいては、この
処理温度（５００℃〜６００℃）がプロセス温度の最高温度となっていた。

また、プラスチック基板を用いる場合、さらに耐熱性が低いためプロセスの最高温度を
低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のＴＦＴを形
成できないのが現状である。そのため、プラスチックフィルムを用いた高性能な液晶表示
装置や発光素子は実現されていない。

特に、イオンドーピング法を用いた場合、ｐ型を付与する不純物元素を添加する際、結
晶質半導体層のドーピングされた領域は不純物元素により損傷を受けて非晶質な領域とな
って、高抵抗化していた。そのため従来では、５００℃〜６００℃の熱処理やレーザーの
照射処理によって、ソース領域及びドレイン領域の結晶性を回復させて低抵抗化していた
。

また、イオン質量分離を利用したイオン注入法を用いた場合、不純物濃度や注入深さを
正確に制御できるが、イオン注入装置のイオンビーム幅は微小であるため、大型基板を用
いた大量生産には不向きであった。

また、活性化としてレーザー光を用いた場合は、低温での活性化処理が可能となるが、
制御性が悪く、基板１枚毎に行う必要があるのでスループットも悪い。
また、ドーピングされた基板にレーザー処理を行うとチャンバー汚染が生じる恐れがあり
、活性化するために専用のレーザー装置、あるいは装置の改造が別途必要となるため、設
備コスト増大に繋がってしまう問題が生じる。

上記従来技術によるＴＦＴの作製工程において、基板を４００℃以上に加熱しなければ
ならないため、基板としてガラス基板を用いた場合には問題とならないが、プラスチック
基板のような低耐熱性基板を用いた場合は、その加熱温度に耐えられないという問題が生
じていた。

本発明は、さらなる低温プロセス（３００℃以下、好ましくは２５０℃以下）
を実現し、素子形成基板として低耐熱性のプラスチック基板を用いることを可能とすると
ともに、工程簡略化とスループットの向上を実現することを課題とする。

従来、ドーピングの際に形成されるソース領域及びドレイン領域の非晶質部分を数時間
の高温熱処理（５００〜６００℃）、またはレーザ処理によって結晶性を回復させなけれ
ば低抵抗化させるのは困難であった。本発明は、このような高温の熱処理やレーザー光の
照射を行うことなく、ソース領域またはドレイン領域を低抵抗化させることができるもの
である。

本発明は、イオンドーピング法を用いて結晶構造を有する半導体層（結晶質半導体層）
にｐ型不純物元素及び水素元素を低加速電圧で添加した後、１００〜３００℃、好ましく
は１５０〜２５０℃の熱処理を行うことにより、低抵抗なソース領域およびドレイン領域
を形成することを特徴としている。即ち、本発明は、短時間、且つ、低温で低抵抗なソー
ス領域およびドレイン領域を形成することができる。

本発明において、イオンドーピングの際、ｐ型を付与する不純物元素と同時に添加され
る水素をソース領域及びドレイン領域に高濃度で存在させることが重要であり、イオンド
ーピング後に１００〜３００℃、好ましくは１５０〜２５０℃の熱処理を行って水素拡散
させることによってソース領域またはドレイン領域の低抵抗化を可能とした。なお、イオ
ンドーピング直後、ソース領域及びドレイン領域に含まれる水素濃度は、１×１０¹⁹〜１
×１０²²／ｃｍ³、好ましくは、１×１０²¹〜１×１０²²／ｃｍ³以上とする。

また、本発明において、イオンドーピング以降の工程での熱処理は４００℃以下、好ま
しくは３５０℃以下とすることが重要である。なぜなら、４００℃程度の熱処理を行うと
半導体膜中から水素が脱離して抜けてしまうからである。即ち、イオンドーピング以降の
工程では、膜中から水素が脱離する熱処理やレーザー光の照射を行わないことを特徴とし
ている。

また、本発明において、ソース領域及びドレイン領域は、イオンドーピングにより非晶
質化されるが、完全に非晶質化されないようなドーピング条件とすることが好ましい。例
えば、低加速電圧１０ｋＶ以下でドーピングすることによって、ソース領域及びドレイン
領域は全体的に損傷をうけて非晶質となる。また、非晶質となった部分には不純物元素が
多く添加され、不純物元素と同時にドーピングされる水素元素も多く添加されると推測で
きる。即ち、本発明において、水素と不純物元素とを同時にドーピングすることが望まし
い。水素だけをドーピングした場合には、質量数やイオン半径が小さいので膜厚の薄い半
導体膜を突き抜けてしまい、上層部分のみに添加することは非常に困難である。

また、本発明の熱処理（１００〜３００℃）以降に高温の熱処理を行わなければ、不純
物元素がドーピングされて非晶質となった領域（非晶質領域とも呼ぶ）
は、ＴＦＴの作製完了時において、そのままの状態である。即ち、本発明においては、Ｔ
ＦＴの作製完了時において、不純物元素がドーピングされないチャネル形成領域は主に結
晶構造を有し、ソース領域及びドレイン領域は主に非晶質を有している。従来ではソース
領域及びドレイン領域を非晶質のままの状態とすることはなく、熱処理やレーザー光など
によって再結晶化させていた。

本明細書で開示する発明の構成は、同一の絶縁表面上に画素部及び駆動回路を含む電気
光学装置において、前記画素部及び駆動回路はｐチャネル型ＴＦＴで形成され、前記
ｐチャネル型ＴＦＴのチャネル形成領域は、主に結晶構造であり、且つ、前記ＴＦＴのソ
ース領域またはドレイン領域は、主に非晶質構造であることを特徴とする半導体装置であ
る。ここで「主に」とは５０％以上を指している。

上記構成において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面である
ことを特徴としている。

また、前記ｐチャネル型ＴＦＴの半導体層は、スパッタ法、ＰＣＶＤ法、ＬＰＣＶＤ法
、真空蒸着法、または光ＣＶＤ法により形成されたことを特徴としている。

従来、プラスチック基板は耐熱性の面で限界があるため、プラスチック基板上に特性の
優れたＴＦＴを作製することは非常に困難であった。

また、本発明は、ｐ型の不純物元素のドーピング後に１００〜３００℃、好ましくは１
５０〜２５０℃の熱処理を行なえばよく、工程順序は特に限定されない。

また、上記熱処理に代えて水素化処理（水素プラズマ処理、あるいは水素雰囲気での熱
処理等）を１００〜３００℃、好ましくは１５０〜２５０℃で行えば、さらに高濃度の水
素を膜中に含有させることができ、相乗効果を得ることができる。この場合、熱処理工程
が削減でき、スループットが向上する。また、水素化処理以外のＴＦＴ作製工程、例えば
、成膜処理を１００〜３００℃で行っても同様の効果（ソース領域及びドレイン領域の低
抵抗化）を得ることができる。

また、ＴＦＴの構造は特に限定されず、トップゲート型ＴＦＴであってもボトムゲート
型ＴＦＴであってもよい。

また、同一基板上における全ての回路、即ち駆動回路と画素ＴＦＴをＰチャネル型ＴＦ
Ｔのみで作製すればマスク数の低減となり、歩留まりも向上する。

また、上記構造を実現するための発明の構成は、絶縁表面上に結晶構造を有する半
導体層を形成する第１の工程と、前記結晶構造を有する半導体層上に絶縁層を形成する第
２の工程と、前記絶縁層上に導電層を形成する第３の工程と、イオンドーピング法により
前記結晶構造を有する半導体層の一部にｐ型を付与する不純物元素及び水素を同時に添加
して非晶質領域を形成する第４の工程と、熱処理を行って前記非晶質領域の抵抗値を低減
させ、前記非晶質領域をソース領域またはドレイン領域とする第５の工程と、を有するこ
とを特徴とする半導体装置の作製方法である。なお、これらの工程によりトップゲート型
ＴＦＴが形成される。

上記構成において、前記導電層はゲート電極であり、前記ｐ型を付与する不純物元素及
び水素を添加する際、前記導電層をマスクとして前記半導体層の上層部分に添加すること
を特徴としている。

また、本発明の他の発明の構成は、絶縁表面上に導電層を形成する第１の工程と、導電
層上に絶縁層を形成する第２の工程と、前記絶縁層上に結晶構造を有する半導体層を形成
する第３の工程と、イオンドーピング法により前記結晶構造を有する半導体層の一部にｐ
型を付与する不純物元素及び水素を添加添加して非晶質領域を形成する第４の工程と、熱
処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはド
レイン領域とする第５の工程と、を有することを特徴とする半導体装置の作製方法である
。なお、これらの工程によりボトムゲート型ＴＦＴが形成される。

上記構成において、前記熱処理は、１００〜３００℃の熱処理で行い、ソース領域及び
ドレイン領域を低抵抗化させる。また、前記熱処理は、水素雰囲気での熱処理であっても
よい。

あるいは、上記構成において、前記熱処理は、１００〜３００℃の水素プラズマ処理で行
ってソース領域及びドレイン領域を低抵抗化させてもよい。

また、上記各構成において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表
面である。

また、上記各構成において、ｐ型を付与する不純物元素及び水素を添加する工程以降の
製造プロセス温度が３５０℃以下、好ましくは３００℃以下であることを特徴としている
。

また、上記各構成において、ｐ型を付与する不純物元素及び水素を添加する工程以降の
製造プロセスで前記非晶質領域を再結晶化させないことを特徴としている。

また、本発明は、低温での熱処理でソース領域及びドレイン領域の電気抵抗値を低減す
るものであるため、非常にプラスチック基板に適したものであるが、ガラス基板や石英基
板にも適用することができることは言うまでもない。ガラス基板や石英基板に適用する場
合においても、プロセス温度の低下によるコスト低減やスループットの向上といった効果
が得られる。

本発明によれば、低温（３００℃、好ましくは２５０℃以下）での熱処理（数分間）によ
りソース領域及びドレイン領域の低抵抗化できるので、耐熱性の低いプラスチック基板を
素子形成基板として用いる場合であっても十分にシート抵抗値が低いＴＦＴを作製するこ
とができる。従って、フレキシブルなプラスチックフィルムの上にＴＦＴ素子を形成する
ことも可能である。

また、本発明によって、非常に少ない工程数、且つ低温・短時間で電気光学装置を作製す
ることができる。そのため、歩留まり及びスループットが向上し、製造コストを低減する
ことが可能である。

また、安価な電気光学装置を作製できるようになったことで、それを表示部に用いる様々
な電気器具を安価な価格で提供することができる。

ＴＦＴの作製工程を示す図。ＡＭ−ＬＣＤの作製工程を示す図。（実施例１）ＴＦＴの作製工程を示す図。（実施例２）ＴＦＴの作製工程を示す図。（実施例３）ＡＭ−ＬＣＤの外観を示す図。ＡＭ−ＬＣＤの回路ブロック図を示す図。膜厚５０ｎｍの実験結果を示すグラフ。膜厚７０ｎｍの実験結果を示すグラフ。膜厚１００ｎｍの実験結果を示すグラフ。ラマン散乱スペクトルを示す図。画素部の上面図を示す図。画素部の断面図を示す図。アクティブマトリクス型ＥＬ表示装置の構成を示す図。ＥＬ表示装置の上面図を示す図。ＥＬ表示装置の回路ブロック図を示す図。電子機器の一例を示す図。電子機器の一例を示す図。ＴＦＴの電気特性（Ｖ−Ｉ特性）を示す図。

本発明の実施形態について、以下に説明する。本発明のＴＦＴ作製方法の一例を図１に
示す。

まず、基板１０１上に下地絶縁膜１０２を形成する。基板１０１はプラスチック基板を
用い、例えば、ポリイミド、アクリル、ＰＥＴ（ポリエチレンテレフタレート）、ポリカ
ーボネイト（ＰＣ）、ポリアリレート（ＰＡＲ）、ＰＥＥＫ（ポリエーテルエーテルケト
ン）、ＰＥＳ（ポリエーテルスルホン）、ＰＥＮ（ポリエーテルニトリル）、ナイロン、
ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリブチレンテレフタレート
（ＰＢＴ）等からなるプラスチック基板を用いることができる。ここでは３５０℃の熱処
理に十分耐え得るポリイミドからなる基板を用いた例を示す。

下地絶縁膜１０２はスパッタ法を用いて成膜する。プラズマＣＶＤ法を用いる場合は基
板温度を室温〜３００℃として成膜すればよい。

次いで、下地絶縁膜１０２上に非晶質半導体膜を公知の技術（スパッタ法、ＰＣＶＤ法
、ＬＰＣＶＤ法、真空蒸着法、光ＣＶＤ法等）により形成する。次いで、非晶質半導体膜
を公知の技術により結晶化させ、結晶質半導体膜を形成する。
ただし、プラスチック基板を用いた場合、４００℃を越える熱処理には耐えられないので
、レーザー光の照射により結晶化させることが好ましい。なお、レーザー光の照射により
結晶化させる場合には、照射する前に非晶質半導体膜の含有水素量を５atom％以下とする
必要があるため、成膜直後の段階で水素濃度が低い成膜方法、あるいは成膜条件とするこ
とが好ましい。

レーザー光としては、エキシマレーザー等の気体レーザーや、ＹＶＯ₄レーザーやＹＡＧ
レーザーなどの固体レーザーや、半導体レーザーを用いればよい。また、レーザー発振の
形態は、連続発振、パルス発振のいずれでもよく、レーザービームの形状も線状、矩形状
、円状、楕円状のいずれでもよい。また、使用する波長は、基本波、第２高調波、第３高
調波のいずれでもよい。また、走査方法は、縦方向、横方向、斜め方向のいずれでもよく
、さらに往復させてもよい。

次いで、結晶質半導体膜をパターニングしてＴＦＴの活性層となる半導体層１０３を形
成する。次いで、半導体層１０３を覆うゲート絶縁膜１０４を形成する。（図１（Ａ））
ゲート絶縁膜１０４は、スパッタ法あるいはプラズマＣＶＤ法を用いて成膜する。

次いで、ゲート絶縁膜上にゲート電極１０５を形成する。（図１（Ｂ））ゲート電極１
０５は、スパッタ法で形成した導電膜を所望の形状にパターニングして形成する。

次いで、ゲート電極１０５をマスクとして絶縁膜のエッチングを行い、ゲート絶縁膜１
０６を形成する。（図１（Ｃ））

次いで、イオンドーピング法を用いてｐ型を付与する不純物元素（ボロン）を自己整合
的にドーピングする。（図１（Ｄ））このドーピングでは、ボロンと同時に水素を添加す
ることが重要であり、ボロン及び水素が添加された半導体領域の上層部分は非晶質化され
る。例えば、ＢＨ、Ｂ₂Ｈ_Xを用いてドーピングする。
また、この時の加速電圧は１〜２０ｋＶ程度として行う。なお、ドーピング条件（加速電
圧等）を適宜調節することが好ましい。また、ボロンと比較して多く水素が添加するよう
にドーピング条件（ドーピング処理室の圧力等）を適宜調節とすることが好ましい。

次いで、１５０〜３００℃の熱処理によりソース領域及びドレイン領域の低抵抗化を行
う。（図１（Ｅ））この低温での熱処理により水素が拡散して、ソース領域またはドレイ
ン領域となる半導体領域１０７を低抵抗化させる。ただし、ボロンが添加された領域は非
晶質状態のままである。この熱処理の温度（３００℃以下）では、ドーピングにより非晶
質化した領域の結晶性は回復しない。

次いで、層間絶縁膜１１０を形成し、ソース領域またはドレイン領域に達するコンタク
トホールを形成した後、ソース領域に電気的に接続するソース配線１１１、ドレイン領域
に電気的に接続するドレイン配線１１２を形成する。

次いで、ＴＦＴ特性を向上させるために水素化処理を行う。この水素化としては、水素
雰囲気中での熱処理、あるいは低温でプラズマ水素化を行う。ここでは水素雰囲気中で３
５０℃、１時間の熱処理を行う。

以上の作製工程により、４００℃以下のプロセス温度でプラスチック基板上にトップゲ
ート型のＴＦＴが完成する。（図１（Ｆ））なお、水素化処理でプラズマ水素化を低温で
行えば、３００℃以下のプロセス温度でプラスチック基板上にＴＦＴが完成する。

こうして得られたＴＦＴのソース領域またはドレイン領域は、非晶質状態であるにも関
わらず、そのシート抵抗が非常に低い値を示している。ドーピング直後のシート抵抗は約
２ｋΩ／□の値を示すのに対して、低温（２５０℃〜３５０℃、４時間）での熱処理後の
シート抵抗は、９００Ω／□以下の値を示し、よいものでは約７００Ω／□と非常に低い
値を示した。

また、以下のような実験を行った。

まず、基板上にアモルファスシリコン膜をスパッタ法で成膜してレーザー処理（ＸｅＣ
ｌレーザ、３０Ｈｚ、１ｍｍ／sec）を行い結晶化させたポリシリコン膜にボロンをイオ
ンドープ法を用いて添加した。アモルファスシリコン膜のスパッタ条件は基板温度１５０
℃、成膜圧力を０．４Ｐａ、スパッタ電力を３ｋＷ、Ａｒ流量を５０ｓｃｃｍとした。ま
た、水素で希釈されたジボランガスを用い、ドーピングのドーズ量はそれぞれ５×１０¹⁵
／ｃｍ²、１×１０¹⁶／ｃｍ²、２×１０¹⁶／ｃｍ²、３×１０¹⁶／ｃｍ²として条件を振っ
た。

それぞれのドーズ量でボロンが添加されたポリシリコン膜が設けられた基板に１５０℃
、２５０℃、３５０℃、４５０℃、５５０℃（比較例）とで条件を振った。また、それぞ
れの温度で４時間の熱処理を行い、その後でそれぞれの電気抵抗値、ここではシート抵抗
値を測定した。

なお、ポリシリコン膜の膜厚が５０ｎｍの測定結果を図７に示し、ポリシリコン膜の膜
厚が７０ｎｍの測定結果を図８に示し、ポリシリコン膜の膜厚が１００ｎｍの測定結果を
図９に示した。

図７の測定結果に示したように、熱処理後で抵抗が大きく低減する。熱処理温度を１５
０℃にした場合で、不純物を添加した半導体領域が急激に低抵抗化している。熱処理前と
熱処理後を比較した場合、熱処理後のシート抵抗値は、熱処理前の約半分に低減した。こ
れは、膜中を水素が自由自在に拡散しはじめる温度（水素ガラスの平衡温度（１３０℃付
近））によるものだと考えられる。この水素の拡散はダングリングボンド密度が高いほど
、不純物元素濃度（ボロン濃度）が高いほど容易に起こる。

図１０は、膜厚５０ｎｍのポリシリコン膜にボロンをドーピングした後でのシリコン膜
のラマン散乱スペクトルを示す図である。このドーピングされたシリコン膜はＴＦＴを作
製した場合におけるソース領域またはドレイン領域と同一と見なせる。波数５００〜５２
０ｃｍ⁻¹の範囲において、散乱強度に関して極大値を有している。５５０℃以下の加熱
では、ほとんどが非晶質であることを示している。このことから、ＴＦＴを作製した場合
、５５０℃以下の熱処理では、ソース領域及びドレイン領域は再結晶化せず、主に非晶質
のままであることが分かる。このように本発明により、ソース領域及びドレイン領域が非
晶質であってもシート抵抗値を低くすることができる。

本明細書で結晶質とは、シリコン膜のラマン散乱スペクトルにおいて、波数５００〜５
２０ｃｍ⁻¹の範囲において強いピークを有した結晶構造を指している。

また、１５０℃の熱処理において、時間依存性の実験も行ったところ、初期段階（数分
）でシート抵抗値は大きく減少することを見出した。この実験結果より本発明の熱処理（
１００〜３００℃、好ましくは１５０〜２５０℃）に必要な時間は数分程度でも十分であ
る。

また、窒素雰囲気下での熱処理と、水素雰囲気下での熱処理とを比較したところ、水素
雰囲気下のほうがシート抵抗値が下がった。３５０℃、４時間の熱処理を窒素雰囲気下で
行ったサンプルのシート抵抗は、８３９Ω／□の値を示したのに対して、３５０℃、４時
間の熱処理を水素雰囲気下で行ったサンプルのシート抵抗は、５８２Ω／□と非常に低い
値を示した。

また、イオンドーピング法により不純物元素の添加と同時にプロトンを注入して活性化
する技術が特開平６−１０４２８０号公報に示されているが、イオンドーピング工程と同
時に不純物元素及びプロトンが添加された領域は、最終的には結晶化されて多結晶状態と
なっており、本発明とは異なっている。また、同公報においては、ドーピング直後でシー
ト抵抗値が低いものとなっており、本発明とは異なっている。本発明において、ドーピン
グ直後のシート抵抗値は約２０ｋΩ／□と非常に高い。また、この自己活性化技術は、高
いドーズ量及び高い加速電圧によって半導体層が非常に高温となるため、プラスチック基
板には不向きである。

また、ドーピング法により不純物原子の添加と同時にシリサイドを形成し、ソース領域
及びドレイン領域を低抵抗化させる技術が特開平８−１８１３０２号公報に示されている
が、同様に不純物元素が添加された領域は、結晶化されて多結晶状態となっており、本発
明とは異なっている。同公報においては、ドーピング直後でシート抵抗値が低いものとな
っており、本発明とは異なっている。また、本発明において、ドーピング直後のシート抵
抗値は約２０ｋΩ／□と非常に高い。また、シリサイドを形成するため、シリサイドを形
成する金属元素が原因となるＴＦＴ特性の低下が懸念される。

また、従来のレーザー活性化とは異なり、本発明の低温（３５０℃以下）での熱処理は
、一度に大量の基板を処理することができるのでスループットが向上する。

また、本発明は図１の構造に限定されず、必要があればチャネル形成領域とドレイン領
域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Lightly
Doped Drain）構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素
を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加し
た領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。さらにゲート絶縁膜を
介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Ove
rlapped LDD）構造としてもよい。また、これらのＬＤＤ領域またはＧＯＬＤ領域に水素
元素を高濃度に含む領域または層を形成してもよい。

以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行う
こととする。

本発明では３５０℃以下の低温プロセスで画素部および駆動回路をすべてｐチャネルＴ
ＦＴで形成することを特徴としている。そこで、本実施例ではプラスチック基板上に画素
ＴＦＴを形成する作製工程について以下に説明する。

まず、有機物からなるプラスチック基板２０１を用意する。本実施例では、ポリイミド
からなる基板２０１を用いる。このポリイミドからなる基板の耐熱温度は約３９９℃であ
り、基板自体の色は透明ではなく、褐色である。次いで、基板２０１上に下地絶縁膜２０
２を形成する。この下地絶縁膜はプロセス温度が３００℃を越えない成膜方法であれば特
に限定されず、ここではスパッタ法を用いて形成した。

次いで、非晶質半導体膜を形成し、レーザー照射により結晶化させて結晶質半導体膜を形
成する。非晶質半導体膜はプロセス温度が３００℃を越えない成膜方法であれば特に限定
されず、ここではスパッタ法を用いて形成した。次いで、結晶質半導体膜を所望の形状に
パターニングして半導体層２０３を形成する。次いで、半導体層２０３を覆うゲート絶縁
膜２０４を形成する。ゲート絶縁膜はプロセス温度が３００℃を越えない成膜方法であれ
ば特に限定されず、ここではスパッタ法を用いて形成した。（図２（Ａ））

次いで、ゲート電極２０５を形成する。（図２（Ｂ））ゲート電極２０５としては、Ｔａ
、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分
とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドー
ピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ
合金を用いてもよい。

次いで、ゲート電極をマスクとしてゲート絶縁膜を自己整合的にエッチングしてゲート
絶縁膜２０６を形成するとともに、半導体層の一部を露呈させてから半導体層の一部にｐ
型を付与する不純物元素、ここではボロンを添加（ドーピング）して不純物領域２０７を
形成する。（図２（Ｃ））

本実施例ではゲート絶縁膜のエッチングを行った後にドーピングを行ったが、ゲート電
極を形成した後、ゲート絶縁膜を通過させてドーピングを行ってもよい。この場合、不純
物元素はゲート絶縁膜を通過し、ゲート電極をマスクとして自己整合的にドーピングされ
る。

次いで、１５０℃〜３５０℃、少なくとも２分、マージンを考えると１０分以上の熱処
理を行って、半導体層に含まれる水素の作用によりシート抵抗の低い不純物領域２０８を
形成する。（図２（Ｄ））

次いで、層間絶縁膜２１０を形成し、ソース領域またはドレイン領域に達するコンタク
トホールを形成した後、ソース領域に電気的に接続するソース配線２１１、ドレイン領域
に電気的に接続する画素電極２１２を形成する。

次いで、ＴＦＴ特性を向上させるために水素化処理を行う。この水素化としては、水素
雰囲気中での熱処理（３５０℃、１時間）、あるいは低温でプラズマ水素化を行う。

以上の作製工程により、４００℃以下のプロセス温度でプラスチック基板上にトップゲ
ート型のＴＦＴが完成する。（図２（Ｅ））本実施例に従って完成したＴＦＴのソース領
域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約６８０Ωと非常に低い値
となった。なお、必要があれば無機絶縁膜からなるパッシベーション膜を形成してもよい
。

本実施例に従って完成したＴＦＴ（シングルゲート構造）の電気的特性は、良好な値を
示した。図１８にそのＴＦＴ特性（Ｖ−Ｉ特性）を示す。また、Ｖ−Ｉ特性グラフにおけ
る立ち上がり点での電圧値を示すしきい値（Ｖｔｈ）は、−２．６４４Ｖとなっている。
また、Ｓ値は０．２９９（Ｖ／ｄｅｃ）、移動度（μ_FE）は７２．５（ｃｍ²／Ｖｓ）と
優れたものとなっている。

この後、配向膜２１６ａ形成、ラビング処理、配向膜２１６ｂと対向電極２１５を備え
た対向基板２１４の貼り合わせ、液晶２１３注入等の工程を経て反射型液晶表示装置が完
成する。

ここでは、画素電極２１２として、反射性を有する金属材料、例えばＡｌ、Ａｇ等を主
成分とする材料を用いた。なお、本実施例では反射型の液晶表示装置の例を示したが、画
素電極として透明導電膜、例えばＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウ
ム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いれば透過型液晶表示
装置を形成することができる。

本実施例で示すＰチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑な
ロジック回路（信号分割回路、オペアンプ、γ補正回路など）をも構成することができる
。

なお、本実施例に示すＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属
する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）
を添加することによりエンハンスメント型とデプレッション型とを作り分けることができ
る。

また、Ｐチャネル型ＴＦＴを組み合わせてＰＭＯＳ回路を形成する場合、エンハンスメン
ト型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型
とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）があ
る。これらの回路を組み合わせて、液晶表示装置の駆動回路を全てＰチャネル型ＴＦＴで
構成することも可能である。

本実施例では、水素化での熱処理の際、同時に不純物領域の低抵抗化を行う例を図３に示
す。なお、ドーピング工程までは実施例１と同一であるため、詳細な説明は省略する。

まず、実施例１に従って、基板３０１上に下地絶縁膜３０２、半導体層３０３、ゲート
絶縁膜３０４を形成する。（図３（Ａ））次いで、実施例１と同様に、ゲート電極３０５
を形成する。（図３（Ｂ））。次いで、実施例１と同様に、エッチングしてゲート絶縁膜
３０６を形成する。（図３（Ｃ））。

次いで、実施例１と同様に、ゲート電極３０５をマスクとして自己整合的に不純物元素
を添加して不純物領域を形成する。（図３（Ｄ））

次いで、熱処理を行わずに層間絶縁膜３１０を形成し、ソース領域またはドレイン領域
に達するコンタクトホールを形成した後、ソース領域に電気的に接続するソース配線３１
１、ドレイン領域に電気的に接続するドレイン電極３１２を形成する。

次いで、ＴＦＴ特性を向上させるために水素化処理を行う。この水素化としては、水素
雰囲気中での熱処理（３５０℃、１〜４時間）を行う。この水素化と同時にソース領域及
びドレイン領域の低抵抗化も行われる。本実施例（水素雰囲気中で３５０℃、４時間の熱
処理）に従って完成したＴＦＴのソース領域及びドレイン領域は、主に非晶質であるのに
シート抵抗値が約５８０ｋΩと非常に低い値となった。

こうして、低温での熱処理でソース領域及びドレイン領域の低抵抗化が可能であること
から、活性化のためだけに行われていた熱処理工程を省略し、水素化と同時にソース領域
及びドレイン領域の低抵抗化させることができた。

なお、本実施例では水素化と同時にソース領域及びドレイン領域の低抵抗化を行った例
を示したが、特に限定されず、ドーピング工程以降の工程のうち、１００〜３００℃、好
ましくは１５０〜２５０℃の熱処理が加えられる工程（例えば、層間絶縁膜の成膜、パッ
シベーション膜の成膜等）と同時に行うことが可能である。

実施例１では、ＴＦＴとしてトップゲート構造のＴＦＴ（具体的にはプレーナ型ＴＦＴ
）を例示したが、本発明はＴＦＴ構造に限定されるものではなく、ボトムゲート構造のＴ
ＦＴにも実施できる。

本実施例では、代表的には逆スタガＴＦＴに実施する例を図４に示す。

まず、有機物からなるプラスチック基板４００を用意する。なお、基板からの不純物の
拡散を防止してＴＦＴの電気特性を向上させるための下地絶縁膜４０１を設ける。その下
地絶縁膜の材料としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（Ｓｉ
Ｏx Ｎy ）、またはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲で用いることがで
き、形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶ
Ｄ法等の形成方法を用いることができる。

次いで、単層構造または積層構造を有するゲート配線（ゲート電極含む）４０２を形成
する。ゲート配線４０２の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶ
Ｄ法、蒸着法、スパッタ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍ
の膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配
線４０２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ
（タンタル）、Ｍｏ（モリブデン）
、Ｔｉ（チタン）、Ｗ（タングステン）、クロム（Ｃｒ）等の高融点金属材料、これら金
属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリ
コン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料
層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。

次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリ
コン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテ
ン）膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができ
る。下地膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法
、スパッタ法、塗布法等の形成方法を用いることができる。ここでは図４（Ａ）に示すよ
うに、積層構造のゲート絶縁膜４０３ａ、４０３ｂを用いた。下層のゲート絶縁膜４０３
ａは、基板やゲート配線からの不純物の拡散を効果的に防止する窒化シリコン膜等を膜厚
１０ｎｍ〜６０ｎｍの膜厚範囲で形成する。

次いで、非晶質半導体膜を成膜する。非晶質半導体膜４０４としては、シリコンを主成
分とする非晶質シリコン膜を２０〜１００ｎｍ、より好ましくは２０〜６０ｎｍの膜厚範
囲で用いることができる。非晶質半導体膜の形成手段としては熱ＣＶＤ法、プラズマＣＶ
Ｄ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法等の形成方法を用いることができる。

なお、上記ゲート絶縁膜４０３ａ、４０３ｂと非晶質半導体膜とを大気にさらすことな
く連続成膜すれば、不純物がゲート絶縁膜と非晶質半導体膜との界面に混入しないため良
好な界面特性を得ることができる。

次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成した後、得られた
結晶質半導体膜を所望の形状にパターニングする。（図４（Ａ））なお、半導体膜のパタ
ーニングを行う工程順序は特に限定されず、例えば不純物元素の添加後に行ってもよい。
結晶化処理としては、レーザー光の照射による結晶化方法を用いればよい。また、この結
晶化処理の直前に非晶質半導体膜表面の自然酸化膜をバッファーフッ酸等のフッ酸系のエ
ッチャントで除去すると、表面付近のシリコンの結合手が水素終端されて不純物と結合し
にくくなり、良好な結晶質半導体膜を形成することができるため好ましい。

次いで、結晶質半導体層４０４上に絶縁層４０５を形成する。この絶縁層４０５は不純
物元素の添加工程時にチャネル形成領域を保護する。この絶縁層４０５としては、酸化シ
リコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ
膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。
絶縁層４０５は、公知のパターニング技術、例えば通常の露光や裏面露光等を用いて形成
する。（図４（Ｂ））

次いで、絶縁層４０５をマスクに用いて、結晶質半導体膜にｐ型を付与する不純物元素
を添加するドーピング工程を行ない、不純物領域４０６を形成する。（図４（Ｃ））半導
体材料に対してｐ型を付与する不純物元素としては、１５族に属する不純物元素、例えば
Ｂを用いることができる。この工程では、プラスマドーピング法によりドーピング条件（
ドーズ量、加速電圧等）を適宜設定して表面が露出している結晶質半導体膜にＢ（ボロン
）を添加する。他のドーピング方法としてイオン注入法を用いることもできる。また、こ
の不純物領域４０６は高濃度不純物領域であり、後のソース／ドレイン領域となる。

次いで、熱処理（１５０〜３５０℃、１時間以上）を行って、半導体層に含まれる水素
の作用によりシート抵抗の低い不純物領域４０７を形成する。本実施例に従って完成した
ＴＦＴのソース領域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約５ｋΩ
と非常に低い値となった。

次いで、全面に層間絶縁膜４０８を形成する。層間絶縁膜４０８としては酸化シリコン
膜、窒化シリコン膜、酸化窒化シリコン膜、有機性樹脂膜（ポリイミド膜、ＢＣＢ膜等）
のいずれか或いはそれらの積層膜を用いることができる。

次いで、公知の技術を用いてコンタクトホールを形成した後、配線４０９、４１０を形
成して、図４（Ｆ）に示す状態を得る。この配線４０９、４１０はソース配線またはドレ
イン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＰチャ
ネル型ＴＦＴが完成する。

また、上記本実施例においては、活性層のパターニングを絶縁層４０５の形成前に行う
例を示したが、特に限定されず、例えば結晶化工程前、またはドーピング前、または熱処
理の後に行ってもよい。

また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、Ｔ
ＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。

また、本実施例は実施例２と組み合わせることができる。

実施例１乃至３のいずれか一により得られるアクティブマトリクス基板を用いて液晶表
示パネルを作製する例を以下に示す。

図５に示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flex
ible Printed Circuit）を貼り付ける外部入力端子、外部入力端子と各回路の入力部まで
を接続する配線８１などが形成されたアクティブマトリクス基板と、カラーフィルタなど
が設けられた対向基板８２とがシール材８３を介して貼り合わされている。

ゲート側駆動回路８４と重なるように対向基板側に遮光層８６ａが設けられ、ソース側
駆動回路８５と重なるように対向基板側に遮光層８６ｂが形成されている。また、画素部
８７上の対向基板側に設けられたカラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色（Ｇ
）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際
には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表
示を形成するが、これら各色の着色層の配列は任意なものとする。

ここでは、カラー化を図るためにカラーフィルタ８８を対向基板に設けているが特に限
定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラー
フィルタを形成してもよい。

また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領
域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層８６ａ、
８６ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部と
して組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、ア
クティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成しても
よい。

また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する
着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電
極の間隙）や、駆動回路を遮光してもよい。

また、外部入力端子にはベースフィルムと配線から成るＦＰＣ８９が異方性導電性樹脂
で貼り合わされている。さらに補強板で機械的強度を高めている。

以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることが
できる。

また、上記液晶表示装置におけるブロック図を図６に示す。なお、図６はアナログ駆動
を行うための回路構成である。本実施例では、ソース側駆動回路９０、画素部９１及びゲ
ート側駆動回路９２を有している。なお、本明細書中において、駆動回路とはソース側処
理回路およびゲート側駆動回路を含めた総称である。

ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路
（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレ
ジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であれば
サンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。

また、本実施例において、画素部９１は複数の画素を含み、その複数の画素に各々ＴＦＴ
素子が設けられている。

これらソース側駆動回路９０およびゲート側駆動回路９２は全てＰチャネル型ＴＦＴで
形成され、全ての回路はＥＥＭＯＳ回路を基本単位として形成されている。ただし、従来
のＣＭＯＳ回路に比べると消費電力は若干上がってしまう。

なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらに
ゲート側駆動回路を設けても良い。

また、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることができる。

本実施例では画素構造を図１１に示し、断面構造を図１２に示す。それぞれ、Ａ−Ａ’断
面図、Ｂ−Ｂ’断面図を示した。

本実施例では保持容量は、第２の半導体層１００２上の絶縁膜を誘電体として、第２の
半導体層１００２と、容量電極１００５とで形成している。なお、容量電極１００５は、
容量配線１００９と接続されている。また、容量電極１００５は、第１の電極１００４及
びソース配線１００６と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極
１０１１、接続電極１０１０、ゲート配線１００７と同じ絶縁膜上に同時に形成される。

また、本実施例では、不純物領域１０１２〜１０１４にはｐ型を付与する不純物元素が
添加されている。なお、１０１２はソース領域、１０１３はドレイン領域である。

また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極及び容量配線を別の工程で形成してもよい
。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、ｐ型の不純物元素
を添加し、低温での熱処理を行った後、ゲート電極と重ねて第１の電極を形成する。この
際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電
極とのコンタクトを形成する。また、第１の電極と同時にソース配線、容量配線を形成す
る。こうすることによって第１の電極及びソース配線の材料として低抵抗なアルミニウム
や銅を用いることが可能となる。また、容量配線に重なる半導体層にｐ型の不純物元素を
添加して保持容量の増加を図ることができる。

なお、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることができる。

本実施例は、上記実施例３で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）表
示装置を作製した例について図１３を用い、以下に説明する。なお、本実施例は、画素部
及び駆動回路に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成したＥＬ表示装置の例で
ある。

同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前
の状態）を図１３に示す。なお、駆動回路には基本単位となるＭＯＳ回路を示し、画素部
には一つの画素を示す。

図１３において、１５０１はプラスチック基板であり、まず、実施の形態に従い、プラ
スチック基板１５０１上に下地絶縁膜を形成する。

下地絶縁膜上にはＰチャネル型ＴＦＴ１５０４、Ｐチャネル型ＴＦＴ１５０５からなる
駆動回路、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ１５０６およびＰチャネル型
ＴＦＴからなる電流制御ＴＦＴ１５０７が形成されている。なお、Ｐチャネル型ＴＦＴの
説明は実施例１を参照すれば良いので省略する。また、本実施例では、ＴＦＴはすべてボ
トムゲート型ＴＦＴで形成されている。

また、スイッチングＴＦＴはソース領域およびドレイン領域の間に二つのチャネル形成領
域を有した構造（ダブルゲート構造）となっているが、特に限定されることなく、チャネ
ル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート
構造であっても良い。

また、電流制御ＴＦＴのドレイン領域の上には第２層間絶縁膜が設けられる前に、第１層
間絶縁膜にコンタクトホールが設けられている。これは第２層間絶縁膜にコンタクトホー
ルを形成する際に、エッチング工程を簡単にするためである。
第２層間絶縁膜にはドレイン領域に到達するようにコンタクトホールが形成され、ドレイ
ン領域に接続された画素電極が設けられている。画素電極はＥＬ素子の陰極として機能す
る電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されて
いる。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。

また、画素電極の端部を覆うように設けられた絶縁膜を本明細書中ではバンクと呼ぶ。
バンクは珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂
膜の比抵抗が１×１０⁶〜１×１０¹²Ωｍ（好ましくは１×１０⁸〜１×１０¹⁰Ωｍ）とな
るようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることが
できる。

また、ＥＬ素子１５０５は画素電極（陰極）、ＥＬ層および陽極からなる。陽極は、仕
事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、
酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。

なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層
、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。

なお、ここでは図示しないが陽極を形成した後、ＥＬ素子１５０５を完全に覆うようにし
てパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜
、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組
み合わせた積層で用いる。

次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った。その後のＥＬ表
示装置について図１４を用いて説明する。

図１４は、ＥＬ素子の封止までを行った状態を示す上面図である。点線で示された７０
１は画素部、７０２はソース側駆動回路、７０３はゲート側駆動回路である。また、７０
４はカバー材、７０５は第１シール材、７０６は第２シール材である。

なお、７０８はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を
伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキッ
ト）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示さ
れていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い
。

また、Ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成する
ことにより画素部および駆動回路をすべてｐチャネル型ＴＦＴで形成することが可能とな
る。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留ま
りおよびスループットを大幅に向上させることができ、製造コストを低減することが可能
となる。

なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチッ
プとする場合にも本実施例は実施できる。

また、本実施例は、上方に発光する例を示したが、ＥＬ素子の構成を適宜変更して下方
に発光する構造としてもよい。

なお、本実施例は、実施例１、実施例２と自由に組み合わせることが可能である。また
、本実施例では逆スタガ型ＴＦＴを用いたが特に限定されず、実施例１に示したようなト
ップゲート型ＴＦＴを用いることもできる。

本実施例では実施例６に示したＥＬ表示装置の回路構成例を図１５に示す。なお、本実
施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９
０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中におい
て、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。

ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）
９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ
）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側
駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。

また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子
が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接
続されていることが好ましい。

なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさら
にゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有して
おり、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような
構成とする。

本発明を実施して形成された駆動回路や画素部は様々な電気光学装置（アクティブマト
リクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマト
リクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部
に組み込んだ電子機器全てに本発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレ
イ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピ
ュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げ
られる。それらの一例を図１６及び図１７に示す。

図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表
示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２０
０３やその他の駆動回路に適用することができる。

図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０
３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表
示部２１０２やその他の駆動回路に適用することができる。

図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、
カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
本発明は表示部２２０５やその他の駆動回路に適用できる。

図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム
部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができ
る。

図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレー
ヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、
操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に
適用することができる。

図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３
、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２やそ
の他の駆動回路に適用することができる。

図１７（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表
示部２９０４やその他の駆動回路に適用することができる。

図１７（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３やその他の駆動回路に適用することができる。

図１７（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。また、本実施例の電子機器は実施例１〜７のどのような組み合わせからな
る構成を用いても実現することができる。

Claims

プラスチック基板上に画素部及び駆動回路を有し、
前記画素部及び前記駆動回路のトランジスタが全てｐチャネル型の薄膜トランジスタである半導体装置であって、
前記画素部は、ｐチャネル型の第１の薄膜トランジスタを有し、
前記駆動回路は、ｐチャネル型の第２の薄膜トランジスタを有し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、ｐ型を付与する不純物元素と濃度が１×１０^２１〜１×１０^２２／ｃｍ^３の水素とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、前記チャネル形成領域より結晶性の低い非晶質領域を有することを特徴とする半導体装置。
プラスチック基板上に画素部及び駆動回路を有し、
前記画素部及び前記駆動回路のトランジスタが全てｐチャネル型の薄膜トランジスタである半導体装置であって、
前記画素部は、ｐチャネル型の第１の薄膜トランジスタを有し、
前記駆動回路は、前記画素部を挟んで設けられた２つのゲート側駆動回路を有し、
前記２つのゲート側駆動回路は、ｐチャネル型の第２の薄膜トランジスタを有し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、ｐ型を付与する不純物元素と濃度が１×１０^２１〜１×１０^２２／ｃｍ^３の水素とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、前記チャネル形成領域より結晶性の低い非晶質領域を有することを特徴とする半導体装置。
画素部及び駆動回路を有し、
前記画素部及び前記駆動回路のトランジスタが全てｐチャネル型の薄膜トランジスタである半導体装置であって、
前記画素部は、ｐチャネル型の第１の薄膜トランジスタを有し、
前記駆動回路は、ｐチャネル型の第２の薄膜トランジスタを有し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、ｐ型を付与する不純物元素と濃度が１×１０^２１〜１×１０^２２／ｃｍ^３の水素とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、前記チャネル形成領域より結晶性の低い非晶質領域を有することを特徴とする半導体装置。
画素部及び駆動回路を有し、
前記画素部及び前記駆動回路のトランジスタが全てｐチャネル型の薄膜トランジスタである半導体装置であって、
前記画素部は、ｐチャネル型の第１の薄膜トランジスタを有し、
前記駆動回路は、前記画素部を挟んで設けられた２つのゲート側駆動回路を有し、
前記２つのゲート側駆動回路は、ｐチャネル型の第２の薄膜トランジスタを有し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、ｐ型を付与する不純物元素と濃度が１×１０^２１〜１×１０^２２／ｃｍ^３の水素とを有し、
前記ソース領域及び前記ドレイン領域は、それぞれ、前記チャネル形成領域より結晶性の低い非晶質領域を有することを特徴とする半導体装置。