KR101427615B1 - 반도체 장치, 표시 모듈, 및 전자 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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인접 화소들 사이에 제공된 절연막은 뱅크, 격벽, 장벽, 또는 제방 등으로서 언급되며, 박막 트랜지스터에 대한 소스 배선 또는 드레인 배선, 또는 전력 공급 라인위에 제공된다. 특히, 다른 층들에 제공된 배선들의 교차부에서는 다른 부분들에서 보다 큰 단차(large step)가 형성된다. 인접 화소들 사이에 제공된 절연막이 코팅법에 의해 형성되는 경우에서조차, 상기 단차로 인해 얇은 부분들이 부분적으로 형성되고 내압력(withstand pressure)이 감소되는 문제점이 존재한다. 본 발명에서는, 큰 단차 부분 위에 형성된 비균일성을 완화시키기 위해 큰 단차 부분 근처, 특히, 배선들의 교차부 주변에 더미 재료가 배열된다. 상부 배선 및 하부 배선은 단부 부분들이 정렬되지 않도록 비정렬 방식으로 배열된다.

Description

반도체 장치, 표시 모듈, 및 전자 장치{SEMICONDUCTOR DEVICE, DISPLAY MODULE, AND ELECTRONIC DEVICE}
본 발명은 박막 트랜지스터(또는 TFT로 언급됨)를 포함하는 회로를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 예를 들어, 본 발명은 유기 발광 소자 또는 무기 발광 소자를 가진 액정 표시 패널 또는 발광 표시 장치에 의해 대표되는 전기-광 장치를 일부분으로서 포함하는 전자 장치들에 관한 것이다.
본 명세서에서 반도체 장치는 반도전 특성을 통해 동작할 수 있으며, 전기-광 장치, 반도체 회로 및 전자 장치와 같은 모든 유형의 장치들을 포함하는 범용 장치를 의미한다.
최근 몇 년 동안, 절연면을 가진 기판위에 형성된 반도체 박막(대략 수 나노미터 내지 수백 나노미터의 두께)을 사용하여 박막 트랜지스터(TFT)를 형성하는 기술은 관심이 집중되었다. 박막 트랜지스터들은 IC 또는 전기-광 장치와 같은 전자 장치들에 광범위하게 적용되었으며, 특히 화상 표시 장치용 스위칭 소자들로서 빠르게 발전하였다.
광 이미터로서 유기 화합물들을 사용하고 얇은 두께, 경량, 신속한 응답, 직류 저전압 구동을 특징으로 하는 발광 소자들은 차세대 평판 패널 표시 장치들에 적용될 것으로 예상된다. 표시 장치들 중에서, 매트릭스로 배열된 발광 소자들을 가진 표시 장치들은 넓은 뷰잉 각도 및 우수한 시계를 갖는다.
박막 트랜지스터들이, 절연면을 가진 기판위에서 매트릭스로 배열되는 발광 표시 장치에서, 볼록부 또는 오목부들은 기판의 표면 내의 배선 또는 전극으로 인해 형성된다. 절연막이 코팅법에 의해 볼록부 또는 오목부 위에 형성될 때, 균일 두께를 갖는 것이 곤란하다. 더욱이, 볼록부 위의 막의 두께는 코팅법에 의해 막을 형성할 때 생기는 원심력에 의해 얇게 된다. 절연막의 막 두께가 얇은 볼록부 내에서는 압력에 대한 저항이 감소되는 문제점이 존재한다.
절연막의 압력에 대한 저항을 증가시키기 위해 막 두께를 더 두껍게 만들면, 전체 절연막의 압력이 증가된다. 따라서, 절연막의 필링(peeling) 또는 기판의 휨(warpage)이 발생하는 위험이 존재한다.
더욱이, 박막 트랜지스터들이 매트릭스로 배열되는 발광 표시 장치는 참조문헌 1에 기술된 구조, 특히 절연막이 인접 화소들 사이에 제공되는 구조를 갖는다(참조문헌 1: 일본특허출원 공개번호 제2002-164181호).
인접 화소들 사이에 제공된 절연막은 뱅크, 격벽, 장벽, 제방 등으로서 언급되고 박막 트랜지스터에 대한 소스 배선 또는 드레인 배선 또는 전력 공급 라인위에 제공된다. 특히, 다른 층들 내에 제공된 배선들의 교차부에서는 다른 부분들에서 보다 큰 단차(large step)가 형성된다.
인접 화소들 사이에 제공된 절연막이 코팅법에 의해 형성되는 경우에서조차, 상기 단차로 인해 얇은 부분들이 부분적으로 형성되고 압력에 대한 저항이 감소되는 문제가 존재한다.
본 발명은 전술한 문제점을 감안하여 이루어졌다. 본 발명의 목적은 높은 전력 특성 또는 높은 압력 저항을 가진 고신뢰성 발광 장치를 구현하는데 있다.
본 발명에서, 더미 재료(dummy material)는 그 위에 형성된 절연막의 비균일성(볼록부 또는 오목부)을 완화시키기 위해 큰 단차 부분 근처, 특히 배선들의 교차부 주변에 배열된다.
상부 배선의 단부 부분 및 하부 배선의 단부 부분이 정렬될 때 부분 박막 부분이 생성되는 경향이 있다. 따라서, 본 발명의 일 특징은 단부 부분들이 정렬되지 않도록 비정렬 방식으로 상부 배선 및 하부 배선을 배열시키는 것이다. 게다가, 본 발명의 일 특징은 상부 배선 및 하부 배선의 단부 부분들을 비정렬시키기 위해 상부 배선의 라인 폭이 하부 부분의 라인 폭보다 넓도록 상부 배선 및 하부 배선을 배열하는 것이다.
특히, 상부로부터 볼 때, 상부 배선 및 하부 배선이 병렬로 배열될 때, 상부 배선의 측면 및 하부 배선의 측면이 정렬되지 않는 것이 바람직하다.
더욱이, 하부 배선을 형성할 때, 하부 배선은 단면에서 테이퍼된(tapered) 형상을 갖도록 바람직하게 형성되고 에칭이 배선 폭이 얇게 형성되도록 바람직하게 수행된다. 다시 말해서, 하부 배선은 테이퍼된 형상을 가진 단면을 갖도록 형성되며, 에칭은 배선 폭이 얇게 형성되도록 수행된다. 그 다음에, 상부 배선 및 하부 배선의 단부 부분들이 마스크의 설계로 정렬될 때조차, 상부 배선 및 하부 배선은 하부 배선 및 상부 배선을 실제로 형성할 때 그의 단부 부분들이 정렬되지 않도록 형성될 수 있다.
코팅시에(정상 온도에서), 점도가 10cp(센티푸아즈) 내지 60cp인 절연 재료에 대한 용액이 공급되며 단차 부분에서조차 균일한 두께를 가진 절연막을 획득하도록 건조된다.
본 발명에 의해, 절연막을 삽입한 두개의 배선층들(상부 배선 및 하부 배선) 사이의 절연특성 및 압력 저항은 크게 개선될 수 있다.
앞서 기술된 수단은 단순히 설계의 문제가 아니지만, 이들 수단들은 발광 장치를 제조하고 장치에 의해 화상을 표시하며 풍부한 연구를 수행한 본 발명에 의해 고안된다.
본 발명의 구성은, 절연 표면위에 형성된 제 1 배선, 제 2 배선 및 금속층; 상기 제 1 배선, 상기 제 2 배선 및 상기 금속층을 덮는 제 1 절연층; 상기 제 1 절연층위에 형성되고 상기 제 2 배선과 접촉하는 전극; 및 상기 전극, 상기 제 1 절연층, 상기 제 1 배선, 상기 제 2 배선 및 상기 금속층을 덮는 제 2 절연층을 포함하며; 상기 제 1 배선, 상기 제 2 배선 및 상기 금속층이 동일한 재료로 형성되고, 상기 전극이 상기 금속층과 상기 제 1 배선 사이에 제공되는 반도체 장치이다.
게다가, 본 발명의 구성은, 절연 표면위에 형성된 제 1 배선 및 제 2 배선; 상기 제 1 배선 및 상기 제 2 배선을 덮는 제 1 절연층; 상기 제 1 절연층위에 형성된 제 1 전극, 제 2 전극 및 금속층을 포함하는데, 상기 금속층이 전기적 플로팅 상태에 있으며; 및 상기 제 1 절연층, 상기 제 1 전극, 상기 금속층, 상기 제 1 배선 및 상기 제 2 배선을 덮는 제 2 절연층; 상기 제 2 전극위에 형성된 발광층; 및 상기 발광층위에 형성된 제 3 전극을 포함하며; 상기 제 2 배선이 상기 제 1 배선과 동일한 재료를 가지며, 상기 금속층이 상기 제 1 전극과 동일한 재료를 가지며; 상기 제 1 전극이 상기 금속층과 상기 제 1 배선 사이에 제공되는 반도체 장치이다.
앞의 구성의 일 특징은 제 2 전극, 제 3 전극 및 발광층이 중첩되는 부분이 발광 소자를 구성한다는 점이다.
발광 소자는 전기장의 공급으로 인해 전계발광을 발현하는 유기 화합물을 포함하는 층(이후, EL 층이라 칭함), 애노드 및 캐소드를 포함한다. 유기 화합물로부터의 발광은 단일항 여기 상태(singlet excited state)로부터 접지 상태로 복귀할 때 발생되는 발광(형광) 및 상중항 여기 상태(triplet excited state)로부터 접지 상태로 복귀할 때 발생된 발광(인광)을 포함한다. 본 발명은 어느 한 발광을 사용하는 경우에 적용될 수 있다.
앞의 구성의 일 특징은 제 2 절연층이 제 2 전극의 인접 부분을 커버하는 격벽이라는 점이다.
앞의 구성의 일 특징은 금속층이 전기적으로 플로팅하는 전극이라는 점이다.
게다가, 앞의 구성의 일 특징은 반도체 장치가 게이트 전극으로부터 제 1 배선을 가진 제 1 박막 트랜지스터 및 게이트 전극으로서 제 2 배선을 가진 제 2 박막 트랜지스터를 갖는다는 점이다.
더욱이, 비정질 반도체 막, 결정 구조를 가진 반도체 막, 비정질 구조를 가진 화합물 반도체 막 등은 박막 트랜지스터(또한, TFT로서 언급됨)의 채널 형성 영역으로서 개략적으로 사용될 수 있다. 게다가, 반-비정질 반도체 막(또한, 비정질 반도체 막으로서 언급됨)은 TFT의 채널 형성 영역으로서 사용될 수 있다. 반-비정질 반도체 막은 비정질 구조와 결정 구조(또한, 단결정 구조 및 다결정 구조를 포함함) 사이의 중간 구조를 갖고 또한 자유 에너지에 대해 안정한 제 3조건을 가지며, 격자 왜곡과 함께 짧은 범위 순서를 가진 결정 영역을 포함한다.
더욱이, 앞의 구성의 일 특징은 제 2 절연층이 용매를 포함하고 점도가 코팅법에 의해 10cp 이상 및 60cp 이하인 재료에 대한 용액을 공급함으로써 형성된다는 점이다.
본 발명의 반도체 장치에서, 정전기 방전에 의한 손상을 방지하기 위해 보호 회로(보호 다이오드와 같은)가 제공될 수 있다.
더욱이, 본 발명의 반도체 장치에서, 발광 소자들이 매트릭스로 배열되는 발광 장치의 경우에, 발광 장치의 화면 표시 장치를 구동시키는 방법은 특히 제한되지 않으며, 예컨대 점-순차 구동 방법, 라인-순차 구동 방법, 프레임 순차 구동 방법 등이 사용될 수 있다. 라인-순차 구동 방법이 전형적으로 사용되며, 시간 분할 그레이 스케일 구동 방법 또는 영역 그레이 스케일 구동 방법이 적절하게 사용될 수 있다. 더욱이, 발광 장치의 소스 라인에 입력될 비디오 신호는 아날로그 신호 또는 디지털 신호일 수 있으며, 구동 회로 등은 비디오 신호에 따라 적절하게 설계될 수 있다.
게다가, 디지털 비디오 신호들을 사용하는 발광 장치들은 비디오 신호들이 정전압(CV)에서 화소로 입력되는 신호들 및 비디오 신호들이 정전류(CC)에서 화소에 입력되는 신호들로 분류된다. 비디오 신호가 정전압(CV)으로 화소에 입력되는 발광 장치들은 신호들이 정전압(CVCV)에서 발광 소자에 입력되는 신호들 및 신호가 정전류(CVCC)에서 발광 소자에 입력되는 신호들로 분류된다. 비디오 신호들이 정전류(CC)에서 화소에 입력되는 발광 장치들은 정전압이 신호(CCCV)로서 발광 소자에 공급되는 장치들 및 정전류가 신호(CCCC)로서 발광 소자에 공급되는 장치들로 분류된다.
본 발명에 의해, 코팅법에 의해 형성된 절연막이 막들 사이에서 삽입되는 경우에, 다른 층들 사이에 제공된 배선들 사이의 단락이 효율적으로 방지된다. 따라서, 반도체 장치의 제조공정에 있어서의 수율이 개선될 수 있다. 더욱이, 제조된 반도체 장치들의 신뢰성이 향상될 수 있다.
도 1a 및 도 1b는 발광 장치의 화소의 부분을 도시하는 평면도 및 단면도(실시예 모드 1).
도 2a 및 도 2b는 배선 주변의 단면을 도시한 그래픽 및 개략도(실시예 모드 2).
도 3은 일례로서 화소의 레이아웃을 도시한 평면도(실시예 모드 2).
도 4a 및 도 4b는 일례로서 화소의 레이아웃을 도시한 평면도 및 단면도(실시예 모드 3).
도 5a 내지 도 5c는 발광 장치의 제조 단계들을 도시한 도면(실시예 모드 4).
도 6a 내지 도 6d는 발광 장치의 제조단계들을 도시한 도면(실시예 모드 5).
도 7은 발광 장치의 제조단계를 도시한 도면(실시예 모드 4).
도 8a 및 도 8b는 능동 매트릭스형 EL 표시 장치의 구조를 각각 도시한 도면(실시예 모드 5).
도 9a 내지 도 9d는 전자 장치의 일례를 각각 도시한 도면(실시예 모드 6).
도 10은 전자 장치의 예를 도시한 도면(실시예 모드 6).
도 11a 및 도 11b는 비교 예를 도시한 도면.
도 12a 및 도 12b는 발광 장치의 화소의 부분을 도시한 평면도 및 단면도(실시예 모드 1).
본 발명의 실시예 모드들이 이후에 기술된다. 본 발명은 이하의 실시예에 제한되지 않으며, 본 명세서에 기술된 모드들 및 세부사항들이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 당업자가 용이하게 이해할 것이다. 본 발명이 이하에 주어진 실시예 모드의 설명에 제한되지 않도록 해석되어야 한다는 것을 유의해야 한다.
[실시예 모드 1]
실시예 모드 1은 도 1a 및 도 1b를 참조하여 더미 재료를 제공함으로써 더미 재료위에 형성될 절연막의 박막 부분이 생성되는 것을 방지하는 예를 기술한다.
도 1a는 발광 장치의 화소의 부분을 도시한 평면도이며, 도 1b는 채널 라인 A-B를 따라 취한 단면도이다.
도 1a 및 도 1b에 도시된 구조들을 획득하기 위한 단계들이 기술된다.
제 1 절연층(11)은 절연면을 가진 유리 기판(10)위에 형성되며, 제 1 배선(12), 제 2 배선(13) 및 금속층(14)은 제 1 절연층(11)위에 형성된다. 금속층(14)은 또한 도전층일 수 있다. 금속층(14)은 더미 재료로서 사용되며, 전기적 플로팅 상태에 있는 전극, 즉 플로팅 전극일 수 있다. 더욱이, 제 1 절연층은 또한 박막 트랜지스터의 게이트 절연막으로서 사용된다. 박막 트랜지스터의 게이트 전극은 제 1 배선(12), 제 2 배선(13) 및 금속층(14)으로서 동일한 단계에서 형성된다.
제 2 절연층(15) 및 제 3 절연층(16)은 이들 배선들 및 금속층을 덮도록 적층된다.
제 2 절연층(15) 및 제 3 절연층(16)은 제 2 배선(13)에 도달하는 접촉홀을 형성하기 위해 마스크를 사용하여 선택적으로 에칭된다.
다음으로, 금속 재료로 형성된 제 1 전극이 형성된다. 여기서, 제 1 전극은 티타늄층(17a) 및 알루미늄층(17b)이 적층되는 구조를 갖는다. 더욱이, 박막 트랜지스터의 소스 전극 또는 드레인 전극은 제 1 전극과 동일한 단계에서 형성된다.
제 2 전극은 제 3 절연층(16)위에 형성된다. 제 2 전극은 박막 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속된다.
그 다음에, 제 4 절연층(18)은 용매를 포함하는 절연재료를 사용하는 코팅법에 의해 형성된다. 이러한 스테이지에서는 도 1a 및 도 1b에 도시된 상태들이 획득될 수 있다.
도 1b가 아직 완전하지 않은 발광 장치를 도시한다는 것에 유의해야 한다. 유기 화합물 및 무기 화합물(72), 및 제 3 전극(73) 중 적어도 하나를 포함하는 발광층은 제 4 절연층(18)위에 적층된다. 제 3 전극(73)을 형성한후 단면도가 도 12b에 도시된다. 발광 소자는 제 2 전극(71)을 포함하며, 발광층은 유기 화합물, 무기 화합물(72) 및 제 3 전극(73) 중 적어도 하나를 포함한다. 특히, 알루미늄층(17b)의 상부 단부 부분과 제 3 전극(73) 사이에서 단락이 발생할 수 있는 위험이 존재한다. 이러한 실시예 모드에서는 더미 재료로서 사용되는 금속층(14)을 형성함으로써 제 4 절연막(18)이 부분적으로 얇게 되는 것이 방지된다. 게다가, 도 12a는 도 1a보다 더 넓은 화소 영역을 도시한 평면도이다. 소스 배선(75)은 활성층으로서 제 1 반도체 층(19)을 가진 박막 트랜지스터에 전기적으로 접속된다. 제 1 반도체 층(19)은 접촉홀을 통해 제 1 전극에 전기적으로 접속되며, 제 1 전극은 접촉홀을 통해 제 2 배선(13)에 전기적으로 접속된다. 게다가, 제 2 배선(13)은 제 2 절연층(15)을 통해 제 2 반도체 층(77)위에 중첩되는 게이트 전극으로서 사용된다. 제 2 반도체 층(77)은 전력 공급 라인(78) 및 접속 전극(76)에 전기적으로 접속되며, 접속 전극(76)은 제 2 전극(71)에 전기적으로 접속된다. 반면에, 접속 전극(76), 소스 배선(75) 및 전력 공급 라인(78)은 제 1 전극과 동일한 재료로 형성된다. 제 4 절연막(18)은 제 2 전극(71)의 단부 부분을 덮는 격벽으로서 사용되며, 제 4 절연층(18)의 주변은 도 12a에서 도면부호 74로 도시된다. 도 12a에 도시된 바와 같이, 본 발명은 제 2 배선(13)위에 중첩되는 제 1 전극과 제 4 절연막(18)의 주변(74) 사이에 금속층(14)을 제공함으로써 제 4 절연층(18)의 막 두께가 부분적으로 얇게 되는 것을 방지한다.
더욱이, 제 1 배선(12)은 제 4 절연층(18)의 볼록부 및 오목부들을 완화시키는 기능을 갖는다. 실시예 모드 1에서는 임의의 간격으로 제 1 배선(12) 및 금속층(14)을 배치하여 제 1 전극을 둘러쌈으로써 제 4 절연층(18)의 비균일성을 완화시킨다.
금속층(14)의 상부 형상은 L자 형상을 갖지만, 이러한 특정 형상에 제한되지 않고 다수의 직사각형 형상들이 사용될 수 있다.
[실시예 모드 2]
실시예 모드 2는 도 2a, 도 2b 및 도 3을 참조하여 상부 배선의 단부 부분 및 하부 배선의 단부 부분이 정렬되지 않는 예를 기술한다.
실제로, 발광 장치는 상부 배선의 단부 부분 및 하부 배선의 단부 부분의 위치들이 서로 다르고 이의 부분을 도시하는 단면도의 사진이 도 2a에 도시되는 레이아웃을 갖도록 형성된다. 도 2a에 대응하는 개략도가 도 2b에 도시된다.
도 2b에서, 게이트 금속층(21), 제 1 절연층(22), 제 1 티타늄 막(23a), 알루미늄 막(23b), 제 2 티타늄 막(23c) 및 제 2 절연층(24)이 유리 기판(20)위에 제공된다. 발광 소자의 부분들을 구성하는 상부 전극(25) 및 유기 화합물을 포함하는 층은 제 2 절연층(24)위에 형성된다. 발광 소자의 하부 전극이 도 2b에 도시되지 않는다는 것에 유의해야 한다.
더욱이, 비교예로서, 발광 소자는 상부 배선의 단부 부분 및 하부 배선의 단부 부분이 정렬되고 이의 부분에 대한 단면도가 도 11a에 도시되는 레이아웃을 갖도록 형성된다. 도 11b는 도 11a에 대응하는 개략도이다. 도 11b에서, 게이트 금속층(61), 제 1 절연층(62), 제 1 티타늄층(63a), 알루미늄막(63b), 제 2티타늄막(63c) 및 제 2 절연층(64)이 유리 기판(60)위에 제공된다. 발광 소자를 형성하는 상부전극(65) 및 유기 화합물을 포함하는 층은 제 2 절연층(64)위에 형성된다. 도 11b에서는 발광 소자의 하부 전극이 도시되지 않는다. 도 11a에 도시된 바와 같이, 상부 배선(63a 내지 63c)의 단부 부분 및 하부 배선(게이트 금속층(61))의 단부 부분이 정렬될 때, 제 2 절연층(64)의 두께는 상부 배선의 상부 단부 부분에서 작게 된다. 가장 작은 두께는 0.1μm이다. 상부 배선이 형성되지 않은 영역에서 제 2 절연층(64)의 두께는 약 1μm이다. 따라서, 제 2 절연층(64)의 두께는 부분적으로 다르며, 가장 큰 두께는 가장 작은 두께에 비해 10 배 두껍다.
다른 한편으로, 도 2a에 도시된 바와 같이, 상부 배선(23a 내지 23c)의 단부 부분 및 하부 배선(게이트 금속층(21))의 단부 부분의 위치들이 서로 다른 경우에, 상부 배선의 상부 단부 부분과 상부 전극(25) 사이의 거리는 증가될 수 있다. 상부 배선층이 형성되지 않은 영역에서 제 2 절연층(24)의 두께는 약 1μm일 수 있으며 제 2 절연층(64)의 두께와 동일하며, 제 2 절연층(24)의 가장 작은 두께는 약 0.2μm 이상일 수 있다.
더욱이, 화소의 레이아웃에 대한 예는 도 3에 도시된다.
도 3에서, 절연 표면위에 반도체 층(도 3에서 점선으로 둘러싸인 영역)이 형성되며, 게이트 절연막은 반도체 층위에 형성되며, 제 1 배선들(41, 42)은 동시에 게이트 절연막위에 형성된다. 하나의 층간 절연막 또는 두개의 절연막들은 제 1 배선층위에 형성되며, 제 2 배선들(31, 32) 및 전극들(33, 34)은 층간 절연막위에 동시에 형성된다. 전극(33)이 두개의 TFT들을 접속하는 접속 전극이라는 것에 유의해야 한다. 전극(34)은 발광 소자의 캐소드 및 애노드 중 하나의 전극에 접속된다.
도 3에는 두개의 배선들의 교차부들, 예컨대 중첩 부분들이 도시된다. 배선들은 배선들의 단부 부분들, 즉 배선들의 측면들이 서로 정렬되지 않도록 배열된다. 특히, 제 2 배선(32)과 비교하여, 제 1 배선층들(41, 42)의 배선 폭들은 작으며, 배선들은 제 2 배선(32)의 측면 및 제 1 배선(41)의 측면이 정렬되지 않도록 배열되며 제 2 배선(32)의 측면 및 제 1 배선(42)의 측면이 정렬되지 않도록 배열된다.
도 3에 도시된 배선들의 레이아웃을 사용함으로써, 절연막이 코팅법에 의해 상기 배선들위에 형성될 때 절연막이 부분적으로 얇게 되는 것을 방지하는 것이 가능하다. 따라서, 절연막을 패터닝함으로써 획득되는 절연체(인접 발광 소자들 사이에 제공된 격벽)는 전극들 사이의 단락을 방지할 수 있다.
더욱이, 본 실시예 모드는 실시예 모드 1과 자유롭게 결합될 수 있다.
[실시예 모드 3]
실시예 모드 3은 도 4a 및 도 4b를 참조하여 실시예 모드 1 및 실시예 모드 2가 결합된 화소 구조를 기술한다.
표시 장치의 화소 영역에 포함된 한 화소의 평면도가 도 4a에 도시된다. 도 4a에서, 화소는 박막 트랜지스터(51), 박막 트랜지스터(52), 제 1 전극층(50), 게이트 배선층(53), 소스 또는 드레인 배선층(54), 전력 공급 라인(55) 및 도전층들(56a, 56b, 56c, 56d)을 포함한다. 박막 트랜지스터(52)의 소스 또는 드레인 전극층(58)은 도전층(57)을 통해 전극(50)에 전기적으로 접속된다. 도전층(57)은 게이트 배선층(53)과 동일한 재료 및 동일한 단계에서 형성된다.
도전층들(56a, 56b, 56c, 56d)은 소스 또는 드레인 배선층(54) 및 전력 공급 라인(55)과 동일한 재료를 사용하여 동일한 단계에서 형성된다. 도전층들(56a, 56b, 56c, 56d)은 다른 배선들로부터 전기적으로 절연된다. 게이트 배선층(53)이 소스 또는 드레인 배선층(54)과 교차하는 영역에서, 배선층들은 적층되며 이에 따라 막 두께는 드라마틱하게 증가된다. 그러나, 교차부 주변에 도전층들(56a, 56b, 56c, 56d)을 배치함으로써 도전층들위에 형성된 격벽으로서 사용되는 절연층의 커버리지는 증가되며, 이에 따라 박막 두께의 비균일성에 의해 야기된 형성 결함들이 방지될 수 있다. 도전층(56a)의 부분은 게이트 배선층(53)위에 중첩된다. 기생 커패시턴스의 증가를 방지하기 위해, 도전층들(56a, 56c, 56d)은 서로 간격을 두고 게이트 배선층(53)위에 중첩된다. 게다가, 격벽으로서 사용되는 절연막은 전극층(50)의 단부 부분을 덮도록 형성되며, 격벽으로서 사용되는 절연막의 주변은 도 4a에서 도면부호 59로 도시된다. 도 4b는 도 4a의 라인 A-B를 따라 취한 단면도를 도시한다. 도 4b에 도시된 바와 같이, 도전층(56a)은 격벽으로서 사용되는 절연막의 주변(59)과 박막 트랜지스터(51 또는 52)의 게이트 전극 사이에 제공된다.
더욱이, 동일한 재료를 사용하여 동일한 단계에서 형성되는 도전층의 측면이 게이트 배선층의 측면과 정렬되지 않도록 배선들을 배열함으로써 격벽으로서 사용되는 절연막의 두께가 부분적으로 얇게 되는 것을 방지하는 것이 가능하다.
따라서, 생산성이 증가되고, 고신뢰성을 가진 표시 장치가 양호한 수율로 제조될 수 있다.
[실시예 모드 4]
실시예 모드 4는 도 5a, 내지 도 5c, 도 6a 내지 도 6d 및 도 7을 참조하여 능동 매트릭스 발광 장치의 제조 방법을 기술한다.
기본 절연막(611)은 기판(61) 위에 형성된다. 화상을 표시하기 위해 광이 기판(610)의 측면 상에서 추출될 때, 발광 유리 기판 또는 석영 기판이 기판(610)으로서 사용될 수 있다. 더욱이, 처리 온도에 견딜 수 있는 광-전달 플라스틱 기판이 사용될 수 있다. 더욱이, 화상을 표시하기 위해 광이 기판(610)의 측면에 대향하는 측면에서 추출될 때, 앞서 기술된 기판들 외에, 각각에 절연막이 제공되는 실리콘 기판, 금속 기판 또는 스테인레스 강 기판이 사용될 수 있다. 여기서, 유리 기판이 기판(610)으로서 사용된다. 유리 기판의 굴절율이 약 1.55 라는 것에 유의해야 한다.
기본 절연막(611)으로서, 실리콘 산화물막, 실리콘 질화물막 또는 실리콘 산화 질화막과 같은 절연막으로 형성된 기본 막이 형성된다. 여기서는 기본 막에 대한 단층 구조를 사용하는 예가 도시되지만, 앞서 언급된 두개 이상의 절연막이 적층되는 구조가 사용될 수 있다. 더욱이, 만일 기판의 비균일성 또는 기판으로부터의 불순물의 확산이 문제점을 유발한다면, 기본 절연막을 형성하는 것은 필수적이지 않다.
그 다음에, 반도체 층(612)은 절연막위에 형성된다. 반도체 층(612)은 이하의 방법에 의해 형성되며, 즉 비정질 구조를 가진 반도체 막은 알려진 방법(스퍼터링 방법, LPCVD 방법 또는 플라즈마 CVD 방법과 같은)에 의해 형성되며, 결정 반도체 막을 얻기 위해 알려진 결정화 방법(레이저 결정화 방법, 열적 결정화 방법, 또는 니켈과 같은 촉매제를 사용하는 열적 결정화 방법)에 의해 결정화된다. 결정 반도체 막은 반도체 층(612)을 획득하기 위해 제 1포토마스크를 사용하여 적정 형상으로 패터닝된다. 만일 플라즈마 CVD 방법이 사용되면 비정질 구조를 가진 반도체 막 및 기본 절연막은 공기에 노출되지 않고 순차적으로 적층될 수 있다는 것에 유의해야 한다. 반도체 막은 25 내지 80 nm의 두께(바람직하게, 30 내지 70 nm 두께)를 갖도록 형성된다. 결정 반도체 막의 재료는 제한되지 않으나, 바람직하게 실리콘, 실리콘 게르마늄(SiGe) 합금 등이 사용될 수 있다.
더욱이, 비정질 구조를 가진 반도체 막의 결정화 처리를 위해 연속파 레이저가 사용될 수 있다. 비정질 반도체 막을 결정화할 때, 큰 그레인 직경을 가진 결정을 얻기 위해 연속적으로 발진할 수 있는 고체 레이저를 사용하여 기본파의 제 2 내지 제 4 고조파를 공급하는 것이 바람직하다. 전형적으로, Nd:YVO4 레이저(기본파, 1064 nm)의 제 2고조파(532nm) 또는 제 3고조파(355nm)가 공급될 수 있다. 연속파 레이저가 사용될 때, 10W 출력의 연속파 YVO4 레이저로부터 방사된 레이저광은 비선형 광학 소자에 의해 고조파로 변환된다. 또한 YVO4 수정 및 비선형 광학 소자를 공진기에 제공하여 고조파를 방사하는 방법이 또한 존재한다. 그 다음에, 고조파는 바람직하게 광학 시스템에 의해 조사된 표면상에서 직사각형 또는 타원형 형상을 갖도록 형성되며 처리될 대상물상에 방사된다. 동시에, 약 0.01 내지 100MW/cm2(바람직하게, 0.1 MW/cm2 내지 10 MW/cm2)의 에너지 밀도가 필요하다. 반도체 막은 약 10 내지 2000 cm/s의 속도로 레이저 광으로 상대적으로 이동되어 조사될 수 있다.
그 다음에, 레지스트 마스크가 제거된다. 그 다음에, 필요한 경우에, 소량의 불순물 성분(붕소 또는 인)이 TFT의 임계값을 제어하기 위해 반도체 막에 첨가된다. 여기서, 디보란(B2H6)이 질량분리없이 플라즈마 여기되는 도핑 방법이 사용된다.
그 다음에, 산화물막은 불화수소산을 포함하는 에천트(etchant)에 의해 반도체 층의 표면으로부터 제거되며, 동시에 반도체 층의 표면은 세척된다.
그 다음에, 절연막(613)이 반도체 층을 덮도록 형성된다. 절연막(613)은 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 1 내지 200nm의 두께를 갖도록 형성된다. 바람직하게, 실리콘을 포함하는 절연막의 단층 또는 적층이 10 내지 50nm의 얇은 두께를 갖도록 형성된후에, 마이크로파를 사용하여 생성된 플라즈마를 사용하는 표면 질화처리가 수행된다. 절연막(613)은 이후에 형성될 TFT의 게이트 절연막으로서 사용된다.
다음에, 20 내지 100nm의 두께를 가진 제 1도전막 및 100 내지 400의 두께를 가진 제 2도전막이 절연막(613)위에 적층된다. 이러한 실시예 모드에서, 50nm의 두께를 가진 탄탈 질화물막 및 370nm의 두께를 가진 텅스텐막은 절연막(613)위에 순차적으로 적층되며 이하에 기술된 방법에 의해 각각의 게이트 전극 및 각각의 배선을 형성하도록 패터닝된다.
여기서, TaN막 및 W막은 도전막으로서 적층되지만, 이에 제한되지 않는다. Ta, W, Ti, Mo, Al 또는 Cu, 또는 합금 재료, 또는 상기 성분들을 주로 포함하는 화합물 재료가 사용될 수 있다. 인과 같은 불순물 성분으로 도핑된 다결정 실리콘막에 의해 예시되는 반도체 막이 사용될 수 있다. 더욱이, 본 발명은 2-층 구조에 제한되지 않는다. 예컨대, 50nm 두께의 텅스텐막, 500nm의 두께를 가진 알루미늄 및 실리콘(Al-Si)의 합금막, 및 30nm 두께의 티타늄 질화물막이 순차적으로 적층되는 3-층 구조가 사용될 수 있다.
ICP(유도 결합 플라즈마) 에칭 방법은 제 1도전막 및 제 2도전막을 에칭하기 위해(제 1에칭 처리 및 제 3 에칭처리 하기 위해) 사용될 수 있다. ICP 에칭 방법이 사용되며, 에칭 조건들(코일형 전극에 공급된 전기 에너지량, 기판측상의 전극에 공급된 전기 에너지량, 기판측상의 전극의 온도 등)은 적절하게 조절되며, 이에 따라 막은 적절하게 테이퍼된 형상을 갖도록 에칭될 수 있다.
제 1 에칭 처리는 레지스트로 형성된 마스크가 형성된후에 수행된다. 제 1에칭 조건들은 1 Pa의 압력에서 코일형 전극에 700W의 RF(13.56MHz) 전력을 공급하는 조건, 에칭 가스로서 CF4, Cl2 및 O2를 사용하는 조건, 및 25:25:10(sccm)으로 가스 흐름속도 비를 세팅하는 조건을 포함한다. 기판측(샘플 스테이지)은 또한 음의 자체-바이어스 전압을 공급하기 위해 150W의 RF(13.56MHz) 전력을 수신한다. 기판측 전극의 영역(크기)은 12.5cm × 12.5 cm이며, 코일형 전극은 직경이 25 cm인 디스크(여기서는 코일을 가진 석영 디스크)이다. W 막은 테이퍼된 단부 부분을 형성하기 위해 제 1 에칭 조건들하에서 에칭된다. 그 다음에, 제 1 에칭 조건들은 레지스트 마스크(616)를 제어하지 않고 제 2 에칭 조건들로 스위칭된다. 제 2 에칭 조건들은 에칭 가스로서 CF4 및 Cl2를 사용하는 조건, 30:30(sccm)으로 가스 흐름속도 비를 세팅하는 조건, 및 약 30초동안 에칭을 위한 플라즈마를 생성하기 위해 1 Pa의 압력에서 코일형 전극에 500W의 RF(13.56MHz) 전력을 공급하는 조건을 포함한다. 기판측(샘플 스테이지)은 또한 음의 자체-바이어스 전압을 공급하기 위해 20W의 RF(13.56MHz) 전력을 수신한다. CF4 및 Cl2이 사용되는 제 2 에칭 조건들하에서, W 막 및 TaN 막은 거의 동일한 정도로 에칭된다. 제 1 에칭 조건들 및 제 2 에칭 조건들은 제 1 에칭 처리를 구성한다.
도 5a는 제 1 에칭 처리가 완료될 때의 단면도를 도시한다. 이러한 스테이지에서는 게이트 전극 및 배선이 형성되며, 여기서는 제 1 도전층(614a)이 하부층이며 제 2도전층(614b)이 하부층이다. 제 1 도전층(615a)이 하부층이고 제 2 도전층(615b)이 상부층인 단말 전극이 형성된다.
다음으로, 제 2 에칭 처리는 레지스트 마스크(616)를 원래의 위치에 유지하면서 수행된다. 제 3에칭 조건들은 에칭 가스로서 CF4, 및 Cl2를 사용하는 조건, 30:30(sccm)으로 가스 흐름속도 비를 세팅하는 조건, 및 약 60초동안 에칭을 위한 플라즈마를 생성하기 위해 1 Pa의 압력에서 코일형 전극에 500W의 RF(13.56MHz) 전력을 공급하는 조건을 포함한다. 기판측(샘플 스테이지)은 또한 음의 자체-바이어스 전압을 공급하기 위해 20W의 RF(13.56MHz) 전력을 수신한다. 그 다음에, 제 3 에칭 조건들은 레지스트 마스크를 제거하지 않고 제 4 에칭 조건들로 스위칭된다. 제 4 에칭 조건들은 에칭 가스로서 CF4, Cl2 및 O2를 사용하는 조건, 20:20:20(sccm)으로 가스 흐름속도 비를 세팅하는 조건, 및 약 20초동안 에칭을 위한 플라즈마를 생성하기 위해 1 Pa의 압력에서 코일형 전극에 500W의 RF(13.56MHz) 전력을 공급하는 조건을 포함한다. 기판측(샘플 스테이지)은 또한 음의 자체-바이어스 전압을 공급하기 위해 20W의 RF(13.56MHz) 전력을 수신한다. 제 3 에칭조건들 및 제 4 에칭조건들은 제 2 에칭 처리를 구성한다. 이러한 제 2 에칭 처리에 의해 제 3 도전층들(614c, 651c)이 형성된다. 그 다음에, 레지스트로 형성된 마스크가 제거된다.
앞서 기술된 제 2 에칭 처리시 또는 레지스트로 형성된 마스크를 제거할 때, 텅스텐(W)을 포함하는 박막(약 10nm의 두께)이 형성된다. 이러한 스테이지와 관련한 단면도가 도 5b에 도시되어 있다.
그 다음에, 전체적으로 도핑하기 위한 제 1 도핑 처리는 반도체 장치에 n형 도전성을 주입하는 불순물 성분을 첨가하기 위해 마스크로서 게이트 전극을 사용한다. 이온 도핑 방법 또는 이온 주입 방법은 제 1 도핑 처리를 수행하기 위해 사용될 수 있다. 이온 도핑 방법의 조건들은 1.5 × 1013 원자/cm2의 도즈량 및 50 내지 100keV의 가속전압이다. n형 도전성을 첨가하는 불순물 성분으로서, 전형적으로 인(P) 또는 비소(As)이 사용된다. 이러한 제 1 도핑 단계에 의해, 자체 정렬 방식으로 제 1 불순물 영역(n-- 영역)(618)을 형성하기 위해 텅스텐(617)을 포함하는 박막 및 절연막(613)을 통해 도핑이 수행된다. 이러한 스테이지와 관련한 단면도가 도 5c에 도시된다. 텅스턴을 포함하는 박막이 제공되기 때문에, 제 1 도전층(614a)과 중첩되는 반도체 층은 n형 도전성을 첨가하는 불순물 성분으로 거의 도핑되지 않는다. 더욱이, 텅스텐을 포함하는 박막의 존재에 의해 n형 도전성을 첨가하는 불순물 성분이 제 1 도전층(614a) 아래 부분에 첨가되는 것을 방지할 수 있다.
다음으로, 텅스텐(617)을 포함하는 박막이 제거된다.
그 다음에, 레지스트(619)로 만들어진 마스크가 형성된후에, 제 2 도핑 단계는 고농도로 n형 도전성을 첨가하는 불순물 성분으로 반도체를 도핑하기 위해 수행된다. 이러한 스테이지와 관련된 단면도가 도 6a에 도시되어 있다. 마스크(619)는 화소부의 p-채널 TFT를 형성하는 반도체 층의 채널 형성 영역 및 이의 주변영역, 화소부의 n-채널 TFT의 부분, 구동 회로부에 p-채널 TFT를 형성하는 반도체 층의 채널 형성 영역, 및 이의 주변영역을 보호하기 위해 제공된다.
제 2 도핑 단계의 이온 도핑 방법에 대한 조건들은 1×1013 내지 5×1015/cm2의 도즈량 및 60 내지 100 keV의 가속 전압이다. 이러한 도핑 단계를 통하여, 제 2 불순불 영역(n+ 영역)(620a) 및 제 3 불순물 영역(n- 영역)(620b)이 형성된다. 제 2불순물 영역(620a)은 절연막(613)을 통해 첨가되는 고농도의 n형 불순물을 포함하며, 제 3 불순물 영역(n- 영역)(620b)은 제 1 도전층(614a) 및 절연막(613)을 통해 도핑함으로써 형성되며 제 1 도전층(614a)과 중첩된다. 화소부의 n-채널 TFT는 마스크로 부분적으로 덮이며, 제 1 도전층(614A)과 중첩되지 않는 제 1 불순물 영역(n- 영역)(618)은 채널 형성 영역과 제 2 불순물 영역(620a) 사이에 형성된다. 더욱이, 구동 회로부의 n-채널 TFT에서는 자체 정렬 방식으로 도핑이 이루어지며, 이에 따라 제 1 도전층(614a)과 중첩되는 불순물 영역(620b)과 제 2 불순물 영역(620a) 사이의 가장자리는 제 1 도전층(614a)의 단부 부분과 정렬된다.
그 다음에, 마스크(619)를 제거한후에 레지스트로 형성된 새로운 마스크(621)가 생성되며, 고농도로 p형 도전성(전형적으로 붕소)을 첨가하는 불순물 성분을 사용하여 반도체를 도핑하는 도핑단계가 수행된다. 이러한 스테이지와 관련된 단면도는 도 6b에 도시되어 있다. 마스크(621)는 화소부의 n-채널 TFT를 형성하는 반도체 층의 채널 형성 영역 및 이의 주변 영역과 구동 회로부에 n-채널 TFT를 형성하는 반도체 층의 채널 형성 영역 및 이의 주변영역을 보호하기 위해 제공된다.
반도체 층은 고농도의 p형 불순물을 포함하는 제 4 불순물 영역(p+ 영역)(622)을 형성하기 위해 제 3 도핑영역에 의해 절연막(613)을 통해 도핑된다. 더욱이, 제 4 불순물 영역(622)은 제 1 도핑 단계에서 인(P)으로 도핑된 영역(n-- 영역)이나, p형 도전성을 첨가하는 불순물 성분은 인(P)의 농도에 비해 1.5 내지 3 배의 농도로 첨가되며, 이에 따라 도전성은 p형이다.
그 후에, 레지스트 마스크는 제거된다. 앞서 기술된 단계들을 통해, n형 또는 p형 도전성을 가진 불순물 영역은 각각의 반도체 층내에 형성된다. 이러한 스테이지와 관련된 단면도는 도 6c에 도시되어 있다.
그 후에, 수소(640a)를 포함하는 절연막은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 형성된 다음에, 반도체 층에 첨가된 불순물 성분은 활성화되어 수소화된다. 수소(640a)를 포함하는 절연막으로서, PCVD에 의해 획득된 실리콘 질화물 산화물막(SiNO 막)이 사용된다. 여기서, 수소(640a)를 포함하는 절연막의 두께는 50 내지 200nm이다. 더욱이, 채널 형성 영역에서 니켈을 감소시키기 위한 게터링은 반도체 막이 결정화를 촉진시키는 금속성분, 전형적으로 니켈을 사용함으로서 결정화될 때 동시에 활성화로서 수행될 수 있다. 수소(640a)를 포함하는 절연막이 제 1층간 절연막이며 실리콘 산화물을 포함한다.
그 다음에, 층간 절연막의 제 2층인 무기 절연막(640b)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 형성된다. 무기 절연막(640b)으로서, 실리콘 산화물막, 실리콘 질화물막, 또는 실리콘 산화 질화막과 같은 절연막의 단층 또는 적층이 사용된다. 여기서, 무기 절연막(640b)의 두께는 600nm 내지 800nm이다.
무기 절연막(640b)의 한 층으로서, 코팅법에 의해 얻어진 실록산 수지가 사용될 수 있다. 실록산 수지는 Si-O-Si 본드를 포함하는 수지에 대응한다. 실록산의 골격 구조는 실리콘(Si) 및 산소(O)의 본드로 형성된다. 치환체로서, 적어도 수소를 포함하는 유기 그룹(예컨대, 알킬 그룹 또는 방향족 탄화수소)가 사용될 수 있다. 플루오르 그룹은 치환체로서 사용될 수 있다. 게다가, 적어도 수소를 포함하는 유기 그룹 및 플루오르 그룹이 치환체로서 사용될 수 있다.
그 다음에, 레지스트로 형성된 마스크는 포토마스크를 사용하여 형성되며, 절연막들(640a, 640b) 및 절연막(613)은 접촉 홀들을 형성하기 위해 선택적으로 에칭된다. 그 다음에, 레지스트로 형성된 마스크가 제거된다.
그 다음에, 금속막이 스퍼터링 방법에 의해 적층된후에, 레지스트로 형성된 마스크는 포토마스크를 사용하여 형성되며, 적층된 금속막은 TFT의 소스 전극 또는 드레인 전극으로서 사용되는 전극들(641 내지 647)을 형성하기 위해 선택적으로 에칭된다. 레지스트로 형성된 마스크가 제거된다. 여기서, 적층된 금속막은 100-nm-두께 Ti 막, 소량의 Si을 포함하는 350-nm-두께 Al 막, 및 100-nm-두께 Ti 막의 3-층 구조를 갖는다.
더욱이, 전극들(641 내지 647)의 측면들에 대한 라인 폭들 또는 위치들은 전극들의 측면들이 이하에서 제공되는 제 1 도전층 및 제 3 도전층과 중첩되지 않도록 적절하게 설정될 수 있다.
앞서 언급된 단계들을 통해, 활성층으로서 폴리실리콘막을 사용하는 상부 게이트형 TFT들(636, 637, 638, 639)은 동일한 기판위에 제조되며, 이러한 스테이지와 관련된 단면도는 도 6d에 도시되어 있다.
구동 회로부에 배열된 TFT(636)는 게이트 전극과 중첩되는 저농도 불순물 영역(또한, LDD 영역으로서 언급됨)을 가진 n-채널 TFT이며, TFT(637)는 p-채널 TFT이다. 구동 회로부에서, TFT(636) 및 TFT(637)는 CMOS 회로를 형성하기 위해 상호 보완적으로 접속되며, 다양한 형태의 회로들이 실현될 수 있다.
더욱이, 화소부에 배열된 TFT(638)은 하나의 TFT에 영역들을 형성하는 다수의 채널을 가진 n-채널 TFT이다. TFT(638)는 게이트 전극과 중첩되지 않는 저농도의 불순물 영역(또한 LDD 영역으로서 언급됨)을 가진 멀티게이트 형태의 TFT이다. 더욱이, 화소부에는 이후에 형성될 발광 소자에 전기적으로 접속되는 TFT(639)가 제공된다. 여기에서, TFT(639)로서 단일 게이트 형태의 p-채널 TFT가 도시되지만 이에 제한되지 않으며, 멀티게이트 형태의 TFT가 사용될 수 있다.
그 다음에, 유기 발광 소자의 제 1 전극(623), 즉 애노드(또는 캐소드)가 형성된다. 제 1 전극(623)으로서, 높은 일함수를 가진 재료, 예컨대 Ni, W, Cr, Pt, Zn, Sn, In, 또는 Mo로부터 선택된 성분, 또는 주요 성분, 예컨대 TiN, TiSixNy, WSix, WNx, WSixNy 또는 NbN과 같은 성분을 포함하는 합금 재료는 100 내지 800nm의 두께를 갖도록 형성될 수 있다.
특히, 제 1 전극(623)으로서, 발광 도전재료로 형성된 투명 도전막이 사용될 수 있으며, 예컨대 텅스텐 산화물을 포함하는 인듐 산화물, 텅스텐 산화물을 포함하는 인듐 아연 산화물, 티타늄 산화물을 포함하는 인듐 산화물, 티타늄 산화물을 포함하는 인듐 주석 산화물 등이 사용될 수 있다. 말할 필요도 없이, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 실리콘 산화물이 첨가된 인듐 주석 산화물(ITSO) 등이 사용될 수 있다.
각각의 발광 도전재료에서 조성물 비의 예들이 기술된다. 텅스텐 산화물을 포함하는 인듐 산화물에 있어서, 조성물 비와 관련하여, 텅스텐 산화물은 1.0 wt%일 수 있으며, 인듐 산화물은 99.0 wt% 일 수 있다. 텅스텐 산화물을 포함하는 인듐 아연 산화물에 있어서, 조성물 비와 관련하여, 텅스텐 산화물은 1.0 wt%일 수 있으며, 아연 산화물은 0.5 wt%일 수 있으며, 인듐 산화물은 98.5 wt%일 수 있다. 티타늄 산화물을 포함하는 인듐 산화물에 있어서, 조성물 비와 관련하여, 티타늄 산화물은 1.0 내지 5.0 wt% 일 수 있으며, 인듐 산화물은 99.0 내지 95.0 wt% 일 수 있다. 인듐 주석 산화물(ITO)에 있어서, 조성물 비와 관련하여, 주석 산화물은 10.0 wt%일 수 있으며, 인듐 산화물은 90.0 wt%일 수 있다. 인듐 아연 산화물(IZO)에 있어서, 조성물 비와 관련하여, 아연 산화물은 10.7 wt% 일 수 있으며, 인듐 산화물은 89.3 wt%일 수 있다. 게다가, 티타늄 산화물을 포함하는 인듐 주석 산화물에 있어서, 조성물 비와 관련하여, 티타늄 산화물은 5.0 wt%일 수 있으며, 주석 산화물은 10.0 wt%일 수 있으며, 인듐 산화물은 85.0 wt%일 수 있다. 앞서 기술된 조성물 비들은 예시적이며 조성물 비는 적절하게 설정될 수 있다.
다음으로, 코팅법에 의해 얻어진 절연막(예컨대, 알킬 그룹을 포함하는 SiOx 막 또는 유기 수지 막)은 제 1 전극(623)의 단부 부분을 덮는 절연체(629)(또한, 뱅크, 격벽, 장벽, 제방 등으로 언급됨)를 형성하도록 패터닝된다.
그 다음에, 유기 화합물(624)을 포함하는 층은 증착 방법 또는 코팅법에 의해 형성된다. 다음으로, 유기 발광 소자의 제 2 전극(625), 즉 캐소드(또는 애노드)가 형성된다. 제 2 전극(625)으로서, MgAg, MgIn 또는 AlLi와 같은 합금 또는 투명 도전막(ITO와 같은)이 사용된다.
그 다음에, 보호층(626)은 증착 방법 또는 스퍼터링 방법에 의해 형성된다. 보호층(626)은 제 2 전극(625)을 보호한다. 발광 소자의 광이 보호층(626)을 통해 추출될 때, 투명 재료는 보호층(626)에 대해 바람직하다. 보호층(626)은 필요하지 않은 경우에 제공될 수 있다는 것에 유의해야 한다.
그 다음에, 밀봉 기판(633)은 발광 소자를 밀봉하기 위해 밀봉제(628)에 의해 부착된다. 다시 말해서, 발광 표시 장치에서, 표시 영역의 주변은 밀봉제에 의해 둘러싸이며 기판들의 쌍으로 밀봉된다. 그러나, TFT의 층간 절연막은 기판의 전체 표면위에 제공된다. 따라서, 밀봉제의 패턴이 층간 절연막의 주변 에지 내부에서 인발될 때, 습기 또는 불순물이 밀봉제의 패턴 외부에 배치된 층간 절연막의 쌍으로부터 입력될 수 있는 가능성이 존재한다. 결과적으로, TFT의 층간 절연막으로서 사용되는 절연막의 주변에 대해, 밀봉제는 밀봉제의 패턴을 밀봉제의 패턴의 내부, 바람직하게 절연막의 에지부를 덮으며, 이에 따라 절연막의 에지부는 밀봉제의 패턴과 중첩된다. 밀봉제(628)에 의해 둘러싸인 영역이 충전재로 충전된다는 것에 유의해야 한다. 대안적으로, 밀봉제(628)에 의해 둘러싸인 영역은 건조된 불활성 가스로 충전된다.
마지막으로, FPC(632)는 알려진 방법에 의해 이방성 도전막(631)을 가진 단자 전극에 부착된다(도 7). 제 1 전극(623)과 동일한 단계에서 얻어진 투명 도전막은 단자 전극의 상부 층을 위해 바람직하게 사용되며, 게이트 배선과 동시에 형성된 단자 전극의 층으로서 사용되도록 제 3 도전층(615c)위에 형성된다.
앞의 단계들을 통해, 화소부, 구동 회로, 및 단자 부분이 하나의 기판 위에 형성된다.
이러한 실시예 모드에서, 라인 폭들 또는 위치들은 전극들(641 내지 647)의 측면들이 이하에서 배열되는 제 1 도전층 및 제 3 도전층의 측면들과 중첩되지 않도록 적절하게 설정되며, 절연체(629)의 두께가 보장된다. 따라서, 두께가 부분적으로 얇게 되는 것을 방지할 뿐만 아니라 전극들(641 내지 647) 및 제 2 전극(625)이 중첩되는 부분의 단락을 방지하는 것이 가능하다.
더욱이, 발광 장치에서, 발광 장치의 한 측면 또는 양 측면들은 발광 표시 표면으로서 사용될 수 있다. 제 1 전극(623) 및 제 2 전극(625)이 투명 도전막들을 사용하여 형성되는 경우에, 발광 소자에서 발생된 광은 기판(61) 및 밀봉 기판(633)을 통해 반대 측면들 상에서 추출된다. 이러한 경우에, 투명 재료들은 밀봉 기판(633) 또는 충전재(627)를 위해 바람직하게 사용된다.
더욱이, 제 2 전극(625)이 금속막과 함께 형성되고 제 1 전극(623)이 투명 도전막과 함께 형성되는 경우에, 발광 소자에서 발생된 광은 단지 기판(61)을 통해 추출되며, 다시 말해서 바닥 방사 구조가 얻어진다. 이러한 경우에, 밀봉 기판(633)에 대한 투명 재료 또는 충전재를 사용하는 것이 필요치 않다.
제 1 전극(623)이 금속 막과 함께 형성되고 제 2 전극(625)이 투명 도전막과 함께 형성될 때, 발광 소자에서 발생된 광은 단지 밀봉 기판(633)을 통해 추출되며, 다시 말해서 상부 방사 구조가 얻어진다. 이러한 경우에, 기판(610)에 대해 투명 재료를 사용하는 것이 필요치 않다.
게다가, 제 1 전극(623) 및 제 2 전극(625)에 대한 재료들은 일함수를 고려하여 선택될 필요가 있다. 그러나, 제 1 전극 및 제 2 전극은 그것의 화소 구조에 따라 애노드 또는 캐소드일 수 있다. 구동 TFT의 극성이 p-채널형일 때, 제 1 전극이 애노드로서 사용되고 제 2 전극이 캐소드로서 사용되는 것이 바람직하다. 구동 TFT의 극성이 n-채널형일 때, 제 1 전극이 캐소드로서 사용되고 제 2 전극이 애노드로서 사용되는 것이 바람직하다.
더욱이, 발광 장치에서, 화상을 표시하는 구동 방법은 특히 제한되지 않으며, 예컨대 점-순차 구동 방법, 라인-순차 구동 방법, 프레임 순차 구동 방법 등이 사용될 수 있다. 라인-순차 구동 방법이 전형적으로 사용되며, 시간 분할 그레이 스케일 구동 방법 또는 영역 그레이 스케일 구동 방법이 적절하게 사용될 수 있다. 더욱이, 발광 장치의 소스 라인에 입력될 비디오 신호는 아날로그 신호 또는 디지털 신호일 수 있으며, 구동 회로 등은 비디오 신호에 따라 적절하게 설계될 수 있다.
게다가, 디지털 비디오 신호들을 사용하는 발광 장치들은 비디오 신호들이 정전압(CV)에서 화소로 입력되는 신호들 및 비디오 신호들이 정전류(CC)에서 화소에 입력되는 신호들로 분류된다. 비디오 신호가 정전압(CV)에서 화소에 입력되는 발광 장치들은 신호가 정전압(CVCV)에서 발광 소자에 입력되는 신호들 및 신호가 정전류(CVCC)에서 발광 소자에 입력되는 신호들로 분류된다. 비디오 신호들이 정전류(CC)에서 화소에 입력되는 발광 장치들은 정전압이 신호(CCCV)로서 발광 소자에 공급되는 장치들 및 정전류가 신호(CCCC)로서 발광 소자에 공급되는 장치들로 분류된다.
게다가, 보호 회로(보호 다이오드와 같은)는 정전기 방전 손상을 방지하기 위해 발광 장치에 제공될 수 있다.
이러한 실시예 모드는 실시예 모드들 1 내지 3 중 어느 하나와 자유롭게 결합될 수 있다.
[실시예 모드 5]
실시예 모드 5는 도 8a 및 도 8b를 참조하여 FPC 또는 구동 IC가 발광 표시 패널에 장착되는 예를 기술한다.
도 8a는 FPC들(1209)이 예로서 4개의 단자 부분들(1208)에 부착되는 평면도이다. 발광 소자 및 TFT를 포함하는 화소부(1202), TFT를 포함하는 게이트측 구동 회로(1203), 및 TFT를 포함하는 소스측 구동 회로(1201)는 기판(1210) 위에 형성된다. 이들 회로들은 TFT들의 활성층들이 결정 구조를 가진 반도체 막으로부터 각각 형성될 때 하나의 기판 위에 형성될 수 있다. 따라서, 패널상 시스템(system-on-panel)이 구현되는 EL 표시 패널은 제조될 수 있다.
접촉 부분들과 다른 기판(1210)의 부분이 보호막으로 덮이고 광촉매 기질을 포함하는 기본층이 보호 막 위에 제공된다는 것에 유의해야 한다.
화소부를 삽입하기 위해 제공된 두 개의 접속 영역들(1207)은 발광 소자의 제 2 전극을 낮은 배선에 접촉시키기 위해 제공된다. 발광 소자의 제 1 전극이 화소부에 제공된 TFT에 전기적으로 접속된다는 것에 유의해야 한다.
밀봉 기판(1204)은 화소부 및 구동 회로들을 둘러싸는 밀봉제(1205)에 의해 그리고 밀봉제로 둘러싸인 충전재에 의해 기판(1210)에 고정된다. 더욱이, 투명 건조제를 포함하는 충전재가 사용되는 구조가 또한 사용될 수 있다. 건조제는 화소 부분과 중첩되지 않은 영역 내에 배치될 수 있다.
도 8a에 도시된 구조는 비교적 큰 크기의 XGA 클래스(예컨대, 대각: 4.3인치)의 발광 장치에 대한 바람직한 예이다. 도 9b는 프레임이 좁은(예컨대 대각: 1.5 인치) 작은 크기의 발광 장치에 적합한 COG 모드를 사용하는 예이다.
도 8b에서, 구동 IC(1301)는 기판(1310) 상에 장착되며, FPC(1309)는 구동 IC의 단부에 배치된 단자 부분(1308) 상에 장착된다. 장착될 다수의 구동 IC들(1301)은 생산성을 개선하는 측면에서 한 측면이 300 내지 1000mm 이상인 직사각형 기판 위에 바람직하게 형성된다. 다시 말해서, 유닛으로서 구동 회로부 및 입력-출력 단자를 가진 다수의 회로 패턴들은 기판 위에 바람직하게 형성되고 구동 IC들을 취하기 위해 분리된다. 구동 IC는 한 측면이 15 내지 80 mm 정도 길고 다른 측면이 1 내지 6 mm 정도 짧은 직사각형으로 형성될 수 있다. 대안적으로, 구동 IC는 구동 회로의 한 측면이 화소부의 한 측면에 추가되는 화소 영역 또는 길이의 한 측면에 대응하는 길이를 가진 측면을 가질 수 있다.
구동 IC는 그것이 긴 측면을 갖기 때문에 외부 크기와 관련하여 IC 칩보다 우수하다. 긴 측면이 15 내지 80 mm으로 형성된 구동 IC가 사용될 때, 화소부에 대응하게 장착되도록 요구된 구동 IC들의 수가 IC 칩들을 사용하는 경우와 비교하여 적으며, 이에 따라 제조 수율이 개선된다. 구동 IC가 유리 기판 위에 형성될 때, 모기판의 형상에 제한이 존재하지 않기 때문에 생산성이 손실되지 않는다. 이는 원형 실리콘 웨이퍼로부터 IC 칩을 선택하는 경우와 비교할 때 매우 유리하다.
더욱이, TAB 모드가 사용될 수 있으며, 이 경우에 다수의 테이프들이 부착되며 구동 IC는 테이프들 상에 장착될 수 있다. COG 모드의 경우에서처럼, 단일 구동 IC는 단일 테이프 상에 장착될 수 있다. 이러한 경우에, 구동 IC를 고정하기 위한 금속 피스 등은 강도를 강화하기 위해 바람직하게 함께 부착된다.
화소부(1302)와 구동 IC(1301) 사이에 제공된 접속 영역(1307)은 발광 소자의 제 2 전극을 하부 배선에 접촉하기 위해 제공된다. 발광 소자의 제 1 전극이 화소부를 위해 제공된 TXT에 전기적으로 접속된다는 것에 유의해야 한다.
밀봉 기판(1304)은 화소부(1302)를 둘러싸는 밀봉제(1305)에 의해 그리고 밀봉제로 둘러싸인 충전재에 의해 기판(1310)상에 고정된다.
화소부에서 TFT의 활성층으로서 비정질 반도체 막을 사용할 때, 동일한 기판 위에 구동 회로를 형성하는 것이 곤란하며 이에 따라 도 8b에 도시된 구조가 큰 크기일 때조차 사용된다.
능동 매트릭스 발광 장치는 여기에서 표시 장치의 예로서 도시되며, 본 발명은 능동 매트릭스 액정 표시 장치에 적용될 수 있다. 능동 매트릭스 액정 표시 장치에서, 매트릭스로 배열된 화소 전극들은 화면 상에 화상 패턴을 표시하기 위해 구동된다. 특히, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 공급되며, 이에 따라 소자 기판에 제공된 화소 전극과 대향 기판에 제공된 대향 전극 사이의 액정은 광학적으로 변조된다. 광학 변조는 관찰자에게 화상 패턴으로서 인식될 수 있다. 대향 기판 및 소자 기판은 균일한 간격으로 이격되도록 배치되며, 이들 사이의 공간은 액정으로 충전된다. 액정 재료는 기포가 폐쇄 패턴을 가진 밀봉제에 의해 입력되지 않도록 감소된 압력하에서 하강될 수 있으며, 기판들은 서로 결합될 수 있다. 대안적으로, 개방 부분을 가진 밀봉 패턴을 제공하고 TFT 기판을 결합한후에 모세관 현상을 사용하여 액정이 주입되는 딥 방법(dip method)(펌핑 방법(pumping method))이 사용될 수 있다.
더욱이, 본 발명은, 컬러 필터없이, 광학 셔터를 가진 액정 표시 장치 뿐만 아니라 RGB의 3색을 위한 백라이트 광 소스를 고속으로 블링킹(blinking)하는 필드 순차 구동 시스템에 적용될 수 있다.
전술한 바와 같이, 본 발명을 구현함으로써, 다시 말해서 실시예 모드들 1 내지 4의 임의의 구조 또는 제조 방법을 사용함으로써, 다양한 전자 장치들이 완성될 수 있다.
[실시예 모드 6]
본 발명에 따른 반도체 장치들 및 전자 장치들로서, 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글형 표시 장치(헤드 장착 표시 장치), 네비게이션 시스템, 오디오 재생 장치(예컨대, 카 오디오 컴포넌트, 또는 오디오 컴포넌트), 랩탑 퍼스널 컴퓨터와 같은 퍼스널 컴퓨터, 이동 정보 단말(이동 컴퓨터, 휴대 전화, 이동 게임 머신, 전자책 등), 기록매체가 제공된 화상 재생 장치(특히, 디지털 호환가능 디스크(DVD)와 같은 기록 매체의 콘텐츠를 재생할 수 있고 화상을 표시하는 디스플레이를 갖는 장치) 등이 제공될 수 있다. 전자 장치들의 특정 예들은 도 9a 내지 도 9d 및 도 10에 도시되어 있다.
도 9a는 주몸체(2101), 표시부(2102), 이미징부, 동작키들(2104), 셔터(2106) 등을 포함하는 디지털 카메라를 도시한다. 도 9a는 표시부(2102) 측면으로부터 보여지는 디지털 카메라를 도시하며, 이미징부은 도 9a에 도시되지 않는다. 본 발명에 따르면, 고신뢰 디지털 카메라가 제조될 수 있다.
도 9b는 주몸체(2201), 케이싱(2202), 표시부(2203), 키보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206) 등을 포함하는 랩탑 퍼스널 컴퓨터를 도시한다. 본 발명에 따르면, 고신뢰 랩탑 퍼스널 컴퓨터가 제조될 수 있다.
도 9c는 주몸체(2401), 케이싱(2402), 표시부 A(2403), 표시부 B(2404), 기록매체(예컨대, DVD) 기록부(2405), 동작 키들(2406), 스피커부(2407) 등을 포함하는, 기록매체가 제공된 휴대용 화상 재생 장치(특히, DVD 플레이어)를 도시한다. 표시부 A(2403)는 화상 정보를 주로 표시하며, 표시부 B(2404)는 주로 문자 정보를 표시한다. 기록매체를 가진 이러한 화상 재생 장치의 카테고리는 홈 게임 머신 등을 포함한다. 본 발명에 따르면, 고신뢰 화상 재생 장치가 제조될 수 있다.
도 9d는 케이싱(1901), 지지부(1902), 표시부(1903), 스피커부(1904), 비디오 입력 단말(1905) 등을 포함하는 표시 장치를 도시한다. 이러한 표시 장치는 표시부(1903) 및 구동 회로와 관련하여 앞서 기술된 실시예 모드들에 기술된 제조 방법에 의해 형성된 박막 트랜지스터를 사용함으로써 제조된다. 액정 표시 장치, 발광 장치 등은 표시 장치의 예로서 주어진다. 특히, 정보를 표시하는 모든 형태의 표시 장치들은 예컨대 컴퓨터용 표시 장치, 텔레비전 방송 수신용 표시 장치, 및 광고용 표시 장치를 포함한다. 본 발명에 따르면, 고신뢰 표시 장치, 특히 22 내지 50 인치의 대형 화면을 가진 대형 표시 장치가 제조될 수 있다.
도 10에 도시된 휴대 전화에서, 동작 스위치들(904), 마이크로폰(905) 등을 포함하는 주몸체(A)(901)는 표시 패널(A)(908), 표시 패널(B)(909), 스피커(906) 등을 포함하는 주몸체(B)(902)에 힌지(910)를 통해 결합되며, 이는 힌지(910)에 의해 개방 및 폐쇄가능하다. 표시 패널(A)(908) 및 표시 패널(B)(909)은 회로 보드(907)와 함께 주몸체(B)(902)의 케이싱(903)에 배치된다. 표시 패널(A)(908) 및 표시 패널(B)(909)의 화소부들은 그들이 케이싱(903)에 형성된 개구부를 볼 수 있도록 배치된다.
표시 패널(A)(908) 및 표시 패널(B)(909)에 대해, 화소들의 수와 같은 세부사항들이 휴대 전화(900)의 기능들에 따라 적절하게 결정될 수 있다. 예컨대, 표시 패널(A)(908) 및 표시 패널(B)(909)은 주-화면 및 부-화면으로서 각각 결합될 수 있다.
본 발명에 따르면, 고신뢰 이동정보 단말이 구현될 수 있다.
이러한 실시예 모드에 따른 휴대 전화는 이의 기능들 또는 응용들에 따라 다양한 모드들로 변경될 수 있다. 예컨대, 이러한 전화기는 힌지(910)에서 이미징 소자를 구현한 카메라 장착 휴대 전화일 수 있다. 동작 스위치들(904), 표시 패널(A)(908) 및 표시 패널(B)(909)이 하나의 케이싱 내에 배치될 때조차, 앞서 기술된 효과가 획득될 수 있다. 게다가, 이러한 실시예 모드의 구조가 다수의 표시부들을 갖춘 정보 표시 단말에 적용될 때조차 유사한 효과 획득될 수 있다.
앞서 기술된 바와 같이, 다양한 형태의 전자 장치들은 본 발명을 구현함으로써, 예컨대 실시예 모드들 1 내지 5의 임의의 하나의 제조 방법 또는 구조를 사용함으로써 완성될 수 있다.
본 발명은 반도체 장치를 제조할 때 또는 반도체 장치를 제조한 후 단락이 효과적으로 방지될 수 있기 때문에 효과적이다.
본 출원은 2005년 5월 13일에 일본특허청에 출원된 일본특허 출원번호 제2005-141132호에 기초하며, 이 출원의 전체 내용은 본 명세서에 참조문헌으로서 통합된다.
11: 제 1 절연층
12: 제 1 배선
13: 제 2 배선
14: 금속층
15: 제 2 절연층
16: 제 3 절연층

Claims (9)

  1. 기판 위의 반도체 층;
    상기 반도체 층 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 배선;
    상기 제 1 배선 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 2 배선; 및
    상기 제 2 배선 위의 제 3 절연막을 포함하고,
    상기 제 1 배선은 상기 제 2 배선과 교차하고,
    상기 제 1 배선의 일부는 상기 제 2 배선이 확장하는 방향으로 돌출하고,
    상기 제 1 배선의 상기 일부는 상기 반도체 층 및 상기 제 2 배선과 중첩하고,
    상기 제 1 배선의 상기 일부의 폭은 상기 제 2 배선의 폭보다 작고,
    상기 제 1 배선의 상기 일부의 단부와 상기 제 2 배선의 단부의 위치들은 서로 다른, 반도체 장치.
  2. 기판 위의 반도체 층;
    상기 반도체 층 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 배선;
    상기 제 1 배선 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 2 배선; 및
    상기 제 2 배선 위의 제 3 절연막을 포함하고,
    상기 제 1 배선은 게이트 배선이고, 상기 반도체 층과 중첩하고,
    상기 제 2 배선은 상기 제 1 배선의 일부와 중첩하고,
    상기 제 1 배선의 상기 일부의 폭은 상기 제 2 배선의 폭보다 작고,
    상기 제 1 배선의 상기 일부의 단부와 상기 제 2 배선의 단부의 위치들은 서로 다른, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 절연막 위에 제공되는 발광층을 더 포함하는, 반도체 장치.
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 배선의 상기 단부와 상기 제 2 배선의 상기 단부는 테이퍼된 형상을 갖는, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 플라스틱 기판인, 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 배선은 다층막을 포함하는, 반도체 장치.
  8. FPC; 및
    제 1 항 또는 제 2 항에 따른 상기 반도체 장치를 포함하는, 표시 모듈.
  9. 동작 스위치 및 제 8 항에 따른 상기 표시 모듈을 포함하는, 전자 장치.
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