JP2004363300A - 液晶表示装置 - Google Patents
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Abstract
【課題】ＴＦＴ１０及び補助容量素子１８を備える液晶表示装置１について、開口率の向上と補助容量の充分な確保とを両立させ、安価で精度良く容易な製造を可能にすると共に、表示の詳細化を図る。
【解決手段】石英基板１１の上には、ＴＦＴ１０及び補助容量素子１８が設けられている。補助容量素子１８は、ＴＦＴ１０の下方位置に設けられ、少なくとも３つ以上の補助容量電極１３，１５，１７により構成されている。一方、石英基板１１には、ＴＦＴ１０の下方位置で上方に開口する凹部１２が形成されている。補助容量素子１８は、上記凹部１２の内部に設けられている。そして、補助容量電極を接続する第１のコンタクトホール２０ｃ及び第３のコンタクトホール２０ｅは、ソース配線２５ａに対し、上下方向に重なる位置に形成されている。
【選択図】 図１
【解決手段】石英基板１１の上には、ＴＦＴ１０及び補助容量素子１８が設けられている。補助容量素子１８は、ＴＦＴ１０の下方位置に設けられ、少なくとも３つ以上の補助容量電極１３，１５，１７により構成されている。一方、石英基板１１には、ＴＦＴ１０の下方位置で上方に開口する凹部１２が形成されている。補助容量素子１８は、上記凹部１２の内部に設けられている。そして、補助容量電極を接続する第１のコンタクトホール２０ｃ及び第３のコンタクトホール２０ｅは、ソース配線２５ａに対し、上下方向に重なる位置に形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特に、薄膜トランジスタの下方に補助容量素子が形成された液晶表示装置に係るものである。
【０００２】
【従来の技術】
薄型で消費電力が低い液晶表示装置のうち、駆動素子として薄膜トランジスタ（以下ＴＦＴと略称する）を用いたものは、コントラストや応答速度などの点で優れた性能を有しているため、主に、パソコンなどの表示部や、携帯用ＴＶなどに適用されている。そして、近年、このＴＦＴを用いた液晶表示装置の市場規模は、拡大を続けている。
【０００３】
以下に、従来の液晶表示装置のＴＦＴ基板について説明する。図２０は、ＴＦＴ１１０を備えるＴＦＴ基板１０５の平面レイアウトの一例を示している。図１９は、図２０におけるＸＩＸ−ＸＩＸ線断面図である。
【０００４】
図１９に示すように、石英基板１１１の上には、所定形状の下部遮光膜１１２が設けられ、該下部遮光膜１１２の上には、第１の絶縁膜１１４を介してＴＦＴ半導体層１１６が設けられている。ＴＦＴ半導体層１１６の上には、ゲート酸化膜１１７が設けられ、該ゲート酸化膜１１７の上には、ゲート電極１１８が設けられている。
【０００５】
上記ＴＦＴ半導体層１１６には、チャネル領域１１６ｃと、ソース領域１１６ａと、ドレイン領域１１６ｂと、補助容量素子用の下部容量電極１１３とが形成されている。下部容量電極１１３の上方には、ゲート酸化膜１１７を介して上部容量電極１１５が設けられている。すなわち、下部容量電極１１３と、上部容量電極１１５と、該各容量電極１１３，１１５に挟まれたゲート酸化膜１１７とによって、補助容量素子１３０が構成されている。
【０００６】
上記ゲート酸化膜１１７の上には、ゲート電極１１８及び上部容量電極１１５を覆うように、第２の絶縁膜１１９が設けられている。第２の絶縁膜１１９及びゲート酸化膜１１７の所定部分には、ソースコンタクトホール１２０ａ及びドレインコンタクトホール１２０ｂが形成されている。第２の絶縁膜１１９の上には、ソースコンタクトホール１２０を介してソース領域１１６ａに接続されたソース電極１２４ａが設けられると共に、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されたドレイン電極１２４ｂが設けられている。
【０００７】
さらに、第２の絶縁膜１１９の上には、上記ソース電極１２４ａ及びドレイン電極１２４ｂを覆うように、第３の絶縁膜１２５が設けられている。第３の絶縁膜１２５には、ドレイン電極１２４ｂの上方の所定部分に、画素コンタクトホール１２６が形成されている。第３の絶縁膜１２５の上には、画素コンタクトホール１２６を介してドレイン電極１２４ｂに接続された透明画素電極１２７が設けられている。
【０００８】
ところで、このようなＴＦＴ基板が適用されたプロジェクション用の液晶表示装置は、用途や将来性の面から大きな注目を集めており、その開発が進められている。プロジェクション用の液晶パネルは、その特性として、高輝度性や高精細性が要求されるため、液晶パネルの開口率を大きくすることが重要となる。開口率を大きくする上で問題となるのは、液晶の電位を保持するための補助容量素子である。
【０００９】
すなわち、補助容量素子の容量電極には、通常、遮光性を有する金属膜が適用されることが多いため、補助容量素子は、光を透過させない。したがって、開口率を向上させるためには、補助容量素子の面積を小さくすることが必要である。しかしながら、補助容量素子の面積を小さくすると、画素電極の電位を適切に保持することが難しくなり、その結果、表示品位の低下を招いてしまうという問題が生じる。このように、開口率の向上と、補助容量の確保とは、相反する問題である。
【００１０】
これに対し、図２１に示すように、ＴＦＴ１１０の下層に、遮光膜を兼ねた補助容量素子１３０を設けることが知られている（例えば、特許文献１参照）。以下に、このＴＦＴ基板１０５について、図２１を参照して説明する（尚、図１９と同じ部分については、同じ符号を付してその詳細な説明を省略する）。
【００１１】
ＴＦＴ基板１０５には、石英基板１１１の上に、下部容量電極１１５、絶縁膜１２３、及び上部容量電極１１３が順に積層されている。一方、第１の絶縁膜１１４、ゲート酸化膜１１７、及び第２の絶縁膜１１９には、コンタクトホール１２０ｃが形成されている。そして、ドレイン電極１２４ｂは、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されていると共に、コンタクトホール１２０ｃを介して下部容量電極１１３に接続されている。こうして、補助容量素子１３０と、ＴＦＴ半導体層１１６及びゲート電極１１８とを上下方向に畳重させることによって、開口率の向上と、補助容量の確保とを実現しようとしている。
【００１２】
【特許文献１】
特開２００１−６６６３８号公報
【００１３】
【発明が解決しようとする課題】
しかし、プロジェクションの小型化及び高輝度化が進むにつれて、開口部である画素領域以外の、ＴＦＴ半導体層やゲート配線等の遮光領域は、さらに小さく形成される。その結果、上記特許文献１の補助容量素子構造では、補助容量の充分な確保が困難になってしまう。
【００１４】
そこで、補助容量を増大させるために、補助容量素子構造を、上下に重なる２層の補助容量素子により構成することが考えられる。しかしながら、この補助容量素子の２層構造では、（１）パターニング工程の増加に伴ってコストが増大するという問題、（２）パターン成形される膜が増えることにより上層で発生する段差が大きくなるため、上層におけるパターニングやエッチングの不良が生じるという問題、（３）補助容量素子の容量電極が３層あるために、フォト合わせ（アライメント）のマージンが必要となり、開口部の拡大を妨げるという問題、等がある。すなわち、上記特許文献１の補助容量素子構造を、単に２層構造にすることにより実際のデバイスとして製造することは、非常に困難である。
【００１５】
さらに、例えば、補助容量素子の３層の容量電極のうち、最上層の容量電極と最下層の容量電極とを電気的に接続して同電位に構成しようとすると、その接続のために基板上に２つのコンタクトホールを設けることが必要となる。さらに、基板上には、補助容量素子における中間層の容量電極とＴＦＴ半導体層とを接続するための２つのコンタクトホールや、該ＴＦＴ半導体層とソース配線とを接続するためのコンタクトホールを形成する必要がある。すなわち、補助容量素子を複数層の容量電極により構成すると、基板上に多数のコンタクトホールを設ける必要がある。
【００１６】
上記各コンタクトホールは、全て基板上の遮光領域に形成されており、該遮光領域は、ゲート配線が設けられる遮光領域と、ソース配線が設けられる遮光領域とにより構成されている。ここで、図２０に示すように、従来、上記各コンタクトホールは、ゲート配線が設けられる遮光領域に集中して形成されていた。
【００１７】
しかし、多数のコンタクトホールが、ゲート配線が設けられる遮光領域に集中して形成されると、該ゲート配線が設けられる遮光領域に対し、コンタクトホールを設けるための長大なスペースが必要となってしまう。したがって、上記ゲート配線が設けられる遮光領域を縮小することにより画素領域を小型化し、表示の詳細化を図ることは、非常に難しい。
【００１８】
本発明は斯かる諸点に鑑みてなされたものであり、その目的とするところは、補助容量素子を備える液晶表示装置について、開口率の向上と補助容量の充分な確保とを両立させ、安価で精度良く容易な製造を可能にすると共に、表示の詳細化を図ることにある。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために、この発明では、少なくとも３つ以上の補助容量電極により構成される補助容量素子の少なくとも一部を、薄膜トランジスタの下方に形成した凹部の内側に設けると共に、上記補助容量電極の少なくとも２つを接続するコンタクトホールを、上記薄膜トランジスタのソース配線に対し、上下方向に重なる位置に形成するようにした。
【００２０】
具体的に、本発明に係る液晶表示装置は、絶縁性基板の上に設けられると共にソース配線及びゲート配線が接続され、画素電極を駆動するための薄膜トランジスタと、上記薄膜トランジスタの下方に設けられた補助容量素子とを備える液晶表示装置が対象である。そして、上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜は、上記薄膜トランジスタの下方位置で上方に開口している凹部を備え、上記補助容量素子は、互いに重ねられた少なくとも３つ以上の補助容量電極により構成され、上記補助容量素子の少なくとも一部は、上記凹部の内側に設けられ、上記補助容量電極の少なくとも２つは、該各補助容量電極からそれぞれ上方へ延びるコンタクトホールを介して接続され、上記コンタクトホールは、上記ソース配線に対し、上下方向に重なる位置に形成されている。
【００２１】
上記補助容量素子は、少なくとも一部が凹部の底に設けられた第１の補助容量電極と、該第１の補助容量電極の上に絶縁膜を介して設けられた第２の補助容量電極と、該第２の補助容量電極の上に絶縁膜を介して設けられた第３の補助容量電極とにより構成され、上記第２の補助容量電極及び第３の補助容量電極は、上記凹部の内側のみに形成されていてもよい。
【００２２】
上記第１の補助容量電極、第２の補助容量電極、及び第３の補助容量電極の各最上端部は、同一の平面を構成していることが好ましい。
【００２３】
上記第１の補助容量電極と、第３の補助容量電極とを接続する第１の接続電極と、第２の補助容量電極と、薄膜トランジスタにおける半導体層の一部に形成された一対の高濃度不純物領域の一方とを接続する第２の接続電極とを備えていることが望ましい。
【００２４】
上記第１の接続電極は、ゲート配線と同じ層に形成されていることが好ましい。
【００２５】
上記ゲート配線の層と、ソース配線の層との間には、導電層が設けられ、上記第１の接続電極は、上記導電層の少なくとも一部により構成されているようにしてもよい。
【００２６】
上記薄膜トランジスタの半導体層におけるチャネル領域は、上記導電層の少なくとも一部により覆われていることが好ましい。
【００２７】
上記チャネル領域の左右両側には、低濃度不純物領域を介して高濃度不純物領域がそれぞれ設けられており、上記低濃度不純物領域は、上記導電層の一部により覆われているようにしてもよい。
【００２８】
すなわち、本発明に係る液晶表示装置は、絶縁層基板、又は該絶縁性基板の上の絶縁膜に形成された凹部の内側に補助容量素子を設け、該補助容量素子の上方に薄膜トランジスタを形成することにより製造される。
【００２９】
その結果、補助容量素子が、薄膜トランジスタに対して上下方向に重ねて設けられ、少なくとも３つ以上の補助容量電極により構成されているため、該補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することが可能となる。
【００３０】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストが低減すると共に、フォト合わせのためのマージンが不要となり、パターン成形される膜が全体として減少することにより上層側で生じる段差が低減する。その結果、液晶表示装置を安価で精度良く容易に製造することが可能となる。
【００３１】
さらに、本発明では、補助容量電極の少なくとも２つを接続するコンタクトホールを、ソース配線に対して上下方向に重ねるようにしている。つまり、絶縁性基板上に形成される複数のコンタクトホールは、ソース配線が設けられる領域と、ゲート配線が設けられる領域との双方に分散して設けられる。すなわち、多数のコンタクトホールが、上記ゲート配線が設けられる領域に集中して形成されないため、該ゲート配線が設けられる領域を縮小させることが可能となる。その結果、画素領域を小型化して表示の詳細化を図ることが可能となる。
【００３２】
また、ゲート配線の層とソース配線の層との間に設けた導電層の少なくとも一部により、薄膜トランジスタの半導体層におけるチャネル領域を覆うことによって、上方から入射する周囲の外光を遮光することができるため、該薄膜トランジスタの特性を向上させることが可能となる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。
【００３４】
（実施形態１）
図１〜図９は、本発明に係る液晶表示装置の実施形態１を示している。本実施形態の液晶表示装置１は、ＴＦＴ基板５と、該ＴＦＴ基板５に対向する対向基板（図示省略）と、該対向基板とＴＦＴ基板５との間に設けられた液晶層（図示省略）とを備えている。
【００３５】
ＴＦＴ基板５は、平面図である図４に一部を拡大して示すように、マトリクス状に配置された複数の画素領域２と、該各画素領域２の間に格子状に設けられた遮光領域３とを備えている。少なくとも画素領域２の上方には、液晶層（図示省略）に所定の電圧を印加するための画素電極２８が設けられている。遮光領域３には、画素電極２８を駆動するための薄膜トランジスタ１０（以下、ＴＦＴと略称する）と、画素電極２８の充電電荷を安定して保持するための補助容量素子１８とが設けられている。上記ＴＦＴ１０及び補助容量素子１８は、図４におけるＩ−Ｉ線断面図である図１に示すように、絶縁性基板である石英基板１１の上に形成されている。補助容量素子１８は、ＴＦＴ１０の下方位置に設けられている。また、ＴＦＴ１０には、ソース配線２５ａ（以降、ソース電極とも称する）及びゲート配線２２（以降、ゲート電極とも称する）が接続されている。
【００３６】
図１に示すように、石英基板１１の上面には、上記ＴＦＴ１０の下方位置で上方に開口する凹部１２が形成されている。凹部１２は、図１におけるＩＩ−ＩＩ線断面図である図２に示すように、石英基板１１の上面において、遮光領域３に沿って鉤状に折れ曲がって延びる溝に形成されている。
【００３７】
補助容量素子１８は、少なくとも一部が上記凹部１２の内側に設けられ、互いに重ねられた３つの補助容量電極１３，１５，１７と、該各補助容量電極１３，１５，１７の間にそれぞれ介在された補助容量絶縁膜１４，１６とにより構成されている。補助容量電極１３，１５，１７は、第１の補助容量電極１３と、第２の補助容量電極１５と、第３の補助容量電極１７とにより構成される一方、補助容量絶縁膜１４，１６は、第１の補助容量絶縁膜１４と、第２の補助容量絶縁膜１６とにより構成されている。
【００３８】
第１の補助容量電極１３は、上記凹部１２の底面及び内側面と、該凹部１２の周りの遮光領域３とにおいて薄膜状に形成されている。すなわち、第１の補助容量電極１３は、凹部１２の内壁面に沿って凹状に形成されている。そして、第１の補助容量電極１３は、隣接する画素の間で互いに接続されることにより、遮光領域３に亘って格子状又は配線状に形成されている。
【００３９】
第２の補助容量電極１５は、上記凹部１２の内側において、第１の補助容量電極１３の上に第１の補助容量絶縁膜１４を介して設けられている。第２の補助容量電極１５の底は、第１の補助容量絶縁膜１４の底と同じ形状に形成されている。つまり、第２の補助容量電極１５の底は、凹部１２の底と同じ形状に形成されている。すなわち、第１の補助容量絶縁膜１４が凹部１２の内面に沿って形成され、第２の補助容量電極１５が第１の補助容量絶縁膜１４の内面に沿って形成されているため、第２の補助容量電極１５を、マスク等によるパターニングを不要としながら所定の凹形状に形成することが可能となる。同様に、第３の補助容量電極１７は、上記凹部１２の内側において、第２の補助容量電極１５の上に第２の補助容量絶縁膜１６を介して設けられている。
【００４０】
すなわち、図１に示すように、上記第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７は、上記凹部１２の内側のみに形成されている。そして、上記第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７の各最上端部は、同一の平面を構成している。このとき、上記第１の補助容量電極１３の最上端部は、第３の補助容量電極１７の下面よりも高い位置に形成されている。この第３の補助容量電極１７には、図１及び図２に示すように、切り欠き部３１が形成されている。
【００４１】
上記第１の補助容量電極１３は、第２の補助容量電極１５及び第３の補助容量電極１７とは異なる材料により構成されている。また、第２の補助容量電極１５及び第３の補助容量電極１７は、同じ材料により構成されている。すなわち、第１の補助容量電極１３は、硬質な高融点金属、又は該高融点金属を含む金属化合物により構成されており、例えば、Ｔａ、Ｎｂ、Ｗ、Ｐｄ、Ｃｒ、及びＴｉの少なくとも１つを含む材料により構成されていることが望ましい。一方、第２の補助容量電極１５及び第３の補助容量電極１７は、Ｓｉ又はＳｉを含む材料により構成されている。
【００４２】
上記ＴＦＴ１０は、上記補助容量素子１８の上方位置に、第１の層間絶縁膜１９を介して設けられている。ＴＦＴ１０は、第１の層間絶縁膜１９の上に設けられたＴＦＴ半導体層２０と、該ＴＦＴ半導体層２０を覆うゲート酸化膜２１と、該ゲート酸化膜２１の上に形成されたゲート電極２２と、ＴＦＴ半導体層２０に対し、後述の第２の接続電極３０ｂ又は第３の接続電極３０ｃを介して接続されるソース電極２５ａ及びドレイン電極２５ｂとを備えている。
【００４３】
ＴＦＴ半導体層２０は、図１に示すように、ソース領域２０ａと、ドレイン領域２０ｂと、該ドレイン領域２０ｂとソース領域２０ａとの間に設けられたチャネル領域２０ｃとにより構成されている。ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃは、第３の補助容量電極１７に対して上下方向に重なっている。そして、ＴＦＴ半導体層２０は、第１の層間絶縁膜１９の上において、ゲート酸化膜２１により覆われている。
【００４４】
上記ゲート電極２２は、ゲート酸化膜２１の上面における少なくともチャネル領域２０ｃの上方位置に設けられると共に、図４に示すように、遮光領域３に沿って所定の左右方向に、配線状に延びている。
【００４５】
ゲート酸化膜２１の上には、第１の接続電極３０ａと、第２の接続電極３０ｂと、第３の接続電極３０ｃとが形成されている。つまり、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃは、ゲート配線２２と同じ層に形成されている。
【００４６】
第１の層間絶縁膜１９及びゲート酸化膜２１には、第１のコンタクトホール２４ｃが第１の補助容量電極１３の上方位置に形成され、第２のコンタクトホール２４ｄが第２の補助容量電極１５の上方位置に形成され、第３のコンタクトホール２４ｅが第３の補助容量電極１７の上方位置に形成されている。一方、ゲート酸化膜２１には、第１のソースコンタクトホール２４ａがソース領域２０ａの上方位置に形成され、第１のドレインコンタクトホール２４ｂがドレイン領域２０ｂの上方位置に形成されている。
【００４７】
そして、上記第１の接続電極３０ａは、第１のコンタクトホール２４ｃを介して第１の補助容量電極１３に接続されると共に、第３のコンタクトホール２４ｅを介して第３の補助容量電極１７に接続されている。つまり、第１の接続電極３０ａは、第１の補助容量電極１３と、第３の補助容量電極１７とを接続している。
【００４８】
上記第２の接続電極３０ｂは、第２のコンタクトホール２４ｄを介して第２の補助容量電極１５に接続されると共に、第１のドレインコンタクトホール２４ｂを介してドレイン領域２０ｂに接続されている。つまり、第２の接続電極３０ｂは、第２の補助容量電極１５と、ＴＦＴ半導体層２０の一部に形成された一対の高濃度不純物領域の一方であるドレイン領域２０ｂとを接続している。
【００４９】
上記第３の接続電極３０ｃは、第１のソースコンタクトホール２４ａを介してソース領域２０ａに接続されている。上記各接続電極３０ａ，３０ｂ，３０ｃは、ゲート電極２２と共に第２の層間絶縁膜２３により覆われている。
【００５０】
尚、本実施形態では、補助容量素子１８を、３つの補助容量電極１３，１５，１７により構成したが、その他の実施形態としては、補助容量素子１８を４つ以上の複数の補助容量電極により構成してもよい。その場合には、補助容量電極の少なくとも２つが、該各補助容量電極からそれぞれ上方へ延びるコンタクトホールを介して接続されるように構成することが好ましい。
【００５１】
図１に示すように、第２の層間絶縁膜２３の上には、ソース電極２５ａ及びドレイン電極２５ｂが形成されている。
【００５２】
すなわち、第２の層間絶縁膜２３には、第２のソースコンタクトホール３３ａが第１のソースコンタクトホール２４ａの上方位置に形成され、第２のドレインコンタクトホール３３ｂが第１のドレインコンタクトホール２４ｂの上方位置に形成されている。
【００５３】
上記ソース電極２５ａは、図４に示すように、第１の接続電極３０ａに対して上下方向に重なるように設けられ、第２のソースコンタクトホール３３ａを介して第３の接続電極３０ｃに接続されている。言い換えれば、第１のコンタクトホール２４ｃ及び第３のコンタクトホール２４ｅは、上記ソース電極２５ａに対し、上下方向に重なる位置に形成されている。
【００５４】
また、上記ドレイン電極２５ｂは、図４に示すように、第２の接続電極３０ｂに対して上下に重なるように設けられ、第２のドレインコンタクトホール３３ｂを介して第２の接続電極３０ｂに接続されている。言い換えれば、第２のコンタクトホール２４ｄは、上記ドレイン電極２５ｂに対し、上下方向に重なるように形成されている。
【００５５】
上記ソース電極２５ａ及びドレイン電極２５ｂは、第３の層間絶縁膜２６により覆われており、該第３の層間絶縁膜２６の上には、上記画素電極２８が形成されている。画素電極２８は、図４に示すように、画素領域２と、該画素領域２の周囲における遮光領域３の一部を覆っている。
【００５６】
第３の層間絶縁膜２６には、画素電極コンタクトホール２７がドレイン電極２５ｂの上方位置に形成されている。そして、図１に示すように、画素電極２８は、上記画素電極コンタクトホール２７を介してドレイン電極２５ｂに接続されている。
【００５７】
以上のようにして、第１の補助容量電極１３には、外部から補助容量用の電位が印加されることにより、第３の補助容量電極１７にも、接続電極２５ｃを介して同じ電位が印加されるようになっている。その結果、ドレイン電極２５ｂに接続された第２の補助容量電極１５と、上記第１の補助容量電極１３及び第３の補助容量電極１７の双方との間で、補助容量が得られるようになっている。言い換えれば、本実施形態の補助容量素子１８は、２組の補助容量素子により構成されている。
【００５８】
−製造方法−
次に、本発明に係る液晶表示装置１の製造方法について説明する。本実施形態では、まず石英基板１１の上に補助容量素子１８を形成する工程を行った後に、該補助容量素子１８の上にＴＦＴ１０を形成する工程を行うことによって、ＴＦＴ基板５を製造する。
【００５９】
まず、図５に示すように、石英基板１１の上面に対し、上方に開口する凹部１２を形成する凹部形成工程を行う。すなわち、一般的なフォトリソグラフィ及びエッチングを行うことにより、所定の形状にパターニングして凹部１２を形成する。凹部１２の深さ（つまり、石英基板１１の上面から凹部１２の底面までの深さ）は、例えば４００ｎｍに形成する。
【００６０】
次に、図５に示すように、石英基板１１の上面の凹部１２に対し、第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７を、下から順に積層して積層体１８ａを形成する積層工程を行う。
【００６１】
すなわち、石英基板１１の上面に対し、スパッタリング法により第１の補助容量電極１３となる硬質な高融点金属である例えばＴａ膜を、１５０ｎｍの厚さで成膜する。続いて、上記第１の補助容量電極１３の上に、第１の補助容量絶縁膜１４である酸化シリコン膜を、４０ｎｍの厚さで成膜する。
【００６２】
このとき、上記第１の補助容量絶縁膜１４を良質なものとする目的で、該第１の補助容量絶縁膜１４を形成する前に、第１の補助容量電極１３の表面を陽極酸化して酸化Ｔａ膜を予め形成しておき、該酸化Ｔａ膜を絶縁膜の一部として利用することも可能である。酸化Ｔａ膜は、３％シュウ酸水溶液中でＴａ膜を陽極とし、２０Ｖ程度の電圧を１時間程度印加することにより、約５０ｎｍ程度の厚さに形成することが可能である。酸化Ｔａ膜は、誘電率が高く且つピンホール欠陥も少ないため、補助容量素子１８の容量の増加や歩留りの向上に役立つ。
【００６３】
その後、上記第１の補助容量絶縁膜１４の上に、第２の補助容量電極１５である高濃度の燐を含んだ多結晶シリコン（以下、Ｐｏｌｙ−Ｓｉと略称する）を、１５０ｎｍの厚さに形成する。続いて、上記第２の補助容量電極１５の上に、第２の補助容量絶縁膜１６である酸化シリコン膜を、４０ｎｍの厚さに成膜する。そして、第２の補助容量絶縁膜１６の膜質を向上させるために、上記酸化シリコン膜に対して９００℃以上の温度でアニール処理を行う。このとき、第２の補助容量電極１５は、Ｓｉを主成分とする膜により構成されているため、上記アニール処理を行う雰囲気の中に酸素又は塩素ガスを含ませることにより、アニール処理と同時に熱酸化を行うことができる。その結果、リーク電流の少ない良質な第２の補助容量絶縁膜１６を形成することが可能となる。
【００６４】
その後、上記第２の補助容量絶縁膜１６の上に、第３の補助容量電極１７である燐を高濃度に含んだ Ｐｏｌｙ−Ｓｉ膜を、２００ｎｍの厚さに形成する。以上のようにして、石英基板１１の上に積層体１８ａを形成する。
【００６５】
次に、図６に示すように、上記基板全面に形成された積層体１８ａに対し、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（以下、ＣＭＰ法と略称する）により表面研磨を行うことによって、第１の補助容量電極１３であるＴａ膜の最上端部を露出させる研磨工程を行う。
【００６６】
ここで、ＣＭＰ法は、第２の補助容量電極１５及び第３の補助容量電極１７である Ｐｏｌｙ−Ｓｉ膜１５，１７と、第１の補助容量絶縁膜１４及び第２の補助容量絶縁膜１６である酸化シリコン膜１４，１６とに対し、凹部１２の外部に積層されている部分を研磨して除去し、該凹部１２の内部に残すことを目的として行う。
【００６７】
ここで、上記 Ｐｏｌｙ−Ｓｉ膜１５，１７及び酸化シリコン膜１４，１６の双方に対し、ＣＭＰ法により同じ程度に研磨することが必要であるが、そのようなスラリー剤としては、一般的なシリカ系のスラリーを適用することが好ましい。このとき、上記硬質なＴａ膜１３は、上記シリカ系のスラリーにより研磨されないため、ＣＭＰ法におけるバリア膜として作用する。つまり、ＣＭＰ法による積層体１８ａの研磨は、上記Ｔａ膜１３の表面でストップさせることができる。
【００６８】
また、凹部１２の底面から凹部１２周縁の第１の補助容量電極１３の最上端面までの高さは、５５０ｎｍである。一方、凹部１２内における第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、及び第２の補助容量絶縁膜１６の膜厚の合計は、３８０ｎｍである。すなわち、第３の補助容量電極１７の下面は、凹部１２の周縁における第１の補助容量電極１３の上面よりも低くなっている。その結果、第３の補助容量電極１７は、ＣＭＰ法により凹部１２の内部に板状に残されることとなる。
【００６９】
こうして、第２の補助容量電極１５及び第３の補助容量電極１７は、ＣＭＰ法により、凹部１２と略同じ形状にパターニングされると共に、第１の補助容量電極１３、第２の補助容量電極１５及び第３の補助容量電極１７の最上端部は、平坦化されて互いに同じ高さに形成される。こうして、凹部１２の内部に、３層の導電膜と２層の絶縁膜とにより構成された２層構造の補助容量素子１８が形成される。
【００７０】
次に、図２及び図７に示すように、上記第１の補助容量電極１３に対し、少なくとも一部の隣接する画素領域２の間で互いに接続されるようにパターニングするパターニング工程と、第３の補助容量電極１７の一部を除去する除去工程とを同時に行う。
【００７１】
すなわち、上記第３の補助容量電極１７に対し、一般的なフォトリソグラフィを行うことにより、第１の補助容量電極１３及び第３の補助容量電極１７を所定の形状にパターニングするためのレジストを形成し、その後にドライエッチングを行う。その結果、第１の補助容量電極１３を、図２に部分的に示すように、隣接する各画素領域２の間で連続した格子形状又は配線状にパターン形成し、補助容量用の共通配線として利用できるようにする。さらに、第３の補助容量電極１７に対し、図２に示すように、該第３の補助容量電極１７の一部を除去することにより、切り欠き部３１を形成する。切り欠き部３１は、後工程において、第２のコンタクトホール２４ｄを形成するためのものである。
【００７２】
このとき、第１の補助容量電極１３であるＴａ膜１３のエッチングと、第３の補助容量電極１７である Ｐｏｌｙ−Ｓｉ膜１７のエッチングとは、それぞれ同一のマスクを用いてドライエッチングにより行う。同一のマスクを使用することによって、フォトリソグラフィ工程を削減できるため、コストの低減を図ることが可能となる。
【００７３】
また、各ドライエッチングに用いる反応性ガスは、下地膜である酸化シリコン膜（第２の補助容量絶縁膜１６）との選択性が高いものを選択する。例えば、Ｔａ膜１３のエッチングについては、ＢＣｌやＣｌ２等の反応性ガスが好ましい。また、 Ｐｏｌｙ−Ｓｉ膜１７のエッチングについては、ＨＢｒが主成分である反応性ガスが好ましい。
【００７４】
以上のようにして、補助容量素子１８を形成する。続いて、ＴＦＴ１０を形成するための各工程を行う。
【００７５】
まず、上記補助容量素子１８の上方に、結晶性シリコン層２０ｄを形成する結晶化工程を行う。すなわち、図８に示すように、ＣＶＤ法により、第１の層間絶縁膜１９である酸化シリコン膜を約３５０ｎｍの厚さに形成する。続いて、第１の層間絶縁膜１９の上に、非結晶のシリコン膜を約５０ｎｍの厚さで連続して形成する。その後、この非結晶のシリコン膜を結晶化させることにより、結晶性のシリコン膜を形成する。非結晶のシリコン膜を結晶化させる方法としては、例えば、６００℃以上の温度で加熱する方法や、エキシマレーザーの照射による方法等が好適である。その後、上記結晶性のシリコン膜に対し、フォトリソグラフィ及びドライエッチングを行うことにより、所定の形状にパターニングして結晶性シリコン層２０ｄを形成する。
【００７６】
続いて、図３及び図８に示すように、上記結晶性シリコン層２０ｄの上方に、ゲート電極２２を形成するゲート電極形成工程を行う。まず、上記結晶性シリコン層２０ｄの上に、ゲート絶縁膜２１である酸化シリコン膜を、約８０ｎｍの厚さに形成する。その後、ゲート絶縁膜２１の上に、燐を高濃度に含んだ Ｐｏｌｙ−Ｓｉ膜を４００ｎｍ堆積し、該 Ｐｏｌｙ−Ｓｉ膜に対してフォトリソグラフィ及びドライエッチングを行って所定形状にパターニングすることにより、ゲート電極２２を形成する。その後、ゲート電極２２に対し、酸素を含んだガスの雰囲気中で、９００℃以上に加熱してアニール処理を行うことにより、該ゲート電極２２の膜質を向上させる。このとき、結晶性シリコン層２０ｄのうち、少なくとも、後工程でチャネル領域２０ｃとなる部分が、上方から見て凹部１２の内側に位置すると共に、第３の補助容量電極１７と重なるように、ゲート電極２２を形成する。このことにより、補助容量素子１８を形成する３層の各補助容量電極１３，１５，１７を、画素ＴＦＴの下部遮光膜として利用することができる。
【００７７】
次に、図３及び図８に示すように、上記結晶性シリコン層２０ｄに対して、不純物を注入することによりＴＦＴ半導体層２０を形成する不純物注入工程を行う。すなわち、ゲート電極２２を不純物注入マスクとし、不純物である燐元素を、上記結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１５原子／ｃｍ２程度で注入する。その結果、ゲート電極２２の下で燐が注入されなかった領域は、チャネル領域２０ｃに形成される。そして、図８におけるチャネル領域２０ｃの左側には、後工程で形成される第１の接続電極３０ａと上下に重なるソース領域２０ａが形成される一方、図８におけるチャネル領域２０ｃの右側には、後工程で形成される第２の接続電極３０ｂと上下に重なるドレイン領域２０ｂが形成されることとなる。
【００７８】
次に、図９に示すように、上記ＴＦＴ半導体層２０及び補助容量素子１８の上方に、複数のコンタクトホールを形成する第１のコンタクトホール形成工程を行う。
【００７９】
すなわち、ゲート絶縁膜２１に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ソース領域２０ａの上方に第１のソースコンタクトホール２４ａを形成する一方、ドレイン領域２０ｂの上方に第１のドレインコンタクトホール２４ｂを形成する。このとき、ソース領域２０ａの上面は、第１のソースコンタクトホール２４ａを介して上方に露出している。また、ドレイン領域２０ｂの上面は、第１のドレインコンタクトホール２４ｂを介して上方に露出している。
【００８０】
一方、上記ゲート絶縁膜２１及び第１の層間絶縁膜１９に対しても、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第１のコンタクトホール２４ｃを第１の補助容量電極１３の上方に形成し、第２のコンタクトホール２４ｄを上記切り欠き部３１を介して第２の補助容量電極１５の上方に形成し、さらに、第３のコンタクトホール２４ｅを第３の補助容量電極１７の上方に形成する。
【００８１】
このとき、第１の補助容量電極１３は、第１のコンタクトホール２４ｃを介して上方に露出している。また、第２の補助容量電極１５は、第２のコンタクトホール２４ｄを介して上方に露出している。また、第３の補助容量電極１７は、第３のコンタクトホール２４ｅを介して上方に露出している。そして、第１のコンタクトホール２４ｃ及び第３のコンタクトホール２４ｅは、後工程で形成されるソース配線２６ａに重なる領域に形成されている。
【００８２】
次に、図９に示すように、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃを形成する第１の電極形成工程を行う。すなわち、上記各コンタクトホール２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅが形成された基板の全面に対し、燐を高濃度に含んだ ｐｏｌｙ−Ｓｉ膜を４００ｎｍ堆積する。このとき、上記各コンタクトホール２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅの内部には、上記 ｐｏｌｙ−Ｓｉ膜が充填されている。
【００８３】
その後、一般的なフォトリソグラフィ及びドライエッチングを行って、所定の形状にパターニングする。このことにより、第１のコンタクトホール２４ｃを介して第１の補助容量電極１３に接続されると共に、第３のコンタクトホール２４ｅを介して第３の補助容量電極１７に接続される第１の接続電極３０ａが形成される。また、第１のドレインコンタクトホール２４ｂを介してドレイン領域２０ｂに接続されると共に、第２のコンタクトホール２４ｄを介して第２の補助容量電極１５に接続される第２の接続電極３０ｂが形成される。さらに、第１のソースコンタクトホール２４ａを介してソース領域２０ａに接続される第３の接続電極３０ｃが形成される。
【００８４】
次に、図１に示すように、第２のソースコンタクトホール３３ａと、第２のドレインコンタクトホール３３ｂとを形成する第２のコンタクトホール形成工程を行う。すなわち、まず、上記各接続電極３０ａ，３０ｂ，３０ｃが形成された基板の全面に対し、第２の層間絶縁膜２３である酸化シリコン膜を、ＣＶＤ法により５００ｎｍの膜厚に形成する。続いて、上記ソース領域２０ａ及びドレイン領域２０ｂに注入された燐元素を活性化するために、窒素雰囲気中で９５０℃、３０分間の熱処理を施す。
【００８５】
その後、上記第２の層間絶縁膜２３に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第３の接続電極３０ｃの上方に第２のソースコンタクトホール３３ａを形成する一方、第２の接続電極３０ｂの上方に第２のドレインコンタクトホール３３ｂを形成する。このとき、第３の接続電極３０ｃの上面は、第２のソースコンタクトホール３３ａを介して上方に露出している。また、第２の接続電極３０ｂの上面は、第２のドレインコンタクトホール３３ｂを介して上方に露出している。
【００８６】
次に、図１に示すように、ソース電極２５ａ及びドレイン電極２５ｂを形成する第２の電極形成工程を行う。まず、上記第２のソースコンタクトホール３３ａ及び第２のドレインコンタクトホール３３ｂが形成された第２の層間絶縁膜２３の上に、１００ｎｍの厚さのＴｉＷと、４００ｎｍの厚さのＡｌＳｉと、１００ｎｍの厚さのＴｉＷとにより構成される多層の導電膜を形成する。このとき、上記各コンタクトホール３３ａ，３３ｂの内部には、上記導電膜が充填されている。
【００８７】
続いて、上記導電膜に対し、一般的なフォトリソグラフィとドライエッチングとを行い、所定の形状にパターニングを行う。このことにより、上記第３の接続電極３０ｃに接続されるソース配線２５ａと、上記第２の接続電極３０ｂに接続されるドレイン電極２５ｂとをそれぞれパターン形成する。ソース電極２５ａは、図４で上下方向に延びるようにパターニングされており、ソース配線２５ａを構成している。
【００８８】
次に、上記ソース電極２５ａ及びドレイン電極２５ｂの上方に画素電極２８を形成する画素電極形成工程を行う。まず、図１に示すように、上記第２の層間絶縁膜２３の上に、第３の層間絶縁膜２６である酸化シリコン膜を、約３００ｎｍの厚さに形成する。その後、第３の層間絶縁膜２６に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ドレイン電極２５ｂの上方に、画素電極コンタクトホール２７を形成する。続いて、上記第３の層間絶縁膜２６の上に、基板の全面を覆うように、ＩＴＯ膜を１００ｎｍの厚さに形成する。このとき、上記画素電極コンタクトホール２７の内部には、ＩＴＯが充填されている。その後、上記ＩＴＯ膜に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、画素電極２８をパターン形成する。
【００８９】
以上のように、上記各工程を行うことによりＴＦＴ基板５を形成し、該ＴＦＴ基板５に対して、図示省略の液晶層や対向基板を接合することにより、液晶表示装置１を製造する。
【００９０】
−実施形態１の効果−
以上説明したように、この実施形態１によると、まず、補助容量素子１８を、ＴＦＴ１０に対して上下方向に重ねて設けるようにしたので、補助容量素子１８を設けるために必要となる遮光領域を低減して開口率を増大させることができる。そのことに加えて、補助容量素子１８を、３つの補助容量電極１３，１５，１７を積層して構成するようにしたので、遮光領域を増加させることなく、充分な補助容量を確保することができる。つまり、補助容量を充分に確保しながら画素領域を小型化して表示の高詳細化を図ることができる。
【００９１】
さらに、各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６を、凹部１２の内周面に沿って順次積層するようにしたので、補助容量素子１８を、凹部１２の内壁面に沿って形成することができる。その結果、補助容量素子１８を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とすることができる。また、パターン成形される膜の数が全体として減少させることになるため、補助容量素子１８の上層側で生じる段差を好適に低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【００９２】
そのことに加えて、第１の補助容量電極１３と第３の補助容量電極１７とを接続するための第１のコンタクトホール２４ｃ及び第３のコンタクトホール２４ｅを、ソース配線２５ａに対して上下方向に重ねるようにしたので、複数のコンタクトホールを、ソース配線２５ａが設けられる遮光領域３へ分散して形成することができる。言い換えれば、ゲート配線２２が設けられる遮光領域３に多数のコンタクトホールが集中するのを防止することができる。その結果、補助容量素子１８を複数の補助容量電極により構成することにより、多数のコンタクトホールをＴＦＴ基板５の上に設けることが必要になっても、該コンタクトホールをソース配線２５ａが設けられる遮光領域３と、ゲート配線２２が設けられる遮光領域３との双方に分散して設けることができるため、画素領域を好適に小型化させることができ、表示の詳細化を図ることができる。
【００９３】
また、第１の補助容量電極１８の最上端部を、第３の補助容量電極１７の下面よりも高い位置に形成するようにしたので、該第３の補助容量電極１７を、凹部１２の内側に好適に形成することができる。
【００９４】
さらに、第１の補助容量電極１８を、隣接する画素の間で接続して格子状に形成したので、該第１の補助容量電極１８を共通配線として利用することができる。
【００９５】
また、ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃを、第３の補助容量電極１７に対して上下方向に重ねるようにしたので、各補助容量電極１３，１５，１７を、下方から入射する光を遮る下部遮光膜として利用することができる。
【００９６】
さらに、積層された各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６に対し、ＣＭＰ法により研磨を行うようにしたので、第１の補助容量電極１３の最上端面を好適に露出させることができると共に、該第１の補助容量電極１３の最上端面に対し、第２の補助容量電極１５、第３の補助容量電極１７、第１の補助容量絶縁膜１４、及び第２の補助容量絶縁膜１６の各最上端部を、同一の平面上に形成することができる。
【００９７】
（実施形態２）
図１０〜図１３は、本発明に係る液晶表示装置の実施形態２を示している。尚、以下の各実施形態において、図１〜図９と同じ部分については、同じ符号を付してその詳細な説明は省略する。
【００９８】
この実施形態２は、図１０と、図１０のＸＩ−ＸＩ線断面図である図１１とに示すように、第２の接続電極３０ｂ及び第３の接続電極３０ｃが、ＴＦＴ半導体層２０のチャネル領域２０ｃの少なくとも一部を上下方向に覆っている点で、上記実施形態１と異なっている。
【００９９】
すなわち、ゲート酸化膜２１の上には、第４の層間絶縁膜３５が形成され、該第４の層間絶縁膜３５の上に、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃが形成されている。言い換えれば、ゲート配線２２の層と、ソース配線２５ａの層との間には、導電層が設けられ、該導電層は、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃにより構成されている。
【０１００】
上記実施形態１と同様に、第１の接続電極３０ａは、第１の補助容量電極１３と、第３の補助容量電極１７とを接続している。また、第２の接続電極３０ｂは、第２の補助容量電極１５と、ＴＦＴ半導体層２０のドレイン領域２０ｂとを接続している。
【０１０１】
図１０〜図１２に示すように、第２の接続電極３０ｂは、ＴＦＴ半導体層２０のチャネル領域２０ｃの上方位置へ延びる延長部３６を備えている。また、第３の接続電極３０ｃも、上記チャネル領域２０ｃの上方位置へ延びる延長部３７を備えている。こうして、各接続電極３０ｂ，３０ｃの延長部３６，３７により、上方からチャネル領域２０ｃへ向かう外光を遮るようにしている。
【０１０２】
−製造方法−
次に、本実施形態の液晶表示装置の製造方法について説明する。ここでは、上記実施形態１と異なる部分についてのみ説明する。
【０１０３】
本実施形態では、図１３に示すように、第１のコンタクトホール形成工程において、まず、ゲート絶縁膜２１の上に、第４の層間絶縁膜３５である酸化シリコン膜を、ＣＶＤ法により３００ｎｍの膜厚に形成する。その後、ゲート絶縁膜２１及び第４の層間絶縁膜３５に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ソース領域２０ａの上方に第１のソースコンタクトホール２４ａを形成する一方、ドレイン領域２０ｂの上方に第１のドレインコンタクトホール２４ｂを形成する。さらに、上記ゲート絶縁膜２１、第４の層間絶縁膜３５及び第１の層間絶縁膜１９に対しても、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第１のコンタクトホール２４ｃを第１の補助容量電極１３の上方に形成し、第２のコンタクトホール２４ｄを上記切り欠き部３１を介して第２の補助容量電極１５の上方に形成し、さらに、第３のコンタクトホール２４ｅを第３の補助容量電極１７の上方に形成する。
【０１０４】
次に、第１の電極形成工程において、第４の層間絶縁膜３５の上に、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃをそれぞれ形成する。このとき、第２の接続電極３０ｂの側部に延長部３６を形成する一方、第３の接続電極３０ｃの側部に延長部３７を形成する。
【０１０５】
その後、上記実施形態１における第１の電極形成工程以降の各工程を順次行うことにより、ＴＦＴ基板５を形成し、該ＴＦＴ基板５に対して、図示省略の液晶層や対向基板を接合することにより、液晶表示装置１を製造する。
【０１０６】
−実施形態２の効果−
したがって、この実施形態２によると、第２の接続電極３０ｂの延長部３６と、第３の接続電極３０ｃの延長部３７とによって、ＴＦＴ半導体層２０のチャネル領域２０ｃを覆うことができる。その結果、各延長部３６，３７によって、上方からチャネル領域２０ｃへ向かって入射する周囲の外光を遮光することができるため、該ＴＦＴ１０の特性を向上させることができる。言い換えれば、接続電極の一部を、ＴＦＴ１０の上部遮光膜として利用することができる。
【０１０７】
（実施形態３）
図１４は、本発明に係る液晶表示装置の実施形態３を示している。以下に説明する実施形態３〜６は、ゲート配線２２の層と、ソース配線２５ａの層との間に設けられた導電層の少なくとも一部により、ＴＦＴ半導体２０のチャネル領域２０ｃを覆う点で、上記実施形態２と同じである。これに対し、本実施形態３は、第１の接続電極３０ａの一部によりチャネル領域２０ｃを覆うようにした点で実施形態２と異なっている。
【０１０８】
すなわち、図１４に示すように、第１の接続電極３０ａは、第１のソースコンタクトホールを迂回して、チャネル領域２０ｃの上方位置へ延びる延長部３８を備えている。延長部３８は、第１の電極形成工程において第１の接続電極３０ａと共にパターン形成される。
【０１０９】
したがって、この実施形態３によっても、上記延長部３８により上方からチャネル領域２０ｃへ向かって入射する周囲の外光を遮光することができるため、上記実施形態２と同様の効果を得ることができる。
【０１１０】
（実施形態４）
図１５は、本発明に係る液晶表示装置の実施形態４を示している。上記実施形態２では、第２の接続電極３０ｂと、第３の接続電極３０ｃとの双方により、チャネル領域２０ｃを覆っていたのに対し、この実施形態４は、第２の接続電極３０ｂの一部のみによりチャネル領域２０ｃを覆うようにしている。
【０１１１】
すなわち、図１５に示すように、第２の接続電極３０ｂは、チャネル領域２０ｃの上方位置を越えて、第３の接続電極３０ｃ側へ延びる延長部３６を備えている。延長部３６は、第１の電極形成工程において第２の接続電極３０ｂと共にパターン形成される。
【０１１２】
この実施形態４によっても、上記延長部３６により上方からチャネル領域２０ｃへ向かって入射する外光を遮ることができるため、上記実施形態２と同様の効果を得ることができる。
【０１１３】
（実施形態５）
図１６は、本発明に係る液晶表示装置の実施形態５を示している。上記実施形態２では、第２の接続電極３０ｂと、第３の接続電極３０ｃとの双方により、チャネル領域２０ｃを覆っていたのに対し、この実施形態５は、第３の接続電極３０ｃの一部のみによりチャネル領域２０ｃを覆うようにしている。
【０１１４】
すなわち、図１６に示すように、第３の接続電極３０ｃは、チャネル領域２０ｃの上方位置を越えて、第２の接続電極３０ｂ側へ延びる延長部３７を備えている。延長部３７は、第１の電極形成工程において第３の接続電極３０ｃと共にパターン形成される。
【０１１５】
この実施形態５によっても、上記延長部３７により上方からチャネル領域２０ｃへ向かって入射する周囲の外光を遮光することができるため、上記実施形態２と同様の効果を得ることができる。
【０１１６】
（実施形態６）
図１７は、本発明に係る液晶表示装置の実施形態６を示している。この実施形態６は、チャネル領域２０ｃ及びゲート配線２２を覆う遮光膜４０を設けるようにしたものである。
【０１１７】
すなわち、遮光膜４０は、第４の層間絶縁膜３５の上に配線状に設けられ、ゲート配線２２を上方から覆うように形成されている。そして、遮光膜４０は、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃとは独立して形成され、このＴＦＴ１０を配置した液晶表示部の外部より独立して電位が印加できるように構成されている。
【０１１８】
したがって、この実施形態６によっても、上記遮蔽膜４０により上方からチャネル領域２０ｃへ向かって入射する外光を遮ることができるため、上記実施形態２と同様の効果を得ることができる。
【０１１９】
ところで、遮光膜４０と他の導電膜との間の電位差が不安定になると、ＴＦＴ１０の特性や補助容量等に影響を与えて劣化させてしまう虞れがある。
【０１２０】
これに対し、本実施形態では、遮光膜４０が、隣接する各画素間で接続されて配線状に形成されているため、該配線状の遮光膜４０の端部を、ＴＦＴ基板５における有効表示領域の外側まで延伸させ、該端部に所定の電圧を印加させることができる。その結果、遮光膜４０と他の導電膜との間の電位差を所定の値に安定して保持できるため、ＴＦＴ１０の特性や補助容量等を良好に維持することができる。
【０１２１】
（実施形態７）
図１８は、本発明に係る液晶表示装置の実施形態７を示している。この実施形態７は、上記実施形態２に対し、ＴＦＴ半導体層２０がＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を有している点で異なっている。
【０１２２】
すなわち、図１８に示すように、チャネル領域２０ｃと、ソース領域２０ａとの間には、ソース領域２０ａよりも不純物の濃度が低い低濃度不純物領域２０ｅが設けられている。一方、チャネル領域２０ｃと、ドレイン領域２０ｂとの間には、ドレイン領域２０ｂよりも不純物の濃度が低い低濃度不純物領域２０ｅが設けられている。言い換えれば、チャネル領域２０ｃの左右両側には、低濃度不純物領域２０ｅを介して高濃度不純物領域２０ａ，２０ｂがそれぞれ設けられている。さらに、上記低濃度不純物領域２０ｅは、上記第２の接続電極３０ｂの延長部３６と、第３の接続電極３０ｃの延長部３７とにより覆われている。
【０１２３】
上記低濃度不純物領域２０ｅを有するＴＦＴ半導体層２０を形成する場合には、上記実施形態１の不純物注入工程において、まず、ゲート電極２２を不純物注入マスクとし、不純物である燐元素を、結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１３原子／ｃｍ２程度で低濃度に注入する。その後、一般的なフォトリソグラフィ等により所定の形状にパターン形成したレジストを不純物注入マスクとして、上記結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１５原子／ｃｍ２程度で高濃度に注入する。このことにより、高濃度の燐が注入された領域がソース領域２０ａ及びドレイン領域２０ｂに形成されると共に、高濃度の燐が注入されなかった領域が低濃度不純物領域２０ｅに形成される。
【０１２４】
したがって、この実施形態７によると、上記実施形態２と同様に、上記延長部３６，３７により、ＴＦＴ半導体層２０へ向かって入射する外光を遮ることができることに加え、ＴＦＴ半導体層２０がＬＤＤ構造を有しているため、ＴＦＴ１０のオフ電流を低減させることができる。その結果、装置全体としての信頼性をさらに向上させることができる。
【０１２５】
尚、上記各実施形態では、凹部１２を、石英基板１１の上面に直接に形成するようにしたが、請求項１及び１４に係る発明の他の実施形態としては、凹部形成工程において、石英基板１１の上に絶縁膜を設け、該絶縁膜の上に凹部を形成するようにしてもよい。つまり、本発明は、凹部１２がＴＦＴ１０の下方に配置される構成であればよく、このことにより、上記実施形態と同様の効果を得ることができる。
【０１２６】
また、上記各実施形態では、第１の補助容量電極１３は、全ての隣接する画素の間で接続されることにより、例えば格子状に形成するようにしたが、本発明の請求項１に係る発明の他の実施形態としては、第１の補助容量電極１３は、必ずしも隣接する全ての画素の間で接続される必要はなく、少なくとも一部の隣接する画素の間で互いに接続されるようにすればよい。
【０１２７】
【発明の効果】
以上説明したように、本発明によると、補助容量素子を、薄膜トランジスタに対して上下方向に重ねて設け、少なくとも３つ以上の補助容量電極により構成するようにしたので、補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することができる。
【０１２８】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とし、パターン成形される膜を全体として減少させることにより上層側で生じる段差を低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【０１２９】
そのことに加えて、補助容量電極の少なくとも２つを接続するコンタクトホールを、ソース配線に対して上下方向に重ねるようにしたので、多数のコンタクトホールが、ゲート配線が設けられる領域に集中するのを防止することができる。その結果、多数のコンタクトホールが基板上に設けられていても、画素領域を小型化させることができるため、表示の詳細化を好適に図ることができる。
【図面の簡単な説明】
【図１】実施形態１の液晶表示装置におけるＴＦＴ基板を示す断面図である。
【図２】石英基板上に補助容量素子が形成された状態を示す平面図である。
【図３】補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図４】実施形態１の液晶表示装置におけるＴＦＴ基板を示す平面図である。
【図５】石英基板の凹部の上に形成された積層体を示す断面図である。
【図６】研磨工程で研磨された積層体を示す断面図である。
【図７】補助容量素子を示す断面図である。
【図８】補助容量素子の上に形成された結晶性シリコン層及びゲート電極を示す断面図である。
【図９】補助容量素子の上に形成されたＴＦＴを示す断面図である。
【図１０】実施形態２の液晶表示装置のＴＦＴ基板を示す断面図である。
【図１１】補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１２】実施形態２の液晶表示装置におけるＴＦＴ基板を示す平面図である。
【図１３】補助容量素子の上に形成されたＴＦＴを示す断面図である。
【図１４】実施形態３の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１５】実施形態４の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１６】実施形態５の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１７】実施形態６の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１８】実施形態７の液晶表示装置におけるＴＦＴ基板を示す断面図である。
【図１９】従来の補助容量素子を備えるＴＦＴ基板を示す断面図である。
【図２０】従来のＴＦＴ基板を示す平面図である。
【図２１】従来のＴＦＴの下方に設けられた補助容量素子を備えるＴＦＴ基板を示す断面図である。
【符号の説明】
１ 液晶表示装置
１０ ＴＦＴ（薄膜トランジスタ）
１１ 石英基板（絶縁性基板）
１２ 凹部
１３ 第１の補助容量電極
１４ 第１の補助容量絶縁膜（絶縁膜）
１５ 第２の補助容量電極
１６ 第２の補助容量絶縁膜（絶縁膜）
１７ 第３の補助容量電極
１８ 補助容量素子
２０ａ ソース領域（高濃度不純物領域）
２０ｂ ドレイン領域（高濃度不純物領域）
２０ｅ 低濃度不純物領域
２２ ゲート電極
２４ｃ 第１のコンタクトホール
２４ｅ 第３のコンタクトホール
２５ａ ソース電極（ソース配線）
２８ 画素電極
３０ａ 第１の接続電極
３０ｂ 第２の接続電極
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特に、薄膜トランジスタの下方に補助容量素子が形成された液晶表示装置に係るものである。
【０００２】
【従来の技術】
薄型で消費電力が低い液晶表示装置のうち、駆動素子として薄膜トランジスタ（以下ＴＦＴと略称する）を用いたものは、コントラストや応答速度などの点で優れた性能を有しているため、主に、パソコンなどの表示部や、携帯用ＴＶなどに適用されている。そして、近年、このＴＦＴを用いた液晶表示装置の市場規模は、拡大を続けている。
【０００３】
以下に、従来の液晶表示装置のＴＦＴ基板について説明する。図２０は、ＴＦＴ１１０を備えるＴＦＴ基板１０５の平面レイアウトの一例を示している。図１９は、図２０におけるＸＩＸ−ＸＩＸ線断面図である。
【０００４】
図１９に示すように、石英基板１１１の上には、所定形状の下部遮光膜１１２が設けられ、該下部遮光膜１１２の上には、第１の絶縁膜１１４を介してＴＦＴ半導体層１１６が設けられている。ＴＦＴ半導体層１１６の上には、ゲート酸化膜１１７が設けられ、該ゲート酸化膜１１７の上には、ゲート電極１１８が設けられている。
【０００５】
上記ＴＦＴ半導体層１１６には、チャネル領域１１６ｃと、ソース領域１１６ａと、ドレイン領域１１６ｂと、補助容量素子用の下部容量電極１１３とが形成されている。下部容量電極１１３の上方には、ゲート酸化膜１１７を介して上部容量電極１１５が設けられている。すなわち、下部容量電極１１３と、上部容量電極１１５と、該各容量電極１１３，１１５に挟まれたゲート酸化膜１１７とによって、補助容量素子１３０が構成されている。
【０００６】
上記ゲート酸化膜１１７の上には、ゲート電極１１８及び上部容量電極１１５を覆うように、第２の絶縁膜１１９が設けられている。第２の絶縁膜１１９及びゲート酸化膜１１７の所定部分には、ソースコンタクトホール１２０ａ及びドレインコンタクトホール１２０ｂが形成されている。第２の絶縁膜１１９の上には、ソースコンタクトホール１２０を介してソース領域１１６ａに接続されたソース電極１２４ａが設けられると共に、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されたドレイン電極１２４ｂが設けられている。
【０００７】
さらに、第２の絶縁膜１１９の上には、上記ソース電極１２４ａ及びドレイン電極１２４ｂを覆うように、第３の絶縁膜１２５が設けられている。第３の絶縁膜１２５には、ドレイン電極１２４ｂの上方の所定部分に、画素コンタクトホール１２６が形成されている。第３の絶縁膜１２５の上には、画素コンタクトホール１２６を介してドレイン電極１２４ｂに接続された透明画素電極１２７が設けられている。
【０００８】
ところで、このようなＴＦＴ基板が適用されたプロジェクション用の液晶表示装置は、用途や将来性の面から大きな注目を集めており、その開発が進められている。プロジェクション用の液晶パネルは、その特性として、高輝度性や高精細性が要求されるため、液晶パネルの開口率を大きくすることが重要となる。開口率を大きくする上で問題となるのは、液晶の電位を保持するための補助容量素子である。
【０００９】
すなわち、補助容量素子の容量電極には、通常、遮光性を有する金属膜が適用されることが多いため、補助容量素子は、光を透過させない。したがって、開口率を向上させるためには、補助容量素子の面積を小さくすることが必要である。しかしながら、補助容量素子の面積を小さくすると、画素電極の電位を適切に保持することが難しくなり、その結果、表示品位の低下を招いてしまうという問題が生じる。このように、開口率の向上と、補助容量の確保とは、相反する問題である。
【００１０】
これに対し、図２１に示すように、ＴＦＴ１１０の下層に、遮光膜を兼ねた補助容量素子１３０を設けることが知られている（例えば、特許文献１参照）。以下に、このＴＦＴ基板１０５について、図２１を参照して説明する（尚、図１９と同じ部分については、同じ符号を付してその詳細な説明を省略する）。
【００１１】
ＴＦＴ基板１０５には、石英基板１１１の上に、下部容量電極１１５、絶縁膜１２３、及び上部容量電極１１３が順に積層されている。一方、第１の絶縁膜１１４、ゲート酸化膜１１７、及び第２の絶縁膜１１９には、コンタクトホール１２０ｃが形成されている。そして、ドレイン電極１２４ｂは、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されていると共に、コンタクトホール１２０ｃを介して下部容量電極１１３に接続されている。こうして、補助容量素子１３０と、ＴＦＴ半導体層１１６及びゲート電極１１８とを上下方向に畳重させることによって、開口率の向上と、補助容量の確保とを実現しようとしている。
【００１２】
【特許文献１】
特開２００１−６６６３８号公報
【００１３】
【発明が解決しようとする課題】
しかし、プロジェクションの小型化及び高輝度化が進むにつれて、開口部である画素領域以外の、ＴＦＴ半導体層やゲート配線等の遮光領域は、さらに小さく形成される。その結果、上記特許文献１の補助容量素子構造では、補助容量の充分な確保が困難になってしまう。
【００１４】
そこで、補助容量を増大させるために、補助容量素子構造を、上下に重なる２層の補助容量素子により構成することが考えられる。しかしながら、この補助容量素子の２層構造では、（１）パターニング工程の増加に伴ってコストが増大するという問題、（２）パターン成形される膜が増えることにより上層で発生する段差が大きくなるため、上層におけるパターニングやエッチングの不良が生じるという問題、（３）補助容量素子の容量電極が３層あるために、フォト合わせ（アライメント）のマージンが必要となり、開口部の拡大を妨げるという問題、等がある。すなわち、上記特許文献１の補助容量素子構造を、単に２層構造にすることにより実際のデバイスとして製造することは、非常に困難である。
【００１５】
さらに、例えば、補助容量素子の３層の容量電極のうち、最上層の容量電極と最下層の容量電極とを電気的に接続して同電位に構成しようとすると、その接続のために基板上に２つのコンタクトホールを設けることが必要となる。さらに、基板上には、補助容量素子における中間層の容量電極とＴＦＴ半導体層とを接続するための２つのコンタクトホールや、該ＴＦＴ半導体層とソース配線とを接続するためのコンタクトホールを形成する必要がある。すなわち、補助容量素子を複数層の容量電極により構成すると、基板上に多数のコンタクトホールを設ける必要がある。
【００１６】
上記各コンタクトホールは、全て基板上の遮光領域に形成されており、該遮光領域は、ゲート配線が設けられる遮光領域と、ソース配線が設けられる遮光領域とにより構成されている。ここで、図２０に示すように、従来、上記各コンタクトホールは、ゲート配線が設けられる遮光領域に集中して形成されていた。
【００１７】
しかし、多数のコンタクトホールが、ゲート配線が設けられる遮光領域に集中して形成されると、該ゲート配線が設けられる遮光領域に対し、コンタクトホールを設けるための長大なスペースが必要となってしまう。したがって、上記ゲート配線が設けられる遮光領域を縮小することにより画素領域を小型化し、表示の詳細化を図ることは、非常に難しい。
【００１８】
本発明は斯かる諸点に鑑みてなされたものであり、その目的とするところは、補助容量素子を備える液晶表示装置について、開口率の向上と補助容量の充分な確保とを両立させ、安価で精度良く容易な製造を可能にすると共に、表示の詳細化を図ることにある。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために、この発明では、少なくとも３つ以上の補助容量電極により構成される補助容量素子の少なくとも一部を、薄膜トランジスタの下方に形成した凹部の内側に設けると共に、上記補助容量電極の少なくとも２つを接続するコンタクトホールを、上記薄膜トランジスタのソース配線に対し、上下方向に重なる位置に形成するようにした。
【００２０】
具体的に、本発明に係る液晶表示装置は、絶縁性基板の上に設けられると共にソース配線及びゲート配線が接続され、画素電極を駆動するための薄膜トランジスタと、上記薄膜トランジスタの下方に設けられた補助容量素子とを備える液晶表示装置が対象である。そして、上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜は、上記薄膜トランジスタの下方位置で上方に開口している凹部を備え、上記補助容量素子は、互いに重ねられた少なくとも３つ以上の補助容量電極により構成され、上記補助容量素子の少なくとも一部は、上記凹部の内側に設けられ、上記補助容量電極の少なくとも２つは、該各補助容量電極からそれぞれ上方へ延びるコンタクトホールを介して接続され、上記コンタクトホールは、上記ソース配線に対し、上下方向に重なる位置に形成されている。
【００２１】
上記補助容量素子は、少なくとも一部が凹部の底に設けられた第１の補助容量電極と、該第１の補助容量電極の上に絶縁膜を介して設けられた第２の補助容量電極と、該第２の補助容量電極の上に絶縁膜を介して設けられた第３の補助容量電極とにより構成され、上記第２の補助容量電極及び第３の補助容量電極は、上記凹部の内側のみに形成されていてもよい。
【００２２】
上記第１の補助容量電極、第２の補助容量電極、及び第３の補助容量電極の各最上端部は、同一の平面を構成していることが好ましい。
【００２３】
上記第１の補助容量電極と、第３の補助容量電極とを接続する第１の接続電極と、第２の補助容量電極と、薄膜トランジスタにおける半導体層の一部に形成された一対の高濃度不純物領域の一方とを接続する第２の接続電極とを備えていることが望ましい。
【００２４】
上記第１の接続電極は、ゲート配線と同じ層に形成されていることが好ましい。
【００２５】
上記ゲート配線の層と、ソース配線の層との間には、導電層が設けられ、上記第１の接続電極は、上記導電層の少なくとも一部により構成されているようにしてもよい。
【００２６】
上記薄膜トランジスタの半導体層におけるチャネル領域は、上記導電層の少なくとも一部により覆われていることが好ましい。
【００２７】
上記チャネル領域の左右両側には、低濃度不純物領域を介して高濃度不純物領域がそれぞれ設けられており、上記低濃度不純物領域は、上記導電層の一部により覆われているようにしてもよい。
【００２８】
すなわち、本発明に係る液晶表示装置は、絶縁層基板、又は該絶縁性基板の上の絶縁膜に形成された凹部の内側に補助容量素子を設け、該補助容量素子の上方に薄膜トランジスタを形成することにより製造される。
【００２９】
その結果、補助容量素子が、薄膜トランジスタに対して上下方向に重ねて設けられ、少なくとも３つ以上の補助容量電極により構成されているため、該補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することが可能となる。
【００３０】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストが低減すると共に、フォト合わせのためのマージンが不要となり、パターン成形される膜が全体として減少することにより上層側で生じる段差が低減する。その結果、液晶表示装置を安価で精度良く容易に製造することが可能となる。
【００３１】
さらに、本発明では、補助容量電極の少なくとも２つを接続するコンタクトホールを、ソース配線に対して上下方向に重ねるようにしている。つまり、絶縁性基板上に形成される複数のコンタクトホールは、ソース配線が設けられる領域と、ゲート配線が設けられる領域との双方に分散して設けられる。すなわち、多数のコンタクトホールが、上記ゲート配線が設けられる領域に集中して形成されないため、該ゲート配線が設けられる領域を縮小させることが可能となる。その結果、画素領域を小型化して表示の詳細化を図ることが可能となる。
【００３２】
また、ゲート配線の層とソース配線の層との間に設けた導電層の少なくとも一部により、薄膜トランジスタの半導体層におけるチャネル領域を覆うことによって、上方から入射する周囲の外光を遮光することができるため、該薄膜トランジスタの特性を向上させることが可能となる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。
【００３４】
（実施形態１）
図１〜図９は、本発明に係る液晶表示装置の実施形態１を示している。本実施形態の液晶表示装置１は、ＴＦＴ基板５と、該ＴＦＴ基板５に対向する対向基板（図示省略）と、該対向基板とＴＦＴ基板５との間に設けられた液晶層（図示省略）とを備えている。
【００３５】
ＴＦＴ基板５は、平面図である図４に一部を拡大して示すように、マトリクス状に配置された複数の画素領域２と、該各画素領域２の間に格子状に設けられた遮光領域３とを備えている。少なくとも画素領域２の上方には、液晶層（図示省略）に所定の電圧を印加するための画素電極２８が設けられている。遮光領域３には、画素電極２８を駆動するための薄膜トランジスタ１０（以下、ＴＦＴと略称する）と、画素電極２８の充電電荷を安定して保持するための補助容量素子１８とが設けられている。上記ＴＦＴ１０及び補助容量素子１８は、図４におけるＩ−Ｉ線断面図である図１に示すように、絶縁性基板である石英基板１１の上に形成されている。補助容量素子１８は、ＴＦＴ１０の下方位置に設けられている。また、ＴＦＴ１０には、ソース配線２５ａ（以降、ソース電極とも称する）及びゲート配線２２（以降、ゲート電極とも称する）が接続されている。
【００３６】
図１に示すように、石英基板１１の上面には、上記ＴＦＴ１０の下方位置で上方に開口する凹部１２が形成されている。凹部１２は、図１におけるＩＩ−ＩＩ線断面図である図２に示すように、石英基板１１の上面において、遮光領域３に沿って鉤状に折れ曲がって延びる溝に形成されている。
【００３７】
補助容量素子１８は、少なくとも一部が上記凹部１２の内側に設けられ、互いに重ねられた３つの補助容量電極１３，１５，１７と、該各補助容量電極１３，１５，１７の間にそれぞれ介在された補助容量絶縁膜１４，１６とにより構成されている。補助容量電極１３，１５，１７は、第１の補助容量電極１３と、第２の補助容量電極１５と、第３の補助容量電極１７とにより構成される一方、補助容量絶縁膜１４，１６は、第１の補助容量絶縁膜１４と、第２の補助容量絶縁膜１６とにより構成されている。
【００３８】
第１の補助容量電極１３は、上記凹部１２の底面及び内側面と、該凹部１２の周りの遮光領域３とにおいて薄膜状に形成されている。すなわち、第１の補助容量電極１３は、凹部１２の内壁面に沿って凹状に形成されている。そして、第１の補助容量電極１３は、隣接する画素の間で互いに接続されることにより、遮光領域３に亘って格子状又は配線状に形成されている。
【００３９】
第２の補助容量電極１５は、上記凹部１２の内側において、第１の補助容量電極１３の上に第１の補助容量絶縁膜１４を介して設けられている。第２の補助容量電極１５の底は、第１の補助容量絶縁膜１４の底と同じ形状に形成されている。つまり、第２の補助容量電極１５の底は、凹部１２の底と同じ形状に形成されている。すなわち、第１の補助容量絶縁膜１４が凹部１２の内面に沿って形成され、第２の補助容量電極１５が第１の補助容量絶縁膜１４の内面に沿って形成されているため、第２の補助容量電極１５を、マスク等によるパターニングを不要としながら所定の凹形状に形成することが可能となる。同様に、第３の補助容量電極１７は、上記凹部１２の内側において、第２の補助容量電極１５の上に第２の補助容量絶縁膜１６を介して設けられている。
【００４０】
すなわち、図１に示すように、上記第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７は、上記凹部１２の内側のみに形成されている。そして、上記第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７の各最上端部は、同一の平面を構成している。このとき、上記第１の補助容量電極１３の最上端部は、第３の補助容量電極１７の下面よりも高い位置に形成されている。この第３の補助容量電極１７には、図１及び図２に示すように、切り欠き部３１が形成されている。
【００４１】
上記第１の補助容量電極１３は、第２の補助容量電極１５及び第３の補助容量電極１７とは異なる材料により構成されている。また、第２の補助容量電極１５及び第３の補助容量電極１７は、同じ材料により構成されている。すなわち、第１の補助容量電極１３は、硬質な高融点金属、又は該高融点金属を含む金属化合物により構成されており、例えば、Ｔａ、Ｎｂ、Ｗ、Ｐｄ、Ｃｒ、及びＴｉの少なくとも１つを含む材料により構成されていることが望ましい。一方、第２の補助容量電極１５及び第３の補助容量電極１７は、Ｓｉ又はＳｉを含む材料により構成されている。
【００４２】
上記ＴＦＴ１０は、上記補助容量素子１８の上方位置に、第１の層間絶縁膜１９を介して設けられている。ＴＦＴ１０は、第１の層間絶縁膜１９の上に設けられたＴＦＴ半導体層２０と、該ＴＦＴ半導体層２０を覆うゲート酸化膜２１と、該ゲート酸化膜２１の上に形成されたゲート電極２２と、ＴＦＴ半導体層２０に対し、後述の第２の接続電極３０ｂ又は第３の接続電極３０ｃを介して接続されるソース電極２５ａ及びドレイン電極２５ｂとを備えている。
【００４３】
ＴＦＴ半導体層２０は、図１に示すように、ソース領域２０ａと、ドレイン領域２０ｂと、該ドレイン領域２０ｂとソース領域２０ａとの間に設けられたチャネル領域２０ｃとにより構成されている。ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃは、第３の補助容量電極１７に対して上下方向に重なっている。そして、ＴＦＴ半導体層２０は、第１の層間絶縁膜１９の上において、ゲート酸化膜２１により覆われている。
【００４４】
上記ゲート電極２２は、ゲート酸化膜２１の上面における少なくともチャネル領域２０ｃの上方位置に設けられると共に、図４に示すように、遮光領域３に沿って所定の左右方向に、配線状に延びている。
【００４５】
ゲート酸化膜２１の上には、第１の接続電極３０ａと、第２の接続電極３０ｂと、第３の接続電極３０ｃとが形成されている。つまり、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃは、ゲート配線２２と同じ層に形成されている。
【００４６】
第１の層間絶縁膜１９及びゲート酸化膜２１には、第１のコンタクトホール２４ｃが第１の補助容量電極１３の上方位置に形成され、第２のコンタクトホール２４ｄが第２の補助容量電極１５の上方位置に形成され、第３のコンタクトホール２４ｅが第３の補助容量電極１７の上方位置に形成されている。一方、ゲート酸化膜２１には、第１のソースコンタクトホール２４ａがソース領域２０ａの上方位置に形成され、第１のドレインコンタクトホール２４ｂがドレイン領域２０ｂの上方位置に形成されている。
【００４７】
そして、上記第１の接続電極３０ａは、第１のコンタクトホール２４ｃを介して第１の補助容量電極１３に接続されると共に、第３のコンタクトホール２４ｅを介して第３の補助容量電極１７に接続されている。つまり、第１の接続電極３０ａは、第１の補助容量電極１３と、第３の補助容量電極１７とを接続している。
【００４８】
上記第２の接続電極３０ｂは、第２のコンタクトホール２４ｄを介して第２の補助容量電極１５に接続されると共に、第１のドレインコンタクトホール２４ｂを介してドレイン領域２０ｂに接続されている。つまり、第２の接続電極３０ｂは、第２の補助容量電極１５と、ＴＦＴ半導体層２０の一部に形成された一対の高濃度不純物領域の一方であるドレイン領域２０ｂとを接続している。
【００４９】
上記第３の接続電極３０ｃは、第１のソースコンタクトホール２４ａを介してソース領域２０ａに接続されている。上記各接続電極３０ａ，３０ｂ，３０ｃは、ゲート電極２２と共に第２の層間絶縁膜２３により覆われている。
【００５０】
尚、本実施形態では、補助容量素子１８を、３つの補助容量電極１３，１５，１７により構成したが、その他の実施形態としては、補助容量素子１８を４つ以上の複数の補助容量電極により構成してもよい。その場合には、補助容量電極の少なくとも２つが、該各補助容量電極からそれぞれ上方へ延びるコンタクトホールを介して接続されるように構成することが好ましい。
【００５１】
図１に示すように、第２の層間絶縁膜２３の上には、ソース電極２５ａ及びドレイン電極２５ｂが形成されている。
【００５２】
すなわち、第２の層間絶縁膜２３には、第２のソースコンタクトホール３３ａが第１のソースコンタクトホール２４ａの上方位置に形成され、第２のドレインコンタクトホール３３ｂが第１のドレインコンタクトホール２４ｂの上方位置に形成されている。
【００５３】
上記ソース電極２５ａは、図４に示すように、第１の接続電極３０ａに対して上下方向に重なるように設けられ、第２のソースコンタクトホール３３ａを介して第３の接続電極３０ｃに接続されている。言い換えれば、第１のコンタクトホール２４ｃ及び第３のコンタクトホール２４ｅは、上記ソース電極２５ａに対し、上下方向に重なる位置に形成されている。
【００５４】
また、上記ドレイン電極２５ｂは、図４に示すように、第２の接続電極３０ｂに対して上下に重なるように設けられ、第２のドレインコンタクトホール３３ｂを介して第２の接続電極３０ｂに接続されている。言い換えれば、第２のコンタクトホール２４ｄは、上記ドレイン電極２５ｂに対し、上下方向に重なるように形成されている。
【００５５】
上記ソース電極２５ａ及びドレイン電極２５ｂは、第３の層間絶縁膜２６により覆われており、該第３の層間絶縁膜２６の上には、上記画素電極２８が形成されている。画素電極２８は、図４に示すように、画素領域２と、該画素領域２の周囲における遮光領域３の一部を覆っている。
【００５６】
第３の層間絶縁膜２６には、画素電極コンタクトホール２７がドレイン電極２５ｂの上方位置に形成されている。そして、図１に示すように、画素電極２８は、上記画素電極コンタクトホール２７を介してドレイン電極２５ｂに接続されている。
【００５７】
以上のようにして、第１の補助容量電極１３には、外部から補助容量用の電位が印加されることにより、第３の補助容量電極１７にも、接続電極２５ｃを介して同じ電位が印加されるようになっている。その結果、ドレイン電極２５ｂに接続された第２の補助容量電極１５と、上記第１の補助容量電極１３及び第３の補助容量電極１７の双方との間で、補助容量が得られるようになっている。言い換えれば、本実施形態の補助容量素子１８は、２組の補助容量素子により構成されている。
【００５８】
−製造方法−
次に、本発明に係る液晶表示装置１の製造方法について説明する。本実施形態では、まず石英基板１１の上に補助容量素子１８を形成する工程を行った後に、該補助容量素子１８の上にＴＦＴ１０を形成する工程を行うことによって、ＴＦＴ基板５を製造する。
【００５９】
まず、図５に示すように、石英基板１１の上面に対し、上方に開口する凹部１２を形成する凹部形成工程を行う。すなわち、一般的なフォトリソグラフィ及びエッチングを行うことにより、所定の形状にパターニングして凹部１２を形成する。凹部１２の深さ（つまり、石英基板１１の上面から凹部１２の底面までの深さ）は、例えば４００ｎｍに形成する。
【００６０】
次に、図５に示すように、石英基板１１の上面の凹部１２に対し、第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７を、下から順に積層して積層体１８ａを形成する積層工程を行う。
【００６１】
すなわち、石英基板１１の上面に対し、スパッタリング法により第１の補助容量電極１３となる硬質な高融点金属である例えばＴａ膜を、１５０ｎｍの厚さで成膜する。続いて、上記第１の補助容量電極１３の上に、第１の補助容量絶縁膜１４である酸化シリコン膜を、４０ｎｍの厚さで成膜する。
【００６２】
このとき、上記第１の補助容量絶縁膜１４を良質なものとする目的で、該第１の補助容量絶縁膜１４を形成する前に、第１の補助容量電極１３の表面を陽極酸化して酸化Ｔａ膜を予め形成しておき、該酸化Ｔａ膜を絶縁膜の一部として利用することも可能である。酸化Ｔａ膜は、３％シュウ酸水溶液中でＴａ膜を陽極とし、２０Ｖ程度の電圧を１時間程度印加することにより、約５０ｎｍ程度の厚さに形成することが可能である。酸化Ｔａ膜は、誘電率が高く且つピンホール欠陥も少ないため、補助容量素子１８の容量の増加や歩留りの向上に役立つ。
【００６３】
その後、上記第１の補助容量絶縁膜１４の上に、第２の補助容量電極１５である高濃度の燐を含んだ多結晶シリコン（以下、Ｐｏｌｙ−Ｓｉと略称する）を、１５０ｎｍの厚さに形成する。続いて、上記第２の補助容量電極１５の上に、第２の補助容量絶縁膜１６である酸化シリコン膜を、４０ｎｍの厚さに成膜する。そして、第２の補助容量絶縁膜１６の膜質を向上させるために、上記酸化シリコン膜に対して９００℃以上の温度でアニール処理を行う。このとき、第２の補助容量電極１５は、Ｓｉを主成分とする膜により構成されているため、上記アニール処理を行う雰囲気の中に酸素又は塩素ガスを含ませることにより、アニール処理と同時に熱酸化を行うことができる。その結果、リーク電流の少ない良質な第２の補助容量絶縁膜１６を形成することが可能となる。
【００６４】
その後、上記第２の補助容量絶縁膜１６の上に、第３の補助容量電極１７である燐を高濃度に含んだ Ｐｏｌｙ−Ｓｉ膜を、２００ｎｍの厚さに形成する。以上のようにして、石英基板１１の上に積層体１８ａを形成する。
【００６５】
次に、図６に示すように、上記基板全面に形成された積層体１８ａに対し、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（以下、ＣＭＰ法と略称する）により表面研磨を行うことによって、第１の補助容量電極１３であるＴａ膜の最上端部を露出させる研磨工程を行う。
【００６６】
ここで、ＣＭＰ法は、第２の補助容量電極１５及び第３の補助容量電極１７である Ｐｏｌｙ−Ｓｉ膜１５，１７と、第１の補助容量絶縁膜１４及び第２の補助容量絶縁膜１６である酸化シリコン膜１４，１６とに対し、凹部１２の外部に積層されている部分を研磨して除去し、該凹部１２の内部に残すことを目的として行う。
【００６７】
ここで、上記 Ｐｏｌｙ−Ｓｉ膜１５，１７及び酸化シリコン膜１４，１６の双方に対し、ＣＭＰ法により同じ程度に研磨することが必要であるが、そのようなスラリー剤としては、一般的なシリカ系のスラリーを適用することが好ましい。このとき、上記硬質なＴａ膜１３は、上記シリカ系のスラリーにより研磨されないため、ＣＭＰ法におけるバリア膜として作用する。つまり、ＣＭＰ法による積層体１８ａの研磨は、上記Ｔａ膜１３の表面でストップさせることができる。
【００６８】
また、凹部１２の底面から凹部１２周縁の第１の補助容量電極１３の最上端面までの高さは、５５０ｎｍである。一方、凹部１２内における第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、及び第２の補助容量絶縁膜１６の膜厚の合計は、３８０ｎｍである。すなわち、第３の補助容量電極１７の下面は、凹部１２の周縁における第１の補助容量電極１３の上面よりも低くなっている。その結果、第３の補助容量電極１７は、ＣＭＰ法により凹部１２の内部に板状に残されることとなる。
【００６９】
こうして、第２の補助容量電極１５及び第３の補助容量電極１７は、ＣＭＰ法により、凹部１２と略同じ形状にパターニングされると共に、第１の補助容量電極１３、第２の補助容量電極１５及び第３の補助容量電極１７の最上端部は、平坦化されて互いに同じ高さに形成される。こうして、凹部１２の内部に、３層の導電膜と２層の絶縁膜とにより構成された２層構造の補助容量素子１８が形成される。
【００７０】
次に、図２及び図７に示すように、上記第１の補助容量電極１３に対し、少なくとも一部の隣接する画素領域２の間で互いに接続されるようにパターニングするパターニング工程と、第３の補助容量電極１７の一部を除去する除去工程とを同時に行う。
【００７１】
すなわち、上記第３の補助容量電極１７に対し、一般的なフォトリソグラフィを行うことにより、第１の補助容量電極１３及び第３の補助容量電極１７を所定の形状にパターニングするためのレジストを形成し、その後にドライエッチングを行う。その結果、第１の補助容量電極１３を、図２に部分的に示すように、隣接する各画素領域２の間で連続した格子形状又は配線状にパターン形成し、補助容量用の共通配線として利用できるようにする。さらに、第３の補助容量電極１７に対し、図２に示すように、該第３の補助容量電極１７の一部を除去することにより、切り欠き部３１を形成する。切り欠き部３１は、後工程において、第２のコンタクトホール２４ｄを形成するためのものである。
【００７２】
このとき、第１の補助容量電極１３であるＴａ膜１３のエッチングと、第３の補助容量電極１７である Ｐｏｌｙ−Ｓｉ膜１７のエッチングとは、それぞれ同一のマスクを用いてドライエッチングにより行う。同一のマスクを使用することによって、フォトリソグラフィ工程を削減できるため、コストの低減を図ることが可能となる。
【００７３】
また、各ドライエッチングに用いる反応性ガスは、下地膜である酸化シリコン膜（第２の補助容量絶縁膜１６）との選択性が高いものを選択する。例えば、Ｔａ膜１３のエッチングについては、ＢＣｌやＣｌ２等の反応性ガスが好ましい。また、 Ｐｏｌｙ−Ｓｉ膜１７のエッチングについては、ＨＢｒが主成分である反応性ガスが好ましい。
【００７４】
以上のようにして、補助容量素子１８を形成する。続いて、ＴＦＴ１０を形成するための各工程を行う。
【００７５】
まず、上記補助容量素子１８の上方に、結晶性シリコン層２０ｄを形成する結晶化工程を行う。すなわち、図８に示すように、ＣＶＤ法により、第１の層間絶縁膜１９である酸化シリコン膜を約３５０ｎｍの厚さに形成する。続いて、第１の層間絶縁膜１９の上に、非結晶のシリコン膜を約５０ｎｍの厚さで連続して形成する。その後、この非結晶のシリコン膜を結晶化させることにより、結晶性のシリコン膜を形成する。非結晶のシリコン膜を結晶化させる方法としては、例えば、６００℃以上の温度で加熱する方法や、エキシマレーザーの照射による方法等が好適である。その後、上記結晶性のシリコン膜に対し、フォトリソグラフィ及びドライエッチングを行うことにより、所定の形状にパターニングして結晶性シリコン層２０ｄを形成する。
【００７６】
続いて、図３及び図８に示すように、上記結晶性シリコン層２０ｄの上方に、ゲート電極２２を形成するゲート電極形成工程を行う。まず、上記結晶性シリコン層２０ｄの上に、ゲート絶縁膜２１である酸化シリコン膜を、約８０ｎｍの厚さに形成する。その後、ゲート絶縁膜２１の上に、燐を高濃度に含んだ Ｐｏｌｙ−Ｓｉ膜を４００ｎｍ堆積し、該 Ｐｏｌｙ−Ｓｉ膜に対してフォトリソグラフィ及びドライエッチングを行って所定形状にパターニングすることにより、ゲート電極２２を形成する。その後、ゲート電極２２に対し、酸素を含んだガスの雰囲気中で、９００℃以上に加熱してアニール処理を行うことにより、該ゲート電極２２の膜質を向上させる。このとき、結晶性シリコン層２０ｄのうち、少なくとも、後工程でチャネル領域２０ｃとなる部分が、上方から見て凹部１２の内側に位置すると共に、第３の補助容量電極１７と重なるように、ゲート電極２２を形成する。このことにより、補助容量素子１８を形成する３層の各補助容量電極１３，１５，１７を、画素ＴＦＴの下部遮光膜として利用することができる。
【００７７】
次に、図３及び図８に示すように、上記結晶性シリコン層２０ｄに対して、不純物を注入することによりＴＦＴ半導体層２０を形成する不純物注入工程を行う。すなわち、ゲート電極２２を不純物注入マスクとし、不純物である燐元素を、上記結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１５原子／ｃｍ２程度で注入する。その結果、ゲート電極２２の下で燐が注入されなかった領域は、チャネル領域２０ｃに形成される。そして、図８におけるチャネル領域２０ｃの左側には、後工程で形成される第１の接続電極３０ａと上下に重なるソース領域２０ａが形成される一方、図８におけるチャネル領域２０ｃの右側には、後工程で形成される第２の接続電極３０ｂと上下に重なるドレイン領域２０ｂが形成されることとなる。
【００７８】
次に、図９に示すように、上記ＴＦＴ半導体層２０及び補助容量素子１８の上方に、複数のコンタクトホールを形成する第１のコンタクトホール形成工程を行う。
【００７９】
すなわち、ゲート絶縁膜２１に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ソース領域２０ａの上方に第１のソースコンタクトホール２４ａを形成する一方、ドレイン領域２０ｂの上方に第１のドレインコンタクトホール２４ｂを形成する。このとき、ソース領域２０ａの上面は、第１のソースコンタクトホール２４ａを介して上方に露出している。また、ドレイン領域２０ｂの上面は、第１のドレインコンタクトホール２４ｂを介して上方に露出している。
【００８０】
一方、上記ゲート絶縁膜２１及び第１の層間絶縁膜１９に対しても、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第１のコンタクトホール２４ｃを第１の補助容量電極１３の上方に形成し、第２のコンタクトホール２４ｄを上記切り欠き部３１を介して第２の補助容量電極１５の上方に形成し、さらに、第３のコンタクトホール２４ｅを第３の補助容量電極１７の上方に形成する。
【００８１】
このとき、第１の補助容量電極１３は、第１のコンタクトホール２４ｃを介して上方に露出している。また、第２の補助容量電極１５は、第２のコンタクトホール２４ｄを介して上方に露出している。また、第３の補助容量電極１７は、第３のコンタクトホール２４ｅを介して上方に露出している。そして、第１のコンタクトホール２４ｃ及び第３のコンタクトホール２４ｅは、後工程で形成されるソース配線２６ａに重なる領域に形成されている。
【００８２】
次に、図９に示すように、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃを形成する第１の電極形成工程を行う。すなわち、上記各コンタクトホール２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅが形成された基板の全面に対し、燐を高濃度に含んだ ｐｏｌｙ−Ｓｉ膜を４００ｎｍ堆積する。このとき、上記各コンタクトホール２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅの内部には、上記 ｐｏｌｙ−Ｓｉ膜が充填されている。
【００８３】
その後、一般的なフォトリソグラフィ及びドライエッチングを行って、所定の形状にパターニングする。このことにより、第１のコンタクトホール２４ｃを介して第１の補助容量電極１３に接続されると共に、第３のコンタクトホール２４ｅを介して第３の補助容量電極１７に接続される第１の接続電極３０ａが形成される。また、第１のドレインコンタクトホール２４ｂを介してドレイン領域２０ｂに接続されると共に、第２のコンタクトホール２４ｄを介して第２の補助容量電極１５に接続される第２の接続電極３０ｂが形成される。さらに、第１のソースコンタクトホール２４ａを介してソース領域２０ａに接続される第３の接続電極３０ｃが形成される。
【００８４】
次に、図１に示すように、第２のソースコンタクトホール３３ａと、第２のドレインコンタクトホール３３ｂとを形成する第２のコンタクトホール形成工程を行う。すなわち、まず、上記各接続電極３０ａ，３０ｂ，３０ｃが形成された基板の全面に対し、第２の層間絶縁膜２３である酸化シリコン膜を、ＣＶＤ法により５００ｎｍの膜厚に形成する。続いて、上記ソース領域２０ａ及びドレイン領域２０ｂに注入された燐元素を活性化するために、窒素雰囲気中で９５０℃、３０分間の熱処理を施す。
【００８５】
その後、上記第２の層間絶縁膜２３に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第３の接続電極３０ｃの上方に第２のソースコンタクトホール３３ａを形成する一方、第２の接続電極３０ｂの上方に第２のドレインコンタクトホール３３ｂを形成する。このとき、第３の接続電極３０ｃの上面は、第２のソースコンタクトホール３３ａを介して上方に露出している。また、第２の接続電極３０ｂの上面は、第２のドレインコンタクトホール３３ｂを介して上方に露出している。
【００８６】
次に、図１に示すように、ソース電極２５ａ及びドレイン電極２５ｂを形成する第２の電極形成工程を行う。まず、上記第２のソースコンタクトホール３３ａ及び第２のドレインコンタクトホール３３ｂが形成された第２の層間絶縁膜２３の上に、１００ｎｍの厚さのＴｉＷと、４００ｎｍの厚さのＡｌＳｉと、１００ｎｍの厚さのＴｉＷとにより構成される多層の導電膜を形成する。このとき、上記各コンタクトホール３３ａ，３３ｂの内部には、上記導電膜が充填されている。
【００８７】
続いて、上記導電膜に対し、一般的なフォトリソグラフィとドライエッチングとを行い、所定の形状にパターニングを行う。このことにより、上記第３の接続電極３０ｃに接続されるソース配線２５ａと、上記第２の接続電極３０ｂに接続されるドレイン電極２５ｂとをそれぞれパターン形成する。ソース電極２５ａは、図４で上下方向に延びるようにパターニングされており、ソース配線２５ａを構成している。
【００８８】
次に、上記ソース電極２５ａ及びドレイン電極２５ｂの上方に画素電極２８を形成する画素電極形成工程を行う。まず、図１に示すように、上記第２の層間絶縁膜２３の上に、第３の層間絶縁膜２６である酸化シリコン膜を、約３００ｎｍの厚さに形成する。その後、第３の層間絶縁膜２６に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ドレイン電極２５ｂの上方に、画素電極コンタクトホール２７を形成する。続いて、上記第３の層間絶縁膜２６の上に、基板の全面を覆うように、ＩＴＯ膜を１００ｎｍの厚さに形成する。このとき、上記画素電極コンタクトホール２７の内部には、ＩＴＯが充填されている。その後、上記ＩＴＯ膜に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、画素電極２８をパターン形成する。
【００８９】
以上のように、上記各工程を行うことによりＴＦＴ基板５を形成し、該ＴＦＴ基板５に対して、図示省略の液晶層や対向基板を接合することにより、液晶表示装置１を製造する。
【００９０】
−実施形態１の効果−
以上説明したように、この実施形態１によると、まず、補助容量素子１８を、ＴＦＴ１０に対して上下方向に重ねて設けるようにしたので、補助容量素子１８を設けるために必要となる遮光領域を低減して開口率を増大させることができる。そのことに加えて、補助容量素子１８を、３つの補助容量電極１３，１５，１７を積層して構成するようにしたので、遮光領域を増加させることなく、充分な補助容量を確保することができる。つまり、補助容量を充分に確保しながら画素領域を小型化して表示の高詳細化を図ることができる。
【００９１】
さらに、各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６を、凹部１２の内周面に沿って順次積層するようにしたので、補助容量素子１８を、凹部１２の内壁面に沿って形成することができる。その結果、補助容量素子１８を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とすることができる。また、パターン成形される膜の数が全体として減少させることになるため、補助容量素子１８の上層側で生じる段差を好適に低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【００９２】
そのことに加えて、第１の補助容量電極１３と第３の補助容量電極１７とを接続するための第１のコンタクトホール２４ｃ及び第３のコンタクトホール２４ｅを、ソース配線２５ａに対して上下方向に重ねるようにしたので、複数のコンタクトホールを、ソース配線２５ａが設けられる遮光領域３へ分散して形成することができる。言い換えれば、ゲート配線２２が設けられる遮光領域３に多数のコンタクトホールが集中するのを防止することができる。その結果、補助容量素子１８を複数の補助容量電極により構成することにより、多数のコンタクトホールをＴＦＴ基板５の上に設けることが必要になっても、該コンタクトホールをソース配線２５ａが設けられる遮光領域３と、ゲート配線２２が設けられる遮光領域３との双方に分散して設けることができるため、画素領域を好適に小型化させることができ、表示の詳細化を図ることができる。
【００９３】
また、第１の補助容量電極１８の最上端部を、第３の補助容量電極１７の下面よりも高い位置に形成するようにしたので、該第３の補助容量電極１７を、凹部１２の内側に好適に形成することができる。
【００９４】
さらに、第１の補助容量電極１８を、隣接する画素の間で接続して格子状に形成したので、該第１の補助容量電極１８を共通配線として利用することができる。
【００９５】
また、ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃを、第３の補助容量電極１７に対して上下方向に重ねるようにしたので、各補助容量電極１３，１５，１７を、下方から入射する光を遮る下部遮光膜として利用することができる。
【００９６】
さらに、積層された各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６に対し、ＣＭＰ法により研磨を行うようにしたので、第１の補助容量電極１３の最上端面を好適に露出させることができると共に、該第１の補助容量電極１３の最上端面に対し、第２の補助容量電極１５、第３の補助容量電極１７、第１の補助容量絶縁膜１４、及び第２の補助容量絶縁膜１６の各最上端部を、同一の平面上に形成することができる。
【００９７】
（実施形態２）
図１０〜図１３は、本発明に係る液晶表示装置の実施形態２を示している。尚、以下の各実施形態において、図１〜図９と同じ部分については、同じ符号を付してその詳細な説明は省略する。
【００９８】
この実施形態２は、図１０と、図１０のＸＩ−ＸＩ線断面図である図１１とに示すように、第２の接続電極３０ｂ及び第３の接続電極３０ｃが、ＴＦＴ半導体層２０のチャネル領域２０ｃの少なくとも一部を上下方向に覆っている点で、上記実施形態１と異なっている。
【００９９】
すなわち、ゲート酸化膜２１の上には、第４の層間絶縁膜３５が形成され、該第４の層間絶縁膜３５の上に、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃが形成されている。言い換えれば、ゲート配線２２の層と、ソース配線２５ａの層との間には、導電層が設けられ、該導電層は、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃにより構成されている。
【０１００】
上記実施形態１と同様に、第１の接続電極３０ａは、第１の補助容量電極１３と、第３の補助容量電極１７とを接続している。また、第２の接続電極３０ｂは、第２の補助容量電極１５と、ＴＦＴ半導体層２０のドレイン領域２０ｂとを接続している。
【０１０１】
図１０〜図１２に示すように、第２の接続電極３０ｂは、ＴＦＴ半導体層２０のチャネル領域２０ｃの上方位置へ延びる延長部３６を備えている。また、第３の接続電極３０ｃも、上記チャネル領域２０ｃの上方位置へ延びる延長部３７を備えている。こうして、各接続電極３０ｂ，３０ｃの延長部３６，３７により、上方からチャネル領域２０ｃへ向かう外光を遮るようにしている。
【０１０２】
−製造方法−
次に、本実施形態の液晶表示装置の製造方法について説明する。ここでは、上記実施形態１と異なる部分についてのみ説明する。
【０１０３】
本実施形態では、図１３に示すように、第１のコンタクトホール形成工程において、まず、ゲート絶縁膜２１の上に、第４の層間絶縁膜３５である酸化シリコン膜を、ＣＶＤ法により３００ｎｍの膜厚に形成する。その後、ゲート絶縁膜２１及び第４の層間絶縁膜３５に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ソース領域２０ａの上方に第１のソースコンタクトホール２４ａを形成する一方、ドレイン領域２０ｂの上方に第１のドレインコンタクトホール２４ｂを形成する。さらに、上記ゲート絶縁膜２１、第４の層間絶縁膜３５及び第１の層間絶縁膜１９に対しても、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第１のコンタクトホール２４ｃを第１の補助容量電極１３の上方に形成し、第２のコンタクトホール２４ｄを上記切り欠き部３１を介して第２の補助容量電極１５の上方に形成し、さらに、第３のコンタクトホール２４ｅを第３の補助容量電極１７の上方に形成する。
【０１０４】
次に、第１の電極形成工程において、第４の層間絶縁膜３５の上に、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃをそれぞれ形成する。このとき、第２の接続電極３０ｂの側部に延長部３６を形成する一方、第３の接続電極３０ｃの側部に延長部３７を形成する。
【０１０５】
その後、上記実施形態１における第１の電極形成工程以降の各工程を順次行うことにより、ＴＦＴ基板５を形成し、該ＴＦＴ基板５に対して、図示省略の液晶層や対向基板を接合することにより、液晶表示装置１を製造する。
【０１０６】
−実施形態２の効果−
したがって、この実施形態２によると、第２の接続電極３０ｂの延長部３６と、第３の接続電極３０ｃの延長部３７とによって、ＴＦＴ半導体層２０のチャネル領域２０ｃを覆うことができる。その結果、各延長部３６，３７によって、上方からチャネル領域２０ｃへ向かって入射する周囲の外光を遮光することができるため、該ＴＦＴ１０の特性を向上させることができる。言い換えれば、接続電極の一部を、ＴＦＴ１０の上部遮光膜として利用することができる。
【０１０７】
（実施形態３）
図１４は、本発明に係る液晶表示装置の実施形態３を示している。以下に説明する実施形態３〜６は、ゲート配線２２の層と、ソース配線２５ａの層との間に設けられた導電層の少なくとも一部により、ＴＦＴ半導体２０のチャネル領域２０ｃを覆う点で、上記実施形態２と同じである。これに対し、本実施形態３は、第１の接続電極３０ａの一部によりチャネル領域２０ｃを覆うようにした点で実施形態２と異なっている。
【０１０８】
すなわち、図１４に示すように、第１の接続電極３０ａは、第１のソースコンタクトホールを迂回して、チャネル領域２０ｃの上方位置へ延びる延長部３８を備えている。延長部３８は、第１の電極形成工程において第１の接続電極３０ａと共にパターン形成される。
【０１０９】
したがって、この実施形態３によっても、上記延長部３８により上方からチャネル領域２０ｃへ向かって入射する周囲の外光を遮光することができるため、上記実施形態２と同様の効果を得ることができる。
【０１１０】
（実施形態４）
図１５は、本発明に係る液晶表示装置の実施形態４を示している。上記実施形態２では、第２の接続電極３０ｂと、第３の接続電極３０ｃとの双方により、チャネル領域２０ｃを覆っていたのに対し、この実施形態４は、第２の接続電極３０ｂの一部のみによりチャネル領域２０ｃを覆うようにしている。
【０１１１】
すなわち、図１５に示すように、第２の接続電極３０ｂは、チャネル領域２０ｃの上方位置を越えて、第３の接続電極３０ｃ側へ延びる延長部３６を備えている。延長部３６は、第１の電極形成工程において第２の接続電極３０ｂと共にパターン形成される。
【０１１２】
この実施形態４によっても、上記延長部３６により上方からチャネル領域２０ｃへ向かって入射する外光を遮ることができるため、上記実施形態２と同様の効果を得ることができる。
【０１１３】
（実施形態５）
図１６は、本発明に係る液晶表示装置の実施形態５を示している。上記実施形態２では、第２の接続電極３０ｂと、第３の接続電極３０ｃとの双方により、チャネル領域２０ｃを覆っていたのに対し、この実施形態５は、第３の接続電極３０ｃの一部のみによりチャネル領域２０ｃを覆うようにしている。
【０１１４】
すなわち、図１６に示すように、第３の接続電極３０ｃは、チャネル領域２０ｃの上方位置を越えて、第２の接続電極３０ｂ側へ延びる延長部３７を備えている。延長部３７は、第１の電極形成工程において第３の接続電極３０ｃと共にパターン形成される。
【０１１５】
この実施形態５によっても、上記延長部３７により上方からチャネル領域２０ｃへ向かって入射する周囲の外光を遮光することができるため、上記実施形態２と同様の効果を得ることができる。
【０１１６】
（実施形態６）
図１７は、本発明に係る液晶表示装置の実施形態６を示している。この実施形態６は、チャネル領域２０ｃ及びゲート配線２２を覆う遮光膜４０を設けるようにしたものである。
【０１１７】
すなわち、遮光膜４０は、第４の層間絶縁膜３５の上に配線状に設けられ、ゲート配線２２を上方から覆うように形成されている。そして、遮光膜４０は、第１の接続電極３０ａ、第２の接続電極３０ｂ、及び第３の接続電極３０ｃとは独立して形成され、このＴＦＴ１０を配置した液晶表示部の外部より独立して電位が印加できるように構成されている。
【０１１８】
したがって、この実施形態６によっても、上記遮蔽膜４０により上方からチャネル領域２０ｃへ向かって入射する外光を遮ることができるため、上記実施形態２と同様の効果を得ることができる。
【０１１９】
ところで、遮光膜４０と他の導電膜との間の電位差が不安定になると、ＴＦＴ１０の特性や補助容量等に影響を与えて劣化させてしまう虞れがある。
【０１２０】
これに対し、本実施形態では、遮光膜４０が、隣接する各画素間で接続されて配線状に形成されているため、該配線状の遮光膜４０の端部を、ＴＦＴ基板５における有効表示領域の外側まで延伸させ、該端部に所定の電圧を印加させることができる。その結果、遮光膜４０と他の導電膜との間の電位差を所定の値に安定して保持できるため、ＴＦＴ１０の特性や補助容量等を良好に維持することができる。
【０１２１】
（実施形態７）
図１８は、本発明に係る液晶表示装置の実施形態７を示している。この実施形態７は、上記実施形態２に対し、ＴＦＴ半導体層２０がＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を有している点で異なっている。
【０１２２】
すなわち、図１８に示すように、チャネル領域２０ｃと、ソース領域２０ａとの間には、ソース領域２０ａよりも不純物の濃度が低い低濃度不純物領域２０ｅが設けられている。一方、チャネル領域２０ｃと、ドレイン領域２０ｂとの間には、ドレイン領域２０ｂよりも不純物の濃度が低い低濃度不純物領域２０ｅが設けられている。言い換えれば、チャネル領域２０ｃの左右両側には、低濃度不純物領域２０ｅを介して高濃度不純物領域２０ａ，２０ｂがそれぞれ設けられている。さらに、上記低濃度不純物領域２０ｅは、上記第２の接続電極３０ｂの延長部３６と、第３の接続電極３０ｃの延長部３７とにより覆われている。
【０１２３】
上記低濃度不純物領域２０ｅを有するＴＦＴ半導体層２０を形成する場合には、上記実施形態１の不純物注入工程において、まず、ゲート電極２２を不純物注入マスクとし、不純物である燐元素を、結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１３原子／ｃｍ２程度で低濃度に注入する。その後、一般的なフォトリソグラフィ等により所定の形状にパターン形成したレジストを不純物注入マスクとして、上記結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１５原子／ｃｍ２程度で高濃度に注入する。このことにより、高濃度の燐が注入された領域がソース領域２０ａ及びドレイン領域２０ｂに形成されると共に、高濃度の燐が注入されなかった領域が低濃度不純物領域２０ｅに形成される。
【０１２４】
したがって、この実施形態７によると、上記実施形態２と同様に、上記延長部３６，３７により、ＴＦＴ半導体層２０へ向かって入射する外光を遮ることができることに加え、ＴＦＴ半導体層２０がＬＤＤ構造を有しているため、ＴＦＴ１０のオフ電流を低減させることができる。その結果、装置全体としての信頼性をさらに向上させることができる。
【０１２５】
尚、上記各実施形態では、凹部１２を、石英基板１１の上面に直接に形成するようにしたが、請求項１及び１４に係る発明の他の実施形態としては、凹部形成工程において、石英基板１１の上に絶縁膜を設け、該絶縁膜の上に凹部を形成するようにしてもよい。つまり、本発明は、凹部１２がＴＦＴ１０の下方に配置される構成であればよく、このことにより、上記実施形態と同様の効果を得ることができる。
【０１２６】
また、上記各実施形態では、第１の補助容量電極１３は、全ての隣接する画素の間で接続されることにより、例えば格子状に形成するようにしたが、本発明の請求項１に係る発明の他の実施形態としては、第１の補助容量電極１３は、必ずしも隣接する全ての画素の間で接続される必要はなく、少なくとも一部の隣接する画素の間で互いに接続されるようにすればよい。
【０１２７】
【発明の効果】
以上説明したように、本発明によると、補助容量素子を、薄膜トランジスタに対して上下方向に重ねて設け、少なくとも３つ以上の補助容量電極により構成するようにしたので、補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することができる。
【０１２８】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とし、パターン成形される膜を全体として減少させることにより上層側で生じる段差を低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【０１２９】
そのことに加えて、補助容量電極の少なくとも２つを接続するコンタクトホールを、ソース配線に対して上下方向に重ねるようにしたので、多数のコンタクトホールが、ゲート配線が設けられる領域に集中するのを防止することができる。その結果、多数のコンタクトホールが基板上に設けられていても、画素領域を小型化させることができるため、表示の詳細化を好適に図ることができる。
【図面の簡単な説明】
【図１】実施形態１の液晶表示装置におけるＴＦＴ基板を示す断面図である。
【図２】石英基板上に補助容量素子が形成された状態を示す平面図である。
【図３】補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図４】実施形態１の液晶表示装置におけるＴＦＴ基板を示す平面図である。
【図５】石英基板の凹部の上に形成された積層体を示す断面図である。
【図６】研磨工程で研磨された積層体を示す断面図である。
【図７】補助容量素子を示す断面図である。
【図８】補助容量素子の上に形成された結晶性シリコン層及びゲート電極を示す断面図である。
【図９】補助容量素子の上に形成されたＴＦＴを示す断面図である。
【図１０】実施形態２の液晶表示装置のＴＦＴ基板を示す断面図である。
【図１１】補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１２】実施形態２の液晶表示装置におけるＴＦＴ基板を示す平面図である。
【図１３】補助容量素子の上に形成されたＴＦＴを示す断面図である。
【図１４】実施形態３の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１５】実施形態４の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１６】実施形態５の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１７】実施形態６の補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図１８】実施形態７の液晶表示装置におけるＴＦＴ基板を示す断面図である。
【図１９】従来の補助容量素子を備えるＴＦＴ基板を示す断面図である。
【図２０】従来のＴＦＴ基板を示す平面図である。
【図２１】従来のＴＦＴの下方に設けられた補助容量素子を備えるＴＦＴ基板を示す断面図である。
【符号の説明】
１ 液晶表示装置
１０ ＴＦＴ（薄膜トランジスタ）
１１ 石英基板（絶縁性基板）
１２ 凹部
１３ 第１の補助容量電極
１４ 第１の補助容量絶縁膜（絶縁膜）
１５ 第２の補助容量電極
１６ 第２の補助容量絶縁膜（絶縁膜）
１７ 第３の補助容量電極
１８ 補助容量素子
２０ａ ソース領域（高濃度不純物領域）
２０ｂ ドレイン領域（高濃度不純物領域）
２０ｅ 低濃度不純物領域
２２ ゲート電極
２４ｃ 第１のコンタクトホール
２４ｅ 第３のコンタクトホール
２５ａ ソース電極（ソース配線）
２８ 画素電極
３０ａ 第１の接続電極
３０ｂ 第２の接続電極
Claims (8)
- 絶縁性基板の上に設けられると共にソース配線及びゲート配線が接続され、画素電極を駆動するための薄膜トランジスタと、
上記薄膜トランジスタの下方に設けられた補助容量素子とを備える液晶表示装置であって、
上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜は、上記薄膜トランジスタの下方位置で上方に開口している凹部を備え、
上記補助容量素子は、互いに重ねられた少なくとも３つ以上の補助容量電極により構成され、
上記補助容量素子の少なくとも一部は、上記凹部の内側に設けられ、
上記補助容量電極の少なくとも２つは、該各補助容量電極からそれぞれ上方へ延びるコンタクトホールを介して接続され、
上記コンタクトホールは、上記ソース配線に対し、上下方向に重なる位置に形成されている
ことを特徴とする液晶表示装置。 - 請求項１において、
上記補助容量素子は、少なくとも一部が凹部の底に設けられた第１の補助容量電極と、該第１の補助容量電極の上に絶縁膜を介して設けられた第２の補助容量電極と、該第２の補助容量電極の上に絶縁膜を介して設けられた第３の補助容量電極とにより構成され、
上記第２の補助容量電極及び第３の補助容量電極は、上記凹部の内側のみに形成されている
ことを特徴とする液晶表示装置。 - 請求項２において、
上記第１の補助容量電極、第２の補助容量電極、及び第３の補助容量電極の各最上端部は、同一の平面を構成している
ことを特徴とする液晶表示装置。 - 請求項２において、
上記第１の補助容量電極と、第３の補助容量電極とを接続する第１の接続電極と、
第２の補助容量電極と、薄膜トランジスタにおける半導体層の一部に形成された一対の高濃度不純物領域の一方とを接続する第２の接続電極とを備えている
ことを特徴とする液晶表示装置。 - 請求項４において、
上記第１の接続電極は、ゲート配線と同じ層に形成されている
ことを特徴とする液晶表示装置。 - 請求項４において、
上記ゲート配線の層と、ソース配線の層との間には、導電層が設けられ、
上記第１の接続電極は、上記導電層の少なくとも一部により構成されている
ことを特徴とする液晶表示装置。 - 請求項６において、
上記薄膜トランジスタの半導体層におけるチャネル領域は、上記導電層の少なくとも一部により覆われている
ことを特徴とする液晶表示装置。 - 請求項７において、
上記チャネル領域の左右両側には、低濃度不純物領域を介して高濃度不純物領域がそれぞれ設けられており、
上記低濃度不純物領域は、上記導電層の一部により覆われている
ことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003159554A JP2004363300A (ja) | 2003-06-04 | 2003-06-04 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003159554A JP2004363300A (ja) | 2003-06-04 | 2003-06-04 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004363300A true JP2004363300A (ja) | 2004-12-24 |
Family
ID=34052581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003159554A Pending JP2004363300A (ja) | 2003-06-04 | 2003-06-04 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004363300A (ja) |
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