KR100647774B1 - 폴리 실리콘형 박막 트랜지스터 기판 및 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지캐패시터의 용량값 저하없이 개구율을 향상시킴과 아울러 전하이동도 및 응답속도를 높힐 수 있는 폴리-실리콘형 TFT 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 TFT 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 화소 영역에 형성된 화소 전극과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 폴리 실리콘형 액티브층을 포함하는 박막 트랜지스터와; 상기 게이트라인이나 데이터라인과 인접되며 상기 화소전극을 기준으로 양측에 위치하는 적어도 두 개의 스토리지라인을 구비한다.

Description

폴리 실리콘형 박막 트랜지스터 기판 및 제조 방법{Thin Film Transistor Substrate Of Poly Silicon Type And Method of Fabricating The Same}
도 1은 종래 액정 표시 패널에 포함되는 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3은 본 발명의 제1 실시 예에 따른 폴리-실리콘을 이용한 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ',Ⅲ-Ⅲ' 선을 따라 절단하여 도시한 단면도.
도 5는 본 발명의 제2 실시 예에 따른 폴리-실리콘을 이용한 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅳ1-Ⅳ1', Ⅳ2-Ⅳ2', Ⅳ3-Ⅳ3' 선을 따라 절단하여 도시한 단면도.
도 7은 본 발명의 제3 실시 예에 따른 폴리-실리콘을 이용한 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 8a 내지 도 8h는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들.
도 9는 본 발명의 제1 내지 제3 실시 예에 따른 폴리-실리콘을 이용한 박막 트랜지스터 기판을 포함하는 액정 표시 패널을 개략적으로 도시한 도면.
< 도면의 주요부분에 대한 설명>
1, 101 : 기판 2, 102 : 게이트 라인
4, 104 : 데이터 라인 6, 106 : 게이트 전극
10, 110 : 드레인 전극 12, 112 : 게이트 절연막
14, 50, 114, 150,156,166,174 : 액티브층
16, 116 : 버퍼층 18, 118 : 보호막
22, 122 : 화소 전극 26, 126 : 층간 절연막
30, 130 : 박막 트랜지스터 52, 152, 158 : 스토리지라인
60, 160,162,168,170 : 스토리지 캐패시터
본 발명은 액정 표시 패널의 박막 트랜지스터 기판에 관한 것으로, 특히 스토리지캐패시터의 용량값 저하없이 개구율을 향상시킴과 아울러 전하이동도 및 응 답속도를 높힐 수 있는 폴리-실리콘형 TFT 기판 및 그 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
도 1은 종래 아몰퍼스 실리콘형 TFT를 이용한 액정 표시 패널을 나타내는 평면도이며, 도 2는 도 1에 도시된 액정 표시 패널을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 액정 표시 패널은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)와, TFT(30)와 접속된 화소 전극(22) 및 스토리지 캐패시터(60)를 구비한다.
TFT(30)는 화소 전극(22)에 비디오 신호를 충전한다. 이를 위하여, TFT(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)과 화소 콘택홀(20)을 통해 접속된 드레인전극(10)을 구비한다. 또한, 박막트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8) 및 드레인 전극(10)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
스토리지 캐패시터(60)는 화소 전극(22)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(60)는 게이트라인과 나란하게 형성되어 스토리지 하부 전극 역할을 하는 스토리지 라인(52)과, 그 스토리지라인 (52)과 게이트절연막(12) 및 보호막(18)을 사이에 두고 중첩되게 형성되어 스토리지 상부 전극 역할을 하는 화소전극(22)으로 이루어진다.
종래 스토리지캐패시터(60)의 스토리지라인(52)은 불투명금속으로 제1 폭(W1)을 가지고 화소영역을 가로지르도록 형성된다. 이 스토리지라인(52)이 화소영역에서 차지하는 면적만큼 개구율이 줄어드는 문제점이 있다. 반면에 개구율저하를 방지하기 위해 스토리지라인(52)의 면적을 줄이면 스토리지캐패시터의 용량값이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 스토리지캐패시터의 용량값 저하없이 개구율을 향상시킴과 아울러 전하이동도 및 응답속도를 높힐 수 있는 TFT 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 TFT 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 화소 영역에 형성된 화소 전극과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 폴리 실리콘형 액티브층을 포함하는 박막 트랜지스터와; 상기 게이트라인이나 데이터라인과 인접되며 상기 화소전극을 기준으로 양측에 위치하는 적어도 두 개의 스토리지라인을 구비한다.
상기 적어도 두 개의 스토리지라인은 상기 화소전극을 기준으로 양측에 위치하는 현재단 게이트라인과 이전단 게이트라인 각각과 인접되게 형성되는 제1 및 제2 스토리지라인을 포함하고, 상기 제1 및 제2 스토리지라인의 하부에는 게이트절연막이 형성된다.
상기 폴리 실리콘형 박막트랜지스터 기판은 상기 액티브층으로부터 신장되어 상기 제1 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제1 스토리지캐패시터를 형성하는 제2 액티브층과; 상기 액티브층으로부터 신장되어 상기 제2 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제2 스토리지캐패시터를 형성하는 제3 액티브층을 구비한다.
상기 폴리 실리콘형 박막트랜지스터 기판은 상기 화소전극을 기준으로 양측에 위치하는 현재단 데이터라인과 다음단 데이터라인 각각과 인접되게 형성되는 제1 및 제2 스토리지전극을 추가로 구비한다.
상기 폴리 실리콘형 박막트랜지스터 기판은 상기 제1 스토리지전극과 상기 게이트절연막을 사이에 두고 중첩되며 상기 제2 액티브층으로부터 신장되어 제3 스토리지캐패시터를 형성하는 제4 액티브층과; 상기 제2 스토리지전극과 상기 게이트절연막을 사이에 두고 중첩되며 상기 제3 액티브층으로부터 신장되어 제4 스토리지캐패시터를 형성하는 제5 액티브층을 포함한다.
상기 제1 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속되며; 상기 제2 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속된다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판의 제조방법은 기판 상에 액티브층을 형성하는 단계와; 상기 액티브층을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 게이트 전극, 게이트 라인 및 스토리지라인을 형성하는 단계와; 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계와; 상기 층간 절연막 상에 상기 액티브층과 접속되는 데이터라인, 소스 전극 및 드레인전극을 형성하는 단계와; 상기 층간 절연막 상에 보호막을 형성하는 단계와; 상기 보호막 상에 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함하며, 상기 스토리지라인은 상기 게이트라인이나 데이터라인과 인접되며 상기 화소전극을 기준으로 양측에 위치하도록 적어도 두 개 형성된다.
상기 스토리지라인을 형성하는 단계는, 상기 화소전극을 기준으로 양측에 위치하는 현재단 게이트라인과 이전단 게이트라인 각각과 인접되게 제1 및 제2 스토리지라인을 형성하는 단계를 포함한다.
상기 액티브층을 형성하는 단계는, 상기 액티브층으로부터 신장되어 상기 제1 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제1 스토리지캐패시터를 이루는 제2 액티브층을 형성하는 단계와; 상기 액티브층으로부터 신장되어 상기 제2 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제2 스토리지캐패시터를 이루는 제3 액티브층을 형성하는 단계를 포함한다.
상기 액티브층을 형성하는 단계는, 상기 화소전극을 기준으로 양측에 위치하는 현재단 데이터라인과 다음단 데이터라인 각각과 인접되게 상기 제1 및 제2 스토리지라인 각각과 접속되는 제1 및 제2 스토리지전극을 형성하는 단계를 추가로 포함한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판의 제조방법은 상기 제1 스토리지전극과 게이트절연막을 사이에 두고 중첩되며 상기 제2 액티브층으로부터 신장되어 제3 스토리지캐패시터를 이루는 제4 액티브층을 형성하는 단계와; 상기 제2 스토리지전극과 게이트절연막을 사이에 두고 중첩되며 상기 제3 액티브층으로부터 신장되어 제4 스토리지캐패시터를 이루는 제5 액티브층을 형성하는 단계를 포함한다.
상기 제1 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속되며; 상기 제2 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속된다.
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상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 3 내지 도 9를 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 제1 실시 예에 따른 폴리 실리콘형 TFT 기판을 부분적으로 도시한 평면도이고, 도 4는 도 3에 도시된 TFT 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 3 및 도 4에 도시된 폴리 실리콘형 TFT 기판은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)와, TFT(130)와 접속된 화소 전극(122) 및 스토리 지 캐패시터(160)를 구비한다. TFT(130)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.
TFT(130)는 화소 전극(122)에 비디오 신호를 충전한다. 이를 위하여, TFT(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)에 의해 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 제1 액티브층(114)를 구비한다.
제1 액티브층(114)은 버퍼막(116)을 사이에 두고 하부 기판(101) 위에 형성된다. 게이트 라인(102)과 접속된 게이트 전극(106)은 제1 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108)과 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 제1 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; LDD) 영역(미도시)을 더 구비하기도 한다.
스토리지 캐패시터(160,162)는 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(160)는 화소전극을 기준 으로 양측에 위치하는 게이트라인(102)들과 인접되게 위치하는 제1 및 제2 스토리지캐패시터(160,162)를 구비한다.
제1 스토리지캐패시터(160)는 현재단 게이트라인(102)과 인접되게 형성되는 제1 스토리지 라인(152)과, TFT(130)의 제1 액티브층(114)으로부터 연장되어 스토리지 하부 전극 역할을 하는 제2 액티브층(150)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 여기서, 제1 스토리지 라인(152)은 종래 스토리지라인보다 폭이 좁은 제2 폭(W2)을 가지도록 형성된다.
제2 스토리지캐패시터(162)는 종래에 비해 용량값이 적은 제1 스토리지캐패시터(160)의 용량값을 보상하기 위해 형성된다.
이러한 제2 스토리지캐패시터(162)는 이전단 게이트라인(102)과 인접되게 형성되는 제2 스토리지라인(158)과, 이전단 TFT(130)의 제1 액티브층(114)으로부터 연장되어 스토리지 하부 전극 역할을 하는 제3 액티브층(156)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 제3 액티브층(156)은 상하로 인접한 화소영역의 제2 액티브층(150)과 전기적으로 연결되며, 좌우로 인접한 화소영역의 제3 액티브층(156)과 이격되거나 전기적으로 연결된다.
이와 같이, 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판은 블랙매트릭스와 중첩되는 게이트라인(102)과 인접되게 제1 및 제2 스토리지캐패시터(160,162)가 형성된다. 여기서, 게이트라인(102)의 인접 영역은 블랙매트릭스와 인접되므로 화소영역의 중앙부에 비해 개구율의 기여도가 적은 영역이다. 이 개구율의 기여도가 적은 영역에 제1 및 제2 스토리지캐패시터(160,162) 가 위치하므로 스토리지캐패시터의 용량값저하없이 종래에 비해 개구율이 향상된다.
도 5는 본 발명의 제2 실시 예에 따른 폴리 실리콘형 TFT 기판을 부분적으로 도시한 평면도이고, 도 6은 도 5에 도시된 TFT 기판을 Ⅳ1-Ⅳ1', Ⅳ2-Ⅳ2', Ⅳ3-Ⅳ3'선을 따라 절단하여 도시한 단면도이다.
도 5 및 도 6에 도시된 폴리 실리콘형 TFT 기판은 도 3 및 도 4에 도시된 폴리 실리콘형 TFT 어레이 기판과 대비하여 게이트라인(102) 뿐만 아니라 데이터라인(104)과 인접되게 위치하는 제3 및 제4 스토리지캐패시터(168,170)를 추가로 구비하는 것을 제외하고는 동일한 구성요소를 구비한다.
스토리지 캐패시터(160,162,168,170)는 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(160,162,168,170)는 화소전극(122)을 기준으로 양측에 위치하는 게이트라인(102)과 인접되게 위치하는 제1 및 제2 스토리지 캐패시터(160,162)와, 화소전극(122)을 기준으로 양측에 위치하는 데이터라인(104)과 인접되게 위치하는 제3 및 제4 스토리지캐패시터(168,170)를 구비한다.
제1 스토리지캐패시터(160)는 현재단 게이트라인(102)과 인접되게 형성되는 제1 스토리지 라인(152)과, TFT(130)의 제1 액티브층(114)으로부터 연장되어 스토리지 하부 전극 역할을 하는 제2 액티브층(150)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 여기서, 제1 스토리지 라인(152)은 종래 스토리지라인보다 폭이 좁은 제2 폭(W2)을 가지도록 형성된다.
제2 스토리지캐패시터(162)는 종래에 비해 용량값이 적은 제1 스토리지캐패시터(160)의 용량값을 보상하기 위해 형성된다. 이러한 제2 스토리지캐패시터(162)는 이전단 게이트라인(102)과 인접되게 형성되는 제2 스토리지라인(158)과, 이전단 TFT(130)의 제1 및 제2 액티브층(114,150)과 연결되어 스토리지 하부 전극 역할을 하는 제3 액티브층(156)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다.
제3 스토리지 캐패시터(168)는 현재단 데이터라인(104)과 인접되게 형성되며 제2 스토리지 라인(158)으로부터 연장되어 형성된 제1 스토리지전극(164)과, 제2 스토리지캐패시터(162)의 제3 액티브층(156)으로부터 연장되어 스토리지 하부 전극 역할을 하는 제4 액티브층(166)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다.
제4 스토리지 캐패시터(170)는 다음단 데이터라인(104)과 인접되게 형성되며 제1 스토리지라인(152)으로부터 연장되어 형성된 제2 스토리지전극(172)과, 제1 스토리지 캐패시터(160)의 제2 액티브층(150)으로부터 연장되어 형성되어 스토리지하부전극 역할을 하는 제5 액티브층(174)이 게이트절연막(112)을 사이에 두고 중첩되어 형성된다.
이와 같이, 본 발명의 제2 실시 예에 따른 폴리 실리콘형 TFT 기판은 블랙매트릭스와 중첩되는 게이트라인(102) 및 데이터라인(104)과 인접되게 제1 내지 제4 스토리지캐패시터(160,162,168,170)가 형성된다. 여기서, 게이트라인(GL)의 인접 영역 및 데이터라인(DL)의 인접 영역은 블랙매트릭스와 인접되므로 화소영역의 중 앙부에 비해 개구율의 기여도가 적은 영역이다. 이 개구율의 기여도가 적은 영역에 제1 내지 제4 스토리지캐패시터(160,162,168,170)가 위치하므로 종래에 비해 개구율이 향상된다. 이 때, 본 발명의 제2 실시 예에 따른 폴리 실리콘형 TFT 기판은 본 발명의 제1 실시 예에 따른 폴리 실리콘형 TFT 기판에 비해 스토리지캐패시터의 전체 용량값이 크다. 이에 따라서, 본 발명의 제2 실시 예에 따른 폴리 실리콘형 TFT 기판의 스토리지캐패시터의 용량값을 본 발명의 제1 실시 예에 따른 폴리 실리콘형 TFT 기판의 스토리지캐패시터의 용량값과 동일하게 하는 경우 제1 및 제2 스토리지라인(152,158)의 선폭을 줄일 수 있어 개구율이 더욱 향상된다.
도 7은 본 발명의 제3 실시 예에 따른 폴리 실리콘형 TFT 기판을 부분적으로 도시한 평면도이다.
도 7에 도시된 폴리 실리콘형 TFT 기판은 도 5 및 도 6에 도시된 폴리 실리콘형 TFT 기판과 대비하여 제1 및 제2 스토리지라인(152,158)이 전기적으로 연결된 것을 제외하고는 동일한 구성요소를 구비한다. 한편, 도 7에 도시된 폴리 실리콘형 TFT기판을 Ⅳ1-Ⅳ1', Ⅳ2-Ⅳ2', Ⅳ3-Ⅳ3'선을 따라 절단한 단면도는 도 6과 동일하므로 본 발명의 제3 실시 예에 따른 폴리 실리콘형 TFT기판은 도 6 및 도 7를 결부하여 설명하기로 한다.
제1 스토리지캐패시터(160)는 현재단 게이트라인(102)과 인접되게 형성되는 제1 스토리지 라인(152)과, TFT(130)의 제1 액티브층(114)으로부터 연장되어 스토리지 하부 전극 역할을 하는 제2 액티브층(150)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 여기서, 제1 스토리지 라인(152)은 종래 스토리지라인보다 폭이 좁은 제2 폭(W2)을 가지도록 형성된다.
제2 스토리지캐패시터(162)는 종래에 비해 용량값이 적은 제1 스토리지캐패시터(160)의 용량값을 보상하기 위해 형성된다. 이러한 제2 스토리지캐패시터(162)는 이전단 게이트라인(102)과 인접되게 형성되는 제2 스토리지라인(158)과, 이전단 TFT(130)의 제1 및 제2 액티브층(114,150)과 연결되어 스토리지 하부 전극 역할을 하는 제3 액티브층(156)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다.
제3 스토리지 캐패시터(168)는 현재단 데이터라인(104)과 인접되게 형성되며 제1 및 제2 스토리지 라인(152,158)과 접속된 제1 스토리지전극(164)과, 제2 및 제3 액티브층(150,156)과 접속되어 스토리지 하부 전극 역할을 하는 제4 액티브층(166)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다.
제4 스토리지 캐패시터(170)는 다음단 데이터라인(104)과 인접되게 형성되며 제1 및 제2 스토리지라인(152,158)과 접속된 제2 스토리지전극(172)과, 제2 및 제3 액티브층(150,156)으로부터 연장되어 형성되어 스토리지하부전극 역할을 하는 제5 액티브층(174)이 게이트절연막(112)을 사이에 두고 중첩되어 형성된다.
이와 같이, 본 발명의 제3 실시 예에 따른 폴리 실리콘형 TFT 기판은 블랙매트릭스와 중첩되는 게이트라인(GL) 및 데이터라인(DL)과 인접되게 제1 내지 제4 스토리지캐패시터(160,162,168,170)가 형성된다. 제1 내지 제4 스토리지캐패시터가 개구율의 기여도가 상대적으로 적은 게이트라인 및 데이터라인과 인접되게 형성되므로 본 발명의 제3 실시 예에 따른 폴리 실리콘형 TFT기판은 종래에 비해 개구율 이 향상됨과 아울러 본 발명의 제1 실시 예에 따른 폴리 실리콘형 TFT기판에 비해 개구율이 향상된다. 또한, 제1 내지 제4 스토리지캐패시터의 전극역할을 하는 제1 및 제2 스토리지라인은 스토리지전극을 통해 서로 연결되어 있으며 제2 및 제3 액티브층도 제4 및 제5 액티브층을 통해 서로 연결되어 있다.
이러한 폴리 실리콘형 TFT 기판은 도 8a 내지 도 8h에 도시된 바와 같은 제조 공정으로 형성된다. 여기서는 도 4에 도시된 폴리 실리콘형 TFT기판을 예로 들어 설명하기로 한다.
도 8a를 참조하면, 하부 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 제1 내지 제3 액티브층(114, 150,156)이 형성된다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
제1 내지 제3 액티브층(114, 150,156)은 버퍼막(116) 상에 아몰퍼스-실리콘을 증착한 후 레이저로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 형성된다.
도 8b를 참조하면, 제2 및 제3 액티브층(150,156)에 n 불순물을 주입하여 제2 및 제3 액티브층(150,156)이 스토리지 하부 전극 역할을 하게 된다.
구체적으로, 포토리소그래피공정으로 제2 및 제3 액티브층(150,156)을 노출시키는 포토레지스트 패턴을 형성하여 노출된 제2 및 제3 액티브층(150,156)에 PH3 등과 같은 n 불순물을 주입한 후, 포토레지스트 패턴을 제거한다.
도 8c를 참조하면, 제1 내지 제3 액티브층(114,150,156)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 게이트 전극(106), 게이트 라인(102), 제1 및 제2 스토리지 라인(152,158)이 형성된다.
게이트 절연막(112)은 액티브층(114, 150,156)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(106), 게이트 라인(102), 제1 및 제 스토리지 라인(152,158)은 게이트 절연막(112) 상에 게이트 금속층을 형성한 후, 그 게이트금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 제1 액티브층(114)에 n- 불순물을 주입하여 게이트 전극(106)과 비중첩된 LDD 영역을 형성한다.
도 8d를 참조하면, 제1 액티브층(114)에 n+ 불순물을 주입하여 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다.
구체적으로, 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)만을 노출시키는 포토레지스트 패턴을 포토리소그래피공정으로 형성한다. 그리고, 노출된 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)에 n+ 불순물을 주입한 후, 포토레지스트 패턴을 제거한다. 이러한 제1 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다.
상기와 같이 구동 회로부에 형성된 액티브층에 p+ 불순물을 주입한다.
도 8e를 참조하면, 게이트 전극(106), 게이트 라인(102), 제1 및 제2 스토리지 라인(152,158)이 형성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고; 소스 및 드레인 컨택홀(124S, 124D)이 형성된다.
층간 절연막(126)은 게이트 전극(106), 게이트 라인(102), 제1 및 제2 스토리지 라인(152,158)이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 층간 절연막(126) 및 게이트 절연막(112)이 포토리소그래피공정과 식각공정으로 패터닝되어 제1 액티브층(114)의 소스 및 드레인 영역(114S, 114D)을 각각 노출시키는 소스 및 드레인 컨택홀(124S, 124D)이 형성된다.
도 8f를 참조하면, 층간 절연막(126) 상에 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된다.
데이터 라인(104), 소스 전극(108), 드레인 전극(110)은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 컨택홀(124S, 124D) 각각을 통해 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다.
도 8g를 참조하면, 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된 층간 절연막(126) 상에 보호막(118)이 형성되고, 그 보호막(118)을 관통하는 화소 컨택홀(120)이 형성된다.
보호막(118)은 데이터 라인(104) 및 드레인 전극(110)이 형성된 층간 절연막(126) 상에 무기 절연 물질 또는 유기 절연 물질이 전면 증착되어 형성된다.
이어서, 보호막(118)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 보호막(118)을 관통하여 TFT(130)의 드레인 전극(110)을 노출시키는 화소 컨택홀(120)이 형성된다.
도 8h를 참조하면, 보호막(118) 상에 화소 전극(122)이 형성된다.
화소 전극(122)은 보호막(118) 상에 투명 도전 물질을 증착한 후, 그 투명 도전 물질이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 이러한 화소 전극(122)은 화소 컨택홀(120)을 통해 TFT(130)의 드레인 전극(110)과 접속된다.
도 9는 본 발명의 제1 내지 제3 실시 예에 따른 폴리 실리콘형 TFT 기판을 포함하는 액정 표시 패널을 나타내는 평면도이다.
도 9에 도시된 액정 표시 패널은 액정셀 매트릭스를 포함하는 화상 표시부(96), 화상 표시부(96)의 데이터 라인(104)을 구동하기 위한 데이터 드라이버(92), 화상 표시부(96)의 게이트 라인(102)을 구동하기 위한 게이트 드라이버(94)를 구비한다.
화상 표시부(96)는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)를 구비한다. TFT(130)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104)으로부터의 비디오 신호를 액정셀(LC)에 충전한다. 액정셀(LC)은 충 전된 비디오 신호에 의해 유전 이방성을 갖는 액정이 반응하여 광투과율을 제어함으로써 계조를 구현한다.
게이트 드라이버(94)는 게이트 라인(102)을 순차적으로 구동한다.
데이터 드라이버(92)는 게이트 라인(102)이 구동될 때마다 데이터 라인(104)에 비디오 신호를 공급한다.
이러한 액정 패널은 액정셀(LC)의 TFT(130)와 함께 데이터 드라이버(92) 및 게이트 드라이버(94)가 형성된 TFT 기판과, 공통 전극 및 칼러 필터 등이 형성된 칼라 필터 기판이 액정을 사이에 두고 접합되어 형성된다.
이와 같이, 본 발명의 제1 내지 제3 실시 예에 따른 폴리 실리콘형 TFT 기판은 TFT의 액티브층을 아몰퍼스-실리콘 보다 전하 이동도가 약 100배 정도 빠른 폴리 실리콘을 이용한다. 이에 따라, 본 발명의 제1 내지 제3 실시 예에 따른 폴리 실리콘형 TFT 기판을 포함하는 액정 표시 패널은 높은 응답 속도를 필요로 하는 구동 회로를 기판(101) 상에 내장할 수 있다.
상술한 바와 같이, 본 발명에 따른 폴리 실리콘형 TFT 기판 및 그 제조 방법은 개구율의 기여도가 적은 영역인 신호라인과 인접되게 스토리지캐패시터를 형성한다. 이에 따라, 스토리지캐패시터에 의한 개구율 저하를 방지할 수 있어 개구율이 향상된다. 또한, 본 발명에 따른 폴리 실리콘형 TFT 기판 및 그 제조 방법은 구동회로를 TFT의 액티브층을 전하이동도가 빠른 폴리 실리콘을 이용함으로써 높은 응답 속도를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 화소 영역에 형성된 화소 전극과;
    상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 폴리 실리콘형 액티브층을 포함하는 박막 트랜지스터와;
    상기 게이트라인이나 데이터라인과 인접되며 상기 화소전극을 기준으로 양측에 위치하는 적어도 두 개의 스토리지라인을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 적어도 두 개의 스토리지라인은 상기 화소전극을 기준으로 양측에 위치하는 현재단 게이트라인과 이전단 게이트라인 각각과 인접되게 형성되는 제1 및 제2 스토리지라인을 포함하고, 상기 제1 및 제2 스토리지라인의 하부에는 게이트절연막이 형성되는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 액티브층으로부터 신장되어 상기 제1 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제1 스토리지캐패시터를 형성하는 제2 액티브층과;
    상기 액티브층으로부터 신장되어 상기 제2 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제2 스토리지캐패시터를 형성하는 제3 액티브층을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 화소전극을 기준으로 양측에 위치하는 현재단 데이터라인과 다음단 데이터라인 각각과 인접되게 형성되는 제1 및 제2 스토리지전극을 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 제1 스토리지전극과 상기 게이트절연막을 사이에 두고 중첩되며 상기 제2 액티브층으로부터 신장되어 제3 스토리지캐패시터를 형성하는 제4 액티브층과;
    상기 제2 스토리지전극과 상기 게이트절연막을 사이에 두고 중첩되며 상기 제3 액티브층으로부터 신장되어 제4 스토리지캐패시터를 형성하는 제5 액티브층을 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  6. 제 4 항에 있어서,
    상기 제1 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속되며;
    상기 제2 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속되는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  7. 기판 상에 액티브층을 형성하는 단계와;
    상기 액티브층을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 게이트 전극, 게이트 라인 및 스토리지라인을 형성하는 단계와;
    상기 게이트 절연막 상에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막 상에 상기 액티브층과 접속되는 데이터라인, 소스 전극 및 드레인전극을 형성하는 단계와;
    상기 층간 절연막 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함하며,
    상기 스토리지라인은 상기 게이트라인이나 데이터라인과 인접되며 상기 화소전극을 기준으로 양측에 위치하도록 적어도 두 개 형성되는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 스토리지라인을 형성하는 단계는,
    상기 화소전극을 기준으로 양측에 위치하는 현재단 게이트라인과 이전단 게이트라인 각각과 인접되게 제1 및 제2 스토리지라인을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 액티브층을 형성하는 단계는,
    상기 액티브층으로부터 신장되어 상기 제1 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제1 스토리지캐패시터를 이루는 제2 액티브층을 형성하는 단계와;
    상기 액티브층으로부터 신장되어 상기 제2 스토리지라인과 상기 게이트절연막을 사이에 두고 중첩되어 제2 스토리지캐패시터를 이루는 제3 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 액티브층을 형성하는 단계는,
    상기 화소전극을 기준으로 양측에 위치하는 현재단 데이터라인과 다음단 데이터라인 각각과 인접되게 상기 제1 및 제2 스토리지라인 각각과 접속되는 제1 및 제2 스토리지전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1 스토리지전극과 게이트절연막을 사이에 두고 중첩되며 상기 제2 액티브층으로부터 신장되어 제3 스토리지캐패시터를 이루는 제4 액티브층을 형성하는 단계와;
    상기 제2 스토리지전극과 게이트절연막을 사이에 두고 중첩되며 상기 제3 액티브층으로부터 신장되어 제4 스토리지캐패시터를 이루는 제5 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 제1 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속되며;
    상기 제2 스토리지전극은 상기 제1 스토리지라인과 접속되거나 상기 제1 및 제2 스토리지라인과 접속되는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
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