JP2007187964A - 電気光学装置、電子機器及びプロジェクタ - Google Patents

電気光学装置、電子機器及びプロジェクタ Download PDF

Info

Publication number
JP2007187964A
JP2007187964A JP2006007144A JP2006007144A JP2007187964A JP 2007187964 A JP2007187964 A JP 2007187964A JP 2006007144 A JP2006007144 A JP 2006007144A JP 2006007144 A JP2006007144 A JP 2006007144A JP 2007187964 A JP2007187964 A JP 2007187964A
Authority
JP
Japan
Prior art keywords
substrate
pixel
recess
region
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006007144A
Other languages
English (en)
Other versions
JP4702067B2 (ja
Inventor
Shunji Uejima
俊司 上島
Teiichiro Nakamura
定一郎 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2006007144A priority Critical patent/JP4702067B2/ja
Priority to US11/617,269 priority patent/US7924356B2/en
Priority to KR1020070004655A priority patent/KR20070076501A/ko
Priority to CN2007100042076A priority patent/CN101004522B/zh
Publication of JP2007187964A publication Critical patent/JP2007187964A/ja
Application granted granted Critical
Publication of JP4702067B2 publication Critical patent/JP4702067B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/74—Projection arrangements for image reproduction, e.g. using eidophor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】小型化・高精細化の要請に応えることができると共に、画素領域の開口率を飛躍的に向上させることができる電気光学装置、電子機器及びプロジェクタを提供すること。
【解決手段】ＴＦＴアレイ基板１０の画素間領域には、基板面に対して凹部１０ａが設けられており、容量素子１７の一部及びデータ線６ａ、走査線３ａなどの配線の一部がこの凹部１０ａ内に設けられているので、これら容量素子１７及び配線が画素間領域内に占める面積を小さくすることができる。したがって、その分液晶装置を小型化することが可能となり、画素間領域を狭くする、すなわち、画素領域を広げることが可能となる。これにより、小型化・高精細化の要請に応えることができると共に、画素領域の開口率を飛躍的に高めることができる。
【選択図】図４

Description

本発明は、電気光学装置、電子機器及びプロジェクタに関する。
例えばプロジェクタのライトバルブとして用いられる液晶装置などの電気光学装置では、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）アクティブマトリクス駆動方式と呼ばれる駆動方式が採用されていることが多い。
アクティブマトリクス駆動方式では、画素領域に設けられた画素電極と電気的に接続された手段として、ＴＦＴ素子が用いられる。このＴＦＴ素子は液晶装置の画素間領域に設けられており、同じく画素間領域に設けられたデータ線と走査線と介して電気信号が供給される構成になっている。また、駆動時に一定の電荷を容量素子に保持させることで、安定した駆動処理が実現されている。
近年では、このようなライトバルブの小型化、高精細化が要請されていると共に、画素領域の開口率の向上が要請されている。例えば特許文献１〜３には、画素間領域に容量素子を形成した液晶装置についての記載がある。中でも、特許文献１には、基板上にトレンチと呼ばれる溝を形成し、当該溝中に容量電極を形成する手法が開示されている。このように、トレンチの底及び側壁に沿って容量素子を精細に形成することにより、画素間領域を広くすること無く容量を効率的に増加させることができる。
特開２０００−９８４０９号公報 特開２００２−３１７９６号公報 特開２００２−２４４１５４号公報
しかしながら、上記の手法を用いた場合、容量素子が設けられる部分にのみ溝が形成されるだけであるため、画素間領域を十分に狭くすることができるまでには至っておらず、画素領域の開口率な飛躍的な向上は望めない。
以上のような事情に鑑み、本発明の目的は、小型化・高精細化の要請に応えることができると共に、画素領域の開口率を飛躍的に向上させることができる電気光学装置、電子機器及びプロジェクタを提供することにある。
上記目的を達成するため、本発明に係る電気光学装置は、複数の画素領域がマトリクス状に設けられた基板と、前記基板の前記画素領域内に設けられた画素電極と、前記基板の前記画素領域間に設けられ、前記画素電極と電気的に接続されたスイッチング素子と、前記基板の前記画素領域間に設けられ、少なくとも第１の容量電極と第２の容量電極からなる容量電極と絶縁膜とが積層されてなり、前記画素電極の電荷を保持する容量素子と、前記基板の前記画素領域間に設けられ、前記スイッチング素子に対応して設けられたデータ線及び走査線を含む配線とを具備し、前記基板の前記画素領域間には、前記基板面に対して凹部が設けられており、前記容量素子の少なくとも一部が、前記凹部内に設けられていることを特徴とする。
ここで、凹部内とは、基板面を水平に延長して凹部を覆う面を想定した場合に、係る凹部を覆う面と凹部とで構成される空間内を意味するものとする。
本発明によれば、基板の画素領域間には、基板面に対して凹部が設けられており、容量素子の少なくとも一部がこの凹部内に設けられているので、当該容量素子が画素領域内に占める面積を小さくすることができる。したがって、その分電気光学装置を小型化すると共に、画素領域間を狭くする、すなわち、画素領域を広げることが可能となる。これにより、小型化・高精細化の要請に応えることができると共に、画素領域の開口率を飛躍的に高めることができる。また、容量素子が画素領域内に占める面積を小さくすることによって、光の反射・吸収を抑えることができる。これにより、光反射・吸収による電気光学装置の温度上昇が抑制され、耐光性が向上するという利点を有している。
本発明に係る別の電気光学装置は、複数の画素領域がマトリクス状に設けられた基板と、前記基板の前記画素領域内に設けられた画素電極と、前記基板の前記画素領域間に設けられ、前記画素電極と電気的に接続されたスイッチング素子と、前記基板の前記画素領域間に設けられ、少なくとも第１の容量電極と絶縁膜と第２の容量電極が積層されてなり、前記画素電極の電荷を保持する容量素子と、前記基板の前記画素領域間に設けられ、前記スイッチング素子に対応して設けられたデータ線及び走査線を含む配線とを具備し、前記基板の前記画素領域間には、前記基板面に対して凹部が設けられており、前記データ線の少なくとも一部が、前記スイッチング素子と前記基板の間であって且つ前記凹部内に設けられていることを特徴とする。
本発明によれば、基板の画素領域間には、基板面に対して凹部が設けられており、データ線の少なくとも一部が、スイッチング素子と基板との間であって且つ凹部内に設けられているので、当該データ線が画素領域内に占める面積を小さくすることができる。したがって、その分電気光学装置を小型化すると共に、画素領域を広くすることが可能となる。これにより、小型化・高精細化の要請に応えることができると共に、画素領域の開口率を飛躍的に高めることができる。
また、データ線の少なくとも一部を凹部内に設けることによって、従来ではデータ線が薄膜状であったのに対して本発明ではデータ線に厚みを持たせることができるので、データ線の断面積を大きくすることが可能となる。これにより、データ線の電気抵抗を小さくすることができ、信号の伝達の遅延を抑えることできる。
さらに、データ線が画素領域内に占める面積を小さくすることによって、光の反射・吸収を抑えることができる。これにより、光反射・吸収による電気光学装置の温度上昇が抑制され、耐光性が向上するという利点を有している。
本発明に係る別の電気光学装置は、複数の画素領域がマトリクス状に設けられた基板と、前記基板の前記画素領域内に設けられた画素電極と、前記基板の前記画素領域間に設けられ、前記画素電極と電気的に接続されたスイッチング素子と、前記基板の前記画素領域間に設けられ、少なくとも第１の容量電極と絶縁膜と第２の容量電極が積層されてなり、前記画素電極の電荷を保持する容量素子と、前記基板の前記画素領域間に設けられ、前記スイッチング素子に対応して設けられたデータ線及び走査線を含む配線とを具備し、前記基板の前記画素領域間には、前記基板面に対して凹部が設けられており、前記容量素子の少なくとも一部が、前記凹部内に設けられており、前記データ線の少なくとも一部が、前記スイッチング素子と前記基板の間であって且つ前記凹部内に設けられていることを特徴とする。
本発明によれば、基板の画素領域間には、基板面に対して凹部が設けられており、容量素子の少なくとも一部が、凹部内に設けられており、データ線の少なくとも一部が、スイッチング素子と基板の間であって且つ凹部内に設けられているので、当該データ線及び容量素子が画素領域内に占める面積を小さくすることができる。したがって、その分電気光学装置を小型化すると共に、画素領域を広くすることが可能となる。これにより、小型化・高精細化の要請に応えることができると共に、画素領域の開口率を飛躍的に高めることができる。また、本発明では、容量素子、配線及びスイッチング素子を積層することが可能になる。これにより、電気光学装置の製造が容易になるという利点もある。
さらに、容量素子、データ線のそれぞれが画素領域内に占める面積を小さくすることによって、光の反射・吸収を抑えることができる。これにより、光反射・吸収による電気光学装置の温度上昇が抑制され、耐光性が向上するという利点を有している。
また、前記走査線の少なくとも一部が前記凹部内に設けられていることが好ましい。
本発明によれば、走査線の少なくとも一部が凹部内に設けられているので、当該走査線が画素領域内に占める面積を小さくすることができる。したがって、その分電気光学装置を小型化すると共に、画素領域を広くすることが可能となる。
また、前記凹部の開口部側の断面積が底部側の断面積よりも大きくなっていることが好ましい。
本発明によれば、凹部の開口部側の断面積が底部側の断面積よりも大きくなっているので、凹部の側面に容量素子などの薄膜を形成する際のカバレッジを良好にすることができる。
また、前記データ線及び前記走査線が互いに交差して交差領域を形成し、前記交差領域と平面視で重なり、且つ前記画素領域とは平面視で重ならないように遮光部が設けられており、前記データ線及び前記走査線の幅方向の寸法が、前記遮光部の前記幅方向の最大寸法よりも小さくなっていることが好ましい。
本発明によれば、交差するデータ線及び走査線の幅方向の寸法が、交差領域に設けられる遮光部の幅方向の最大寸法よりも小さくなっているので、その分画素領域を広げることができる。これにより、開口率を向上させることができる。また、逆に交差部分を含む領域の遮光部の幅方向の最大寸法が配線の幅方向の寸法よりも大きくなっているため、マイクロレンズなどを用いて画素領域に入射する光を円状に集光する場合には、光を効率的に利用することができる。また、本発明では、画素領域とは平面視で重ならないように遮光部が設けられているので、画素領域を透過しようとする光を妨げることなく、高効率で利用することができる。
また、前記データ線及び前記走査線が互いに交差して交差領域を形成し、前記交差領域と平面視で重なり、且つ前記画素領域とは平面視で部分的に重なるように遮光部が設けられており、前記データ線及び前記走査線の幅方向の寸法が、前記遮光部の前記幅方向の最大寸法よりも小さくなっていることが好ましい。
本発明によれば、画素領域とは平面視で部分的に重なるように遮光部が設けられている場合であっても、交差するデータ線及び走査線の幅方向の寸法が、交差領域に設けられる遮光部の幅方向の最大寸法よりも小さくなっているので、その分画素領域を広げることができる。これにより、開口率を向上させることができる。
また、前記凹部が前記容量電極及び前記配線の長手方向に延在しており、前記容量素子を構成する容量電極の少なくとも一部と、前記配線のうち少なくとも一部とが絶縁膜を介して前記凹部内に設けられており、前記凹部内では、前記容量電極が前記配線に沿うように配置されていることが好ましい。
本発明によれば、凹部が容量電極及び配線の長手方向に延在しており、容量素子を構成する容量電極の少なくとも一部と、配線のうち少なくとも一部とが絶縁膜を介して凹部内に設けられており、当該凹部内で容量電極が配線に沿うように配置されているので、画素間領域という狭い領域内であっても容量電極と配線とを互いに接触させることなく配置することが可能となる。
また、前記凹部内では、前記容量電極が前記配線よりも前記凹部内の側面に近い側に設けられていることが好ましい。
本発明によれば、容量電極が配線よりも凹部内の側面に近い側、すなわち、配線に対して凹部内の外側に設けられているので、その分容量電極の表面積を広くすることができる。例えば、容量電極を凹部の側部上に形成することによって、容量電極の表面積をより大きくすることができる。
また、容量電極が、少なくとも前記凹部の底面及び両側面に沿って形成される一つの容量電極からなることが好ましい。
本発明によれば、容量電極が、少なくとも凹部の底面及び両側面に沿って形成される一つの容量電極からなるので、容量電極の表面積を大きくすることができる。
また、前記スイッチング素子と前記交差領域とが交差するように配置されており、前記配線に電気的に接続された平坦部が、前記交差領域に対応する前記凹部から延在して設けられており、前記スイッチング素子と前記平坦部とを接続するコンタクトホールが設けられていることが好ましい。
本発明によれば、スイッチング素子と交差領域とが交差するように配置されており、配線に電気的に接続された平坦部が、交差領域に対応する凹部から延在して設けられており、スイッチング素子と平坦部とを接続するコンタクトホールが設けられているので、スイッチング素子と配線とが基板面に対して平行な方向に離れていても、アライメントが容易になる。このため、接続不良が発生するのを回避することができる。また、配線とスイッチング素子とが平坦部を介して接続されているので、コンタクトの面積を確保することができ、安定した信号伝達が可能となる。これにより、スイッチング素子の安定駆動を確保することができる。
また、前記スイッチング素子が、前記遮光部により形成される平面視の領域の内側に配置されていることが好ましい。
データ線と走査線とが交差する領域は、マトリクス状に配置された４つの画素領域の角部が接する領域（角部間の領域）となる。本発明では、スイッチング素子を、遮光膜により形成される平面視の領域の内側に配置することによって、当該スイッチング素子が画素領域の角部に平面的に重なることになる。このため、画素領域とは平面視で部分的に重なるように遮光部が設けられている場合には、スイッチング素子が遮光されると同時に、画素領域の角部を透過しようとする光（画素角部光）はこのスイッチング素子を覆う遮光膜に遮光されることとなる。
一方、画素領域の角部を透過する光（画素角部光）は、画素領域の中央部を通過する光（画素中央光）に比べて画像のコントラストを低下させることが知られている。本発明では、画素領域の開口率が従来の液晶装置と比べて向上しているため、画素中央光の光量が多くなる。したがって、スイッチング素子がコントラストの低い画素角部光を遮光する一方で、コントラストの高い画素中央光の透過量が多くなるため、画素領域全体としては、コントラストの高い光が従来に比べて多く透過することになる。これにより、コントラストの向上を図ることができる。
また、画素領域の角部以外の外周部を透過する光（画素外周光）についても、画素中央光に比べて画像のコントラストを低下させることが知られている。スイッチング素子が画素領域間を含む領域に配置されると、画素外周光はスイッチング素子を覆う遮光膜に遮光されることになる。すると、スイッチング素子がコントラストの低い画素外周光を遮光する一方で、コントラストの高い画素中央光の透過量が多くなるため、画素領域全体としては、コントラストの高い光が従来に比べて多く透過することになる。これにより、コントラストの向上を図ることができる。
また、光を前記画素領域内に集光するマイクロレンズを更に具備することが好ましい。
本発明によれば、画素領域の開口率を高めた上で、当該開口率が高くなった画素領域にマイクロレンズによって光を集光することができるので、光の利用効率を相乗的に高めることができる。特に、スイッチング素子を画素領域の角部間に配置する場合には、マイクロレンズによって画素領域の中央部に光を集光することによって、本来角部で遮光される光についても利用可能となるため、光の利用効率が一層向上することになる。
本発明に係る電子機器は、上記の電気光学装置を備えたことを特徴とする。
本発明によれば、画素領域の開口率を高めることができ、光の利用効率を高めることができる電気光学装置を備えているので、明るく、コントラストの高い表示部を有する電子機器を得ることができる。
本発明に係るプロジェクタは、上記の電気光学装置を備えたことを特徴とする。
本発明によれば、画素領域の開口率を高めることができ、光の利用効率を高めることができる電気光学装置を備えているので、明るく、コントラストの高い表示が可能なプロジェクタを得ることができる。
[第１実施形態］
以下、図面を参照して、本発明の第１実施形態を説明する。
本実施形態では、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する）を画素スイッチング素子として用いたＴＦＴアクティブマトリクス方式の液晶装置を例に挙げて説明する。
（液晶装置）
図１は、本実施形態に係る液晶装置の構成を示す図である。図１（ａ）は、同液晶装置の平面構成図、図１（ｂ）は図１（ａ）のＨ−Ｈ’線に沿う断面構成図である。
図１（ａ）及び図１（ｂ）に示すように、本実施形態の液晶装置１００は、ＴＦＴアレイ基板（アクティブマトリクス基板）１０と、対向基板２０とが平面視略矩形枠状のシール材４２を介して貼り合わされ、このシール材４２に囲まれた領域内に液晶層５０が封入された構成になっている。液晶層５０としては、例えば正の誘電率異方性を有する液晶材料が用いられている。シール材４２の一部（図中下辺側）に液晶注入口４５が形成されており、当該液晶注入口４５を塞ぐように封止材４４が形成されている。シール材４２内周側に沿って平面視矩形枠状の周辺見切り４３が形成され、この周辺見切りの内側の領域が表示領域１１となっている。
画素表示領域１１内には、画素領域１２がマトリクス状に設けられている。当該画素領域１２は、画素表示領域１１の最小表示単位となる１画素を構成している。シール材４２の外側の領域には、データ線駆動回路１０１及び外部回路実装端子１０２がＴＦＴアレイ基板１０の１辺（図示下辺）に沿って形成されており、この１辺に隣接する２辺に沿ってそれぞれ走査線駆動回路１０４が形成されて周辺回路を構成している。
ＴＦＴアレイ基板１０の残る１辺（図示上辺）には、表示領域１１の両側の走査線駆動回路１０４間を接続する複数の配線１０５が設けられている。また、対向基板２０の各角部においては、ＴＦＴアレイ基板１０と対向基板２０との間の電気的導通をとるための基板間導通材１０６が配設されている。本実施形態の液晶装置１００は、透過型の液晶装置として構成され、ＴＦＴアレイ基板１０側に配置された光源（図示略）からの光を変調し、対向基板２０側から画像光として射出するようになっている。
図１（ｂ）に示すように、ＴＦＴアレイ基板１０の内面側（液晶層側）に、複数の画素電極９が配列形成されており、これら画素電極９を覆うように配向膜１６が形成されている。対向基板２０の内面側には、周辺見切り４３及び遮光膜２３が形成され、その上に平面ベタ状の共通電極２１が形成されている。そして、共通電極２１を覆うように配向膜２２が形成されている。更に、ＴＦＴアレイ基板１０の外面側（液晶層とは反対側）には、偏光板４８が貼り付けられている。
図２は、上記の液晶装置の等価回路図である。
同図に示すように、液晶装置の表示領域１１には、複数の画素領域１２がマトリクス状に配置されており、これら画素領域１２には、それぞれ画素電極９が配置されている。また、その画素電極９の側方にはＴＦＴ素子３０が形成されている。ＴＦＴ素子３０は、該画素電極９への通電制御を行うスイッチング素子である。このＴＦＴ素子３０のソース側にはデータ線６ａが接続されている。各データ線６ａには、例えばデータ線駆動素子から画像信号Ｓ１、Ｓ２、…、Ｓｎが供給されるようになっている。
また、ＴＦＴ素子３０のゲート側には走査線３ａが接続されている。走査線３ａには、例えば走査線駆動素子から所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが供給されるようになっている。また、ＴＦＴ素子３０のドレイン側には画素電極９が接続されている。
走査線３ａから供給された走査信号Ｇ１、Ｇ２、…、Ｇｍにより、スイッチング素子であるＴＦＴ素子３０が一定期間だけオンにされると、データ線６ａから供給された画像信号Ｓ１、Ｓ２、…、Ｓｎが、画素電極９を介して画素領域１２に所定のタイミングで書き込まれるようになっている。
画素領域１２に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極９と後述する共通電極との間に形成される液晶容量で一定期間保持される。なお、保持された画像信号Ｓ１、Ｓ２、…、Ｓｎがリークするのを防止するため、画素電極９と容量線４ｂとの間に容量素子１７が形成され、液晶容量と並列に配置されている。このように、液晶に電圧信号が印加されると、印加された電圧レベルにより液晶分子の配向状態が変化する。これにより、液晶に入射した光源光が変調されて、画像光が生成されるようになっている。
次に、本実施形態における液晶装置のうち、ＴＦＴアレイ基板側の画素部における構成について、図３〜図６を参照して説明する。図３は、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板の平面図である。図３においては、図中縦方向がＴＦＴアレイ基板１０の短手方向を示しており、図中横方向がＴＦＴアレイ基板１０の長手方向を示している。図４は、図３におけるＡ１−Ａ６断面に沿った構成を示す図である。図５は、図４におけるＢ−Ｂ断面に沿った構成を示す図である。図６は、図４の配線構造を示す斜視図である（ＴＦＴ素子を省略している）。
図３に示すように、ＴＦＴアレイ基板１０の画素領域１２には、複数の画素電極９が設けられている。以下、「画素領域」については、画素電極９が設けられた領域をいうものとする。画素電極９は、画素領域１２に平面視で重なる領域に矩形に設けられており、例えばＩＴＯ（Indium Tin Oxide）などの透明な導電材料によって形成されている。
各画素電極９の間の領域（画素間領域）１４には、図示しない遮光膜が設けられており、当該遮光膜が設けられた領域には凹部１０ａ（輪郭を破線で示す）が設けられている。凹部１０ａは、図３に示すように、画素間領域１４内を縦方向及び横方向に延在するように格子状に設けられた溝であり、各画素領域１２の角部間では、縦方向に延在する凹部１０ａと横方向に延在する凹部１０ａとが交差している。凹部１０ａは、縦横に延在する凹部１０ａの交差する部分の近傍ではやや幅が広くなっている。また、凹部１０ａは、開口部側が底部側よりも、基板面に平行な方向の断面積が大きくなっている。すなわち、図４に示すように、基板面からの深さＤが深くなるほど幅Ｌが細くなるように設けられている。
また、図３に示すように、縦横に延在する凹部１０ａの交差する交差領域に対応する凹部１０ａから延在して、矩形領域の基板平坦部１０ｂが設けられている。すなわち、基板平坦部１０ｂは凹部１０ａの延在方向から画素領域１２側にはみ出すように設けられており、例えば図４に示すように、基板面に対して一段低くなるように設けられている。この基板平坦部１０ｂは、例えば各画素領域１２の図３中左上及び左下の角部に平面的に重なるように設けられている。
凹部１０ａ及び基板平坦部１０ｂ内には、容量素子１７、データ線６ａ、走査線３ａが設けられている。
容量素子１７は、図３に示すように、当該凹部１０ａの幅が広くなった部分、すなわち、縦横に延在する凹部１０ａの交差する部分を中心として十字方向（図３中上下左右方向）に設けられており、凹部１０ａの壁面に沿うように設けられている。この容量素子１７は、例えば図４に示すように、凹部１０ａ内に設けられた容量電極１７ａ、絶縁膜１７ｃ、容量電極１７ｂとを主体として構成されている。この容量素子１７は、凹部１０ａの壁面（底面及び側面を含む）に積層されるように、当該壁面に沿ってＵ字状に設けられている。
図４に示すように、容量電極１７ａは、凹部１０ａの壁面上に設けられており、例えばＴｉ、Ｍｏ、Ｃｒ、Ｗ、Ｔａ、Ｐｄなどの金属によって薄膜状に形成されている。絶縁膜１７ｃは、容量電極１７ａの内側に設けられた絶縁膜であり、例えばＳｉＯ２などの絶縁材料によって形成されている。なお、図４には示されていないが、各容量電極１７ａは図２に示した容量線４ｂに接続されており、当電位に保たれている。
容量電極１７ｂは、容量電極１７ａと対向するように絶縁膜１７ｃの内側に設けられた金属薄膜であり、容量電極１７ａと同一の材料によって形成されている。容量電極１７ｂは、凹部１０ａの内部では断面Ｕ字状に湾曲しているが、容量電極１７ｂの一部が基板平坦部１０ｂ上に延在しており平坦な部分になっている。以下、この部分を「容量平坦部１７ｄ」と称する。容量平坦部１７ｄは、基板平坦部１０ｂ上に配置されており、容量電極１７ｂと一体的に設けられている。このように容量素子１７は、絶縁膜１７ｃを挟んだ容量電極１７ａと容量電極１７ｂとの間で電荷を保持するようになっている。
図４及び図５に示すように、この容量素子１７の内側には、絶縁膜６１を挟んでデータ線６ａ又は走査線３ａが設けられる。縦横に延在する凹部１０ａのうち、図３中縦方向に延在する凹部１０ａにはデータ線６ａが設けられており、図３中横方向に延在する凹部１０ａには走査線３ａが設けられている。凹部１０ａが交差する領域では、走査線３ａとデータ線６ａとが交差しており、交差領域を形成している。
データ線６ａは、例えばＣｕ、Ａｌ、Ａｇ、Ａｕ、Ｎｉ、Ｃｒなどの金属によって形成されており、図３中縦方向に延在している凹部１０ａ内に設けられ、当該凹部１０ａに沿って延在する配線である。凹部１０ａの交差する部分の近傍では一部容量素子１７に囲われるように配置されている。
図４に示すように、データ線６ａは凹部１０ａの内部では断面Ｕ字状に形成されているが、図３中画素領域１２の左上の角部に重なる基板平坦部１０ｂ上には、データ線６ａの一部が延在方向から画素領域１２側へはみ出しており、平坦な部分になっている。すなわち、データ線６ａと走査線３ａとの交差領域に対応する凹部１０ａから延在して設けられている。以下、この部分を「データ線平坦部６ｂ」と称する。データ線平坦部６ｂは、データ線６ａと同一の金属によって形成されており、データ線６ａと一体的に設けられている。
図４に示すように、データ線６ａは、凹部１０ａの開口部から底部にかけて徐々に幅（延在方向に直交する方向の長さ）が狭くなるような形状になっている。データ線６ａの厚さ（基板面から底部までの長さ）Ｌｚと幅Ｌｗとの間には、１＜（Ｌｚ／Ｌｗ）＜５０の関係が成立している。また、データ線６ａ及びデータ線平坦部６ｂは、ＴＦＴアレイ基板１０の基板面と面一状態になっている。
走査線３ａは、データ線６ａと同様に、例えばＣｕ、Ａｌ、Ａｇ、Ａｕ、Ｎｉ、Ｃｒなどの金属によって形成されており、図３中横方向に延在している凹部１０ａ内に設けられ、当該凹部１０ａに沿って延在する配線である。凹部１０ａの交差する部分の近傍では一部容量素子１７に囲われるように配置されている。
走査線３ａは、図４に示すように、データ線６ａと同様の断面形状、すなわち、凹部１０ａの開口部から底部にかけて徐々に幅（延在方向に直交する方向の長さ）が狭くなるような形状になっている。また、走査線３ａの深さと幅との間には、データ線６ａと同様の関係が成立している。
走査線３ａとデータ線６ａと交差する交差領域には、走査線３ａの延在方向に沿ってゲート電極３ｂが設けられている。ゲート電極３ｂは、図４に示すように、ＴＦＴアレイ基板１０の基板面に対して上側（液晶層５０側）に設けられており、両端がコンタクトホール３ｃを介して走査線３ａに接続されている。
すなわち、図６に示すように、データ線６ａと走査線３ａとが交差する領域では、データ線６ａが凹部１０ａ内に設けられているのに対して、走査線３ａはゲート電極３ｂを介してデータ線６ａを跨ぐように設けられている。また、走査線３ａの深さ及び幅については、データ線６ａの深さ及び幅とほぼ同一になっている。
ＴＦＴ素子３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、図４に示すように、半導体膜６２と、絶縁膜６７と、ゲート電極３ｂとを主体として構成されている。半導体膜６２の平面構成としては、当該半導体膜６２と、データ線６ａと走査線３ａとの交差領域とが交差するように配置されている。
図３に示すように、画素間領域１４においてマトリクス状に配列された４つの画素領域１２が接する領域（角部間の領域）を含むと共に、当該４つの画素領域１２にまたがるように矩形に設けられている。また、半導体膜６２の角部がデータ線平坦部６ｂ及び容量平坦部１７ｄに平面的に重なるように設けられており、半導体膜６２の中央部がゲート電極３ｂに平面的に重なるように設けられている。ＴＦＴ素子３０の断面構成としては、図４及び図５に示すように、半導体膜６２上に絶縁膜６７が設けられ、絶縁膜６７を介してゲート電極３ｂが設けられた構成になっている。
半導体膜６２は、例えばシリコンなどの半導体材料によって形成されている。絶縁膜６７は、図４中半導体膜６２の上側（液晶層５０側）に形成された薄膜であり、例えばシリコン酸化物（ＳｉＯ２）などによって形成されている。半導体膜６２には、図３及び図４に示すように、チャネル領域１ａと、高濃度ソース領域１ｂと、高濃度ドレイン領域１ｃと、低濃度ソース領域１ｄと、低濃度ドレイン領域１ｅとが形成されている。
チャネル領域１ａの平面構成としては、図３に示すように、半導体膜６２のうちゲート電極３ｂに平面視で重なる位置（図３中上下方向中央部）に配置されている。また、断面構成としては、図４及び図５に示すように、ゲート電極３ｂとの間に絶縁膜６７が設けられている。当該チャネル領域１ａは、データ線６ａから電気信号を取り込むスイッチとして作用する。
高濃度ソース領域１ｂの平面構成としては、図３に示すように、半導体膜６２のうちデータ線平坦部６ｂに平面視で重なる位置（図３中下側）に配置されている。また、断面構成としては、図４及び図５に示すように、ソースコンタクトホール６５を介してデータ線平坦部６ｂに接続されており、データ線６ａに電気的に接続されている。
高濃度ドレイン領域１ｃの平面構成としては、図３に示すように、半導体膜６２のうち容量平坦部１７ｄに平面的に重なる位置（図３中上側）に配置されている。また、断面構成としては、図４及び図５に示すように、画素コンタクトホール６３を介して画素電極９に接続されていると共に容量コンタクトホール６４を介して容量平坦部１７ｄに接続されており、容量素子１７に電気的に接続されている。
低濃度ソース領域１ｄは、チャネル領域１ａと高濃度ソース領域１ｂとの間の領域に設けられている。また、低濃度ドレイン領域１ｅは、チャネル領域１ａと高濃度ドレイン領域１ｃとの間の領域に設けられている。
（液晶装置の製造方法）
次に、本発明の液晶装置１００の製造工程について説明する。図４は、液晶装置１００の製造工程を示すフローチャートである。本実施形態では、大面積のマザー基板を用いて複数の液晶装置を一括して形成し、切断することによって個々の液晶装置１００に分離する方法を例に挙げて説明する。
液晶装置１００は、対向側マザー基板及びＴＦＴアレイ側マザー基板を形成し、両基板を貼り合せて切断することによって形成する。なお、ＴＦＴアレイ側マザー基板は、ＴＦＴアレイ基板１０となる複数の矩形の表示領域を含む大判の基板であり、対向側マザー基板は、対向基板２０となる複数の矩形の表示領域を含む大判の基板である。
ＴＦＴアレイ側マザー基板の形成工程について説明する。
まず、ガラスや石英等の透光性材料からなる大判の基材（ＴＦＴアレイ基板１０）に凹部１０ａ及び基板平坦部１０ｂを形成する。
図７及び図８を参照して具体的に説明する。例えばＯＦＰＲシリーズ（東京応化製）や、ＡＺシリーズ（クラリアント製）などのレジストを用いて、例えばスピンコートやスプレーコートなどの手法により、３μｍ程度の均一な厚さのレジスト層７０をＴＦＴアレイ基板１０上に形成する。このレジスト層７０にマスク７１を配置して所定時間露光し、さらにマスク７２を配置して二重露光を行う。マスク７１は、ＴＦＴアレイ基板１０の凹部１０ａに対応する位置に開口部７１ａを有している。マスク７２は、ＴＦＴアレイ基板１０の基板平坦部１０ｂに対応する位置に開口部７２ａを有している。この二重露光されたレジスト層７０に現像処理を行うと、レジスト層７０には、図７に示すように、当該レジスト層７０を貫通する溝７０ａと、２段階の高さ形状を有する溝７０ｂとが形成される。
次に、溝７０ａ、溝７０ｂを有するレジスト層７０が形成された状態で、フッ化系ガスであるＣＦ、Ｃ４Ｆ８、ＣＨＦ３などのガスをエッチャントとして、このＴＦＴアレイ基板１０をドライエッチングする。具体的には、ポンプなどの排気装置を有するチャンバ内にレジスト層７０が形成されたＴＦＴアレイ基板１０を収容しておく。当該ＴＦＴアレイ基板１０の周囲の圧力を０．１３３Ｐａ〜数百Ｐａに減圧し、このチャンバ内に、エッチャントであるＣＦ、Ｃ４Ｆ８、ＣＨＦ３などの混合ガスを例えば３０ｓｃｃｍ程度投入する。チャンバ内に設けた電極に例えば１３．５６ＭＨｚ程度の高周波をかけ、エッチャントの混合ガスを励起状態（例えば、ラジカル状態）にし、反応性ガスによりＴＦＴアレイ基板１０のドライエッチングを行う。この結果、図８に示すように、レジスト層７０の形状が、ＴＦＴアレイ基板１０に転写され、ＴＦＴ基板１０に凹部１０ａと基板平坦部１０ｂとが形成される。
このとき、凹部１０ａの壁面の傾斜角度は、ＴＦＴアレイ基板１０の基板温度に依存することが本発明者らによって確認されている。例えば、基板温度を１５６℃にした場合には傾斜角度は９９°になり、基板温度を４６℃にした場合には傾斜角度は８５°になり、基板温度を９℃にした場合には傾斜角度は７８°になる。これは、凹部１０ａの壁面に炭素とフッ素との反応によるフロロカーボンが付着し、壁面を保護することに起因するものである。したがって、ＴＦＴアレイ基板１０の基板温度を設定することにより、壁面に付着するフロロカーボンの量を調節し、凹部１０ａの壁面の傾斜角度を所望の角度に傾斜させることが可能である。
次に、凹部１０ａ及び基板平坦部１０ｂが形成されたＴＦＴアレイ基板１０に容量素子１７を形成する。
この工程については、図９〜図１３を参照して具体的に説明する。
まず、凹部１０ａ及び基板平坦部１０ｂが形成されたＴＦＴアレイ基板１０上に、例えばＴｉ、Ｍｏ、Ｃｒ、Ｗ、Ｔａ、Ｐｄなどの金属膜７４を形成する。金属膜７４は、ＴＦＴアレイ基板１０の基板面、凹部１０ａ及び基板平坦部１０ｂを含めたＴＦＴアレイ基板１０の表面上に形成する。続いて、図９に示すように、金属膜７４のうち凹部１０ａ内に形成された部分に保護層７５を形成する。
当該保護層７５が形成された状態で、金属膜７４をエッチングする。このときのエッチングについては、上述したドライエッチングと同様の方法でも良いし、ウエットエッチングを行っても良い。このエッチングにより、金属膜７４のうち凹部１０ａ及び基板平坦部１０ｂ以外に形成された部分が除去され、凹部１０ａ内及び基板平坦部１０ｂ上には容量電極１７ａが形成される。
続いて、図１０に示すように、ＴＦＴアレイ基板１０の基板面、容量電極１７ａを含めたＴＦＴアレイ基板１０の表面上に絶縁膜１７ｃを形成する。絶縁膜１７ｃを形成したら、図１１に示すようにこのＴＦＴアレイ基板１０の表面に容量電極１７ａと同一の材料、例えばＴｉ、Ｍｏ、Ｃｒ、Ｗ、Ｔａ、Ｐｄなどの金属膜７７を形成し、凹部１０ａ及び基板平坦部１０ｂ上に保護層７８を形成した後、金属膜７７をエッチングすると、図１２に示すように、凹部１０ａ内には容量電極１７ｂが形成され、基板平坦部１０ｂ上には容量平坦部１７ｄが形成される。
続いて、ＴＦＴアレイ基板１０の基板面、容量電極１７ｂを含めたＴＦＴアレイ基板１０の表面上に絶縁膜６１を形成する。絶縁膜６１を形成したら、図１３に示すように、当該絶縁膜６１で囲まれた凹部１０ａ内に、例えばＣｕ、Ａｌ、Ａｇ、Ａｕ、Ｎｉ、Ｃｒなどの金属によってデータ線６ａを形成する。また、同様の方法によって走査線３ａを形成する。その後、ＴＦＴアレイ基板１０上の金属膜や絶縁膜を除去し、平坦化する。
ＴＦＴアレイ基板１０に凹部１０ａ、基板平坦部１０ｂ、容量素子１７、データ線６ａ及び走査線３ａを形成したら、コンタクトホール６４、６５を形成し、当該コンタクトホール６４、６５に接続されるようにＴＦＴ素子３０を形成する。ＴＦＴ素子３０形成後、当該ＴＦＴ素子３０上に絶縁膜６７を形成し、絶縁膜６７上にゲート電極３ｂを形成し、ゲート電極３ｂと走査線３ａとを接続する。また、絶縁膜６７を貫通するコンタクトホール６３を形成し、当該コンタクトホール６３に接続されるように画素電極９を形成する。そして、画素電極９を形成したＴＦＴアレイ基板１０の表面に配向膜１６を形成し、配向膜１６上にシール材４２を形成する。
次に、対向側マザー基板の形成工程について簡単に説明する。
ＴＦＴアレイ側マザー基板の場合と同様に、ガラスや石英等の透光性材料からなる大判の基材の各表示領域に共通電極２１を形成し、当該共通電極２１上に配向膜２２を形成する。
次に、上記の各工程で形成したＴＦＴアレイ側マザー基板と対向側マザー基板とを貼り合わせる。両基板を近接させ、対向側マザー基板がＴＦＴアレイ側マザー基板上のシール材４２に接着させるようにする。ＴＦＴアレイ側マザー基板と対向側マザー基板とを貼り合わせた後には、シール材４２に紫外線（ＵＶ）を照射して硬化させる。
その後、ＴＦＴアレイ側マザー基板及び対向側マザー基板にスクライブ線を形成し、当該スクライブ線に沿ってパネルを切断し、切断された各液晶パネルの洗浄を行う。そして、洗浄した各液晶パネルに液晶を封入し、例えばＡＣＦを介してフレキシブル基板を実装して、液晶装置１００が完成する。
本実施形態によれば、ＴＦＴアレイ基板１０の画素間領域１４には、基板面に対して凹部１０ａが設けられており、容量素子１７の一部及びデータ線６ａ、走査線３ａなどの配線の一部がこの凹部１０ａ内に設けられているので、これら容量素子１７及び配線が画素間領域１４内に占める面積を小さくすることができる。したがって、その分液晶装置１００を小型化することが可能となり、画素間領域１４を狭くする、すなわち、画素領域１２を広げることが可能となる。これにより、小型化・高精細化の要請に応えることができると共に、画素領域１２の開口率を飛躍的に高めることができる。
また、容量素子１７及び配線の画素間領域１４に占める面積を小さくすることによってその分光の反射・吸収を抑えることができるため、光反射・吸収による液晶装置１００の温度上昇が抑制され、耐光性が向上する。加えて、データ線６ａ及び走査線３ａの一部を凹部１０の深さ方向に広げることができるので、配線断面積を大きくすることが可能となる。これにより、データ線６ａ及び走査線３ａの電気抵抗を抑えることができ、信号の伝達を効率的に行うことができる。
また、本実施形態では、ＴＦＴ素子３０が画素領域１２の角部間に設けられており、画素領域１２の角部に平面視で重なるように配置されている。図１４に示すように、画素領域１２の中央部は、画素電極９及び共通電極２１によって安定的に電圧が印加される領域である。したがって、画素領域１２の中央部を透過する画素中央光Ｌ１は、液晶の配向が安定的に規制された領域を透過するので、当該光の位相変化については所定の変化量（ほぼ９０°）を確保することができる。このため、偏光板において光の透過率が高く、黒表示又は白表示が明瞭になり、コントラストを確保することができる。
これに対して、画素領域１２の角部を含めた外周部は、画素領域１２の中央部に比べて電圧が不安定に印加される領域である。したがって、画素領域１２の角部又は外周部を透過する光は、液晶の配向が不安定に規制された領域を透過するので、当該光の位相変化については所定の変化量に達しない場合がある。例えば、画素領域１２の外周部を透過する画素外周光Ｌ２については位相変化が６０°程度にとどまる。また、画素領域１２の角部を透過する画素角部光Ｌ３については位相変化が４５°程度である。このため、画素外周光Ｌ２や画素角部光Ｌ３は画素中央光Ｌ１に比べて偏光板において光の透過率が低く、黒表示又は白表示が不明瞭になり、コントラストが低下する。
ここで、本実施形態では、画素領域１２全体の開口率が従来の液晶装置の画素領域の開口率と比べて向上しているため、画素中央光Ｌ１の光量が多くなる。すると、ＴＦＴ素子３０がコントラスト低下の要因となる画素外周光Ｌ２を遮光する一方で、コントラストの高い画素中央光Ｌ１の透過量が多くなるため、画素領域１２全体としては、従来に比べて偏光板においてコントラストの高い光の透過率が高くなる。これにより、コントラストの向上を図ることができる。
また、本実施形態では、データ線６ａ及び走査線３ａの厚さＬｚと幅Ｌｗとの間に、１＜（Ｌｚ／Ｌｗ）＜５０の関係が成立しているので、これら配線の幅を狭くしつつも、ＴＦＴ素子３０の駆動に必要な電流を確保することができるだけの断面積を確保することが可能となる。
さらに、本実施形態では、容量素子１７とデータ線６ａ（走査線３ａ）とが平面的に重なっているので、ＴＦＴアレイ基板１０の製造工程において容量素子１７、データ線６ａ（走査線３ａ）を積層することが可能になる。これにより、ＴＦＴアレイ基板１０の製造工程が容易になる。
［第２実施形態］
次に、本発明に係る第２実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態では、データ線が凹部の内部に設けられ、走査線が凹部の外側に設けられている点が第１実施形態と異なっているため、この点を中心に説明する。
図１５は、本実施形態における液晶装置２００のＴＦＴアレイ基板２１０の平面図である。図１５においては、第１実施形態と同様、図中縦方向がＴＦＴアレイ基板の短手方向を示しており、図中横方向がＴＦＴアレイ基板の長手方向を示している。図１６は、図１５におけるＣ−Ｃ断面に沿った構成を示す図である。
図１５に示すように、画素間領域２１４には、図示しない遮光膜が設けられており、当該遮光膜が設けられた領域には凹部２１０ａ（輪郭を破線で示す）が設けられている。凹部２１０ａの平面構成としては、図１５に示すように、画素間領域２１４内の縦方向に延在するように、ストライプ状に設けられている。本実施形態では、凹部２１０ａが図１５中縦方向のみに設けられており、横方向には設けられていない。また、図１６に示すように、凹部２１０ａは、開口部から底部にかけて幅が一定になっている。
また、各画素領域２１２の図中右下の角部に平面的に重なる領域には、基板平坦部２１０ｂが設けられている。基板平坦部２１０ｂは、凹部２１０ａの延在方向から図中左側の画素領域２１２にはみ出すように設けられている。
画素間領域２１４には、容量素子２１７、データ線２０６ａ、走査線２０３ａ、ＴＦＴ素子２３０が設けられている。このうち、データ線２０６ａ及び容量素子２１７は、凹部２１０ａ内に設けられている。
容量素子２１７は、図１５に示すように、当該凹部２１０ａの幅が広くなった部分に設けられており、凹部２１０ａの壁面に沿うように設けられている。この容量素子２１７は、例えば図１６に示すように、凹部２１０ａ内に設けられた容量電極２１７ａ、絶縁膜２１７ｃ、容量電極２１７ｂと、容量電極２１７ｂの一部が基板平坦部２１０ｂに延在して設けられた容量平坦部２１７ｄとを主体として構成されている。この容量素子２１７は、凹部２１０ａの壁面に積層されるように、当該壁面に沿って断面コの字状に設けられている。
データ線２０６ａは、図１６に示すように、容量素子２１７に囲われるように配置されており、その厚さに関わらず幅が一定になっている。データ線２０６ａの厚さＬｚと幅Ｌｗとの間には、０．５＜（Ｌｚ／Ｌｗ）＜１５の関係が成立している。また、データ線２０６ａの上面は、ＴＦＴアレイ基板１０の基板面と面一状態になっている。
走査線２０３ａは、図１５に示すように、画素間領域２１４の横方向に延在するように設けられている。また、データ線２０６ａと交差する部分がゲート電極２０３ｂになっている。図１６に示すように、走査線２０３ａは、基板面に対して上側（液晶層２５０側）に配置されている。また、本実施形態では、走査線２０３ａとゲート電極２０３ｂとの間に基板面からの高低差は無い。走査線２０３ａのうちＴＦＴ素子２３０に平面的に重なる部分がゲート電極２０３ｂであり、ゲート電極２０３ｂは走査線２０３ａの一部となっている。
ＴＦＴ素子２３０は、第１実施形態同様、ＬＤＤ構造を有しており、図１６に示すように、半導体膜２６２と絶縁膜２６７とゲート電極２０３ｂとを主体として構成されている。半導体膜２６２及び絶縁膜２６７は、図１５に示すように、画素間領域２１４において画素領域２１２の角部間を含んだ領域に逆Ｌ字型に設けられており、画素領域２１２の角部（図中右下）、データ線２０６ａの一部及び容量平坦部２１７ｄの一部に平面視で重なるように配置されている。また、半導体膜２６２の中央部がゲート電極２０３ｂに平面視で重なるように配置されている。また、ＴＦＴ素子２３０は、図１６に示すように、半導体膜２６２上に絶縁膜２６７が設けられ、当該絶縁膜２６７を介してゲート電極２０３ｂが設けられた構成になっている。
半導体膜２６２には、図１５及び図１６に示すように、チャネル領域２０１ａと、高濃度ソース領域２０１ｂと、高濃度ドレイン領域２０１ｃと、低濃度ソース領域２０１ｄと、低濃度ドレイン領域２０１ｅとが形成されている。
チャネル領域２０１ａは、図１５に示すように、半導体膜２６２のうちゲート電極２０３ｂに平面的に重なる位置（図１５中上下方向中央部）に配置されている。また、断面構成としては、図１６に示すように、ゲート電極２０３ｂとの間に絶縁膜２６７が設けられている。
高濃度ソース領域２０１ｂは、図１５に示すように、半導体膜２６２のうちデータ線６ａに平面的に重なる位置（図１５中下側）に配置されている。また、図１６に示すように、ソースコンタクトホール２６５を介してデータ線２０６ａに直接接続されている。したがって、第１実施形態とは異なり、本実施形態では高濃度ソース領域２０１ｂが画素領域２１２に平面的に重ならないようになっており、その分画素領域２１２の開口率を確保することができるようになっている。
高濃度ドレイン領域２０１ｃは、図１５に示すように、半導体膜２６２のうち容量平坦部２１７ｄに平面視で重なる位置（図１５中上側）に配置されている。また、図１６に示すように、画素コンタクトホール２６３を介して画素電極２０９に接続されていると共に容量コンタクトホール２６４を介して容量平坦部２１７ｄに接続されており、画素電極２０９及び容量素子２１７の両方に電気的に接続されている。
低濃度ソース領域２０１ｄは、チャネル領域２０１ａと高濃度ソース領域２０１ｂとの間の領域に設けられている。また、低濃度ドレイン領域２０１ｅは、チャネル領域２０１ａと高濃度ドレイン領域２０１ｃとの間の領域に設けられている。
本実施形態のように、ＴＦＴアレイ基板２１０のうち短手方向にのみ凹部２１０ａを設け、長手方向に凹部２１０ａを設けない構成であっても、第１実施形態と同様の効果を得ることができる。加えて、本実施形態の構成であれば、ゲート電極２０３ｂを走査線２０３ａの一部とすることができるので、ゲート電極２０３ｂの形成が容易になる。
また、本実施形態によれば、半導体膜２６２の高濃度ソース領域２０１ｂがデータ線２０６ａに平面的に重なるように配置され、かつ、データ線２０６ａに直接接続されているので、当該高濃度ソース領域２０１ｂとデータ線２０６ａとを接続する接続部を特に設ける必要がない。このため、画素領域２１２上に開口部を広く設けることができ、開口率の向上を図ることができる。
また、本実施形態では、データ線２０６ａの深さＬｚと幅Ｌｗとの間に、０．５＜（Ｌｚ／Ｌｗ）＜１５の関係が成立しているので、データ線２０６ａの幅を狭くしつつも、ＴＦＴ素子２３０の駆動に必要な電流を流すことができるだけの断面積を確保することが可能となる。
［第３実施形態］
次に、本発明に係る第３実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態では、ＴＦＴ素子の半導体膜の構成が第１実施形態と異なっているため、この点を中心に説明する。
図１７は、本実施形態における液晶装置３００のＴＦＴアレイ基板３１０の平面図である。当該図１７においては、第１実施形態と同様、図中縦方向がＴＦＴアレイ基板の長手方向を示しており、図中横方向がＴＦＴアレイ基板の短手方向を示している。図１８は、図１７におけるＤ−Ｄ断面に沿った構成を示す図である。図１９は、図１７におけるＥ−Ｅ断面に沿った構成を示す図である。
図１７に示すように、画素間領域３１４には、遮光膜３１５が設けられており、この遮光膜３１５が設けられた領域には凹部３１０ａが形成されている（図１７では、ところどころ遮光膜３１５を取り除いた状態で示している）。遮光膜３１５は、図１７中縦方向の幅と横方向の幅がほぼ等しくなるように設けられている。
凹部３１０ａは、図１７に示すように、画素間領域３１４内を縦方向及び横方向に延在するように格子状に設けられており、各画素領域３１２の角部間では、縦方向に延在する凹部３１０ａと横方向に延在する凹部３１０ａとが交差している。また、図１８に示すように、凹部３１０ａは、基板面からの深さが深くなるにつれて幅が一定の割合で狭くなるように形成されている。
縦横に延在する凹部３１０ａの交差する交差領域には、矩形領域の基板平坦部３１０ｂが設けられている。この基板平坦部３１０ｂは、交差領域に対応する凹部３１０ａから延在して、すなわち、画素領域３１２側にはみ出すように設けられている。ここでは、例えば各画素領域３１２の図１７中右上及び左下の角部に一部平面的に重なるように設けられている。
また、画素間領域３１４には、容量素子３１７、データ線３０６ａ、走査線３０３ａ、ＴＦＴ素子３３０が設けられている。このうち、データ線３０６ａ、走査線３０３ａ及び容量素子３１７は、凹部３１０ａ内に設けられている。データ線３０６ａと走査線３０３ａとは、凹部３１０ａの交差する部分において交差領域を形成している。
容量素子３１７は、図１７に示すように、当該凹部３１０ａの幅が広くなった部分に設けられており、凹部３１０ａの壁面に沿うように設けられている。この容量素子３１７は、例えば図１８に示すように、凹部３１０ａ内に設けられた容量電極３１７ａ、絶縁膜３１７ｃ、容量電極３１７ｂと、基板平坦部３１０ｂに設けられた容量平坦部３１７ｄとを主体として構成されている。この容量素子３１７は、凹部３１０ａの壁面に積層されるように、当該壁面に沿って設けられている。
データ線３０６ａは、図１７中縦方向に延在する凹部３１０ａ内に設けられており、当該凹部３１０ａに沿って縦方向に延在する配線である。データ線３０６ａは、図１８及び図１９に示すように、凹部３１０ａの断面に沿うように、基板面からの厚さが厚くなるにつれて幅が一定の割合で狭くなる形状（図示では台形）になっている。また、データ線３０６ａの幅Ｌｗは、当該データ線３０６ａの厚さＬｚとの間に、０．５＜（Ｌｚ／Ｌｗ）＜１５の関係が成り立つようになっている。また、データ線３０６ａと走査線３０３ａとの交差領域に対応する凹部３１０ａから延在してデータ線平坦部３０６ｂが設けられている。
走査線３０３ａは、図１７中横方向に延在する凹部３１０ａ内に設けられており、当該凹部３１０ａに沿って横方向に延在する配線である。走査線３０３ａの断面形状はデータ線３０６ａと同様の形状になっている。すなわち、図１８に示すように、凹部３１０ａの断面に沿うように、基板面からの厚さが厚くなるにつれて幅が一定の割合で狭くなる形状（図示では台形）になっている。走査線３０３ａの厚さ及び幅は、データ線３０６ａの寸法とほぼ同一になっており、走査線３０３ａの厚さと幅との間には、データ線３０６ａと同様の関係が成立している。
データ線３０６ａと走査線３０３ａとの交差領域には、走査線３０３ａの延在方向にゲート電極３０３ｂが設けられている。ゲート電極３０３ｂは、図１７に示すように、ＴＦＴアレイ基板３１０の基板面に対して上側（液晶層３４０側）に設けられており、両端が例えばコンタクトホールなどを介して走査線３０３ａに接続されている。データ線３０６ａ、データ線平坦部３０６ｂ、走査線３０３ａの上面は、ＴＦＴアレイ基板３１０の基板面と面一状態になっている。
ＴＦＴ素子３３０は、図１８に示すように、半導体膜３４２と絶縁膜３４７とゲート電極３０３ｂを主体として構成されている。半導体膜３４２及び絶縁膜３４７の平面構成としては、図１７に示すように、当該半導体膜３４２と、データ線３０６ａ及び走査線３０３ａの交差領域とが交差するように配置されており、画素領域３１２の角部間を含んだ領域に八角形になっている。
具体的には、画素領域３１２の角部と半導体膜３４２とが平面視で重なる領域が三角形になるように配置されている。また、半導体膜３４２は、データ線平坦部３０６ｂ及び容量平坦部３１７ｄを覆うように配置されている。半導体膜３４２の中央部は、ゲート電極３０３ｂに平面視で重なるように設けられている。また、半導体膜３４２を覆う遮光膜３１５の最大幅Ｗ１とデータ線３０６ａ、走査線３０３ａの幅Ｗ２との間には、Ｗ１×０．８＞Ｗ２の関係が成り立っている。
半導体膜３４２には、図１７に示すように、チャネル領域３０１ａと、高濃度ソース領域３０１ｂと、高濃度ドレイン領域３０１ｃと、低濃度ソース領域３０１ｄと、低濃度ドレイン領域３０１ｅとが形成されている。
図１７に示すように、チャネル領域３０１ａは、半導体膜３４２のうちゲート電極３０３ｂに平面視で重なる位置に配置されている。
高濃度ソース領域３０１ｂは、半導体膜３４２のうちデータ線平坦部３０６ｂに平面視で重なる位置に配置されており、ソースコンタクトホール３４５を介してデータ線平坦部３０６ｂに接続されている。
高濃度ドレイン領域３０１ｃは、半導体膜３４２のうち容量平坦部３１７ｄに平面視で重なる位置に配置されており、画素コンタクトホール３４３を介して画素電極３０９に接続されていると共に、容量コンタクトホール３４４を介して容量平坦部３１７ｄに接続されている。
低濃度ソース領域３０１ｄは、チャネル領域３０１ａと高濃度ソース領域３０１ｂとの間の領域に設けられている。また、低濃度ドレイン領域３０１ｅは、チャネル領域３０１ａと高濃度ドレイン領域３０１ｃとの間の領域に設けられている。
本実施形態では、半導体膜３４２の形状を八角形にすることによって、半導体膜３４２と画素領域３１２とが平面視で重なる領域の面積を最小限に抑えつつ、半導体膜３４２を覆う遮光膜３１５の最大幅Ｗ１をデータ線３０６ａ、走査線３０３ａの幅Ｗ２よりも大きくすることが可能となる。これにより、画素領域３１２の開口率を一層向上させることができる。
また、本実施形態では、データ線３０６ａ及び走査線３０３ａの幅（Ｌｗ）及び深さ（Ｌｚ）の比が、０．５＜（Ｌｚ／Ｌｗ）＜１５の関係が成り立つようになっている。これにより、幅Ｌｗを狭くしつつも、ＴＦＴ素子３３０の駆動に必要な電流を流すことが可能な配線の断面積を確保することができる。
また、本実施形態では、半導体膜３４２を覆う遮光膜３１５の最大幅Ｗ１とデータ線３０６ａ、走査線３０３ａの幅Ｗ２との間に、Ｗ１×０．８＞Ｗ２の関係が成り立つように凹部３１０ａ、遮光膜３１５、データ線３０６ａ、走査線３０３ａを形成することによって、データ線３０６ａ、走査線３０３ａ及び容量素子３１７の占めるスペースを狭くすることが可能となり、画素領域３１２の開口率を向上させることができる。
［第４実施形態］
次に、本発明に係る第４実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態では、ＴＦＴアレイ素子の半導体膜の構成が第１実施形態と異なっているため、この点を中心に説明する。
図２０は、本実施形態における液晶装置４００のＴＦＴアレイ基板４１０の平面図である。当該図２０においては、第１実施形態と同様、図中縦方向がＴＦＴアレイ基板４１０の短手方向を示しており、図中横方向がＴＦＴアレイ基板４１０の長手方向を示している。図２１は、図２０におけるＦ１−Ｆ７断面に沿った構成を示す図である。
図２０に示すように、画素間領域４１４には、図示しない遮光膜が設けられており、この遮光膜が設けられた領域には凹部４１０ａが形成されている。凹部４１０ａは、図２０に示すように、画素間領域４１４内を縦方向及び横方向に延在するように格子状に設けられている。
また、縦横に延在する凹部４１０ａの交差する部分には、基板平坦部４１０ｂが設けられている。基板平坦部４１０ｂは、凹部４１０ａの延在方向からはみ出すように設けられており、ここでは例えば各画素領域４１２の図２０中左下の角部に一部平面的に重なるように設けられている。
データ線４０６ａは、図２０中縦方向に延在する凹部４１０ａ内に設けられており、第１実施形態とほぼ同様の断面形状になっている。データ線４０６ａの厚さと幅との間には、第１実施形態と同様の関係が成立している。走査線４０３ａは、画素間領域４１４の横方向に延在するように設けられている。また、データ線４０６ａと交差する部分には、ゲート電極４０３ｂが設けられている。走査線４０３ａの厚さ及び幅は、データ線４０６ａとほぼ同一の寸法になっている。
ゲート電極４０３ｂは、図２０に示すように、ＴＦＴアレイ基板４１０の基板面に対して上側（液晶層４５０側）に設けられており、両端がコンタクトホール４０３ｃを介して走査線４０３ａに接続されている。また、データ線４０６ａ、走査線４０３ａの上面は、ＴＦＴアレイ基板４１０の基板面と面一状態になっている。
容量素子４１７は、図２１に示すように、容量電極４１７ａ、４１７ｂと、絶縁膜４１７ｃと、容量平坦部４１７ｄとを主体として構成されている。材質、平面構成、断面構成については第１実施形態とほぼ同様であるため、ここでは説明を省略する。
ＴＦＴ素子４３０は、図２１に示すように、半導体膜４６２と絶縁膜４６７とゲート電極４０３ｂとを主体として構成されている。半導体膜４６２は、図２０に示すように、画素間領域４１４において画素領域４１２の角部間を含んだ領域にコの字状に設けられている。具体的には、半導体膜４６２の図中上側が開いた状態で配置されている。
また、半導体膜４６２は、データ線平坦部４０６ｂ及び容量平坦部４１７ｄの一部に平面視で重なるように設けられている。半導体膜４６２の中央部は、ゲート電極４０３ｂに平面視で重なるように設けられている。ＴＦＴ素子４３０の断面構成としては、図２１に示すように、半導体膜４６２上に絶縁膜４６７が設けられ、当該絶縁膜４６７を介してゲート電極４０３ｂが設けられた構成になっている。
半導体膜４６２には、図２１に示すように、チャネル領域４０１ａと、高濃度ソース領域４０１ｂと、高濃度ドレイン領域４０１ｃと、低濃度ソース領域４０１ｄと、低濃度ドレイン領域４０１ｅとが形成されている。図２０及び図２１に示すように、チャネル領域４０１ａは、半導体膜４６２のうちゲート電極４０３ｂに平面視で重なる位置に配置されている。高濃度ソース領域４０１ｂは、データ線４０６ａに平面視で重なる位置に配置されており、ソースコンタクトホール４６５を介してデータ線４０６ａに直接接続されている。高濃度ドレイン領域４０１ｃは、半導体膜４６２のうち容量平坦部４１７ｄに平面的に重なる位置に配置されており、画素コンタクトホール４６３を介して画素電極４０９に接続されている。同時に、高濃度ドレイン領域４０１ｃは、容量コンタクトホール４６４を介して容量平坦部４１７ｄに接続されており、容量素子４１７に電気的に接続されている。低濃度ソース領域４０１ｄは、チャネル領域４０１ａと高濃度ソース領域４０１ｂとの間の領域に設けられている。また、低濃度ドレイン領域４０１ｅは、チャネル領域４０１ａと高濃度ドレイン領域４０１ｃとの間の領域に設けられている。
本実施形態では、半導体膜４６２の形状をコの字型にすることによって、半導体膜４６２と画素領域４１２とが平面視で重なる領域の面積を最小限に抑えることが可能となる。これにより、画素領域４１２の開口率を一層向上させることができる。
また、本実施形態では、半導体素子４６２の高濃度ソース領域４０１ｂがデータ線４０６ａに平面視で重なるように配置され、かつ、データ線４０６ａに直接接続されているので、当該高濃度ソース領域４０１ｂとデータ線４０６ａとを接続する接続部を特に設ける必要がない。このため、画素領域４１２上に開口部を広く設けることができ、開口率の一層の向上を図ることができる。
［第５実施形態］
次に、本発明に係る第５実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態では、マイクロレンズアレイが設けられている点で第１実施形態と異なっているため、この点を中心に説明する。
図２２は、本実施形態の液晶装置５００の断面構成を示す図である。図２３及び図２４は、液晶装置５００の画素領域の平面構成を示す図である。
図２２に示すように、液晶装置５００は、ＴＦＴアレイ基板５１０と、対向基板５２０とが図示しないシール材を介して貼り合わされ、液晶層５５０が封入された構成になっている。液晶装置５００の画素表示領域内には、複数の画素領域５１２がマトリクス状に設けられている。
ＴＦＴアレイ基板５１０の内面側（液晶層５５０側）の画素間領域５１４には、基板面に対して凹部５１０ａが設けられている。凹部５１０ａ内には、データ線５０６ａ及び走査線５０３ａなどが形成されており、ＴＦＴ素子５３０に接続されている。ＴＦＴ素子５３０は、図２３に示すように、画素領域５１２の角部に平面視で重なる領域に配置されている。凹部５１０ａの構成、凹部５１０ａ内のデータ線５０６ａ及び走査線５０３ａなどの構成、ＴＦＴ素子５３０の詳細な構成については、例えば第１実施形態〜第４実施形態のいずれかに記載した構成とほぼ同様になっている。また、ＴＦＴアレイ基板５１０の内面側には、画素領域５１２に複数の画素電極５０９が配列形成されており、画素間領域５１４には遮光膜５１５が設けられている。遮光膜５１５は、例えばＴＦＴ素子５３０よりも液晶層５５０側に設けられており、対向基板５２０からの光がＴＦＴ素子５３０に入射されるのを防ぐことができるようになっている。これら画素電極５０９、遮光膜５１５を覆うように配向膜５１６が形成されている。
対向基板５２０の内面側には、マイクロレンズアレイ５４０が設けられている。マイクロレンズアレイ５４０には、画素領域５１２内にレンズ部分５４０ａが形成されている。レンズ部分５４０ａから画素電極５０９までの距離ｄは、例えば１５μｍである。マイクロレンズアレイ５４０の内面側には、全面に共通電極５２１が形成されており、共通電極５２１を覆うように配向膜５２２が形成されている。なお、図２２中では、複数設けられた画素領域５１２及び画素電極５０９のうち１つを示している。
次に、上記のように構成された液晶装置５００に光が入射したときの様子を説明する。
図２２に示すように、例えば画素領域５１２のほぼ中央部に基板面に対して垂直に入射する入射光Ｌ４は、マイクロレンズアレイ５４０のレンズ部分５４０ａによって画素電極５０９のほぼ中央部に集光される。また、同じ領域に基板面に対して所定の角度θで入射する入射光Ｌ５は、マイクロレンズアレイ５４０のレンズ部分５４０ａによって画素電極５０９の中央部からｒだけ離れた領域に集光される。したがって、図２３に示すように、画素電極５０９の中央部を中心とする半径ｒの円内の領域が、レンズ部分５４０ａによって集光される領域になる。このｒは、例えばθが１２°である場合、約３．２μｍとなる。なお、図２３においては、画素領域５１２が正方形、集光領域が正円で示されているが、画素領域５１２は長方形であっても良く、集光領域は楕円になっていても良い。
図２４（ａ）は、この半径ｒの円内に集光された光の強さの分布を示す図である。図２４（ｂ）は、図２４（ａ）におけるＰ−Ｐ’断面に沿った光の強さの分布を示している。図２４（ａ）及び図２４（ｂ）に示すように、円内の中央部、すなわち、画素領域５１２の中央部が最も光の強い領域であり、当該画素領域５１２の中央部から外周部にかけて、集光される光が弱くなっている。また、画素領域５１２の角部では、入射光がほとんど集光されない。
本実施形態のように、ＴＦＴ素子５３０を画素領域５１２の角部に平面視で重なる領域に配置することにより、その分他の画素間領域５１４のスペースを狭くすることができ、画素領域５１２の開口率を高めることができる。これにより、集光された光が入射する部分を広げることができ、強い集光光が多く入射することになる。また、画素領域５１２の開口率を高めた上で、当該開口率が高くなった画素領域５１２にマイクロレンズによって光を集光することができるので、光の利用効率を相乗的に高めることができる。
一方、液晶装置５００にマイクロレンズアレイ５４０が設けられている場合であっても、画素領域５１２の角部に集光される光は弱くなっている。ＴＦＴ素子５３０によって遮られる光は弱い集光光が入射する画素領域５１２の角部であるため、画素領域５１２全体としては、光の損失はほとんど無い。このように、マイクロレンズアレイ５４０を用いる場合であっても、光の利用効率を高めることができる。
［第６実施形態］
次に、本発明に係る第６実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態では、配線（データ線及び走査線）と容量素子とが別々の凹部に形成されている点で第１実施形態と異なっているため、この点を中心に説明する。本実施形態において、第１実施形態と同一の構成要素については、その説明を省略する。
図２５は、本実施形態における液晶装置６００のＴＦＴアレイ基板６１０の断面図である。なお、当該図２５は、第１実施形態におけるＧ−Ｇ断面に対応している。
ＴＦＴアレイ基板６１０の画素間領域６１４には、図示しない遮光膜が設けられており、当該遮光膜が設けられた領域に凹部６１０ａ及び凹部６１０ｃが設けられている。凹部６１０ａ及び凹部６１０ｃは、ＴＦＴアレイ基板６１０の基板面からの深さに関わらず、その幅が一定になるように設けられており、画素間領域６１４に沿って平行に設けられている。凹部６１０ａ及び凹部６１０ｃは、ほぼ同一の深さを有している。また、各画素領域６１２の一部に平面的に重なる領域には、凹部６１０ｃからはみ出すように基板平坦部６１０ｂが設けられている。
また、画素間領域６１４には、データ線６０６ａと、走査線６０３ａと、容量素子６１７と、ＴＦＴ素子６３０とが設けられている。
データ線６０６ａ及び走査線６０３ａは、第１実施形態と同様、凹部６１０ａ内に設けられており、凹部６１０ａの断面に沿うように、基板面からの厚さに関わらず一定の幅になっている。データ線６０６ａ及び走査線６０３ａの厚さＬｚと幅Ｌｗとの間には、第２実施形態と同様、０．５＜（Ｌｚ／Ｌｗ）＜１５の関係が成立している。
容量素子６１７は、凹部６１０ａとは別の凹部６１０ｃ内に設けられており、容量電極６１７ａ、６１７ｂと、絶縁膜６１７ｃと、容量平坦部６１７ｄとを主体として構成されている。容量素子６１７は、容量電極６１７ａと６１７ｂとが絶縁膜６１７ｃを挟むように設けられている。容量電極６１７ａは、凹部６１０ｃの壁面上に設けられた電極であり、凹部６１０ｃの壁面に沿って形成されている。絶縁膜６１７ｃは、容量電極６１７ａ上に形成された絶縁膜である。容量電極６１７ｂは、絶縁膜６１７ｃを介して容量電極６１７ａに対向するように配置されている。容量電極６１７ｂの一部が、基板平坦部６１０ｂに延在するように設けられている（容量平坦部６１７ｄ）。
本実施形態によれば、配線（データ線６０６ａ及び走査線６０３ａ）と容量素子６１７とが別々の凹部６１０ａ及び凹部６１０ｃにそれぞれ設けられているので、配線と容量素子６１７との間に距離を確保することができる。これにより、配線と容量素子６１７との間で寄生容量が発生するのを防ぐことができる。また、凹部６１０ａ内及び凹部６１０ｃ内の構成がシンプルになるので、容易に製造することができる。
［第７実施形態］
次に、本発明に係る第７実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態において、第１実施形態と同一の構成要素については、その説明を省略する。
図２６は、本実施形態における液晶装置７００のＴＦＴアレイ基板７１０の断面図である。なお、当該図２６は、第１実施形態におけるＧ−Ｇ断面に対応している。
本実施形態では、配線（データ線及び走査線）と容量素子とが別々の凹部に形成されている点で第６実施形態と共通しているが、凹部の形状が第６実施形態とは異なっている。
ＴＦＴアレイ基板７１０の画素間領域７１４には、凹部７１０ａ及び凹部７１０ｃが設けられており、凹部７１０ａは、第１実施形態と同様、基板面からの深さが深くなるにつれて徐々に幅が狭くなるように形成されている。一方、凹部７１０ｃは、図中左右方向の中央部が基板面側にくびれるように形成されている。
凹部７１０ａ内に設けられるデータ線７０６ａ及び走査線７０３ａは、凹部７１０ａの壁面に沿って、基板面からの厚さが厚くなるにつれて徐々に幅が狭くなるように形成されている。。データ線７０６ａ及び走査線７０３ａの厚さＬｚと幅Ｌｗとの間には、第１実施形態と同様、１＜（Ｌｚ／Ｌｗ）＜５０の関係が成立している。
容量素子７１７は、凹部７１０ａとは別の凹部７１０ｃ内に設けられている。容量電極７１７ａは、凹部７１０ｃ内で外側に配置された電極であり、凹部７１０ｃの底部及び側部に沿って、図中左右方向の中央部が基板面側にくびれるように設けられている。容量電極７１７ｂは、絶縁膜７１７ｃを介して容量電極７１７ａに囲われるように配置されている。
本実施形態によれば、容量素子７１７の設けられる凹部７１０ｃが断面方向の中央部で基板面側にくびれた形状になっているので、当該凹部７１０ｃに沿って設けられる容量電極７１７ａも同様に基板面側にくびれることになる。これにより、容量電極７１７ａの表面積が大きくなるため、容量素子７１７の容量を増加させることが可能となる。
［第８実施形態］
次に、本発明に係る第８実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態において、第１実施形態と同一の構成要素については、その説明を省略する。
図２７は、本実施形態における液晶装置８００のＴＦＴアレイ基板８１０の断面図である。なお、当該図２７は、第１実施形態におけるＧ−Ｇ断面に対応している。
本実施形態では、凹部の形状が第１実施形態とは異なっている。
ＴＦＴアレイ基板８１０の画素間領域８１４には、凹部８１０ａが設けられている。凹部８１０ａは、図中左右方向の中央部にかけて階段状に深くなっていくように設けられている。
凹部８１０ａ内に設けられるデータ線８０６ａ及び走査線８０３ａは、凹部８１０ａの壁面に沿うように、図中左右方向の中央部にかけて階段状に形成されている。
また、凹部８１０ａ内に設けられる容量素子８１７は、容量電極８１７ａ、絶縁膜８１７ｃ及び容量電極８１７ｂが、凹部８１０ａの形状に沿ってそれぞれ階段状になるように形成されている。
本実施形態によれば、容量素子８１７の設けられる凹部８１０ａが断面方向の中央部にかけて階段状に深くなっていく形状になっており、当該凹部８１０ａに沿って設けられる容量電極８１７ａ、８１７ｂも同様に階段状になっている。これにより、容量電極８１７ａの表面積が大きくなるため、容量素子８１７の容量を増加させることが可能となる。また、凹部８１０ａを階段状に形成することによって、凹部８１０ａ内に設けられる容量電極８１７ａ、８１７ｂを容易に成膜することができ、データ線８０６ａ及び走査線８０３ａを容易に形成することができる。
［第９実施形態］
次に、本発明に係る第９実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態において、第１実施形態と同一の構成要素については、その説明を省略する。
図２８は、本実施形態における液晶装置９００のＴＦＴアレイ基板９１０の断面図である。なお、当該図２８は、第１実施形態におけるＧ−Ｇ断面に対応している。
本実施形態では、凹部の形状が第１実施形態とは異なっている。
ＴＦＴアレイ基板９１０の画素間領域９１４には、凹部９１０ａが設けられている。凹部９１０ａは、図中左右方向の中央部にかけて円弧状に深くなっていく形状になっている。凹部９１０ａ内に設けられるデータ線９０６ａ及び走査線９０３ａは、凹部９１０ａの壁面に沿って半球状になるように形成されている。また、データ線９０６ａ及び走査線９０３ａの厚さＬｚと幅Ｌｗとの間には、０．５＜（Ｌｚ／Ｌｗ）＜１５の関係が成立している。
また、凹部９１０ａ内に設けられる容量素子９１７については、容量電極９１７ａ、絶縁膜９１７ｃ及び容量電極９１７ｂが、凹部９１０ａの壁面に沿うように円弧状に形成されている。
本実施形態によれば、容量素子９１７の設けられる凹部９１０ａが、断面方向の中央部にかけて円弧状に深くなっている形状になっており、当該凹部９１０ａに沿って設けられる容量電極９１７ａ、９１７ｂもその円弧に沿う形状になっている。よって、液晶装置９００外部から入射し容量電極９１７ａに進んできた光の一部を、基板面の法線方向に反射させることができる。これにより、光を効率的に利用することが可能となる。
［第１０実施形態］
次に、本発明に係る第１０実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態において、第１実施形態と同一の構成要素については、その説明を省略する。
図２９は、本実施形態における液晶装置１０００のＴＦＴアレイ基板１０１０の断面図である。なお、当該図２９は、図３におけるＧ−Ｇ断面に対応している。
本実施形態では、容量素子が２組設けられている点で第１実施形態とは異なっている。
ＴＦＴアレイ基板１０１０の画素間領域１０１４には、凹部１０１０ａ及び１０１０ｂが設けられている。凹部１０１０ａは、基板面からの深さが深くなるにつれて一定の割合で幅が狭くなるように形成されている。凹部１０１０ａ内に設けられるデータ線１００６ａ及び走査線１００３ａは、凹部１０１０ａの壁面に沿って、基板面からの厚さが厚くなるにつれて一定の割合で幅が狭くなるように設けられている。
また、凹部１０１０ａ内には、容量素子１０１７及び容量素子１０２７が２層に設けられている。容量素子１０１７は内側の層に設けられた容量素子であり、容量素子１０２７は外側の層に設けられた容量素子である。
凹部１０１０ｂには、容量素子１０１７を構成する容量平坦部１０１７ｄと、容量素子１０２７を構成する容量平坦部１０２７ｄとが設けられている。容量平坦部１０１７ｄはコンタクトホール１０６５ａを介してＴＦＴ素子１０３０の高濃度ドレイン領域に接続されており、容量平坦部１０２７ｄはコンタクトホール１０６５ｂを介して当該高濃度ドレイン領域に接続されている。
本実施形態によれば、凹部１０１０ａに２組の容量素子１０１７及び容量素子１０２７が２層構造に設けられているので、容量が増加することになる。
［プロジェクタ］
次に、各実施形態の液晶装置を光変調装置として用いたプロジェクタの実施形態を説明する。
図３０は、投射型表示装置の一例としてのプロジェクタ１１０２の内部の構成を概略的に示す図である。
プロジェクタ１１０２は、光源１１０７と、フライアイレンズ１１０８、１１０９と、ダイクロイックミラー１１１０、１１１１と、反射ミラー１１１２、１１１３、１１１４と、液晶ライトバルブ１１１５、１１１６、１１１７と、クロスダイクロイックプリズム１１１８と、投射レンズ１１１９とを主体として構成されており、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる色毎に透過型液晶ライトバルブを備えたカラー液晶プロジェクタである。
光源１１０７は、例えば白色光を射出する高圧水銀ランプ等のランプ１１０７ａと、当該ランプ１１０７ａからの光を反射するリフレクタ１１０７ｂとを有している。フライアイレンズ１１０８、１１０９は、光源１１０７からの光の照度分布を均一化する光学部品である。光源１１０７側のフライアイレンズ１１０８には複数の２次光源像を形成する働きがあり、スクリーン１１０３側のフライアイレンズ１１０９にはフライアイレンズ１１０８で形成された２次光源像を重畳する働きがある。
ダイクロイックミラー１１１０は、光源１１０７から射出される白色光のうち、赤色光ＬＲを透過させると共に、緑色光ＬＧ及び青色光ＬＢを反射する光学部品である。ダイクロイックミラー１１１１は、光源１１０７から射出される白色光のうち、緑色光ＬＧを反射し、青色光ＬＢを透過する光学部品である。
液晶ライトバルブ１１１５、１１１６、１１１７は、それぞれ照射された赤色光、緑色光、青色光を所定の画像信号に基づいて変調する変調素子である。液晶ライトバルブ１１１５、１１１６、１１１７として、ここでは上述の液晶装置１００〜１０００が用いられている。
クロスダイクロイックプリズム１１１８は、４つの直角プリズムが貼り合わされた光学素子である。クロスダイクロイックプリズム１１１８の内面には、赤色光を反射する誘電体多層膜１１１８ａと、青色光を反射する誘電体多層膜１１１８ｂとが十字状に形成されている。各誘電体多層膜１１１８ａ、１１１８ｂによって３つの色光が合成され、カラー画像を表す光（映像光）が形成されるようになっている。
投射レンズ１１１９は、映像光をスクリーン１１０３に向けて投射する光学部品である。
次に、上記のように構成されたプロジェクタ１１０２の動作を説明する。
プロジェクタ１１０２を駆動させると、ランプ１１０７ａから白色光が射出される。ランプ１１０７ａから直接射出された白色光及びリフレクタ１１０７ｂで反射された白色光がコリメータレンズ１１０７ｃにより平行光にされる。この平行光は、フライアイレンズ１１０８、１１０９によりその照度分布が均一化される。
照度分布が均一化された光は、ダイクロイックミラー１１１０、１１１１に到達し、赤色光、緑色光及び青色光の色光に分光される。各色光は、それぞれ反射ミラー１１１２、１１１３、１１１４を介して液晶ライトバルブ１１１５、１１１６、１１１７に到達し、液晶ライトバルブ１１１５、１１１６、１１１７により所望のパターンに変調される。このように変調された各色光が、投射レンズ１１１９によりスクリーン１１０３上に投射される。
このように、本実施形態によれば、画素領域の開口率を高めることができ、光の利用効率を高めることができる液晶装置１００〜１０００を備えているので、明るく、コントラストの高い表示が可能なプロジェクタ１１０２を得ることができる。
［電子機器］
次に、本発明に係る電子機器について、携帯電話を例に挙げて説明する。
図３１は、携帯電話１２００の全体構成を示す斜視図である。
携帯電話１２００は、筺体１２０１、複数の操作ボタンが設けられた操作部１２０２、画像や動画、文字等を表示する表示部１２０３を有する。表示部１２０３には、本発明に係る液晶装置１００〜１０００が搭載される。
このように、画素領域の開口率を高めることができ、光の利用効率を高めることができる液晶装置を備えているので、明るく、コントラストの高い表示部を有する電子機器（携帯電話）１２００を得ることができる。
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
例えば、上記実施形態では、凹部１０ａの壁面を傾斜させる際に、基板温度を調節することによって傾斜角度を調節する旨説明したが、これに限られることは無く、例えば、ドライエッチングを行う際のエッチャントガスを適宜選択することによって凹部１０ａの壁面の傾斜角度を調節することも可能である。例えばＣＦ４やＣＣｌ４などの飽和ハロカーボンと重合反応を抑制しエッチングを促進するような添加ガスであるＣｌ２、Ｏ２、Ｆ２を加え、混合ガスとして使用することによってエッチングを促進させることができる。一方、Ｈ２やＣ２Ｆ４、ＣＨ４などのガスを加えると、ＣＦ４との重合物によりフロロカーボンが発生し、壁面のエッチングが保護される。したがって、エッチングガスを適宜選択することによっても、凹部１０ａの壁面の傾斜角度を所望の角度に調節させることが可能である。その他、フォトリソグラフィ法やドライエッチングを数回行う手法によっても、傾斜角度を調節することが可能である。
また、上記実施形態において、ＴＦＴアレイ基板に設けられた凹部内に、主として配線（データ線、走査線）及び容量素子を配置した構成について説明したが、これに限られることは無く、例えば、ＴＦＴ素子の一部（半導体層など）を凹部内に配置した構成であっても勿論構わない。
本発明の第１実施形態に係る液晶装置の全体構成を示す平面図。 本実施形態に係る液晶装置の等価回路図。 本実施形態に係る液晶装置の構成を示す平面図。 本実施形態に係る液晶装置の構成を示す断面図。 同、断面図。 本実施形態に係る液晶装置の配線の構成を示す斜視図。 液晶装置の製造工程の様子を示す工程図。 同、工程図。 同、工程図。 同、工程図。 同、工程図。 同、工程図。 同、工程図。 液晶装置の光透過の様子を示す図。 本発明の第２実施形態に係る液晶装置の構成を示す平面図。 本実施形態に係る液晶装置の構成を示す断面図。 本発明の第３実施形態に係る液晶装置の構成を示す平面図。 本実施形態に係る液晶装置の構成を示す断面図。 同、断面図。 本発明の第４実施形態に係る液晶装置の構成を示す平面図。 本実施形態に係る液晶装置の構成を示す断面図。 本発明の第５実施形態に係る液晶装置の構成を示す断面図。 本実施形態に係る液晶装置の構成を示す平面図。 同、平面図。 本発明の第６実施形態に係る液晶装置の構成を示す断面図。 本発明の第７実施形態に係る液晶装置の構成を示す断面図。 本発明の第８実施形態に係る液晶装置の構成を示す断面図。 本発明の第９実施形態に係る液晶装置の構成を示す断面図。 本発明の第１０実施形態に係る液晶装置の構成を示す断面図。 本発明に係るプロジェクタの構成を示す図。 本発明に係る電子機器の構成を示す図。
符号の説明
１００〜１０００…液晶装置 ９〜１００９…画素電極 ６ａ〜１００６ａ…データ線 ３ａ〜１００３ａ…走査線 １０ａ〜１０１０ａ…凹部 １７〜１０１７…容量素子 ３０〜１０３０…ＴＦＴ素子

Claims (15)

  1. 複数の画素領域がマトリクス状に設けられた基板と、
    前記基板の前記画素領域内に設けられた画素電極と、
    前記基板の前記画素領域間に設けられ、前記画素電極と電気的に接続されたスイッチング素子と、
    前記基板の前記画素領域間に設けられ、少なくとも第１の容量電極と第２の容量電極からなる容量電極と絶縁膜とが積層されてなり、前記画素電極の電荷を保持する容量素子と、
    前記基板の前記画素領域間に設けられ、前記スイッチング素子に対応して設けられたデータ線及び走査線を含む配線と
    を具備し、
    前記基板の前記画素領域間には、前記基板面に対して凹部が設けられており、
    前記容量素子の少なくとも一部が、前記凹部内に設けられている
    ことを特徴とする電気光学装置。
  2. 複数の画素領域がマトリクス状に設けられた基板と、
    前記基板の前記画素領域内に設けられた画素電極と、
    前記基板の前記画素領域間に設けられ、前記画素電極と電気的に接続されたスイッチング素子と、
    前記基板の前記画素領域間に設けられ、少なくとも第１の容量電極と絶縁膜と第２の容量電極が積層されてなり、前記画素電極の電荷を保持する容量素子と、
    前記基板の前記画素領域間に設けられ、前記スイッチング素子に対応して設けられたデータ線及び走査線を含む配線と
    を具備し、
    前記基板の前記画素領域間には、前記基板面に対して凹部が設けられており、
    前記データ線の少なくとも一部が、前記スイッチング素子と前記基板との間であって且つ前記凹部内に設けられている
    ことを特徴とする電気光学装置。
  3. 複数の画素領域がマトリクス状に設けられた基板と、
    前記基板の前記画素領域内に設けられた画素電極と、
    前記基板の前記画素領域間に設けられ、前記画素電極と電気的に接続されたスイッチング素子と、
    前記基板の前記画素領域間に設けられ、少なくとも第１の容量電極と絶縁膜と第２の容量電極が積層されてなり、前記画素電極の電荷を保持する容量素子と、
    前記基板の前記画素領域間に設けられ、前記スイッチング素子に対応して設けられたデータ線及び走査線を含む配線と
    を具備し、
    前記基板の前記画素領域間には、前記基板面に対して凹部が設けられており、
    前記容量素子の少なくとも一部が、前記凹部内に設けられており、
    前記データ線の少なくとも一部が、前記スイッチング素子と前記基板の間であって且つ前記凹部内に設けられている
    ことを特徴とする電気光学装置。
  4. 前記走査線の少なくとも一部が前記凹部内に設けられていることを特徴とする請求項１乃至請求項３のうちいずれか一項に記載の電気光学装置。
  5. 前記凹部の開口部側の断面積が底部側の断面積よりも大きくなっている ことを特徴とする請求項１乃至請求項４のうちいずれか一項に記載の電気光学装置。
  6. 前記データ線及び前記走査線が互いに交差して交差領域を形成し、
    前記交差領域と平面視で重なり、且つ前記画素領域とは平面視で重ならないように遮光部が設けられており、
    前記データ線及び前記走査線の幅方向の寸法が、前記遮光部の前記幅方向の最大寸法よりも小さくなっている
    ことを特徴とする請求項１乃至請求項５のうちいずれか一項に記載の電気光学装置。
  7. 前記データ線及び前記走査線が互いに交差して交差領域を形成し、
    前記交差領域と平面視で重なり、且つ前記画素領域とは平面視で部分的に重なるように遮光部が設けられており、
    前記データ線及び前記走査線の幅方向の寸法が、前記遮光部の前記幅方向の最大寸法よりも小さくなっている
    ことを特徴とする請求項１乃至請求項５のうちいずれか一項に記載の電気光学装置。
  8. 前記凹部が前記容量電極及び前記配線の長手方向に延在しており、
    前記容量素子を構成する前記容量電極の少なくとも一部と、前記配線のうち少なくとも一部とが絶縁膜を介して前記凹部内に設けられており、
    前記凹部内では、前記容量電極が前記配線に沿うように配置されている
    ことを特徴とする請求項１乃至請求項７のうちいずれか一項に記載の電気光学装置。
  9. 前記凹部内では、前記容量電極が前記配線よりも前記凹部内の側面に近い側に設けられている
    ことを特徴とする請求項８に記載の電気光学装置。
  10. 前記容量電極が、少なくとも前記凹部の底面及び両側面に沿って形成される一つの容量電極からなる
    ことを特徴とする請求項７に記載の電気光学装置。
  11. 前記スイッチング素子と前記交差領域とが交差するように配置されており、
    前記配線に電気的に接続された平坦部が、前記交差領域に対応する前記凹部から延在して設けられており、
    前記スイッチング素子と前記平坦部とを接続するコンタクトホールが設けられている
    ことを特徴とする請求項６乃至請求項１０のうちいずれか一項に記載の電気光学装置。
  12. 前記スイッチング素子が、前記遮光部により形成される平面視の領域の内側に配置されている
    ことを特徴とする請求項６乃至請求項１１のうちいずれか一項に記載の電気光学装置。
  13. 光を前記画素領域内に集光するマイクロレンズを更に具備することを特徴とする請求項１乃至請求項１２のうちいずれか一項に記載の電気光学装置。
  14. 請求項１乃至請求項１３のうちいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
  15. 請求項１乃至請求項１３のうちいずれか一項に記載の電気光学装置を備えたことを特徴とするプロジェクタ。

JP2006007144A 2006-01-16 2006-01-16 電気光学装置、電子機器及びプロジェクタ Expired - Fee Related JP4702067B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006007144A JP4702067B2 (ja) 2006-01-16 2006-01-16 電気光学装置、電子機器及びプロジェクタ
US11/617,269 US7924356B2 (en) 2006-01-16 2006-12-28 Electrooptical device, electronic apparatus, and projector
KR1020070004655A KR20070076501A (ko) 2006-01-16 2007-01-16 전기 광학 장치, 전자기기 및 프로젝터
CN2007100042076A CN101004522B (zh) 2006-01-16 2007-01-16 电光装置、电子设备及投影机

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006007144A JP4702067B2 (ja) 2006-01-16 2006-01-16 電気光学装置、電子機器及びプロジェクタ

Publications (2)

Publication Number Publication Date
JP2007187964A true JP2007187964A (ja) 2007-07-26
JP4702067B2 JP4702067B2 (ja) 2011-06-15

Family

ID=38262810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006007144A Expired - Fee Related JP4702067B2 (ja) 2006-01-16 2006-01-16 電気光学装置、電子機器及びプロジェクタ

Country Status (4)

Country Link
US (1) US7924356B2 (ja)
JP (1) JP4702067B2 (ja)
KR (1) KR20070076501A (ja)
CN (1) CN101004522B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009154039A1 (ja) * 2008-06-20 2009-12-23 シャープ株式会社 表示パネル用の基板、表示パネル、表示パネル用の基板の製造方法および表示パネルの製造方法
US8144281B2 (en) 2007-08-09 2012-03-27 Seiko Epson Corporation Electro-optical device having a light shielding film with first, second, and third portions
JP2012178435A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 縦型電界効果トランジスタとその製造方法及び電子機器
JP2013073032A (ja) * 2011-09-28 2013-04-22 Seiko Epson Corp 液晶装置、液晶装置の製造方法、及び電子機器
JP2016033680A (ja) * 2015-11-10 2016-03-10 セイコーエプソン株式会社 電気光学装置、電子機器
US11598997B2 (en) 2019-10-21 2023-03-07 Seiko Epson Corporation Electro-optical device and electronic apparatus

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7799439B2 (en) * 2006-01-25 2010-09-21 Global Oled Technology Llc Fluorocarbon electrode modification layer
TWI352430B (en) * 2006-10-14 2011-11-11 Au Optronics Corp Lcd tft array substrate and fabricating method the
CN101661941B (zh) * 2008-08-25 2011-07-20 北京京东方光电科技有限公司 Tft-lcd阵列基板结构及其制备方法
JP5532899B2 (ja) * 2009-12-16 2014-06-25 セイコーエプソン株式会社 電気光学装置及び電子機器
US8492818B2 (en) 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
CN102073184A (zh) * 2011-01-14 2011-05-25 王亚平 有源阵列液晶显示面板的基板
JP5765000B2 (ja) * 2011-03-25 2015-08-19 セイコーエプソン株式会社 液晶装置及びプロジェクター
JP5845679B2 (ja) * 2011-07-21 2016-01-20 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法および投射型表示装置
CN103489878B (zh) * 2013-10-09 2016-08-31 合肥京东方光电科技有限公司 一种阵列基板及其制备方法和显示装置
TWI528074B (zh) * 2014-03-28 2016-04-01 群創光電股份有限公司 顯示面板
JP3197990U (ja) * 2015-03-31 2015-06-11 セイコーエプソン株式会社 電気光学装置、及び電子機器
KR102390447B1 (ko) * 2017-07-28 2022-04-26 삼성디스플레이 주식회사 표시장치용 기판, 유기발광표시장치 및 유기발광표시장치의 제조방법
JP6791283B2 (ja) * 2019-02-15 2020-11-25 セイコーエプソン株式会社 電気光学装置、電子機器、および電気光学装置の製造方法
CN112782895A (zh) * 2021-01-27 2021-05-11 武汉华星光电技术有限公司 显示面板及液晶显示装置
JP2022129558A (ja) * 2021-02-25 2022-09-06 セイコーエプソン株式会社 電気光学装置、及び電子機器
JP2022139551A (ja) * 2021-03-12 2022-09-26 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、および電子機器
JP2022139567A (ja) * 2021-03-12 2022-09-26 セイコーエプソン株式会社 電気光学装置および電子機器

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05265034A (ja) * 1992-03-17 1993-10-15 Sharp Corp 溝付きガラス基板
JPH05297413A (ja) * 1991-12-19 1993-11-12 Sony Corp 液晶表示装置
JPH09260668A (ja) * 1996-03-19 1997-10-03 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2000047258A (ja) * 1998-07-28 2000-02-18 Seiko Epson Corp 電気光学装置及び投射型表示装置
JP2002244154A (ja) * 2001-02-14 2002-08-28 Seiko Epson Corp 電気光学装置及び電子機器
JP2002341380A (ja) * 2001-05-17 2002-11-27 Seiko Epson Corp 電気光学装置及びこれを具備する電子機器
JP2003152086A (ja) * 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2004046092A (ja) * 2002-05-21 2004-02-12 Seiko Epson Corp 電気光学装置及び電子機器
JP2004334064A (ja) * 2003-05-12 2004-11-25 Sharp Corp 液晶表示装置及びその製造方法
JP2004363300A (ja) * 2003-06-04 2004-12-24 Sharp Corp 液晶表示装置
JP2005115104A (ja) * 2003-10-09 2005-04-28 Sharp Corp 素子基板およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317432A (en) * 1991-09-04 1994-05-31 Sony Corporation Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel
JP3452052B2 (ja) 1991-11-29 2003-09-29 セイコーエプソン株式会社 液晶表示装置およびその製造方法
JPH07270819A (ja) * 1994-03-28 1995-10-20 Casio Comput Co Ltd 薄膜トランジスタパネル
CN1126166C (zh) * 1996-05-10 2003-10-29 台湾茂矽电子股份有限公司 高密度存储器结构
JP3744227B2 (ja) 1998-09-24 2006-02-08 セイコーエプソン株式会社 電気光学装置及びその製造方法並びに電子機器
JP3763728B2 (ja) 1999-09-30 2006-04-05 セイコーエプソン株式会社 電気光学装置及びプロジェクタ
KR100860468B1 (ko) * 2002-04-17 2008-09-25 엘지디스플레이 주식회사 액정표시장치용 기판
JP4088190B2 (ja) * 2002-05-21 2008-05-21 セイコーエプソン株式会社 電気光学装置及び電子機器
US6792809B1 (en) * 2003-05-02 2004-09-21 Siemens Westinghouse Power Corporation Self-aligning turbine disc inspection apparatus
JP2006010859A (ja) * 2004-06-23 2006-01-12 Seiko Epson Corp 電気光学装置及び電子機器、並びに電気光学装置の製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05297413A (ja) * 1991-12-19 1993-11-12 Sony Corp 液晶表示装置
JPH05265034A (ja) * 1992-03-17 1993-10-15 Sharp Corp 溝付きガラス基板
JPH09260668A (ja) * 1996-03-19 1997-10-03 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2000047258A (ja) * 1998-07-28 2000-02-18 Seiko Epson Corp 電気光学装置及び投射型表示装置
JP2002244154A (ja) * 2001-02-14 2002-08-28 Seiko Epson Corp 電気光学装置及び電子機器
JP2002341380A (ja) * 2001-05-17 2002-11-27 Seiko Epson Corp 電気光学装置及びこれを具備する電子機器
JP2003152086A (ja) * 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2004046092A (ja) * 2002-05-21 2004-02-12 Seiko Epson Corp 電気光学装置及び電子機器
JP2004334064A (ja) * 2003-05-12 2004-11-25 Sharp Corp 液晶表示装置及びその製造方法
JP2004363300A (ja) * 2003-06-04 2004-12-24 Sharp Corp 液晶表示装置
JP2005115104A (ja) * 2003-10-09 2005-04-28 Sharp Corp 素子基板およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8144281B2 (en) 2007-08-09 2012-03-27 Seiko Epson Corporation Electro-optical device having a light shielding film with first, second, and third portions
WO2009154039A1 (ja) * 2008-06-20 2009-12-23 シャープ株式会社 表示パネル用の基板、表示パネル、表示パネル用の基板の製造方法および表示パネルの製造方法
JP2012178435A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 縦型電界効果トランジスタとその製造方法及び電子機器
JP2013073032A (ja) * 2011-09-28 2013-04-22 Seiko Epson Corp 液晶装置、液晶装置の製造方法、及び電子機器
JP2016033680A (ja) * 2015-11-10 2016-03-10 セイコーエプソン株式会社 電気光学装置、電子機器
US11598997B2 (en) 2019-10-21 2023-03-07 Seiko Epson Corporation Electro-optical device and electronic apparatus

Also Published As

Publication number Publication date
US7924356B2 (en) 2011-04-12
KR20070076501A (ko) 2007-07-24
CN101004522B (zh) 2010-09-29
US20070165147A1 (en) 2007-07-19
JP4702067B2 (ja) 2011-06-15
CN101004522A (zh) 2007-07-25

Similar Documents

Publication Publication Date Title
JP4702067B2 (ja) 電気光学装置、電子機器及びプロジェクタ
US9983334B2 (en) Micro lens array substrate, electro-optical device, and electronic apparatus
US10241363B2 (en) Lens array substrate, method of manufacturing lens array substrate, electro-optical device, and electronic apparatus
JP6337604B2 (ja) 電気光学装置の製造方法、電気光学装置、および電子機器
US20180046042A1 (en) Electro-optical device, projection-type display device, electronic device, and manufacturing method of the electro-optical device
JP2018040969A (ja) 電気光学装置、電子機器
US20160202549A1 (en) Method of manufacturing microlens array substrate, microlens array substrate, electro-optic device, and electronic
JP2016151735A (ja) レンズアレイ基板、電気光学装置、および電子機器、並びにレンズアレイ基板の製造方法
JP6696539B2 (ja) 電気光学装置、電子機器
JP6111600B2 (ja) マイクロレンズアレイ基板の製造方法
JP2014102268A (ja) マイクロレンズアレイ基板、電気光学装置、および電子機器
JP2016224459A (ja) マイクロレンズアレイ基板、電気光学装置、および電子機器
JP2014149335A (ja) 電気光学装置用基板、電気光学装置、および電子機器
JP2007192870A (ja) 電気光学装置、電子機器及びプロジェクタ
JP2008008939A (ja) 集光基板、電気光学装置、電子機器及びプロジェクタ
JP2011221158A (ja) 液晶装置の製造方法
JP2017219700A (ja) 大型基板、液晶装置、大型基板の製造方法、液晶装置の製造方法、及び電子機器
JP2008122648A (ja) 電気光学装置、電気光学装置の製造方法、及び電子機器
JP2002287149A (ja) 液晶装置及び電子機器並びに投射型液晶装置
US11860496B2 (en) Electro-optical device and display apparatus
JP2017120445A (ja) マイクロレンズアレイ基板、マイクロレンズアレイ基板の製造方法、電気光学装置、および電子機器
JP2003139915A (ja) マイクロレンズ及びその製造方法並びに電気光学装置
JP2009047825A (ja) 電気光学装置、電気光学装置の製造方法、および投射型表示装置
JP2023144370A (ja) 電気光学装置、および電子機器
JP2022096107A (ja) 液晶装置、及び電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100525

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100525

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100712

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100713

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100824

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20101125

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20101201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110221

R150 Certificate of patent or registration of utility model

Ref document number: 4702067

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees