JP2023144370A - 電気光学装置、および電子機器 - Google Patents

Abstract

【課題】容量素子の微細化や大容量化が可能な電気光学装置を提供すること。【解決手段】液晶装置１００は、基板１０ａと、画素電極１１と、基板１０ａと画素電極１１との間に設けられたデータ線１６と、基板１０ａとデータ線１６との間に設けられた第１容量素子５０と、基板１０ａと第１容量素子５０との間に設けられ、画素電極１１に電気的に接続されたＴＦＴ３０と、基板１０ａとＴＦＴ３０との間に設けられた第２容量素子６０と備え、第１容量素子５０は、データ線１６とＴＦＴ３０との間に配置された第１容量電極５１と、第１容量電極５１とＴＦＴ３０との間に配置された第２容量電極５２と、を有し、第２容量素子６０は、第１容量電極５１に電気的に接続された第３容量電極と、第２容量電極５２に電気的に接続された第４容量電極６２と、を有し、第２容量電極５２と第４容量電極６２とは、画素電極１１に電気的に接続されている。【選択図】図５Ａ

Description

本発明は、電気光学装置、および当該電気光学装置を備えた電子機器に関する。

従来、特許文献１に示すように、液晶装置において、画素電位を保持する容量素子として、トレンチ型の容量素子を備えた液晶装置が知られている。
特許文献１に記載のトレンチ型の容量素子は、層間絶縁膜に形成された溝状凹部と、当該溝状凹部内に積層された容量絶縁膜と容量電極とから構成されている。

特開２０２０－２０４６９０号公報

しかしながら、特許文献１に記載のトレンチ型の容量素子では、溝状凹部内に容量絶縁膜と容量電極とを成膜するため、構造的にカバレッジ不良が発生しやすい、という問題がある。
そして、この問題は、容量素子を微細化するために溝状凹部の溝の幅をより狭くしたり、容量素子の静電容量を増やすために溝状凹部の溝の深さをより深くしたりすると、より深刻化するため、容量素子の微細化や大容量化が難しい、という課題があった。

本願の一態様に係る電気光学装置は、第１基板と、画素電極と、前記第１基板と前記画素電極との間の層間 に設けられたデータ線と、前記第１基板と前記データ線との間に設けられ、前記画素電極に電気的に接続されたトランジスターと、前記データ線と前記トランジスターとの間に設けられた第１容量電極と、前記第１容量電極と前記トランジスターとの間に設けられた第２容量電極と、を有する前記第１基板と前記データ線との間の層間に設けられた第１容量素子と、前記第１基板と前記第１容量素子との間の層間に設けられ、前記画素電極に電気的に接続されたトランジスターと、前記第１基板と前記トランジスターとの間の層間に設けられ、前記第１容量電極に電気的に接続された第３容量電極と、前記第２容量電極に電気的に接続された第４容量電極と、を有するた第２容量素子と、を備え、前記第１容量素子は、前記データ線と前記トランジスターとの間に配置された第１容量電極と、前記第１容量電極と前記トランジスターとの間に配置された第２容量電極と、を有し、前記第２容量素子は、前記第１容量電極に電気的に接続された第３容量電極と、前記第２容量電極に電気的に接続された第４容量電極と、を有し、前記第２容量電極と前記第４容量電極とは、前記画素電極に電気的に接続されている。

本願の一態様に係る電子機器は、上記に記載の電気光学装置を備える。

実施形態１に係る液晶装置の概略構成図。 図１のＡ－Ａ線に沿った断面図。 液晶装置の電気的な構成を示す等価回路図。 画素の平面図。 図４のＹ－Ｙ線における断面図。 図４のＸ－Ｘ線における断面図。 図４のＺ－Ｚ線における断面図。 素子基板の製造工程のフローチャート図。 素子基板の製造工程のフローチャート図。 素子基板の一工程における画素態様を示す平面図。 図７のＹ－Ｙ線における断面図。 図７のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図９のＹ－Ｙ線における断面図。 図９のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１１のＹ－Ｙ線における断面図。 図１１のＸ－Ｘ線における断面図。 図１１のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１３のＹ－Ｙ線における断面図。 図１３のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１５のＹ－Ｙ線における断面図。 図１５のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１７のＹ－Ｙ線における断面図。 図１７のＸ－Ｘ線における断面図。 図１７のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１９のＹ－Ｙ線における断面図。 図１９のＸ－Ｘ線における断面図。 図１９のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２１のＹ－Ｙ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２３のＹ－Ｙ線における断面図。 図２３のＸ－Ｘ線における断面図。 図２３のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２５のＹ－Ｙ線における断面図。 図２５のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２７のＹ－Ｙ線における断面図。 図２７のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２９のＹ－Ｙ線における断面図。 図２９のＸ－Ｘ線における断面図。 図２９のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 実施形態２に係る投射型表示装置の概略構成図。

以下、本発明の実施形態について、図面を参照して説明する。
ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。
また、各図には、必要に応じて、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、およびＺ軸が図示されている。また、Ｘ軸に沿う一方向をＸ１方向と表記し、Ｘ１方向とは反対の方向をＸ２方向と表記する。同様に、Ｙ軸に沿う一方向をＹ１方向と表記し、Ｙ１方向とは反対の方向をＹ２方向と表記する。Ｚ軸に沿う一方向をＺ１方向と表記し、Ｚ１方向とは反対の方向をＺ２方向と表記する。また、Ｘ軸とＹ軸とを含む面を「ＸＹ面」とも言いい、ＸＹ面をＺ１方向またはＺ２方向に見ることを「平面視」あるいは「平面的」とし、Ｚ軸を含む断面に対して垂直方向から見ることを「断面視」あるいは「断面的」とする。

さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物等の要素を介して配置される場合、または基板の上に一部が接して配置され、一部が他の要素を介して配置される場合のいずれかを表すものとする。
また、以下の説明において、電気光学装置に用いる要素の材料や膜厚を記載する場合があるが、これらは、例示であって、特に断る場合の除き、材料や膜厚を限定するものではない。

１．実施形態１
本実施形態では、電気光学装置として、画素ごとにスイッチング素子としての薄膜トランジスター（Thin Film Transistor）を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。なお、以降、薄膜トランジスターをＴＦＴと略していう。この液晶装置は、例えば、後述する電子機器としての投射型表示装置において、光変調装置として好適に用いることができるものである。

１．１．液晶装置の構造の概要
本実施形態に係る電気光学装置としての液晶装置の構造について、図１と図２とを参照して説明する。図１は、実施形態１に係る電気光学装置としての透過型の液晶装置の構成を示す概略平面図である。図２は、図１のＡ－Ａ線に沿った液晶装置の構造を示す模式断面図である。

図１および図２に示すように、本実施形態の液晶装置１００は、素子基板１０と、素子基板１０と対向配置された対向基板２０と、素子基板１０、および対向基板２０の間に挟持された電気光学層としての液晶を含む液晶層５と、を有している。

素子基板１０の第１基板としての基板１０ａには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板２０の第２基板としての基板２０ａには、例えば、ガラス基板、石英基板などの透明基板が用いられる。

素子基板１０は、平面視における形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材６を介して接合されている。素子基板１０と対向基板２０との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層５が設けられている。

シール材６の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。表示領域Ｅの外側が周辺領域Ｆである。周辺領域Ｆにおいて、シール材６と表示領域Ｅとの間には、表示領域Ｅを取り囲んで見切り部２３が設けられている。周辺領域Ｆの最も表示領域Ｅ側には、表示に寄与しない、図示しないダミー画素領域が設けられている。

素子基板１０の周辺領域Ｆには、複数の外部接続端子４３が配列した端子部が設けられている。周辺領域Ｆにおいて、該端子部に沿った第１辺部とシール材６との間にデータ線駆動回路４７が設けられている。また、周辺領域Ｆにおいて、第１辺部に対向する第２辺部に沿ったシール材６と表示領域Ｅとの間に検査回路４１が設けられている。

周辺領域Ｆにおいて、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿ったシール材６と表示領域Ｅとの間には、走査線駆動回路４５が設けられている。また、第２辺部のシール材６と検査回路４１との間には、２つの走査線駆動回路４５を繋ぐ複数の配線４９が設けられている。

これらデータ線駆動回路４７、走査線駆動回路４５に繋がる配線４９は、第１辺部に沿って配列した複数の外部接続端子４３に接続されている。なお、検査回路４１の配置は上記に限定されない。

ここで、本明細書では、第１辺部に沿った方向、すなわち、Ｘ軸に沿った方向が、第１方向としてのＸ１方向となり、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿った方向、すなわち、Ｙ軸に沿った方向が、第２方向としてのＹ１方向となる。また、Ｘ１方向およびＹ１方向と直交し、素子基板１０および対向基板２０の法線方向がＺ１方向となる。

図２に示すように、基板１０ａの液晶層５側の表面には、画素Ｐごとに設けられた透光性の画素電極１１およびスイッチング素子であるＴＦＴ３０と、配線４９と、これらを被覆する配向膜１２とが設けられている。ＴＦＴ３０および画素電極１１は、画素Ｐの構成要素である。素子基板１０は、基板１０ａ、基板１０ａ上に設けられた画素電極１１、ＴＦＴ３０、配線４９、および配向膜１２を含む。

基板２０ａの液晶層５側の表面には、見切り部２３と、これを被覆して成膜された絶縁層２５と、絶縁層２５を被覆して設けられた共通電極としての対向電極２１と、対向電極２１を被覆する配向膜２２とが設けられている。本実施形態における対向基板２０は、少なくとも見切り部２３、対向電極２１、および配向膜２２を含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に配置した例を示したが、これに限定されない。

図１に示すように、走査線駆動回路４５、および検査回路４１は、平面視で、見切り部２３に重なる。見切り部２３は、遮光部として機能し、対向基板２０側から入射する、図示しないレーザー光源からの光Ｌを、走査線駆動回路４５等の周辺回路に入射しないように遮光して、周辺回路が誤動作することを防止する役目を果たしている。また、見切り部２３は、不必要な迷光が表示領域Ｅに入射しないように遮光して、コントラストの低下を抑制している。

絶縁層２５は、例えば、光透過性を有する酸化シリコン（ＳｉＯ₂）などの無機材料から成る。絶縁層２５は、見切り部２３を被覆すると共に、液晶層５側の表面が平坦となるように設けられている。

対向電極２１は、絶縁層２５を被覆すると共に、対向基板２０の四隅に設けられた上下導通部７に電気的に接続されている。上下導通部７は、素子基板１０側の後述する共通配線１８に電気的に接続されている。

画素電極１１および対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成る。配向膜１２および配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１２，２２の形成材料としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。

このような液晶装置１００は、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。液晶装置１００において、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。

本実施形態では、以降、配向膜１２，２２として前述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。

１．２．液晶装置の電気的な構成の概要
次に、図３を参照して、液晶装置１００の電気的な構成について説明する。図３は、液晶装置の電気的な構成を示す等価回路図である。

図３に示すように、液晶装置１００は、素子基板１０の基板１０ａ上に、走査線１３、データ線１６、共通配線１８を有している。走査線１３は、Ｘ１方向に延在している。データ線１６と共通配線１８とは、Ｙ１方向に延在している。なお、図３では、共通配線１８をＹ１方向に沿って延在するように示したが、これに限定されない。

Ｘ軸に沿って延在する走査線１３と、Ｙ軸に沿って延在するデータ線１６とで区画された領域が画素Ｐとなる。画素Ｐには、画素電極１１、ＴＦＴ３０、第１容量素子５０、および第２容量素子６０が設けられている。

走査線１３はＴＦＴ３０のゲートに電気的に接続され、データ線１６はＴＦＴ３０のソースに電気的に接続されている。走査線１３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１１は、ＴＦＴ３０のドレインに電気的に接続されている。

データ線１６は、データ線駆動回路４７に電気的に接続されており、データ線駆動回路４７から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線１３は、走査線駆動回路４５に電気的に接続されており、走査線駆動回路４５から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路４７からデータ線１６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線１６同士に対してグループごとに供給してもよい。走査線駆動回路４５は、走査線１３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングでパルス的に線順次にて供給する。

ＴＦＴ３０に走査信号ＳＣ１が入力されると、ＴＦＴ３０が、一定期間だけオン状態となる。これにより、データ線１６から供給される画像信号Ｄ１が、所定のタイミングで画素電極１１に書き込まれる。そして、画素電極１１を介して液晶層５に書き込まれた所定レベルの画像信号Ｄ１は、画素電極１１と、液晶層５を介して対向配置された対向電極２１との間で一定期間保持される。

保持された画像信号Ｄ１がリークするのを防止するため、画素電極１１と対向電極２１との間に設けられた液晶容量に対して、並列に第１容量素子５０と第２容量素子６０とが電気的に接続されている。第１容量素子５０の一端は、ＴＦＴ３０のドレインと画素電極１１とに電気的に接続している。第１容量素子５０の他端は、定電位が印加される共通配線１８に電気的に接続している。第２容量素子６０も、第１容量素子５０と同様に接続されている。

ここで、図３では図示を省略しているが、データ線１６には、検査回路４１が接続されている。そのため、液晶装置１００の製造工程において、画像信号Ｄ１，Ｄ２，…，Ｄｎを検出して、液晶装置１００の動作不具合などを確認することが可能である。

１．３．素子基板の構成の概要
次に、素子基板１０における画素Ｐの平面的な構成と断面的な構成とについて、図４、図５Ａ、図５Ｂ、および図５Ｃを参照して説明する。図４は、画素の平面図であり、図１の表示領域Ｅの一部である領域Ｅ１を切り出して示したものである。図５Ａは図４のＹ－Ｙ線における断面図であり、図５Ｂは図４のＸ－Ｘ線における断面図であり、図５Ｃは図４のＺ－Ｚ線における断面図である。また、図５Ａ，図５Ｂ、および図５Ｃでは、配向膜の図示を省略している。

図５Ａ、図５Ｂ、および図５Ｃに示すように、素子基板１０は、ベースとなる基板１０ａ上に、複数の機能層を積層した構成となっている。
詳しくは、基板１０ａ上に、第２容量素子６０の第４容量電極６２を含む第１導電層、第２容量素子６０の第３容量電極６１を含む第２導電層、走査線１３を含む第３導電層、ＴＦＴ３０の半導体層３１、ＴＦＴ３０のゲート電極３２を含む第４導電層、第１容量素子５０の第２容量電極５２を含む第５導電層、第１容量素子５０の第１容量電極５１を含む第６導電層、データ線１６を含む第７導電層、共通配線１８を含む第８導電層、および画素電極１１が、この順番に積層されている。

第１導電層の第４容量電極６２と第２導電層の第３容量電極６１との間には、第２誘電膜６３が設けられている。第２導電層と第３導電層との間には、第１層間絶縁層７１が設けられている。第３導電層と半導体層３１との間には、第２層間絶縁層７２が設けられている。半導体層３１と第４導電層のゲート電極３２との間には、ゲート絶縁膜３３が設けられている。第４導電層と第５導電層との間には、第２絶縁層としての第３層間絶縁層７３が設けられている。第５導電層と第６導電層との間には、第１誘電膜５３が設けられている。第６導電層と第７導電層との間には、第１絶縁層としての第４層間絶縁層７４が設けられている。第７導電層と第８導電層との間には、第５層間絶縁層７５が設けられている。第８導電層と画素電極１１との間には、第６層間絶縁層７６が設けられている。

図５Ａに示すように、第１容量素子５０は、データ線１６側に配置された第１容量電極５１と、ＴＦＴ３０側に配置された第２容量電極５２とを有する。第２容量素子６０は、走査線１３側に配置された第３容量電極６１と、基板１０ａ側に配置された第４容量電極６２とを有する。

図５Ｂおよび図５Ｃに示すように、第１容量素子５０の第１容量電極５１と第２容量素子６０の第３容量電極６１とは、第７導電層に配置された第１中継電極８１および第４導電層に配置された第２中継電極８２を介して、共通配線１８に電気的に接続されている。
図５Ｂに示すように、共通配線１８と第１容量素子５０の第１容量電極５１とは、第７導電層に配置された第１中継電極８１を介して電気的に接続されている。第１中継電極８１は、さらに、第４導電層に配置された第２中継電極８２に電気的に接続されている。第２中継電極８２は、図５Ｃに示すように、第２容量素子６０の第３容量電極６１の張り出し部６１ａに電気的に接続されている。張り出し部６１ａは、後述するように、第３容量電極６１の一部である。

第１容量素子５０の第２容量電極５２と第２容量素子６０の第４容量電極６２とは、画素電極１１およびＴＦＴ３０のドレイン３１ｄに電気的に接続されている。
図５Ｃに示すように、画素電極１１は、第８導電層に配置された第３中継電極８３に電気的に接続されている。図５Ｂにおいて、第３中継電極８３は、第７導電層に配置された第４中継電極８４に電気的に接続され、第４中継電極８４は、第１容量素子５０の第２容量電極５２に電気的に接続されている。
図５Ａに示すように、第１容量素子５０の第２容量電極５２は、第４導電層に配置された第５中継電極８５に電気的に接続され、第５中継電極８５は、第２容量素子６０の第４容量電極６２に電気的に接続されている。

図４において、これらの機能層を構成する走査線１３，共通配線１８等の信号配線、ＴＦＴ３０、および第１中継電極８１等の電極は、平面的に複数の画素Ｐを区画する遮光領域ＳＤに設けられている。遮光領域ＳＤは、Ｘ軸に沿って延在する走査線１３を含む直線状の部分と、Ｙ軸に沿って延在するデータ線１６を含む直線状の部分とを含み、破線で示すように格子状になっている。

１．４．液晶装置の製造方法の概要
次に、本実施形態に係る液晶装置１００の製造方法について説明する。なお、以下では、図６Ａから図３１を参照して、液晶装置１００の製造方法のうちの本実施形態における特徴部を含む素子基板１０の製造工程について説明する。

図６Ａおよび図６Ｂは、素子基板の製造工程のフローチャート図である。図７から図３１は、素子基板の製造過程における画素対応を示す平面図または断面図である。なお、これらの図面において、各平面図は、図４の平面図を製造工程毎に示した図面である。また、Ｙ－Ｙ線における各断面図は、図５ＡのＹ－Ｙ線における断面図を製造工程毎に示した図面である。Ｘ－Ｘ線における各断面図は、図５ＢのＸ－Ｘ線における断面図を製造工程毎に示した図面である。Ｚ－Ｚ線における各断面図は、図５ＣのＺ－Ｚ線における断面図を製造工程毎に示した図面である。Ｘ－Ｘ線、Ｙ－Ｙ線、およびＺ－Ｚ線の位置は、各断面図で同じである。

なお、素子基板１０は、基本的に、減圧ＣＶＤ（Chemical Vapor Deposition）法、常圧ＣＶＤ法、プラズマＣＶＤ法、フォトリソグラフィ法、スパッタリング法、エッチング法、およびＣＭＰ（Chemical Mechanical Planarization）法など、公知の半導体プロセスで用いられる方法や、これらを組み合せることにより製造することが可能である。以下、好適な製造方法を主体に説明するが、同等な構造を形成可能で、かつ、当該構成における機能、特性を満たせれば、他の製造方法を用いても良い。

図６Ａにおいて、ステップＳ１では、基板１０ａに溝としてのトレンチ１０ｃを形成する。
図７は、ステップＳ１の工程における素子基板の画素態様を示す平面図であり、図８Ａは、図７のＹ－Ｙ線における断面図であり、図８Ｂは、図７のＸ－Ｘ線における断面図である。
図７に示すように、トレンチ１０ｃは、遮光領域ＳＤにおいて、Ｙ軸に沿って長い形状に形成される。

図６Ａにおいて、ステップＳ２では、トレンチ１０ｃに第２容量素子６０の第４容量電極６２を形成する。
図９は、ステップＳ２の工程における素子基板の画素態様を示す平面図であり、図１０Ａは、図９のＹ－Ｙ線における断面図であり、図１０Ｂは、図９のＸ－Ｘ線における断面図である。

ステップＳ２では、トレンチ１０ｃの内壁を含む基板１０ａ上に、導電性のポリシリコン膜からなる第４容量電極６２を形成する。基板１０ａ上に、リンを含んだデポポリシリコンからなる第１導電層を５０ｎｍから１００ｎｍの膜厚に成膜したのち、ドライエッチングによって、図９、図１０Ａ、および図１０Ｂに示した形状にパターニングすることで、第４容量電極６２が、形成される。

第４容量電極６２を形成した後、第４容量電極６２の一部を覆う酸化膜の島７１ａを形成する。酸化膜の島７１ａは、ＴＥＯＳ（Tetraethyl Orthosilicate）膜、またはＨＴＯ（High Temperature Oxide）膜を１００ｎｍ程度の膜厚に成膜した後、パターニングして形成する。酸化膜の島７１ａは、後述する第５中継電極８５を設ける位置に配置され、後述する第３容量電極６１をパターニングする際に、第４容量電極６２を保護するためのエッチングストッパー膜として機能する。

図６Ａにおいて、ステップＳ３では、第２容量素子６０の第３容量電極６１を形成する。
図１１は、ステップＳ３の工程における素子基板の画素態様を示す平面図であり、図１２Ａは、図１１のＹ－Ｙ線における断面図であり、図１２Ｂは、図１１のＸ－Ｘ線における断面図であり、図１２Ｃは、図１１のＺ－Ｚ線における断面図である。

ステップＳ３では、まず、第４容量電極６２上に、第２誘電膜６３を形成し、その後、第３容量電極６１を形成する。
第４容量電極６２上に、第２誘電膜６３として、シリコン酸化（ＳｉＯ₂）膜、シリコン窒化（ＳｉＮ）膜、または金属酸化膜（ＨｆＯ₂、ＺｒＯ₂）などを２０ｎｍの膜厚に成膜する。

その後、第２誘電膜６３上に、導電性のポリシリコン膜からなる第３容量電極６１を形成する。
第２誘電膜６３上に、リンを含んだデポポリシリコンからなる第２導電層を５０ｎｍから１００ｎｍの膜厚に成膜したのち、ドライエッチングによって、パターニングすることで、第２誘電膜６３と第３容量電極６１とを形成する。

第３容量電極６１は、図１１に示すように、後述する第５中継電極８５を設けるコンタクトホールＣＮＴ３を設ける部分を除いて、第４容量電極６２よりも一回り大きな面積を有するように形成される。また、図１２Ａおよび図１２Ｂに示すように、第２誘電膜６３は、第４容量電極６２と同様の形状に形成され、その外縁の部分の一部は、第４容量電極６２を覆って基板１０ａに接している。

図１２Ａに示すように、第３容量電極６１において、酸化膜の島７１ａと重なる部分の一部は、パターニングの際に取り除かれている。

図１１に示すように、第３容量電極６１は、Ｙ軸方向に沿って張り出した張り出し部６１ａを有する。張り出し部６１ａの位置には、後述するコンタクトホールＣＮＴ４が配置され、コンタクトホールＣＮＴ４を介して、第３容量電極６１と第２中継電極８２とが、電気的に接続される。

図６Ａにおいて、ステップＳ４では、走査線１３を形成する。
図１３は、ステップＳ４の工程における素子基板の画素態様を示す平面図であり、図１４Ａは、図１３のＹ－Ｙ線における断面図であり、図１４Ｂは、図１３のＸ－Ｘ線における断面図である。

ステップＳ４では、まず、第３容量電極６１上に、第１層間絶縁層７１を形成し、その後、走査線１３を形成する。
第１層間絶縁層７１は、例えば、ＴＥＯＳ膜からなり、膜厚は、４００ｎｍから６００ｎｍである。

第１層間絶縁層７１上に、タングステンシリサイド（ＷＳｉ）膜からなる第３導電層を１００ｎｍから４００ｎｍの膜厚に成膜し、その後、図１３に示すように、パターニングして、走査線１３を形成する。走査線１３は、Ｘ軸に沿って延在し、トレンチ１０ｃと平面視で、重なる位置において、Ｙ１方向およびＹ２方向に張り出した張り出し部分１３ａと、Ｘ１方向およびＸ２方向において、幅広くなった幅広部１３ｂとを有する。幅広部１３ｂの位置には、後述するコンタクトホールＣＮＴ１，ＣＮＴ２が形成される。また、走査線１３は、遮光性を有する金属材料で形成され、ＴＦＴ３０の遮光部として機能する。

図６Ａにおいて、ステップＳ５では、ＴＦＴ３０の半導体層３１を形成する。
図１５は、ステップＳ５の工程における素子基板の画素態様を示す平面図であり、図１６Ａは、図１５のＹ－Ｙ線における断面図であり、図１６Ｂは、図１５のＸ－Ｘ線における断面図である。

ステップＳ５では、まず、走査線１３上に、第２層間絶縁層７２を形成し、その後、半導体層３１を形成する。
第２層間絶縁層７２は、例えば、ＴＥＯＳ膜からなり、膜厚は、２００ｎｍから６００ｎｍである。
第２層間絶縁層７２上に、アモルファスシリコンを成膜した後、熱処理してポリシリコンからなる半導体層３１を形成する。
図１５、図１６Ａ、および図１６Ｂに示すように、半導体層３１は、その長手方向が、トレンチ１０ｃの長手方向と同じ方向になるように配置され、且つ、平面視で、重なるように配置されている。

図６Ａにおいて、ステップＳ６では、コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４を形成する。
図１７は、ステップＳ６の工程における素子基板の画素態様を示す平面図であり、図１８Ａは、図１７のＹ－Ｙ線における断面図であり、図１８Ｂは、図１７のＸ－Ｘ線における断面図であり、図１８Ｃは、図１７のＺ－Ｚ線における断面図である。

ステップＳ６では、まず、半導体層３１上に、ゲート絶縁膜３３を形成し、その後、コンタクトホールＣＮＴ１，ＣＮＴ２を形成し、その後、コンタクトホールＣＮＴ３，ＣＮＴ４を形成する。
半導体層３１上に、ＨＴＯ膜からなるゲート絶縁膜３３を３０ｎｍから１００ｎｍの膜厚に成膜する。その後、半導体層３１のチャネルに選択的にチャネルドープを行う。

コンタクトホールＣＮＴ１，ＣＮＴ２は、図１７および図１８Ｂに示すように、平面視で、走査線１３の幅広部１３ｂと重なる位置において、半導体層３１のチャネルの両脇に配置され、ゲート絶縁膜３３と第２層間絶縁層７２とを貫通して、コンタクトホールＣＮＴ１，ＣＮＴ２の底に、走査線１３を露出する。

コンタクトホールＣＮＴ３は、図１７および図１８Ａに示すように、ゲート絶縁膜３３、第２層間絶縁層７２、第１層間絶縁層７１、および酸化膜の島７１ａを貫通して、コンタクトホールＣＮＴ３の底に、第２容量素子６０の第４容量電極６２を露出する。なお、コンタクトホールＣＮＴ３の内壁には、半導体層３１のドレイン３１ｄが露出している。また、コンタクトホールＣＮＴ３の入り口側において、半導体層３１のドレイン３１ｄを覆うゲート絶縁膜３３の一部が、剥離されて、半導体層３１のドレイン３１ｄの一部が露出した状態になっている。

コンタクトホールＣＮＴ４は、図１７および図１８Ｃに示すように、ゲート絶縁膜３３、第２層間絶縁層７２、および第１層間絶縁層７１を貫通して、コンタクトホールＣＮＴ４の底に、第２容量素子６０の第３容量電極６１の張り出し部６１ａを露出する。

図６Ａにおいて、ステップＳ７では、ゲート電極３２、第２中継電極８２、および第５中継電極８５を形成する。
図１９は、ステップＳ７の工程における素子基板の画素態様を示す平面図であり、図２０Ａは、図１９のＹ－Ｙ線における断面図であり、図２０Ｂは、図１９のＸ－Ｘ線における断面図であり、図２０Ｃは、図１９のＺ－Ｚ線における断面図である。

ステップＳ７では、ゲート絶縁膜３３上およびコンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４の内部に、導電性のポリシリコン膜と遮光性の導電膜とからなる２層構造の第４導電層を形成する。
コンタクトホールＣＮＴ３、ＣＮＴ４は、小径で且つ深い穴、所謂、高アスペクト比のコンタクトホールであるため、コンタクトホールの内壁への付きまわり性を考慮して、まず、リンを含んだデポポリシリコンを成膜し、その後、遮光性の導電膜であるタングステンシリサイド膜を積層する。これによって、コンタクトホールＣＮＴ３、ＣＮＴ４の内部を、第４導電層によって、良好な状態にカバレッジすることができる。

第４導電層を成膜した後、第４導電層をパターニングすることで、ゲート電極３２、第２中継電極８２、および第５中継電極８５を形成する。
これによって、ゲート電極３２は、コンタクトホールＣＮＴ１，ＣＮＴ２を介して、走査線１３と電気的に接続される。第２中継電極８２は、コンタクトホールＣＮＴ４を介して、第２容量素子６０の第３容量電極６１の張り出し部６１ａに電気的に接続される。第５中継電極８５は、コンタクトホールＣＮＴ３を介して、第２容量素子６０の第４容量電極６２に電気的に接続される。なお、上述したように、ゲート電極３２は、半導体層３１上、およびコンタクトホールＣＮＴ１，ＣＮＴ２内に成膜されて、半導体層３１のＺ１方向、Ｘ１方向、およびＸ２方向を囲むように設けられることで、半導体層３１の遮光部として機能する。

図６Ａにおいて、ステップＳ８では、コンタクトホールＣＮＴ５を形成する。
図２１は、ステップＳ８の工程における素子基板の画素態様を示す平面図であり、図２２は、図２１のＹ－Ｙ線における断面図である。

ステップＳ８では、ゲート電極３２、第２中継電極８２、および第５中継電極８５上に、ＴＥＯＳ膜からなる第３層間絶縁層７３を２００ｎｍから４００ｎｍの膜厚に形成した後、第３層間絶縁層７３に、第５中継電極８５を露出するコンタクトホールＣＮＴ５を形成する。

図６Ａにおいて、ステップＳ９では、第１容量素子５０を形成する。
図２３は、ステップＳ９の工程における素子基板の画素態様を示す平面図であり、図２４Ａは、図２３のＹ－Ｙ線における断面図であり、図２４Ｂは、図２３のＸ－Ｘ線における断面図であり、図２４Ｃは、図２３のＺ－Ｚ線における断面図である。

ステップＳ９では、第２容量電極５２を形成した後に第１誘電膜５３を形成し、その後、第１容量電極５１を形成して、第１容量素子５０を形成する。
第２容量電極５２は、導電性のポリシリコン膜と遮光性の導電膜の２層構造である。最初に、第３層間絶縁層７３上およびコンタクトホールＣＮＴ５の内部に、リンを含んだデポポリシリコンを成膜し、その後、遮光性の導電膜であるタングステンシリサイド膜を積層する。その後、図２３、図２４Ａ、および図２４Ｂに示すようにパターニングして、第２容量素子６０の第４容量電極６２に電気的に接続された第５中継電極８５と電気的に接続された第１容量素子５０の第２容量電極５２を形成する。なお、第２容量電極５２の膜厚は、約１００ｎｍである。また、第１容量素子５０は、平面視で、第２容量素子６０と重なる位置に配置されている。

その後、第２容量電極５２を覆う第１誘電膜５３を成膜する。第２容量電極５２上に、シリコン酸化（ＳｉＯ₂）膜、シリコン窒化（ＳｉＮ）膜、または金属酸化膜（ＨｆＯ₂、ＺｒＯ₂）などを２０ｎｍから２００ｎｍの膜厚に成膜して、第１容量素子５０の第１誘電膜５３を形成する。

その後、第１容量電極５１を形成する。第１誘電膜５３上に、タングステンシリサイド等の遮光性の金属膜を１００ｎｍから４００ｎｍの膜厚に成膜した後、パターニングすることで、第１容量電極５１を形成する。

第１誘電膜５３の膜厚を２０ｎｍから２００ｎｍの所望の膜厚とすることで、第１容量素子５０の静電容量を調整する。画素電極１１に書き込まれる画像信号Ｄ１のレベルを保持するのに必要な画素容量は、画素の精細度や、駆動周波数によって異なるため、第１誘電膜５３の膜厚を変えることで、画素容量を最適な値にすることができる。また、遮光性を有する第１容量電極５１および第２容量電極５２の面積は変えない。よって、ＴＦＴ３０の遮光部としての機能は、変わらず維持される。

なお、第１誘電膜５３の膜厚を第２誘電膜６３と同様の膜厚にした場合は、第２容量電極５２上に、酸化膜の島７１ａと同様の構成の酸化膜の島を形成して、酸化膜の島を、第１容量電極５１をパターニングする際に、第２容量電極５２を保護するためのエッチングストッパー膜として使用する。

他方、第１誘電膜５３の膜厚を１００ｎｍから２００ｎｍとした場合、すなわち、第２誘電膜６３の５倍以上１０倍以下とした場合は、第１誘電膜５３をエッチングストッパー膜として使用することができるので、酸化膜の島を設ける必要はない。図２４Ｂに示すように、第１誘電膜５３をエッチングストッパー膜として使用した場合、第１誘電膜５３のうち、第１容量電極５１によって覆われていない部分５３ｂ、言い換えると、平面視で第２容量電極５２と選択的に重なる部分５３ｂの膜厚は、第１容量電極５１によって覆われている部分５３ａ、言い換えると、平面視で第１容量電極５１と第２容量電極５２とに重なる部分５３ａの膜厚よりも薄くなる。

図６Ｂにおいて、ステップＳ１０では、コンタクトホールＣＮＴ６，ＣＮＴ７，ＣＮＴ８を形成する。
図２５は、ステップＳ１０の工程における素子基板の画素態様を示す平面図であり、図２６Ａは、図２５のＹ－Ｙ線における断面図であり、図２６Ｂは、図２５のＸ－Ｘ線における断面図である。

ステップＳ１０では、第１容量素子５０上にＴＥＯＳ膜からなる第４層間絶縁層７４を５００ｎｍから１０００ｎｍの膜厚に形成した後、コンタクトホールＣＮＴ６，ＣＮＴ７，ＣＮＴ８を形成する。

コンタクトホールＣＮＴ６は、図２５に示すように、第１容量素子５０のＹ１方向またはＹ２方向において、平面視で、第１容量素子５０と重ならない位置に形成される。また、コンタクトホールＣＮＴ６は、図２６Ａに示すように、第４層間絶縁層７４、第１誘電膜５３、および第３層間絶縁層７３を貫通して、コンタクトホールＣＮＴ６の底に、ＴＦＴ３０のソース３１ｓを露出する。

コンタクトホールＣＮＴ７は、図２５に示すように、第１容量電極５１のＸ２方向において、平面視で、第１容量電極５１と一部が重なる位置に形成される。コンタクトホールＣＮＴ７は、Ｘ軸に沿った方向に長い矩形の形状を有し、Ｘ軸に沿った長さは１．１μｍで、Ｙ軸に沿った長さは０．５μｍである。また、コンタクトホールＣＮＴ７は、図２６Ｂに示すように、第４層間絶縁層７４を貫通して、第１容量電極５１を露出する部分と、第４層間絶縁層７４、第１誘電膜５３、および第３層間絶縁層７３を貫通して、コンタクトホールＣＮＴ７の底に、第２中継電極８２を露出する。

コンタクトホールＣＮＴ８は、図２５に示すように、平面視で、第２容量電極５２と重なる位置に形成される。また、コンタクトホールＣＮＴ８は、図２６Ｂに示すように、第４層間絶縁層７４を貫通して、コンタクトホールＣＮＴ８の底に、第２容量電極５２を露出する。

図６Ｂにおいて、ステップＳ１１では、データ線１６を形成する。
図２７は、ステップＳ１１の工程における素子基板の画素態様を示す平面図であり、図２８Ａは、図２７のＹ－Ｙ線における断面図であり、図２８Ｂは、図２７のＸ－Ｘ線における断面図である。

ステップＳ１１では、第４層間絶縁層７４上およびコンタクトホールＣＮＴ６，ＣＮＴ７，ＣＮＴ８の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが２層から４層に積層された複層膜からなる第７導電層を形成する。

第７導電層を成膜した後、第７導電層を図２７に示すようにパターニングすることで、データ線１６、第１中継電極８１、および第４中継電極８４を形成する。
データ線１６は、図２８Ａに示すように、コンタクトホールＣＮＴ６の内部に成膜されて、コンタクトホールＣＮＴ６の底に露出した半導体層３１のソース３１ｓに電気的に接続される。
また、データ線１６とＴＦＴ３０の半導体層３１との間には、定電位が印加される第１容量電極５１が配置される。これによって、ＴＦＴ３０の半導体層３１は、第１容量電極５１によって、データ線１６からシールドされて、クロストークによる画像品位の低下を抑制することができる。

第１中継電極８１は、図２８Ｂに示すように、コンタクトホールＣＮＴ７の内部に成膜されて、コンタクトホールＣＮＴ７の内部に露出した第１容量素子５０の第１容量電極５１と第２中継電極８２とに、一つのコンタクトホールＣＮＴ７を介して、電気的に接続される。
このように、第１中継電極８１と第１容量電極５１との電気的な接続および第１容量電極５１と第２中継電極８２との電気的な接続を、１つのコンタクトホールＣＮＴ７を介して接続することができるので、画素Ｐを微細化されたピッチで配置した場合であっても、異なる層に配置された第１中継電極８１、第１容量電極５１、および第２中継電極８２の間を電気的に接続することができる。なお、本実施形態において、画素Ｐの配置ピッチは７．１μｍである。画素ＰのＸ軸に沿った方向の配置ピッチを７．６μｍ以下に微細化する場合は、本実施形態のように、三層の配線層を１つのコンタクトホールで接続する構成とすることが好ましい。さらには、画素ＰのＸ軸に沿った方向の配置ピッチを７．６μｍ以下に微細化する場合において、７０％以上の開口率を実現するためには、本実施形態のように、三層の配線層を１つのコンタクトホールで接続する構成とすることが好ましい。

第４中継電極８４は、コンタクトホールＣＮＴ８の内部に成膜されて、コンタクトホールＣＮＴ８の底に露出した第１容量素子５０の第２容量電極５２に電気的に接続される。

図６Ｂにおいて、ステップＳ１２では、共通配線１８を形成する。
図２９は、ステップＳ１２の工程における素子基板の画素態様を示す平面図であり、図３０Ａは、図２９のＹ－Ｙ線における断面図であり、図３０Ｂは、図２９のＸ－Ｘ線における断面図であり、図３０Ｃは、図２９のＺ－Ｚ線における断面図である。

ステップＳ１２では、まず、データ線１６、第１中継電極８１、および第４中継電極８４上に、ＴＥＯＳ膜からなる第５層間絶縁層７５を５００ｎｍから１０００ｎｍの膜厚に形成する。

次に、コンタクトホールＣＮＴ９，ＣＮＴ１０を形成する。
コンタクトホールＣＮＴ９は、図２９に示すように、共通配線１８からＸ２方向に張り出した張り出し部１８ａと、平面視で、重なる位置に形成される。また、コンタクトホールＣＮＴ９は、図３０Ｂに示すように、第５層間絶縁層７５を貫通して、コンタクトホールＣＮＴ９の底に第１中継電極８１を露出する。

コンタクトホールＣＮＴ１０は、図２９に示すように、共通配線１８のＸ１方向に形成される。また、コンタクトホールＣＮＴ１０は、図３０Ｂに示すように、第５層間絶縁層７５を貫通して、コンタクトホールＣＮＴ１０の底に第４中継電極８４を露出する。

次に、第５層間絶縁層７５上およびコンタクトホールＣＮＴ９，ＣＮＴ１０の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが２層から４層に積層された複層膜からなる第８導電層を形成する。

第８導電層を成膜した後、第８導電層を図２９に示すようにパターニングすることで、共通配線１８および第３中継電極８３を形成する。

共通配線１８は、図２９および図３０Ａに示すように、データ線１６と平面視で重なる位置に形成される。また、図３０Ｂに示すように、コンタクトホールＣＮＴ９の内部に成膜されて、コンタクトホールＣＮＴ９の底に露出した第１中継電極８１に電気的に接続される。

第３中継電極８３は、図２９に示すように、共通配線１８の間に配置される。また、第３中継電極８３は、Ｘ軸に沿った部分からＹ１方向に張り出した張り出し部８３ａを有する。張り出し部８３ａは、図３０Ｃに示すように、第２中継電極８２および第３容量電極６１の張り出し部６１ａと重なる位置に形成されている。
図３０Ｂに示すように、第３中継電極８３は、コンタクトホールＣＮＴ１０の内部に成膜されて、コンタクトホールＣＮＴ１０の底に露出した第４中継電極８４に電気的に接続される。

図６Ｂにおいて、ステップＳ１３では、画素電極１１を形成する。
図３１は、ステップＳ１３の工程における素子基板の画素態様を示す平面図である。
ステップＳ１３では、図５Ａ、図５Ｂ、および図５Ｃに示すように、まず、共通配線１８および第３中継電極８３上に、ＴＥＯＳ膜からなる第６層間絶縁層７６を５００ｎｍから１０００ｎｍの膜厚に形成する。

次に、コンタクトホールＣＮＴ１１を形成する。
コンタクトホールＣＮＴ１１は、図３１および図５Ｃに示すように、第３中継電極８３の張り出し部８３ａと、平面視で、重なる位置に形成される。また、コンタクトホールＣＮＴ１１は、第６層間絶縁層７６を貫通して、コンタクトホールＣＮＴ１１の底に第３中継電極８３を露出する。
次に、第６層間絶縁層７６上およびコンタクトホールＣＮＴ１１の内部にＩＴＯを成膜して、パターニングすることで、画素Ｐ毎に画素電極１１を形成する。

以上、述べたとおり、本実施形態の電気光学装置としての液晶装置１００によれば、以下の効果を得ることができる。
本実施形態の液晶装置１００は、第１基板としての素子基板１０の基板１０ａと、画素電極１１と、基板１０ａと画素電極１１との間に設けられたデータ線１６と、基板１０ａとデータ線１６との間に設けられ、画素電極１１に電気的に接続されたトランジスターとしてのＴＦＴ３０と、データ線１６とＴＦＴ３０との間に設けられた第１容量電極５１と、第１容量電極５１とＴＦＴ３０との間に設けられた第２容量電極５２と、を有する第１容量素子５０と、基板１０ａとＴＦＴ３０との間に設けられ、第１容量電極５１に電気的に接続された第３容量電極６１と、第２容量電極５２に電気的に接続された第４容量電極６２と、を有する第２容量素子６０と、を備え、第２容量電極５２と第４容量電極６２とは、画素電極１１に電気的に接続されている。

このように本実施形態の液晶装置１００は、基板１０ａ上に、ＴＦＴ３０を挟んで、第１容量素子５０と第２容量素子６０とを備えるので、微細化や大容量化を容易に実現できる。
さらには、第１容量素子５０において、第２容量電極５２とデータ線１６との間に、第１容量電極５１が配置されるので、第１容量電極５１によって、画素電極１１に電気的に接続された第２容量電極５２を、データ線１６からシールドすることができる。これによって、データ線１６に供給される画像信号Ｄ１，Ｄ２，…，Ｄｎによって、画素電極１１を介して液晶層５に書き込まれた所定レベルの画像信号Ｄ１等が変動するクロストークの発生を抑制することができる。

本実施形態の液晶装置１００は、さらに、第２容量素子６０とＴＦＴ３０との間に設けられた走査線１３を備え、第２容量素子６０の第３容量電極６１は、走査線１３と第４容量電極６２との間に設けられている。

このように本実施形態の液晶装置１００は、第２容量素子６０において、第４容量電極６２と走査線１３との間に、第３容量電極６１が配置されるので、第３容量電極６１によって、画素電極１１に電気的に接続された第１容量素子５０の第２容量電極５２と電気的に接続された第４容量電極６２と走査線１３との間をシールドすることができる。
これによって、走査線１３が、第４容量電極６２の電位の影響を受けて、ＴＦＴ３０が誤動作することを抑制することができる。また、走査線１３に供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍによって、画素電極１１を介して液晶層５に書き込まれた所定レベルの画像信号Ｄ１等が変動することを抑制することができる。

本実施形態の液晶装置１００は、さらに、第１容量素子５０は、第１容量電極５１と第２容量電極５２との間に第１誘電膜５３を有し、第２容量素子６０は、第３容量電極６１と第４容量電極６２との間に第２誘電膜６３を有し、第１誘電膜５３の膜厚は、第２誘電膜６３の膜厚よりも厚い。

このように本実施形態の液晶装置１００は、第１誘電膜５３の膜厚は、第２誘電膜６３の膜厚よりも厚いため、第１誘電膜５３を第１容量素子５０の第１容量電極５１をパターニングする際のエッチストッパーとして使うことができる。

本実施形態の液晶装置１００は、さらに、第１誘電膜５３は、平面視で第２容量電極５２と選択的に重なる部分５３ｂを有し、第１誘電膜５３において、平面視で第１容量電極５１と第２容量電極５２とに重なる部分５３ａは、平面視で第２容量電極５２と選択的に重なる部分５３ｂより厚い。

本実施形態の液晶装置１００は、第１誘電膜５３を、第１容量電極５１をパターニングする際のエッチストッパーとして使うため、第１容量電極５１をパターニングした際のエッチングによって、第２容量電極５２と選択的に重なる部分５３ｂの膜厚は、平面視で第１容量電極５１と第２容量電極５２とに重なる部分５３ａの膜厚よりも薄くなる。

本実施形態の液晶装置１００は、さらに、第１誘電膜５３において、平面視で第１容量電極５１と第２容量電極５２とに重なる部分５３ａの厚さは、第２誘電膜６３の厚さの５倍以上１０倍以下である。

このように本実施形態の液晶装置１００は、第１誘電膜５３をエッチングストッパーとして機能させる場合、好ましくは、平面視で第１容量電極５１と第２容量電極５２とに重なる部分５３ａの厚さを、第２誘電膜６３の５倍以上１０倍以下とすることが好ましい。

本実施形態の液晶装置１００は、さらに、基板１０ａは、溝としてのトレンチ１０ｃを有し、第２容量素子６０は、トレンチ１０ｃの内部に配置される部分を有する。
このように本実施形態の液晶装置１００は、第２容量素子６０がトレンチ１０ｃの内部に設けられている部分を有するので、大容量化を容易に実現できる。

本実施形態の液晶装置１００は、さらに、画素電極１１とデータ線１６との間の層間に設けられた共通配線１８と、データ線１６と同層に設けられた第１中継電極８１と、ＴＦＴ３０のゲート電極３２と同層に設けられた第２中継電極８２と、第１中継電極８１と第１容量素子５０との間に設けられた第１絶縁層としての第４層間絶縁層７４と、第１容量素子５０と第２中継電極８２との間に設けられた第２絶縁層としての第３層間絶縁層７３と、を備え、第１中継電極８１は、第４層間絶縁層７４と第３層間絶縁層７３とを貫通するコンタクトホールＣＮＴ７の内側で露出した第１容量電極５１と第２中継電極８２とに電気的に接続される。

このように本実施形態の液晶装置１００は、第１中継電極８１と第１容量電極５１との電気的な接続および第１容量電極５１と第２中継電極８２との電気的な接続を、１つのコンタクトホールＣＮＴ７を介して接続することができるので、画素Ｐを微細化されたピッチで配置した場合であっても、異なる層に配置された第１中継電極８１、第１容量電極５１、および第２中継電極８２の間を電気的に接続することができる。

本実施形態の液晶装置１００は、さらに、第１方向としてのＸ１方向において、所定のピッチで設けられた複数の画素Ｐを備え、所定のピッチは、７．６μｍ以下である。

このように本実施形態の液晶装置１００は、画素Ｐを微細なピッチで配置した場合において、特に有効な構成とすることができる。

２．実施形態２
２．１．電子機器の概要
図３２は、本実施形態に係る電子機器としての投射型表示装置の構成を示す概略構成図である。本実施形態では、上述した電気光学装置としての液晶装置１００を備えた電子機器について、投射型表示装置１０００を例に挙げて説明する。

図３２に示すように、本実施形態の電子機器としての投射型表示装置１０００は、光源としてのランプユニット１００１、色分離光学系としてのダイクロイックミラー１０１１，１０１２、青色光に対応する液晶装置１００Ｂ、緑色光に対応した液晶装置１００Ｇ、赤色光に対応した液晶装置１００Ｒ、３個の反射ミラー１１１１，１１１２，１１１３、３個のリレーレンズ１１２１，１１２２，１１２３、色合成光学系としてのダイクロイックプリズム１１３０、投射光学系としての投射レンズ１１４０を備えている。

ランプユニット１００１では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。

ランプユニット１００１から射出された光は、２個のダイクロイックミラー１０１１，１０１２によって、各々異なる波長域の３色の色光に分離する。３色の色光とは、略赤色の光、略緑色の光、略青色の光である。以降の説明において、上記略赤色の光を赤色光Ｒともいい、上記略緑色の光を緑色光Ｇともいい、上記略青色の光を青色光Ｂともいう。

ダイクロイックミラー１０１１は、赤色光Ｒを透過させると共に、赤色光Ｒよりも波長が短い、緑色光Ｇおよび青色光Ｂを反射させる。ダイクロイックミラー１０１１を透過した赤色光Ｒは、反射ミラー１１１１で反射され、液晶装置１００Ｒに入射する。ダイクロイックミラー１０１１で反射された緑色光Ｇは、ダイクロイックミラー１０１２によって反射された後、液晶装置１００Ｇに入射する。ダイクロイックミラー１０１１で反射された青色光Ｂは、ダイクロイックミラー１０１２を透過して、リレーレンズ系１１２０へ射出される。

リレーレンズ系１１２０は、リレーレンズ１１２１，１１２２，１１２３、反射ミラー１１１２，１１１３を有している。青色光Ｂは、緑色光Ｇや赤色光Ｒと比べて光路が長いため、光束が大きくなりやすい。そのため、リレーレンズ１１２２を用いて光束の拡大を抑えている。リレーレンズ系１１２０に入射した青色光Ｂは、反射ミラー１１１２で反射されると共に、リレーレンズ１１２１によってリレーレンズ１１２２の近傍で収束される。そして、青色光Ｂは、反射ミラー１１１３およびリレーレンズ１１２３を経て、液晶装置１００Ｂに入射する。

投射型表示装置１０００における、光変調装置である液晶装置１００Ｒ，１００Ｇ，１００Ｂには、実施形態１にかかる電気光学装置としての液晶装置１００が適用されている。

液晶装置１００Ｒ，１００Ｇ，１００Ｂのそれぞれは、投射型表示装置１０００の上位回路に電気的に接続される。これによって、赤色光Ｒ、緑色光Ｇ、青色光Ｂの階調レベルを指定する画像信号Ｄｘがそれぞれ外部回路から供給され、上位回路で処理される。これによって、液晶装置１００Ｒ，１００Ｇ，１００Ｂが駆動されて、それぞれの色光が変調される。

液晶装置１００Ｒ，１００Ｇ，１００Ｂによって変調された赤色光Ｒ、緑色光Ｇ、青色光Ｂは、ダイクロイックプリズム１１３０に３方向から入射する。ダイクロイックプリズム１１３０は、入射した赤色光Ｒ、緑色光Ｇ、青色光Ｂを合成する。ダイクロイックプリズム１１３０において、赤色光Ｒおよび青色光Ｂは９０度に反射され、緑色光Ｇは透過する。そのため、赤色光Ｒ、緑色光Ｇ、青色光Ｂは、カラー画像を表示する表示光として合成され、投射レンズ１１４０に向かって射出される。

投射レンズ１１４０は、投射型表示装置１０００の外側を向いて配置されている。表示光は、投射レンズ１１４０を介して拡大されて射出され、投射対象であるスクリーン１２００に投射される。

本実施形態では、電子機器として投射型表示装置１０００を例示したが、液晶装置１００が適用される電子機器はこれに限定されない。例えば、投射型のＨＵＤ（Head-Up Display）、ＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に適用されてもよい。
以上述べた通り、本実施形態の投射型表示装置１０００によれば、上記各実施形態の効果に加えて、以下の効果を得ることができる。
電子機器としての投射型表示装置１０００は、上記各実施形態にかかる電気光学装置としての液晶装置１００を備えることが好ましい。

この構成によれば、投射型表示装置１０００に搭載する液晶装置１００の小型化ないし高精細化が実現できるので、当該液晶装置１００を搭載する投射型表示装置１０００の小型化が実現でき、また、投射型表示装置１０００を大型化することなく、高精細な表示を実現できるので、すぐれた電子機器を提供することができる。

また、上記実施形態では、電気光学装置としての液晶装置１００として、透過型の液晶装置を例示したが、液晶装置１００としては、反射型の液晶装置またはＬＣＯＳ（Liquid crystal on silicon）型の液晶装置としてもよい。

５…液晶層、１０…素子基板、１０ａ…基板、１０ｃ…トレンチ、１１…画素電極、１２…配向膜、１３…走査線、１６…データ線、１８…共通配線、１８ａ…張り出し部、２０…対向基板、２０ａ…基板、２１…対向電極、２２…配向膜、２３…見切り部、２５…絶縁層、３０…ＴＦＴ、３１…半導体層、３１ｄ…ドレイン、３１ｓ…ソース、３２…ゲート電極、３３…ゲート絶縁膜、４５…走査線駆動回路、４７…データ線駆動回路、４９…配線、５０…第１容量素子、５１…第１容量電極、５２…第２容量電極、５３…第１誘電膜、６０…第２容量素子、６１…第３容量電極、６２…第４容量電極、６３…第２誘電膜、７１…第１層間絶縁層、７１ａ…酸化膜の島、７２…第２層間絶縁層、７３…第３層間絶縁層、７４…第４層間絶縁層、７５…第５層間絶縁層、７６…第６層間絶縁層、８１…第１中継電極、８２…第２中継電極、８３…第３中継電極、８３ａ…張り出し部、８４…第４中継電極、８５…第５中継電極、１００…液晶装置、１０００…投射型表示装置、１２００…スクリーン、ＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４，ＣＮＴ５，ＣＮＴ６，ＣＮＴ７，ＣＮＴ８，ＣＮＴ９，ＣＮＴ１０，ＣＮＴ１１…コンタクトホール、Ｅ…表示領域、Ｆ…周辺領域、Ｐ…画素。

Claims (9)

1. 第１基板と、
   画素電極と、
   前記第１基板と前記画素電極との間に設けられたデータ線と、
   前記第１基板と前記データ線との間に設けられ、前記画素電極に電気的に接続されたトランジスターと、
   前記データ線と前記トランジスターとの間に設けられた第１容量電極と、前記第１容量電極と前記トランジスターとの間に設けられた第２容量電極と、を有する第１容量素子と、
   前記第１基板と前記トランジスターとの間に設けられ、前記第１容量電極に電気的に接続された第３容量電極と、前記第２容量電極に電気的に接続された第４容量電極と、を有する第２容量素子と、を備え、
   前記第２容量電極と前記第４容量電極とは、前記画素電極に電気的に接続されている、
   電気光学装置。
2. 前記第２容量素子と前記トランジスターとの間に設けられた走査線を備え、
   前記第２容量素子の前記第３容量電極は、前記走査線と前記第４容量電極との間に設けられている、
   請求項１に記載の電気光学装置。
3. 前記第１容量素子は、前記第１容量電極と前記第２容量電極との間に第１誘電膜を有し、
   前記第２容量素子は、前記第３容量電極と前記第４容量電極との間に第２誘電膜を有し、
   前記第１誘電膜の膜厚は、前記第２誘電膜の膜厚よりも厚い、
   請求項１または２に記載の電気光学装置。
4. 前記第１誘電膜は、平面視で前記第２容量電極と選択的に重なる部分を有し、
   前記第１誘電膜において、平面視で前記第１容量電極と前記第２容量電極とに重なる部分は、平面視で前記第２容量電極と選択的に重なる部分より厚い、
   請求項３に記載の電気光学装置。
5. 前記第１誘電膜において、前記平面視で前記第１容量電極と前記第２容量電極とに重なる部分の厚さは、前記第２誘電膜の厚さの５倍以上１０倍以下である、
   請求項４に記載の電気光学装置。
6. 前記第１基板は、溝を有し、
   前記第２容量素子は、前記溝の内部に設けられている部分を有する、
   請求項１ないし５のいずれかに記載の電気光学装置。
7. 前記画素電極と前記データ線との間の層間に設けられた共通配線と、
   前記データ線と同層に設けられた第１中継電極と、
   前記トランジスターのゲート電極と同層に設けられた第２中継電極と、
   前記第１中継電極と前記第１容量素子との間に設けられた第１絶縁層と、
   前記第１容量素子と前記第２中継電極との間に設けられた第２絶縁層と、を備え、
   前記第１中継電極は、前記第１絶縁層と前記第２絶縁層とを貫通するコンタクトホールの内側で露出した前記第１容量電極と前記第２中継電極とに電気的に接続される、
   請求項１ないし６のいずれかに記載の電気光学装置。
8. 第１方向において、所定のピッチで設けられた複数の画素を備え、
   前記所定のピッチは、７．６μｍ以下である、
   請求項７に記載の電気光学装置。
9. 請求項１乃至請求項８のいずれか一項に記載の電気光学装置を備える電子機器。

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