JP2020177126A - 電気光学装置、電気光学装置の製造方法および電子機器 - Google Patents

Abstract

【課題】トランジスターにおける光リーク電流の発生を抑制する電気光学装置、電気光学装置の製造方法および電子機器を提供すること。【解決手段】液晶装置１００は、ＴＦＴ３０と、ＴＦＴ３０に電気的に接続された容量素子１６と、画素Ｐの開口領域ＯＰに沿う側壁４１ｃを有し、ＴＦＴ３０と重なる位置に設けられた第２層間絶縁膜１１ｃと、第２層間絶縁膜１１ｃの側壁４１ｃに囲まれた領域に、第２層間絶縁膜１１ｃよりも屈折率の高い第３層間絶縁膜１２と、を備え、容量素子１６は、側壁４１ｃに沿って設けられている。【選択図】図５

Description

本発明は、電気光学装置、電気光学装置の製造方法および電子機器に関する。

従来、電気光学装置の１つとして、画素電極のスイッチング素子にトランジスターを備えたアクティブ駆動型の液晶装置が知られていた。このような液晶装置をプロジェクターなどの光変調手段に用いると、直視型の液晶装置に比べて液晶装置への入射光が増大する。入射光の増大によって、トランジスターの領域において光リーク電流が発生しやすくなる。そのため、光リーク電流によって画素の電位保持が困難になり、ちらつきの発生や画素単位の表示ムラの発生といった表示品質の劣化を生じさせる問題がある。そこで、光リーク電流の発生を抑制するために各種の検討が成されている。

例えば、特許文献１には、電気光学装置において、半導体層に対して部分的に重なる平面部と側壁部とを有する上部容量電極が開示されている。また、特許文献２には、電気光学装置において、半導体層と部分的に重なると共に、画素電極側ＬＤＤ（Lightly Doped Drain）領域に沿う溝内にも形成された蓄積容量が開示されている。あるいは、特許文献３には、半導体装置において、層間絶縁膜の側壁に沿って設けられた第１保持容量および第２保持容量が開示されている。

特開２００９−２６５３５７号公報 特開２００８−４０３９９号公報 特開２００３−８４６８７号公報

しかしながら、特許文献１、特許文献２に記載の電気光学装置、および特許文献３に記載の半導体装置では、トランジスターにおける光リーク電流の発生を抑制することが難しいという課題があった。詳しくは、近年、プロジェクターが投射する画像の明るさを向上させるために、光源に固体光源が採用されて、電気光学装置または半導体装置への入射光の増大が顕著となっている。そのため、従来の電気光学装置または半導体装置では増大する入射光への対応が難しく、光リーク電流が発生しやすくなる場合があった。すなわち、トランジスターにおける光リーク電流の発生を抑制する電気光学装置が求められていた。

本願の電気光学装置は、トランジスターと、トランジスターに電気的に接続された容量素子と、画素の開口領域に沿う側壁を有し、トランジスターと重なる位置に設けられた層間絶縁膜と、層間絶縁膜の側壁に囲まれた領域に、該層間絶縁膜よりも屈折率の高い絶縁膜と、を備え、容量素子は、層間絶縁膜の側壁に沿って設けられている。

上記の電気光学装置は、第１方向に延在するデータ線と、第１方向と交差する第２方向に延在する走査線と、を備え、容量素子は、データ線および走査線と重なるように設けられた本体部と、データ線と隣り合うデータ線との間において第１方向に突出する突出部と、を有し、容量素子の外縁は、画素の開口領域に沿って設けられていることが好ましい。

上記の電気光学装置において、層間絶縁膜の側壁は、第１方向および第２方向に沿って設けられ、当該第１方向および当該第２方向に沿って設けられた側壁に沿って容量素子が設けられていることが好ましい。

上記の電気光学装置は、側壁を有する凹部が設けられた基板を備え、凹部の側壁は、層間絶縁膜の側壁に沿って設けられ、容量素子は、凹部の側壁に沿って設けられていることが好ましい。

上記の電気光学装置は、トランジスターと重なる位置に容量素子が設けられていることが好ましい。

上記の電気光学装置は、トランジスターと重なる位置に、層間絶縁膜の側壁側に開口を有する空洞を有し、容量素子は、空洞に設けられていることが好ましい。

上記の電気光学装置において、容量素子は、容量電極を有することが好ましい。

上記の電気光学装置は、トランジスターの半導体層と重なるように設けられた容量線を備え、容量線は、容量素子の容量電極と層間絶縁膜上で電気的に接続されることが好ましい。

本願の電子機器は、上記の電気光学装置を備える。

本願の電気光学装置の製造方法は、トランジスターを覆うように層間絶縁膜を形成する工程と、層間絶縁膜の画素の開口領域に対応する領域をエッチングして側壁を形成する工程と、層間絶縁膜を覆うように第１導電膜と、誘電体膜と、第２導電膜とを順に成膜する工程と、第１導電膜、誘電体膜および第２導電膜を同時にエッチングして、層間絶縁膜上および層間絶縁膜の側壁に沿って第１容量電極、容量絶縁膜および第２容量電極を有する容量素子を形成する工程と、層間絶縁膜の側壁で囲まれた領域に、層間絶縁膜よりも屈折率の高い絶縁膜を、容量素子と接するように形成する工程と、を備える。

第１実施形態に係る電気光学装置としての液晶装置の構成を示す概略平面図。 図１のＨ−Ｈ’線に沿った液晶装置の構造を示す模式断面図。 液晶装置の電気的な構成を示す等価回路図。 画素の配置を示す概略平面図。 素子基板の構造を示す模式断面図。 液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す概略平面図。 第２実施形態に係る液晶装置における画素の配置を示す概略平面図。 素子基板の構造を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 スリットの配置を示す概略平面図。 第３実施形態に係る電子機器としての投射型表示装置の構成を示す概略図。

以下、本発明の実施形態について、図面を参照して説明する。以下に説明する実施の形態は、本発明の一例を説明するものである。本発明は、以下の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲において実施される各種の変形例も、本発明に含まれる。

ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。また、以下の各図において、必要に応じて、相互に直交する座標軸としてＸＹＺ軸を付し、各矢印が指す方向を＋方向とし、＋方向と反対の方向を−方向とする。なお、＋Ｚ方向を上方、−Ｚ方向を下方ということもあり、＋Ｚ方向から見ることを平面視あるいは平面的という。さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物を介して配置される場合、または基板の上に一部が接して配置され、一部が他の構造物を介して配置される場合のいずれかを表すものとする。

１．第１実施形態
本実施形態では、電気光学装置として、画素ごとにトランジスターとしての薄膜トランジスター（Thin Film Transistor）を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。なお、以降、薄膜トランジスターをＴＦＴと略していう。この液晶装置は、例えば、後述する電子機器としての投射型表示装置において、光変調装置として好適に用いることができるものである。

１．１．液晶装置の構成
本実施形態に係る電気光学装置としての液晶装置の構成について、図１から図３を参照して説明する。図１は、第１実施形態に係る電気光学装置としての液晶装置の構成を示す概略平面図である。図２は、図１のＨ−Ｈ’線に沿った液晶装置の構造を示す模式断面図である。図３は、液晶装置の電気的な構成を示す等価回路図である。

図１および図２に示すように、本実施形態の液晶装置１００は、素子基板１０と、素子基板１０と対向配置された対向基板２０と、素子基板１０および対向基板２０の間に挟持された液晶を含む液晶層５０と、を有している。

素子基板１０の基板１０ｓには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板２０の基板２０ｓには、例えば、ガラス基板、石英基板などの透明基板が用いられる。

素子基板１０は、平面視における形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材４０を介して接合されている。素子基板１０と対向基板２０との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層５０が設けられている。

シール材４０の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。シール材４０と表示領域Ｅとの間には、表示領域Ｅを取り囲んで見切り部２４が設けられている。表示領域Ｅの周囲には、表示に寄与しない、図示しないダミー画素領域が設けられている。

素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。該端子部に沿った第１辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１辺部に対向する第２辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。

第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿ったシール材４０と表示領域Ｅとの間には、走査線駆動回路１０２が設けられている。また、第２辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２を繋ぐ複数の配線１０７が設けられている。

これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線は、第１辺部に沿って配列した複数の外部接続端子１０４に接続されている。なお、検査回路１０３の配置は上記に限定されない。

ここで、本明細書では、第１辺部に沿った方向が±Ｘ方向となり、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿った方向が±Ｙ方向となる。また、±Ｘ方向および±Ｙ方向と直交し、素子基板１０および対向基板２０の法線方向が±Ｚ方向となる。

図２に示すように、基板１０ｓの液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５およびスイッチング素子であるＴＦＴ３０と、信号配線と、これらを被覆する配向膜１８とが設けられている。ＴＦＴ３０および画素電極１５は、画素Ｐの構成要素である。素子基板１０は、基板１０ｓ、基板１０ｓ上に設けられた画素電極１５、ＴＦＴ３０、信号配線および配向膜１８を含む。

基板２０ｓの液晶層５０側の表面には、見切り部２４と、これを被覆して成膜された絶縁層２５と、絶縁層２５を被覆して設けられた共通電極としての対向電極２１と、対向電極２１を被覆する配向膜２２とが設けられている。本実施形態における対向基板２０は、少なくとも見切り部２４、対向電極２１および配向膜２２を含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に配置した例を示したが、これに限定されない。

図１に示すように、見切り部２４は、表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２および検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの回路に入射する光が遮蔽されて、光の入射による回路の誤動作が防止される。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽されて、表示領域Ｅの表示において高いコントラストが確保される。

絶縁層２５は、例えば、光透過性を有する酸化シリコンなどの無機材料から成る。絶縁層２５は、見切り部２４を被覆すると共に、液晶層５０側の表面が平坦となるように設けられている。

対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成り、絶縁層２５を被覆すると共に、対向基板２０の四隅に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続されている。

画素電極１５を被覆する配向膜１８、および対向電極２１を被覆する配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２２の形成材料としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。

このような液晶装置１００は、例えば透過型であって、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。素子基板１０と対向基板２０とを含む液晶パネルにおいて、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。

本実施形態では、以降、配向膜１８，２２として前述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。

次に、図３を参照して、液晶装置１００の電気的な構成について説明する。図３に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号配線として、第２走査線３、データ線６、データ線６に沿って平行に配置された容量線８を、それぞれ複数有している。データ線６は、第１方向としての＋Ｙ方向に延在している。第２走査線３は、該第１方向と交差する第２方向としての＋Ｘ方向に延在している。なお、図３では、容量線８を±Ｙ方向に沿って延在するように示したが、これに限定されない。

第２走査線３、データ線６および容量線８と、これらの信号配線類により区分された領域に、画素電極１５、ＴＦＴ３０および容量素子１６が設けられ、これらが画素Ｐの画素回路を構成している。画素電極１５とＴＦＴ３０と容量素子１６とは、画素Ｐごとに配置されている。

第２走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線６はＴＦＴ３０のデータ線側ソースドレイン領域であるソース領域に電気的に接続されている。第２走査線３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１５は、ＴＦＴ３０の画素電極側ソースドレイン領域であるドレイン領域に電気的に接続されている。

データ線６は、上述したデータ線駆動回路１０１に電気的に接続されており、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。第２走査線３は、上述した走査線駆動回路１０２に電気的に接続されており、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路１０１からデータ線６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線６同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、第２走査線３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングでパルス的に線順次にて供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１から走査信号ＳＣｍの入力により、一定期間だけオン状態とされる。これにより、データ線６から供給される画像信号Ｄ１から画像信号Ｄｎが、所定のタイミングで画素電極１５に書き込まれる。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１から画像信号Ｄｎは、画素電極１５と、液晶層５０を介して対向配置された対向電極２１との間で一定期間保持される。

保持された画像信号Ｄ１から画像信号Ｄｎがリークするのを防止するため、画素電極１５と対向電極２１との間に設けられた液晶容量に対して、並列に容量素子１６が電気的に接続されている。容量素子１６は、ＴＦＴ３０の半導体層と容量線８との間の層に設けられている。容量素子１６の詳細については後述する。

ここで、図３では図示を省略しているが、データ線６には、上述した検査回路１０３が接続されている。そのため、液晶装置１００の製造工程において、上記画像信号を検出して、液晶装置１００の動作不具合などを確認することが可能である。

次に、液晶装置１００における画素Ｐの構成について、図４を参照して説明する。図４は、画素の配置を示す概略平面図である。

図４に示すように、液晶装置１００における画素Ｐは、表示領域Ｅにおいて±Ｘ方向および±Ｙ方向にマトリクス状に配置されている。画素Ｐは、例えば、平面視で略四角形の開口領域ＯＰを有している。開口領域ＯＰは、±Ｘ方向および±Ｙ方向に延在し、格子状に設けられた遮光性の非開口領域ＣＬに囲まれている。

±Ｘ方向に延在する非開口領域ＣＬには、上述した第２走査線３が設けられている。第２走査線３には遮光性の導電部材が用いられており、第２走査線３によって非開口領域ＣＬの一部が構成されている。

±Ｙ方向に延在する非開口領域ＣＬには、上述したデータ線６が設けられている。データ線６にも遮光性の導電部材が用いられており、データ線６によって非開口領域ＣＬの一部が構成されている。

非開口領域ＣＬは、素子基板１０に設けられた、第２走査線３およびデータ線６に加えて、後述する第１走査線、容量線８などを含めて構成されている。さらに、非開口領域ＣＬは、対向基板２０において、図２に示した見切り部２４と同層に設けられ、格子状にパターニングされたブラックマトリクスである遮光部を含んでもよい。

非開口領域ＣＬの交差部付近には、図３に示したＴＦＴ３０や容量素子１６の一部が設けられている。遮光性を有する非開口領域ＣＬの交差部付近にＴＦＴ３０を設けることにより、開口領域ＯＰにおける開口率を確保している。画素Ｐの詳細な構造については後述するが、交差部付近にＴＦＴ３０や容量素子１６などを設けるために、交差部付近の非開口領域ＣＬの幅は、他の部分に比べて大きくなっている。

画素Ｐごとに、平面視で略正方形の画素電極１５が設けられている。画素電極１５は、外縁が非開口領域ＣＬと重なるように開口領域ＯＰに設けられている。画素電極１５は、画素Ｐに対応して、マトリクス状に複数配置されている。

本実施形態の液晶装置１００は、上述したように透過型であって、対向基板２０側から光が入射することを前提としている。そのため、素子基板１０は、ＴＦＴ３０に対して、直接的に入射する光のみならず、入射光に由来する回折光や反射光などをも低減する構造を備えている。また、液晶装置１００は大容量化した容量素子１６を備えている。

なお、液晶装置１００への光の入射方向は、対向基板２０側からに限定されず、素子基板１０側からとしてもよい。また、液晶装置１００は、入射する光を画素Ｐごとに集光させるマイクロレンズなどの集光手段を、光が入射する側の基板に備える構成としてもよい。

１．２．素子基板の構成
液晶装置１００に備わる素子基板１０の構造について、図５を参照して説明する。図５は、素子基板の構造を示す模式断面図である。なお、図５では、図４における、Ａ−Ａ’線に沿った断面と、Ｂ−Ｂ’線に沿った断面とを並べて示している。また、図５では、配向膜１８の図示を省略している。

図５に示すように、液晶装置１００の素子基板１０は、半導体層３０ａとゲート電極３０ｇとを含むトランジスターとしてのＴＦＴ３０、第１走査線５、第２走査線３、容量素子１６、データ線６、後述する複数の層間絶縁膜、およびトレンチＴＲを備えている。素子基板１０の基板１０ｓ上には、複数の層として、第１層から第７層が積層されている。なお、本実施形態の素子基板１０では、ゲート電極３０ｇは第２走査線３の一部として構成されている。

素子基板１０に設けられた複数の層は、下方から順に、第１走査線５を含む第１層、半導体層３０ａを含む第２層、第２走査線３およびゲート電極３０ｇを含む第３層、容量素子１６を含む第４層、データ線６を含む第５層、容量線８を含む第６層、画素電極１５を含む第７層を有している。ここで、第２走査線３が、本発明の走査線の一例である。

第１層と第２層との間には第１層間絶縁膜１１ａが、第２層と第３層との間にはゲート絶縁膜１１ｂが、第３層と第４層との間には第２層間絶縁膜１１ｃが、第４層と第５層との間には第３層間絶縁膜１２が、第５層と第６層との間には第４層間絶縁膜１３が、第６層と第７層との間には第５層間絶縁膜１４が、それぞれ設けられている。これによって、各層間における短絡の発生が防止される。ここで、第２層間絶縁膜１１ｃが、本発明の層間絶縁膜の一例であり、第３層間絶縁膜１２が本発明の絶縁膜の一例である。

基板１０ｓ上の第１層には、第１走査線５が設けられている。第１走査線５は、平面視にて図４に示した非開口領域ＣＬに設けられ、半導体層３０ａに対応して±Ｙ方向に突出する部位と±Ｘ方向に延在する部位とを有している。

第１走査線５には、遮光性および導電性を有する公知の形成材料が採用可能である。そのため、第１走査線５は、主に下方から半導体層３０ａに入射する光を遮光する機能を有している。本実施形態では、第１走査線５の形成材料としてタングステンシリサイドを用いる。第１走査線５の厚さは、特に限定されないが、例えば約１５０ｎｍである。

第１走査線５と第２層との間には、第１層間絶縁膜１１ａが設けられている。第１層間絶縁膜１１ａは、第１走査線５とＴＦＴ３０とを絶縁する。

第１層間絶縁膜１１ａにはシリコン系酸化膜などが採用され、具体的には、例えば酸化シリコン（None-doped Silicate Glass：ＮＳＧ）や窒化シリコンなどが挙げられる。本実施形態では、第１層間絶縁膜１１ａの形成材料として酸化シリコンを用いる。第１層間絶縁膜１１ａの膜厚は、特に限定されないが、例えば約２００ｎｍである。

第１層上の第２層および第３層には、ＴＦＴ３０が設けられている。ＴＦＴ３０は、第２層に設けられた半導体層３０ａと、第３層に設けられたゲート電極３０ｇと、を有している。ＴＦＴ３０の半導体層３０ａには、ＬＤＤ（Lightly Doped Drain）構造が形成されている。

半導体層３０ａは、第２層において±Ｙ方向に延在して設けられている。半導体層３０ａは、例えば、非晶質シリコン膜に、結晶化処理が施されたポリシリコン膜から成り、チャネル領域、高濃度ソース領域、高濃度ドレイン領域、ＬＤＤ領域である接続層としての低濃度ソース領域および低濃度ドレイン領域を有している。

半導体層３０ａに、チャネル領域を挟んで電気的に抵抗が高いＬＤＤ領域を設けることにより、オフ時のリーク電流が抑制される。オフ時におけるリーク電流抑制の観点では、容量素子１６や画素電極１５が電気的に接続される高濃度ドレイン領域とチャネル領域との接合部分に、ＬＤＤ領域が含まれる構成とすればよい。半導体層３０ａの膜厚は、特に限定されないが、例えば約５０ｎｍである。

半導体層３０ａを被覆してゲート絶縁膜１１ｂが設けられている。ゲート絶縁膜１１ｂは、半導体層３０ａとゲート電極３０ｇとの間にあって、半導体層３０ａとゲート電極３０ｇとを絶縁する。ゲート絶縁膜１１ｂは、例えば、２種類の酸化シリコンから成る２重構造である。ゲート絶縁膜１１ｂの膜厚は、特に限定されないが、例えば約７５ｎｍである。

第３層には、半導体層３０ａのチャネル領域と±Ｚ方向に対向して、ゲート電極３０ｇが設けられている。ゲート電極３０ｇは、例えば、導電性のポリシリコン、金属シリサイド、金属あるいは金属化合物などを用いて形成される。本実施形態では、ゲート電極３０ｇは、導電性のポリシリコン膜とタングステンシリサイド膜との２層構造である。ゲート電極３０ｇの膜厚は、特に限定されないが、例えば約１５０ｎｍである。

ここで、本実施形態においては、以降、導電性のポリシリコン膜とは、燐原子がドープされて導電性が付与されたポリシリコン膜を指すこととする。なお、ドープされる原子は燐原子に限定されない。

ゲート電極３０ｇは、上述したように、第２走査線３の一部として構成されている。詳しくは、平面視にて半導体層３０ａを±Ｘ方向に挟んで設けられた、一対のコンタクトホールＣＮＴ１によって、第１走査線５と第２走査線３とが電気的に接続されている。第２走査線３は、ゲート電極３０ｇが設けられた部位が半導体層３０ａの上方と交差し、それ以外の部位が±Ｘ方向に延在している。第２走査線３には、第１走査線５と同様な形成材料が採用可能である。

ゲート電極３０ｇおよび第２走査線３の上方には、これらを被覆して第２層間絶縁膜１１ｃが設けられている。すなわち、第２層間絶縁膜１１ｃは、ＴＦＴ３０と平面的に重なる位置にも設けられている。第２層間絶縁膜１１ｃは、例えば、ＮＳＧ膜、燐（Ｐ）を含むＰＳＧ（Phosphosilicate Glass）膜、ホウ素（Ｂ）を含むＢＳＧ（Borosilicate Glass）膜、ホウ素と燐とが含まれるＢＰＳＧ（Borophosphosilicate Glass）膜などのシリコン系酸化膜の１種類以上を用いて形成される。本実施形態では、第２層間絶縁膜１１ｃの形成材料として酸化シリコンを用いる。第２層間絶縁膜１１ｃの膜厚は、特に限定されないが、例えば約４００ｎｍである。

第２層間絶縁膜１１ｃには、コンタクトホールＣＮＴ２，ＣＮＴ３、トレンチＴＲが設けられている。コンタクトホールＣＮＴ２，ＣＮＴ３は、第２層間絶縁膜１１ｃおよびゲート絶縁膜１１ｂを貫通して半導体層３０ａに到達している。詳しくは、コンタクトホールＣＮＴ２は、半導体層３０ａの図示しない高濃度ドレイン領域と、後述する容量素子１６の容量下部電極１６ａとを電気的に接続する。また、コンタクトホールＣＮＴ３は、ゲート絶縁膜１１ｂ、第２層間絶縁膜１１ｃおよび第３層間絶縁膜１２を貫通して、半導体層３０ａの図示しない高濃度ソース領域とデータ線６とを電気的に接続する。

トレンチＴＲは、平面的に、上述した画素Ｐの開口領域ＯＰに沿うように、開口領域ＯＰと略重なる位置に設けられている。トレンチＴＲは、凹部４３および画素Ｐの開口領域ＯＰに沿う側壁４１ａ，４１ｂ，４１ｃを含む。詳しくは、第２層間絶縁膜１１ｃは側壁４１ｃを有し、第１層間絶縁膜１１ａおよびゲート絶縁膜１１ｂは側壁４１ｂを有している。基板１０ｓには凹部４３が設けられ、凹部４３は、側壁４１ａを有している。凹部４３の側壁４１ａは、側壁４１ｂ，４１ｃに沿って設けられている。すなわち、トレンチＴＲは、側壁４１ｂ，４１ｃと、側壁４１ａを含む凹部４３とにより構成される。

ここで、基板１０ｓは、凹部４３を有する形態に限定されない。すなわち、トレンチＴＲは、凹部４３を含む構成に限定されず、基板１０ｓにまで食い込んで設けられなくてもよい。

第３層上の第４層には、容量素子１６が設けられている。容量素子１６は、容量電極としての、容量下部電極１６ａおよび容量上部電極１６ｃを有している。容量素子１６では、下方の基板１０ｓ側から上方に向かって順に、容量下部電極１６ａ、誘電体層１６ｂ、容量上部電極１６ｃが積層されている。また、容量素子１６は、凹部４３の下方の面である底面に接して突出部１６２を有している。突出部１６２の詳細については後述する。

容量素子１６は、画素電極１５における電位保持特性を向上させる機能を有している。容量素子１６は、半導体層３０ａを覆うと共に、第２層間絶縁膜１１ｃの側壁４１ｃ、第１層間絶縁膜１１ａおよびゲート絶縁膜１１ｂの側壁４１ｂ、および凹部４３の側壁４１ａに沿って設けられている。

容量素子１６は、ＴＦＴ３０と電気的に接続されている、詳しくは、上述したように、容量下部電極１６ａは、コンタクトホールＣＮＴ２によって、半導体層３０ａの高濃度ドレイン領域と電気的に接続される。容量下部電極１６ａは、導電膜を成膜した後に、該導電膜をパターニングすることによって設けられる。容量下部電極１６ａには、例えば、導電性のポリシリコン膜や窒化チタン膜が採用可能である。本実施形態では、容量下部電極１６ａとして導電性のポリシリコン膜を用いる。容量下部電極１６ａの膜厚は、特に限定されないが、例えば約６０ｎｍである。

容量下部電極１６ａ上には、容量下部電極１６ａを被覆して誘電体層１６ｂが設けられている。誘電体層１６ｂは、誘電体材料を用いて設けられる。誘電体材料としては、例えば、酸化ハフニウム、酸化アルミニウム、酸化シリコン、窒化シリコン、酸化タンタルなどが挙げられ、これらの膜を単層または組み合わせて用いる。本実施形態では、誘電体層１６ｂの誘電体材料として窒化シリコンを用いる。誘電体層１６ｂの膜厚は、特に限定されないが、例えば約２０ｎｍである。

誘電体層１６ｂ上には、誘電体層１６ｂを被覆して容量上部電極１６ｃが設けられている。容量上部電極１６ｃは、容量下部電極１６ａと同様な導電膜を成膜した後に、該導電膜をパターニングすることによって設けられる。本実施形態では、容量上部電極１６ｃとして導電性のポリシリコン膜を用いる。容量上部電極１６ｃの膜厚は、特に限定されないが、例えば約６０ｎｍである。

なお、容量下部電極１６ａの一部分は、上層の誘電体層１６ｂおよび容量上部電極１６ｃで被覆されずに、後述するコンタクトホールＣＮＴ４ａと電気的に接続されている。

容量素子１６を被覆すると共にトレンチＴＲの内部を埋めるように、第３層間絶縁膜１２が設けられている。詳しくは、第３層間絶縁膜１２は、容量素子１６の上方に加えて、第２層間絶縁膜１１ｃの側壁４１ｃ、ゲート絶縁膜１１ｂおよび第１層間絶縁膜１１ａの側壁４１ｂ、凹部４３の側壁４１ａに囲まれた領域であるトレンチＴＲ内にも設けられている。

第３層間絶縁膜１２の形成材料には、絶縁性を有し、第２層間絶縁膜１１ｃ、ゲート絶縁膜１１ｂ、第１層間絶縁膜１１ａ、基板１０ｓよりも屈折率が高い形成材料を用いる。本実施形態では、第３層間絶縁膜１２にシリコン酸窒化膜を用いる。第３層間絶縁膜１２を用いることから、側壁４１ａ，４１ｂ，４１ｃに加えて、容量上部電極１６ｃに対しても、第３層間絶縁膜１２の屈折率を高くすることが可能となる。

第３層間絶縁膜１２には、コンタクトホールＣＮＴ３，ＣＮＴ４ａ，ＣＮＴ４ｂが設けられている。コンタクトホールＣＮＴ３は、半導体層３０ａの高濃度ソース領域と、第３層間絶縁膜１２の上層のデータ線６とを電気的に接続する。コンタクトホールＣＮＴ３は、上層で電気的に接続されるデータ線６と一緒に、貫通孔を埋めるようにして設けられる。

コンタクトホールＣＮＴ４ａは、データ線６と同層に設けられる中継層７ａと、容量素子１６の容量下部電極１６ａとを電気的に接続する。中継層７ａは、後述する、第４層間絶縁膜１３のコンタクトホールＣＮＴ５ａ、および第５層間絶縁膜１４のコンタクトホールＣＮＴ６などを介して画素電極１５と電気的に接続される。コンタクトホールＣＮＴ４ａは、上層で電気的に接続される中継層７ａと一緒に、貫通孔を埋めるようにして設けられる。

コンタクトホールＣＮＴ４ｂは、データ線６と同層に設けられる中継層７ｂと、容量素子１６の容量上部電極１６ｃとを電気的に接続する。中継層７ｂは、後述する、第４層間絶縁膜１３のコンタクトホールＣＮＴ５ｂを介して、共通電位が与えられる容量線８と電気的に接続される。コンタクトホールＣＮＴ４ｂは、上層で電気的に接続される中継層７ｂと一緒に、貫通孔を埋めるようにして設けられる。

第４層上の第５層には、データ線６および中継層７ａ，７ｂが設けられている。データ線６は、上述したように、画素Ｐの非開口領域ＣＬにおいて±Ｙ方向に延在している。データ線６は、コンタクトホールＣＮＴ３と電気的に接続される。そのため、データ線６は、コンタクトホールＣＮＴ３を介して、半導体層３０ａの高濃度ソース領域と電気的に接続される。

中継層７ａ，７ｂは、平面視にて各々独立した島状に設けられている。中継層７ａは、コンタクトホールＣＮＴ４ａと電気的に接続されている。中継層７ｂは、コンタクトホールＣＮＴ４ｂと電気的に接続されている。

データ線６および中継層７ａ，７ｂの形成材料としては、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。本実施形態では、データ線６および中継層７ａ，７ｂは、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。これらの膜厚は、特に限定されないが、例えば約３５０ｎｍである。

データ線６および中継層７ａ，７ｂを被覆して第４層間絶縁膜１３が設けられている。第４層間絶縁膜１３には、例えば、第１層間絶縁膜１１ａと同様な形成材料が採用される。本実施形態では、第４層間絶縁膜１３に酸化シリコンを用いる。第４層間絶縁膜１３の膜厚は、特に限定されないが、例えば約４００ｎｍである。

第４層間絶縁膜１３には、コンタクトホールＣＮＴ５ａ，５ｂが設けられている。コンタクトホールＣＮＴ５ａは、中継層７ａと、第４層間絶縁膜１３の上層の中継層９ａとを電気的に接続する。コンタクトホールＣＮＴ５ａは、上層で電気的に接続される中継層９ａと一緒に、貫通孔を埋めるようにして設けられる。

コンタクトホールＣＮＴ５ｂは、容量線８と中継層７ｂとを電気的に接続する。コンタクトホールＣＮＴ５ｂは、上層で電気的に接続される容量線８と一緒に、貫通孔を埋めるようにして設けられる。

第５層上の第６層には、容量線８および中継層９ａが設けられている。容量線８は、平面視にて、±Ｙ方向に延在するデータ線６と重なると共に、ＴＦＴ３０の半導体層３０ａと重なるように設けられている。容量線８は、図示を省略するが、上述した対向基板２０の上下導通部１０６と電気的に接続される。そのため、容量線８は、対向電極２１と電気的に接続されて共通電位が与えられる。これにより、容量線８によって、データ線６や第２走査線３の電位の影響が画素電極１５に及ぶことが抑えられる。

また、容量線８は、コンタクトホールＣＮＴ５ｂ、中継層７ｂおよび第２層間絶縁膜１１ｃ上のコンタクトホールＣＮＴ４ｂを介して、容量素子１６の容量上部電極１６ｃと電気的に接続される。

中継層９ａは、平面視にて独立した島状に設けられている。中継層９ａは、コンタクトホールＣＮＴ５ａと電気的に接続されている。

容量線８および中継層９ａの形成材料としては、データ線６と同様に、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。本実施形態では、容量線８および中継層９ａは、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。これらの膜厚は、特に限定されないが、例えば約２５０ｎｍである。

容量線８および中継層９ａを被覆して第５層間絶縁膜１４が設けられている。第５層間絶縁膜１４の形成材料としては、例えば、第１層間絶縁膜１１ａと同様なシリコン系酸化膜が挙げられる。本実施形態では、第５層間絶縁膜１４に酸化シリコンを用いる。第５層間絶縁膜１４の膜厚は、特に限定されないが、例えば約３００ｎｍである。

第５層間絶縁膜１４には、コンタクトホールＣＮＴ６が設けられている。コンタクトホールＣＮＴ６は、中継層９ａと、第５層間絶縁膜１４の上層の画素電極１５とを電気的に接続する。コンタクトホールＣＮＴ６は、上層で電気的に接続される画素電極１５と一緒に、貫通孔を埋めるようにして設けられる。

第６層上の第７層には、画素電極１５が設けられている。画素電極１５は、コンタクトホールＣＮＴ６、中継層９ａ、コンタクトホールＣＮＴ５ａ、中継層７ａおよびコンタクトホールＣＮＴ４ａを介して、容量素子１６の容量下部電極１６ａと電気的に接続される。画素電極１５は、例えばＩＴＯやＩＺＯなどの透明導電膜を成膜した後、パターニングすることによって設けられる。本実施形態では、画素電極１５にＩＴＯを用いる。画素電極１５の膜厚は、特に限定されないが、例えば約１４５ｎｍである。

図示を省略するが、画素電極１５を被覆して配向膜１８が設けられている。素子基板１０の配向膜１８、および上述した対向基板２０の配向膜２２は、酸化シリコンなどの無機材料を、斜方向などの所定の方向から蒸着して柱状に成長させたカラムの集合体から成る。また、図２に示した液晶層５０に含まれる液晶分子は、配向膜１８，２２に対して負の誘電異方性を有している。

１．３．液晶装置の製造方法
本実施形態に係る液晶装置１００の製造方法について、図６から図２１を参照して説明する。図６は、液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図である。図７、図９、図１１、図１２、図１５、図１７、図１９は、素子基板の製造方法を示す模式断面図である。図８、図１０、図１３、図１４、図１６、図１８、図２０、図２１は、素子基板の製造方法を示す概略平面図である。以下の説明においては図５も参照することとする。なお、図６に示した工程フローは一例であって、これに限定されるものではない。また、上記の模式断面図では、図４に示した線分Ａ−Ａ’および線分Ｂ−Ｂ’における断面を並べて示している。さらに、上記の概略平面図では、図４に示した１個の開口領域ＯＰの周辺を拡大して示している。

本実施形態の液晶装置１００の製造方法は、以下に述べる素子基板１０の製造方法を含み、素子基板１０の製造方法に備わる工程以外では公知の技術が採用可能である。そのため、以下の説明では、素子基板１０の製造方法についてのみ述べることとする。また、素子基板１０の製造方法においても、特に断りがない限り公知の技術が採用可能である。

図６に示すように、本実施形態の素子基板１０の製造方法は、工程Ｓ１から工程Ｓ９を備えている。以下、工程Ｓ１から工程Ｓ９の各工程について説明する。

工程Ｓ１では、図７に示すように、基板１０ｓ上に第１走査線５、第１層間絶縁膜１１ａ、ＴＦＴ３０、および第２走査線３などを設ける。換言すれば、工程Ｓ１にて第１層から第３層を形成する。まず、基板１０ｓ上に第１走査線５を形成する。第１走査線５は、±Ｘ方向に延在する部位と、後述する半導体層３０ａと平面的に重なるような、上記部位から±Ｙ方向に突出する部位とを有する。第１走査線５の形成には、例えば、フォトリソグラフィー法によるパターニング形成を用いる。

次いで、第１走査線５を含む第１層上に第１層間絶縁膜１１ａをベタ状に形成する。第１層間絶縁膜１１ａの形成には、例えば、モノシラン（ＳｉＨ₄）、２塩化シラン（ＳｉＣｌ₂Ｈ₂）、ＴＥＯＳ（Tetraethyl Orthosilicate）、アンモニアなどの処理ガスを用いた、常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを用いる。

次いで、第１層間絶縁膜１１ａ上に、ポリシリコン膜から成る半導体層３０ａを形成する。半導体層３０ａは、第１走査線５における±Ｙ方向に突出する部位と略重なるように、±Ｙ方向に延在している。半導体層３０ａの形成では、例えば、非晶質シリコン膜に５５０℃以上の高温処理を施して結晶化させる。

次いで、半導体層３０ａを含む第２層を覆ってゲート絶縁膜１１ｂを形成する。ゲート絶縁膜１１ｂとして、例えば、２種類の酸化シリコンからなる２重構造を採用する場合には、シリコンの半導体膜を熱酸化して得られる第１酸化シリコン膜を形成した後、減圧ＣＶＤ法を用いて７００℃から９００℃の高温条件で第２酸化シリコン膜を形成する。

次いで、半導体層３０ａを±Ｘ方向に挟んで、第１層間絶縁膜１１ａおよびゲート絶縁膜１１ｂを貫通する一対の貫通孔を形成する。一対の貫通孔の形成には、例えば、乾式エッチングが採用可能である。一対の貫通孔には、後述する第２走査線３を形成する際に、一対のコンタクトホールＣＮＴ１が形成される。

次いで、ゲート絶縁膜１１ｂ上に、ゲート電極３０ｇを含む第２走査線３を形成する。図８に示すように、第２走査線３は、±Ｘ方向に延在している。ゲート電極３０ｇは、第２走査線３と半導体層３０ａとが平面的に交差する領域に形成されている。ゲート電極３０ｇは、半導体層３０ａの図示しないチャネル領域を平面的に重なるように、±Ｘ方向に延在する第２走査線３から−Ｙ方向に突出して配置される。これによって、半導体層３０ａおよびゲート電極３０ｇを含むＴＦＴ３０が形成される。

第２走査線３およびゲート電極３０ｇと一緒に、上記一対の貫通孔を埋めるようにして一対のコンタクトホールＣＮＴ１も形成する。コンタクトホールＣＮＴ１は、第１走査線５と第２走査線３とを電気的に接続する。コンタクトホールＣＮＴ１が半導体層３０ａを挟んで配置されるため、半導体層３０ａに対して、Ｚ軸と交差する斜め方向から入射する光が低減される。そして工程Ｓ２へ進む。

工程Ｓ２では、第２走査線３およびＴＦＴ３０を覆うように第２層間絶縁膜１１ｃを形成する。第２層間絶縁膜１１ｃである酸化シリコンの形成方法としては、例えば、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（Triethyl Borate）などを用いた、常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。なお、第２層間絶縁膜１１ｃの表面には、ゲート電極３０ｇを含むＴＦＴ３０を被覆することで凹凸が生じることから、この後に形成される電極や配線などのパターニング性を考慮して該凹凸を緩和するＣＭＰ（Chemical＆Mechanical Polishing）処理などの平坦化処理を施す。そして工程Ｓ３へ進む。

工程Ｓ３では、第２層間絶縁膜１１ｃの画素Ｐの開口領域ＯＰに対応する領域をエッチングして、側壁４１ｃを含むトレンチＴＲを形成する。詳しくは、図９に示すように、第１層間絶縁膜１１ａ、ゲート絶縁膜１１ｂおよび第２層間絶縁膜１１ｃを貫通し、基板１０ｓの凹部４３を含むトレンチＴＲを形成する。トレンチＴＲの形成には、例えば、ハードマスクを用いた湿式エッチングを用いる。なお、トレンチＴＲにおいて、基板１０ｓにおける凹部４３は必須の構成ではなく、トレンチＴＲは基板１０ｓに食い込んで形成されなくてもよい。これにより、側壁４１ｂ，４１ｃおよび側壁４１ａを含む凹部を有するトレンチＴＲが形成される。

工程Ｓ３では、トレンチＴＲに加えて貫通孔１６６を形成する。貫通孔１６６は、コンタクトホールＣＮＴ２を形成するために、第２層間絶縁膜１１ｃおよびゲート絶縁膜１１ｂを貫通する。貫通孔１６６の形成には、例えば、乾式エッチングが採用可能である。

図１０に示すように、第２層間絶縁膜１１ｃの側壁４１ｃは、第１方向である＋Ｙ方向および第２方向である＋Ｘ方向に沿って設けられる。また、貫通孔１６６は、平面視にて半導体層３０ａの＋Ｙ方向の端部に配置される。なお、図１０において、各部材は、第２層間絶縁膜１１ｃを透過させて図示している。そして工程Ｓ４へ進む。

工程Ｓ４では、第２層間絶縁膜１１ｃを覆うように第１導電膜と、誘電体膜と、第２導電膜とを順に成膜する。詳しくは、図１１に示すように、第２層間絶縁膜１１ｃの上方およびトレンチＴＲの内側を被覆して、第１導電膜１６０ａを形成し、次いで誘電体膜１６０ｂを形成し、次いで第２導電膜１６０ｃを形成する。本実施形態では、第１導電膜１６０ａおよび第２導電膜１６０ｃには導電性のポリシリコン膜を用い、誘電体膜１６０ｂには窒化シリコン膜を用いる。

第１導電膜１６０ａ、誘電体膜１６０ｂおよび第２導電膜１６０ｃを成膜する際に、貫通孔１６６を埋めるようにしてコンタクトホールＣＮＴ２も形成する。コンタクトホールＣＮＴ２は、半導体層３０ａの図示しない高濃度ドレイン領域と第１導電膜１６０ａとを電気的に接続する。そして工程Ｓ５へ進む。

工程Ｓ５では、第１導電膜１６０ａ、誘電体膜１６０ｂおよび第２導電膜１６０ｃを同時にエッチングする。これによって、第２層間絶縁膜１１ｃ上および第２層間絶縁膜１１ｃの側壁４１ｃに沿って、第１容量電極としての容量下部電極１６ａ、容量絶縁膜としての誘電体層１６ｂ、および第２容量電極としての容量上部電極１６ｃを有する容量素子１６を形成する。すなわち、工程Ｓ４で成膜した、第１導電膜１６０ａの一部が容量下部電極１６ａとなり、誘電体膜１６０ｂの一部が誘電体層１６ｂとなり、第２導電膜１６０ｃの一部が容量上部電極１６ｃとなる。なお、ここでいう同時とは、同一工程および同一装置にて処理を行うことを指す。

詳しくは、容量素子１６の所望のパターンに応じて第２導電膜１６０ｃ上にレジストを形成し、エッチングによってパターニングを施す。このとき、図１２に示すように、トレンチＴＲの底面の一部に、容量素子１６の突出部１６２が形成されるようにレジストＲＥを配置する。このようにレジストＲＥを配置することによって、容量素子１６における、ＴＦＴ３０の上方に配置される本体部１６１と、トレンチＴＲ内の側壁４１ａ，４１ｂ，４１ｃに配置される側面部１６３との電気的な接続が良好に確保される。つまり、突出部１６２が形成されないようにレジストＲＥを配置すると、本体部１６１と側面部１６３とが繋がる角の部位において断線が生じやすくなる。なお、突出部１６２は、本体部１６１と側面部１６３との電気的な接続が確保されるように、トレンチＴＲの底面の一部に形成されればよい。したがって、例えば、上記角の部位と対向する位置には、レジストＲＥを配置しなくてもよい。

これによって容量素子１６が形成される。図１３に示すように、容量素子１６は、本体部１６１、突出部１６２および側面部１６３から成る。本体部１６１は、第２走査線３および図示しないデータ線６と重なるように、第２走査線３およびデータ線６が平面的に交差する位置に設けられる。つまり、非開口領域ＣＬにおいて、第２走査線３およびデータ線６が平面的に交差する位置の各々に、１個ずつ本体部１６１が配置される。

突出部１６２は、データ線６と隣り合うデータ線６との間において、＋Ｙ方向に突出している。詳しくは、突出部１６２は、本体部１６１からトレンチＴＲ側に突出して形成される。側面部１６３は、トレンチＴＲにおける容量素子１６の外縁であって、図４に示した画素Ｐの開口領域ＯＰに沿って設けられている。つまり、容量素子１６の側面部１６３は、＋Ｙ方向および＋Ｘ方向に沿って設けられた側壁４１ｃに沿って、開口領域ＯＰを囲んで設けられる。これによって、側面部１６３は、１個の本体部１６１に対応して１個設けられる。なお、突出部１６２の形状および位置は、本体部１６１と側面部１６３との電気的な接続が確保可能であれば上記に限定されない。

次いで、図１４に示すように、本体部１６１の＋Ｘ方向の端部にホールパターン１６９を形成する。詳しくは、まず、容量素子１６の形成に用いたレジストＲＥを剥離する。その後、図示しないレジストを配置して、容量素子１６のうちの容量上部電極１６ｃおよび誘電体層１６ｂを除去することで、容量下部電極１６ａが上方に露出したホールパターン１６９とする。ホールパターン１６９には、後工程にて、容量下部電極１６ａとデータ線６とを電気的に接続するコンタクトホールＣＮＴ４ａが形成される。そして工程Ｓ６へ進む。

工程Ｓ６では、第２層間絶縁膜１１ｃの側壁４１ｃで囲まれた領域を含むトレンチＴＲ内、および第４層と第５層との間に、第２層間絶縁膜１１ｃよりも屈折率が高い絶縁膜としての第３層間絶縁膜１２を、容量素子１６と接するように形成する。第３層間絶縁膜１２は、例えば、シリコン酸窒化膜を用いて、プラズマＣＶＤ法によって形成される。第３層間絶縁膜１２を成膜した後、ＣＭＰ（Chemical＆Mechanical Polishing）処理などの平坦化処理を施す。

次いで、ドライエッチングによって、図１５に示すように貫通孔１６７，１６８，１７０を形成する。貫通孔１６７では、第３層間絶縁膜１２、第２層間絶縁膜１１ｃおよびゲート絶縁膜１１ｂを貫通して、半導体層３０ａを上方に露出させる。貫通孔１６８では、第３層間絶縁膜１２を貫通して、容量上部電極１６ｃを上方に露出させる。貫通孔１７０では、工程Ｓ５で形成したホールパターン１６９の容量下部電極１６ａを上方に露出させる。

図１６に示すように、貫通孔１６７は、半導体層３０ａの−Ｙ方向の端部に配置される。貫通孔１６８は、本体部１６１の−Ｘ方向の端部に配置される。貫通孔１７０は、ホールパターン１６９に対応する位置である、本体部１６１の＋Ｘ方向の端部に配置される。そして工程Ｓ７へ進む。

工程Ｓ７では、図１７に示すように、データ線６および中継層７ａ，７ｂを含む第５層を形成する。データ線６および中継層７ａ，７ｂを形成する際に、貫通孔１６７，１６８，１７０を埋めるようにしてコンタクトホールＣＮＴ３，ＣＮＴ４ａ，ＣＮＴ４ｂも形成する。貫通孔１６７にはコンタクトホールＣＮＴ３が形成され、貫通孔１６８にはコンタクトホールＣＮＴ４ｂが形成され、貫通孔１７０にはコンタクトホールＣＮＴ４ａが形成される。

コンタクトホールＣＮＴ３は、データ線６と半導体層３０ａの図示しない高濃度ソース領域とを電気的に接続する。コンタクトホールＣＮＴ４ａは、中継層７ａと容量下部電極１６ａとを電気的に接続する。コンタクトホールＣＮＴ４ｂは、容量上部電極１６ｃと中継層７ｂとを電気的に接続する。

図１８に示すように、データ線６は、非開口領域ＣＬにおいて±Ｙ方向に延在して配置される。中継層７ａと中継層７ｂとは、データ線６を挟んで±Ｘ方向に対向して、データ線６から独立して島状に配置される。そして工程Ｓ８へ進む。

工程Ｓ８では、第５層上に第４層間絶縁膜１３を形成した後、容量線８などを含む第６層を形成する。第４層間絶縁膜１３は、例えば、酸化シリコン膜を用い、プラズマＣＶＤ法によって形成される。

次いで、ドライエッチングによって、第４層間絶縁膜１３を貫通して中継層７ａ，７ｂを露出させる貫通孔を形成する。そして、図１９に示すように、中継層７ａと電気的に接続するコンタクトホールＣＮＴ５ａを形成する。コンタクトホールＣＮＴ５ａは、中継層９ａと中継層７ａとを電気的に接続する。同様にして、中継層７ｂと電気的に接続するコンタクトホールＣＮＴ５ｂを形成する。コンタクトホールＣＮＴ５ｂは、容量線８と中継層７ｂとを電気的に接続する。これによって、容量線８は、中継層７ｂなどを介して容量上部電極１６ｃと電気的に接続される。

図２０に示すように、容量線８は、非開口領域ＣＬにおいて±Ｙ方向に延在すると共に、コンタクトホールＣＮＴ５ｂと電気的に接続するために−Ｘ方向に突出して形成される。中継層９ａは、中継層７ａと平面的に略重なる位置に容量線８から独立して島状に配置される。そして工程Ｓ９へ進む。

工程Ｓ９では、第６層上に第５層間絶縁膜１４を形成した後、画素電極１５を含む第７層を形成する。第５層間絶縁膜１４の形成には公知の技術が採用可能である。次いで、ドライエッチングによって、第５層間絶縁膜１４を貫通して中継層９ａを露出させる貫通孔を形成する。そして、図２１に示すように、開口領域ＯＰを覆う画素電極１５と、上記貫通孔を埋めるようなコンタクトホールＣＮＴ６とを形成する。

素子基板１０の製造方法のうち、以降の工程には公知の技術が採用可能であり、説明を省略する。以上に述べた製造方法により、素子基板１０および液晶装置１００が製造される。

以上に述べたように、本実施形態に係る電気光学装置としての液晶装置１００および液晶装置１００の製造方法によれば、以下の効果を得ることができる。

ＴＦＴ３０における光リーク電流の発生を抑制することができる。詳しくは、画素Ｐの開口領域ＯＰに沿って第２層間絶縁膜１１ｃの側壁４１ｃが設けられ、さらに側壁４１ｃに沿って容量素子１６の側面部１６３が設けられる。そのため、容量素子１６の面積は、従来と比べて大幅に拡大される。また、第２層間絶縁膜１１ｃの側壁４１ｃに囲まれた領域であるトレンチＴＲの内側に第３層間絶縁膜１２が設けられる。第３層間絶縁膜１２の屈折率は、第２層間絶縁膜１１ｃの屈折率よりも高い。したがって、画素Ｐの開口領域ＯＰから入射した光は、屈折率差によって反射され、第２層間絶縁膜１１ｃ中へは侵入しにくくなる。すなわち、開口領域ＯＰから入射した光は、第２層間絶縁膜１１ｃの側壁４１ｃの内側において第３層間絶縁膜１２内を導かれるようにして進行して、ＴＦＴ３０に対する光の侵入が抑えられる。これらにより、ＴＦＴ３０における光リーク電流の発生を抑制する液晶装置１００を提供することができる。

突出部１６２によって、容量素子１６の本体部１６１と容量素子１６の外縁である側面部１６３とが連続して形成される。そのため、画素Ｐの開口領域ＯＰに沿って、従来よりも大容量の容量素子１６を容易に設けることができる。また、データ線６と第２走査線３とによってＴＦＴ３０に入射する光を低減することができる。

第２層間絶縁膜１１ｃの側壁４１ｃが＋Ｙ方向および＋Ｘ方向に沿って設けられ、側壁４１ｃに沿って容量素子１６の側面部１６３が設けられる。そのため、側壁４１ｃに対して、＋Ｙ方向および＋Ｘ方向からＴＦＴ３０へ入射する光を抑えることができる。

凹部４３の側壁４１ａに沿って容量素子１６の側面部１６３が設けられるため、基板１０ｓ側からＴＦＴ３０に回り込んで入射する光が低減される。そのため、ＴＦＴ３０における光リーク電流の発生をさらに抑制することができる。

容量素子１６が容量下部電極１６ａおよび容量上部電極１６ｃを有することから、画像信号Ｄ１から画像信号Ｄｎのリークを防止することができる。

容量線８が容量素子１６の容量上部電極１６ｃと第２層間絶縁膜１１ｃ上で電気的に接続されることから、容量線８に共通電位を与えることによって、データ線６や第２走査線３などの電位の影響を画素電極１５に及びにくくすることができる。

液晶装置１００の製造方法において、ＴＦＴ３０を覆うように形成された第２層間絶縁膜１１ｃにおいて、側壁４１ｃが形成されて、側壁４１ｃに沿った容量素子１６が形成される。また、第２層間絶縁膜１１ｃの側壁４１ｃで囲まれた領域に、第２層間絶縁膜１１ｃよりも屈折率が高い第３層間絶縁膜１２が形成される。これによって、ＴＦＴ３０における光リーク電流の発生を抑制する液晶装置１００を製造することができる。

２．第２実施形態
本実施形態では、第１実施形態と同様に、電気光学装置として画素ごとにトランジスターとしてのＴＦＴを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する電子機器としての投射型表示装置において、光変調装置として好適に用いることができるものである。なお、本実施形態に係る液晶装置は、第１実施形態の液晶装置１００に対して、素子基板の構成を異ならせたものである。そのため、第１実施形態と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。

２．１．素子基板の構成
本実施形態の液晶装置に備わる素子基板１１０の構造について、図２２および図２３を参照して説明する。図２２は、第２実施形態に係る液晶装置における画素の配置を示す概略平面図である。図２３は、素子基板の構造を示す模式断面図である。なお、図２３では、図２２における、Ｃ−Ｃ’線に沿った断面およびＢ−Ｂ’線に沿った断面を並べて示している。また、図２３では、配向膜１８の図示を省略している。

本実施形態に係る液晶装置の画素Ｐは、図２２に示すように、第１実施形態と同様に、表示領域ＥにおいてＸ方向およびＹ方向にマトリクス状に配置されている。画素Ｐは、例えば、平面視で略四角形の開口領域ＯＰを有している。開口領域ＯＰは、±Ｘ方向および±Ｙ方向に延在し、格子状に設けられた遮光性の非開口領域ＣＬに囲まれている。

図２３に示すように、本実施形態の素子基板１１０は、ＴＦＴ３０と平面視で重なる位置であるＴＦＴ３０の下方にも容量素子１６が設けられている。素子基板１１０では、第２層間絶縁膜１１ｃの側壁４１ｃ側に、つまりトレンチＴＲの内側に、開口を有する空洞としてのスリットＳＬが設けられている。本実施形態では、容量素子１６は、ＴＦＴ３０の上方の本体部１６１やトレンチＴＲの内側の側面部１６３などに加えて、スリットＳＬにも設けられている。素子基板１１０は、この点が第１実施形態の素子基板１０と異なっている。

詳しくは、素子基板１１０は、第１走査線５の下方にスリットＳＬを有している。平面的に隣り合うスリットＳＬ同士は、内壁１１３によって区分されて連通していない。内壁１１３は、例えば、タングステン（Ｗ）で形成されている。

スリットＳＬの内側および内壁１１３のスリットＳＬに面する領域には、スリット絶縁膜１１１が設けられている。スリット絶縁膜１１１は、例えば、窒化シリコンで形成され、スリットＳＬ内の容量素子１６と内壁１１３との間において短絡の発生を防止する。また、スリット絶縁膜１１１は、スリットＳＬ内の容量素子１６および内壁１１３と、第１走査線５との間にも設けられて導通を遮断している。さらに、スリット絶縁膜１１１は、スリットＳＬ内の容量素子１６および内壁１１３と、基板１０ｓとの間にも設けられている。

スリットＳＬ内の容量素子１６は、トレンチＴＲ内の容量素子１６と連続して形成され、ＴＦＴ３０上方の容量素子１６と一体に形成される。これにより、本実施形態における容量素子１６の面積は、第１実施形態と比べてスリットＳＬ内に形成される分がさらに増大する。

２．２．液晶装置の製造方法
次に、本実施形態の液晶装置の製造方法について説明する。本実施形態の液晶装置の製造方法は、素子基板１１０の製造方法を含み、素子基板１１０の製造方法に備わる工程以外では公知の技術が採用可能である。また、素子基板１１０の製造方法は、第１実施形態の素子基板１０の製造方法を含む。そのため、以下の説明では、素子基板１１０の製造方法における特有の工程についてのみ述べることとする。なお、以下の製造方法においては、特に断りがない限り公知の技術が採用可能である。

本実施形態の素子基板１１０の製造方法について、図２４から図３１を参照して説明する。図２４、図２６、図２８、図３０は、素子基板の製造方法を示す模式断面図である。図２５、図２７、図２９は、素子基板の製造方法を示す概略平面図である。図３１は、スリットの配置を示す概略平面図である。なお、以下の説明では、図２３も参照することとする。

素子基板１１０の製造方法は、素子基板１０の製造方法における工程Ｓ１の前に、スリットＳＬに付帯した構成を形成する工程を有している。以下、該工程について具体的に述べる。

まず、図２４に示すように、基板１０ｓ上に内壁１１３などを形成する。具体的には、基板１０ｓ上にベタ状に窒化シリコン膜を形成して、スリット絶縁膜１１１の一部を形成する。スリット絶縁膜１１１の厚さは、特に限定されないが、１０ｎｍから３０ｎｍとする。その後、スリット絶縁膜１１１上に、ベタ状に酸化シリコン膜１１５を形成する。酸化シリコン膜１１５の厚さは、特に限定されないが、例えば約５００ｎｍとする。その後、図２２に示した非開口領域ＣＬの画素電極１５と重ならない領域に、溝部を設ける。溝部は画素電極１５に対応して、格子状に配置される。溝部では、酸化シリコン膜１１５を除去して上方にスリット絶縁膜１１１を露出させる。

次いで、溝部の内壁の側面にスリット絶縁膜１１１の一部を形成する。スリット絶縁膜１１１の厚さは、特に限定されないが、１０ｎｍから３０ｎｍとする。そして、スリット絶縁膜１１１を形成した溝部の内側に、タングステンにて内壁１１３を形成する。内壁１１３の厚さは、酸化シリコン膜１１５と同等とする。

次いで、酸化シリコン膜１１５および内壁１１３の上方に、スリット絶縁膜１１１をベタ状に形成する。スリット絶縁膜１１１の厚さは、特に限定されないが、１０ｎｍから３０ｎｍとする。

これによって、基板１０ｓ上にスリット絶縁膜１１１を介して酸化シリコン膜１１５と内壁１１３とが配置される。酸化シリコン膜１１５と内壁１１３との間、および酸化シリコン膜１１５と内壁１１３との上方にも、スリット絶縁膜１１１が配置される。内壁１１３は、図２５に示すように、平面視にて格子状に形成される。

次に、図２６に示すように、第１走査線５およびスリットＳＬなどを形成する。具体的には、スリット絶縁膜１１１上に、タングステンシリサイド膜を設ける。タングステンシリサイド膜の厚さは、特に限定されないが、例えば約１５０ｎｍである。該タングステンシリサイド膜の一部は、後述するパターニングによって第１走査線５と成る。

その後、素子基板１１０における画素Ｐの略中央に、パターニングによって開口部ＨＯを設ける。開口部ＨＯは、酸化シリコン膜１１５の上方のスリット絶縁膜１１１および上記タングステンシリサイド膜のみを貫通する貫通孔である。すなわち、開口部ＨＯの上方には、酸化シリコン膜１１５が露出する。開口部ＨＯの形状は、特に限定されないが、例えば直径が１００ｎｍから３００ｎｍの略円形である。

その後、フッ酸またはバッファードフッ酸を用いてウェットエッチングを施す。これによって、開口部ＨＯから酸化シリコン膜１１５にエッチング液が到達して、酸化シリコン膜１１５が除去される。これに対して、上記タングステンシリサイド膜、スリット絶縁膜１１１および内壁１１３は除去されずに残る。これにより、酸化シリコン膜１１５が存在した部位に、スリットＳＬを含む空間が形成される。そして、上記タングステンシリサイド膜をパターニングして第１走査線５とする。

第１走査線５は、図２７に示すように、格子状に配置された内壁１１３と略重なるように配置される。なお、図２７では、スリット絶縁膜１１１の図示を省略している。

次に、図２８および図２９に示すように、半導体層３０ａ、第２走査線３などを形成する。具体的には、第１走査線５を含む第１層上に第１層間絶縁膜１１ａをベタ状に形成する。第１層間絶縁膜１１ａの形成には、例えば、プラズマＣＶＤ法を用いる。このとき、開口部ＨＯの上方を第１層間絶縁膜１１ａにて被覆する。その後、第１実施形態の素子基板１０の製造方法と同様にして、一対のコンタクトホールＣＮＴ１、半導体層３０ａ、ゲート絶縁膜１１ｂおよびゲート電極３０ｇを含む第２走査線３を形成する。

次に、図３０に示すように、トレンチＴＲ、第１導電膜１６０ａ、誘電体膜１６０ｂおよび第２導電膜１６０ｃなどを成膜する。具体的には、第１実施形態の素子基板１０における製造方法の工程Ｓ２と同様にして、第２走査線３およびＴＦＴ３０を覆うように第２層間絶縁膜１１ｃを形成する。その後、上記製造方法の工程Ｓ３と同様にして、トレンチＴＲを形成する。これにより、トレンチＴＲは、側壁４１ａ，４１ｂ，４１ｃおよび凹部４３を有すると共に、スリットＳＬと連通する。

そして、上記製造方法の工程Ｓ４と同様にして、第１導電膜１６０ａと、誘電体膜１６０ｂと、第２導電膜１６０ｃとを順に成膜する。詳しくは、第２層間絶縁膜１１ｃの上方、トレンチＴＲの内側およびスリットＳＬ内を被覆するように減圧ＣＶＤ法を用いて、第１導電膜１６０ａを成膜し、次いで誘電体膜１６０ｂを成膜し、次いで第２導電膜１６０ｃを成膜する。

以上によって、図３１に示すように、平面視にて開口領域ＯＰに隣接する領域にスリットＳＬが形成される。換言すれば、１個の画素Ｐに対応する１個の開口領域ＯＰを囲むようにスリットＳＬが配置される。また、スリットＳＬは、図２５に示した内壁１１３に沿って配置される。ここで、内壁１１３は、平面視にて、隣り合う開口領域ＯＰを区分するように非開口領域ＣＬに配置されればよく、非開口領域ＣＬの±Ｘ方向および±Ｙ方向の中央に配置されなくてもよい。

以降の工程は、第１実施形態の素子基板１０における製造方法の工程Ｓ５以降と同様にして行う。なお、トレンチＴＲ内へ第３層間絶縁膜１２を設ける際には、スリットＳＬ内へ第３層間絶縁膜１２が付き回らずにスリットＳＬ内に空間が残存してもよい。

以上に述べたように、本実施形態に係る電気光学装置としての液晶装置および液晶装置の製造方法によれば、第１実施形態における効果に加えて、以下の効果を得ることができる。

ＴＦＴ３０の下方の、ＴＦＴ３０と重なる位置に容量素子１６が設けられていることから、ＴＦＴ３０に下方から入射する光をさらに抑えることができる。

空洞であるスリットＳＬによってＴＦＴ３０と重なる位置に、容易に容量素子１６を設けることができる。また、スリットＳＬ内にも容量素子１６が設けられることから、容量素子１６の面積をさらに増大させることができる。

３．第３実施形態
３．１．電子機器
本実施形態の電子機器について、投射型表示装置を例に挙げ、図３２を参照して説明する。図３２は、第３実施形態に係る電子機器としての投射型表示装置の構成を示す概略図である。

図３２に示すように、本実施形態の電子機器としての投射型表示装置１０００は、光源としてのランプユニット１００１、色分離光学系としてのダイクロイックミラー１０１１，１０１２、電気光学パネルである３個の液晶装置１Ｂ，１Ｇ，１Ｒ、３個の反射ミラー１１１１，１１１２，１１１３、３個のリレーレンズ１１２１，１１２２，１１２３、色合成光学系としてのダイクロイックプリズム１１３０、投射光学系としての投射レンズ１１４０を備えている。

ランプユニット１００１では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。

ランプユニット１００１から射出された光は、２個のダイクロイックミラー１０１１，１０１２によって、各々異なる波長域の３色の色光に分離する。３色の色光とは、略赤色の光、略緑色の光、略青色の光である。以降の説明において、上記略赤色の光を赤色光Ｒともいい、上記略緑色の光を緑色光Ｇともいい、上記略青色の光を青色光Ｂともいう。

ダイクロイックミラー１０１１は、赤色光Ｒを透過させると共に、赤色光Ｒよりも波長が短い、緑色光Ｇおよび青色光Ｂを反射させる。ダイクロイックミラー１０１１を透過した赤色光Ｒは、反射ミラー１１１１で反射され、液晶装置１Ｒに入射する。ダイクロイックミラー１０１１で反射された緑色光Ｇは、ダイクロイックミラー１０１２によって反射された後、液晶装置１Ｇに入射する。ダイクロイックミラー１０１１で反射された青色光Ｂは、ダイクロイックミラー１０１２を透過して、リレーレンズ系１１２０へ射出される。

リレーレンズ系１１２０は、リレーレンズ１１２１，１１２２，１１２３、反射ミラー１１１２，１１１３を有している。青色光Ｂは、緑色光Ｇや赤色光Ｒと比べて光路が長いため、光束が大きくなりやすい。そのため、リレーレンズ１１２２を用いて光束の拡大を抑えている。リレーレンズ系１１２０に入射した青色光Ｂは、反射ミラー１１１２で反射されると共に、リレーレンズ１１２１によってリレーレンズ１１２２の近傍で収束される。そして、青色光Ｂは、反射ミラー１１１３およびリレーレンズ１１２３を経て、液晶装置１Ｂに入射する。

投射型表示装置１０００における、光変調装置である液晶装置１Ｒ，１Ｇ，１Ｂには、第１実施形態の電気光学装置としての液晶装置１００が適用されている。また、液晶装置１Ｒ，１Ｇ，１Ｂとして、第１実施形態以外の液晶装置を適用してもよい。

液晶装置１Ｒ，１Ｇ，１Ｂのそれぞれは、投射型表示装置１０００の上位回路と電気的に接続される。これにより、赤色光Ｒ、緑色光Ｇ、青色光Ｂの階調レベルを指定する画像信号がそれぞれ外部回路から供給され、上位回路で処理される。これにより、液晶装置１Ｒ，１Ｇ，１Ｂが駆動されて、それぞれの色光が変調される。

液晶装置１Ｒ，１Ｇ，１Ｂによって変調された赤色光Ｒ、緑色光Ｇ、青色光Ｂは、ダイクロイックプリズム１１３０に３方向から入射する。ダイクロイックプリズム１１３０は、入射した赤色光Ｒ、緑色光Ｇ、青色光Ｂを合成する。ダイクロイックプリズム１１３０において、赤色光Ｒおよび青色光Ｂは９０度に反射され、緑色光Ｇは透過する。そのため、赤色光Ｒ、緑色光Ｇ、青色光Ｂは、カラー画像を表示する表示光として合成され、投射レンズ１１４０に向かって射出される。

投射レンズ１１４０は、投射型表示装置１０００の外側を向いて配置されている。表示光は、投射レンズ１１４０を介して拡大されて射出され、投射対象であるスクリーン１２００に投射される。

本実施形態では、電子機器として投射型表示装置１０００を例示したが、本発明の電気光学装置が適用される電子機器はこれに限定されない。例えば、投射型のＨＵＤ（Head-Up Display）、直視型のＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に適用されてもよい。

以上に述べたように、本実施形態に係る投射型表示装置１０００によれば、以下の効果を得ることができる。

トランジスターにおける光リーク電流の発生が抑制され、表示品質が向上した投射型表示装置１０００を提供することができる。

以下に、実施形態から導き出される内容を記載する。

電気光学装置は、トランジスターと、トランジスターに電気的に接続された容量素子と、画素の開口領域に沿う側壁を有し、トランジスターと重なる位置に設けられた層間絶縁膜と、層間絶縁膜の側壁に囲まれた領域に、該層間絶縁膜よりも屈折率の高い絶縁膜と、を備え、容量素子は、層間絶縁膜の側壁に沿って設けられている。

この構成によれば、トランジスターにおける光リーク電流の発生を抑制することができる。詳しくは、画素の開口領域に沿って層間絶縁膜の側壁が設けられ、さらに該側壁に沿って容量素子が設けられる。そのため、容量素子の面積は、従来と比べて大幅に拡大される。また、層間絶縁膜の側壁に囲まれた領域に絶縁膜が設けられる。絶縁膜の屈折率は、層間絶縁膜の屈折率よりも高い。したがって、画素の開口領域から入射した光は、屈折率差によって反射され、層間絶縁膜中へは侵入しにくくなる。すなわち、開口領域から入射した光は、層間絶縁膜の側壁の内側において絶縁膜内を導かれるようにして進行して、トランジスターに対する光の侵入が抑えられる。これらにより、トランジスターにおける光リーク電流の発生を抑制する電気光学装置を提供することができる。

上記の電気光学装置は、第１方向に延在するデータ線と、第１方向と交差する第２方向に延在する走査線と、を備え、容量素子は、データ線および走査線と重なるように設けられた本体部と、データ線と隣り合うデータ線との間において第１方向に突出する突出部と、を有し、容量素子の外縁は、画素の開口領域に沿って設けられていることが好ましい。

この構成によれば、突出部によって、容量素子の本体部と外縁とが連続して形成される。そのため、画素の開口領域に沿って、従来よりも大容量の容量素子を容易に設けることができる。また、データ線と走査線とによってトランジスターに入射する光を低減することができる。

上記の電気光学装置において、層間絶縁膜の側壁は、第１方向および第２方向に沿って設けられ、当該第１方向および当該第２方向に沿って設けられた側壁に沿って容量素子が設けられていることが好ましい。

この構成によれば、層間絶縁膜の側壁に対して、第１方向および第２方向からトランジスターへ入射する光を抑えることができる。

上記の電気光学装置は、側壁を有する凹部が設けられた基板を備え、凹部の側壁は、層間絶縁膜の側壁に沿って設けられ、容量素子は、凹部の側壁に沿って設けられていることが好ましい。

この構成によれば、凹部の側壁に沿って容量素子が設けられるため、基板側からトランジスターに回り込んで入射する光が低減される。そのため、トランジスターにおける光リーク電流の発生をさらに抑制することができる。

上記の電気光学装置は、トランジスターと重なる位置に容量素子が設けられていることが好ましい。

この構成によれば、容量素子によって、トランジスターに入射する光をさらに抑えることができる。

上記の電気光学装置は、トランジスターと重なる位置に、層間絶縁膜の側壁側に開口を有する空洞を有し、容量素子は、空洞に設けられていることが好ましい。

この構成によれば、空洞によってトランジスターと重なる位置に、容易に容量素子を設けることができる。また、空洞内にも容量素子が設けられることから、容量素子の面積をさらに増大させることができる。

上記の電気光学装置において、容量素子は、容量電極を有することが好ましい。

この構成によれば、画像信号のリークを防止することができる。

上記の電気光学装置は、トランジスターの半導体層と重なるように設けられた容量線を備え、容量線は、容量素子の容量電極と層間絶縁膜上で電気的に接続されることが好ましい。

この構成によれば、容量線に共通電位を与えることによって、データ線や走査線の電位の影響を画素電極に及びにくくすることができる。

電子機器は、上記の電気光学装置を備える。

この構成によれば、トランジスターにおける光リーク電流の発生が抑制され、表示品質が向上した電子機器を提供することができる。

電気光学装置の製造方法は、トランジスターを覆うように層間絶縁膜を形成する工程と、層間絶縁膜の画素の開口領域に対応する領域をエッチングして側壁を形成する工程と、層間絶縁膜を覆うように第１導電膜と、誘電体膜と、第２導電膜とを順に成膜する工程と、第１導電膜、誘電体膜および第２導電膜を同時にエッチングして、層間絶縁膜上および層間絶縁膜の側壁に沿って第１容量電極、容量絶縁膜および第２容量電極を有する容量素子を形成する工程と、層間絶縁膜の側壁で囲まれた領域に、層間絶縁膜よりも屈折率の高い絶縁膜を、容量素子と接するように形成する工程と、を備える。

この構成によれば、トランジスターを覆うように形成された層間絶縁膜において、側壁が形成されて、該側壁に沿った容量素子が形成される。また、層間絶縁膜の側壁で囲まれた領域に、層間絶縁膜よりも屈折率が高い絶縁膜が形成される。これによって、トランジスターにおける光リーク電流の発生を抑制する電気光学装置を製造することができる。

３…走査線としての第２走査線、６…データ線、８…容量線、１０ｓ…基板、１１ｃ…層間絶縁膜としての第２層間絶縁膜、１２…絶縁膜としての第３層間絶縁膜、１６…容量素子、１６ａ…第１容量電極としての容量下部電極、１６ｂ…容量絶縁膜としての誘電体層、１６ｃ…第２容量電極としての容量上部電極、３０…トランジスターとしてのＴＦＴ、３０ａ…半導体層、４１ｃ…側壁、４３…凹部、１００…電気光学装置としての液晶装置、１６０ａ…第１導電膜、１６０ｂ…誘電体膜、１６０ｃ…第２導電膜、１６１…本体部、１６２…突出部、１６３…容量素子の外縁としての側面部、１０００…電子機器としての投射型表示装置、ＯＰ…開口領域、Ｐ…画素、ＳＬ…空洞としてのスリット。

Claims (10)

1. トランジスターと、
   前記トランジスターに電気的に接続された容量素子と、
   画素の開口領域に沿う側壁を有し、前記トランジスターと重なる位置に設けられた層間絶縁膜と、
   前記層間絶縁膜の前記側壁に囲まれた領域に、該層間絶縁膜よりも屈折率の高い絶縁膜と、を備え、
   前記容量素子は、前記層間絶縁膜の前記側壁に沿って設けられている電気光学装置。
2. 第１方向に延在するデータ線と、
   前記第１方向と交差する第２方向に延在する走査線と、を備え、
   前記容量素子は、前記データ線および前記走査線と重なるように設けられた本体部と、前記データ線と隣り合うデータ線との間において前記第１方向に突出する突出部と、を有し、
   前記容量素子の外縁は、前記画素の開口領域に沿って設けられている、請求項１に記載の電気光学装置。
3. 前記層間絶縁膜の前記側壁は、前記第１方向および前記第２方向に沿って設けられ、
   当該第１方向および当該第２方向に沿って設けられた前記側壁に沿って前記容量素子が設けられている、請求項２に記載の電気光学装置。
4. 側壁を有する凹部が設けられた基板を備え、
   前記凹部の前記側壁は、前記層間絶縁膜の前記側壁に沿って設けられ、
   前記容量素子は、前記凹部の前記側壁に沿って設けられている、請求項１から請求項３のいずれか１項に記載の電気光学装置。
5. 前記トランジスターと重なる位置に前記容量素子が設けられている、請求項１から請求項４のいずれか１項に記載の電気光学装置。
6. 前記トランジスターと重なる位置に、前記層間絶縁膜の前記側壁側に開口を有する空洞を有し、
   前記容量素子は、前記空洞に設けられている、請求項５に記載の電気光学装置。
7. 前記容量素子は、容量電極を有する、請求項１から請求項６のいずれか１項に記載の電気光学装置。
8. 前記トランジスターの半導体層と重なるように設けられた容量線を備え、
   前記容量線は、前記容量素子の前記容量電極と前記層間絶縁膜上で電気的に接続される、請求項７に記載の電気光学装置。
9. 請求項１から請求項８のいずれか１項に記載の電気光学装置を備えた電子機器。
10. トランジスターを覆うように層間絶縁膜を形成する工程と、
    前記層間絶縁膜の画素の開口領域に対応する領域をエッチングして側壁を形成する工程と、
    前記層間絶縁膜を覆うように第１導電膜と、誘電体膜と、第２導電膜とを順に成膜する工程と、
    前記第１導電膜、前記誘電体膜および前記第２導電膜を同時にエッチングして、前記層間絶縁膜上および前記層間絶縁膜の前記側壁に沿って第１容量電極、容量絶縁膜および第２容量電極を有する容量素子を形成する工程と、
    前記層間絶縁膜の前記側壁で囲まれた領域に、前記層間絶縁膜よりも屈折率の高い絶縁膜を、前記容量素子と接するように形成する工程と、を備えた電気光学装置の製造方法。

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