JP2021068774A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】保持容量を増大させる半導体装置の製造方法を提供すること。【解決手段】液晶装置１００の製造方法は、基板１０ｓ上にハードマスクＨＭ１を形成する工程と、ハードマスクＨＭ１と離間して一対のレジストマスクＲＥ１を形成する工程と、ハードマスクＨＭ１および一対のレジストマスクＲＥ１を介して、基板１０ｓをエッチングしてトレンチＴＲ１，ＴＲ２を形成する工程と、トレンチＴＲ１，ＴＲ２内に容量素子１６を形成する工程と、を備える。【選択図】図１１

Description

本発明は、半導体装置の製造方法に関する。

従来、半導体装置の１つとして、画素のスイッチング素子にトランジスターを備えたアクティブ駆動型の液晶装置が知られていた。このような液晶装置をプロジェクターなどの光変調手段に用いると、直視型の液晶装置に比べて液晶装置への入射光が増大する。入射光が増大することによって、トランジスター領域において光リーク電流が発生しやすくなる。光リーク電流は、画素の電位保持を阻害して、ちらつきや画素単位の表示ムラといった表示品質の劣化を生じさせる場合がある。そこで、このような表示品質の劣化を抑えるために、保持容量を増大させる試みが成されている。

例えば、特許文献１には、補助容量素子を備えた表示装置が開示されている。また、特許文献２には、基板に対して垂直方向に形成された溝内に、画素付加容量が形成された液晶表示装置が開示されている。

特開２００６−６４９６７号公報 特開平６−６７２０７号公報

しかしながら、特許文献１および特許文献２に記載の表示装置では、画素の微細化が進むと、保持容量を確保することが難しいという課題があった。詳しくは、画素を微細化すると、容量素子を設けるためのトレンチを配置するスペースも小さくなる。そのため、トレンチを深くして保持容量を確保する方策が考えられるが、深いトレンチを製造するにはマイクロローディング効果による制限があった。すなわち、従来よりも半導体装置の保持容量を増大させる製造方法が求められていた。

半導体装置の製造方法は、絶縁部材上にハードマスクを形成する工程と、ハードマスクと離間してレジストマスクを形成する工程と、ハードマスクおよびレジストマスクを介して、絶縁部材をエッチングして溝を形成する工程と、溝内に第１容量電極、容量絶縁層、および第２容量電極を形成する工程と、を備える。

上記の半導体装置の製造方法は、レジストマスクを形成する工程において、ハードマスクの両側にレジストマスクを形成し、溝を形成する工程において、ハードマスクの両側に溝を形成することが好ましい。

上記の半導体装置の製造方法は、トランジスターの半導体層を形成する工程を備え、第１容量電極は、半導体層の一方のソースドレイン領域を延在して形成されることが好ましい。

上記の半導体装置の製造方法において、第１容量電極は、半導体層の他方のソースドレイン領域と電気的に接続される第１配線と重なるように形成され、半導体層は、トランジスターのゲート電極と電気的に接続される第２配線と重なるように形成されることが好ましい。

上記の半導体装置の製造方法は、ハードマスクを形成する工程の前に、絶縁部材に凹部を形成する工程を備え、ハードマスクを形成する工程において、凹部内に無機膜を成膜してから、エッチバックによってハードマスクを凹部の側面に沿って形成することが好ましい。

第１実施形態に係る電気光学装置としての液晶装置の構成を示す概略平面図。 液晶装置の構造を示す模式断面図。 液晶装置の電気的な構成を示す等価回路図。 画素の配置を示す概略平面図。 素子基板の構造を示す模式断面図。 素子基板におけるトレンチの構造を示す斜視図。 液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図。 素子基板の製造方法のうち、トレンチの製造方法を示す工程フロー図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す概略平面図。 第２実施形態に係る液晶装置における素子基板の構造を示す模式断面図。 素子基板の製造方法のうち、トレンチの製造方法を示す工程フロー図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 トレンチの製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 変形例に係る電子機器としての投射型表示装置の構成を示す概略図。

ここで、以下の各図においては、必要に応じて、相互に直交する座標軸としてＸＹＺ軸を付し、各矢印が指す方向を＋方向とし、＋方向と反対の方向を−方向とする。なお、＋Ｚ方向を上方、−Ｚ方向を下方ということもあり、＋Ｚ方向から見ることを平面視あるいは平面的という。さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物を介して配置される場合、または基板の上に一部が接して配置され、一部が他の構造物を介して配置される場合のいずれかを表すものとする。

１．第１実施形態
本実施形態では、半導体装置として、画素ごとにトランジスターとしての薄膜トランジスター（Thin Film Transistor）を備えたアクティブ駆動型の液晶装置を例示する。なお、以降、薄膜トランジスターをＴＦＴと略していう。この液晶装置は、例えば、投射型表示装置の光変調装置の他、投射型のＨＵＤ（Head-Up Display）、直視型のＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に用いることができるものである。なお、半導体装置は、液晶装置以外にも様々な分野で適用可能であって、例えば、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）のような記憶素子にも適用することができる。

１．１．液晶装置の構成
本実施形態に係る液晶装置の構成について、図１から図３を参照して説明する。図１は、第１実施形態に係る半導体装置としての液晶装置の構成を示す概略平面図である。図２は、液晶装置の構造を示す模式断面図である。図３は、液晶装置の電気的な構成を示す等価回路図である。ここで、図２は、図１の線分Ｈ−Ｈ’を含み、ＹＺ平面に沿う断面を示している。

図１および図２に示すように、本実施形態の液晶装置１００は、素子基板１０、素子基板１０と対向配置された対向基板２０、および素子基板１０と対向基板２０との間に挟持された液晶を含む液晶層５０を備えている。

素子基板１０の基板１０ｓには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板２０の基板２０ｓには、例えば、ガラス基板、石英基板などの透明基板が用いられる。

素子基板１０は、平面的な形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材４０を介して接合されている。素子基板１０と対向基板２０との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層５０が設けられている。

シール材４０の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。シール材４０と表示領域Ｅとの間には、表示領域Ｅを取り囲んで見切り部２４が設けられている。表示領域Ｅの周囲には、表示に寄与しない、図示しないダミー画素領域が設けられている。

素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。該端子部に沿った第１辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１辺部に対向する第２辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。

第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿ったシール材４０と表示領域Ｅとの間には、走査線駆動回路１０２が設けられている。また、第２辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２をつなぐ複数の配線１０７が設けられている。

これらデータ線駆動回路１０１および走査線駆動回路１０２につながる配線は、第１辺部に沿って配列した複数の外部接続端子１０４に電気的に接続されている。なお、検査回路１０３の配置は上記に限定されない。

ここで、本明細書では、第１辺部に沿う方向は±Ｘ方向である。また、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿う方向は、±Ｙ方向となる。また、±Ｘ方向および±Ｙ方向と直交し、素子基板１０および対向基板２０の法線方向が±Ｚ方向となる。

図２に示すように、基板１０ｓの液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５およびスイッチング素子である、トランジスターとしてのＴＦＴ３０、信号配線、およびこれらを被覆する配向膜１８が設けられている。ＴＦＴ３０および画素電極１５は、画素Ｐの構成要素である。素子基板１０は、基板１０ｓ、基板１０ｓ上に設けられた画素電極１５、ＴＦＴ３０、信号配線、および配向膜１８を含む。画素電極１５はＴＦＴ３０に対応して設けられている。

基板２０ｓの液晶層５０側の表面には、見切り部２４、これを被覆して成膜された絶縁層２５、絶縁層２５を被覆して設けられた共通電極としての対向電極２１、および対向電極２１を被覆する配向膜２２が設けられている。本実施形態における対向基板２０は、少なくとも見切り部２４と、対向電極２１および配向膜２２とを含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に配置した例を示したが、これに限定されない。

図１に示すように、見切り部２４は、表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２および検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの回路に入射する光が遮蔽されて、光の入射による回路の誤動作が防止される。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽されて、表示領域Ｅの表示において高いコントラストが確保される。

絶縁層２５は、例えば、光透過性を有する酸化シリコンなどの無機材料から成る。絶縁層２５は、見切り部２４を被覆すると共に、液晶層５０側の表面が平坦となるように設けられている。

対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成り、絶縁層２５を被覆すると共に、対向基板２０の四隅に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続されている。

画素電極１５を被覆する配向膜１８、および対向電極２１を被覆する配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２２の形成材料としては、酸化シリコンなどの無機配向膜、およびポリイミドなどの有機配向膜が挙げられる。

このような液晶装置１００は、例えば透過型である。透過型の液晶装置１００には、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。素子基板１０と対向基板２０とを含む液晶パネルにおいて、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。

本実施形態では、以降、配向膜１８，２２として上述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。

次に、液晶装置１００の電気的な構成について述べる。図３に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号配線として、第１配線であるデータ線６、第２配線である走査線３、データ線６に沿って平行に配置された容量線８を、それぞれ複数有している。走査線３は±Ｘ方向に延在している。データ線６および容量線８は±Ｙ方向に延在している。なお、容量線８が延在する方向は±Ｙ方向に限定されない。

走査線３、データ線６および容量線８と、これらの信号配線類とにより区分された領域に、画素電極１５、ＴＦＴ３０および容量素子１６が設けられ、これらが画素Ｐの画素回路を構成している。画素電極１５、ＴＦＴ３０、および容量素子１６は、画素Ｐごとに配置されている。

画素電極１５は、ＴＦＴ３０における一方のソースドレイン領域である画素電極側ソースドレイン領域に電気的に接続される。走査線３はＴＦＴ３０のゲートに電気的に接続される。詳しくは、データ線６は、ＴＦＴ３０における他方のソースドレイン領域であるデータ線側ソースドレイン領域に電気的に接続される。走査線３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。ＴＦＴ３０のソースドレイン領域を含む半導体層については後述する。

データ線６は、上述したデータ線駆動回路１０１に電気的に接続されて、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３は、上述した走査線駆動回路１０２に電気的に接続されて、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路１０１からデータ線６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給されてもよく、互いに隣り合う複数のデータ線６同士に対してグループごとに供給されてもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングでパルス的に線順次にて供給する。

液晶装置１００においては、スイッチング素子であるＴＦＴ３０は、走査信号ＳＣ１から走査信号ＳＣｍの入力によって一定期間だけオン状態とされる。これにより、データ線６から供給される画像信号Ｄ１から画像信号Ｄｎが、所定のタイミングで画素電極１５に書き込まれる。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１から画像信号Ｄｎは、画素電極１５と、液晶層５０を介して対向配置された対向電極２１との間で一定期間保持される。

保持された画像信号Ｄ１から画像信号Ｄｎがリークするのを防止するため、画素電極１５と対向電極２１との間に設けられた液晶容量に対して、並列に容量素子１６が電気的に接続される。容量素子１６は、ＴＦＴ３０の後述する半導体層と容量線８との間の層に設けられている。半導体層および容量素子１６の詳細については後述する。

ここで、図３では図示を省略しているが、データ線６には、上述した検査回路１０３が電気的に接続される。そのため、液晶装置１００の製造工程において、検査回路１０３を介して上記画像信号を検出し、液晶装置１００の動作不具合などを確認することが可能である。

次に、液晶装置１００における画素Ｐの構成について、図４を参照して説明する。図４は、画素の配置を示す概略平面図である。

図４に示すように、液晶装置１００における画素Ｐは、表示領域Ｅにおいて±Ｘ方向および±Ｙ方向にマトリクス状に配置される。画素Ｐは、例えば、平面視で略四角形の開口領域ＯＰを有している。開口領域ＯＰは、±Ｘ方向および±Ｙ方向に延在し、格子状に設けられた遮光性の非開口領域ＣＬに囲まれている。

±Ｘ方向に延在する非開口領域ＣＬには、上述した走査線３が設けられている。走査線３には遮光性の導電部材が用いられており、走査線３によって非開口領域ＣＬの一部が構成されている。

±Ｙ方向に延在する非開口領域ＣＬには、上述したデータ線６が設けられている。データ線６にも遮光性の導電部材が用いられており、データ線６によって非開口領域ＣＬの一部が構成されている。

非開口領域ＣＬは、素子基板１０に設けられた、走査線３、データ線６、ＴＦＴ３０、および容量線８などによって構成される。さらに、非開口領域ＣＬは、対向基板２０において、上述した見切り部２４と同層に設けられ、格子状にパターニングされたブラックマトリクスである遮光部を含んでもよい。

±Ｘ方向に延在する非開口領域ＣＬにおいて、各画素Ｐに対応する±Ｘ方向の中程には、上述したＴＦＴ３０を±Ｙ方向に挟んでコンタクトホールが設けられている。そのため、該コンタクトホールが設けられた領域は、非開口領域ＣＬの±Ｙ方向の幅が、他と比べて大きくなっている。また、±Ｙ方向に隣り合う画素Ｐの間の非開口領域ＣＬには、上述した容量素子１６が設けられている。上記コンタクトホールや容量素子１６を含む画素Ｐの詳細な構造については後述する。

画素Ｐごとに、平面視で略正方形の画素電極１５が設けられている。画素電極１５は、外縁が非開口領域ＣＬと重なるように開口領域ＯＰに設けられている。画素電極１５は、画素Ｐに対応してマトリクス状に複数配置されている。

本実施形態の液晶装置１００は、上述したように透過型であって、対向基板２０側から光が入射することを前提としている。そのため、素子基板１０は、ＴＦＴ３０に対して、直接的に入射する光のみならず、入射光に由来する回折光や反射光などをも低減する構造を備えている。また、液晶装置１００は保持容量が増大した容量素子１６を備えている。

なお、液晶装置１００への光の入射方向は、対向基板２０側からに限定されず、素子基板１０側からとしてもよい。また、液晶装置１００は、入射する光を画素Ｐごとに集光させるマイクロレンズなどの集光手段を、光が入射する側の基板に備える構成であってもよい。

１．２．素子基板の構成
液晶装置１００に備わる素子基板１０の構造について、図５および図６を参照して説明する。図５は、素子基板の構造を示す模式断面図である。図６は、素子基板におけるトレンチの構造を示す斜視図である。ここで、図５では、図４における線分Ａ１−Ａ２、線分Ｃ１−Ｃ２、および線分Ｂ１−Ｂ２の各々を含み、±Ｚ方向に沿う３つの断面を並べて示している。また、図５では、配向膜１８の図示を省略している。図６では、基板１０ｓおよび２つのトレンチのみを図示している。

図５に示すように、液晶装置１００の素子基板１０は、基板１０ｓ、走査線３、半導体層３０Ｓとゲート電極３０Ｇとを含むＴＦＴ３０、容量素子１６、データ線６、および後述する複数の層間絶縁層を備えている。素子基板１０の基板１０ｓは、２つのトレンチＴＲ１，ＴＲ２を有している。基板１０ｓ上には、複数の層として、第１層から第６層が積層されている。なお、線分Ａ１−Ａ２のうち±Ｙ方向に沿う部分は、平面的にトレンチＴＲ１と重なっている。

素子基板１０における複数の層は、下方から順に、走査線３を含む第１層、半導体層３０Ｓを含む第２層、ゲート電極３０Ｇを含む第３層、データ線６を含む第４層、容量配線としての容量線８を含む第５層、および画素電極１５を含む第６層を有している。

第１層と第２層との間には第１層間絶縁層１１ａが、第２層と第３層との間にはゲート絶縁層１１ｂおよび容量絶縁層１６ｂが、第３層と第４層との間には第２層間絶縁層１１ｃが、第４層と第５層との間には第３層間絶縁層１２が、第５層と第６層との間には第４層間絶縁層１３が、それぞれ設けられている。これにより、各層間における短絡の発生が防止される。

基板１０ｓ上の第１層には走査線３が設けられている。走査線３は、平面視にて図４に示した非開口領域ＣＬに設けられている。走査線３は、±Ｘ方向に延在する部位と該部位から±Ｙ方向に突出する部位とを有している。

走査線３には、遮光性および導電性を有する公知の形成材料が採用可能である。そのため、走査線３は、主に下方から半導体層３０Ｓに入射する光を遮光する機能を有している。本実施形態では、走査線３の形成材料としてタングステンシリサイドを用いる。走査線３の厚さは、特に限定されないが、例えば約１５０ｎｍである。なお、本明細書においては、±Ｚ方向における各層の厚さを単に厚さともいう。

走査線３と第２層との間には、第１層間絶縁層１１ａが設けられている。第１層間絶縁層１１ａは、走査線３とＴＦＴ３０とを絶縁する。また、第１層間絶縁層１１ａは、トレンチＴＲ１，ＴＲ２内まで延在して設けられる。

第１層間絶縁層１１ａの形成材料には、シリコン系酸化膜などが採用される。該形成材料としては、例えば、酸化シリコン（None-doped Silicate Glass：ＮＳＧ）や窒化シリコンなどが挙げられる。本実施形態では、第１層間絶縁層１１ａの形成材料として酸化シリコンを用いる。第１層間絶縁層１１ａの厚さは、特に限定されないが、例えば約２００ｎｍである。

第１層上の第２層および第３層には、ＴＦＴ３０が設けられている。ＴＦＴ３０は、第２層に設けられた半導体層３０Ｓと、第３層に設けられたゲート電極３０Ｇと、を有している。ＴＦＴ３０の半導体層３０Ｓには、ＬＤＤ（Lightly Doped Drain）構造が形成されている。

半導体層３０Ｓは、平面視にて図４に示した非開口領域ＣＬに設けられている。詳しくは、半導体層３０Ｓは、非開口領域ＣＬにおける±Ｘ方向と±Ｙ方向とが交差する部位に対応して、±Ｘ方向から±Ｙ方向に屈曲している。半導体層３０Ｓのうち、一方のソースドレイン領域ｓ５の一部、一方のＬＤＤ領域ｓ４、チャネル領域ｓ３、他方のＬＤＤ領域ｓ２、および他方のソースドレイン領域ｓ１は、平面視にて走査線３と重なる位置に±Ｘ方向に沿って延在している。

半導体層３０Ｓのうち、一方のソースドレイン領域ｓ５は、平面視にて±Ｘ方向から±Ｙ方向へと屈曲して±Ｙ方向に沿って延在している。一方のソースドレイン領域ｓ５における±Ｙ方向に延在する部位の一部は、平面的にデータ線６と重なる位置にあり、トレンチＴＲ１，ＴＲ２の内部にも設けられている。±Ｙ方向に延在する一方のソースドレイン領域ｓ５の一部は、容量素子１６の下部容量電極である第１容量電極としても機能する。

半導体層３０Ｓは、チャネル領域ｓ３を挟んで電気的に抵抗が高いＬＤＤ領域ｓ２，ｓ４を有している。これにより、オフ時のリーク電流が抑制される。オフ時におけるリーク電流抑制の観点では、容量素子１６や画素電極１５が電気的に接続される一方のソースドレイン領域ｓ５とチャネル領域ｓ３との接合部分に、ＬＤＤ領域ｓ４が含まれる構成とすればよい。半導体層３０Ｓは、例えば、非晶質シリコン膜に、結晶化処理が施されたポリシリコン膜から成る。半導体層３０Ｓの厚さは、特に限定されないが、例えば約５０ｎｍである。

半導体層３０Ｓを被覆してゲート絶縁層１１ｂが設けられている。ゲート絶縁層１１ｂは、後述する容量絶縁層１６ｂと共に半導体層３０Ｓとゲート電極３０Ｇとの間にあって、半導体層３０Ｓとゲート電極３０Ｇとを絶縁する。ゲート絶縁層１１ｂは、例えば、２種類の酸化シリコンから成る２重構造である。ゲート絶縁層１１ｂの厚さは、特に限定されないが、例えば約７５ｎｍである。

ゲート絶縁層１１ｂの一部、および一方のソースドレイン領域ｓ５の一部を被覆して容量絶縁層１６ｂが設けられている。容量絶縁層１６ｂのうち平面的にチャネル領域ｓ３と重なる部位は、ゲート絶縁層１１ｂと共に、半導体層３０Ｓとゲート電極３０Ｇとを絶縁する。容量絶縁層１６ｂのうち一方のソースドレイン領域ｓ５と重なる部位は、容量素子１６の誘電体層として機能する。

容量絶縁層１６ｂには、誘電体材料が用いられる。誘電体材料としては、例えば、酸化ハフニウム、酸化アルミニウム、酸化シリコン、窒化シリコン、および酸化タンタルなどが挙げられ、これらの膜を単層または複数層組み合わせて用いる。本実施形態では、容量絶縁層１６ｂの誘電体材料として窒化シリコンを用いる。容量絶縁層１６ｂの厚さは、ゲート絶縁層１１ｂの厚さよりも薄いことが好ましく、例えば約２０ｎｍである。

第３層には、半導体層３０Ｓのチャネル領域ｓ３と±Ｚ方向に対向して、ゲート電極３０Ｇが設けられている。ゲート電極３０Ｇは、第１ゲート電極ｇ１および第２ゲート電極ｇ２から成る。第１ゲート電極ｇ１は、チャネル領域ｓ３の上方に、ゲート絶縁層１１ｂおよび容量絶縁層１６ｂを介して配置される。第２ゲート電極ｇ２は、第１ゲート電極ｇ１の上方に配置される。

第１ゲート電極ｇ１の形成材料には、縮退半導体である導電性のポリシリコン、金属シリサイド、金属あるいは金属化合物などを用いる。本実施形態では、第１ゲート電極ｇ１は、導電性のポリシリコン膜とタングステンシリサイド膜との２層構造である。第１ゲート電極ｇ１の厚さは、特に限定されないが、例えば約１５０ｎｍである。

ここで、本実施形態においては、以降、導電性のポリシリコン膜とは、燐原子が注入されて導電性が付与されたポリシリコン膜を指すこととする。なお、注入される原子は燐原子に限定されない。

第２ゲート電極ｇ２の形成材料には、タングステンシリサイドなどの遮光性を有する金属化合物を用いる。第２ゲート電極ｇ２の厚さは、特に限定されないが、例えば約６０ｎｍである。

第２ゲート電極ｇ２は、一対のコンタクトホールＣＮＴ１を介して走査線３と電気的に接続されている。一対のコンタクトホールＣＮＴ１は、第１層間絶縁層１１ａ、ゲート絶縁層１１ｂ、容量絶縁層１６ｂ、および第１ゲート電極ｇ１を貫通している。一対のコンタクトホールＣＮＴ１は、半導体層３０Ｓの一部を挟んで±Ｙ方向に対向して配置される。

トレンチＴＲ１，ＴＲ２は、平面視にて±Ｘ方向に隣り合う画素Ｐの間にあって、上述した非開口領域ＣＬに収まるように設けられている。詳しくは、図６に示すように、トレンチＴＲ１，ＴＲ２は、平面視にて長辺が±Ｙ方向に沿う略長方形状の溝であり、±Ｘ方向に対向して配置されている。トレンチＴＲ１，ＴＲ２は、±Ｙ方向の両端部が溝として互いに連結されて一体化され、平面的に略額縁状を成している。なお、トレンチＴＲ１，ＴＲ２の±Ｙ方向の両端部は、互いに連結されていることに限定されない。トレンチＴＲ１，ＴＲ２は、互いに連結されずにそれぞれ独立して設けられていてもよい。

トレンチＴＲ１，ＴＲ２は、ＸＹ平面に沿う底面と±Ｚ方向に沿う側面とを含み、上方が開かれている。トレンチＴＲ１，ＴＲ２は、特に限定されないが、例えば±Ｚ方向の深さが約１．５μｍであり、±Ｘ方向の幅が約０．３μｍである。

図５に戻り、トレンチＴＲ１，ＴＲ２内には、上述した、第１層間絶縁層１１ａ、一方のソースドレイン領域ｓ５、および容量絶縁層１６ｂに加えて、上部容量電極１６ｃが配置されている。これらの各層と上部容量電極４とによって容量素子１６が形成されている。容量素子１６は、保持容量を増大させて、画素電極１５における電位保持特性を向上させる。

トレンチＴＲ１とトレンチＴＲ２との間の基板１０ｓ上には、ハードマスクＨＭ１が設けられている。ハードマスクＨＭ１は、トレンチＴＲ１，ＴＲ２の形成に用いたエッチマスクである。ハードマスクＨＭ１の形成材料は、基板１０ｓの形成材料に対して選択比が得られれば特に限定されない。具体的には、例えば、導電性のポリシリコン、タングステンシリサイドなどの金属シリサイド、金属あるいは金属化合物などが採用可能である。本実施形態では、ハードマスクＨＭ１として導電性のポリシリコン膜を用いる。

第１層間絶縁層１１ａは、トレンチＴＲ１，ＴＲ２の側面および底面と、ハードマスクＨＭ１の上方とを被覆して設けられている。第１層間絶縁層１１ａ上には、容量素子１６の下部容量電極となる、一方のソースドレイン領域ｓ５の一部が設けられている。一方のソースドレイン領域ｓ５は、トレンチＴＲ１，ＴＲ２の側面および底面やハードマスクＨＭ１の上方に沿って延在している。

トレンチＴＲ１，ＴＲ２内を含む一方のソースドレイン領域ｓ５を被覆して、容量素子１６の誘電体層となる容量絶縁層１６ｂが設けられている。つまり、容量素子１６の誘電体層は、ゲート絶縁層１１ｂが担うのではなく、容量絶縁層１６ｂが担っている。

上述したようにＴＦＴ３０におけるゲートの絶縁は、酸化シリコン膜のゲート絶縁層１１ｂと、窒化シリコン膜の容量絶縁層１６ｂとが担っている。これに対して、容量素子１６の容量絶縁層１６ｂは、窒化シリコン膜のみで構成される。換言すれば、ゲート電極３０Ｇと半導体層３０Ｓとの間には、ゲート絶縁層１１ｂと容量絶縁層１６ｂとの２層が介在している。そして、下部容量電極である一方のソースドレイン領域ｓ５と上部容量電極１６ｃとの間には、容量絶縁層１６ｂのみが単層で介在している。本実施形態では、上述したようにゲート絶縁層１１ｂの厚さに対して、容量絶縁層１６ｂの厚さを薄くしている。

容量絶縁層１６ｂを被覆すると共に、トレンチＴＲ１，ＴＲ２内を埋めるように上部容量電極１６ｃが設けられ、さらに上部容量電極１６ｃ上に上部容量電極４が設けられている。上部容量電極１６ｃおよび上部容量電極４は、本発明の第２容量電極の一例である。

上部容量電極１６ｃは、第１ゲート電極ｇ１と同一の層からパターニングによって設けられる。上部容量電極４は、第２ゲート電極ｇ２と同一の層からパターニングによって設けられる。なお、容量素子１６は、トレンチＴＲ１，ＴＲ２内に加えて、トレンチＴＲ１，ＴＲ２の上方の縁やハードマスクＨＭ１の上方にも一部設けられている。

ゲート電極３０Ｇおよび上部容量電極４などの上方には、これらを被覆して第２層間絶縁層１１ｃが設けられている。第２層間絶縁層１１ｃは、ＴＦＴ３０と平面的に重なる位置にも設けられている。第２層間絶縁層１１ｃは、例えば、ＴＥＯＳ（Tetraethyl Orthosilicate）膜、ＮＳＧ膜、燐（Ｐ）を含むＰＳＧ（Phosphosilicate Glass）膜、ホウ素（Ｂ）を含むＢＳＧ（Borosilicate Glass）膜、およびホウ素と燐とが含まれるＢＰＳＧ（Borophosphosilicate Glass）膜などのシリコン系酸化膜の１種類以上を用いて設けられる。本実施形態では、第２層間絶縁層１１ｃの形成材料として酸化シリコンを用いる。第２層間絶縁層１１ｃの厚さは、特に限定されないが、例えば約４００ｎｍである。

第２層間絶縁層１１ｃには、コンタクトホールＣＮＴ２，ＣＮＴ３が設けられている。コンタクトホールＣＮＴ２，ＣＮＴ３は、第２層間絶縁層１１ｃおよびゲート絶縁層１１ｂを貫通して半導体層３０Ｓに到達している。詳しくは、コンタクトホールＣＮＴ２は、半導体層３０Ｓの他方のソースドレイン領域ｓ１と、上層のデータ線６とを電気的に接続する。コンタクトホールＣＮＴ３は、半導体層３０Ｓの一方のソースドレイン領域ｓ５と、中継層７とを電気的に接続する。

第３層上の第４層には、第２層間絶縁層１１ｃなどを被覆して、データ線６および中継層７が設けられている。データ線６は、上述したように、画素Ｐの非開口領域ＣＬにおいて±Ｙ方向に延在している。データ線６は、コンタクトホールＣＮＴ２を介して、半導体層３０Ｓの他方のソースドレイン領域ｓ１と電気的に接続される。

中継層７は、平面視にて独立した島状に設けられている。中継層７は、コンタクトホールＣＮＴ３を介して、半導体層３０Ｓの一方のソースドレイン領域ｓ５と電気的に接続される。

データ線６および中継層７の形成材料としては、導電性を有する低抵抗配線材料が採用される。該低抵抗配線材料としては、特に限定されないが、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。本実施形態のデータ線６および中継層７は、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。データ線６および中継層７の厚さは、特に限定されないが、例えば約３５０ｎｍである。

データ線６および中継層７などを被覆して第３層間絶縁層１２が設けられている。第３層間絶縁層１２には、例えば、第１層間絶縁層１１ａと同様な形成材料が採用される。本実施形態では、第３層間絶縁層１２に酸化シリコンを用いる。第３層間絶縁層１２の厚さは、特に限定されないが、例えば約４００ｎｍである。

第３層間絶縁層１２には、コンタクトホールＣＮＴ４，ＣＮＴ５が設けられている。コンタクトホールＣＮＴ４は、第２層間絶縁層１１ｃおよび第３層間絶縁層１２を貫通して、容量素子１６の上部容量電極４と、第３層間絶縁層１２の上方の容量線８とを電気的に接続する。

コンタクトホールＣＮＴ５は、第３層間絶縁層１２を貫通して、中継層７と、第３層間絶縁層１２の上層の中継層９とを電気的に接続する。

第４層上の第５層には、容量線８および中継層９が設けられている。容量線８は、平面視にて±Ｙ方向に延在するデータ線６と重なる。容量線８は、図示を省略するが、上述した対向基板２０の上下導通部１０６と電気的に接続される。そのため、容量線８は、対向電極２１と電気的に接続されて共通電位が与えられる。これにより、容量線８によって、データ線６や走査線３の電位の影響が画素電極１５に及ぶことが抑えられる。容量線８は、コンタクトホールＣＮＴ４を介して、容量素子１６の上部容量電極１６ｃおよび上部容量電極４とも電気的に接続される。

中継層９は、平面視にて独立した島状に設けられている。中継層９は、コンタクトホールＣＮＴ５を介して中継層７と電気的に接続される。

容量線８および中継層９には、データ線６と同様な、導電性を有する低抵抗配線材料が採用される。本実施形態では、容量線８および中継層９は、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。容量線８および中継層９の厚さは、特に限定されないが、例えば約２５０ｎｍである。

容量線８および中継層９を被覆して第４層間絶縁層１３が設けられている。第４層間絶縁層１３の形成材料としては、例えば、第１層間絶縁層１１ａと同様なシリコン系酸化膜が挙げられる。本実施形態では、第４層間絶縁層１３に酸化シリコンを用いる。第４層間絶縁層１３の厚さは、特に限定されないが、例えば約３００ｎｍである。

第４層間絶縁層１３には、コンタクトホールＣＮＴ６が設けられている。コンタクトホールＣＮＴ６は、中継層９と、第４層間絶縁層１３の上層の画素電極１５とを電気的に接続する。コンタクトホールＣＮＴ６は、平面視にて一対のコンタクトホールＣＮＴ１のうちの＋Ｙ方向の一方と重なっている。

第５層上の第６層には、画素電極１５が設けられている。画素電極１５は、コンタクトホールＣＮＴ６、中継層９、コンタクトホールＣＮＴ５、中継層７、およびコンタクトホールＣＮＴ３を介して、容量素子１６の下部容量電極を兼ねる、一方のソースドレイン領域ｓ５と電気的に接続される。画素電極１５は、例えばＩＴＯやＩＺＯなどの透明導電膜を成膜した後、パターニングすることによって設けられる。本実施形態では、画素電極１５にＩＴＯを用いる。画素電極１５の厚さは、特に限定されないが、例えば約１４５ｎｍである。

図示を省略するが、画素電極１５を被覆して配向膜１８が設けられている。素子基板１０の配向膜１８、および上述した対向基板２０の配向膜２２は、酸化シリコンなどの無機材料を、斜方向などの所定の方向から蒸着して柱状に成長させたカラムの集合体から成る。また、図２に示した液晶層５０に含まれる液晶分子は、配向膜１８，２２に対して負の誘電異方性を有している。

１．３．液晶装置の製造方法
本実施形態に係る半導体装置としての液晶装置１００の製造方法について、図７から図３６を参照して説明する。図７は、液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図である。図８は、素子基板の製造方法のうち、トレンチの製造方法を示す工程フロー図である。図９から図１２は、トレンチの製造方法を示す模式断面図である。図１３、図１５、図１６、図１８、図２０、図２１、図２２、図２３、図２５、図２７、図２９、図３１、図３３、および図３４は、素子基板の製造方法を示す模式断面図である。図１４、図１７、図１９、図２４、図２６、図２８、図３０、図３２、図３５、および図３６は、素子基板の製造方法を示す概略平面図である。なお、以下の説明においては図５も参照することとする。

ここで、図９から図１２以外の上記模式断面図では、図５と同様にして、図４に示した線分Ａ１−Ａ２、線分Ｃ１−Ｃ２、および線分Ｂ１−Ｂ２に対応する３つの断面を並べて示している。図９から図１２の上記模式断面図では、上記の線分Ｃ１−Ｃ２に対応する断面を示している。また、上記の概略平面図では、図４に示した１個の開口領域ＯＰの周辺を拡大して示している。以降、特に断りがない限り、概略平面図の説明においては平面視した状態を述べることとする。

本実施形態の液晶装置１００の製造方法は、以下に述べる素子基板１０の製造方法を含み、素子基板１０の製造方法に備わる工程以外では公知の技術が採用可能である。そのため、以下の説明では、素子基板１０の製造方法についてのみ述べることとする。また、素子基板１０の製造方法においても、特に断りがない限り公知の技術が採用可能である。

図７に示すように、本実施形態の素子基板１０の製造方法は、工程Ｓ１から工程Ｓ１２を備えている。また、工程Ｓ１は、図８に示したトレンチＴＲ１，ＴＲ２の製造方法である工程Ｓ１０１から工程Ｓ１０４を含んでいる。以下、工程Ｓ１から工程Ｓ１２の各工程について説明する。なお、図７および図８に示した工程フローは一例であって、これに限定されるものではない。

工程Ｓ１では、基板１０ｓ上に走査線３およびトレンチＴＲ１，ＴＲ２を形成する。まず、基板１０ｓ上に走査線３を設ける。走査線３は、±Ｘ方向に延在する部位と、上記部位から±Ｙ方向に突出する部位とを有する。±Ｙ方向に突出する部位には、一対のコンタクトホールＣＮＴ１が設けられる。走査線３の形成には、例えば、フォトリソグラフィー法によるパターニングを用いる。

次いで、基板１０ｓにトレンチＴＲ１，ＴＲ２を設ける。トレンチＴＲ１，ＴＲ２の製造方法は、図８に示した工程Ｓ１０１から工程Ｓ１０４を備えている。

工程Ｓ１０１では、図９に示すように、絶縁部材である基板１０ｓ上にハードマスクＨＭ１を形成する。ハードマスクＨＭ１の形成方法としては、公知の方法が採用可能である。例えば、ハードマスク層を設けた後に、パターニングによってハードマスクＨＭ１を設ける。そして工程Ｓ１０２へ進む。

工程Ｓ１０２では、図１０に示すように、レジスト層の形成とパターニングとによって、レジストマスクＲＥ１を形成する。具体的には、ハードマスクＨＭ１の±Ｘ方向の両側に、ハードマスクＨＭ１に対して±Ｘ方向に離間して、一対のレジストマスクＲＥ１を設ける。レジストマスクＲＥ１の形成には、公知の方法が採用可能である。例えば、ポジ型の感光性レジストを用いて、スピンコート法、ロールコート法などでレジスト層を設ける。次いで、所望のレジストマスクＲＥ１の配置および形状に対応したフォトマスクを介して、レジスト層を露光して現像する。レジスト層を露光して現像することで、レジスト層のうち、フォトマスクによって遮光された領域以外の領域が露光されて除去される。そして工程Ｓ１０３へ進む。

工程Ｓ１０３では、図１１に示すように、ハードマスクＨＭ１および一対のレジストマスクＲＥ１を介して基板１０ｓにエッチングを施し、溝であるトレンチＴＲ１，ＴＲ２を形成する。エッチングには乾式エッチングを用いる。このとき、一対のレジストマスクＲＥ１とハードマスクＨＭ１とがエッチマスクとして機能する。これにより、ハードマスクＨＭ１の±Ｘ方向の両側にトレンチＴＲ１，ＴＲ２が設けられる。

一対のレジストマスクＲＥ１は、ハードマスクＨＭ１を±Ｘ方向に挟んで対向配置されている。一対のレジストマスクＲＥ１が±Ｘ方向に離間する距離は、レジスト層における現像時の露光解像度によって制約される。したがって、一対のレジストマスクＲＥ１の間にハードマスクＨＭ１を配置せずにトレンチを設ける場合には、該トレンチの±Ｘ方向の幅は露光解像度によって下限値が決まる。これに対して、本実施形態では、一対のレジストマスクＲＥ１の間にハードマスクＨＭ１を配置するため、上記下限値よりも小さい幅のトレンチＴＲ１，ＴＲ２を設けることができる。そして工程Ｓ１０４へ進む。

工程Ｓ１０４では、図１２に示すようにレジストマスクＲＥ１を除去する。レジストマスクＲＥ１の除去には、乾式または湿式の公知のレジスト剥離方法が採用可能である。

以上により、図１３および図１４に示すように、基板１０ｓに走査線３およびトレンチＴＲ１，ＴＲ２が設けられる。なお、走査線３およびトレンチＴＲ１，ＴＲ２を形成する順番は上記に限定されず、トレンチＴＲ１，ＴＲ２を形成した後に走査線３を形成してもよい。そして、図７に示した工程Ｓ２へ進む。

工程Ｓ２では、図１５に示すように、走査線３、ハードマスクＨＭ１、およびトレンチＴＲ１，ＴＲ２の内部を含む基板１０ｓ上に、第１層間絶縁層１１ａをベタ状に設ける。第１層間絶縁層１１ａの形成には、例えば、モノシラン（ＳｉＨ₄）、２塩化シラン（ＳｉＨ₂Ｃｌ₂）、オルト珪酸テトラエチエル（ＴＥＯＳ）、アンモニア（ＮＨ₃）などの処理ガスを用いた、常圧ＣＶＤ（Chemical Vapor Deposition）法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを用いる。

このとき、トレンチＴＲ１，ＴＲ２内も第１層間絶縁層１１ａによって被覆されて、トレンチＴＲ１，ＴＲ２の±Ｘ方向の幅が狭まるよう形成条件を調節する。これにより、トレンチＴＲ１，ＴＲ２内に設けられる容量素子１６などによってトレンチＴＲ１，ＴＲ２が埋め込まれる。そのため、上層に設けられるデータ線６などがトレンチＴＲ１，ＴＲ２に由来する凹みに落ち込むことがなくなり、データ線６などの断線を防止することができる。なお、トレンチＴＲ１，ＴＲ２の±Ｘ方向の幅が十分に小さい場合には、トレンチＴＲ１，ＴＲ２内への第１層間絶縁層１１ａの被覆は省略してもよい。そして工程Ｓ３へ進む。

工程Ｓ３では、トレンチＴＲ１，ＴＲ２内を含む第１層間絶縁層１１ａ上にポリシリコン層を設ける。ポリシリコン層は、非晶質のポリシリコン膜であり、形成には減圧ＣＶＤ法などを用いる。次いで、図１６に示すように、ポリシリコン層をパターニングして半導体層３０Ｓを設ける。

図１７に示すように、半導体層３０Ｓは、±Ｘ方向から±Ｙ方向に屈曲して設けられる。図示を省略するが、半導体層３０Ｓは、非開口領域ＣＬと重ねられて配置される。そして工程Ｓ４へ進む。

工程Ｓ４では、図１８に示すように、半導体層３０Ｓおよび第１層間絶縁層１１ａ上に、ゲート絶縁層１１ｂをベタ状に設ける。ゲート絶縁層１１ｂとして、例えば、２種類の酸化シリコンからなる２重構造を採用する場合には、ポリシリコン膜を熱酸化して得られる第１酸化シリコン膜を設けた後、減圧ＣＶＤ法を用いて７００℃から９００℃の高温条件下で第２酸化シリコン膜を設ける。このとき、トレンチＴＲ１，ＴＲ２内もゲート絶縁層１１ｂで被覆される。そして工程Ｓ５に進む。

工程Ｓ５では、容量素子１６の下部容量電極である一方のソースドレイン領域ｓ５を形成する。まず、図１９に示すように、トレンチＴＲ１，ＴＲ２の内部および縁を除く領域にレジストＲＥを設ける。レジストＲＥが配置されない領域は、半導体層３０Ｓの一方のソースドレイン領域ｓ５のうち、容量素子１６の下部容量電極として機能する部位に相当する。

次いで、半導体層３０Ｓに対してイオン注入を行う。まず、レジストＲＥが配置されていない領域である、トレンチＴＲ１，ＴＲ２の内部および縁の半導体層３０Ｓに導電性を付与する。このとき、イオンは、半導体層３０Ｓに対して、ゲート絶縁層１１ｂを介して注入される。これにより、トレンチＴＲ１，ＴＲ２の内部および縁の半導体層３０Ｓが、一方のソースドレイン領域ｓ５となる。注入されるイオンは、例えば、燐（Ｐ）である。

次いで、図２０に示すように、湿式エッチングによって、レジストＲＥが配置されていないトレンチＴＲ１，ＴＲ２の内部および縁のゲート絶縁層１１ｂを除去する。その後、レジストＲＥを全て除去する。そして工程Ｓ６に進む。

工程Ｓ６では、絶縁層１６ｘを形成する。絶縁層１６ｘは、後工程にて容量絶縁層１６ｂとなる層である。図２１に示すように、トレンチＴＲ１，ＴＲ２の内部および縁における一方のソースドレイン領域ｓ５上と、ゲート絶縁層１１ｂ上とに、ベタ状に絶縁層１６ｘを設ける。具体的には、窒化シリコンを用いて、減圧ＣＶＤ法やプラズマＣＶＤ法などによって絶縁層１６ｘを設ける。そして工程Ｓ７へ進む。

工程Ｓ７では、第２導電層１６ｙおよび第３導電層４ｘを形成する。第２導電層１６ｙは、後工程にて第１ゲート電極ｇ１および上部容量電極１６ｃとなる層である。第３導電層４ｘは、後工程にて第２ゲート電極ｇ２および上部容量電極４となる層である。

まず、絶縁層１６ｘ上に、第２導電層１６ｙをベタ状に設ける。具体的には、減圧ＣＶＤ法によって多結晶シリコン膜を設けた後、該多結晶シリコン膜に燐を注入してから拡散させて、導電性のポリシリコン膜とする。第２導電層１６ｙ中の燐原子の濃度は、１×１０¹⁹個／ｃｍ³以上とする。このとき、第２導電層１６ｙによってトレンチＴＲ１，ＴＲ２内が埋め込まれるようにする。

次いで、図２２に示すように、半導体層３０Ｓを挟んで±Ｙ方向に対向する一対のコンタクトホールＣＮＴ１を設ける。一対のコンタクトホールＣＮＴ１は、第２導電層１６ｙ、絶縁層１６ｘ、ゲート絶縁層１１ｂ、および第１層間絶縁層１１ａを貫通して、走査線３まで到達する。一対のコンタクトホールＣＮＴ１の形成には、例えば、乾式エッチングを用いる。

次いで、図２３および図２４に示すように、第２導電層１６ｙ上に第３導電層４ｘをベタ状に設ける。このとき、第３導電層４ｘと共に、一対のコンタクトホールＣＮＴ１を埋めるように設けて、走査線３と第３導電層４ｘとを電気的に接続する。そして工程Ｓ８へ進む。

工程Ｓ８では、図２５に示すように、ゲート電極３０Ｇおよび容量素子１６などを形成する。具体的には、乾式エッチングを用いて、絶縁層１６ｘ、第２導電層１６ｙ、および第３導電層４ｘをパターニングする。

これにより、ゲート絶縁層１１ｂ上に、容量絶縁層１６ｂを介して、第１ゲート電極ｇ１および第２ゲート電極ｇ２から成るゲート電極３０Ｇが設けられる。このとき、平面視にて、ゲート電極３０Ｇおよび上部容量電極４以外の領域では、窒化シリコンの絶縁層１６ｘを除去する。これにより、半導体層３０Ｓにおける水素化が容易となる。すなわち、半導体層３０Ｓ上において、半導体層３０Ｓのゲート電極３０Ｇおよびゲート電極３０Ｇ下方の容量絶縁層１６ｂと重ならない領域では、窒化シリコンが設けられていないことになる。

上記パターニングによって、トレンチＴＲ１，ＴＲ２内を含む領域に、第１容量電極としての一方のソースドレイン領域ｓ５の一部、容量絶縁層１６ｂ、第２容量電極としての上部容量電極１６ｃおよび上部容量電極４から成る容量素子１６も設けられる。

図２６に示すように、ゲート電極３０Ｇは、平面視にて島状に配置され、一対のコンタクトホールＣＮＴ１と重なる部位と、図示しない半導体層３０Ｓと重なる部位を有している。

上部容量電極４は、±Ｙ方向に延在する非開口領域ＣＬと重なるように、±Ｙ方向に延在して設けられる。上部容量電極４は、上方に設けられるデータ線６と重なる、±Ｙ方向に延在する本体部４ａと、本体部４ａから−Ｘ方向に突出する突出部４ｂとを有している。突出部４ｂは、半導体層３０Ｓのうち±Ｘ方向に延在する部位と重なる。容量絶縁層１６ｂおよび上部容量電極１６ｃは、上部容量電極４と重なるように配置される。そして工程Ｓ９へ進む。

工程Ｓ９では、図２７に示すように、イオン注入によって半導体層３０Ｓに、他方のソースドレイン領域ｓ１、ＬＤＤ領域ｓ２，ｓ４、チャネル領域ｓ３、および一部の一方のソースドレイン領域ｓ５を設ける。具体的には、半導体層３０Ｓに対して、中濃度のイオン注入、およびそれに続く高濃度のイオン注入を実施する。

まず、中濃度のイオン注入によって、チャネル領域ｓ３を±Ｘ方向に挟むＬＤＤ領域ｓ２，ｓ４を設ける。次いで、図２８に示すレジストＲＥのパターンにて、半導体層３０ＳのＬＤＤ領域ｓ２，ｓ４およびチャネル領域ｓ３をマスクして、それ以外の半導体層３０Ｓに高濃度のイオン注入を施す。これによって、ソースドレイン領域ｓ１，ｓ５が設けられる。これにより、容量素子１６の下部容量電極は、半導体層３０Ｓの一方のソースドレイン領域ｓ５を延在して設けられる。また、半導体層３０Ｓは走査線３と重なるように設けられる。そして工程Ｓ１０へ進む。

工程Ｓ１０では、第２層間絶縁層１１ｃなどを形成する。まず、第２ゲート電極ｇ２、上部容量電極４、および上方に露出したゲート絶縁層１１ｂ上に、第２層間絶縁層１１ｃを設ける。第２層間絶縁層１１ｃである酸化シリコンの形成方法としては、例えば、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（Triethyl Borate）などを用いた、常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。

次いで、約１０００℃の加熱によって、不純物活性化アニールを施す。その後、水素プラズマ処理を実施する。これにより、半導体層３０Ｓの欠陥が水素で終端されスイッチング素子の特性が向上する。

次いで、図２９および図３０に示すように、乾式エッチングによりコンタクトホールＣＮＴ２，ＣＮＴ３を設ける。コンタクトホールＣＮＴ２，ＣＮＴ３は、ゲート絶縁層１１ｂおよび第２層間絶縁層１１ｃを貫通して、半導体層３０Ｓまで到達する。平面視にて、コンタクトホールＣＮＴ２は他方のソースドレイン領域ｓ１と重なり、コンタクトホールＣＮＴ３はＬＤＤ領域ｓ４と隣り合う一方のソースドレイン領域ｓ５の部位と重なる。そして工程Ｓ１１へ進む。

工程Ｓ１１では、データ線６、中継層７を形成する。このとき、図３１に示すように、データ線６および中継層７によって、コンタクトホールＣＮＴ２，ＣＮＴ３を埋めるようにして設ける。

図３２に示すように、データ線６は、±Ｙ方向に延在して設けられ、図示しない一方のソースドレイン領域ｓ５のうち±Ｙ方向に延在する部位と重なる。すなわち、データ線６は、トレンチＴＲ１，ＴＲ２および容量素子１６と平面視で重なるように、±Ｙ方向に延在して設けられる。データ線６は、±Ｘ方向に延在する非開口領域ＣＬと重なる、＋Ｘ方向に突出した部位を有している。該部位にはコンタクトホールＣＮＴ２が設けられる。

中継層７は、データ線６とは独立した島状に設けられ、コンタクトホールＣＮＴ３を介して半導体層３０Ｓの一方のソースドレイン領域ｓ５と電気的に接続される。中継層７は、±Ｘ方向に延在し、下方の半導体層３０Ｓの一部と重なる本体部７ａと、本体部７ａから±Ｙ方向に突出する突出部７ｂと、を有している。

データ線６と半導体層３０Ｓの他方のソースドレイン領域ｓ１とは、コンタクトホールＣＮＴ２を介して電気的に接続される。中継層７と半導体層３０Ｓの一方のソースドレイン領域ｓ５とは、コンタクトホールＣＮＴ３を介して電気的に接続される。そして工程Ｓ１２へ進む。

工程Ｓ１２では、データ線６より上層を形成する。まず、データ線６、中継層７、および上方に露出した第２層間絶縁層１１ｃ上に、第３層間絶縁層１２をベタ状に設ける。第３層間絶縁層１２は、例えば、酸化シリコン膜を用い、プラズマＣＶＤ法によって設けられる。

次いで、図３３に示すように、乾式エッチングによってコンタクトホールＣＮＴ４，ＣＮＴ５を設ける。コンタクトホールＣＮＴ４は、第３層間絶縁層１２および第２層間絶縁層１１ｃを貫通して、容量素子１６の上部容量電極４まで到達する。コンタクトホールＣＮＴ５は、第３層間絶縁層１２を貫通して、中継層７まで到達する。

次いで、容量線８、中継層９を形成する。このとき、図３４に示すように、容量線８および中継層９によって、コンタクトホールＣＮＴ４，ＣＮＴ５を埋めるようにして設ける。

容量線８は、コンタクトホールＣＮＴ４を介して、上部容量電極４と電気的に接続される。中継層９は、コンタクトホールＣＮＴ５、中継層７、およびコンタクトホールＣＮＴ３を介して、半導体層３０Ｓの一方のソースドレイン領域ｓ５と電気的に接続される。

図３５に示すように、容量線８は、±Ｙ方向に延在する非開口領域ＣＬと重なるように、±Ｙ方向に延在して設けられる。容量線８は、下方に設けられるデータ線６と重なる、±Ｙ方向に延在する本体部８ａと、本体部８ａから−Ｘ方向に突出する突出部８ｂと、本体部８ａから突出部８ｂと反対側の＋Ｘ方向に突出する他の突出部８ｃと、を有している。突出部８ｂは、半導体層３０Ｓのうち±Ｘ方向に延在する部位と重なる。突出部８ｂには、コンタクトホールＣＮＴ４が設けられる。他の突出部８ｃは、半導体層３０Ｓと＋Ｘ方向に隣り合う、図示しない他の半導体層３０Ｓと重なる。

中継層９は、容量線８とは独立した島状に設けられ、コンタクトホールＣＮＴ５と重なっている。中継層９は、±Ｘ方向に延在し、下方の半導体層３０Ｓの一部と重なる本体部９ａと、本体部９ａから±Ｙ方向に突出する突出部９ｂと、を有している。

次いで、容量線８、中継層９、および上方に露出した第３層間絶縁層１２上に、第４層間絶縁層１３をベタ状に設ける。第４層間絶縁層１３は、例えば、酸化シリコン膜を用い、プラズマＣＶＤ法によって設けられる。第３層間絶縁層１２を設けた後、下層の構成に起因する凹凸を緩和するために、ＣＭＰ（Chemical＆Mechanical Polishing）処理などの平坦化処理を施す。

次いで、乾式エッチングによって、第４層間絶縁層１３を貫通して中継層９を露出させるコンタクトホールＣＮＴ６を設ける。その後、図３６に示すように、第４層間絶縁層１３上に開口領域ＯＰと対応する画素電極１５を設ける。このとき、コンタクトホールＣＮＴ６を埋めるように設ける。コンタクトホールＣＮＴ６は、中継層９の＋Ｙ方向の突出部９ｂに電気的に接続される。これにより、画素電極１５は、コンタクトホールＣＮＴ６、中継層９、コンタクトホールＣＮＴ５、中継層７、およびコンタクトホールＣＮＴ３を介して、半導体層３０Ｓの一方のソースドレイン領域ｓ５と電気的に接続される。

素子基板１０の製造方法のうち、以降の工程には公知の技術が採用可能であり、説明を省略する。以上に述べた製造方法により、素子基板１０および液晶装置１００が製造される。

上述した容量素子１６の形成方法は、液晶装置１００などの電気光学装置における容量素子の他、ＤＲＡＭ（Dynamic Random Access Memory）などにも適用が可能である。

本実施形態によれば、以下の効果を得ることができる。

液晶装置１００の保持容量を増大させることができる。詳しくは、レジストマスクのみを介してトレンチを形成する場合に、該トレンチの幅は、レジストマスクの露光解像度によって下限値が制限される。これに対して、一対のレジストマスクＲＥ１とハードマスクＨＭ１とを介してトレンチＴＲ１，ＴＲ２を形成する。そのため、レジストマスクＲＥ１とハードマスクＨＭ１とが±Ｘ方向において離間する距離を、上記下限値より小さくすることが可能となる。すなわち、トレンチＴＲ１，ＴＲ２の±Ｘ方向の幅が上記下限値よりも小さくなり、従来よりも微細な幅のトレンチＴＲ１，ＴＲ２が形成される。これによって、トレンチＴＲ１，ＴＲ２内に、容量素子１６を形成することができる。すなわち、液晶装置１００の保持容量を増大させる製造方法を提供することができる。

トレンチＴＲ１，ＴＲ２は、平面的に非開口領域ＣＬに配置される。トレンチＴＲ１，ＴＲ２は、幅が小さく保持容量が大きいため、非開口領域ＣＬが開口領域ＯＰを侵食しにくい。これにより、保持容量を確保した上で、液晶装置１００における開口率を従来よりも向上させることができる。

ハードマスクＨＭ１に対して、−Ｘ方向にトレンチＴＲ１が、＋Ｘ方向側にトレンチＴＲ２が、それぞれ形成される。すなわち、レジストマスクＲＥ１の露光解像度に制限される±Ｘ方向の幅において、２つのトレンチＴＲ１，ＴＲ２を形成することが可能となる。そのため、容量素子１６の面積が拡大されて、保持容量をさらに増大させることができる。

半導体層３０Ｓの一方のソースドレイン領域ｓ５を、容量素子１６の下部容量電極である第１容量電極と一体に形成することが可能となる。そのため、液晶装置１００の製造工程を簡略化することができる。

平面的に、容量素子１６はデータ線６と重ねて配置され、半導体層３０Ｓは走査線３およびデータ線６と重ねられて配置される。そのため、液晶装置１００の微細化に容易に対応することができる。

２．第２実施形態
本実施形態では、第１実施形態と同様に、半導体装置として画素ごとにトランジスターとしてのＴＦＴを備えたアクティブ駆動型の液晶装置を例示する。本実施形態に係る液晶装置は、第１実施形態の液晶装置１００に対して、素子基板の構成を異ならせたものである。そのため、第１実施形態と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。

２．１．素子基板の構成
本実施形態の液晶装置に備わる素子基板２１０の構造について、図３７を参照して説明する。図３７は、第２実施形態に係る液晶装置における素子基板の構造を示す模式断面図である。なお、第２実施形態に係る液晶装置は、第１実施形態の液晶装置１００と同様な画素の配置を有している。そのため、図３７では、液晶装置１００の素子基板１０における図５に相当する３つの断面を図示する。

図３７に示すように、本実施形態の液晶装置における素子基板２１０は、３つのトレンチＴＲ２１，２２，２３、および一対の遮光壁７７を備えている。トレンチＴＲ２１，ＴＲ２２，ＴＲ２３は、第１実施形態のトレンチＴＲ１，ＴＲ２と同様に、±Ｘ方向に隣り合う画素Ｐの間の非開口領域ＣＬに配置されている。一対の遮光壁７７は、半導体層３０Ｓを挟んで±Ｙ方向に対向している。一対の遮光壁７７は、コンタクトホールＣＮＴ７に設けられている。本実施形態の素子基板２１０は、第１実施形態の素子基板１０に対してこれらの点と、トレンチＴＲ２１，ＴＲ２２，ＴＲ２３、および一対の遮光壁７７の製造方法が異なっている。

トレンチＴＲ２１，ＴＲ２２，ＴＲ２３は、平面視にて±Ｘ方向に隣り合う画素Ｐの間にあって、上述した非開口領域ＣＬに収まるように設けられている。詳しくは、トレンチＴＲ２１，ＴＲ２２，ＴＲ２３は、平面視にて長辺が±Ｙ方向に沿う略長方形状の溝であり、±Ｘ方向にそれぞれが対向して配置されている。トレンチＴＲ２１，ＴＲ２２，ＴＲ２３は、±Ｙ方向の両端部が溝として互いに連結されて一体に設けられている。

トレンチＴＲ２１，ＴＲ２２，ＴＲ２３は、ＸＹ平面に沿う底面と±Ｚ方向に沿う側面とを含み、上方が開かれている。トレンチＴＲ２１，ＴＲ２２，ＴＲ２３の±Ｙ方向の両端部は、互いに連結されていることに限定されず、それぞれ独立して設けられていてもよい。

トレンチＴＲ２１，ＴＲ２２，ＴＲ２３内には、第１層間絶縁層１１ａ、一方のソースドレイン領域ｓ５、および容量絶縁層１６ｂに加えて、上部容量電極１６ｃが配置されている。これらの各層と上部容量電極４とによって容量素子２１６が形成されている。容量素子２１６は、保持容量を増大させて、画素電極１５における電位保持特性を向上させる。

トレンチＴＲ２１とトレンチＴＲ２２との間、およびトレンチＴＲ２２とトレンチＴＲ２３との間の基板１０ｓ上には、ハードマスクＨＭ２が設けられている。ハードマスクＨＭ２は、トレンチＴＲ２１，ＴＲ２２，ＴＲ２３の形成に用いたエッチマスクである。ハードマスクＨＭ２の形成材料には、第１実施形態のハードマスクＨＭ１と同様な形成材料が採用可能である。

コンタクトホールＣＮＴ７内に設けられた一対の遮光壁７７は、第１層間絶縁層１１ａ、ゲート絶縁層１１ｂ、および第２層間絶縁層１１ｃを貫通して、走査線３と電気的に接続される。第４層の中継層２０７は、コンタクトホールＣＮＴ７を介して、第２層間絶縁層１１ｃを貫通して、第２ゲート電極ｇ２と電気的に接続される。中継層２０７は、データ線６と同一材料を含む。つまり、中継層２０７には、データ線６と同様に、上述した金属やその金属化合物を用いる。

これにより、第２ゲート電極ｇ２は、コンタクトホールＣＮＴ７を介して、走査線３と電気的に接続される。すなわち、ＴＦＴ３０のゲート電極３０Ｇと走査線３とは、コンタクトホールＣＮＴ７を介して電気的に接続される。

半導体層３０Ｓの一方のソースドレイン領域ｓ５は、コンタクトホールＣＮＴ３を介して、中継層２１７に電気的に接続される。中継層２１７には、データ線６および中継層２０７と同様な形成材料を用いる。中継層２１７は、第３層間絶縁層１２を貫通するコンタクトホールＣＮＴ９を介して中継層２０９と電気的に接続される。

中継層２０９には、同じく第５層の容量線８と同様な形成材料が採用される。中継層２０９は、上方の第４層間絶縁層１３を貫通するコンタクトホールＣＮＴ６を介して、画素電極１５と電気的に接続される。

上述した構成以外の素子基板２１０の構成は、第１実施形態の素子基板１０の構成と同様である。

２．２．液晶装置の製造方法
次に、本実施形態の液晶装置の製造方法について説明する。本実施形態の液晶装置の製造方法は、素子基板２１０の製造方法を含み、素子基板２１０の製造方法に備わる工程以外では公知の技術が採用可能である。また、素子基板２１０の製造方法は、第１実施形態の素子基板１０の製造方法と重複する工程を含む。そのため、以下の説明では、素子基板２１０の製造方法における特有の工程についてのみ述べることとする。なお、以下の製造方法においては、特に断りがない限り公知の技術が採用可能である。

本実施形態の素子基板２１０の製造方法について、図３８から図５５を参照して説明する。図３８は、素子基板の製造方法のうち、トレンチの製造方法を示す工程フロー図である。図３９から図４４は、トレンチの製造方法を示す模式断面図である。図４５、図４６、図４８、図４９、図５１、図５３、および図５４は、素子基板の製造方法を示す模式断面図である。図４７、図５０、図５２、および図５５は、素子基板の製造方法を示す概略平面図である。なお、素子基板２１０の製造方法は、第１実施形態の素子基板１０と類似の工程を有しているため、以下の説明では、図３７に加えて図７も参照することとする。

ここで、図３９から図４４以外の上記模式断面図では、図３７と同様にして、図４に示した線分Ａ１−Ａ２、線分Ｃ１−Ｃ２、および線分Ｂ１−Ｂ２に対応する３つの断面を並べて示している。図３９から図４４の上記模式断面図では、上記の線分Ｃ１−Ｃ２に対応する断面を示している。また、上記の概略平面図では、図４に示した１個の開口領域ＯＰの周辺を拡大して示している。以降、特に断りがない限り、概略平面図の説明においては平面視した状態を述べることとする。

本実施形態の素子基板２１０の製造方法は、図７の工程フローのうち、工程Ｓ１におけるトレンチの製造方法が異なる。詳しくは、図３８に示すように、素子基板２１０の製造方法は、トレンチＴＲ２１，ＴＲ２２，ＴＲ２３の製造方法である工程Ｓ２０１から工程Ｓ２０５を含んでいる。なお、図３８に示した工程フローは一例であって、これに限定されるものではない。

工程Ｓ２０１では、走査線３を形成した後、基板１０ｓ上にトレンチＴＲ２１，ＴＲ２２，ＴＲ２３を形成する。まず、図３９に示すように、絶縁部材である基板１０ｓに凹部２５０を設ける。すなわち、ハードマスクを形成する工程Ｓ２０２の前に、凹部２５０を設ける。

凹部２５０の形成には乾式エッチングを用いる。凹部２５０は、底面２５５と、±Ｘ方向に対向する側面２５１，２５３とを含んでいる。そして工程Ｓ２０２へ進む。

工程Ｓ２０２では、まず図４０に示すように、凹部２５０を含む基板１０ｓ上に無機膜としてのハードマスク層ＨＭ２ｘを成膜する。このとき、凹部２５０の側面２５１，２５３を含む凹部２５０内にも、ハードマスク層ＨＭ２ｘを設ける。

次いで、図４１に示すように、一対のハードマスクＨＭ２を設ける。詳しくは、ハードマスク層ＨＭ２ｘが形成された領域を全面エッチバックして、凹部２５０の側面２５１，２５３に沿う領域以外のハードマスク層ＨＭ２ｘを除去する。これによって、側面２５１，２５３に沿うハードマスク層ＨＭ２ｘが、側面２５１，２５３に沿う一対のハードマスクＨＭ２として設けられる。そして工程Ｓ２０３へ進む。

工程Ｓ２０３では、図４２に示すように、レジスト層を設けてパターニングすることによって、レジストマスクＲＥ２を形成する。具体的には、凹部２５０に対する±Ｘ方向の両側に、凹部２５０に対して±Ｘ方向に離間して、一対のレジストマスクＲＥ２を設ける。レジストマスクＲＥ２には、第１実施形態のレジストマスクＲＥ１と同様な、形成方法および形成材料が採用可能である。そして工程Ｓ２０４へ進む。

工程Ｓ２０４では、図４３に示すように、一対のハードマスクＨＭ２および一対のレジストマスクＲＥ２を介して基板１０ｓをエッチングし、溝であるトレンチＴＲ２１，ＴＲ２２，ＴＲ２３を形成する。エッチングには乾式エッチングを用いる。このとき、一対のレジストマスクＲＥ２と一対のハードマスクＨＭ２がエッチマスクとして機能する。これにより、凹部２５０の±Ｘ方向の両側にトレンチＴＲ２１，ＴＲ２３が、一対のハードマスクＨＭ２の間にトレンチＴＲ２２が設けられる。

一対のレジストマスクＲＥ２は、凹部２５０を±Ｘ方向に挟んで対向配置されている。一対のレジストマスクＲＥ２が±Ｘ方向に離間する距離は、レジスト層における現像時の露光解像度によって制約される。したがって、一対のレジストマスクＲＥ２の間にハードマスクＨＭ２を配置せずにトレンチを設ける場合には、該トレンチの±Ｘ方向の幅は露光解像度によって下限値が決まる。これに対して、本実施形態では、一対のレジストマスクＲＥ２の間に凹部２５０を配置する。そのため、凹部２５０とレジストマスクＲＥ２との間と、一対のハードマスクＨＭ２の間とに、３つのトレンチＴＲ２１，ＴＲ２２，ＴＲ２３を設けることができる。そして工程Ｓ２０５へ進む。

工程Ｓ２０５では、図４４に示すようにレジストマスクＲＥ２を除去する。レジストマスクＲＥ２の除去には、第１実施形態と同様な方法を用いる。

以上により、基板１０ｓに走査線３およびトレンチＴＲ２１，ＴＲ２２，ＴＲ２３が設けられる。なお、走査線３およびトレンチＴＲ２１，ＴＲ２２，ＴＲ２３を形成する順番は上記に限定されず、トレンチＴＲ２１，ＴＲ２２，ＴＲ２３を形成した後に走査線３を形成してもよい。

本実施形態の素子基板２１０の製造では、上記以外の、第１実施形態の工程Ｓ２から工程Ｓ６までに対応する工程を第１実施形態と同様に行う。

次に、図４５に示すように、絶縁層１６ｘ上に第２導電層１６ｙおよび第３導電層４ｘをベタ状に設ける。なお、素子基板２１０では、第２ゲート電極ｇ２となる第３導電層４ｘと走査線３とを、第３導電層４ｘと同一材料のコンタクトホールでは電気的に接続しない。

次に、図４６に示すように、ゲート電極３０Ｇおよび容量素子２１６などを設ける。当工程は、第１実施形態の工程Ｓ８に相当する。具体的には、乾式エッチングを用いて、絶縁層１６ｘ、第２導電層１６ｙ、および第３導電層４ｘをパターニングする。

図４７に示すように、ゲート電極３０Ｇは、上部容量電極４などとは独立して島状に設けられる。上部容量電極４は、±Ｙ方向に延在して設けられる。なお、図示を省略するが、第２ゲート電極ｇ２下方の、第１ゲート電極ｇ１および容量絶縁層１６ｂは、ゲート電極３０Ｇと重ねられて配置されている。また、上部容量電極１６ｃは、上部容量電極４と重ねられて配置されている。

このとき、第１実施形態と同様にして、ゲート電極３０Ｇおよび上部容量電極４以外の領域では、窒化シリコンの絶縁層１６ｘを除去する。すなわち、半導体層３０Ｓ上において、半導体層３０Ｓのゲート電極３０Ｇおよびゲート電極３０Ｇ下方の容量絶縁層１６ｂと重ならない領域では、窒化シリコンが設けられていないことになる。

次に、図４８に示すように、第１実施形態と同様にして、半導体層３０Ｓに他方のソースドレイン領域ｓ１、ＬＤＤ領域ｓ２，ｓ４、チャネル領域ｓ３、および一部の一方のソースドレイン領域ｓ５を設ける。当工程は、第１実施形態の工程Ｓ９に相当する。

次に、第２ゲート電極ｇ２、上部容量電極４、および上方に露出したゲート絶縁層１１ｂ上に、第２層間絶縁層１１ｃを設ける。次いで、約１０００℃の不純物活性化アニールを施した後、水素プラズマ処理を実施する。当工程は、第１実施形態の工程Ｓ１０に相当する。

次いで、図４９に示すように、乾式エッチングにより一対のコンタクトホールＣＮＴ７０を含むコンタクトホールＣＮＴ７を設ける。コンタクトホールＣＮＴ７０は、一対の遮光壁７７を設けるための貫通孔である。一対のコンタクトホールＣＮＴ７０は、第１層間絶縁層１１ａ、ゲート絶縁層１１ｂ、および第２層間絶縁層１１ｃを貫通して、走査線３まで到達する。一対のコンタクトホールＣＮＴ７０は、半導体層３０Ｓの一部を挟んで±Ｙ方向に対向して配置される。コンタクトホールＣＮＴ７のうち一対のコンタクトホールＣＮＴ７０以外の部位は、第２層間絶縁層１１ｃを貫通して第２ゲート電極ｇ２まで到達する。

図５０に示すように、コンタクトホールＣＮＴ７は、半導体層３０Ｓを挟んで±Ｙ方向に対向する一対のコンタクトホールＣＮＴ７０を含む。コンタクトホールＣＮＴ７は、一対のコンタクトホールＣＮＴ７０以外の部位が、半導体層３０Ｓと交差して±Ｙ方向に沿って配置されている。

次に、データ線６、中継層２０７、中継層２１７を設ける。当工程は、第１実施形態の工程Ｓ１１に相当する。具体的には、図５１に示すように、データ線６、中継層２０７、および中継層２１７を設ける際に、コンタクトホールＣＮＴ２，ＣＮＴ３、および一対のコンタクトホールＣＮＴ７０を含むコンタクトホールＣＮＴ７を埋めるようにして設ける。コンタクトホールＣＮＴ７のコンタクトホールＣＮＴ７０には、一対の遮光壁７７が設けられる。

図５２に示すように、データ線６は、±Ｙ方向に延在して設けられ、図示しない一方のソースドレイン領域ｓ５のうち±Ｙ方向に延在する部位と重なる。すなわち、データ線６は、トレンチＴＲ２１，ＴＲ２２，ＴＲ２３および容量素子２１６と重なるように、±Ｙ方向に延在して設けられる。データ線６には、±Ｘ方向に延在する非開口領域ＣＬと重なる、＋Ｘ方向に突出した部位を有している。該部位にはコンタクトホールＣＮＴ２が設けられる。

中継層２０７は、データ線６と独立した島状に設けられ、コンタクトホールＣＮＴ７を介して走査線３および第２ゲート電極ｇ２と電気的に接続される。中継層２０７は、±Ｘ方向に延在し、図示しない下方の半導体層３０Ｓの一部と重なる本体部と、本体部から±Ｙ方向に突出する突出部と、を有している。

中継層２１７は、データ線６および中継層２０７と独立した島状に設けられる。コンタクトホールＣＮＴ３を介して、中継層２１７と半導体層３０Ｓの他方のソースドレイン領域ｓ５とが電気的に接続される。

次に、第１実施形態と同様にして、データ線６より上層を設ける。当工程は、第１実施形態の工程Ｓ１２に相当する。まず、データ線６、中継層２１７、中継層２０７、および上方に露出した第２層間絶縁層１１ｃ上に、第３層間絶縁層１２をベタ状に設ける。

次いで、図５３に示すように、乾式エッチングによってコンタクトホールＣＮＴ４，ＣＮＴ９を設ける。コンタクトホールＣＮＴ４は、第３層間絶縁層１２および第２層間絶縁層１１ｃを貫通して、容量素子２１６の上部容量電極４まで到達する。コンタクトホールＣＮＴ９は、第３層間絶縁層１２を貫通して、中継層２１７まで到達する。

次いで、容量線８、中継層２０９を設ける。具体的には、図５４に示すように、容量線８および中継層２０９を設ける際に、コンタクトホールＣＮＴ４，ＣＮＴ９を埋めるようにして設ける。

中継層２０９は、容量線８とは独立した島状に設けられ、コンタクトホールＣＮＴ９を介して中継層２１７と電気的に接続される。中継層２０９は、±Ｘ方向に延在し、下方の半導体層３０Ｓの一部と重なる本体部２０９ａと、本体部９ａから±Ｙ方向に突出する突出部２０９ｂと、を有している。

中継層２０９は、コンタクトホールＣＮＴ９、中継層２１７、およびコンタクトホールＣＮＴ３を介して、半導体層３０Ｓの一方のソースドレイン領域ｓ５と電気的に接続される。

次いで、容量線８、中継層２０９、および上方に露出した第３層間絶縁層１２上に、第４層間絶縁層１３をベタ状に設ける。その後、第４層間絶縁層１３にＣＭＰ処理などの平坦化処理を施す。

次いで、乾式エッチングによって、第４層間絶縁層１３を貫通して中継層２０９を露出させる貫通孔を設ける。その後、図４７に示すように、第４層間絶縁層１３上に開口領域ＯＰと対応する画素電極１５を設ける。このとき、上記貫通孔を埋めるようにコンタクトホールＣＮＴ６も設ける。画素電極１５は、コンタクトホールＣＮＴ６、中継層２０９、コンタクトホールＣＮＴ９、中継層２１７、およびコンタクトホールＣＮＴ３を介して、半導体層３０Ｓの一方のソースドレイン領域ｓ５と電気的に接続される。

素子基板２１０の製造方法のうち、以降の工程には公知の技術が採用可能であり、説明を省略する。以上に述べた製造方法により、素子基板２１０および素子基板２１０を備えた液晶装置が製造される。

本実施形態によれば、第１実施形態の効果に加えて以下の効果を得ることができる。

エッチバックによって、凹部２５０の側面２５１，２５３に一対のハードマスクＨＭ２が設けられる。そのため、ハードマスクＨＭ２とレジストマスクＲＥ２との間、換言すれば、凹部２５０の両側にトレンチＴＲ２１，ＴＲ２３が設けられる。これに加えて、凹部２５０の側面２５１，２５３の間、すなわち凹部２５０内にトレンチＴＲ２２が設けられる。そのため、一対のレジストマスクＲＥ２の間に３つのトレンチＴＲ２１，ＴＲ２２，ＴＲ２３が設けられる。これにより、保持容量をさらに増大させることができる。

第１実施形態の素子基板１０では、一対の貫通孔Ｈ１と、貫通孔Ｈ２，Ｈ３とを別工程で設けていたのに対し、一対の貫通孔Ｈ１に相当する一対の貫通孔Ｈ７０と、貫通孔Ｈ２，Ｈ３などを一工程で設けている。そのため、貫通孔を設けるエッチング工程を削減することが可能となり、製造工程をさらに簡略化することができる。

一対の遮光壁７７によってＴＦＴ３０に入射する光が低減され、ＴＦＴ３０に対する遮光性をさらに向上させることができる。また、一対の遮光壁７７を介して、ゲート電極３０Ｇに走査線３と同じ共通電位を付与することができる。

３．変形例
３．１．電子機器
上記実施形態の液晶装置が適用される電子機器について、投射型表示装置を例示する。図５６は、変形例に係る電子機器としての投射型表示装置の構成を示す概略図である。

図５６に示すように、本変形例の電子機器としての投射型表示装置１０００は、光源としてのランプユニット１００１、色分離光学系としてのダイクロイックミラー１０１１，１０１２、電気光学パネルである３個の液晶装置１Ｂ，１Ｇ，１Ｒ、３個の反射ミラー１１１１，１１１２，１１１３、３個のリレーレンズ１１２１，１１２２，１１２３、色合成光学系としてのダイクロイックプリズム１１３０、投射光学系としての投射レンズ１１４０を備えている。

ランプユニット１００１では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。

ランプユニット１００１から射出された光は、２個のダイクロイックミラー１０１１，１０１２によって、各々異なる波長域の３色の色光に分離する。３色の色光とは、略赤色の光、略緑色の光、略青色の光である。以降の説明において、上記略赤色の光を赤色光Ｒともいい、上記略緑色の光を緑色光Ｇともいい、上記略青色の光を青色光Ｂともいう。

ダイクロイックミラー１０１１は、赤色光Ｒを透過させると共に、赤色光Ｒよりも波長が短い、緑色光Ｇおよび青色光Ｂを反射させる。ダイクロイックミラー１０１１を透過した赤色光Ｒは、反射ミラー１１１１で反射され、液晶装置１Ｒに入射する。ダイクロイックミラー１０１１で反射された緑色光Ｇは、ダイクロイックミラー１０１２によって反射された後、液晶装置１Ｇに入射する。ダイクロイックミラー１０１１で反射された青色光Ｂは、ダイクロイックミラー１０１２を透過して、リレーレンズ系１１２０へ射出される。

リレーレンズ系１１２０は、リレーレンズ１１２１，１１２２，１１２３、反射ミラー１１１２，１１１３を有している。青色光Ｂは、緑色光Ｇや赤色光Ｒと比べて光路が長いため、光束が大きくなりやすい。そのため、リレーレンズ１１２２を用いて光束の拡大を抑えている。リレーレンズ系１１２０に入射した青色光Ｂは、反射ミラー１１１２で反射されると共に、リレーレンズ１１２１によってリレーレンズ１１２２の近傍で収束される。そして、青色光Ｂは、反射ミラー１１１３およびリレーレンズ１１２３を経て、液晶装置１Ｂに入射する。

投射型表示装置１０００における、光変調装置である液晶装置１Ｒ，１Ｇ，１Ｂには、第１実施形態の半導体装置としての液晶装置１００が適用されている。そのため、液晶装置１Ｒ，１Ｇ，１Ｂにおいて、保持容量が増大して画素Ｐの電位保持能力を向上させることができる。なお、液晶装置１Ｒ，１Ｇ，１Ｂとして、第１実施形態以外の液晶装置を適用してもよい。

液晶装置１Ｒ，１Ｇ，１Ｂのそれぞれは、投射型表示装置１０００の上位回路と電気的に接続される。これにより、赤色光Ｒ、緑色光Ｇ、青色光Ｂの階調レベルを指定する画像信号がそれぞれ外部回路から供給され、上位回路で処理される。これにより、液晶装置１Ｒ，１Ｇ，１Ｂが駆動されて、それぞれの色光が変調される。

液晶装置１Ｒ，１Ｇ，１Ｂによって変調された赤色光Ｒ、緑色光Ｇ、青色光Ｂは、ダイクロイックプリズム１１３０に３方向から入射する。ダイクロイックプリズム１１３０は、入射した赤色光Ｒ、緑色光Ｇ、青色光Ｂを合成する。ダイクロイックプリズム１１３０において、赤色光Ｒおよび青色光Ｂは９０度に反射され、緑色光Ｇは透過する。そのため、赤色光Ｒ、緑色光Ｇ、青色光Ｂは、カラー画像を表示する表示光として合成され、投射レンズ１１４０に向かって射出される。

投射レンズ１１４０は、投射型表示装置１０００の外側を向いて配置されている。表示光は、投射レンズ１１４０を介して拡大されて射出され、投射対象であるスクリーン１２００に投射される。

本変形例では、電子機器として投射型表示装置１０００を例示したが、これに限定されない。本発明の半導体装置の製造方法が適用される半導体装置は、例えば、投射型のＨＵＤ（Head-Up Display）、直視型のＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に適用されてもよい。

以下に、実施形態から導き出される内容を記載する。

半導体装置の製造方法は、絶縁部材上にハードマスクを形成する工程と、ハードマスクと離間してレジストマスクを形成する工程と、ハードマスクおよびレジストマスクを介して、絶縁部材をエッチングして溝を形成する工程と、溝内に第１容量電極、容量絶縁層、および第２容量電極を形成する工程と、を備える。

この構成によれば、半導体装置の保持容量を増大させることができる。詳しくは、レジストマスクのみを介して溝を形成する場合に、該溝の幅は、レジストマスクの露光解像度によって下限値が制限される。これに対して、レジストマスクとハードマスクとを介して溝を形成するため、レジストマスクとハードマスクとが離間する距離を上記下限値より小さくすることが可能となる。すなわち、溝の幅が上記下限値よりも小さくなり、従来よりも微細な幅の溝が形成される。これによって、溝内に、第１容量電極、容量絶縁層、および第２容量電極から成る容量素子を形成することができる。すなわち、半導体装置の保持容量を増大させる製造方法を提供することができる。

上記の半導体装置の製造方法は、レジストマスクを形成する工程において、ハードマスクの両側にレジストマスクを形成し、溝を形成する工程において、ハードマスクの両側に溝を形成することが好ましい。

この構成によれば、ハードマスクの両側に溝が形成される。すなわち、レジストマスクの露光解像度に制限される幅において、２つの溝を形成することが可能となる。そのため、容量素子の面積が拡大されて保持容量をさらに増大させることができる。

上記の半導体装置の製造方法は、トランジスターの半導体層を形成する工程を備え、第１容量電極は、半導体層の一方のソースドレイン領域を延在して形成されることが好ましい。

この構成によれば、半導体層の一方のソースドレイン領域を、容量素子の一方の容量電極である第１容量電極と一体に形成することが可能となる。そのため、半導体装置の製造工程を簡略化することができる。

上記の半導体装置の製造方法において、第１容量電極は、半導体層の他方のソースドレイン領域と電気的に接続される第１配線と重なるように形成され、半導体層は、トランジスターのゲート電極と電気的に接続される第２配線と重なるように形成されることが好ましい。

この構成によれば、容量素子と半導体層とが、別々の配線と重ねられて配置される。そのため、半導体装置の微細化に容易に対応することができる。

上記の半導体装置の製造方法は、ハードマスクを形成する工程の前に、絶縁部材に凹部を形成する工程を備え、ハードマスクを形成する工程において、凹部内に無機膜を成膜してから、エッチバックによってハードマスクを凹部の側面に沿って形成することが好ましい。

この構成によれば、エッチバックによって、凹部の両方の側面に無機膜がハードマスクとして形成される。そのため、溝を形成する工程において、ハードマスクとレジストマスクとの間に溝が形成され、凹部の両側面の間、換言すれば凹部内にも溝が形成される。これにより、保持容量をさらに増大させることができる。

３…第２配線としての走査線、４，１６ｃ…上部容量電極、６…第１配線としてのデータ線、１０ｓ…絶縁部材としての基板、１６，２１６…容量素子、１６ｂ…容量絶縁層、３０…トランジスターとしてのＴＦＴ、３０Ｇ…ゲート電極、３０Ｓ…半導体層、１００…半導体装置としての液晶装置、２５０…凹部、２５１，２５３…側面、ＨＭ１，ＨＭ２…ハードマスク、ＨＭ２ｘ…無機膜としてのハードマスク層、ＲＥ１，ＲＥ２…レジストマスク、ｓ１…他方のソースドレイン領域、ｓ５…一方のソースドレイン領域、ＴＲ１，ＴＲ２，ＴＲ２１，ＴＲ２２，ＴＲ２３…溝としてのトレンチ。

Claims (5)

1. 絶縁部材上にハードマスクを形成する工程と、
   前記ハードマスクと離間してレジストマスクを形成する工程と、
   前記ハードマスクおよび前記レジストマスクを介して、前記絶縁部材をエッチングして溝を形成する工程と、
   前記溝内に第１容量電極、容量絶縁層、および第２容量電極を形成する工程と、を備える半導体装置の製造方法。
2. 前記レジストマスクを形成する工程において、前記ハードマスクの両側に前記レジストマスクを形成し、
   前記溝を形成する工程において、前記ハードマスクの両側に前記溝を形成する、請求項１に記載の半導体装置の製造方法。
3. トランジスターの半導体層を形成する工程を備え、
   前記第１容量電極は、前記半導体層の一方のソースドレイン領域を延在して形成される、請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記第１容量電極は、前記半導体層の他方のソースドレイン領域と電気的に接続される第１配線と重なるように形成され、
   前記半導体層は、前記トランジスターのゲート電極と電気的に接続される第２配線と重なるように形成される、請求項３に記載の半導体装置の製造方法。
5. 前記ハードマスクを形成する工程の前に、前記絶縁部材に凹部を形成する工程を備え、
   前記ハードマスクを形成する工程において、前記凹部内に無機膜を成膜してから、エッチバックによって前記ハードマスクを前記凹部の側面に沿って形成する、請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。

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