JP2021012328A

JP2021012328A - 電気光学装置、および電子機器

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Publication number: JP2021012328A
Application number: JP2019127466A
Authority: JP
Inventors: 陽平杉本; Yohei Sugimoto
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2019-07-09
Filing date: 2019-07-09
Publication date: 2021-02-04

Abstract

【課題】十分な保持容量と、高い遮光性とを備え、コンパクトな構成の電気光学装置を提供すること。【解決手段】液晶装置の素子基板１０は、第１方向に延在し、遮光部としても機能するデータ線、および第１方向と交差する第２方向に沿って延在し、遮光部としても機能する走査線３と、遮光部と重なる位置に設けられたＴＦＴと、遮光部に沿って第１方向、および第２方向に沿って延在する容量管１４と、容量管１４の内面に沿って設けられる第１の容量電極７ｂと、半導体層が第１の容量電極７ｂと重なるように延在して設けられた第２の容量電極２９ｂとを備える。【選択図】図１０Ｂ

Description

本発明は、電気光学装置、および当該電気光学装置を備えた電子機器に関する。

従来、電気光学装置の１つとして、画素電極のスイッチング素子にトランジスターを備えたアクティブ駆動型の液晶装置が知られていた。このような液晶装置をプロジェクターなどの光変調装置に用いた場合、直視型の液晶装置に比べて液晶装置への入射光が増大する。入射光の増大は、トランジスター領域における光リーク電流を誘発する。光リーク電流が発生すると、画素容量に保持している表示データが失われてしまい、ちらつきや、表示ムラといった表示不良が発生してしまう問題があった。この問題に鑑み、発明者等は、画素容量を増やす技術を提案している。

例えば、特許文献１では、プレーナー型トランジスターのドレイン端子に接続する、画素容量を増やすための付加容量構造を提案していた。詳しくは、画素の一辺に溝を形成し、溝の内壁を利用して容量構造を形成していた。また、特許文献２では、画素の角部に、画素容量を増加するための付加容量構造を形成していた。

しかし、昨今のプロジェクターの高輝度化に伴い、従来の放電ランプからレーザー光源などの固体光源化が進み、光変調装置として用いられる液晶装置には、より多くの光量の光が入射するようになっている。このため、画素容量を増やすことに加えて、トランジスターへの光の侵入を防ぐ遮光構造も必要となっている。発明者等は、特許文献３の技術も提案している。特許文献３では、トランジスターの上層に複数の付加容量構造を形成することに加えて、遮光構造も形成していた。

特開平６−６７２０７号公報特開２００７−１８７９６４号公報特開２０１５−１９７５８４号公報

しかしながら、特許文献３のように、画素容量を増やすために複数の容量構造を追加したり、遮光構造を形成することにより、構造や工程が複雑化してしまうという課題があった。特に、特許文献３における付加容量構造の形成には、１０工程以上の専用の追加工程が必要であり、コストの増加要因となっていた。

本願の電気光学装置は、第１方向、および第１方向と交差する第２方向に沿って延在する遮光部と、遮光部と重なる位置に設けられたトランジスターと、第１方向、および第２方向に沿って延在する容量管と、容量管の内面に沿って設けられる第１容量電極と、トランジスターの半導体層が第１容量電極と重なるように延在して設けられた第２容量電極と、を備える。

また、第２容量電極は、第１容量電極の内側に設けられていることが好ましい。

また、第１容量電極は、隣りの画素に設けられた容量電極と電気的に接続されることが好ましい。

また、容量管は、基板に設けられていることが好ましい。

また、遮光部は、第１方向に沿って延在する第１データ線と、第１方向と交差する第２方向に沿って延在する第１走査線と、第１データ線と第１走査線との交差に対応して設けられたトランジスターと、第１データ線と隣り合う第２データ線と、第１走査線と隣り合う第２走査線と、を有し、容量管は、第１データ線、第２データ線、第１走査線、および第２走査線に沿って延在することが好ましい。

また、平面視で第１走査線と第２走査線との間にトレンチを備え、第１容量電極、および第２容量電極は、それぞれトレンチの側面、および容量管の内面に沿って設けられていることが好ましい。

また、第２容量電極と重なるように延在して設けられた第３容量電極、を備え、第３容量電極は、第２容量電極の内側に設けられることが好ましい。

また、第３容量電極は、隣りの画素に設けられた容量電極と電気的に接続されることが好ましい。

本願の電子機器は、上記記載の電気光学装置を備えることが好ましい。

実施形態１に係る液晶装置の概略構成図。図１のＨ−Ｈ’線に沿った断面図。液晶装置の電気的な構成を示す等価回路図。素子基板の完成状態における画素態様を示す平面図。図４ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の製造工程フローチャート図。素子基板の一工程における画素態様を示す平面図。図６ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図７ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図８ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図９ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１０ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１１ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１２ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１３ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１４ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。実施形態２に係る液晶装置の電気的な構成を示す等価回路図。素子基板の一工程における画素態様を示す平面図。図１６ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１７ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１８ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。素子基板の一工程における画素態様を示す平面図。図１８ＡのＡ−Ａ’線、Ｂ−Ｂ’線における断面図。実施形態３に係る投射型表示装置の概略構成図。

以下、本発明の実施形態について、図面を参照して説明する。以下に説明する実施の形態は、本発明の一例を説明するものである。本発明は、以下の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲において実施される各種の変形例も、本発明に含まれる。

ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。また、以下の各図において、必要に応じて、相互に直交する座標軸としてＸＹＺ軸を付し、各矢印が指す方向を＋方向とし、＋方向と反対の方向を−方向とする。なお、＋Ｚ方向を上方、−Ｚ方向を下方ということもあり、＋Ｚ方向から見ることを平面視あるいは平面的という。さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物を介して配置される場合、または基板の上に一部が接して配置され、一部が他の構造物を介して配置される場合のいずれかを表すものとする。

１．実施形態１
本実施形態では、電気光学装置として、画素ごとにトランジスターとしての薄膜トランジスター（Thin Film Transistor）を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。なお、以降、薄膜トランジスターをＴＦＴと略していう。この液晶装置は、例えば、後述する電子機器としての投射型表示装置において、光変調装置として好適に用いることができるものである。

１．１．液晶装置の構成
本実施形態に係る電気光学装置としての液晶装置の構成について、図１から図３を参照して説明する。図１は、実施形態１に係る電気光学装置としての液晶装置の構成を示す概略平面図である。図２は、図１のＨ−Ｈ’線に沿った液晶装置の構造を示す模式断面図である。図３は、液晶装置の電気的な構成を示す等価回路図である。

図１および図２に示すように、本実施形態の液晶装置１００は、素子基板１０と、素子基板１０と対向配置された対向基板２０と、素子基板１０および対向基板２０の間に挟持された液晶を含む液晶層５０と、を有している。

素子基板１０の基板１０ｓには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板２０の基板２０ｓには、例えば、ガラス基板、石英基板などの透明基板が用いられる。

素子基板１０は、平面視における形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材４０を介して接合されている。素子基板１０と対向基板２０との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層５０が設けられている。

シール材４０の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。シール材４０と表示領域Ｅとの間には、表示領域Ｅを取り囲んで見切り部２４が設けられている。表示領域Ｅの周囲には、表示に寄与しない、図示しないダミー画素領域が設けられている。

素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。該端子部に沿った第１辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１辺部に対向する第２辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。

第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿ったシール材４０と表示領域Ｅとの間には、走査線駆動回路１０２が設けられている。また、第２辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２を繋ぐ複数の配線１０７が設けられている。

これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線は、第１辺部に沿って配列した複数の外部接続端子１０４に接続されている。なお、検査回路１０３の配置は上記に限定されない。

ここで、本明細書では、第１辺部に沿った方向が±Ｘ方向となり、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿った方向が±Ｙ方向となる。また、±Ｘ方向および±Ｙ方向と直交し、素子基板１０および対向基板２０の法線方向が±Ｚ方向となる。

図２に示すように、基板１０ｓの液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５およびスイッチング素子であるＴＦＴ３０と、信号配線と、これらを被覆する配向膜１８とが設けられている。ＴＦＴ３０および画素電極１５は、画素Ｐの構成要素である。素子基板１０は、基板１０ｓ、基板１０ｓ上に設けられた画素電極１５、ＴＦＴ３０、信号配線および配向膜１８を含む。

基板２０ｓの液晶層５０側の表面には、見切り部２４と、これを被覆して成膜された絶縁層２５と、絶縁層２５を被覆して設けられた共通電極としての対向電極２１と、対向電極２１を被覆する配向膜２２とが設けられている。本実施形態における対向基板２０は、少なくとも見切り部２４、対向電極２１および配向膜２２を含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に配置した例を示したが、これに限定されない。

図１に示すように、見切り部２４は、表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２および検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの回路に入射する光が遮蔽されて、光の入射による回路の誤動作が防止される。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽されて、表示領域Ｅの表示において高いコントラストが確保される。

絶縁層２５は、例えば、光透過性を有する酸化シリコンなどの無機材料から成る。絶縁層２５は、見切り部２４を被覆すると共に、液晶層５０側の表面が平坦となるように設けられている。

対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成り、絶縁層２５を被覆すると共に、素子基板１０と対向基板２０との間に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続されている。

画素電極１５を被覆する配向膜１８、および対向電極２１を被覆する配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２２の形成材料としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。

このような液晶装置１００は、例えば透過型であって、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。素子基板１０と対向基板２０とを含む液晶パネルにおいて、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。

本実施形態では、以降、配向膜１８，２２として前述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。

次に、図３を参照して、液晶装置１００の電気的な構成について説明する。図３に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号配線として、走査線３、データ線６、データ線６に沿って平行に配置された容量線８を、それぞれ複数有している。データ線６は、第１方向としての＋Ｙ方向に延在している。走査線３は、該第１方向と交差する第２方向としての＋Ｘ方向に延在している。なお、図３では、容量線８を±Ｙ方向に沿って延在するように示したが、これに限定されない。

Ｘ軸に沿って延在する走査線３と、Ｙ軸に沿って延在するデータ線６とで区画された領域が画素Ｐとなる。画素Ｐには、画素電極１５、ＴＦＴ３０、および容量素子１６が設けられている。
なお、第１方向としての±Ｙ方向に沿って延在するデータ線を第１データ線としたときに、当該第１データ線と±Ｘ方向に隣り合うデータ線を第２データ線という。また、第２方向としての±Ｘ方向に沿って延在する走査線を第１走査線としたときに、当該第１走査線と±Ｙ方向に隣り合う走査線を第２走査線という。

走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線６はＴＦＴ３０のデータ線側ソースドレイン領域であるソース領域に電気的に接続されている。走査線３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１５は、ＴＦＴ３０の画素電極側ソースドレイン領域であるドレイン領域に電気的に接続されている。

データ線６は、上述したデータ線駆動回路１０１に電気的に接続されており、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３は、上述した走査線駆動回路１０２に電気的に接続されており、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路１０１からデータ線６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線６同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングでパルス的に線順次にて供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１から走査信号ＳＣｍの入力により、一定期間だけオン状態とされる。これにより、データ線６から供給される画像信号Ｄ１から画像信号Ｄｎが、所定のタイミングで画素電極１５に書き込まれる。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１から画像信号Ｄｎは、画素電極１５と、液晶層５０を介して対向配置された対向電極２１との間で一定期間保持される。

保持された画像信号Ｄ１から画像信号Ｄｎがリークするのを防止するため、画素電極１５と対向電極２１との間に設けられた液晶容量に対して、並列に容量素子１６が電気的に接続されている。容量素子１６の一端は、ＴＦＴ３０のドレインに電気的に接続している。ドレインは、画素電極１５にも電気的に接続している。容量素子１６の他端は、容量線８に接続している。

ここで、図３では図示を省略しているが、データ線６には、上述した検査回路１０３が接続されている。そのため、液晶装置１００の製造工程において、上記画像信号を検出して、液晶装置１００の動作不具合などを確認することが可能である。

１．２．素子基板の構成
図４Ａは、画素の平面図である。図４Ｂは、画素の断面図であり、詳しくは、画素を構成する素子基板の断面図である。図４Ｂでは、図４Ａにおける、Ａ−Ａ’線に沿った断面と、Ｂ−Ｂ’線に沿った断面とを並べて示している。また、図４Ｂでは、配向膜の図示を省略している。

図４Ａでは、素子基板１０の表示領域における９つの画素を抜粋して図示している。マトリクス配置された９つの画素には、行列に応じて附番している。最も＋Ｙ方向の上段には画素Ｐ１１〜Ｐ１３、最も−Ｙ方向の下段には画素Ｐ３１〜Ｐ３３と付した。上段と下段の間の中段では、画素Ｐ２１〜Ｐ２３と付した。マトリクス中央の画素Ｐ２２を基準として、＋Ｘ方向の画素Ｐ２３を右隣り、−Ｘ方向の画素Ｐ２１を左隣りともいう。以下の説明における上下左右は、この方向に対応する。
ここでは、素子基板１０の断面形状を主体に説明する。配線や、電極などの平面形状については、後述の製造方法の段落で説明する。

図４Ｂに示すように、素子基板１０は、ベースとなる基板１０ｓの内部、および基板１０ｓの上に、複数の機能層を積層した構成となっている。
図４Ａにおいて、これらの機能層を構成する配線や、電極などの多くは、平面的に表示領域における複数の画素を区画する非開口領域ＣＬに設けられている。非開口領域ＣＬは、±Ｘ方向に延在する走査線３を含む直線部分と、±Ｙ方向に延在するデータ線６を含む直線部分とが、交差して格子状となっている部分である。

基板１０ｓの内部には、トンネル状の空洞をなした容量管１４が設けられる。平面的に、容量管１４は画素の開口に沿った四角環状である。容量管１４の内部には、容量素子１６が形成される。また、Ｂ−Ｂ’断面に示すように、基板１０ｓの内部には、トレンチ５も形成される。容量管１４、トレンチ５の詳細は、後述する。
基板１０ｓの上には、走査線３を含む第１層、半導体層２８を含む第２層、ゲート電極３０ｇを含む第３層、中継層６１を含む第４層、データ線６を含む第５層、容量線８を含む第６層、画素電極１５を含む第７層が形成される。

各層の構成について、下層から説明する。
基板１０ｓには、好適例として石英基板を用いている。基板１０ｓ内に形成された容量管１４内の部位は、上層の機能層の形成工程において一緒に形成されるため、上層の説明と合わせて説明する。
基板１０ｓの上には、下地絶縁層５１が形成される。下地絶縁層５１は、容量管１４の周囲も覆っている。また、トレンチ５内面の最外周にも、下地絶縁層５１が形成される。
下地絶縁層５１にはシリコン系酸化膜などが採用され、具体的には、例えば酸化シリコン（None-doped Silicate Glass：ＮＳＧ）や窒化シリコンなどが挙げられる。好適例として下地絶縁層５１の材料は、酸化シリコンを用いる。

下地絶縁層５１の上には、第１層の走査線３が形成される。走査線３には、遮光性および導電性を有する材料が好ましい。走査線３は、主に下方から半導体層２８に入射する光を遮光する遮光部としても機能する。好適例として走査線３の材料は、タングステンシリサイドを用いる。走査線３の厚さは、特に限定されないが、例えば約１５０ｎｍである。

走査線３の上には、第１層間絶縁層５２が形成される。好適例として第１層間絶縁層５２の材料は、酸化シリコンを用いる。

Ｂ−Ｂ’断面に示すように、第１層間絶縁層５２の上には、配線部７ａが形成される。配線部７ａは、±Ｘ方向に並ぶ画素行において、各画素の容量素子間における電気的な接続を取るための配線である。例えば、配線部７ａは、画素Ｐ２２の容量素子１６と、右隣りの画素Ｐ２３の容量素子１６との間の電気的な接続を取る。同様に、左隣りの画素Ｐ２１の容量素子１６との間にも、配線部７ａが形成される。また、配線部７ａは、トレンチ５内の下地絶縁層５１ａの上にも形成される。配線部７ａの形成工程において、容量管１４の最外周にも、容量電極７ｂが形成される。好適例として配線部７ａ、容量電極７ｂの材料は、導電性のポリシリコン膜を用いる。

配線部７ａ、および第１層間絶縁層５２の上には、誘電層５３が形成される。誘電層５３の材料は、例えば、酸化ハフニウム、酸化アルミニウム、酸化シリコン、窒化シリコン、酸化タンタルなどが挙げられ、これらの膜を単層または組み合わせて用いる。誘電層５３は、容量管１４内の容量電極７ｂの上にも形成される。誘電層５３は、トレンチ５内の配線部７ａの上にも形成される。好適例として誘電層５３の材料は、窒化シリコンを用いる。層厚は、特に限定されないが、例えば約２０ｎｍである。なお、層厚とは、機能膜を成膜した際の膜厚と同義である。

誘電層５３の上には、第２層の半導体層２８が形成される。好適例において、半導体層２８は、非晶質シリコン膜に、結晶化処理が施されたポリシリコン膜を用いる。半導体層２８には、ＬＤＤ（Lightly Doped Drain）構造によるＴＦＴ３０が形成される。
ＴＦＴ３０には、チャネル領域３０ｃ、低濃度ソース領域、低濃度ドレイン領域、高濃度ソース領域３０ｓ、高濃度ドレイン領域３０ｄが形成される。詳しくは、±Ｘ方向に沿って−Ｘ方向から＋Ｘ方向に向かって、高濃度ソース領域３０ｓ、低濃度ソース領域、チャネル領域３０ｃ、低濃度ドレイン領域、高濃度ドレイン領域３０ｄの順番で形成される。なお、半導体層２８の層厚は、特に限定されないが、例えば約５０ｎｍである。また、半導体層２８の形成工程において、容量管１４内の誘電層５３の上に容量電極２９ｂが形成される。また、トレンチ５の上層に、配線部２９も形成される。配線部２９は、隣りの画素に設けられる容量電極２９ｂと電気的に接続しないように切欠き部２９ｃを有している。

半導体層２８、配線部２９、および誘電層５３の上には、ゲート絶縁層５４が形成される。ゲート絶縁層５４は、半導体層２８とゲート電極３０ｇとの間にあって、半導体層２８とゲート電極３０ｇとを絶縁する。ゲート絶縁層５４は、例えば、２種類の酸化シリコンから成る２層構造である。ゲート絶縁層５４の層厚は、特に限定されないが、例えば約７５ｎｍである。また、ゲート絶縁層５４の形成工程において、容量管１４内の容量電極２９ｂの上にも、ゲート絶縁層５４ｂが形成される。トレンチ５は、ゲート絶縁層５４で充填することにより誘電層５４ａとなり、誘電層５４ａで封止される。
ゲート絶縁層５４から、走査線３までの間には、コンタクトホールＣＮＴ１が形成される。コンタクトホールＣＮＴ１は、第１層の走査線３とゲート電極３０ｇとを電気的に接続する。また、コンタクトホールＣＮＴ１は、遮光部としても機能する。

ゲート絶縁層５４の上には、第３層としてゲート電極３０ｇが形成される。ゲート電極３０ｇは、ＴＦＴ３０のチャネル領域３０ｃに重ねて配置される。ゲート電極３０ｇ、およびコンタクトホールＣＮＴ１は、例えば、導電性のポリシリコン、金属シリサイド、金属あるいは金属化合物などを用いて形成される。好適例としてゲート電極３０ｇは、導電性のポリシリコン膜とタングステンシリサイド膜との２層構造である。ゲート電極３０ｇの層厚は、特に限定されないが、例えば約１５０ｎｍである。

ゲート電極３０ｇ、コンタクトホールＣＮＴ１の上には、第２層間絶縁層５５が形成される。
第２層間絶縁層５５は、例えば、ＮＳＧ膜、燐（Ｐ）を含むＰＳＧ（Phosphosilicate Glass）膜、ホウ素（Ｂ）を含むＢＳＧ（Borosilicate Glass）膜、ホウ素と燐とが含まれるＢＰＳＧ（Borophosphosilicate Glass）膜などのシリコン系酸化膜の１種類以上を用いて形成される。好適例として第２層間絶縁層５５の材料は、酸化シリコンを用いる。第２層間絶縁層５５の層厚は、特に限定されないが、例えば約４００ｎｍである。

第２層間絶縁層５５には、コンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４が形成される。コンタクトホールＣＮＴ２は、第２層のＴＦＴ３０の高濃度ソース領域３０ｓと、中継層６１とを電気的に接続する。コンタクトホールＣＮＴ３は、ＴＦＴ３０の高濃度ドレイン領域３０ｄと、中継層６２とを電気的に接続する。コンタクトホールＣＮＴ４は、配線部２９と中継層６２とを電気的に接続する。

第２層間絶縁層５５の上には、第４層の中継層６１，６２が形成される。中継層６１，６２、およびコンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４の材料としては、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。好適例としてこれらの部位の材料は、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、アルミニウム（Ａｌ）層、窒化チタン（ＴｉＮ）層が積層された４層構造としている。これらの層厚は、特に限定されないが、例えば約３５０ｎｍである。

（遮光部Ａ）
ここで、中継層６１，６２は、遮光層の役割も兼ねている。Ａ−Ａ’断面に示すように、ＴＦＴ３０の−Ｘ方向における側面にはコンタクトホールＣＮＴ２，ＣＮＴ３が壁状に立ち上っている。さらに、ＴＦＴ３０の上方には中継層６１が庇状に半導体層２８を覆っている。同様に、中継層６１も庇状にゲート電極３０ｇを覆っている。このように、遮光性の高い金属層からなる中継層６１，６２でＴＦＴ３０を囲う構成とすることで、ＴＦＴ３０への迷光などの入射を防いでいる。

中継層６１，６２の上には、第３層間絶縁層５６が形成される。第３層間絶縁層５６の材料は、下地絶縁層５１と同じである。
第３層間絶縁層５６には、コンタクトホールＣＮＴ５，ＣＮＴ６が形成される。コンタクトホールＣＮＴ５は、中継層６１とデータ線６とを電気的に接続する。コンタクトホールＣＮＴ６は、中継層６２と中継層６３とを電気的に接続する。

第３層間絶縁層５６の上には、第５層のデータ線６、および中継層６３が形成される。データ線６、中継層６３、およびコンタクトホールＣＮＴ５，ＣＮＴ６の材料としては、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。好適例としてこれらの部位の材料は、中継層６１と同じとした。これらの層厚は、特に限定されないが、例えば約３５０ｎｍである。

（遮光部Ｂ）
データ線６、および中継層６３は、遮光部の役割も兼ねている。ＴＦＴ３０の上層における±Ｘ方向の両側面にはコンタクトホールＣＮＴ５，ＣＮＴ６が壁状に立ち上っている。さらに、ＴＦＴ３０の上方にはデータ線６が庇状に中継層６１を覆っている。また、同様に、中継層６３も庇状に中継層６２を覆っている。
ここで、前述した通り、走査線３も下方から半導体層２８に入射する光を遮光する遮光部としても機能する。データ線６は第１方向に沿って延在し、走査線３は第１方向と交差する第２方向に沿って延在する。つまり、遮光部は、第１方向、および第２方向に沿って延在していると読替えることができる。

データ線６、中継層６３の上には、第４層間絶縁層５７が形成される。好適例として第４層間絶縁層５７の材料は、酸化シリコンを用いる。層厚は、特に限定されないが、例えば約４００ｎｍである。
第４層間絶縁層５７には、コンタクトホールＣＮＴ７が形成される。コンタクトホールＣＮＴ７は、中継層６３と中継層６４とを電気的に接続する。

第４層間絶縁層５７の上には、第６層の容量線８、および中継層６４が形成される。容量線８には、共通電位が供給されており、図示を省略するが、上述した対向基板２０の対向電極２１と上下導通部１０６を介して電気的に接続されている。
容量線８、および中継層６４の材料としては、データ線６と同様に、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。好適例としてこれらの部位の材料は、中継層６１と同じである。層厚は、特に限定されないが、例えば約２５０ｎｍである。

容量線８、および中継層６４の上には、第５層間絶縁層５８が形成される。好適例として第５層間絶縁層５８の材料は、酸化シリコンを用いる。層厚は、特に限定されないが、例えば約３００ｎｍである。
第５層間絶縁層５８には、コンタクトホールＣＮＴ８が形成される。コンタクトホールＣＮＴ８は、中継層６４と画素電極１５とを電気的に接続する。

第５層間絶縁層５８の上には、第７層の画素電極１５が形成される。画素電極１５は、コンタクトホールＣＮＴ８、中継層６４、コンタクトホールＣＮＴ７、中継層６３、コンタクトホールＣＮＴ６、中継層６２、およびコンタクトホールＣＮＴ３を介して、ＴＦＴ３０の高濃度ドレイン領域３０ｄと電気的に接続される。
画素電極１５は、例えばＩＴＯやＩＺＯなどの透明導電膜を成膜した後、パターニングすることによって設けられる。好適例として画素電極１５の材料はＩＴＯを用いる。画素電極１５の層厚は、特に限定されないが、例えば約１４５ｎｍである。

図２に戻る。
画素電極１５の上には、配向膜１８が形成される。なお、図４Ｂでは図示を省略している。素子基板１０の配向膜１８、および対向基板２０の配向膜２２は、酸化シリコンなどの無機材料を、斜方向などの所定の方向から蒸着して柱状に成長させたカラムの集合体で形成している。また、液晶層５０に含まれる液晶分子は、配向膜１８，２２に対して負の誘電異方性を有している。

１．３．液晶装置の製造方法
本実施形態に係る液晶装置１００の製造方法について、図５〜図１４Ａ，図１４Ｂを参照して説明する。図５は、液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図である。図６Ａ〜図１４Ａは、素子基板の製造過程を示す平面図である。図６Ｂ〜図１４Ｂは、素子基板の製造過程を示す断面図である。各断面図では、図４Ａにおける線分Ａ−Ａ’断面、および線分Ｂ−Ｂ’断面と同じ断面を図示している。

液晶装置１００の製造方法のうち、本実施形態における特徴部分を含む素子基板１０の製造方法を主体に説明する。
素子基板１０は、基本的に、ＣＶＤ（Chemical Vapor Deposition）法、フォトリソグラフィ法、スパッタリング法、エッチング法、およびＣＭＰ（Chemical Mechanical Planarization）法など、公知の半導体プロセスで用いられる方法や、これらを組み合せることにより製造することが可能である。以下、好適な製造方法を主体に説明するが、同等な構造を形成可能で、かつ、当該構成における機能、特性を満たせれば、他の製造方法を用いても良い。

図６Ａ、図６Ｂを用いて説明する。
工程Ｓ１では、まず、基板１０ｓにトレンチ４，５を形成する。平面的にトレンチ４は、画素の開口に沿った四角環状に設けられる。トレンチ５は、左右に隣り合う画素のトレンチ４を連結する。例えば、画素Ｐ２２の右側のトレンチ５は、画素Ｐ２２のトレンチ４と、右隣りの画素Ｐ２３のトレンチ４とを連結する。同様に、画素Ｐ２２の左側のトレンチ５は、画素Ｐ２２のトレンチ４と、左隣りの画素Ｐ２１のトレンチ４とを連結する。図６Ａに示すように、トレンチ４は、非開口領域ＣＬに沿って設けられる。

図６Ｂに示すように、断面的にトレンチ４，５は、基板１０ｓを侵食して形成された矩形状の溝であり、両者の幅、および深さは同じである。なお、図６Ｂは、トレンチ４，５の上に下地絶縁層５１を形成した状態を示しているため、両者は蓋をした状態となっている。好適例としてトレンチ４の形成には、ドライエッチング法を用いる。好適例においてトレンチ４，５の幅は３００ｎｍ、深さは１０００ｎｍとした。

次に、トレンチ４，５が形成された基板１０ｓの上に、下地絶縁層５１を全面ベタに形成する。この際、図６Ｂに示すように、トレンチ４の内面にも下地絶縁層５１が延在して形成される。詳しくは、トレンチ４の側面４ａ，４ｂ、底面４ｂにも下地絶縁層５１ａが形成される。そして、下地絶縁層５１ａが形成された後、トレンチ４の上面４ｄは下地絶縁層５１によって蓋が形成される。この蓋により形成されたトンネル状の空洞が容量管１４である。同様に、トレンチ５の側面５ａ，５ｃ、底面５ｂにも下地絶縁層５１ａが形成され、上面は下地絶縁層５１によって封止される。この段階では、容量管１４は平面的に画素を囲う四角環状の空洞である。画素行の延在方向における複数の容量管１４は、各々に介在するトレンチ５により連結している。なお、以降、側面４ａ，４ｃ、底面４ｂ、上面４ｄのことを容量管１４の内面ともいう。好適例として下地絶縁層５１の形成には、プラズマＣＶＤ法を用いる。

図７Ａ、図７Ｂを用いて説明する。
次に、下地絶縁層５１の上に、走査線３を形成する。平面的に走査線３は、±Ｘ方向に延在しており、隣の画素との交差部分で±Ｙ方向に突出する部位が形成される。延在部と突出部とで十字状部が形成され、当該十字状部により、周囲の４つの画素が区画される。トレンチ５は、上下２本の走査線３における突出部間の間隙に位置している。容量管１４は、当該間隙部分を除いて、走査線３と重なっている。走査線３の形成には、フォトリソグラフィ法によるパターニング形成を用いる。

図８Ａ、図８Ｂを用いて説明する。
工程Ｓ２では、まず、走査線３、および下地絶縁層５１の上に、第１層間絶縁層５２を全面ベタに形成する。第１層間絶縁層５２の形成には、例えば、モノシラン（ＳｉＨ₄）、２塩化シラン（ＳｉＣｌ２Ｈ₂）、ＴＥＯＳ（Tetraethyl Orthosilicate）、アンモニアなどの処理ガスを用いた、常圧ＣＶＤ法、減圧ＣＶＤ法、またはプラズマＣＶＤ法などを用いる。
次に、第１層間絶縁層５２を侵食してトレンチ５を再形成する。詳しくは、ドライエッチング法を用いて、トレンチ５の蓋となっていた第１層間絶縁層５２を除去する。これにより、図８Ｂのように、トレンチ５の上面が開口される。この段階で、トレンチ５の開口は容量管１４と連通する。換言すれば、容量管１４の内部は、トレンチ５の開口を介して外気と繋がる。

図９Ａ、図９Ｂを用いて説明する。
次に、第１層間絶縁層５２の上に、導電膜を全面ベタで形成する。好適例として導電膜の形成には、減圧ＣＶＤ法を用いる。減圧環境下のため、反応ガス分子の平均自由行程が長くなり、導電膜はトレンチ５の内面、および連通する容量管１４の内部にも形成される。次に、配線部７ａを形成する。詳しくは、トレンチ５を含む配線部７ａとなる部分にレジストを形成した後、全面をドライエッチングする。
これにより、図９Ｂのように、トレンチ５の表面、および内面に配線部７ａが形成される。一緒に、容量管１４の内面にも導電膜が形成され、これが容量電極７ｂとなる。配線部７ａは、左右両隣りの容量電極７ｂと電気的に接続している。

図１０Ａ、図１０Ｂを用いて説明する。
次に、配線部７ａ、および第１層間絶縁層５２の上に、誘電層５３を全面ベタで形成する。続けて、形成された誘電層５３の上に、半導体膜を全面ベタで形成する。好適例として誘電層５３、および半導体膜の形成には、減圧ＣＶＤ法を用いる。
次に、半導体層２８、および配線部２９を形成する。詳しくは、半導体層２８、および配線部２９となる部分にレジストを形成した後、全面をドライエッチングする。

これにより、図１０Ｂのように、トレンチ５の内面にも誘電層５３ａが形成され、連通する容量管１４の内面にも誘電層５３ｂが形成される。同様に、半導体膜も、トレンチ５の内面、および容量管１４の内面に形成されるが、トレンチ５の内面の半導体層は、前工程のドライエッチングで除去される。これにより、容量管１４の内面の誘電層５３ｂの上に半導体膜が残り、これが容量電極２９ｂとなる。
平面的に半導体層２８は、走査線３に重なる直線状をなしており、画素の中央から右隣りの画素に入る長さを有している。配線部２９は、±Ｙ方向に延在する島状の部位で、略中央にトレンチ５が位置している。配線部２９は、隣りの画素に設けられる容量電極２９ｂと電気的に接続しないように切欠き部２９ｃを有している。

（容量素子の構成、配線態様）
ここまでの工程で、容量素子１６の基本構成が完成するため、ここで容量素子１６の詳細について説明する。
断面的に容量管１４内には、容量電極７ｂと、容量電極２９ｂとの間に、誘電層５３ｂを挟持した構成の容量素子１６が設けられる。容量電極７ｂは、容量管１４の内周面に沿って形成される。詳しくは、容量管１４の側面４ａ、底面４ｂ、側面４ｃ、上面４ｄに沿って四角環状に形成される。誘電層５３ｂは、容量電極７ｂの内周面に沿って形成される。容量電極２９ｂは、誘電層５３ｂの内周面に沿って形成される。つまり、容量管１４内において、容量電極７ｂ、誘電層５３ｂ、容量電極２９ｂが年輪状に積層している。

平面的に容量管１４は、画素を囲う四角環状をなしており、トレンチ５の周辺を除いて、走査線３に重なる。トレンチ５の周辺も、後工程で形成されるデータ線６と重なる。つまり、容量管１４は、画素の上下の走査線３、および左右のデータ線６に沿って形成される。よって、容量管１４は、画素の開口における周縁長さと略同じ長さとなる。
容量素子１６の電荷蓄積容量は、誘電層５３ｂの誘電率、層厚が共通である場合、容量電極７ｂ，２９ｂの重なり面積で決まる。断面的に、容量電極７ｂと容量電極２９ｂとの重なり長さは、容量管１４における４つの内面の合計となるので、例えば、底面４ｂのみに電極が形成されていた場合と比較して４倍の長さとなっている。平面的に、容量電極７ｂと容量電極２９ｂとの重なり長さは、画素の開口における周縁長さと略同じ長さとなる。よって、容量電極７ｂ，２９ｂの重なり面積は、断面における重なり長さと、平面における重なり長さとを掛合せた面積となる。従って、容量管１４に形成された容量素子１６によれば、画素の一辺に容量構造を形成していた従来の液晶装置の容量構造よりも、大きな電荷蓄積容量を確保することができる。

ここで、図３を交えながら、容量素子１６への電気的な配線態様を整理する。
容量素子１６の一端に相当する容量電極２９ｂは、配線部２９を経由して、ＴＦＴ３０のドレインと電気的に接続する。容量素子１６の他端に相当する容量電極７ｂは、配線部７ａを経由して、共通電位が供給される。配線部７ａは、画素行方向において、隣り合う画素の容量素子間における電気的な接続を取る。画素行の末端における配線部７ａには、不図示の配線により、共通電位が供給される。

なお、容量電極７ｂは第１容量電極に相当し、容量電極２９ｂは第２容量電極に相当する。容量管１４内において、容量電極２９ｂは容量電極７ｂの内側に設けられている。容量電極７ｂは、容量管１４の内面に沿って設けられており、半導体層２８の延在方向に重なっている。容量電極２９ｂも同様である。
また、トレンチ５は、貫通孔に相当し、平面的に上下の走査線３の間における非開口領域ＣＬに形成されている。

図１１Ａ、図１１Ｂを用いて説明する。
工程Ｓ３では、トランジスターとしてのＴＦＴ３０を形成する。
まず、誘電層５３の上に、ゲート絶縁層５４を全面に対してベタ状に形成する。ゲート絶縁層５４は、シリコンの半導体膜を熱酸化して得られる第１酸化シリコン膜を形成した後、減圧ＣＶＤ法を用いて、７００℃から９００℃の高温を印可し、第２酸化シリコン膜を形成することで、２層構成の絶縁層としている。ゲート絶縁層５４は、トレンチ５の内面、容量管１４の内面にも形成され、ゲート絶縁層５４ａとなる。なお、図１１Ｂのように、トレンチ５内はゲート絶縁層５４ａが充填することで埋められる。

次に、ゲート絶縁層５４から走査線３までの間に、ドライエッチング法などにより、コンタクトホールＣＮＴ１を形成する。
次に、ゲート絶縁層５４、およびコンタクトホールＣＮＴ１の上に、導電膜を全面ベタで形成する。続いて、ゲート電極３０ｇ、およびコンタクトホールＣＮＴ１となる部分にレジストを形成した後、全面をドライエッチングする。
平面的に、コンタクトホールＣＮＴ１は画素の角部に形成される。ゲート電極３０ｇは、ＴＦＴ３０のチャネル領域３０ｃに重ねて形成されており、コンタクトホールＣＮＴ１を介して、走査線３と電気的に接続する。なお、コンタクトホールＣＮＴ１は、画素の角部に形成されるため、半導体層２８に対して、画素の開口側から斜めに入射する光を防ぐ遮光部となっている。

ゲート電極３０ｇ、およびコンタクトホールＣＮＴ１は、減圧ＣＶＤ法により、燐がドープされた多結晶シリコン膜を堆積して導電性のポリシリコン膜を形成した後、タングステンシリサイド膜を積層した２層構造としている。
次に、イオン注入装置によりイオン注入を行い、ＬＤＤ構造を有するＴＦＴ３０を形成する。この際、イオン注入は、走査線３で遮断されるため、走査線３の下層の容量管１４内の半導体膜からなる容量電極２９ｂまでには届かない。容量電極２９ｂは、成膜工程などで印加される熱により、不純物が拡散されて導体化される。

図１２Ａ、図１２Ｂを用いて説明する。
次に、遮光部としても機能する中継層６１，６２を形成する。まず、ゲート電極３０ｇ、コンタクトホールＣＮＴ１、およびゲート絶縁層５４ａの上に、第２層間絶縁層５５を全面ベタに形成する。好適例として第２層間絶縁層５５の形成には、減圧ＣＶＤ法を用いる。
次に、ドライエッチング法などにより、コンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４を形成する。コンタクトホールＣＮＴ２，ＣＮＴ３は、第２層間絶縁層５５から半導体層２８までの間に形成される。コンタクトホールＣＮＴ２は、半導体層２８の高濃度ソース領域３０ｓと中継層６１とを電気的に接続する。コンタクトホールＣＮＴ３は、半導体層２８の高濃度ドレイン領域３０ｄと中継層６２とを電気的に接続する。コンタクトホールＣＮＴ４は、第２層間絶縁層５５から配線部２９までの間に形成される。コンタクトホールＣＮＴ４は、中継層６２と配線部２９とを電気的に接続する。これにより、配線部２９はＴＦＴ３０のドレインと電気的に接続する。

次に、ＣＶＤ法や、フォトリソグラフィ法などを用いて中継層６１，６２を形成する。平面的に中継層６１は、走査線３に沿って形成された島状の部位で、半導体層２８の一端側に重ねて配置されており、コンタクトホールＣＮＴ２が形成されている。
中継層６２は、画素の角部に形成されており、＋Ｙ方向の突出部と、＋Ｘ方向の突出部とを備えている。＋Ｘ方向の突出部は、半導体層２８の他端側に重ねて配置されており、コンタクトホールＣＮＴ３が形成されている。＋Ｙ方向の突出部は、トレンチ５付近まで延在しており、コンタクトホールＣＮＴ４が形成されている。このように、中継層６１，６２は、半導体層２８に重ねて配置され、半導体層２８を覆う庇状の形状や、遮光壁となるコンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４を備えているため、ＴＦＴ３０への光の入射を防ぐ遮光部としても機能する。

図１３Ａ、図１３Ｂを用いて説明する。
工程Ｓ４では、遮光層としても機能するデータ線６、中継層６３を形成する。
まず、中継層６１，６２、コンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４および第２層間絶縁層５５の上に、第３層間絶縁層５６をベタ状に形成する。形成方法は、第１層間絶縁層５２と同様である。第３層間絶縁層５６を形成した後、水素プラズマ処理を行う。
次に、ドライエッチング法などにより、コンタクトホールＣＮＴ５，ＣＮＴ６を形成する。続いて、データ線６、および中継層６３を形成する。データ線６、および中継層６３は、ＣＶＤ法や、フォトリソグラフィ法などを用いて形成する。データ線６は、±Ｙ方向に沿って延在しており、走査線３と重なる部分で−Ｘ方向に突出している。当該突出部の−Ｘ方向に、走査線３に重ねて島状の中継層６３が形成される。このように、データ線６、中継層６３は、中継層６１，６２に重ねて配置され、半導体層２８を覆う庇状の形状や、遮光壁となるコンタクトホールＣＮＴ５，ＣＮＴ６を備えているため、ＴＦＴ３０への光の入射を防ぐ遮光部としても機能する。

図１４Ａ、図１４Ｂを用いて説明する。
工程Ｓ５では、容量線８、中継層６４、および画素電極１５を形成する。
まず、データ線６、中継層６３、および第３層間絶縁層５６の上に、第４層間絶縁層５７をベタ状に形成する。形成方法は、第１層間絶縁層５２と同様である。第４層間絶縁層５７を形成した後、ＣＭＰ法を用いて平坦化処理を行う。
次に、第４層間絶縁層５７から中継層６３までの間に、ドライエッチング法などにより、コンタクトホールＣＮＴ７を形成する。続いて、容量線８、および中継層６４を形成する。容量線８、および中継層６４は、ＣＶＤ法や、フォトリソグラフィ法などを用いて形成する。容量線８は、データ線６に沿って延在しており、走査線３と重なる部分で−Ｘ方向に突出している。当該突出部の−Ｘ方向に、走査線３に重ねて島状の中継層６４が形成される。

図４Ａ、図４Ｂに戻る。
次に、容量線８、中継層６４の上に、第５層間絶縁層５８をベタ状に形成する。形成方法は、第１層間絶縁層５２と同様である。第５層間絶縁層５８を形成した後、ＣＭＰ法を用いて平坦化処理を行う。
次に、第５層間絶縁層５８から中継層６４までの間に、ドライエッチング法などにより、コンタクトホールＣＮＴ８を形成する。
そして、第５層間絶縁層５８の上に、スパッタリング法、フォトリソ法などにより、画素電極１５を形成する。

以上、述べたように、本実施形態に係る液晶装置１００、およびその製造方法によれば、以下の効果を得ることができる。

液晶装置１００は、平面的に、画素の開口部に沿った四角環状の容量管１４内に、当該環状に沿ったリング状の容量素子１６を備えている。前述の通り、容量素子１６は、十分な電荷蓄積容量を備えている。
また、ＴＦＴ３０の周囲には、複数の遮光部が形成されており、ＴＦＴ３０への光の入射を防いでいる。詳しくは、ＴＦＴ３０の下層には走査線３が設けられている。ＴＦＴ３０の±Ｘ方向の両側面にはコンタクトホールＣＮＴ２，ＣＮＴ３が壁状に立ち上っている。ＴＦＴ３０の上方には金属層からなる中継層６１，６２が形成される。ＴＦＴ３０の±Ｘ方向における側面にはコンタクトホールＣＮＴ２，ＣＮＴ３が壁状に立ち上っている。ＴＦＴ３０の上方には中継層６１が庇状に半導体層２８を覆っている。同様に、中継層６１も庇状にゲート電極３０ｇを覆っている。

さらに、中継層６１，６２の上層には、データ線６、中継層６３、およびコンタクトホールＣＮＴ５，ＣＮＴ６が形成されている。これらは、２層目の屋根のように、中継層６１，６２に重ねて配置されており、より遮光性を高めている。そして、画素の角部に形成されたコンタクトホールＣＮＴ１は、ＴＦＴ３０に対して、画素の開口側から斜めに入射する光を防ぐ遮光壁としても機能する。このように、遮光性の高い金属層の部位で、ＴＦＴ３０を囲う構成とすることで、ＴＦＴ３０への迷光などの入射を防いでいる。
よって、高輝度の光源からより多くの光が入射しても、複数の遮光部によりＴＦＴ３０への光の入射を防止することができ、さらに、従来よりも大きい十分な付加容量を備えた液晶装置１００を提供することができる。

製造工程においては、半導体層２８の形成工程で、トレンチ５を介して容量管１４内の容量電極２９ｂを形成するなど、ＴＦＴ３０の製造工程と、容量素子１６の製造工程との共通化を図っている。これにより、容量素子１６を形成するための専用工程は、トレンチ４，５を形成する工程と、容量電極７ｂ、配線部７ａの形成工程くらいであり、他の工程は、ＴＦＴ３０を含む通常の素子基板の製造工程と変わらない。さらに、遮光部の形成には、専用工程は設けられていない。
よって、付加容量構造の形成に、１０工程以上の専用の追加工程を必要としていた従来の製造方法と異なり、より少ない製造工程で同等以上の保持容量を形成可能な液晶装置１００の製造方法を提供することができる。工程数が少なくて済むため、製造コストも低減できる。

容量管１４は、走査線３を含む第１層よりも下層となる基板１０ｓに形成されている。平面的には、画素の開口部に沿った四角環状の管であり、コンパクトな構成となっている。また、遮光部を構成する走査線３、中継層６１，６２、データ線６、中継層６３、コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ５，ＣＮＴ６は、第１層から第５層に掛けて高さ方向に形成される。また、遮光部を構成する各部位は、通常の素子基板の構成部位である。
このように、画素の周縁部や、基板１０ｓを含む高さ方向のスペースを有効活用することで、大容量の容量素子１６を内包した容量管１４、および遮光部という、必要最低限の構成部位により、簡素でコンパクトな構成の液晶装置１００を提供することができる。また、簡素でコンパクトな構成でありながらも、十分な保持容量と、高い遮光性とを両立している。

２．実施形態２
続いて、実施形態２の液晶装置について説明する。本実施形態の液晶装置は、実施形態１の液晶装置の素子基板１０の構成を異ならせたものである。そのため、実施形態１と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。

２．１．素子基板の構成
図１６Ａは、画素の平面図であり、図４Ａと対応している。図１６Ｂは、画素の断面図であり、図４Ｂと対応している。図１６Ａ，図１６ＢにおけるＡ−Ａ’断面、Ｂ−Ｂ’断面も、図４Ａと同じ部分の断面を示している。図１５は、電気的な構成を示す等価回路図であり、図３と対応している。

図１５に示すように、本実施形態の素子基板１１０は、２つの容量素子１６，１７を備えている。つまり、容量素子１７を１つ加えて、保持容量を増やした構成としている。それ以外は、実施形態１の素子基板１０と同様である。以下、素子基板１０との相違点を中心に説明する。

まず、図１６Ａの平面図は、図４Ａの平面図と同じである。
図１６ＢのＡ−Ａ’断面において、容量管１４内の構成以外は、図４ＢのＡ−Ａ’断面と同じである。換言すれば、下地絶縁層５１から上層は、図４ＢのＡ−Ａ’断面と同じである。図４Ｂにおいて、トレンチ５の内部はゲート絶縁層５４ａにより封止されていたが、図１６Ｂではゲート絶縁層５４ａの内部に配線部３１ａが形成される。

容量管１４内の構成について説明する。容量管１４内において、追加される容量素子１７は、容量素子１６の内側に設けられる。容量素子１６は、容量管１４内において年輪状に重ねられた、容量電極７ｂ、誘電層５３ｂ、容量電極２９ｂの積層構造となっている。容量素子１７は、容量電極２９ｂを共通の電極として、同様に年輪状に、容量電極２９ｂ、誘電層５４ｂ、容量電極３１ｂを重ねた構造となっている。つまり、容量素子１７は、容量電極２９ｂと、容量電極３１ｂとの間に、誘電層５４ｂを挟持した構成となる。
誘電層５４ｂは、ゲート絶縁層５４の形成工程で一緒に形成されるため、ゲート絶縁層５４と同一材料の膜である。容量電極３１ｂは、ゲート電極３０ｇの形成工程で一緒に形成されるため、ゲート電極３０ｇと同一材料の膜である。また、トレンチ５内に形成される配線部３１ａも、同様にゲート電極３０ｇと同一材料の膜である。

（配線態様）
ここで、図１５を交えながら、容量素子１７への電気的な配線態様を整理する。まず、容量素子１６への電気的な配線態様は、実施形態１での説明と同じである。
容量素子１７の一端に相当する容量電極２９ｂは、配線部２９を経由して、ＴＦＴ３０のドレインと電気的に接続する。なお、容量電極２９ｂは、容量素子１６と容量素子１７とで共通の電極として用いる。
容量素子１７の他端に相当する容量電極３１ｂは、配線部３１ａを経由して、共通電位が供給される。配線部３１ａは、画素行方向において、隣り合う画素の容量素子間における電気的な接続を取る。画素行の末端における配線部３１ａには、不図示の配線により、共通電位が供給される。

なお、容量電極３１ｂは第３容量電極に相当し、容量電極２９ｂと重なるように延在している。容量管１４内において、容量電極３１ｂは容量電極２９ｂの内側に形成される。また、容量電極３１ｂは、配線部３１ａを介して、画素行方向における隣り合う画素の容量素子と電気的に接続される。
このように、本実施形態の容量管１４には、２つの容量素子１６，１７が形成されている。断面的に容量管１４の内周長さは、容量素子１７の方が若干短いが、平面的な長さは同じであり、その電荷蓄積容量は、容量素子１６と略同じと考えられる。よって、本実施形態の容量管１４における電荷蓄積容量は、実施形態１の約２倍となる。

２．２．液晶装置の製造方法
次に、素子基板１１０の製造方法について、実施形態１の素子基板１０と異なる点を主体に説明し、重複する説明は省略する。素子基板１１０の製造工程は、素子基板１０と共通する部分が多いため、図５の工程フローを交えて説明する。
まず、図５の工程Ｓ１、工程Ｓ２について、素子基板１１０の製造方法と、素子基板１０の製造方法とは共通である。

図１７Ａ、図１７Ｂを主体に、図１１Ａ、図１１Ｂを交えて説明する。
工程Ｓ３において、誘電層５３の上に、ゲート絶縁層５４を全面に形成する。この際、実施形態１ではトレンチ５内をゲート絶縁層５４ａで埋めていたが、本実施形態では開口しておく点が、実施形態１と異なる。つまり、この段階でトレンチ５を埋めずに、トレンチ５の開口と容量管１４とを連通しておく点が実施形態１と異なる。
ゲート絶縁層５４は、トレンチ５の内面、容量管１４の内面にも形成され、誘電層５４ａ、誘電層５４ｂとなる。

次に、ゲート絶縁層５４から走査線３までの間に、ドライエッチング法などにより、コンタクトホールＣＮＴ１を形成する。
次に、ゲート絶縁層５４、およびコンタクトホールＣＮＴ１の上に、導電層を全面ベタで形成する。この際、図１７Ｂのように、導電層はトレンチ５の内面、および連通する容量管１４の内面にも形成され、配線部３１ａ、容量電極３１ｂとなる。
続いて、ゲート電極３０ｇ、コンタクトホールＣＮＴ１、および配線部３１ａとなる部分にレジストを形成した後、全面をドライエッチングする。これにより、図１７Ｂのように、ゲート電極３０ｇ、コンタクトホールＣＮＴ１、および配線部３１ａが形成される。

ゲート電極３０ｇ、およびコンタクトホールＣＮＴ１の平面態様、断面態様、および配線態様は、実施形態１と同じである。
配線部３１ａは、平面的に±Ｙ方向に延在する島状の部位であり、中央にトレンチ５が位置している。断面的には、トレンチ５の底面５ｂ近くまで延在している。配線部３１ａは、不図示の±Ｘ方向の配線により、画素行方向に隣り合う画素の容量電極３１ｂ間を電気的に接続している。これらの部位の製造方法は、実施形態１と同じである。
次のイオン注入を含むＴＦＴ３０の形成工程は、実施形態１と同じである。

図１８Ａ、図１８Ｂを主体に、図１２Ａ、図１２Ｂを交えて説明する。
図５の工程Ｓ４，工程Ｓ５について、素子基板１１０の製造方法と、素子基板１０の製造方法とは共通である。
工程Ｓ４では、実施形態１と同様に、第２層間絶縁層５５を形成した後、コンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４、および中継層６１，６２を形成する。

図１９Ａ、図１９Ｂを主体に、図１４Ａ，図１４Ｂを交えて説明する。
工程Ｓ５では、実施形態１と同様に、第３層間絶縁層５６を形成した後、コンタクトホールＣＮＴ５，ＣＮＴ６、およびデータ線６、中継層６３を形成する。
次に、第４層間絶縁層５７を形成した後、コンタクトホールＣＮＴ７、および容量線８、中継層６４を形成する。

図１６Ａ、図１６Ｂに戻る。
次に、第５層間絶縁層５８を形成した後、コンタクトホールＣＮＴ８、および画素電極１５を形成する。

以上、述べたように、本実施形態に係る素子基板１１０、およびその製造方法によれば、実施形態１での効果に加えて、以下の効果を得ることができる。

素子基板１１０の容量管１４には、２つの容量素子１６，１７が形成されている。容量素子１６，１７の電荷蓄積容量は略同じであるため、実施形態１の約２倍の電荷蓄積容量を確保できる。さらに、遮光部の構成は、実施形態１と同じである。
従って、高輝度の光源からより多くの光が入射しても、複数の遮光部によりＴＦＴ３０への光の入射を防止することができ、さらに、従来よりも大きい十分な付加容量を備えた素子基板１１０を提供することができる。

また、製造工程においては、ゲート電極３０ｇとなる導電膜の形成工程で、トレンチ５の内面の配線部３１ａ、および容量管１４内の容量電極３１ｂも形成している。ＴＦＴ３０の形成工程と、容量素子１７の形成工程との共通化を図っている。これにより、工程数の増加はなく、実施形態１の素子基板１０の製造工程と変わらない。さらに、容量管１４内において、容量素子１７は容量素子１６の内側に設けられるため、容量管１４のサイズは変わらない。
よって、付加容量構造の形成に、１０工程以上の専用の追加工程を必要としていた従来の製造方法と異なり、より少ない製造工程で同等以上の保持容量を形成可能な液晶装置１００の製造方法を提供することができる。工程数が少なくて済むため、製造コストも低減できる。従って、十分な保持容量と高い遮光性とを備え、簡素でコンパクトな構成の素子基板１１０を提供することができる。

３．実施形態３
３．１．電子機器
本実施形態の電子機器について、投射型表示装置を例に挙げ、図２０を参照して説明する。図２０は、第３実施形態に係る電子機器としての投射型表示装置の構成を示す概略図である。

図２０に示すように、本実施形態の電子機器としての投射型表示装置１０００は、光源としてのランプユニット１００１、色分離光学系としてのダイクロイックミラー１０１１，１０１２、電気光学パネルである３個の液晶装置１Ｂ，１Ｇ，１Ｒ、３個の反射ミラー１１１１，１１１２，１１１３、３個のリレーレンズ１１２１，１１２２，１１２３、色合成光学系としてのダイクロイックプリズム１１３０、投射光学系としての投射レンズ１１４０を備えている。

ランプユニット１００１では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。

ランプユニット１００１から射出された光は、２個のダイクロイックミラー１０１１，１０１２によって、各々異なる波長域の３色の色光に分離する。３色の色光とは、略赤色の光、略緑色の光、略青色の光である。以降の説明において、上記略赤色の光を赤色光Ｒともいい、上記略緑色の光を緑色光Ｇともいい、上記略青色の光を青色光Ｂともいう。

ダイクロイックミラー１０１１は、赤色光Ｒを透過させると共に、赤色光Ｒよりも波長が短い、緑色光Ｇおよび青色光Ｂを反射させる。ダイクロイックミラー１０１１を透過した赤色光Ｒは、反射ミラー１１１１で反射され、液晶装置１Ｒに入射する。ダイクロイックミラー１０１１で反射された緑色光Ｇは、ダイクロイックミラー１０１２によって反射された後、液晶装置１Ｇに入射する。ダイクロイックミラー１０１１で反射された青色光Ｂは、ダイクロイックミラー１０１２を透過して、リレーレンズ系１１２０へ射出される。

リレーレンズ系１１２０は、リレーレンズ１１２１，１１２２，１１２３、反射ミラー１１１２，１１１３を有している。青色光Ｂは、緑色光Ｇや赤色光Ｒと比べて光路が長いため、光束が大きくなりやすい。そのため、リレーレンズ１１２２を用いて光束の拡大を抑えている。リレーレンズ系１１２０に入射した青色光Ｂは、反射ミラー１１１２で反射されると共に、リレーレンズ１１２１によってリレーレンズ１１２２の近傍で収束される。そして、青色光Ｂは、反射ミラー１１１３およびリレーレンズ１１２３を経て、液晶装置１Ｂに入射する。

投射型表示装置１０００における、光変調装置である液晶装置１Ｒ，１Ｇ，１Ｂには、実施形態１の電気光学装置としての液晶装置１００が適用されている。また、液晶装置１Ｒ，１Ｇ，１Ｂとして、実施形態２の素子基板１１０を備えた液晶装置を適用しても良い。

液晶装置１Ｒ，１Ｇ，１Ｂのそれぞれは、投射型表示装置１０００の上位回路と電気的に接続される。これにより、赤色光Ｒ、緑色光Ｇ、青色光Ｂの階調レベルを指定する画像信号がそれぞれ外部回路から供給され、上位回路で処理される。これにより、液晶装置１Ｒ，１Ｇ，１Ｂが駆動されて、それぞれの色光が変調される。

液晶装置１Ｒ，１Ｇ，１Ｂによって変調された赤色光Ｒ、緑色光Ｇ、青色光Ｂは、ダイクロイックプリズム１１３０に３方向から入射する。ダイクロイックプリズム１１３０は、入射した赤色光Ｒ、緑色光Ｇ、青色光Ｂを合成する。ダイクロイックプリズム１１３０において、赤色光Ｒおよび青色光Ｂは９０度に反射され、緑色光Ｇは透過する。そのため、赤色光Ｒ、緑色光Ｇ、青色光Ｂは、カラー画像を表示する表示光として合成され、投射レンズ１１４０に向かって射出される。

投射レンズ１１４０は、投射型表示装置１０００の外側を向いて配置されている。表示光は、投射レンズ１１４０を介して拡大されて射出され、投射対象であるスクリーン１２００に投射される。

本実施形態では、電子機器として投射型表示装置１０００を例示したが、本発明の電気光学装置が適用される電子機器はこれに限定されない。例えば、投射型のＨＵＤ（Head-Up Display）、直視型のＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に適用されてもよい。

以上に述べたように、本実施形態に係る投射型表示装置１０００によれば、以下の効果を得ることができる。

トランジスターにおける光リーク電流の発生が抑制され、表示品質が向上した投射型表示装置１０００を提供することができる。

以下に、実施形態から導き出される内容を記載する。

この構成によれば、容量管は、隣り合う走査線、および隣り合うデータ線に沿って形成される。つまり、画素の４辺に沿って容量管が形成される。換言すれば、画素の開口部に沿って四角環状の容量管が設けられる。そして、容量管の内面に沿って設けられる第１容量電極と、トランジスターの半導体層が第１容量電極と重なるように延在して設けられた第２容量電極とを備える。これにより、容量管の中に、画素容量の付加容量構造を形成することができる。当該付加容量は、画素の外周と略同じ長さとなるため、大きな容量を確保することができる。さらに、周囲の走査線、およびデータ線によって、遮光構造も形成することができる。
従って、高輝度の光源からより多くの光が入射しても、遮光構造によりトランジスターへの光の入射を防止するとともに、十分な付加容量を備えた電気光学装置を提供することができる。

さらに、製造工程においては、半導体層の形成工程で、容量管内の第１容量電極を形成するなど、トランジスターの製造工程と、容量素子の製造工程とを共通化することができる。よって、製造工程を簡素化することができる。
また、容量管は、画素の開口部に沿った四角環状の溝であり、コンパクトな構成となっている。遮光構造の一部となるデータ線は、一般的にトランジスターの上層に形成されるため、高さ方向においては、最下層の溝、トランジスター、データ線の順番に形成される。このように、画素の周縁部や、高さ方向のスペースを有効活用することで、容量素子を内包した溝、および遮光部を形成することができる。
よって、十分な保持容量と、高い遮光性とを両立した、簡素でコンパクトな構成の電気光学装置を提供することができる。

これによれば、第２容量電極と、第１容量電極との間に誘電層を形成することで、容量素子を形成できる。

これによれば、隣の画素の容量電極と電気的な接続を取ることができる。

また、容量管は、基板に設けられていることが好ましい。

これによれば、高さ方向のスペースを有効に活用できるため、コンパクトな構成とすることができる。

これによれば、容量管は、隣り合う走査線、および隣り合うデータ線に沿って形成される。つまり、画素の４辺に沿って容量管が形成されるため、コンパクトで大容量の容量素子を形成できる。

これによれば、トレンチと容量管との間で、電気的な接続を取ることができる。

これによれば、第２容量電極と、第３容量電極との間に誘電層を形成することで、容量素子を形成できる。

これによれば、トランジスターにおける光リーク電流の発生が抑制され、表示品質が向上した電子機器を提供することができる。

３…走査線、５…トレンチ、６…データ線、７ａ…配線部、７ｂ…容量電極、８…容量線、１０，１１０…素子基板、１０ｓ…基板、１４…容量管、１６…容量素子、１７…容量素子、２８…半導体層、２９…配線部、２９ｂ…容量電極、３０…ＴＦＴ、３１ａ…配線部、３１ｂ…容量電極、５１，５１ａ…下地絶縁層、５２…第１層間絶縁層、５３，５３ａ，５３ｂ…誘電層、５４…配線部、５４…ゲート絶縁層、５４ａ，５４ｂ…誘電層、６１〜６４…中継層、１００…液晶装置、１０００…投射型表示装置。

Claims

第１方向、および前記第１方向と交差する第２方向に沿って延在する遮光部と、
前記遮光部と重なる位置に設けられたトランジスターと、
前記第１方向、および前記第２方向に沿って延在する容量管と、
前記容量管の内面に沿って設けられる第１容量電極と、
前記トランジスターの半導体層が前記第１容量電極と重なるように延在して設けられた第２容量電極と、を備える電気光学装置。
前記第２容量電極は、前記第１容量電極の内側に設けられている、請求項１に記載の電気光学装置。
前記第１容量電極は、隣りの画素に設けられた容量電極と電気的に接続される、請求項１または２に記載の電気光学装置。
前記容量管は、基板に設けられている、請求項１〜３のいずれか１項に記載の電気光学装置。
前記遮光部は、前記第１方向に沿って延在する第１データ線と、
前記第１方向と交差する前記第２方向に沿って延在する第１走査線と、
前記第１データ線と前記第１走査線との交差に対応して設けられた前記トランジスターと、
前記第１データ線と隣り合う第２データ線と、
前記第１走査線と隣り合う第２走査線と、を有し、
前記容量管は、前記第１データ線、前記第２データ線、前記第１走査線、および前記第２走査線に沿って延在する、請求項１〜４のいずれか１項に記載の電気光学装置。
平面視で前記第１走査線と前記第２走査線との間にトレンチを備え、
前記第１容量電極、および前記第２容量電極は、それぞれ前記トレンチの側面、および前記容量管の内面に沿って設けられている、請求項５に記載の電気光学装置。
前記第２容量電極と重なるように延在して設けられた第３容量電極、を備え、
前記第３容量電極は、前記第２容量電極の内側に設けられる、請求項１〜６のいずれか１項に記載の電気光学装置。
前記第３容量電極は、隣りの画素に設けられた容量電極と電気的に接続される、請求項７に記載の電気光学装置。
請求項１から請求項８のいずれか１項に記載の電気光学装置を備えた電子機器。