JP2023144374A - 電気光学装置、および表示装置 - Google Patents
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Abstract
【課題】表示ムラなどの不具合を抑制することができる電気光学装置を提供すること。【解決手段】基板10aとTFT301およびTFT302との間に設けられる走査線13と、共通配線18と、画素電極111と、平面視で、走査線13と重なるともに、走査線13から突出する張り出し部831aを有し、TFT301と画素電極111とを電気的に接続する第3中継電極831と、基板10aと走査線13との間に設けられ、TFT302と平面視で重なる容量素子602と、平面視で、走査線13と重なると共に、走査線13から突出する張り出し部822aを有し、容量素子602と共通配線18とを電気的に接続する第2中継電極822と、を備え、画素電極111と第3中継電極831とを電気的に接続するコンタクトホールC201は、平面視で、容量素子602と第2中継電極822とを電気的に接続するコンタクトホールC42と重なっている。【選択図】図5C
Description
本発明は、電気光学装置、および当該電気光学装置を備えた表示装置に関する。
従来、特許文献1に示すように、電気光学装置において、画素のスイッチング素子としての薄膜トランジスター(Thin Film Transistor、以下、TFTという)と、TFTと基板との間に配置され、TFTの遮光膜を兼ねる走査線と、走査線と基板との間に配置され、積層構造を有する保持容量と、を備えた構成が開示されている。
特許文献1の保持容量は、一方の容量電極が共通配線を兼ねる。すなわち、一方の容量電極としての第1導電層は、表示領域に格子状に配置された部分と、表示領域の外側に引き出された部分とを有し、表示領域の外側に引き出された部分に共通電位が供給されている。
特許文献1の保持容量は、一方の容量電極が共通配線を兼ねる。すなわち、一方の容量電極としての第1導電層は、表示領域に格子状に配置された部分と、表示領域の外側に引き出された部分とを有し、表示領域の外側に引き出された部分に共通電位が供給されている。
しかしながら、特許文献1に記載のものでは、一方の容量電極である第1導電層の膜厚や配線寸法や膜質などによって第1導電層の抵抗値が高くなると、一方の容量電極の電位が、他の信号線からの影響を受けて変動しやすくなり、表示ムラなどの不具合が発生しやすい、という課題があった。
さらには、第1導電層を低抵抗化するために厚膜化すると、光透過領域の膜厚も厚くなるため、透過率の低下を招く恐れがある、という課題があった。
さらには、第1導電層を低抵抗化するために厚膜化すると、光透過領域の膜厚も厚くなるため、透過率の低下を招く恐れがある、という課題があった。
本願の一態様に係る電気光学装置は、基板と、第1トランジスターと、前記第1トランジスターと第1方向に隣り合う第2トランジスターと、前記基板と前記第1トランジスターとの間、および前記基板と前記第2トランジスターとの間において、前記第1方向に沿って設けられる遮光部材と、容量配線と、前記第1トランジスターに対応して設けられた画素電極と、 平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第1突出部を有し、前記第1トランジスターと前記画素電極とを電気的に接続する第1導通部材と、前記基板と前記遮光部材との間に設けられ、前記第2トランジスターと平面視で重なる容量素子と、平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第2突出部を有し、前記容量素子と前記容量配線とを電気的に接続する第2導通部材と、を備え、前記画素電極と前記第1導通部材とを電気的に接続するための第1コンタクトホールは、平面視において、前記容量素子と前記第2導通部材とを電気的に接続するための第2コンタクトホールと重なっている。
本願の一態様に係る電気光学装置は、基板と、トランジスターと、前記基板と前記トランジスターとの間において、第1方向に沿って設けられる遮光部材と、容量配線と、前記トランジスターに対応して設けられた画素電極と、平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第1突出部を有し、前記トランジスターと前記画素電極とを電気的に接続する第1導通部材と、前記基板と前記遮光部材との間に設けられた容量素子と、平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第2突出部を有し、前記容量素子と前記容量配線とを電気的に接続する第2導通部材と、を備え、前記画素電極と前記第1導通部材とを電気的に接続するための第1コンタクトホールは、前記容量素子と前記第2導通部材とを電気的に接続するための第2コンタクトホールと重なっている。
本願の一態様に係る表示装置は、上記に記載の電気光学装置を備える。
以下、本発明の実施形態について、図面を参照して説明する。
ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。
また、各図には、必要に応じて、互いに直交する3つの軸として、X軸、Y軸、およびZ軸が図示されている。また、X軸に沿う一方向をX1方向と表記し、X1方向とは反対の方向をX2方向と表記する。同様に、Y軸に沿う一方向をY1方向と表記し、Y1方向とは反対の方向をY2方向と表記する。Z軸に沿う一方向をZ1方向と表記し、Z1方向とは反対の方向をZ2方向と表記する。また、X軸とY軸とを含む面を「XY面」とも言いい、XY面をZ1方向またはZ2方向に見ることを「平面視」あるいは「平面的」とし、Z軸を含む断面に対して垂直方向から見ることを「断面視」あるいは「断面的」とする。
ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。
また、各図には、必要に応じて、互いに直交する3つの軸として、X軸、Y軸、およびZ軸が図示されている。また、X軸に沿う一方向をX1方向と表記し、X1方向とは反対の方向をX2方向と表記する。同様に、Y軸に沿う一方向をY1方向と表記し、Y1方向とは反対の方向をY2方向と表記する。Z軸に沿う一方向をZ1方向と表記し、Z1方向とは反対の方向をZ2方向と表記する。また、X軸とY軸とを含む面を「XY面」とも言いい、XY面をZ1方向またはZ2方向に見ることを「平面視」あるいは「平面的」とし、Z軸を含む断面に対して垂直方向から見ることを「断面視」あるいは「断面的」とする。
さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物等の要素を介して配置される場合、または基板の上に一部が接して配置され、一部が他の要素を介して配置される場合のいずれかを表すものとする。
また、以下の説明において、電気光学装置に用いる要素の材料や膜厚を記載する場合があるが、これらは、例示であって、特に断る場合を除き、材料や膜厚を限定するものではない。
また、以下の説明において、電気光学装置に用いる要素の材料や膜厚を記載する場合があるが、これらは、例示であって、特に断る場合を除き、材料や膜厚を限定するものではない。
1.実施形態1
本実施形態では、電気光学装置として、画素ごとにTFTを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する表示装置としての投射型表示装置において、光変調装置として好適に用いることができるものである。
本実施形態では、電気光学装置として、画素ごとにTFTを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する表示装置としての投射型表示装置において、光変調装置として好適に用いることができるものである。
1.1.液晶装置の構造の概要
本実施形態に係る電気光学装置としての液晶装置の構造について、図1と図2とを参照して説明する。図1は、実施形態1に係る電気光学装置としての透過型の液晶装置の構成を示す概略平面図である。図2は、図1のA-A線に沿った液晶装置の構造を示す概略断面図である。
本実施形態に係る電気光学装置としての液晶装置の構造について、図1と図2とを参照して説明する。図1は、実施形態1に係る電気光学装置としての透過型の液晶装置の構成を示す概略平面図である。図2は、図1のA-A線に沿った液晶装置の構造を示す概略断面図である。
図1および図2に示すように、本実施形態の液晶装置100は、素子基板10と、素子基板10と対向配置された対向基板20と、素子基板10、および対向基板20の間に挟持された電気光学層として液晶層5と、を有している。
素子基板10の基板としての基板10aには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板20の基板20aには、例えば、ガラス基板、石英基板などの透明基板が用いられる。
素子基板10は、平面視における形状が対向基板20よりも大きい。素子基板10と対向基板20とは、対向基板20の外縁に沿って配置されたシール材6を介して接合されている。素子基板10と対向基板20との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層5が設けられている。
シール材6の内側には、マトリクス状に配列した複数の画素Pを含む表示領域Eが設けられている。表示領域Eの外側が周辺領域Fである。周辺領域Fにおいて、シール材6と表示領域Eとの間には、表示領域Eの外縁に沿って遮光材料からなる見切り部23が設けられている。また、平面視で、見切り部23と重なる位置には、表示に寄与しない、図示しないダミー画素が設けられている。
素子基板10の周辺領域Fには、複数の外部接続端子43が配列した端子部が設けられている。周辺領域Fにおいて、該端子部に沿った第1辺部とシール材6との間にデータ線駆動回路47が設けられている。また、周辺領域Fにおいて、第1辺部に対向する第2辺部に沿ったシール材6と表示領域Eとの間に検査回路41が設けられている。
周辺領域Fにおいて、第1辺部と直交し、互いに対向する第3辺部および第4辺部に沿ったシール材6と表示領域Eとの間には、走査線駆動回路45が設けられている。また、第2辺部のシール材6と検査回路41との間には、2つの走査線駆動回路45を繋ぐ複数の配線49が設けられている。
これらデータ線駆動回路47、走査線駆動回路45に接続された配線49は、第1辺部に沿って配列した複数の外部接続端子43に接続されている。なお、検査回路41の配置は上記に限定されない。
ここで、本明細書では、基板10aの第1辺部に沿った方向、すなわち、X軸に沿ったX1方向が、第1方向に対応する。
ここで、本明細書では、基板10aの第1辺部に沿った方向、すなわち、X軸に沿ったX1方向が、第1方向に対応する。
図2に示すように、基板10aの液晶層5側の表面には、画素Pごとに設けられた光透過性の画素電極11およびTFT30と、配線49と、これらを被覆する配向膜12とが設けられている。TFT30および画素電極11は、画素Pの構成要素である。素子基板10は、基板10a、基板10a上に設けられた画素電極11、TFT30、配線49、および配向膜12を含む。
基板20aの液晶層5側の表面には、見切り部23と、これを被覆して成膜された絶縁層25と、絶縁層25を被覆して設けられた共通電極としての対向電極21と、対向電極21を被覆する配向膜22とが設けられている。本実施形態における対向基板20は、少なくとも見切り部23、対向電極21、および配向膜22を含む。なお、本実施形態では、共通電極を対向電極21として対向基板20側に設けた例を示したが、共通電極は、素子基板10側に設けてもよい。
図1に示すように、走査線駆動回路45、および検査回路41は、平面視で、見切り部23に重なる。見切り部23は、対向基板20側から入射する、図示しないレーザー光源からの光Lを、走査線駆動回路45等の周辺回路に入射しないように遮光して、周辺回路が誤動作することを防止する。
絶縁層25は、例えば、光透過性を有する酸化シリコン(SiO2)などの無機材料から成る。絶縁層25は、見切り部23を被覆すると共に、液晶層5側の表面が平坦となるように設けられている。
対向電極21は、絶縁層25を被覆すると共に、対向基板20の四隅に設けられた上下導通部7に電気的に接続されている。上下導通部7は、素子基板10側の後述する容量配線としての共通配線18に電気的に接続されている。
画素電極11および対向電極21は、例えばITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明導電膜から成る。配向膜12および配向膜22は、液晶装置100の光学設計に基づいて選定される。配向膜12,22の形成材料としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。
このような液晶装置100は、電圧が印加されない時の画素Pの光透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Pの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。液晶装置100において、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。
本実施形態では、以降、配向膜12,22として前述した無機配向膜と、液晶層5として負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。
1.2.液晶装置の電気的な構成の概要
次に、図3を参照して、液晶装置100の電気的な構成について説明する。図3は、液晶装置の電気的な構成を示す等価回路図である。
次に、図3を参照して、液晶装置100の電気的な構成について説明する。図3は、液晶装置の電気的な構成を示す等価回路図である。
図3に示すように、液晶装置100は、素子基板10の基板10a上に、遮光部材としての走査線13、データ線16、共通配線18を有している。走査線13は、第1方向としてのX1方向に延在している。データ線16と共通配線18とは、Y1方向に延在している。なお、図3では、共通配線18をY1方向に沿って延在するように示したが、これに限定されない。
走査線13とデータ線16とで区画された領域が画素Pとなる。画素Pには、画素電極11、TFT30、および容量素子60が設けられている。
走査線13はTFT30のゲート電極に電気的に接続され、データ線16はTFT30のソースに電気的に接続されている。走査線13は、同一行に設けられたTFT30のオン、オフを一斉に制御する機能を有している。画素電極11は、TFT30のドレインに電気的に接続されている。
走査線13はTFT30のゲート電極に電気的に接続され、データ線16はTFT30のソースに電気的に接続されている。走査線13は、同一行に設けられたTFT30のオン、オフを一斉に制御する機能を有している。画素電極11は、TFT30のドレインに電気的に接続されている。
データ線16は、データ線駆動回路47に電気的に接続されており、データ線駆動回路47から供給される画像信号D1,D2,…,Dnを画素Pに供給する。走査線13は、走査線駆動回路45に電気的に接続されており、走査線駆動回路45から供給される走査信号SC1,SC2,…,SCmを各画素Pに供給する。
データ線駆動回路47からデータ線16に供給される画像信号D1から画像信号Dnは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線16同士に対してグループごとに供給してもよい。走査線駆動回路45は、走査線13に対して、走査信号SC1から走査信号SCmを所定のタイミングで線順次にて供給する。
TFT30に走査信号SC1が入力されると、TFT30が、一定期間だけオン状態となる。これにより、データ線16から供給される画像信号D1が、所定のタイミングで画素電極11に書き込まれる。そして、画素電極11を介して液晶層5に書き込まれた所定レベルの画像信号D1は、画素電極11と、液晶層5を介して対向配置された対向電極21との間で一定期間保持される。
保持された画像信号D1がリークするのを防止するため、画素電極11と対向電極21との間に設けられた液晶容量に対して、容量素子60が電気的に接続されている。容量素子60の一方の電極は、定電位である共通電位が印加される共通配線18に電気的に接続され、容量素子60の他方の電極は、TFT30のドレインと画素電極11とに電気的に接続されている。
ここで、図3では図示を省略しているが、データ線16には、検査回路41が接続されている。そのため、液晶装置100の製造工程において、画像信号D1,D2,…,Dnを検出して、液晶装置100の動作不具合などを確認することが可能である。
1.3.素子基板の構成の概要
次に、素子基板10における画素Pの平面的な構成と断面的な構成とについて、図4、図5A、図5B、および図5Cを参照して説明する。図4は、画素の平面図であり、図1の表示領域Eの一部である領域E1を切り出して示したものである。図5Aは図4のY-Y線における断面図であり、図5Bは図4のS1-S1線における断面図であり、図5Cは図4のS2-S2線における断面図である。また、図5A,図5B、および図5Cでは、配向膜12の図示を省略している。
次に、素子基板10における画素Pの平面的な構成と断面的な構成とについて、図4、図5A、図5B、および図5Cを参照して説明する。図4は、画素の平面図であり、図1の表示領域Eの一部である領域E1を切り出して示したものである。図5Aは図4のY-Y線における断面図であり、図5Bは図4のS1-S1線における断面図であり、図5Cは図4のS2-S2線における断面図である。また、図5A,図5B、および図5Cでは、配向膜12の図示を省略している。
図4に示すように、破線で示された遮光領域SDは、画素Pの光透過領域を囲んで、格子状に設けられている。遮光領域SDのうち、X軸に沿って延在する部分は、主として、走査線13によって遮光される部分であり、Y軸に沿って延在する部分は、主として、データ線16および共通配線18によって遮光される部分である。
遮光領域SDは、平面視で、画素電極11と重なっている。また、遮光領域SDには、図示しないTFT30と容量素子60とが配置されており、画素電極11は、第1コンタクトホールとしてのコンタクトホールC20を介して、TFT30と容量素子60とに電気的に接続されている。
遮光領域SDは、平面視で、画素電極11と重なっている。また、遮光領域SDには、図示しないTFT30と容量素子60とが配置されており、画素電極11は、第1コンタクトホールとしてのコンタクトホールC20を介して、TFT30と容量素子60とに電気的に接続されている。
第2コンタクトホールとしてのコンタクトホールC4は、平面視で、コンタクトホールC20と重なる位置に配置されている。具体的には、画素P1の第1コンタクトホールとしてのコンタクトホールC201は、画素P1の第1方向としてのX1方向に隣り合う画素P2の第2コンタクトホールとしてのコンタクトホールC42と、平面視で重なっており、画素P2の第1コンタクトホールとしてのコンタクトホールC202は、画素P2のX1方向に隣り合う画素P3の第2コンタクトホールとしてのコンタクトホールC43と、平面視で重なっている。
ここで、画素P1、画素P2、および画素P3は、平面的な構成および断面的な構成において、同様の構成を有しているため、同じの構成には、共通の符号を付して説明するが、特に、画素P1の構成、画素P2の構成、および画素P3の構成を区別して説明する場合には、異なる符号をつけて説明する。
具体的には、画素P1の構成には、共通の符号の最後に1を付記する。同様に、画素P2の構成には、共通の符号の最後に2を追加し、画素P3の構成には、共通の符号の最後に3を付記する。例えば、画素電極11の場合、画素電極111は、画素P1の構成であることを示し、画素電極112は、画素P2の構成であることを示し、画素電極113は、画素P3の構成であることを示す。同様に、コンタクトホールC20の場合、コンタクトホールC201は、画素P1の構成であることを示し、コンタクトホールC202は、画素P2の構成であることを示す。以下、他の構成の場合も同様に記載する。
具体的には、画素P1の構成には、共通の符号の最後に1を付記する。同様に、画素P2の構成には、共通の符号の最後に2を追加し、画素P3の構成には、共通の符号の最後に3を付記する。例えば、画素電極11の場合、画素電極111は、画素P1の構成であることを示し、画素電極112は、画素P2の構成であることを示し、画素電極113は、画素P3の構成であることを示す。同様に、コンタクトホールC20の場合、コンタクトホールC201は、画素P1の構成であることを示し、コンタクトホールC202は、画素P2の構成であることを示す。以下、他の構成の場合も同様に記載する。
図5A、図5B、および図5Cに示すように、素子基板10は、ベースとなる基板10a上に、複数の機能層を積層した構成を有している。
詳しくは、基板10a上に、第1導電層、第2導電層、TFT30の半導体層31、第3導電層、第4導電層、第5導電層、第6導電層、第7導電層、および画素電極11が、この順番に積層されている。第1導電層は、容量素子60の第2容量電極62を含む。第2導電層は、容量素子60の第1容量電極61を含む。第3導電層は、遮光部材としての走査線13を含む。第4導電層は、TFT30のゲート電極32、第2導通部材としての第2中継電極82および第5中継電極85を含む。第5導電層は、遮光膜50を含む。第6導電層は、データ線16、第1中継電極81および第4中継電極84を含む。第7導電層は、容量配線としての共通配線18および第1導通部材としての第3中継電極83を含む。
詳しくは、基板10a上に、第1導電層、第2導電層、TFT30の半導体層31、第3導電層、第4導電層、第5導電層、第6導電層、第7導電層、および画素電極11が、この順番に積層されている。第1導電層は、容量素子60の第2容量電極62を含む。第2導電層は、容量素子60の第1容量電極61を含む。第3導電層は、遮光部材としての走査線13を含む。第4導電層は、TFT30のゲート電極32、第2導通部材としての第2中継電極82および第5中継電極85を含む。第5導電層は、遮光膜50を含む。第6導電層は、データ線16、第1中継電極81および第4中継電極84を含む。第7導電層は、容量配線としての共通配線18および第1導通部材としての第3中継電極83を含む。
第1導電層の第2容量電極62と第2導電層の第1容量電極61との間には、誘電膜63が設けられている。第2導電層と第3導電層との間には、第1層間絶縁層71が設けられている。第3導電層と半導体層31との間には、第2層間絶縁層72が設けられている。半導体層31と第4導電層のゲート電極32との間には、ゲート絶縁膜33が設けられている。第4導電層と第5導電層との間には、第3層間絶縁層73が設けられている。第5導電層と第6導電層との間には、第4層間絶縁層74が設けられている。第6導電層と第7導電層との間には、第5層間絶縁層75が設けられている。第7導電層と画素電極11との間には、第6層間絶縁層76が設けられている。
図5Aは、画素P2の構成を示している。画素P2の第2トランジスターとしてのTFT302および容量素子としての容量素子602は、図4において、画素P1と、画素P1のX1方向に隣り合う画素P2との間に配置されている。
容量素子602は、走査線13側に配置された第1容量電極612と、基板10a側に配置された第2容量電極622とを有する。第2容量電極622は、第1層間絶縁層71および第2層間絶縁層72に設けられた画素P2のコンタクトホールC32を介して、第4導電層に設けられた画素P2の第5中継電極852に電気的に接続されている。第5中継電極852は、TFT302のドレイン31d2に電気的に接続されるとともに、第3層間絶縁層73に設けられた画素P2のコンタクトホールC52を介して、画素P2の遮光膜502に電気的に接続されている。
容量素子602は、走査線13側に配置された第1容量電極612と、基板10a側に配置された第2容量電極622とを有する。第2容量電極622は、第1層間絶縁層71および第2層間絶縁層72に設けられた画素P2のコンタクトホールC32を介して、第4導電層に設けられた画素P2の第5中継電極852に電気的に接続されている。第5中継電極852は、TFT302のドレイン31d2に電気的に接続されるとともに、第3層間絶縁層73に設けられた画素P2のコンタクトホールC52を介して、画素P2の遮光膜502に電気的に接続されている。
基板10aには、トレンチ10c2が設けられている。容量素子602の一部は、トレンチ10c2に設けられており、静電容量の大容量化が図られている。
また、データ線16は、第4層間絶縁層74および第3層間絶縁層73に設けられた画素P2のコンタクトホールC62を介して、TFT302のソース31s2に電気的に接続されている。
また、データ線16は、第4層間絶縁層74および第3層間絶縁層73に設けられた画素P2のコンタクトホールC62を介して、TFT302のソース31s2に電気的に接続されている。
図5Bは、画素P1において、画素電極としての画素電極111と容量素子601との間を電気的に接続する構成を示している。
画素電極111は、第6層間絶縁層76に設けられた画素P1の第1コンタクトホールとしてのコンタクトホールC201を介して、第7導電層に設けられた画素P1の第1導通部材としての第3中継電極831の第1突出部としての張り出し部831aに電気的に接続されている。
第3中継電極831は、第5層間絶縁層75に設けられた画素P1のコンタクトホールC101を介して、第6導電層に設けられた画素P1の第4中継電極841に電気的に接続されている。
第4中継電極841は、第4層間絶縁層74に設けられた画素P1のコンタクトホールC81を介して、第5導電層に設けられた画素P1の遮光膜501に電気的に接続されている。
画素電極111は、第6層間絶縁層76に設けられた画素P1の第1コンタクトホールとしてのコンタクトホールC201を介して、第7導電層に設けられた画素P1の第1導通部材としての第3中継電極831の第1突出部としての張り出し部831aに電気的に接続されている。
第3中継電極831は、第5層間絶縁層75に設けられた画素P1のコンタクトホールC101を介して、第6導電層に設けられた画素P1の第4中継電極841に電気的に接続されている。
第4中継電極841は、第4層間絶縁層74に設けられた画素P1のコンタクトホールC81を介して、第5導電層に設けられた画素P1の遮光膜501に電気的に接続されている。
遮光膜501は、第3層間絶縁層73に設けられた画素P1のコンタクトホールC51を介して、第4導電層に設けられた画素P1の第5中継電極851に電気的に接続されている。
第5中継電極851は、画素P1の第1トランジスターとしてのTFT301のドレイン31d1に電気的に接続されるとともに、第2層間絶縁層72および第1層間絶縁層71に設けられた画素P1のコンタクトホールC31を介して、第2容量電極621に電気的に接続される。
TFT301のゲート電極321は、第2層間絶縁層72に設けられた画素P1のコンタクトホールC11を介して、走査線13に電気的に接続される。
第5中継電極851は、画素P1の第1トランジスターとしてのTFT301のドレイン31d1に電気的に接続されるとともに、第2層間絶縁層72および第1層間絶縁層71に設けられた画素P1のコンタクトホールC31を介して、第2容量電極621に電気的に接続される。
TFT301のゲート電極321は、第2層間絶縁層72に設けられた画素P1のコンタクトホールC11を介して、走査線13に電気的に接続される。
また、図5Bは、画素P2の第1容量電極612の張り出し部612aと第2導通部材としての第2中継電極822の第2突出部としての張り出し部822aとが、断面的にZ1方向に重なる位置に設けられている構成を示している。加えて、図5Bは、張り出し部612aと張り出し部822aとの間に設けられている第2コンタクトホールとしてのコンタクトホールC42が、走査線13を回避するように、走査線13と重ならない位置に設けられている構成を示している。
コンタクトホールC42は、第2層間絶縁層72および第1層間絶縁層71を貫いて、コンタクトホールC42の底に、画素P2の容量素子602の第1容量電極612の張り出し部612aを露出するように設けられている。また、コンタクトホールC42の内側には、第2中継電極822が成膜されており、第2中継電極822は、コンタクトホールC42の底で、第1容量電極612の張り出し部612aに電気的に接続されている。なお、第2中継電極822において、コンタクトホールC42の内壁に成膜された部分の膜厚は、ゲート絶縁膜332上に成膜された部分の膜厚よりも薄くなっている。
また、図5Bおよび図5Cは、画素P1のコンタクトホールC201と画素P2のコンタクトホールC42とが断面的にZ1方向に重なる位置に設けられている構成、および、画素P1の張り出し部831aと、画素P2の張り出し部822aおよび張り出し部612aとが断面的にZ1方向に重なる位置に設けられている構成を示している。なお、図4に示すように、画素P1のコンタクトホールC201と画素P2のコンタクトホールC42とは、平面視で、重なる位置に設けられている。よって、画素P1の張り出し部831aと、画素P2の張り出し部822aおよび張り出し部612aとは、平面視で、重なる位置に設けられている。
図5Cは、画素P2において、共通配線18と画素P2の容量素子602との間を電気的に接続する構成を示している。
共通配線18は、第5層間絶縁層75に設けられた画素P2のコンタクトホールC92を介して、第6導電層に設けられた画素P2の第1中継電極812に電気的に接続されている。第1中継電極812は、第4層間絶縁層74と第3層間絶縁層73とに設けられた画素P2のコンタクトホールC72を介して、第2中継電極822に電気的に接続されている。第2中継電極822は、第2中継電極822の張り出し部822aと容量素子602の第1容量電極612の張り出し部612aとの間に配置された画素P2のコンタクトホールC42を介して、容量素子602の第1容量電極612に電気的に接続されている。
共通配線18は、第5層間絶縁層75に設けられた画素P2のコンタクトホールC92を介して、第6導電層に設けられた画素P2の第1中継電極812に電気的に接続されている。第1中継電極812は、第4層間絶縁層74と第3層間絶縁層73とに設けられた画素P2のコンタクトホールC72を介して、第2中継電極822に電気的に接続されている。第2中継電極822は、第2中継電極822の張り出し部822aと容量素子602の第1容量電極612の張り出し部612aとの間に配置された画素P2のコンタクトホールC42を介して、容量素子602の第1容量電極612に電気的に接続されている。
また、図5Cは、図4に示す画素P2のコンタクトホールC202と画素P3のコンタクトホールC43とが、平面視で、重なる位置に設けられている構成を、断面的に示す。図5Cに示すように、画素P2のコンタクトホールC202と画素P3のコンタクトホールC43とは、断面的にZ1方向に重なる位置に設けられている。
同様に、画素P2の張り出し部832aと、画素P3の張り出し部823aと張り出し部613aとは、Z1方向に重なる位置に設けられている。よって、画素P2の張り出し部832aと、画素P3の張り出し部823aと張り出し部613aとは、平面視で、重なる位置に設けられている。
コンタクトホールC43は、第2層間絶縁層72および第1層間絶縁層71を貫いて、コンタクトホールC43の底に、画素P3の第1容量電極613の張り出し部613aを露出するように設けられる。第1容量電極613は、コンタクトホールC43を介して、第4導電層に設けられた画素P3の第2中継電極823に電気的に接続されている。
図5Cに示すように、画素P2のゲート電極322は、第2層間絶縁層72に設けられた画素P2のコンタクトホールC12およびコンタクトホールC22を介して、走査線13に電気的に接続されている。
1.4.液晶装置の製造方法の概要
次に、本実施形態に係る液晶装置100の製造方法について説明する。なお、以下では、図6から図27を参照して、液晶装置100の製造方法のうちの本実施形態における特徴部を含む素子基板10の製造工程について説明する。
次に、本実施形態に係る液晶装置100の製造方法について説明する。なお、以下では、図6から図27を参照して、液晶装置100の製造方法のうちの本実施形態における特徴部を含む素子基板10の製造工程について説明する。
図6は、素子基板の製造工程のフローチャート図である。図7から図27は、素子基板の製造過程における画素対応を示す平面図または断面図である。なお、これらの図面において、各平面図は、図4の平面図を製造工程毎に示した図面である。また、各断面図において、X-X線、Y-Y線、およびZ-Z線の位置は、同じである。
なお、素子基板10は、基本的に、減圧CVD(Chemical Vapor Deposition)法、常圧CVD法、プラズマCVD法、フォトリソグラフィ法、スパッタリング法、エッチング法、およびCMP(Chemical Mechanical Planarization)法など、公知の半導体プロセスで用いられる方法や、これらを組み合せることにより製造することが可能である。以下、好適な製造方法を主体に説明するが、同等な構造を形成可能で、かつ、当該構成における機能、特性を満たせれば、他の製造方法を用いても良い。
図6において、ステップS1では、基板10aに溝としてのトレンチ10cを形成する。なお、トレンチ10cは、基板10a上に層間絶縁層を成膜して、当該層間絶縁層または当該層間絶縁層と基板10aに、トレンチ10cを設ける構成としてもよい。
図7は、ステップS1の工程における素子基板の画素態様を示す平面図であり、図8Aは、図7のY-Y線における断面図であり、図8Bは、図7のX-X線における断面図である。
図7に示すように、トレンチ10cは、遮光領域SDにおいて、Y1方向に長い長方形の形状に形成される。
図7に示すように、トレンチ10cは、遮光領域SDにおいて、Y1方向に長い長方形の形状に形成される。
図6において、ステップS2では、トレンチ10cに容量素子60の第2容量電極62を形成する。
図9は、ステップS2の工程における素子基板の画素態様を示す平面図であり、図10Aは、図9のY-Y線における断面図であり、図10Bは、図9のX-X線における断面図である。
図9は、ステップS2の工程における素子基板の画素態様を示す平面図であり、図10Aは、図9のY-Y線における断面図であり、図10Bは、図9のX-X線における断面図である。
ステップS2では、トレンチ10cの内壁を含む基板10a上に、導電性のポリシリコン膜からなる第2容量電極62を形成する。基板10a上に、リンを含んだデポポリシリコンからなる第1導電層を50nmから100nmの膜厚に成膜したのち、ドライエッチングによって、図9、図10A、および図10Bに示した形状にパターニングすることで、第2容量電極62が、形成される。
ステップS2では、第2容量電極62を形成した後、第2容量電極62の一部を覆う酸化膜の島71aを形成する。酸化膜の島71aは、TEOS(Tetraethyl Orthosilicate)膜、またはHTO(High Temperature Oxide)膜等の酸化シリコン膜を100nm程度の膜厚に成膜した後、パターニングして形成する。酸化膜の島71aは、後述するコンタクトホールC3を設ける位置に配置され、後述する第1容量電極61をパターニングする際に、第2容量電極62を保護するためのエッチングストッパー膜として機能する。
図6において、ステップS3では、容量素子60の第1容量電極61を形成する。
図11は、ステップS3の工程における素子基板の画素態様を示す平面図であり、図12Aは、図11のY-Y線における断面図であり、図12Bは、図11のX-X線における断面図であり、図12Cは、図11のZ-Z線における断面図である。
図11は、ステップS3の工程における素子基板の画素態様を示す平面図であり、図12Aは、図11のY-Y線における断面図であり、図12Bは、図11のX-X線における断面図であり、図12Cは、図11のZ-Z線における断面図である。
ステップS3では、まず、第2容量電極62上に、誘電膜63を形成し、その後、第1容量電極61を形成する。
第2容量電極62上に、誘電膜63として、酸化シリコン(SiO2)膜、シリコン窒化(SiN)膜、または金属酸化膜(HfO2、ZrO2)などを20nmの膜厚に成膜する。
第2容量電極62上に、誘電膜63として、酸化シリコン(SiO2)膜、シリコン窒化(SiN)膜、または金属酸化膜(HfO2、ZrO2)などを20nmの膜厚に成膜する。
ステップS3では、その後、誘電膜63上に、導電性のポリシリコン膜からなる第1容量電極61を形成する。第1容量電極61の形成では、誘電膜63上に、リンを含んだデポポリシリコンからなる第2導電層を50nmから100nmの膜厚に成膜したのち、ドライエッチングによって、誘電膜63と第1容量電極61とをパターニングすることで、第1容量電極61を形成する。
第1容量電極61は、図11に示すように、後述する第5中継電極85を設けるコンタクトホールC3を設ける部分を除いて、第2容量電極62よりも一回り大きな面積を有するように形成される。また、図12Aおよび図12Bに示すように、誘電膜63は、第2容量電極62と同様の形状に形成され、その外縁の部分の一部は、第2容量電極62を覆って基板10aに接している。
図12Aに示すように、第1容量電極61において、酸化膜の島71aと重なる部分の一部は、パターニングの際に取り除かれている。
図11に示すように、第1容量電極61は、Y軸方向に沿って張り出した張り出し部61aを有する。張り出し部61aの位置には、図5Bおよび図5Cに示したコンタクトホールC4が設けられ、コンタクトホールC4を介して、第1容量電極61と第2中継電極82とが、電気的に接続される。
図6において、ステップS4では、走査線13を形成する。
図13は、ステップS4の工程における素子基板の画素態様を示す平面図であり、図14Aは、図13のY-Y線における断面図であり、図14Bは、図13のX-X線における断面図である。
図13は、ステップS4の工程における素子基板の画素態様を示す平面図であり、図14Aは、図13のY-Y線における断面図であり、図14Bは、図13のX-X線における断面図である。
ステップS4では、まず、第1容量電極61上に、第1層間絶縁層71を形成し、その後、走査線13を形成する。第1層間絶縁層71は、例えば、TEOSを原料とする酸化シリコン膜からなり、膜厚は、400nmから600nmである。
走査線13の形成では、第1層間絶縁層71上に、タングステンシリサイド(WSi)膜からなる第3導電層を100nmから400nmの膜厚に成膜し、その後、図13に示すように、パターニングして、走査線13を形成する。走査線13は、X軸に沿って延在し、トレンチ10cと平面視で、重なる位置において、Y1方向およびY2方向に張り出した張り出し部13aと、X1方向およびX2方向において、幅広くなった幅広部13bとを有する。幅広部13bの位置には、後述するコンタクトホールC1,C2が形成される。また、走査線13は、遮光性を有する金属材料で形成され、TFT30の遮光部として機能する。
図13に示すように、容量素子60の第1容量電極61の張り出し部61aは、平面視で、走査線13からY軸方向に沿って突出している。言い換えれば、張り出し部61aは、平面視で、画素Pの光透過領域に設けられている。
図6において、ステップS5では、TFT30の半導体層31を形成する。
図15は、ステップS5の工程における素子基板の画素態様を示す平面図であり、図16Aは、図15のY-Y線における断面図であり、図16Bは、図15のX-X線における断面図である。
図15は、ステップS5の工程における素子基板の画素態様を示す平面図であり、図16Aは、図15のY-Y線における断面図であり、図16Bは、図15のX-X線における断面図である。
ステップS5では、まず、走査線13上に、第2層間絶縁層72を形成し、その後、半導体層31を形成する。
第2層間絶縁層72は、例えば、TEOS膜からなり、膜厚は、200nmから600nmである。
半導体層31の形成では、第2層間絶縁層72上に、アモルファスシリコンを成膜した後、熱処理してポリシリコンからなる半導体層31を形成する。
図15、図16A、および図16Bに示すように、半導体層31は、そのチャネルが、トレンチ10cと、平面視で、重なるように、設けられている。
第2層間絶縁層72は、例えば、TEOS膜からなり、膜厚は、200nmから600nmである。
半導体層31の形成では、第2層間絶縁層72上に、アモルファスシリコンを成膜した後、熱処理してポリシリコンからなる半導体層31を形成する。
図15、図16A、および図16Bに示すように、半導体層31は、そのチャネルが、トレンチ10cと、平面視で、重なるように、設けられている。
図6において、ステップS6では、コンタクトホールC1,C2,C3,C4を形成する。
図17は、ステップS6の工程における素子基板の画素態様を示す平面図であり、図18Aは、図17のY-Y線における断面図であり、図18Bは、図17のX-X線における断面図であり、図18Cは、図17のZ-Z線における断面図である。
図17は、ステップS6の工程における素子基板の画素態様を示す平面図であり、図18Aは、図17のY-Y線における断面図であり、図18Bは、図17のX-X線における断面図であり、図18Cは、図17のZ-Z線における断面図である。
ステップS6では、まず、半導体層31上に、ゲート絶縁膜33を形成し、その後、コンタクトホールC1,C2を形成し、その後、コンタクトホールC3,C4を形成する。具体的には、半導体層31上に、HTO膜からなるゲート絶縁膜33を30nmから100nmの膜厚に成膜し、その後、半導体層31のチャネルに選択的にチャネルドープを行う。
コンタクトホールC1,C2は、図17および図18Bに示すように、平面視で、走査線13の幅広部13bと重なる位置において、半導体層31のチャネルの両脇に配置され、ゲート絶縁膜33と第2層間絶縁層72とを貫通して、コンタクトホールC1,C2の底に、走査線13を露出する。
コンタクトホールC3は、図17および図18Aに示すように、ゲート絶縁膜33、第2層間絶縁層72、第1層間絶縁層71、および酸化膜の島71aを貫通して、コンタクトホールC3の底に、容量素子60の第2容量電極62を露出する。なお、コンタクトホールC3の内側には、半導体層31のドレイン31dが露出している。また、コンタクトホールC3の入り口において、半導体層31のドレイン31dを覆うゲート絶縁膜33の一部が、剥離され、半導体層31のドレイン31dが露出した状態になっている。
コンタクトホールC4は、図17および図18Cに示すように、ゲート絶縁膜33、第2層間絶縁層72、および第1層間絶縁層71を貫通して、コンタクトホールC4の底に、容量素子60の第1容量電極61の張り出し部61aを露出する。
コンタクトホールC4の内壁は、基板10aの面に対して、約84°の角度で傾斜している。コンタクトホールC4の内壁は、エッチングガスを調整することによって、所望の角度に傾斜させることができる。コンタクトホールC4の内壁は、約84°に傾斜しているため、コンタクトホールC4は、コンタクトホールC4の入り口側の穴の大きさ(面積)が、底側の穴の大きさ(面積)よりも大きい。よって、コンタクトホールC4の形状は、逆四角錘台、逆円錐台、逆楕円錘台、または、四角の角が丸まった逆角丸四角錘台である。
コンタクトホールC4の形状をこのようにすることによって、コンタクトホールC4の入り口側の大きさが同じ場合、コンタクトホールC4の形状を四角柱や円柱のような形状とするよりも、平面視した時のコンタクトホールC4を設ける位置を、走査線13に近づけることができる。
本実施形態では、コンタクトホールC4の内壁の傾斜角度を、通常よりも傾斜させている。通常であれば、コンタクトホールC4の内壁の傾斜角度は、約88°である。このように、本実施形態では、コンタクトホールC4の内壁の傾斜角度を約84°として、通常よりも傾斜させているため、コンタクトホールC4と走査線13とのクリアランスを確保しつつ、平面視した時のコンタクトホールC4を設ける位置を、通常のものよりも、より走査線13に近づけることができる。
また、本実施形態では、コンタクトホールC4の内壁の傾斜角度を、通常よりも傾斜させているため、フォトリソ工程での微細化に頼ることなくコンタクトホールC4と走査線13とのクリアランスを確保することができる。よって、平面視した時のコンタクトホールC4を設ける位置を、通常のものよりも、より走査線13に近づけることができる。
また、本実施形態では、コンタクトホールC4の内壁の傾斜角度を、通常よりも傾斜させているため、フォトリソ工程での微細化に頼ることなくコンタクトホールC4と走査線13とのクリアランスを確保することができる。よって、平面視した時のコンタクトホールC4を設ける位置を、通常のものよりも、より走査線13に近づけることができる。
図6において、ステップS7では、ゲート電極32、第2中継電極82、および第5中継電極85を形成する。
図19は、ステップS7の工程における素子基板の画素態様を示す平面図であり、図20Aは、図19のY-Y線における断面図であり、図20Bは、図19のX-X線における断面図であり、図20Cは、図19のZ-Z線における断面図である。
図19は、ステップS7の工程における素子基板の画素態様を示す平面図であり、図20Aは、図19のY-Y線における断面図であり、図20Bは、図19のX-X線における断面図であり、図20Cは、図19のZ-Z線における断面図である。
ステップS7では、ゲート絶縁膜33上およびコンタクトホールC1,C2,C3,C4の内部に、導電性のポリシリコン膜と、遮光性の導電膜であるタングステンシリサイド膜とからなる2層構造の第4導電層を形成する。
コンタクトホールC3,C4は、小径で且つ深い穴、所謂、高アスペクト比のコンタクトホールであるため、コンタクトホールC3,C4の内側への付きまわり性を考慮して、まず、リンを含んだデポポリシリコンを成膜し、その後、遮光性の導電膜であるタングステンシリサイド膜を積層する。これによって、コンタクトホールC3,C4の内部を、第4導電層によって、良好な状態にカバレッジすることができる。
コンタクトホールC3,C4は、小径で且つ深い穴、所謂、高アスペクト比のコンタクトホールであるため、コンタクトホールC3,C4の内側への付きまわり性を考慮して、まず、リンを含んだデポポリシリコンを成膜し、その後、遮光性の導電膜であるタングステンシリサイド膜を積層する。これによって、コンタクトホールC3,C4の内部を、第4導電層によって、良好な状態にカバレッジすることができる。
ステップS7では、第4導電層を成膜した後、第4導電層を、図19に示すように、パターニングすることで、ゲート電極32、第2中継電極82、および第5中継電極85を形成する。これによって、ゲート電極32は、コンタクトホールC1およびC2を介して、走査線13と電気的に接続される。
第2中継電極82は、平面視で、走査線13から張り出した第2突出部としての張り出し部82aを有する。この張り出し部82aと張り出し部61aは、走査線13から突出し、且つ、平面視で、重なっている。そして、第2中継電極82と容量素子60の第1容量電極61とは、コンタクトホールC4を介して、電気的に接続されている。
第5中継電極85は、コンタクトホールC3を介して、容量素子60の第2容量電極62に電気的に接続される。
なお、上述したように、ゲート電極32は、半導体層31上、およびコンタクトホールC1,C2内に成膜されて、半導体層31のZ1方向、X1方向、およびX2方向を囲むように設けられることで、半導体層31の遮光部として機能する。
なお、上述したように、ゲート電極32は、半導体層31上、およびコンタクトホールC1,C2内に成膜されて、半導体層31のZ1方向、X1方向、およびX2方向を囲むように設けられることで、半導体層31の遮光部として機能する。
図6において、ステップS8では、遮光膜50を形成する。
図21は、ステップS8の工程における素子基板の画素態様を示す平面図であり、図22Aは、図21のY-Y線における断面図であり、図22Bは、図21のX-X線における断面図である。
図21は、ステップS8の工程における素子基板の画素態様を示す平面図であり、図22Aは、図21のY-Y線における断面図であり、図22Bは、図21のX-X線における断面図である。
ステップS8では、まず、ゲート電極32、第2中継電極82、および第5中継電極85上に、TEOS膜からなる第3層間絶縁層73を200nmから400nmの膜厚に形成した後、第3層間絶縁層73に、第5中継電極85を露出するコンタクトホールC5を形成する。
ステップS8では、次に、遮光膜50を形成する。遮光膜50の形成では、第3層間絶縁層73上およびコンタクトホールC5の内部に、遮光性の導電膜であるタングステンシリサイド膜等の金属膜からなる第5導電層を100nmから400nmの膜厚に成膜し、その後、第5導電層を、図21、図22A、および図22Bに示すように、パターニングして、遮光膜50を形成する。
遮光膜50は、コンタクトホールC5を介して、第5中継電極85に電気的に接続される。これによって、遮光膜50は、第5中継電極85を介して、容量素子60の第2容量電極62に電気的に接続される。なお、遮光膜50の膜厚は、約100nmである。また、遮光膜50は、平面視で、容量素子60と重なる位置に配置されている。
遮光膜50は、コンタクトホールC5を介して、第5中継電極85に電気的に接続される。これによって、遮光膜50は、第5中継電極85を介して、容量素子60の第2容量電極62に電気的に接続される。なお、遮光膜50の膜厚は、約100nmである。また、遮光膜50は、平面視で、容量素子60と重なる位置に配置されている。
図6において、ステップS9では、データ線16を形成する。
図23は、ステップS9の工程における素子基板の画素態様を示す平面図であり、図24Aは、図23のY-Y線における断面図であり、図24Bは、図23のX-X線における断面図である。
図23は、ステップS9の工程における素子基板の画素態様を示す平面図であり、図24Aは、図23のY-Y線における断面図であり、図24Bは、図23のX-X線における断面図である。
ステップS9では、まず、遮光膜50上にTEOS膜からなる第4層間絶縁層74を500nmから1000nmの膜厚に形成した後、コンタクトホールC6,C7,C8を形成する。
コンタクトホールC6は、図24Aに示すように、第4層間絶縁層74、および第3層間絶縁層73を貫通して、コンタクトホールC6の底に、TFT30のソース31sを露出する。
コンタクトホールC7は、図24Bに示すように、第4層間絶縁層74および第3層間絶縁層73を貫通して、コンタクトホールC7の底に、第2中継電極82を露出する。
コンタクトホールC8は、図24Bに示すように、第4層間絶縁層74を貫通して、コンタクトホールC8の底に、遮光膜50を露出する。
コンタクトホールC7は、図24Bに示すように、第4層間絶縁層74および第3層間絶縁層73を貫通して、コンタクトホールC7の底に、第2中継電極82を露出する。
コンタクトホールC8は、図24Bに示すように、第4層間絶縁層74を貫通して、コンタクトホールC8の底に、遮光膜50を露出する。
ステップS9では、次に、第4層間絶縁層74上およびコンタクトホールC6,C7,C8の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが2層から4層に積層された複層膜からなる第6導電層を形成する。
ステップS9では、第6導電層を成膜した後、第6導電層を図23に示すようにパターニングすることで、データ線16、第1中継電極81、および第4中継電極84を形成する。
データ線16は、図24Aに示すように、コンタクトホールC6の内部に成膜されて、コンタクトホールC6の底に露出した半導体層31のソース31sに電気的に接続される。
データ線16は、図24Aに示すように、コンタクトホールC6の内部に成膜されて、コンタクトホールC6の底に露出した半導体層31のソース31sに電気的に接続される。
第1中継電極81は、図24Bに示すように、コンタクトホールC7の内部に成膜されて、コンタクトホールC7の底に露出した第2中継電極82に、電気的に接続される。
第4中継電極84は、コンタクトホールC8の内部に成膜されて、コンタクトホールC8の底に露出した遮光膜50に電気的に接続される。
第4中継電極84は、コンタクトホールC8の内部に成膜されて、コンタクトホールC8の底に露出した遮光膜50に電気的に接続される。
図6において、ステップS10では、共通配線18を形成する。
図25は、ステップS10の工程における素子基板の画素態様を示す平面図であり、図26Aは、図25のY-Y線における断面図であり、図26Bは、図25のX-X線における断面図であり、図26Cは、図25のZ-Z線における断面図である。
図25は、ステップS10の工程における素子基板の画素態様を示す平面図であり、図26Aは、図25のY-Y線における断面図であり、図26Bは、図25のX-X線における断面図であり、図26Cは、図25のZ-Z線における断面図である。
ステップS10では、まず、データ線16、第1中継電極81、および第4中継電極84上に、TEOS膜からなる第5層間絶縁層75を500nmから1000nmの膜厚に形成する。
ステップS10では、次に、コンタクトホールC9,C10を形成する。
コンタクトホールC9は、図25に示すように、共通配線18からX2方向に張り出した張り出し部18aと、平面視で重なる位置に形成される。また、コンタクトホールC9は、図26Bに示すように、第5層間絶縁層75を貫通して、コンタクトホールC9の底に第1中継電極81を露出する。
コンタクトホールC9は、図25に示すように、共通配線18からX2方向に張り出した張り出し部18aと、平面視で重なる位置に形成される。また、コンタクトホールC9は、図26Bに示すように、第5層間絶縁層75を貫通して、コンタクトホールC9の底に第1中継電極81を露出する。
コンタクトホールC10は、図25に示すように、共通配線18のX1方向に形成される。また、コンタクトホールC10は、図26Bに示すように、第5層間絶縁層75を貫通して、コンタクトホールC10の底に第4中継電極84を露出する。
コンタクトホールC10では、次に、第5層間絶縁層75上およびコンタクトホールC9,C10の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが2層から4層に積層された複層膜からなる第7導電層を形成する。
コンタクトホールC10では、第7導電層を成膜した後、第7導電層を図25に示すようにパターニングすることで、容量配線としての共通配線18および第1導通部材としての第3中継電極83を形成する。
共通配線18は、図25、図26Aおよび図4に示すように、データ線16と平面的および断面的に重なる位置に形成される。また、図26Bに示すように、共通配線18は、コンタクトホールC9の内部に成膜されて、コンタクトホールC9の底に露出した第1中継電極81に電気的に接続される。
第3中継電極83は、図25に示すように、2本の共通配線18の間に配置される。
また、第3中継電極83は、平面視で、走査線13からY1方向に張り出した張り出し部83aを有する。張り出し部83aの平面的な大きさは、第2中継電極82の張り出し部82aよりも大きい。なお、張り出し部83aの平面的な大きさは、第2中継電極82の張り出し部82aと同じであってもよい。
上述したように、画素P1の第3中継電極831の張り出し部831aは、画素P2の第2中継電極822の張り出し部822aと、平面視で重なっている。また、画素P2の第3中継電極832の張り出し部832aは、画素P3の第2中継電極823の張り出し部823aと、平面視で重なっている。
図26Bに示すように、第3中継電極83は、コンタクトホールC10の内部に成膜されて、コンタクトホールC10の底に露出した第4中継電極84に電気的に接続される。
また、第3中継電極83は、平面視で、走査線13からY1方向に張り出した張り出し部83aを有する。張り出し部83aの平面的な大きさは、第2中継電極82の張り出し部82aよりも大きい。なお、張り出し部83aの平面的な大きさは、第2中継電極82の張り出し部82aと同じであってもよい。
上述したように、画素P1の第3中継電極831の張り出し部831aは、画素P2の第2中継電極822の張り出し部822aと、平面視で重なっている。また、画素P2の第3中継電極832の張り出し部832aは、画素P3の第2中継電極823の張り出し部823aと、平面視で重なっている。
図26Bに示すように、第3中継電極83は、コンタクトホールC10の内部に成膜されて、コンタクトホールC10の底に露出した第4中継電極84に電気的に接続される。
図6において、ステップS11では、画素電極11を形成する。
図27は、ステップS11の工程における素子基板の画素態様を示す平面図である。
ステップS11では、図5A、図5B、および図5Cに示すように、まず、共通配線18および第3中継電極83上に、TEOS膜からなる第6層間絶縁層76を500nmから1000nmの膜厚に形成する。
図27は、ステップS11の工程における素子基板の画素態様を示す平面図である。
ステップS11では、図5A、図5B、および図5Cに示すように、まず、共通配線18および第3中継電極83上に、TEOS膜からなる第6層間絶縁層76を500nmから1000nmの膜厚に形成する。
ステップS11では、次に、コンタクトホールC20を形成する。
コンタクトホールC20は、図27および図5Cに示すように、第3中継電極83の張り出し部83aと、平面視で、重なる位置に形成される。また、コンタクトホールC20は、第6層間絶縁層76を貫通して、コンタクトホールC20の底に第3中継電極83を露出する。
なお、コンタクトホールC20は、逆四角錘台、または逆角丸四角錘台の形状に設けられる。コンタクトホールC20の寸法は、穴の入り口部分、すなわち、画素電極11が設けられる側の長辺が1.2μmであり、短辺が0.5μmである。また、穴の底の部分の寸法は、長辺および短辺とも0.4μmである。
ステップS11では、次に、第6層間絶縁層76上およびコンタクトホールC20の内部にITOを成膜して、パターニングすることで、画素P毎に画素電極11を形成する。
コンタクトホールC20は、図27および図5Cに示すように、第3中継電極83の張り出し部83aと、平面視で、重なる位置に形成される。また、コンタクトホールC20は、第6層間絶縁層76を貫通して、コンタクトホールC20の底に第3中継電極83を露出する。
なお、コンタクトホールC20は、逆四角錘台、または逆角丸四角錘台の形状に設けられる。コンタクトホールC20の寸法は、穴の入り口部分、すなわち、画素電極11が設けられる側の長辺が1.2μmであり、短辺が0.5μmである。また、穴の底の部分の寸法は、長辺および短辺とも0.4μmである。
ステップS11では、次に、第6層間絶縁層76上およびコンタクトホールC20の内部にITOを成膜して、パターニングすることで、画素P毎に画素電極11を形成する。
以上、述べたとおり、本実施形態の電気光学装置としての液晶装置100によれば、以下の効果を得ることができる。
本実施形態の液晶装置100は、基板としての基板10aと、第1トランジスターとしての画素P1のTFT301と、TFT301と第1方向に隣り合う第2トランジスターとしての画素P2のTFT302と、基板10aとTFT301との間、および基板10aと画素P2のTFT302との間において、第1方向に沿って設けられる遮光部材としての走査線13と、容量配線としての共通配線18と、TFT301に対応して設けられた画素P1の画素電極111と、平面視で、走査線13と重なるともに、走査線13から突出する第1突出部としての張り出し部831aを有し、TFT301と画素電極111とを電気的に接続する第1導通部材としての画素P1の第3中継電極831と、基板10aと走査線13との間に設けられ、TFT302と平面視で重なる容量素子602と、平面視で、走査線13と重なるとともに、走査線13から突出する第2突出部としての張り出し部822aを有し、容量素子602と共通配線18とを電気的に接続する第2導通部材としての画素P2の第2中継電極822と、を備え、画素電極111と第3中継電極831とを電気的に接続するための第1コンタクトホールとしてのコンタクトホールC201は、平面視において、容量素子602と第2中継電極822とを電気的に接続するための第2コンタクトホールとしてのコンタクトホールC42と重なっている。
本実施形態の液晶装置100は、基板としての基板10aと、第1トランジスターとしての画素P1のTFT301と、TFT301と第1方向に隣り合う第2トランジスターとしての画素P2のTFT302と、基板10aとTFT301との間、および基板10aと画素P2のTFT302との間において、第1方向に沿って設けられる遮光部材としての走査線13と、容量配線としての共通配線18と、TFT301に対応して設けられた画素P1の画素電極111と、平面視で、走査線13と重なるともに、走査線13から突出する第1突出部としての張り出し部831aを有し、TFT301と画素電極111とを電気的に接続する第1導通部材としての画素P1の第3中継電極831と、基板10aと走査線13との間に設けられ、TFT302と平面視で重なる容量素子602と、平面視で、走査線13と重なるとともに、走査線13から突出する第2突出部としての張り出し部822aを有し、容量素子602と共通配線18とを電気的に接続する第2導通部材としての画素P2の第2中継電極822と、を備え、画素電極111と第3中継電極831とを電気的に接続するための第1コンタクトホールとしてのコンタクトホールC201は、平面視において、容量素子602と第2中継電極822とを電気的に接続するための第2コンタクトホールとしてのコンタクトホールC42と重なっている。
このように本実施形態の液晶装置100は、画素P1の画素電極111と第3中継電極831との間は、画素電極111と張り出し部831aとの間に設けられたコンタクトホールC201を介して電気的に接続され、容量素子602と第2中継電極822との間は、容量素子602と張り出し部822aとの間に設けられたコンタクトホールC42を介して接続され、平面視で、画素P1のコンタクトホールC201と画素P2のコンタクトホールC42とは、重なっている。
よって、画素P毎に、容量素子60は、共通配線18と接続されるために、共通配線18に接続された第1容量電極61の電位が安定して、表示ムラなどの不具合を抑制することができる。
さらには、画素電極111においてコンタクトホールC201と重なる部分には、凹みができるため、表示に寄与しにくい箇所であり、また、コンタクトホールC42は、走査線13から突出した位置に設けられるため、透過率に悪影響を与えるおそれがある箇所であるが、コンタクトホールC42を、コンタクトホールC201と平面視で重なる位置に設けることで、表示への悪影響を最小限に抑えることができる。
なお、遮光部材は、走査線13に限定されない。例えば、遮光部材は、走査線13以外の他の信号線、または、配線状もしくは島状に設けられた遮光膜であってもよい。
さらには、画素電極111においてコンタクトホールC201と重なる部分には、凹みができるため、表示に寄与しにくい箇所であり、また、コンタクトホールC42は、走査線13から突出した位置に設けられるため、透過率に悪影響を与えるおそれがある箇所であるが、コンタクトホールC42を、コンタクトホールC201と平面視で重なる位置に設けることで、表示への悪影響を最小限に抑えることができる。
なお、遮光部材は、走査線13に限定されない。例えば、遮光部材は、走査線13以外の他の信号線、または、配線状もしくは島状に設けられた遮光膜であってもよい。
本実施形態の液晶装置100は、さらに、第1導通部材としての第3中継電極83と容量配線としての共通配線18とは、同層に設けられている。
このように本実施形態の液晶装置100は、第3中継電極83を、共通配線18と同層の第7導電層に設けているため、第3中継電極83のレイアウトが容易になるとともに、第7導電層の利用率を向上させることができる。また、第7導電層は、画素電極11直下の導電層であるため、コンタクトホールC20が深い穴、またはアスペクト比の高い穴となることを抑制できるので、画素電極11と第3中継電極83との間の電気的な接続を良好に行うことができる。
このように本実施形態の液晶装置100は、第3中継電極83を、共通配線18と同層の第7導電層に設けているため、第3中継電極83のレイアウトが容易になるとともに、第7導電層の利用率を向上させることができる。また、第7導電層は、画素電極11直下の導電層であるため、コンタクトホールC20が深い穴、またはアスペクト比の高い穴となることを抑制できるので、画素電極11と第3中継電極83との間の電気的な接続を良好に行うことができる。
本実施形態の液晶装置100は、さらに、第1突出部としての第3中継電極83の張り出し部83aの面積は、平面視で、第2突出部としての第2中継電極82の張り出し部82aの面積以上である。
このように本実施形態の液晶装置100は、画素電極11側の第3中継電極83の張り出し部83aの大きさを、第2中継電極82の張り出し部82aの大きさ以上とすることで、平面視で、第2中継電極82の張り出し部82aは、第3中継電極83の張り出し部83aと完全に重なるように配置できるため、表示への悪影響を最小限に抑えることができる。
このように本実施形態の液晶装置100は、画素電極11側の第3中継電極83の張り出し部83aの大きさを、第2中継電極82の張り出し部82aの大きさ以上とすることで、平面視で、第2中継電極82の張り出し部82aは、第3中継電極83の張り出し部83aと完全に重なるように配置できるため、表示への悪影響を最小限に抑えることができる。
本実施形態の液晶装置100は、さらに、第1導通部材としての第3中継電極83は、アルミニウムを含む層を有し、第2導通部材としての第2中継電極82は、ポリシリコンを含む層とタングステンシリサイドとを含む層とを有する。
このように、本実施形態の液晶装置100は、第3中継電極83をアルミニウムを含む層を構成としたことによって、透過性を有するポリシリコンを含む層とタングステンシリサイドとを含む層を有する第2中継電極82の影響を、遮光性を有する第3中継電極83によって隠すことができる。
このように、本実施形態の液晶装置100は、第3中継電極83をアルミニウムを含む層を構成としたことによって、透過性を有するポリシリコンを含む層とタングステンシリサイドとを含む層を有する第2中継電極82の影響を、遮光性を有する第3中継電極83によって隠すことができる。
本実施形態の液晶装置100は、さらに、第1コンタクトホールとしてのコンタクトホールC20の画素電極11側の長辺の長さは、コンタクトホールC20の第1突出部としての張り出し部83a側の長辺の長さ以上である。
このように、本実施形態の液晶装置100は、コンタクトホールC20の穴の形状を、コンタクトホールC20の底側の穴の大きさよりも、コンタクトホールC20の入り口側となる画素電極11側の穴の大きさの方が、大きくなるため、画素電極11の凹みを緩やかにすることができ、表示への影響を抑えることができる。
このように、本実施形態の液晶装置100は、コンタクトホールC20の穴の形状を、コンタクトホールC20の底側の穴の大きさよりも、コンタクトホールC20の入り口側となる画素電極11側の穴の大きさの方が、大きくなるため、画素電極11の凹みを緩やかにすることができ、表示への影響を抑えることができる。
本実施形態の液晶装置100は、さらに、容量素子60の一部は、基板10aに設けられた溝としてのトレンチ10cの内部に設けられている。
このように本実施形態の液晶装置100は、容量素子60が、トレンチ10cの内部に設けられている部分を有するため、容量素子60の第1容量電極61に、膜厚のムラや割れ等が生じやすくなる。しかしながら、第1容量電極61の厚みのムラや割れによって、第1容量電極61が高抵抗になったとしても、第1容量電極61は、共通配線18に電気的に接続されているため、表示ムラなどの不具合を抑制することができる。
このように本実施形態の液晶装置100は、容量素子60が、トレンチ10cの内部に設けられている部分を有するため、容量素子60の第1容量電極61に、膜厚のムラや割れ等が生じやすくなる。しかしながら、第1容量電極61の厚みのムラや割れによって、第1容量電極61が高抵抗になったとしても、第1容量電極61は、共通配線18に電気的に接続されているため、表示ムラなどの不具合を抑制することができる。
本実施形態の液晶装置100は、基板としての基板10aと、トランジスターとしてのTFT30と、基板10aとTFT30との間において、第1方向に沿って設けられる遮光部材としての走査線13と、容量配線としての共通配線18と、TFT30に対応して設けられた画素電極11と、平面視で、走査線13と重なるとともに、走査線13から突出する第2突出部としての張り出し部83aを有し、TFT30と画素電極11とを電気的に接続する第1導通部材としての第3中継電極83と、基板10aと走査線13との間に設けられた容量素子60と、平面視で、走査線13と重なるとともに、走査線13から突出する第2突出部としての張り出し部82aを有し、容量素子60と共通配線18とを電気的に接続する第2導通部材としての第2中継電極82、を備え、画素電極11と第3中継電極83とを電気的に接続するための第1コンタクトホールとしてのコンタクトホールC20は、容量素子60と第2中継電極82とを電気的に接続するための第2コンタクトホールとしてのコンタクトホールC4とは、重なっている。
このように本実施形態の液晶装置100は、画素電極11と第3中継電極83との間は、画素電極11と張り出し部83aとの間に設けられたコンタクトホールC20を介して電気的に接続され、容量素子60と第2中継電極82との間は、容量素子60と第2突出部としての張り出し部82aとの間に設けられたコンタクトホールC4を介して接続され、平面視で、コンタクトホールC20とコンタクトホールC4とは、重なっている。
この構成によって、容量素子60は、画素P毎に共通配線18と接続されるために、共通配線18に接続された第1容量電極61の電位が安定して、表示ムラなどの不具合を抑制することができる。
さらには、画素電極11においてコンタクトホールC20と重なる部分には、凹みができるため、表示に寄与しにくい箇所であり、また、コンタクトホールC4は、走査線13から突出した位置に設けられるため、透過率に悪影響を与えるおそれがある箇所であるが、コンタクトホールC4を、コンタクトホールC20と平面視で重なる位置に設けることで、表示への悪影響を最小限に抑えることができる。
なお、遮光部材は、走査線13に限定されない。例えば、遮光部材は、走査線13以外の他の信号線、または、配線状もしくは島状に設けられた遮光膜であってもよい。また、コンタクトホールC20とコンタクトホールC4とは、同じ画素Pの構成であってもよい。例えば、容量素子60を同じ画素P内に配置することで、コンタクトホールC20とコンタクトホールC4とを同じ画素Pの構成とすることができる。
さらには、画素電極11においてコンタクトホールC20と重なる部分には、凹みができるため、表示に寄与しにくい箇所であり、また、コンタクトホールC4は、走査線13から突出した位置に設けられるため、透過率に悪影響を与えるおそれがある箇所であるが、コンタクトホールC4を、コンタクトホールC20と平面視で重なる位置に設けることで、表示への悪影響を最小限に抑えることができる。
なお、遮光部材は、走査線13に限定されない。例えば、遮光部材は、走査線13以外の他の信号線、または、配線状もしくは島状に設けられた遮光膜であってもよい。また、コンタクトホールC20とコンタクトホールC4とは、同じ画素Pの構成であってもよい。例えば、容量素子60を同じ画素P内に配置することで、コンタクトホールC20とコンタクトホールC4とを同じ画素Pの構成とすることができる。
2.実施形態2
2.1.表示装置の概要
図28は、本実施形態に係る表示装置としての投射型表示装置の構成を示す概略構成図である。本実施形態では、上述した電気光学装置としての液晶装置100を備えた表示装置について、投射型表示装置1000を例に挙げて説明する。
2.1.表示装置の概要
図28は、本実施形態に係る表示装置としての投射型表示装置の構成を示す概略構成図である。本実施形態では、上述した電気光学装置としての液晶装置100を備えた表示装置について、投射型表示装置1000を例に挙げて説明する。
図28に示すように、本実施形態の表示装置としての投射型表示装置1000は、光源としてのランプユニット1001、色分離光学系としてのダイクロイックミラー1011,1012、青色光に対応する液晶装置100B、緑色光に対応した液晶装置100G、赤色光に対応した液晶装置100R、3個の反射ミラー1111,1112,1113、3個のリレーレンズ1121,1122,1123、色合成光学系としてのダイクロイックプリズム1130、投射光学系としての投射レンズ1140を備えている。
ランプユニット1001では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。
ランプユニット1001から射出された光は、2個のダイクロイックミラー1011,1012によって、各々異なる波長域の3色の色光に分離する。3色の色光とは、赤色光R、緑色光G、および青色光Bである。
ダイクロイックミラー1011は、赤色光Rを透過させると共に、赤色光Rよりも波長が短い、緑色光Gおよび青色光Bを反射させる。ダイクロイックミラー1011を透過した赤色光Rは、反射ミラー1111で反射され、液晶装置100Rに入射する。ダイクロイックミラー1011で反射された緑色光Gは、ダイクロイックミラー1012によって反射された後、液晶装置100Gに入射する。ダイクロイックミラー1011で反射された青色光Bは、ダイクロイックミラー1012を透過して、リレーレンズ系1120へ射出される。
リレーレンズ系1120は、リレーレンズ1121,1122,1123、反射ミラー1112,1113を有している。青色光Bは、緑色光Gや赤色光Rと比べて光路が長いため、光束が大きくなりやすい。そのため、青色光Bは、リレーレンズ1122を用いて光束の拡大を抑えている。リレーレンズ系1120に入射した青色光Bは、反射ミラー1112で反射されると共に、リレーレンズ1121によってリレーレンズ1122の近傍で収束される。そして、青色光Bは、反射ミラー1113およびリレーレンズ1123を経て、液晶装置100Bに入射する。
投射型表示装置1000における、光変調装置である液晶装置100R,100G,100Bには、実施形態1にかかる電気光学装置としての液晶装置100が適用されている。
液晶装置100R,100G,100Bのそれぞれは、投射型表示装置1000の上位回路に電気的に接続される。これによって、赤色光R、緑色光G、青色光Bの階調レベルを指定する画像信号Dxがそれぞれ外部回路から供給され、上位回路で処理される。これによって、液晶装置100R,100G,100Bが駆動されて、それぞれの色光が変調される。
液晶装置100R,100G,100Bによって変調された赤色光R、緑色光G、青色光Bは、ダイクロイックプリズム1130に3方向から入射する。ダイクロイックプリズム1130は、入射した赤色光R、緑色光G、青色光Bを合成する。ダイクロイックプリズム1130において、赤色光Rおよび青色光Bは90度に反射され、緑色光Gは透過する。そのため、赤色光R、緑色光G、青色光Bは、カラー画像を表示する表示光として合成され、投射レンズ1140に向かって射出される。
投射レンズ1140は、投射型表示装置1000の外側を向いて配置されている。表示光は、投射レンズ1140を介して拡大されて射出され、投射対象であるスクリーン1200に投射される。
本実施形態では、表示装置として投射型表示装置1000を例示したが、液晶装置100が適用される表示装置はこれに限定されない。例えば、投射型のHUD(Head-Up Display)、HMD(Head Mounted Display)、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの表示装置に適用されてもよい。
以上述べた通り、本実施形態の投射型表示装置1000によれば、上記各実施形態の効果に加えて、以下の効果を得ることができる。
表示装置としての投射型表示装置1000は、上記各実施形態にかかる電気光学装置としての液晶装置100を備えることが好ましい。
以上述べた通り、本実施形態の投射型表示装置1000によれば、上記各実施形態の効果に加えて、以下の効果を得ることができる。
表示装置としての投射型表示装置1000は、上記各実施形態にかかる電気光学装置としての液晶装置100を備えることが好ましい。
この構成によれば、投射型表示装置1000に搭載する液晶装置100の小型化ないし高精細化が実現できるので、当該液晶装置100を搭載する投射型表示装置1000の小型化が実現でき、また、投射型表示装置1000を大型化することなく、高精細な表示を実現できるので、すぐれた表示装置を提供することができる。
また、上記実施形態では、電気光学装置としての液晶装置100として、透過型の液晶装置を例示したが、液晶装置100としては、反射型の液晶装置またはLCOS(Liquid crystal on silicon)型の液晶装置としてもよい。
5…液晶層、6…シール材、7…上下導通部、10…素子基板、10a…基板、10c、10c2…トレンチ、11,111,112,113…画素電極、12…配向膜、13…走査線、13a…張り出し部、13b…幅広部、16…データ線、18…共通配線、18a…張り出し部、20…対向基板、20a…基板、21…対向電極、30,301,302…TFT、31…半導体層、31d,31d1,31d2…ドレイン、31s…ソース、32,321,322…ゲート電極、33,332…ゲート絶縁膜、43…外部接続端子、45…走査線駆動回路、47…データ線駆動回路、49…配線、50,501,502…遮光膜、60,601,602…容量素子、61,612,613…第1容量電極、61a,612a,613a…張り出し部、62,621,622…第2容量電極、63…誘電膜、71…第1層間絶縁層、71a…酸化膜の島、72…第2層間絶縁層、73…第3層間絶縁層、74…第4層間絶縁層、75…第5層間絶縁層、76…第6層間絶縁層、81,812…第1中継電極、82,822,823…第2中継電極、82a,822a,823a…張り出し部、83,831,832…第3中継電極、83a,831a,832a…張り出し部、84,841…第4中継電極、85,851,852…第5中継電極、100,100B,100G,100R…液晶装置、1000…投射型表示装置、1001…ランプユニット、1011,1012…ダイクロイックミラー、1111,1112,1113…反射ミラー、1120…リレーレンズ系、1130…ダイクロイックプリズム、1140…投射レンズ、1200…スクリーン、C4,C42,C43…コンタクトホール、E…表示領域、F…周辺領域、P…画素、SD…遮光領域。
Claims (8)
- 基板と、
第1トランジスターと、
前記第1トランジスターと第1方向に隣り合う第2トランジスターと、
前記基板と前記第1トランジスターとの間、および前記基板と前記第2トランジスターとの間において、前記第1方向に沿って設けられる遮光部材と、
容量配線と、
前記第1トランジスターに対応して設けられた画素電極と、
平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第1突出部を有し、前記第1トランジスターと前記画素電極とを電気的に接続する第1導通部材と、
前記基板と前記遮光部材との間に設けられ、前記第2トランジスターと平面視で重なる容量素子と、
平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第2突出部を有し、前記容量素子と前記容量配線とを電気的に接続する第2導通部材と、を備え、
前記画素電極と前記第1導通部材とを電気的に接続するための第1コンタクトホールは、平面視において、前記容量素子と前記第2導通部材とを電気的に接続するための第2コンタクトホールと重なっている、
電気光学装置。 - 前記第1導通部材と前記容量配線とは、同層に設けられている、
請求項1に記載の電気光学装置。 - 前記第1突出部の面積は、平面視で、前記第2突出部の面積以上である、
請求項1に記載の電気光学装置。 - 前記第1導通部材は、アルミニウムを含む層を有し、
前記第2導通部材は、ポリシリコンを含む層とタングステンシリサイドとを含む層を有する、
請求項1に記載の電気光学装置。 - 前記第1コンタクトホールの前記画素電極側の長辺の長さは、前記第1コンタクトホールの前記第1突出部側の長辺の長さ以上である、
請求項1に記載の電気光学装置。 - 前記容量素子の一部は、前記基板に設けられた溝の内部に設けられている、
請求項1に記載の電気光学装置。 - 基板と、
トランジスターと、
前記基板と前記トランジスターとの間において、第1方向に沿って設けられる遮光部材と、
容量配線と、
前記トランジスターに対応して設けられた画素電極と、
平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第1突出部を有し、前記トランジスターと前記画素電極とを電気的に接続する第1導通部材と、
前記基板と前記遮光部材との間に設けられた容量素子と、
平面視で、前記遮光部材と重なるとともに、前記遮光部材から突出する第2突出部を有し、前記容量素子と前記容量配線とを電気的に接続する第2導通部材と、を備え、
前記画素電極と前記第1導通部材とを電気的に接続するための第1コンタクトホールは、前記容量素子と前記第2導通部材とを電気的に接続するための第2コンタクトホールと重なっている、
電気光学装置。 - 請求項1乃至請求項7のいずれか一項に記載の電気光学装置を備えた表示装置。
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