JP2023144378A - 電気光学装置、および表示装置 - Google Patents

Abstract

【課題】表示ムラなどの不具合を抑制することができる電気光学装置を提供すること。【解決手段】液晶装置１００は、基板１０ａと、画素電極１１と、基板１０ａと画素電極１１との間に設けられた共通配線１８と、ＴＦＴ３０と、走査線１３と、基板１０ａと走査線１３との間に設けられ、平面視で、走査線１３と重なる容量素子６０と、共通配線１８に電気的に接続され、平面視で、走査線１３と重なる第２中継電極８２を備え、容量素子６０の一方の電極としての第１容量電極６１は、平面視で、走査線１３から突出する張り出し部６１ａを有し、第２中継電極８２は、平面視で、張り出し部６１ａと重なる張り出し部８２ａを有し、第２中継電極８２と容量素子６０の第１容量電極６１とは、張り出し部６１ａと張り出し部８２ａとの間に設けられたコンタクトホールＣ４を介して、電気的に接続されている。【選択図】図５Ｂ

Description

本発明は、電気光学装置、および当該電気光学装置を備えた表示装置に関する。

従来、特許文献１に示すように、電気光学装置において、画素のスイッチング素子としての薄膜トランジスター（Thin Film Transistor、以下、ＴＦＴという）と、ＴＦＴと基板との間に配置され、ＴＦＴの遮光膜を兼ねる走査線と、走査線と基板との間に配置され、積層構造を有する保持容量と、を備えた構成が開示されている。
特許文献１の保持容量は、一方の容量電極が共通配線を兼ねる。すなわち、一方の容量電極としての第１導電層は、表示領域に格子状に配置された部分と、表示領域の外側に引き出された部分とを有し、表示領域の外側に引き出された部分に共通電位が供給されている。

特開２０２０－３８２４８号公報

しかしながら、特許文献１に記載のものでは、一方の容量電極としての第１導電層の膜厚や配線寸法や膜質などによって第１導電層の抵抗値が高くなると、一方の容量電極の電位が、他の信号線からの影響を受けて変動しやすくなり、表示ムラなどの不具合が発生しやすい、という課題があった。
さらには、第１導電層を低抵抗化するために厚膜化すると、光透過領域の膜厚も厚くなるため、透過率の低下を招く恐れがある、という課題があった。

本願の一態様に係る電気光学装置は、基板と、画素電極と、前記基板と前記画素電極との間に設けられた容量配線と、前記基板と前記容量配線との間に設けられたトランジスターと、前記基板と前記トランジスターとの間において、第１方向に沿って延在する遮光部材と、前記基板と前記遮光部材との間に設けられ、平面視で、前記遮光部材と重なるとともに前記遮光部材から突出する第１突出部が一方の電極に設けられた容量素子と、前記容量配線に電気的に接続され、平面視で、前記遮光部材と重なるとともに前記第１突出部とコンタクトホールを介して電気的に接続される第２突出部を有する導通部材と、を備える。

本願の一態様に係る表示装置は、上記に記載の電気光学装置を備える。

実施形態１に係る液晶装置の概略平面図。 図１のＡ－Ａ線に沿った概略断面図。 液晶装置の電気的な構成を示す等価回路図。 画素の平面図。 図４のＹ－Ｙ線における断面図。 図４のＳ１－Ｓ１線における断面図。 図４のＳ２－Ｓ２線における断面図。 素子基板の製造工程のフローチャート図。 素子基板のトレンチ形成工程における画素態様を示す平面図。 図７のＹ－Ｙ線における断面図。 図７のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図９のＹ－Ｙ線における断面図。 図９のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１１のＹ－Ｙ線における断面図。 図１１のＸ－Ｘ線における断面図。 図１１のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１３のＹ－Ｙ線における断面図。 図１３のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１５のＹ－Ｙ線における断面図。 図１５のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１７のＹ－Ｙ線における断面図。 図１７のＸ－Ｘ線における断面図。 図１７のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図１９のＹ－Ｙ線における断面図。 図１９のＸ－Ｘ線における断面図。 図１９のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２１のＹ－Ｙ線における断面図。 図２１のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２３のＹ－Ｙ線における断面図。 図２３のＸ－Ｘ線における断面図。 素子基板の一工程における画素態様を示す平面図。 図２５のＹ－Ｙ線における断面図。 図２５のＸ－Ｘ線における断面図。 図２５のＺ－Ｚ線における断面図。 素子基板の一工程における画素態様を示す平面図。 実施形態２に係る投射型表示装置の概略構成図。

以下、本発明の実施形態について、図面を参照して説明する。
ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。
また、各図には、必要に応じて、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、およびＺ軸が図示されている。また、Ｘ軸に沿う一方向をＸ１方向と表記し、Ｘ１方向とは反対の方向をＸ２方向と表記する。同様に、Ｙ軸に沿う一方向をＹ１方向と表記し、Ｙ１方向とは反対の方向をＹ２方向と表記する。Ｚ軸に沿う一方向をＺ１方向と表記し、Ｚ１方向とは反対の方向をＺ２方向と表記する。また、Ｘ軸とＹ軸とを含む面を「ＸＹ面」とも言いい、ＸＹ面をＺ１方向またはＺ２方向に見ることを「平面視」あるいは「平面的」とし、Ｚ軸を含む断面に対して垂直方向から見ることを「断面視」あるいは「断面的」とする。

さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物等の要素を介して配置される場合、または基板の上に一部が接して配置され、一部が他の要素を介して配置される場合のいずれかを表すものとする。
また、以下の説明において、電気光学装置に用いる要素の材料や膜厚を記載する場合があるが、これらは、例示であって、特に断る場合を除き、材料や膜厚を限定するものではない。

１．実施形態１
本実施形態では、電気光学装置として、画素ごとにＴＦＴを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する表示装置としての投射型表示装置において、光変調装置として好適に用いることができるものである。

１．１．液晶装置の構造の概要
本実施形態に係る電気光学装置としての液晶装置の構造について、図１と図２とを参照して説明する。図１は、実施形態１に係る電気光学装置としての透過型の液晶装置の構成を示す概略平面図である。図２は、図１のＡ－Ａ線に沿った液晶装置の構造を示す概略断面図である。

図１および図２に示すように、本実施形態の液晶装置１００は、素子基板１０と、素子基板１０と対向配置された対向基板２０と、素子基板１０、および対向基板２０の間に挟持された電気光学層として液晶層５と、を有している。

素子基板１０の基板としての基板１０ａには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板２０の基板２０ａには、例えば、ガラス基板、石英基板などの透明基板が用いられる。

素子基板１０は、平面視における形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材６を介して接合されている。素子基板１０と対向基板２０との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層５が設けられている。

シール材６の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。表示領域Ｅの外側が周辺領域Ｆである。周辺領域Ｆにおいて、シール材６と表示領域Ｅとの間には、表示領域Ｅの外縁に沿って遮光材料からなる見切り部２３が設けられている。また、平面視で、見切り部２３と重なる位置には、表示に寄与しない、図示しないダミー画素が設けられている。

素子基板１０の周辺領域Ｆには、複数の外部接続端子４３が配列した端子部が設けられている。周辺領域Ｆにおいて、該端子部に沿った第１辺部とシール材６との間にデータ線駆動回路４７が設けられている。また、周辺領域Ｆにおいて、第１辺部に対向する第２辺部に沿ったシール材６と表示領域Ｅとの間に検査回路４１が設けられている。

周辺領域Ｆにおいて、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿ったシール材６と表示領域Ｅとの間には、走査線駆動回路４５が設けられている。また、第２辺部のシール材６と検査回路４１との間には、２つの走査線駆動回路４５を繋ぐ複数の配線４９が設けられている。

これらデータ線駆動回路４７、走査線駆動回路４５に繋がる配線４９は、第１辺部に沿って配列した複数の外部接続端子４３に接続されている。なお、検査回路４１の配置は上記に限定されない。
ここで、本明細書では、基板１０ａの第１辺部に沿った方向、すなわち、Ｘ軸に沿ったＸ１方向またはＸ２方向が、第１方向に対応する。

図２に示すように、基板１０ａの液晶層５側の表面には、画素Ｐごとに設けられた光透過性の画素電極１１およびトランジスターとしてのＴＦＴ３０と、配線４９と、これらを被覆する配向膜１２とが設けられている。ＴＦＴ３０および画素電極１１は、画素Ｐの構成要素である。素子基板１０は、基板１０ａ、基板１０ａ上に設けられた画素電極１１、ＴＦＴ３０、配線４９、および配向膜１２を含む。

基板２０ａの液晶層５側の表面には、見切り部２３と、これを被覆して成膜された絶縁層２５と、絶縁層２５を被覆して設けられた共通電極としての対向電極２１と、対向電極２１を被覆する配向膜２２とが設けられている。本実施形態における対向基板２０は、少なくとも見切り部２３、対向電極２１、および配向膜２２を含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に設けた例を示したが、共通電極は、素子基板１０側に設けてもよい。

図１に示すように、走査線駆動回路４５、および検査回路４１は、平面視で、見切り部２３に重なる。見切り部２３は、対向基板２０側から入射する、図示しないレーザー光源からの光Ｌを、走査線駆動回路４５等の周辺回路に入射しないように遮光して、周辺回路が誤動作することを防止する。

絶縁層２５は、例えば、光透過性を有する酸化シリコン（ＳｉＯ₂）などの無機材料から成る。絶縁層２５は、見切り部２３を被覆すると共に、液晶層５側の表面が平坦となるように設けられている。

対向電極２１は、絶縁層２５を被覆すると共に、対向基板２０の四隅に設けられた上下導通部７に電気的に接続されている。上下導通部７は、素子基板１０側の後述する容量配線としての共通配線１８に電気的に接続されている。

画素電極１１および対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成る。配向膜１２および配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１２，２２の形成材料としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。

このような液晶装置１００は、電圧が印加されない時の画素Ｐの光透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。液晶装置１００において、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。

本実施形態では、以降、配向膜１２，２２として前述した無機配向膜と、液晶層５として負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。

１．２．液晶装置の電気的な構成の概要
次に、図３を参照して、液晶装置１００の電気的な構成について説明する。図３は、液晶装置の電気的な構成を示す等価回路図である。

図３に示すように、液晶装置１００は、素子基板１０の基板１０ａ上に、遮光部材としての走査線１３、データ線１６、共通配線１８を有している。走査線１３は、第１方向としてのＸ１方向に延在している。データ線１６と共通配線１８とは、Ｙ１方向に延在している。なお、図３では、共通配線１８をＹ１方向に沿って延在するように示したが、これに限定されない。

走査線１３とデータ線１６とで区画された領域が画素Ｐとなる。画素Ｐには、画素電極１１、ＴＦＴ３０、および容量素子６０が設けられている。
走査線１３はＴＦＴ３０のゲート電極に電気的に接続され、データ線１６はＴＦＴ３０のソースに電気的に接続されている。走査線１３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１１は、ＴＦＴ３０のドレインに電気的に接続されている。

データ線１６は、データ線駆動回路４７に電気的に接続されており、データ線駆動回路４７から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線１３は、走査線駆動回路４５に電気的に接続されており、走査線駆動回路４５から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路４７からデータ線１６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線１６同士に対してグループごとに供給してもよい。走査線駆動回路４５は、走査線１３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングで線順次にて供給する。

ＴＦＴ３０に走査信号ＳＣ１が入力されると、ＴＦＴ３０が、一定期間だけオン状態となる。これにより、データ線１６から供給される画像信号Ｄ１が、所定のタイミングで画素電極１１に書き込まれる。そして、画素電極１１を介して液晶層５に書き込まれた所定レベルの画像信号Ｄ１は、画素電極１１と、液晶層５を介して対向配置された対向電極２１との間で一定期間保持される。

保持された画像信号Ｄ１がリークするのを防止するため、画素電極１１と対向電極２１との間に設けられた液晶容量に対して、容量素子６０が電気的に接続されている。容量素子６０の一方の電極は、定電位である共通電位が印加される共通配線１８に電気的に接続され、容量素子６０の他方の電極は、ＴＦＴ３０のドレインと画素電極１１とに電気的に接続されている。

ここで、図３では図示を省略しているが、データ線１６には、検査回路４１が接続されている。そのため、液晶装置１００の製造工程において、画像信号Ｄ１，Ｄ２，…，Ｄｎを検出して、液晶装置１００の動作不具合などを確認することが可能である。

１．３．素子基板の構成の概要
次に、素子基板１０における画素Ｐの平面的な構成と断面的な構成とについて、図４、図５Ａ、図５Ｂ、および図５Ｃを参照して説明する。図４は、画素の平面図であり、図１の表示領域Ｅの一部である領域Ｅ１を切り出して示したものである。図５Ａは図４のＹ－Ｙ線における断面図であり、図５Ｂは図４のＳ１－Ｓ１線における断面図であり、図５Ｃは図４のＳ２－Ｓ２線における断面図である。また、図５Ａ，図５Ｂ、および図５Ｃでは、配向膜１２の図示を省略している。

図４に示すように、破線で示された遮光領域ＳＤは、画素Ｐの光透過領域を囲んで、格子状に設けられている。遮光領域ＳＤのうち、Ｘ軸に沿って延在する部分は、主として、走査線１３によって遮光される部分であり、Ｙ軸に沿って延在する部分は、主として、データ線１６および共通配線１８によって遮光される部分である。
遮光領域ＳＤは、平面視で、画素電極１１と重なっている。また、遮光領域ＳＤには、図示しないＴＦＴ３０と容量素子６０とが配置されており、画素電極１１は、コンタクトホールＣ２０を介して、ＴＦＴ３０と容量素子６０とに電気的に接続されている。

コンタクトホールとしてのコンタクトホールＣ４は、平面視で、コンタクトホールＣ２０と重なる位置に配置されている。具体的には、画素Ｐ１のコンタクトホールＣ２０１は、画素Ｐ１に隣り合う画素Ｐ２のコンタクトホールＣ４２と、平面視で重なっており、画素Ｐ２のコンタクトホールＣ２０２は、画素Ｐ２に隣り合う画素Ｐ３のコンタクトホールＣ４３と、平面視で重なっている。

ここで、画素Ｐ１、画素Ｐ２、および画素Ｐ３は、平面的な構成および断面的な構成において、同様の構成を有しているため、同じの構成には、共通の符号を付して説明するが、特に、画素Ｐ１の構成、画素Ｐ２の構成、および画素Ｐ３の構成を区別して説明する場合には、異なる符号をつけて説明する。
具体的には、画素Ｐ１の構成には、共通の符号の最後に１を付記する。同様に、画素Ｐ２の構成には、共通の符号の最後に２を追加し、画素Ｐ３の構成には、共通の符号の最後に３を付記する。例えば、画素電極１１の場合、画素電極１１１は、画素Ｐ１の構成であることを示し、画素電極１１２は、画素Ｐ２の構成であることを示し、画素電極１１３は、画素Ｐ３の構成であることを示す。同様に、コンタクトホールＣ２０の場合、コンタクトホールＣ２０１は、画素Ｐ１の構成であることを示し、コンタクトホールＣ２０２は、画素Ｐ２の構成であることを示す。以下、他の構成の場合も同様に記載する。

図５Ａ、図５Ｂ、および図５Ｃに示すように、素子基板１０は、ベースとなる基板１０ａ上に、複数の機能層を積層した構成を有している。
詳しくは、基板１０ａ上に、容量素子６０の他方の電極としての第２容量電極６２を含む第１導電層、容量素子６０の一方の電極としての第１容量電極６１を含む第２導電層、遮光部材としての走査線１３を含む第３導電層、ＴＦＴ３０の半導体層３１、ＴＦＴ３０のゲート電極３２、導通部材としての第２中継電極８２および第５中継電極８５を含む第４導電層、遮光膜５０を含む第５導電層、データ線１６、第１中継電極８１および第４中継電極８４を含む第６導電層、容量配線としての共通配線１８および第３中継電極８３を含む第７導電層、および画素電極１１が、この順番に積層されている。

第１導電層の第２容量電極６２と第２導電層の第１容量電極６１との間には、誘電膜６３が設けられている。第２導電層と第３導電層との間には、第１層間絶縁層７１が設けられている。第３導電層と半導体層３１との間には、第２層間絶縁層７２が設けられている。半導体層３１と第４導電層のゲート電極３２との間には、ゲート絶縁膜３３が設けられている。第４導電層と第５導電層との間には、第３層間絶縁層７３が設けられている。第５導電層と第６導電層との間には、第４層間絶縁層７４が設けられている。第６導電層と第７導電層との間には、第５層間絶縁層７５が設けられている。第７導電層と画素電極１１との間には、第６層間絶縁層７６が設けられている。

図５Ａは、画素Ｐ２の構成を示している。画素Ｐ２のＴＦＴ３０２および容量素子６０２は、図４において、画素Ｐ１と画素Ｐ２との間に配置されている。
容量素子６０２は、走査線１３側に配置された第１容量電極６１２と、基板１０ａ側に配置された第２容量電極６２２とを有する。第２容量電極６２２は、第１層間絶縁層７１および第２層間絶縁層７２に設けられた画素Ｐ２のコンタクトホールＣ３２を介して、第４導電層に設けられた画素Ｐ２の第５中継電極８５２に電気的に接続されている。第５中継電極８５２は、ＴＦＴ３０２のドレイン３１ｄ２に電気的に接続されるとともに、第３層間絶縁層７３に設けられた画素Ｐ２のコンタクトホールＣ５２を介して、画素Ｐ２の遮光膜５０２に電気的に接続されている。

基板１０ａには、トレンチ１０ｃ２が設けられている。容量素子６０２の一部は、トレンチ１０ｃ２に設けられており、静電容量の大容量化が図られている。
また、データ線１６は、第４層間絶縁層７４および第３層間絶縁層７３に設けられた画素Ｐ２のコンタクトホールＣ６２を介して、ＴＦＴ３０２のソース３１ｓ２に電気的に接続されている。

図５Ｂは、画素Ｐ１において、画素電極１１１と容量素子６０１との間を電気的に接続する構成を示している。
画素電極１１１は、第６層間絶縁層７６に設けられた画素Ｐ１のコンタクトホールＣ２０１を介して、第７導電層に設けられた画素Ｐ１の第３中継電極８３１の張り出し部８３１ａに電気的に接続されている。
第３中継電極８３１は、第５層間絶縁層７５に設けられた画素Ｐ１のコンタクトホールＣ１０１を介して、第６導電層に設けられた画素Ｐ１の第４中継電極８４１に電気的に接続されている。

第４中継電極８４１は、第４層間絶縁層７４に設けられた画素Ｐ１のコンタクトホールＣ８１を介して、第５導電層に設けられた画素Ｐ１の遮光膜５０１に電気的に接続されている。
遮光膜５０１は、第３層間絶縁層７３に設けられた画素Ｐ１のコンタクトホールＣ５１を介して、第４導電層に設けられた画素Ｐ１の第５中継電極８５１に電気的に接続されている。

第５中継電極８５１は、画素Ｐ１のＴＦＴ３０１のドレイン３１ｄ１に電気的に接続されるとともに、第２層間絶縁層７２および第１層間絶縁層７１に設けられた画素Ｐ１のコンタクトホールＣ３１を介して、第２容量電極６２１に電気的に接続される。
ＴＦＴ３０１のゲート電極３２１は、第２層間絶縁層７２に設けられた画素Ｐ１のコンタクトホールＣ１１を介して、走査線１３に電気的に接続される。

また、図５Ｂおよび図５Ｃは、画素Ｐ２の第１容量電極６１２の第１突出部としての張り出し部６１２ａと第２中継電極８２２の第２突出部としての張り出し部８２２ａとが、断面的にＺ１方向に重なる位置に設けられている構成、および、張り出し部６１２ａと張り出し部８２２ａとの間に設けられているコンタクトホールＣ４２が、走査線１３を回避するように、走査線１３と重ならない位置に設けられている構成を示している。

コンタクトホールＣ４２は、第２層間絶縁層７２および第１層間絶縁層７１を貫いて、コンタクトホールＣ４２の底に、画素Ｐ２の容量素子６０２の第１容量電極６１２の張り出し部６１２ａを露出するように設けられている。また、コンタクトホールＣ４２の内側には、第２中継電極８２２が成膜されており、第２中継電極８２２は、コンタクトホールＣ４２の底で、第１容量電極６１２の張り出し部６１２ａに電気的に接続されている。なお、第２中継電極８２２において、コンタクトホールＣ４２の内壁に成膜された部分の膜厚は、ゲート絶縁膜３３上に成膜された部分の膜厚よりも薄くなっている。

また、図５Ｂは、画素Ｐ１のコンタクトホールＣ２０１と画素Ｐ２のコンタクトホールＣ４２とが断面的にＺ１方向に重なる位置に設けられている構成、および、画素Ｐ１の張り出し部８３１ａと、画素Ｐ２の張り出し部８２２ａおよび張り出し部６１２ａとが断面的にＺ１方向に重なる位置に設けられている構成を示している。なお、図４に示すように、画素Ｐ１のコンタクトホールＣ２０１と画素Ｐ２のコンタクトホールＣ４２とは、平面視で、重なる位置に設けられている。よって、画素Ｐ１の張り出し部８３１ａと、画素Ｐ２の張り出し部８２２ａおよび張り出し部６１２ａとは、平面視で、重なる位置に設けられている。

図５Ｃは、画素Ｐ２において、共通配線１８と画素Ｐ２の容量素子６０２との間を電気的に接続する構成を示している。
共通配線１８は、第５層間絶縁層７５に設けられた画素Ｐ２のコンタクトホールＣ９２を介して、第６導電層に設けられた画素Ｐ２の第１中継電極８１２に電気的に接続されている。第１中継電極８１２は、第４層間絶縁層７４と第３層間絶縁層７３とに設けられた画素Ｐ２のコンタクトホールＣ７２を介して、第２中継電極８２２に電気的に接続されている。第２中継電極８２２は、第２中継電極８２２の張り出し部８２２ａと容量素子６０２の第１容量電極６１２の張り出し部６１２ａとの間に配置された画素Ｐ２のコンタクトホールＣ４２を介して、容量素子６０２の第１容量電極６１２に電気的に接続されている。

また、図５Ｃは、図４に示す画素Ｐ２のコンタクトホールＣ２０２と画素Ｐ３のコンタクトホールＣ４３とが、平面視で、重なる位置に設けられている構成を、断面的に示す。図５Ｃに示すように、画素Ｐ２のコンタクトホールＣ２０２と画素Ｐ３のコンタクトホールＣ４３とは、断面的にＺ１方向に重なる位置に設けられている。

同様に、画素Ｐ２の張り出し部８３２ａと、画素Ｐ３の張り出し部８２２ａおよび張り出し部６１３ａとは、Ｚ１方向に重なる位置に設けられている。よって、画素Ｐ２の張り出し部８３２ａと、画素Ｐ３の張り出し部８２３ａおよび張り出し部６１３ａとは、平面視で、重なる位置に設けられている。

コンタクトホールＣ４３は、第２層間絶縁層７２および第１層間絶縁層７１を貫いて、コンタクトホールＣ４３の底に、画素Ｐ３の第１容量電極６１３の第１突出部である張り出し部６１３ａを露出するように設けられる。第１容量電極６１３は、コンタクトホールＣ４３を介して、第４導電層に設けられた画素Ｐ３の第２中継電極８２３に電気的に接続されている。

図５Ｃに示すように、画素Ｐ２のゲート電極３２２は、第２層間絶縁層７２に設けられた画素Ｐ２のコンタクトホールＣ１２およびコンタクトホールＣ２２を介して、走査線１３に電気的に接続されている。

１．４．液晶装置の製造方法の概要
次に、本実施形態に係る液晶装置１００の製造方法について説明する。なお、以下では、図６から図２７を参照して、液晶装置１００の製造方法のうちの本実施形態における特徴部を含む素子基板１０の製造工程について説明する。

図６は、素子基板の製造工程のフローチャート図である。図７から図２７は、素子基板の製造過程における画素対応を示す平面図または断面図である。なお、これらの図面において、各平面図は、図４の平面図を製造工程毎に示した図面である。また、各断面図において、Ｘ－Ｘ線、Ｙ－Ｙ線、およびＺ－Ｚ線の位置は、同じである。

なお、素子基板１０は、基本的に、減圧ＣＶＤ（Chemical Vapor Deposition）法、常圧ＣＶＤ法、プラズマＣＶＤ法、フォトリソグラフィ法、スパッタリング法、エッチング法、およびＣＭＰ（Chemical Mechanical Planarization）法など、公知の半導体プロセスで用いられる方法や、これらを組み合せることにより製造することが可能である。以下、好適な製造方法を主体に説明するが、同等な構造を形成可能で、かつ、当該構成における機能、特性を満たせれば、他の製造方法を用いても良い。

図６において、ステップＳ１では、基板１０ａに溝としてのトレンチ１０ｃを形成する。なお、トレンチ１０ｃは、基板１０ａ上に層間絶縁層を成膜して、当該層間絶縁層または当該層間絶縁層と基板１０ａに、トレンチ１０ｃを設ける構成としてもよい。

図７は、ステップＳ１の工程における素子基板の画素態様を示す平面図であり、図８Ａは、図７のＹ－Ｙ線における断面図であり、図８Ｂは、図７のＸ－Ｘ線における断面図である。
図７に示すように、トレンチ１０ｃは、遮光領域ＳＤにおいて、Ｙ１方向に長い長方形の形状に形成される。

図６において、ステップＳ２では、トレンチ１０ｃに容量素子６０の第２容量電極６２を形成する。
図９は、ステップＳ２の工程における素子基板の画素態様を示す平面図であり、図１０Ａは、図９のＹ－Ｙ線における断面図であり、図１０Ｂは、図９のＸ－Ｘ線における断面図である。

ステップＳ２では、トレンチ１０ｃの内壁を含む基板１０ａ上に、導電性のポリシリコン膜からなる第２容量電極６２を形成する。基板１０ａ上に、リンを含んだデポポリシリコンからなる第１導電層を５０ｎｍから１００ｎｍの膜厚に成膜したのち、ドライエッチングによって、図９、図１０Ａ、および図１０Ｂに示した形状にパターニングすることで、第２容量電極６２が、形成される。

第２容量電極６２を形成した後、第２容量電極６２の一部を覆う酸化膜の島７１ａを形成する。酸化膜の島７１ａは、ＴＥＯＳ（Tetraethyl Orthosilicate）膜、またはＨＴＯ（High Temperature Oxide）膜等の酸化シリコン膜を１００ｎｍ程度の膜厚に成膜した後、パターニングして形成する。酸化膜の島７１ａは、後述するコンタクトホールＣ３を設ける位置に配置され、後述する第１容量電極６１をパターニングする際に、第２容量電極６２を保護するためのエッチングストッパー膜として機能する。

図６において、ステップＳ３では、容量素子６０の第１容量電極６１を形成する。
図１１は、ステップＳ３の工程における素子基板の画素態様を示す平面図であり、図１２Ａは、図１１のＹ－Ｙ線における断面図であり、図１２Ｂは、図１１のＸ－Ｘ線における断面図であり、図１２Ｃは、図１１のＺ－Ｚ線における断面図である。

ステップＳ３では、まず、第２容量電極６２上に、誘電膜６３を形成し、その後、第１容量電極６１を形成する。
第２容量電極６２上に、誘電膜６３として、酸化シリコン（ＳｉＯ₂）膜、シリコン窒化（ＳｉＮ）膜、または金属酸化膜（ＨｆＯ₂、ＺｒＯ₂）などを２０ｎｍの膜厚に成膜する。

その後、誘電膜６３上に、導電性のポリシリコン膜からなる第１容量電極６１を形成する。
誘電膜６３上に、リンを含んだデポポリシリコンからなる第２導電層を５０ｎｍから１００ｎｍの膜厚に成膜したのち、ドライエッチングによって、パターニングすることで、誘電膜６３と第１容量電極６１とを形成する。

第１容量電極６１は、図１１に示すように、後述する第５中継電極８５を設けるコンタクトホールＣ３を設ける部分を除いて、第２容量電極６２よりも一回り大きな面積を有するように形成される。また、図１２Ａおよび図１２Ｂに示すように、誘電膜６３は、第２容量電極６２と同様の形状に形成され、その外縁の部分の一部は、第２容量電極６２を覆って基板１０ａに接している。

図１２Ａに示すように、第１容量電極６１において、酸化膜の島７１ａと重なる部分の一部は、パターニングの際に取り除かれている。

図１１に示すように、第１容量電極６１は、Ｙ軸方向に沿って張り出した第１突出部としての張り出し部６１ａを有する。張り出し部６１ａの位置には、図５Ｂおよび図５Ｃに示したコンタクトホールＣ４が設けられ、コンタクトホールＣ４を介して、第１容量電極６１と第２中継電極８２とが、電気的に接続される。

図６において、ステップＳ４では、走査線１３を形成する。
図１３は、ステップＳ４の工程における素子基板の画素態様を示す平面図であり、図１４Ａは、図１３のＹ－Ｙ線における断面図であり、図１４Ｂは、図１３のＸ－Ｘ線における断面図である。

ステップＳ４では、まず、第１容量電極６１上に、第１層間絶縁層７１を形成し、その後、走査線１３を形成する。第１層間絶縁層７１は、例えば、ＴＥＯＳを原料とする酸化シリコン膜からなり、膜厚は、４００ｎｍから６００ｎｍである。

第１層間絶縁層７１上に、タングステンシリサイド（ＷＳｉ）膜からなる第３導電層を１００ｎｍから４００ｎｍの膜厚に成膜し、その後、図１３に示すように、パターニングして、走査線１３を形成する。走査線１３は、Ｘ軸に沿って延在し、トレンチ１０ｃと平面視で、重なる位置において、Ｙ１方向およびＹ２方向に張り出した張り出し部１３ａと、Ｘ１方向およびＸ２方向において、幅広くなった幅広部１３ｂとを有する。幅広部１３ｂの位置には、後述するコンタクトホールＣ１，Ｃ２が形成される。また、走査線１３は、遮光性を有する金属材料で形成され、ＴＦＴ３０の遮光部として機能する。

図１３に示すように、容量素子６０の第１容量電極６１の張り出し部６１ａは、平面視で、走査線１３からＹ軸方向に沿って突出している。言い換えれば、張り出し部６１ａは、平面視で、画素Ｐの光透過領域に設けられている。

図６において、ステップＳ５では、ＴＦＴ３０の半導体層３１を形成する。
図１５は、ステップＳ５の工程における素子基板の画素態様を示す平面図であり、図１６Ａは、図１５のＹ－Ｙ線における断面図であり、図１６Ｂは、図１５のＸ－Ｘ線における断面図である。

ステップＳ５では、まず、走査線１３上に、第２層間絶縁層７２を形成し、その後、半導体層３１を形成する。
第２層間絶縁層７２は、例えば、ＴＥＯＳ膜からなり、膜厚は、２００ｎｍから６００ｎｍである。
第２層間絶縁層７２上に、アモルファスシリコンを成膜した後、熱処理してポリシリコンからなる半導体層３１を形成する。
図１５、図１６Ａ、および図１６Ｂに示すように、半導体層３１は、そのチャネルが、トレンチ１０ｃと、平面視で、重なるように、設けられている。

図６において、ステップＳ６では、コンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４を形成する。
図１７は、ステップＳ６の工程における素子基板の画素態様を示す平面図であり、図１８Ａは、図１７のＹ－Ｙ線における断面図であり、図１８Ｂは、図１７のＸ－Ｘ線における断面図であり、図１８Ｃは、図１７のＺ－Ｚ線における断面図である。

ステップＳ６では、まず、半導体層３１上に、ゲート絶縁膜３３を形成し、その後、コンタクトホールＣ１，Ｃ２を形成し、その後、コンタクトホールＣ３，Ｃ４を形成する。
半導体層３１上に、ＨＴＯ膜からなるゲート絶縁膜３３を３０ｎｍから１００ｎｍの膜厚に成膜する。その後、半導体層３１のチャネルに選択的にチャネルドープを行う。

コンタクトホールＣ１，Ｃ２は、図１７および図１８Ｂに示すように、平面視で、走査線１３の幅広部１３ｂと重なる位置において、半導体層３１のチャネルの両脇に配置され、ゲート絶縁膜３３と第２層間絶縁層７２とを貫通して、コンタクトホールＣ１，Ｃ２の底に、走査線１３を露出する。

コンタクトホールＣ３は、図１７および図１８Ａに示すように、ゲート絶縁膜３３、第２層間絶縁層７２、第１層間絶縁層７１、および酸化膜の島７１ａを貫通して、コンタクトホールＣ３の底に、容量素子６０の第２容量電極６２を露出する。なお、コンタクトホールＣ３の内側には、半導体層３１のドレイン３１ｄが露出している。また、コンタクトホールＣ３の入り口において、半導体層３１のドレイン３１ｄを覆うゲート絶縁膜３３の一部が、剥離され、半導体層３１のドレイン３１ｄが露出した状態になっている。

コンタクトホールＣ４は、図１７および図１８Ｃに示すように、ゲート絶縁膜３３、第２層間絶縁層７２、および第１層間絶縁層７１を貫通して、コンタクトホールＣ４の底に、容量素子６０の第１容量電極６１の張り出し部６１ａを露出する。

コンタクトホールＣ４の内壁は、基板１０ａの面に対して、約８４°の角度で傾斜している。コンタクトホールＣ４の内壁は、エッチングガスを調整することによって、所望の角度に傾斜させることができる。コンタクトホールＣ４の内壁は、約８４°に傾斜しているため、コンタクトホールＣ４は、コンタクトホールＣ４の入り口側の穴の大きさ（面積）が、底側の穴の大きさ（面積）よりも大きい。よって、コンタクトホールＣ４の形状は、逆四角錘台、逆円錐台、逆楕円錘台、または、四角の角が丸まった逆角丸四角錘台である。

コンタクトホールＣ４の形状を逆四角錘台等にすることによって、コンタクトホールＣ４の入り口側の大きさが同じ場合、コンタクトホールＣ４の形状を四角柱や円柱のような形状とするよりも、平面視した時のコンタクトホールＣ４を設ける位置を、走査線１３に近づけることができる。

本実施形態では、コンタクトホールＣ４の内壁の傾斜角度を、通常よりも傾斜させている。このように、本実施形態では、コンタクトホールＣ４の内壁の傾斜角度を約８４°として、通常よりも傾斜させているため、コンタクトホールＣ４と走査線１３とのクリアランスを確保しつつ、平面視した時のコンタクトホールＣ４を設ける位置を、通常のものよりも、より走査線１３に近づけることができる。
また、本実施形態では、コンタクトホールＣ４の内壁の傾斜角度を、通常よりも傾斜させているため、フォトリソ工程での微細化に頼ることなくコンタクトホールＣ４と走査線１３とのクリアランスを確保することができる。よって、平面視した時のコンタクトホールＣ４を設ける位置を、通常のものよりも、より走査線１３に近づけることができる。

図６において、ステップＳ７では、ゲート電極３２、第２中継電極８２、および第５中継電極８５を形成する。
図１９は、ステップＳ７の工程における素子基板の画素態様を示す平面図であり、図２０Ａは、図１９のＹ－Ｙ線における断面図であり、図２０Ｂは、図１９のＸ－Ｘ線における断面図であり、図２０Ｃは、図１９のＺ－Ｚ線における断面図である。

ステップＳ７では、ゲート絶縁膜３３上およびコンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４の内部に、導電性のポリシリコン膜と、遮光性の導電膜であるタングステンシリサイド膜とからなる２層構造の第４導電層を形成する。
コンタクトホールＣ３，Ｃ４は、小径で且つ深い穴、所謂、高アスペクト比のコンタクトホールであるため、コンタクトホールＣ３，Ｃ４の内側への付きまわり性を考慮して、まず、リンを含んだデポポリシリコンを成膜し、その後、遮光性の導電膜であるタングステンシリサイド膜を積層する。これによって、コンタクトホールＣ３，Ｃ４の内部を、第４導電層によって、良好な状態にカバレッジすることができる。

第４導電層を成膜した後、第４導電層を、図１９に示すように、パターニングすることで、ゲート電極３２、第２中継電極８２、および第５中継電極８５を形成する。これによって、ゲート電極３２は、コンタクトホールＣ１およびＣ２を介して、走査線１３と電気的に接続される。

第２中継電極８２は、平面視で、走査線１３から張り出した第２突出部としての張り出し部８２ａを有する。この張り出し部８２ａと張り出し部６１ａとは、走査線１３から突出し、且つ、平面視で、重なっている。そして、第２中継電極８２と容量素子６０の第１容量電極６１とは、コンタクトホールＣ４を介して、電気的に接続されている。

第５中継電極８５は、コンタクトホールＣ３を介して、容量素子６０の第２容量電極６２に電気的に接続される。
なお、上述したように、ゲート電極３２は、半導体層３１上、およびコンタクトホールＣ１，Ｃ２内に成膜されて、半導体層３１のＺ１方向、Ｘ１方向、およびＸ２方向を囲むように設けられることで、半導体層３１の遮光部として機能する。

図６において、ステップＳ８では、遮光膜５０を形成する。
図２１は、ステップＳ８の工程における素子基板の画素態様を示す平面図であり、図２２Ａは、図２１のＹ－Ｙ線における断面図であり、図２２Ｂは、図２１のＸ－Ｘ線における断面図である。

ステップＳ８では、まず、ゲート電極３２、第２中継電極８２、および第５中継電極８５上に、ＴＥＯＳ膜からなる第３層間絶縁層７３を２００ｎｍから４００ｎｍの膜厚に形成した後、第３層間絶縁層７３に、第５中継電極８５を露出するコンタクトホールＣ５を形成する。

次に、遮光膜５０を形成する。
第３層間絶縁層７３上およびコンタクトホールＣ５の内部に、遮光性の導電膜であるタングステンシリサイド膜等の金属膜からなる第５導電層を１００ｎｍから４００ｎｍの膜厚に成膜する。その後、第５導電層を、図２１、図２２Ａ、および図２２Ｂに示すように、パターニングして、遮光膜５０を形成する。遮光膜５０は、コンタクトホールＣ５を介して、第５中継電極８５に電気的に接続される。これによって、遮光膜５０は、第５中継電極８５を介して、容量素子６０の第２容量電極６２に電気的に接続される。なお、遮光膜５０の膜厚は、約１００ｎｍである。また、遮光膜５０は、平面視で、容量素子６０と重なる位置に配置されている。

図６において、ステップＳ９では、データ線１６を形成する。
図２３は、ステップＳ９の工程における素子基板の画素態様を示す平面図であり、図２４Ａは、図２３のＹ－Ｙ線における断面図であり、図２４Ｂは、図２３のＸ－Ｘ線における断面図である。

ステップＳ９では、まず、遮光膜５０上にＴＥＯＳ膜からなる第４層間絶縁層７４を５００ｎｍから１０００ｎｍの膜厚に形成した後、コンタクトホールＣ６，Ｃ７，Ｃ８を形成する。

コンタクトホールＣ６は、図２４Ａに示すように、第４層間絶縁層７４、および第３層間絶縁層７３を貫通して、コンタクトホールＣ６の底に、ＴＦＴ３０のソース３１ｓを露出する。
コンタクトホールＣ７は、図２４Ｂに示すように、第４層間絶縁層７４および第３層間絶縁層７３を貫通して、コンタクトホールＣ７の底に、第２中継電極８２を露出する。
コンタクトホールＣ８は、図２４Ｂに示すように、第４層間絶縁層７４を貫通して、コンタクトホールＣ８の底に、遮光膜５０を露出する。

次に、第４層間絶縁層７４上およびコンタクトホールＣ６，Ｃ７，Ｃ８の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが２層から４層に積層された複層膜からなる第６導電層を形成する。

第６導電層を成膜した後、第６導電層を図２３に示すようにパターニングすることで、データ線１６、第１中継電極８１、および第４中継電極８４を形成する。
データ線１６は、図２４Ａに示すように、コンタクトホールＣ６の内部に成膜されて、コンタクトホールＣ６の底に露出した半導体層３１のソース３１ｓに電気的に接続される。

第１中継電極８１は、図２４Ｂに示すように、コンタクトホールＣ７の内部に成膜されて、コンタクトホールＣ７の底に露出した第２中継電極８２に、電気的に接続される。
第４中継電極８４は、コンタクトホールＣ８の内部に成膜されて、コンタクトホールＣ８の底に露出した遮光膜５０に電気的に接続される。

図６において、ステップＳ１０では、共通配線１８を形成する。
図２５は、ステップＳ１０の工程における素子基板の画素態様を示す平面図であり、図２６Ａは、図２５のＹ－Ｙ線における断面図であり、図２６Ｂは、図２５のＸ－Ｘ線における断面図であり、図２６Ｃは、図２５のＺ－Ｚ線における断面図である。

ステップＳ１０では、まず、データ線１６、第１中継電極８１、および第４中継電極８４上に、ＴＥＯＳ膜からなる第５層間絶縁層７５を５００ｎｍから１０００ｎｍの膜厚に形成する。

次に、コンタクトホールＣ９，Ｃ１０を形成する。
コンタクトホールＣ９は、図２５に示すように、共通配線１８からＸ２方向に張り出した張り出し部１８ａと、平面視で重なる位置に形成される。また、コンタクトホールＣ９は、図２６Ｂに示すように、第５層間絶縁層７５を貫通して、コンタクトホールＣ９の底に第１中継電極８１を露出する。

コンタクトホールＣ１０は、図２５に示すように、共通配線１８のＸ１方向に形成される。また、コンタクトホールＣ１０は、図２６Ｂに示すように、第５層間絶縁層７５を貫通して、コンタクトホールＣ１０の底に第４中継電極８４を露出する。

次に、第５層間絶縁層７５上およびコンタクトホールＣ９，Ｃ１０の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが２層から４層に積層された複層膜からなる第７導電層を形成する。

第７導電層を成膜した後、第７導電層を図２５に示すようにパターニングすることで、共通配線１８および第３中継電極８３を形成する。

共通配線１８は、図２５、図２６Ａおよび図４に示すように、データ線１６と平面的および断面的に重なる位置に形成される。また、図２６Ｂに示すように、コンタクトホールＣ９の内部に成膜されて、コンタクトホールＣ９の底に露出した第１中継電極８１に電気的に接続される。

第３中継電極８３は、図２５に示すように、２本の共通配線１８の間に配置される。
また、第３中継電極８３は、平面視で、走査線１３からＹ１方向に張り出した張り出し部８３ａを有する。張り出し部８３ａの大きさは、第２中継電極８２の張り出し部８２ａよりも大きい。
上述したように、画素Ｐ１の第３中継電極８３１の張り出し部８３１ａは、画素Ｐ２の第２中継電極８２２の張り出し部８２２ａと、平面視で重なっている。また、画素Ｐ２の第３中継電極８３２の張り出し部８３２ａは、画素Ｐ３の第２中継電極８２３の張り出し部８２３ａと、平面視で重なっている。
図２６Ｂに示すように、第３中継電極８３は、コンタクトホールＣ１０の内部に成膜されて、コンタクトホールＣ１０の底に露出した第４中継電極８４に電気的に接続される。

図６において、ステップＳ１１では、画素電極１１を形成する。
図２７は、ステップＳ１１の工程における素子基板の画素態様を示す平面図である。
ステップＳ１１では、図５Ａ、図５Ｂ、および図５Ｃに示すように、まず、共通配線１８および第３中継電極８３上に、ＴＥＯＳ膜からなる第６層間絶縁層７６を５００ｎｍから１０００ｎｍの膜厚に形成する。

次に、コンタクトホールＣ２０を形成する。
コンタクトホールＣ２０は、図２７および図５Ｃに示すように、第３中継電極８３の張り出し部８３ａと、平面視で、重なる位置に形成される。また、コンタクトホールＣ２０は、第６層間絶縁層７６を貫通して、コンタクトホールＣ２０の底に第３中継電極８３を露出する。
次に、第６層間絶縁層７６上およびコンタクトホールＣ２０の内部にＩＴＯを成膜して、パターニングすることで、画素Ｐ毎に画素電極１１を形成する。

以上、述べたとおり、本実施形態の電気光学装置としての液晶装置１００によれば、以下の効果を得ることができる。
本実施形態の液晶装置１００は、基板としての基板１０ａと、画素電極１１と、基板１０ａと画素電極１１との間に設けられた容量配線としての共通配線１８と、基板１０ａと共通配線１８との間に設けられたトランジスターとしてのＴＦＴ３０と、基板１０ａとＴＦＴ３０との間において、第１方向に沿って延在する遮光部材としての走査線１３と、基板１０ａと走査線１３との間に設けられ、平面視で、走査線１３と重なるとともに走査線１３から突出する第１突出部としての張り出し部６１ａが一方の電極としての第１容量電極６１に設けられた容量素子６０と、共通配線１８に電気的に接続され、平面視で、走査線１３と重なるとともに張り出し部６１ａとコンタクトホールとしてのコンタクトホールＣ４を介して電気的に接続される第２突出部としての張り出し部８２ａを有す導通部材としての第２中継電極８２を備える。

このように本実施形態の液晶装置１００は、画素電極１１とＴＦＴ３０との間に共通配線１８を設け、ＴＦＴ３０と容量素子６０との間に遮光部材としての走査線１３を設け、容量素子６０の第１容量電極６１に平面視で走査線１３から突出する第１突出部としての張り出し部６１ａを設け、共通配線１８に電気的に接続された導通部材としての第２中継電極８２に平面視で走査線１３から突出する第２突出部としての張り出し部８２ａを設け、張り出し部６１ａと張り出し部８２ａとの間に設けられたコンタクトホールＣ４を介して、容量素子６０と共通配線１８との間を電気的に接続している。よって、画素Ｐ毎に、容量素子６０は、共通配線１８と接続されるために、共通配線１８に接続された第１容量電極６１の電位が安定して、表示ムラなどの不具合を抑制することができる。
なお、遮光部材は、走査線１３に限定されない。例えば、遮光部材は、走査線１３以外の他の信号線、または、配線状もしくは島状に設けられた遮光膜であってもよい。

本実施形態の液晶装置１００は、さらに、容量素子６０の他方の電極としての第２容量電極６２は、基板１０ａと一方の電極としての第１容量電極６１の間に設けられるとともに、画素電極１１に電気的に接続されている。

このように本実施形態の液晶装置１００は、容量素子６０の第１容量電極６１は、第２容量電極６２に積層されているため、言い換えれば、第２容量電極６２上に成膜されているため、第１容量電極６１に凹凸や、第１容量電極６１の厚みにムラが生じやすくなる。そして、第１容量電極６１に凹凸や厚みのムラが生じると、第１容量電極６１が高抵抗になって、表示ムラなどの不具合が発生しやすくなるが、本実施形態は、第１容量電極６１を、共通配線１８に電気的に接続しているため、表示ムラなどの不具合の発生を抑制することができる。
さらには、画素電極１１に電気的に接続される第２容量電極６２と走査線１３との間には、第１容量電極６１が配置されているため、第２容量電極６２を、走査線１３からシールドすることができ、表示への影響を抑制することができる。

本実施形態の液晶装置１００は、さらに、容量素子６０の一方の電極としての第１容量電極６１及び他方の電極としての第２容量電極６２の一部は、基板１０ａに設けられた溝としてのトレンチ１０ｃの内部に設けられている。

このように本実施形態の液晶装置１００は、容量素子６０の第１容量電極６１と第２容量電極６２とが、トレンチ１０ｃの内部に設けられている部分を有するため、第１容量電極６１に、膜厚のムラや割れ等が生じやすくなる。しかしながら、第１容量電極６１の厚みのムラや割れによって、第１容量電極６１が高抵抗になったとしても、第１容量電極６１は、共通配線１８に電気的に接続されているため、表示ムラなどの不具合を抑制することができる。

本実施形態の液晶装置１００は、さらに、導通部材としての第２中継電極８２は、ＴＦＴ３０のゲート電極３２と同層に設けられている。
本実施形態において、第２中継電極８２とゲート電極３２とは、同じ第４導電層に設けられ、走査線１３は、第３導電層に設けられ、第１容量電極６１は、第２導電層に設けられている。よって、第２中継電極８２と第１容量電極６１との間隔が大きくなり過ぎることを抑制できるので、張り出し部８２ａと張り出し部６１ａとの間に設けられるコンタクトホールＣ４のアスペクト比が大きくなり過ぎることも抑制できるため、第２中継電極８２と第１容量電極６１との電気的な接続を良好な状態とすることができる。

本実施形態の液晶装置１００は、さらに、導通部材としての第２中継電極８２は、コンタクトホールＣ４の内側に設けられた部分を有し、コンタクトホールＣ４の内側に設けられた部分の厚みは、ゲート電極３２の厚みよりも薄い。

本実施形態の液晶装置１００は、さらに、容量素子６０の一方の電極としての第１容量電極６１と、導通部材としての第２中継電極８２とは、それぞれポリシリコンを含む。
このように、第１容量電極６１と第２中継電極８２とは、それぞれポリシリコンを含むため、張り出し部６１ａと張り出し部８２ａとは、光透過性を有する。したがって、張り出し部６１ａと張り出し部８２ａとが、走査線１３から突出して、画素Ｐの光透過領域に配置されたとしても、透過率への影響が小さいため、表示が暗くなることを抑制しつつ、第２中継電極８２と第１容量電極６１との間の電気的な導通を取ることができる。

本実施形態の液晶装置１００は、さらに、コンタクトホールＣ４は、第２突出部としての張り出し部８２ａと第１突出部としての張り出し部６１ａとの間の層間絶縁層としての第２層間絶縁層７２および第１層間絶縁層７１に設けられ、コンタクトホールＣ４の大きさは、張り出し部６１ａ側よりも張り出し部８２ａ側の方が大きい。すなわち、コンタクトホールＣ４の穴の大きさは、基板１０ａ側のコンタクトホールＣ４の底の方が、基板１０ａの反対側のコンタクトホールＣ４の入り口の方よりも小さくなっている。

すなわち、本実施形態では、コンタクトホールＣ４の形状を逆円錐台等にしている。よって、コンタクトホールＣ４の入り口側と底側の大きさ（面積）が同じ場合、すなわち、コンタクトホールＣ４の形状を四角柱や円柱のような形状とするよりも、平面視した時のコンタクトホールＣ４を設ける位置を、走査線１３に近づけることができる。また、コンタクトホールＣ４の形状を四角柱や円柱のような形状とする場合、コンタクトホールＣ４と走査線１３とのクリアランスを確保しつつコンタクトホールＣ４を、走査線１３に近づけるためには、コンタクトホールＣ４をより微細化する必要があるが、本実施形態の場合は、フォトリソ工程での微細化に依存することなく、平面視した時のコンタクトホールＣ４の位置を、より走査線１３に近づけることができる。よって、コンタクトホールＣ４の配置位置をより遮光領域ＳＤに近づけて、遮光領域に突出している部分をより少なくして、透過率が低下することをより抑制することができる。

本実施形態の液晶装置１００は、さらに、第２層間絶縁層７２および第１層間絶縁層７１は、酸化シリコンを含む。

２．実施形態２
２．１．表示装置の概要
図２８は、本実施形態に係る表示装置としての投射型表示装置の構成を示す概略構成図である。本実施形態では、上述した電気光学装置としての液晶装置１００を備えた表示装置について、投射型表示装置１０００を例に挙げて説明する。

図２８に示すように、本実施形態の表示装置としての投射型表示装置１０００は、光源としてのランプユニット１００１、色分離光学系としてのダイクロイックミラー１０１１，１０１２、青色光に対応する液晶装置１００Ｂ、緑色光に対応した液晶装置１００Ｇ、赤色光に対応した液晶装置１００Ｒ、３個の反射ミラー１１１１，１１１２，１１１３、３個のリレーレンズ１１２１，１１２２，１１２３、色合成光学系としてのダイクロイックプリズム１１３０、投射光学系としての投射レンズ１１４０を備えている。

ランプユニット１００１では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。

ランプユニット１００１から射出された光は、２個のダイクロイックミラー１０１１，１０１２によって、各々異なる波長域の３色の色光に分離する。３色の色光とは、略赤色の光、略緑色の光、略青色の光である。以降の説明において、上記略赤色の光を赤色光Ｒともいい、上記略緑色の光を緑色光Ｇともいい、上記略青色の光を青色光Ｂともいう。

ダイクロイックミラー１０１１は、赤色光Ｒを透過させると共に、赤色光Ｒよりも波長が短い、緑色光Ｇおよび青色光Ｂを反射させる。ダイクロイックミラー１０１１を透過した赤色光Ｒは、反射ミラー１１１１で反射され、液晶装置１００Ｒに入射する。ダイクロイックミラー１０１１で反射された緑色光Ｇは、ダイクロイックミラー１０１２によって反射された後、液晶装置１００Ｇに入射する。ダイクロイックミラー１０１１で反射された青色光Ｂは、ダイクロイックミラー１０１２を透過して、リレーレンズ系１１２０へ射出される。

リレーレンズ系１１２０は、リレーレンズ１１２１，１１２２，１１２３、反射ミラー１１１２，１１１３を有している。青色光Ｂは、緑色光Ｇや赤色光Ｒと比べて光路が長いため、光束が大きくなりやすい。そのため、リレーレンズ１１２２を用いて光束の拡大を抑えている。リレーレンズ系１１２０に入射した青色光Ｂは、反射ミラー１１１２で反射されると共に、リレーレンズ１１２１によってリレーレンズ１１２２の近傍で収束される。そして、青色光Ｂは、反射ミラー１１１３およびリレーレンズ１１２３を経て、液晶装置１００Ｂに入射する。

投射型表示装置１０００における、光変調装置である液晶装置１００Ｒ，１００Ｇ，１００Ｂには、実施形態１にかかる電気光学装置としての液晶装置１００が適用されている。

液晶装置１００Ｒ，１００Ｇ，１００Ｂのそれぞれは、投射型表示装置１０００の上位回路に電気的に接続される。これによって、赤色光Ｒ、緑色光Ｇ、青色光Ｂの階調レベルを指定する画像信号Ｄｘがそれぞれ外部回路から供給され、上位回路で処理される。これによって、液晶装置１００Ｒ，１００Ｇ，１００Ｂが駆動されて、それぞれの色光が変調される。

液晶装置１００Ｒ，１００Ｇ，１００Ｂによって変調された赤色光Ｒ、緑色光Ｇ、青色光Ｂは、ダイクロイックプリズム１１３０に３方向から入射する。ダイクロイックプリズム１１３０は、入射した赤色光Ｒ、緑色光Ｇ、青色光Ｂを合成する。ダイクロイックプリズム１１３０において、赤色光Ｒおよび青色光Ｂは９０度に反射され、緑色光Ｇは透過する。そのため、赤色光Ｒ、緑色光Ｇ、青色光Ｂは、カラー画像を表示する表示光として合成され、投射レンズ１１４０に向かって射出される。

投射レンズ１１４０は、投射型表示装置１０００の外側を向いて配置されている。表示光は、投射レンズ１１４０を介して拡大されて射出され、投射対象であるスクリーン１２００に投射される。

本実施形態では、表示装置として投射型表示装置１０００を例示したが、液晶装置１００が適用される表示装置はこれに限定されない。例えば、投射型のＨＵＤ（Head-Up Display）、ＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの表示装置に適用されてもよい。
以上述べた通り、本実施形態の投射型表示装置１０００によれば、上記各実施形態の効果に加えて、以下の効果を得ることができる。
表示装置としての投射型表示装置１０００は、上記各実施形態にかかる電気光学装置としての液晶装置１００を備えることが好ましい。

この構成によれば、投射型表示装置１０００に搭載する液晶装置１００の小型化ないし高精細化が実現できるので、当該液晶装置１００を搭載する投射型表示装置１０００の小型化が実現でき、また、投射型表示装置１０００を大型化することなく、高精細な表示を実現できるので、すぐれた表示装置を提供することができる。

また、上記実施形態では、電気光学装置としての液晶装置１００として、透過型の液晶装置を例示したが、液晶装置１００としては、反射型の液晶装置またはＬＣＯＳ（Liquid crystal on silicon）型の液晶装置としてもよい。

５…液晶層、６…シール材、７…上下導通部、１０…素子基板、１０ａ…基板、１０ｃ…トレンチ、１１，１１１，１１２，１１３…画素電極、１２…配向膜、１３…走査線、１３ａ…張り出し部、１３ｂ…幅広部、１６…データ線、１８…共通配線、１８ａ…張り出し部、２０…対向基板、２０ａ…基板、２１…対向電極、２２…配向膜、３０，３０１，３０２…ＴＦＴ、３１…半導体層、３１ｄ…ドレイン、３１ｓ…ソース、３２，３２１，３２２…ゲート電極、３３…ゲート絶縁膜、４３…外部接続端子、４５…走査線駆動回路、４７…データ線駆動回路、５０，５０１，５０２…遮光膜、６０，６０１，６０２…容量素子、６１，６１２，６１３…第１容量電極、６１ａ，６１２ａ，６１３ａ…張り出し部、６２，６２１，６２２…第２容量電極、６３…誘電膜、７１…第１層間絶縁層、７１ａ…酸化膜の島、７２…第２層間絶縁層、７３…第３層間絶縁層、７４…第４層間絶縁層、７５…第５層間絶縁層、７６…第６層間絶縁層、８１，８１２…第１中継電極、８２，８２２，８２３…第２中継電極、８２ａ，８２２ａ…張り出し部、８３，８３１…第３中継電極、８３ａ，８３１ａ，８３２ａ…張り出し部、８４，８４１…第４中継電極、８５，８５１，８５２…第５中継電極、１００…液晶装置、１１…画素電極、Ｃ１，Ｃ１１，Ｃ１２…コンタクトホール、Ｃ２２…コンタクトホール、Ｃ３，Ｃ３１，Ｃ３２…コンタクトホール、Ｃ４，Ｃ４２，Ｃ４３…コンタクトホール、Ｃ５，Ｃ５１，Ｃ５２…コンタクトホール、Ｃ６，Ｃ６２…コンタクトホール、Ｃ７，Ｃ７２…コンタクトホール、Ｃ８，Ｃ８１…コンタクトホール、Ｃ９，Ｃ９２…コンタクトホール、Ｃ１０，Ｃ１０１…コンタクトホール、Ｃ２０，Ｃ２０１，Ｃ２０２…コンタクトホール、Ｅ…表示領域、Ｆ…周辺領域、ＳＤ…遮光領域、Ｐ…画素。

Claims (10)

1. 基板と、
   画素電極と、
   前記基板と前記画素電極との間に設けられた容量配線と、
   前記基板と前記容量配線との間に設けられたトランジスターと、
   前記基板と前記トランジスターとの間において、第１方向に沿って延在する遮光部材と、
   前記基板と前記遮光部材との間に設けられ、平面視で、前記遮光部材と重なるとともに前記遮光部材から突出する第１突出部が一方の電極に設けられた容量素子と、
   前記容量配線に電気的に接続され、平面視で、前記遮光部材と重なるとともに前記第１突出部とコンタクトホールを介して電気的に接続される第２突出部を有する導通部材と、を備える、 電気光学装置。
2. 前記容量素子の他方の電極は、前記基板と前記一方の電極との間に設けられるとともに、前記画素電極に電気的に接続されている、
   請求項１に記載の電気光学装置。
3. 前記容量素子の前記一方の電極及び前記他方の電極の一部は、前記基板に設けられた溝の内部に設けられている、
   請求項２に記載の電気光学装置。
4. 前記導通部材は、前記トランジスターのゲート電極と同層に設けられている、
   請求項１に記載の電気光学装置。
5. 前記導通部材は、前記コンタクトホールの内側に設けられた部分を有し、前記コンタクトホールの内側に設けられた部分の厚みは、前記ゲート電極の厚みよりも薄い、
   請求項４に記載の電気光学装置。
6. 前記容量素子の前記一方の電極と、前記導通部材とは、それぞれポリシリコンを含む、
   請求項１に記載の電気光学装置。
7. 前記導通部材は、前記ポリシリコンを含む層と、タングステンシリサイドを含む層とを有する、
   請求項６に記載の電気光学装置。
8. 前記コンタクトホールは、前記第２突出部と前記第１突出部との間の層間絶縁層に設けられ、前記コンタクトホールの大きさは、前記第１突出部側よりも前記第２突出部側の方が大きい、
   請求項１に記載の電気光学装置。
9. 前記層間絶縁層は、酸化シリコンを含む、
   請求項８に記載の電気光学装置。
10. 請求項１乃至請求項９のいずれか一項に記載の電気光学装置を備えた表示装置。

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